lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/ParameterAttributes.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  39 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  40                                      cl::Hidden);
  41
  42 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  43   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  44
  45   setPow2DivIsCheap();
  46
  47   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  48   setUseUnderscoreSetJmp(true);
  49   setUseUnderscoreLongJmp(true);
  50
  51   // Set up the register classes.
  52   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  53   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  54   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  55
  56   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  59
  60   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  61
  62   // PowerPC has pre-inc load and store's.
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  67   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  72   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  73
  74   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  75   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  76   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  77   // This is used in the ppcf128->int sequence.  Note it has different semantics
  78   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  79   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  80
  81   // PowerPC has no SREM/UREM instructions
  82   setOperationAction(ISD::SREM, MVT::i32, Expand);
  83   setOperationAction(ISD::UREM, MVT::i32, Expand);
  84   setOperationAction(ISD::SREM, MVT::i64, Expand);
  85   setOperationAction(ISD::UREM, MVT::i64, Expand);
  86
  87   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  88   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  89   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  90   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  91   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  92   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  94   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  95   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  96
  97   // We don't support sin/cos/sqrt/fmod/pow
  98   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  99   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 100   setOperationAction(ISD::FREM , MVT::f64, Expand);
 101   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 102   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 103   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 104   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 105   setOperationAction(ISD::FEXP  ,MVT::f64, Expand);
 106   setOperationAction(ISD::FEXP2 ,MVT::f64, Expand);
 107   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 108   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 109   setOperationAction(ISD::FREM , MVT::f32, Expand);
 110   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 111   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 112   setOperationAction(ISD::FLOG2 ,MVT::f32, Expand);
 113   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 114   setOperationAction(ISD::FEXP  ,MVT::f32, Expand);
 115   setOperationAction(ISD::FEXP2 ,MVT::f32, Expand);
 116
 117   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 118
 119   // If we're enabling GP optimizations, use hardware square root
 120   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 121     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 122     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 123   }
 124
 125   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 126   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 127
 128   // PowerPC does not have BSWAP, CTPOP or CTTZ
 129   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 130   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 131   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 132   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 133   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 134   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 135
 136   // PowerPC does not have ROTR
 137   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 138   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 139
 140   // PowerPC does not have Select
 141   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 142   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 143   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 144   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 145
 146   // PowerPC wants to turn select_cc of FP into fsel when possible.
 147   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 148   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 149
 150   // PowerPC wants to optimize integer setcc a bit
 151   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 152
 153   // PowerPC does not have BRCOND which requires SetCC
 154   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 155
 156   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 157
 158   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 159   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 160
 161   // PowerPC does not have [U|S]INT_TO_FP
 162   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 163   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 164
 165   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 166   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 167   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 168   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 169
 170   // We cannot sextinreg(i1).  Expand to shifts.
 171   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 172
 173   // Support label based line numbers.
 174   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 175   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 176
 177   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 178   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 179   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 180   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 181
 182
 183   // We want to legalize GlobalAddress and ConstantPool nodes into the
 184   // appropriate instructions to materialize the address.
 185   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 186   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 187   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 188   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 189   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 190   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 191   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 192   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 193
 194   // RET must be custom lowered, to meet ABI requirements.
 195   setOperationAction(ISD::RET               , MVT::Other, Custom);
 196
 197   // TRAP is legal.
 198   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 199
 200   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 201   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 202
 203   // VAARG is custom lowered with ELF 32 ABI
 204   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 205     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 206   else
 207     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 208
 209   // Use the default implementation.
 210   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 211   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 212   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 213   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 214   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 215   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 216
 217   // We want to custom lower some of our intrinsics.
 218   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 219
 220   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 221     // They also have instructions for converting between i64 and fp.
 222     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 223     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 224     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 225     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 226     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 227
 228     // FIXME: disable this lowered code.  This generates 64-bit register values,
 229     // and we don't model the fact that the top part is clobbered by calls.  We
 230     // need to flag these together so that the value isn't live across a call.
 231     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 232
 233     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 234     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 235   } else {
 236     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 237     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 238   }
 239
 240   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 241     // 64-bit PowerPC implementations can support i64 types directly
 242     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 243     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 244     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 245     // 64-bit PowerPC wants to expand i128 shifts itself.
 246     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 247     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 248     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 249   } else {
 250     // 32-bit PowerPC wants to expand i64 shifts itself.
 251     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 252     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 253     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 254   }
 255
 256   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 257     // First set operation action for all vector types to expand. Then we
 258     // will selectively turn on ones that can be effectively codegen'd.
 259     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 260          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 261       MVT VT = (MVT::SimpleValueType)i;
 262
 263       // add/sub are legal for all supported vector VT's.
 264       setOperationAction(ISD::ADD , VT, Legal);
 265       setOperationAction(ISD::SUB , VT, Legal);
 266
 267       // We promote all shuffles to v16i8.
 268       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 269       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 270
 271       // We promote all non-typed operations to v4i32.
 272       setOperationAction(ISD::AND   , VT, Promote);
 273       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 274       setOperationAction(ISD::OR    , VT, Promote);
 275       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 276       setOperationAction(ISD::XOR   , VT, Promote);
 277       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 278       setOperationAction(ISD::LOAD  , VT, Promote);
 279       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 280       setOperationAction(ISD::SELECT, VT, Promote);
 281       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 282       setOperationAction(ISD::STORE, VT, Promote);
 283       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 284
 285       // No other operations are legal.
 286       setOperationAction(ISD::MUL , VT, Expand);
 287       setOperationAction(ISD::SDIV, VT, Expand);
 288       setOperationAction(ISD::SREM, VT, Expand);
 289       setOperationAction(ISD::UDIV, VT, Expand);
 290       setOperationAction(ISD::UREM, VT, Expand);
 291       setOperationAction(ISD::FDIV, VT, Expand);
 292       setOperationAction(ISD::FNEG, VT, Expand);
 293       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 294       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 295       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 296       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 297       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 298       setOperationAction(ISD::UDIVREM, VT, Expand);
 299       setOperationAction(ISD::SDIVREM, VT, Expand);
 300       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 301       setOperationAction(ISD::FPOW, VT, Expand);
 302       setOperationAction(ISD::CTPOP, VT, Expand);
 303       setOperationAction(ISD::CTLZ, VT, Expand);
 304       setOperationAction(ISD::CTTZ, VT, Expand);
 305     }
 306
 307     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 308     // with merges, splats, etc.
 309     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 310
 311     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 312     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 313     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 314     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 315     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 316     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 317
 318     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 319     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 320     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 321     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 322
 323     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 324     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 325     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 326     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 327
 328     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 329     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 330
 331     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 332     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 333     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 334     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 335   }
 336
 337   setShiftAmountType(MVT::i32);
 338   setSetCCResultContents(ZeroOrOneSetCCResult);
 339
 340   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 341     setStackPointerRegisterToSaveRestore(PPC::X1);
 342     setExceptionPointerRegister(PPC::X3);
 343     setExceptionSelectorRegister(PPC::X4);
 344   } else {
 345     setStackPointerRegisterToSaveRestore(PPC::R1);
 346     setExceptionPointerRegister(PPC::R3);
 347     setExceptionSelectorRegister(PPC::R4);
 348   }
 349
 350   // We have target-specific dag combine patterns for the following nodes:
 351   setTargetDAGCombine(ISD::SINT_TO_FP);
 352   setTargetDAGCombine(ISD::STORE);
 353   setTargetDAGCombine(ISD::BR_CC);
 354   setTargetDAGCombine(ISD::BSWAP);
 355
 356   // Darwin long double math library functions have $LDBL128 appended.
 357   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 358     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 359     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 360     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 361     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 362     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 363     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 364     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 365     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 366     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 367     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 368   }
 369
 370   computeRegisterProperties();
 371 }
 372
 373 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 374 /// function arguments in the caller parameter area.
 375 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 376   TargetMachine &TM = getTargetMachine();
 377   // Darwin passes everything on 4 byte boundary.
 378   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 379     return 4;
 380   // FIXME Elf TBD
 381   return 4;
 382 }
 383
 384 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 385   switch (Opcode) {
 386   default: return 0;
 387   case PPCISD::FSEL:            return "PPCISD::FSEL";
 388   case PPCISD::FCFID:           return "PPCISD::FCFID";
 389   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 390   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 391   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 392   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 393   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 394   case PPCISD::VPERM:           return "PPCISD::VPERM";
 395   case PPCISD::Hi:              return "PPCISD::Hi";
 396   case PPCISD::Lo:              return "PPCISD::Lo";
 397   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 398   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 399   case PPCISD::SRL:             return "PPCISD::SRL";
 400   case PPCISD::SRA:             return "PPCISD::SRA";
 401   case PPCISD::SHL:             return "PPCISD::SHL";
 402   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 403   case PPCISD::STD_32:          return "PPCISD::STD_32";
 404   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 405   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 406   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 407   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 408   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 409   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 410   case PPCISD::MFCR:            return "PPCISD::MFCR";
 411   case PPCISD::VCMP:            return "PPCISD::VCMP";
 412   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 413   case PPCISD::LBRX:            return "PPCISD::LBRX";
 414   case PPCISD::STBRX:           return "PPCISD::STBRX";
 415   case PPCISD::LARX:            return "PPCISD::LARX";
 416   case PPCISD::STCX:            return "PPCISD::STCX";
 417   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 418   case PPCISD::MFFS:            return "PPCISD::MFFS";
 419   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 420   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 421   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 422   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 423   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 424   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 425   }
 426 }
 427
 428
 429 MVT PPCTargetLowering::getSetCCResultType(const SDValue &) const {
 430   return MVT::i32;
 431 }
 432
 433
 434 //===----------------------------------------------------------------------===//
 435 // Node matching predicates, for use by the tblgen matching code.
 436 //===----------------------------------------------------------------------===//
 437
 438 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 439 static bool isFloatingPointZero(SDValue Op) {
 440   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 441     return CFP->getValueAPF().isZero();
 442   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 443     // Maybe this has already been legalized into the constant pool?
 444     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 445       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 446         return CFP->getValueAPF().isZero();
 447   }
 448   return false;
 449 }
 450
 451 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 452 /// true if Op is undef or if it matches the specified value.
 453 static bool isConstantOrUndef(SDValue Op, unsigned Val) {
 454   return Op.getOpcode() == ISD::UNDEF ||
 455          cast<ConstantSDNode>(Op)->getZExtValue() == Val;
 456 }
 457
 458 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 459 /// VPKUHUM instruction.
 460 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 461   if (!isUnary) {
 462     for (unsigned i = 0; i != 16; ++i)
 463       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 464         return false;
 465   } else {
 466     for (unsigned i = 0; i != 8; ++i)
 467       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 468           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 469         return false;
 470   }
 471   return true;
 472 }
 473
 474 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 475 /// VPKUWUM instruction.
 476 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 477   if (!isUnary) {
 478     for (unsigned i = 0; i != 16; i += 2)
 479       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 480           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 481         return false;
 482   } else {
 483     for (unsigned i = 0; i != 8; i += 2)
 484       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 485           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 486           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 487           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 488         return false;
 489   }
 490   return true;
 491 }
 492
 493 /// isVMerge - Common function, used to match vmrg* shuffles.
 494 ///
 495 static bool isVMerge(SDNode *N, unsigned UnitSize,
 496                      unsigned LHSStart, unsigned RHSStart) {
 497   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 498          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 499   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 500          "Unsupported merge size!");
 501
 502   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 503     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 504       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 505                              LHSStart+j+i*UnitSize) ||
 506           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 507                              RHSStart+j+i*UnitSize))
 508         return false;
 509     }
 510       return true;
 511 }
 512
 513 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 514 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 515 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 516   if (!isUnary)
 517     return isVMerge(N, UnitSize, 8, 24);
 518   return isVMerge(N, UnitSize, 8, 8);
 519 }
 520
 521 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 522 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 523 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 524   if (!isUnary)
 525     return isVMerge(N, UnitSize, 0, 16);
 526   return isVMerge(N, UnitSize, 0, 0);
 527 }
 528
 529
 530 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 531 /// amount, otherwise return -1.
 532 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 533   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 534          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 535   // Find the first non-undef value in the shuffle mask.
 536   unsigned i;
 537   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 538     /*search*/;
 539
 540   if (i == 16) return -1;  // all undef.
 541
 542   // Otherwise, check to see if the rest of the elements are consequtively
 543   // numbered from this value.
 544   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getZExtValue();
 545   if (ShiftAmt < i) return -1;
 546   ShiftAmt -= i;
 547
 548   if (!isUnary) {
 549     // Check the rest of the elements to see if they are consequtive.
 550     for (++i; i != 16; ++i)
 551       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 552         return -1;
 553   } else {
 554     // Check the rest of the elements to see if they are consequtive.
 555     for (++i; i != 16; ++i)
 556       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 557         return -1;
 558   }
 559
 560   return ShiftAmt;
 561 }
 562
 563 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 564 /// specifies a splat of a single element that is suitable for input to
 565 /// VSPLTB/VSPLTH/VSPLTW.
 566 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 567   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 568          N->getNumOperands() == 16 &&
 569          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 570
 571   // This is a splat operation if each element of the permute is the same, and
 572   // if the value doesn't reference the second vector.
 573   unsigned ElementBase = 0;
 574   SDValue Elt = N->getOperand(0);
 575   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 576     ElementBase = EltV->getZExtValue();
 577   else
 578     return false;   // FIXME: Handle UNDEF elements too!
 579
 580   if (cast<ConstantSDNode>(Elt)->getZExtValue() >= 16)
 581     return false;
 582
 583   // Check that they are consequtive.
 584   for (unsigned i = 1; i != EltSize; ++i) {
 585     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 586         cast<ConstantSDNode>(N->getOperand(i))->getZExtValue() != i+ElementBase)
 587       return false;
 588   }
 589
 590   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 591   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 592     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 593     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 594            "Invalid VECTOR_SHUFFLE mask!");
 595     for (unsigned j = 0; j != EltSize; ++j)
 596       if (N->getOperand(i+j) != N->getOperand(j))
 597         return false;
 598   }
 599
 600   return true;
 601 }
 602
 603 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 604 /// are -0.0.
 605 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 606   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 607   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 608     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 609       return CFP->getValueAPF().isNegZero();
 610   return false;
 611 }
 612
 613 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 614 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 615 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 616   assert(isSplatShuffleMask(N, EltSize));
 617   return cast<ConstantSDNode>(N->getOperand(0))->getZExtValue() / EltSize;
 618 }
 619
 620 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 621 /// by using a vspltis[bhw] instruction of the specified element size, return
 622 /// the constant being splatted.  The ByteSize field indicates the number of
 623 /// bytes of each element [124] -> [bhw].
 624 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 625   SDValue OpVal(0, 0);
 626
 627   // If ByteSize of the splat is bigger than the element size of the
 628   // build_vector, then we have a case where we are checking for a splat where
 629   // multiple elements of the buildvector are folded together into a single
 630   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 631   unsigned EltSize = 16/N->getNumOperands();
 632   if (EltSize < ByteSize) {
 633     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 634     SDValue UniquedVals[4];
 635     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 636
 637     // See if all of the elements in the buildvector agree across.
 638     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 639       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 640       // If the element isn't a constant, bail fully out.
 641       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 642
 643
 644       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 645         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 646       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 647         return SDValue();  // no match.
 648     }
 649
 650     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 651     // either constant or undef values that are identical for each chunk.  See
 652     // if these chunks can form into a larger vspltis*.
 653
 654     // Check to see if all of the leading entries are either 0 or -1.  If
 655     // neither, then this won't fit into the immediate field.
 656     bool LeadingZero = true;
 657     bool LeadingOnes = true;
 658     for (unsigned i = 0; i != Multiple-1; ++i) {
 659       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 660
 661       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 662       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 663     }
 664     // Finally, check the least significant entry.
 665     if (LeadingZero) {
 666       if (UniquedVals[Multiple-1].getNode() == 0)
 667         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 668       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 669       if (Val < 16)
 670         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 671     }
 672     if (LeadingOnes) {
 673       if (UniquedVals[Multiple-1].getNode() == 0)
 674         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 675       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 676       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 677         return DAG.getTargetConstant(Val, MVT::i32);
 678     }
 679
 680     return SDValue();
 681   }
 682
 683   // Check to see if this buildvec has a single non-undef value in its elements.
 684   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 685     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 686     if (OpVal.getNode() == 0)
 687       OpVal = N->getOperand(i);
 688     else if (OpVal != N->getOperand(i))
 689       return SDValue();
 690   }
 691
 692   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 693
 694   unsigned ValSizeInBytes = 0;
 695   uint64_t Value = 0;
 696   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 697     Value = CN->getZExtValue();
 698     ValSizeInBytes = CN->getValueType(0).getSizeInBits()/8;
 699   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 700     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 701     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 702     ValSizeInBytes = 4;
 703   }
 704
 705   // If the splat value is larger than the element value, then we can never do
 706   // this splat.  The only case that we could fit the replicated bits into our
 707   // immediate field for would be zero, and we prefer to use vxor for it.
 708   if (ValSizeInBytes < ByteSize) return SDValue();
 709
 710   // If the element value is larger than the splat value, cut it in half and
 711   // check to see if the two halves are equal.  Continue doing this until we
 712   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 713   while (ValSizeInBytes > ByteSize) {
 714     ValSizeInBytes >>= 1;
 715
 716     // If the top half equals the bottom half, we're still ok.
 717     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 718          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 719       return SDValue();
 720   }
 721
 722   // Properly sign extend the value.
 723   int ShAmt = (4-ByteSize)*8;
 724   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 725
 726   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 727   if (MaskVal == 0) return SDValue();
 728
 729   // Finally, if this value fits in a 5 bit sext field, return it
 730   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 731     return DAG.getTargetConstant(MaskVal, MVT::i32);
 732   return SDValue();
 733 }
 734
 735 //===----------------------------------------------------------------------===//
 736 //  Addressing Mode Selection
 737 //===----------------------------------------------------------------------===//
 738
 739 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 740 /// or 64-bit immediate, and if the value can be accurately represented as a
 741 /// sign extension from a 16-bit value.  If so, this returns true and the
 742 /// immediate.
 743 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 744   if (N->getOpcode() != ISD::Constant)
 745     return false;
 746
 747   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 748   if (N->getValueType(0) == MVT::i32)
 749     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 750   else
 751     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 752 }
 753 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 754   return isIntS16Immediate(Op.getNode(), Imm);
 755 }
 756
 757
 758 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 759 /// can be represented as an indexed [r+r] operation.  Returns false if it
 760 /// can be more efficiently represented with [r+imm].
 761 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 762                                             SDValue &Index,
 763                                             SelectionDAG &DAG) {
 764   short imm = 0;
 765   if (N.getOpcode() == ISD::ADD) {
 766     if (isIntS16Immediate(N.getOperand(1), imm))
 767       return false;    // r+i
 768     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 769       return false;    // r+i
 770
 771     Base = N.getOperand(0);
 772     Index = N.getOperand(1);
 773     return true;
 774   } else if (N.getOpcode() == ISD::OR) {
 775     if (isIntS16Immediate(N.getOperand(1), imm))
 776       return false;    // r+i can fold it if we can.
 777
 778     // If this is an or of disjoint bitfields, we can codegen this as an add
 779     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 780     // disjoint.
 781     APInt LHSKnownZero, LHSKnownOne;
 782     APInt RHSKnownZero, RHSKnownOne;
 783     DAG.ComputeMaskedBits(N.getOperand(0),
 784                           APInt::getAllOnesValue(N.getOperand(0)
 785                             .getValueSizeInBits()),
 786                           LHSKnownZero, LHSKnownOne);
 787
 788     if (LHSKnownZero.getBoolValue()) {
 789       DAG.ComputeMaskedBits(N.getOperand(1),
 790                             APInt::getAllOnesValue(N.getOperand(1)
 791                               .getValueSizeInBits()),
 792                             RHSKnownZero, RHSKnownOne);
 793       // If all of the bits are known zero on the LHS or RHS, the add won't
 794       // carry.
 795       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 796         Base = N.getOperand(0);
 797         Index = N.getOperand(1);
 798         return true;
 799       }
 800     }
 801   }
 802
 803   return false;
 804 }
 805
 806 /// Returns true if the address N can be represented by a base register plus
 807 /// a signed 16-bit displacement [r+imm], and if it is not better
 808 /// represented as reg+reg.
 809 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 810                                             SDValue &Base, SelectionDAG &DAG){
 811   // If this can be more profitably realized as r+r, fail.
 812   if (SelectAddressRegReg(N, Disp, Base, DAG))
 813     return false;
 814
 815   if (N.getOpcode() == ISD::ADD) {
 816     short imm = 0;
 817     if (isIntS16Immediate(N.getOperand(1), imm)) {
 818       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 819       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 820         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 821       } else {
 822         Base = N.getOperand(0);
 823       }
 824       return true; // [r+i]
 825     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 826       // Match LOAD (ADD (X, Lo(G))).
 827      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 828              && "Cannot handle constant offsets yet!");
 829       Disp = N.getOperand(1).getOperand(0);  // The global address.
 830       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 831              Disp.getOpcode() == ISD::TargetConstantPool ||
 832              Disp.getOpcode() == ISD::TargetJumpTable);
 833       Base = N.getOperand(0);
 834       return true;  // [&g+r]
 835     }
 836   } else if (N.getOpcode() == ISD::OR) {
 837     short imm = 0;
 838     if (isIntS16Immediate(N.getOperand(1), imm)) {
 839       // If this is an or of disjoint bitfields, we can codegen this as an add
 840       // (for better address arithmetic) if the LHS and RHS of the OR are
 841       // provably disjoint.
 842       APInt LHSKnownZero, LHSKnownOne;
 843       DAG.ComputeMaskedBits(N.getOperand(0),
 844                             APInt::getAllOnesValue(N.getOperand(0)
 845                                                    .getValueSizeInBits()),
 846                             LHSKnownZero, LHSKnownOne);
 847
 848       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 849         // If all of the bits are known zero on the LHS or RHS, the add won't
 850         // carry.
 851         Base = N.getOperand(0);
 852         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 853         return true;
 854       }
 855     }
 856   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 857     // Loading from a constant address.
 858
 859     // If this address fits entirely in a 16-bit sext immediate field, codegen
 860     // this as "d, 0"
 861     short Imm;
 862     if (isIntS16Immediate(CN, Imm)) {
 863       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 864       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 865       return true;
 866     }
 867
 868     // Handle 32-bit sext immediates with LIS + addr mode.
 869     if (CN->getValueType(0) == MVT::i32 ||
 870         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 871       int Addr = (int)CN->getZExtValue();
 872
 873       // Otherwise, break this down into an LIS + disp.
 874       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 875
 876       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 877       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 878       Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 879       return true;
 880     }
 881   }
 882
 883   Disp = DAG.getTargetConstant(0, getPointerTy());
 884   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 885     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 886   else
 887     Base = N;
 888   return true;      // [r+0]
 889 }
 890
 891 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 892 /// represented as an indexed [r+r] operation.
 893 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 894                                                 SDValue &Index,
 895                                                 SelectionDAG &DAG) {
 896   // Check to see if we can easily represent this as an [r+r] address.  This
 897   // will fail if it thinks that the address is more profitably represented as
 898   // reg+imm, e.g. where imm = 0.
 899   if (SelectAddressRegReg(N, Base, Index, DAG))
 900     return true;
 901
 902   // If the operand is an addition, always emit this as [r+r], since this is
 903   // better (for code size, and execution, as the memop does the add for free)
 904   // than emitting an explicit add.
 905   if (N.getOpcode() == ISD::ADD) {
 906     Base = N.getOperand(0);
 907     Index = N.getOperand(1);
 908     return true;
 909   }
 910
 911   // Otherwise, do it the hard way, using R0 as the base register.
 912   Base = DAG.getRegister(PPC::R0, N.getValueType());
 913   Index = N;
 914   return true;
 915 }
 916
 917 /// SelectAddressRegImmShift - Returns true if the address N can be
 918 /// represented by a base register plus a signed 14-bit displacement
 919 /// [r+imm*4].  Suitable for use by STD and friends.
 920 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 921                                                  SDValue &Base,
 922                                                  SelectionDAG &DAG) {
 923   // If this can be more profitably realized as r+r, fail.
 924   if (SelectAddressRegReg(N, Disp, Base, DAG))
 925     return false;
 926
 927   if (N.getOpcode() == ISD::ADD) {
 928     short imm = 0;
 929     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 930       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 931       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 932         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 933       } else {
 934         Base = N.getOperand(0);
 935       }
 936       return true; // [r+i]
 937     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 938       // Match LOAD (ADD (X, Lo(G))).
 939      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 940              && "Cannot handle constant offsets yet!");
 941       Disp = N.getOperand(1).getOperand(0);  // The global address.
 942       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 943              Disp.getOpcode() == ISD::TargetConstantPool ||
 944              Disp.getOpcode() == ISD::TargetJumpTable);
 945       Base = N.getOperand(0);
 946       return true;  // [&g+r]
 947     }
 948   } else if (N.getOpcode() == ISD::OR) {
 949     short imm = 0;
 950     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 951       // If this is an or of disjoint bitfields, we can codegen this as an add
 952       // (for better address arithmetic) if the LHS and RHS of the OR are
 953       // provably disjoint.
 954       APInt LHSKnownZero, LHSKnownOne;
 955       DAG.ComputeMaskedBits(N.getOperand(0),
 956                             APInt::getAllOnesValue(N.getOperand(0)
 957                                                    .getValueSizeInBits()),
 958                             LHSKnownZero, LHSKnownOne);
 959       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 960         // If all of the bits are known zero on the LHS or RHS, the add won't
 961         // carry.
 962         Base = N.getOperand(0);
 963         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 964         return true;
 965       }
 966     }
 967   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 968     // Loading from a constant address.  Verify low two bits are clear.
 969     if ((CN->getZExtValue() & 3) == 0) {
 970       // If this address fits entirely in a 14-bit sext immediate field, codegen
 971       // this as "d, 0"
 972       short Imm;
 973       if (isIntS16Immediate(CN, Imm)) {
 974         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 975         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 976         return true;
 977       }
 978
 979       // Fold the low-part of 32-bit absolute addresses into addr mode.
 980       if (CN->getValueType(0) == MVT::i32 ||
 981           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 982         int Addr = (int)CN->getZExtValue();
 983
 984         // Otherwise, break this down into an LIS + disp.
 985         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 986
 987         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 988         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 989         Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 990         return true;
 991       }
 992     }
 993   }
 994
 995   Disp = DAG.getTargetConstant(0, getPointerTy());
 996   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 997     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 998   else
 999     Base = N;
1000   return true;      // [r+0]
1001 }
1002
1003
1004 /// getPreIndexedAddressParts - returns true by value, base pointer and
1005 /// offset pointer and addressing mode by reference if the node's address
1006 /// can be legally represented as pre-indexed load / store address.
1007 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1008                                                   SDValue &Offset,
1009                                                   ISD::MemIndexedMode &AM,
1010                                                   SelectionDAG &DAG) {
1011   // Disabled by default for now.
1012   if (!EnablePPCPreinc) return false;
1013
1014   SDValue Ptr;
1015   MVT VT;
1016   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1017     Ptr = LD->getBasePtr();
1018     VT = LD->getMemoryVT();
1019
1020   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1021     ST = ST;
1022     Ptr = ST->getBasePtr();
1023     VT  = ST->getMemoryVT();
1024   } else
1025     return false;
1026
1027   // PowerPC doesn't have preinc load/store instructions for vectors.
1028   if (VT.isVector())
1029     return false;
1030
1031   // TODO: Check reg+reg first.
1032
1033   // LDU/STU use reg+imm*4, others use reg+imm.
1034   if (VT != MVT::i64) {
1035     // reg + imm
1036     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1037       return false;
1038   } else {
1039     // reg + imm * 4.
1040     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1041       return false;
1042   }
1043
1044   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1045     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1046     // sext i32 to i64 when addr mode is r+i.
1047     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1048         LD->getExtensionType() == ISD::SEXTLOAD &&
1049         isa<ConstantSDNode>(Offset))
1050       return false;
1051   }
1052
1053   AM = ISD::PRE_INC;
1054   return true;
1055 }
1056
1057 //===----------------------------------------------------------------------===//
1058 //  LowerOperation implementation
1059 //===----------------------------------------------------------------------===//
1060
1061 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1062                                              SelectionDAG &DAG) {
1063   MVT PtrVT = Op.getValueType();
1064   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1065   Constant *C = CP->getConstVal();
1066   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1067   SDValue Zero = DAG.getConstant(0, PtrVT);
1068
1069   const TargetMachine &TM = DAG.getTarget();
1070
1071   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1072   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1073
1074   // If this is a non-darwin platform, we don't support non-static relo models
1075   // yet.
1076   if (TM.getRelocationModel() == Reloc::Static ||
1077       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1078     // Generate non-pic code that has direct accesses to the constant pool.
1079     // The address of the global is just (hi(&g)+lo(&g)).
1080     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1081   }
1082
1083   if (TM.getRelocationModel() == Reloc::PIC_) {
1084     // With PIC, the first instruction is actually "GR+hi(&G)".
1085     Hi = DAG.getNode(ISD::ADD, PtrVT,
1086                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1087   }
1088
1089   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1090   return Lo;
1091 }
1092
1093 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1094   MVT PtrVT = Op.getValueType();
1095   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1096   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1097   SDValue Zero = DAG.getConstant(0, PtrVT);
1098
1099   const TargetMachine &TM = DAG.getTarget();
1100
1101   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1102   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1103
1104   // If this is a non-darwin platform, we don't support non-static relo models
1105   // yet.
1106   if (TM.getRelocationModel() == Reloc::Static ||
1107       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1108     // Generate non-pic code that has direct accesses to the constant pool.
1109     // The address of the global is just (hi(&g)+lo(&g)).
1110     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1111   }
1112
1113   if (TM.getRelocationModel() == Reloc::PIC_) {
1114     // With PIC, the first instruction is actually "GR+hi(&G)".
1115     Hi = DAG.getNode(ISD::ADD, PtrVT,
1116                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1117   }
1118
1119   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1120   return Lo;
1121 }
1122
1123 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1124                                                    SelectionDAG &DAG) {
1125   assert(0 && "TLS not implemented for PPC.");
1126   return SDValue(); // Not reached
1127 }
1128
1129 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1130                                                 SelectionDAG &DAG) {
1131   MVT PtrVT = Op.getValueType();
1132   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1133   GlobalValue *GV = GSDN->getGlobal();
1134   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1135   // If it's a debug information descriptor, don't mess with it.
1136   if (DAG.isVerifiedDebugInfoDesc(Op))
1137     return GA;
1138   SDValue Zero = DAG.getConstant(0, PtrVT);
1139
1140   const TargetMachine &TM = DAG.getTarget();
1141
1142   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1143   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1144
1145   // If this is a non-darwin platform, we don't support non-static relo models
1146   // yet.
1147   if (TM.getRelocationModel() == Reloc::Static ||
1148       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1149     // Generate non-pic code that has direct accesses to globals.
1150     // The address of the global is just (hi(&g)+lo(&g)).
1151     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1152   }
1153
1154   if (TM.getRelocationModel() == Reloc::PIC_) {
1155     // With PIC, the first instruction is actually "GR+hi(&G)".
1156     Hi = DAG.getNode(ISD::ADD, PtrVT,
1157                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1158   }
1159
1160   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1161
1162   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1163     return Lo;
1164
1165   // If the global is weak or external, we have to go through the lazy
1166   // resolution stub.
1167   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1168 }
1169
1170 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1171   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1172
1173   // If we're comparing for equality to zero, expose the fact that this is
1174   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1175   // fold the new nodes.
1176   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1177     if (C->isNullValue() && CC == ISD::SETEQ) {
1178       MVT VT = Op.getOperand(0).getValueType();
1179       SDValue Zext = Op.getOperand(0);
1180       if (VT.bitsLT(MVT::i32)) {
1181         VT = MVT::i32;
1182         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1183       }
1184       unsigned Log2b = Log2_32(VT.getSizeInBits());
1185       SDValue Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1186       SDValue Scc = DAG.getNode(ISD::SRL, VT, Clz,
1187                                   DAG.getConstant(Log2b, MVT::i32));
1188       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1189     }
1190     // Leave comparisons against 0 and -1 alone for now, since they're usually
1191     // optimized.  FIXME: revisit this when we can custom lower all setcc
1192     // optimizations.
1193     if (C->isAllOnesValue() || C->isNullValue())
1194       return SDValue();
1195   }
1196
1197   // If we have an integer seteq/setne, turn it into a compare against zero
1198   // by xor'ing the rhs with the lhs, which is faster than setting a
1199   // condition register, reading it back out, and masking the correct bit.  The
1200   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1201   // the result to other bit-twiddling opportunities.
1202   MVT LHSVT = Op.getOperand(0).getValueType();
1203   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1204     MVT VT = Op.getValueType();
1205     SDValue Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1206                                 Op.getOperand(1));
1207     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1208   }
1209   return SDValue();
1210 }
1211
1212 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1213                               int VarArgsFrameIndex,
1214                               int VarArgsStackOffset,
1215                               unsigned VarArgsNumGPR,
1216                               unsigned VarArgsNumFPR,
1217                               const PPCSubtarget &Subtarget) {
1218
1219   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1220   return SDValue(); // Not reached
1221 }
1222
1223 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1224                               int VarArgsFrameIndex,
1225                               int VarArgsStackOffset,
1226                               unsigned VarArgsNumGPR,
1227                               unsigned VarArgsNumFPR,
1228                               const PPCSubtarget &Subtarget) {
1229
1230   if (Subtarget.isMachoABI()) {
1231     // vastart just stores the address of the VarArgsFrameIndex slot into the
1232     // memory location argument.
1233     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1234     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1235     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1236     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1237   }
1238
1239   // For ELF 32 ABI we follow the layout of the va_list struct.
1240   // We suppose the given va_list is already allocated.
1241   //
1242   // typedef struct {
1243   //  char gpr;     /* index into the array of 8 GPRs
1244   //                 * stored in the register save area
1245   //                 * gpr=0 corresponds to r3,
1246   //                 * gpr=1 to r4, etc.
1247   //                 */
1248   //  char fpr;     /* index into the array of 8 FPRs
1249   //                 * stored in the register save area
1250   //                 * fpr=0 corresponds to f1,
1251   //                 * fpr=1 to f2, etc.
1252   //                 */
1253   //  char *overflow_arg_area;
1254   //                /* location on stack that holds
1255   //                 * the next overflow argument
1256   //                 */
1257   //  char *reg_save_area;
1258   //               /* where r3:r10 and f1:f8 (if saved)
1259   //                * are stored
1260   //                */
1261   // } va_list[1];
1262
1263
1264   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1265   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1266
1267
1268   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1269
1270   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1271   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1272
1273   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1274   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1275
1276   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1277   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1278
1279   uint64_t FPROffset = 1;
1280   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1281
1282   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1283
1284   // Store first byte : number of int regs
1285   SDValue firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1286                                       Op.getOperand(1), SV, 0);
1287   uint64_t nextOffset = FPROffset;
1288   SDValue nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1289                                   ConstFPROffset);
1290
1291   // Store second byte : number of float regs
1292   SDValue secondStore =
1293     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1294   nextOffset += StackOffset;
1295   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1296
1297   // Store second word : arguments given on stack
1298   SDValue thirdStore =
1299     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1300   nextOffset += FrameOffset;
1301   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1302
1303   // Store third word : arguments given in registers
1304   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1305
1306 }
1307
1308 #include "PPCGenCallingConv.inc"
1309
1310 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1311 /// depending on which subtarget is selected.
1312 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1313   if (Subtarget.isMachoABI()) {
1314     static const unsigned FPR[] = {
1315       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1316       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1317     };
1318     return FPR;
1319   }
1320
1321
1322   static const unsigned FPR[] = {
1323     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1324     PPC::F8
1325   };
1326   return FPR;
1327 }
1328
1329 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1330 /// the stack.
1331 static unsigned CalculateStackSlotSize(SDValue Arg, ISD::ArgFlagsTy Flags,
1332                                        bool isVarArg, unsigned PtrByteSize) {
1333   MVT ArgVT = Arg.getValueType();
1334   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1335   if (Flags.isByVal())
1336     ArgSize = Flags.getByValSize();
1337   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1338
1339   return ArgSize;
1340 }
1341
1342 SDValue
1343 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1344                                          SelectionDAG &DAG,
1345                                          int &VarArgsFrameIndex,
1346                                          int &VarArgsStackOffset,
1347                                          unsigned &VarArgsNumGPR,
1348                                          unsigned &VarArgsNumFPR,
1349                                          const PPCSubtarget &Subtarget) {
1350   // TODO: add description of PPC stack frame format, or at least some docs.
1351   //
1352   MachineFunction &MF = DAG.getMachineFunction();
1353   MachineFrameInfo *MFI = MF.getFrameInfo();
1354   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1355   SmallVector<SDValue, 8> ArgValues;
1356   SDValue Root = Op.getOperand(0);
1357   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1358
1359   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1360   bool isPPC64 = PtrVT == MVT::i64;
1361   bool isMachoABI = Subtarget.isMachoABI();
1362   bool isELF32_ABI = Subtarget.isELF32_ABI();
1363   // Potential tail calls could cause overwriting of argument stack slots.
1364   unsigned CC = MF.getFunction()->getCallingConv();
1365   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1366   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1367
1368   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1369   // Area that is at least reserved in caller of this function.
1370   unsigned MinReservedArea = ArgOffset;
1371
1372   static const unsigned GPR_32[] = {           // 32-bit registers.
1373     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1374     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1375   };
1376   static const unsigned GPR_64[] = {           // 64-bit registers.
1377     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1378     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1379   };
1380
1381   static const unsigned *FPR = GetFPR(Subtarget);
1382
1383   static const unsigned VR[] = {
1384     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1385     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1386   };
1387
1388   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1389   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1390   const unsigned Num_VR_Regs  = array_lengthof( VR);
1391
1392   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1393
1394   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1395
1396   // In 32-bit non-varargs functions, the stack space for vectors is after the
1397   // stack space for non-vectors.  We do not use this space unless we have
1398   // too many vectors to fit in registers, something that only occurs in
1399   // constructed examples:), but we have to walk the arglist to figure
1400   // that out...for the pathological case, compute VecArgOffset as the
1401   // start of the vector parameter area.  Computing VecArgOffset is the
1402   // entire point of the following loop.
1403   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1404   // to handle Elf here.
1405   unsigned VecArgOffset = ArgOffset;
1406   if (!isVarArg && !isPPC64) {
1407     for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e;
1408          ++ArgNo) {
1409       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1410       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1411       ISD::ArgFlagsTy Flags =
1412         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1413
1414       if (Flags.isByVal()) {
1415         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1416         ObjSize = Flags.getByValSize();
1417         unsigned ArgSize =
1418                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1419         VecArgOffset += ArgSize;
1420         continue;
1421       }
1422
1423       switch(ObjectVT.getSimpleVT()) {
1424       default: assert(0 && "Unhandled argument type!");
1425       case MVT::i32:
1426       case MVT::f32:
1427         VecArgOffset += isPPC64 ? 8 : 4;
1428         break;
1429       case MVT::i64:  // PPC64
1430       case MVT::f64:
1431         VecArgOffset += 8;
1432         break;
1433       case MVT::v4f32:
1434       case MVT::v4i32:
1435       case MVT::v8i16:
1436       case MVT::v16i8:
1437         // Nothing to do, we're only looking at Nonvector args here.
1438         break;
1439       }
1440     }
1441   }
1442   // We've found where the vector parameter area in memory is.  Skip the
1443   // first 12 parameters; these don't use that memory.
1444   VecArgOffset = ((VecArgOffset+15)/16)*16;
1445   VecArgOffset += 12*16;
1446
1447   // Add DAG nodes to load the arguments or copy them out of registers.  On
1448   // entry to a function on PPC, the arguments start after the linkage area,
1449   // although the first ones are often in registers.
1450   //
1451   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1452   // represented with two words (long long or double) must be copied to an
1453   // even GPR_idx value or to an even ArgOffset value.
1454
1455   SmallVector<SDValue, 8> MemOps;
1456   unsigned nAltivecParamsAtEnd = 0;
1457   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues() - 1;
1458        ArgNo != e; ++ArgNo) {
1459     SDValue ArgVal;
1460     bool needsLoad = false;
1461     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1462     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1463     unsigned ArgSize = ObjSize;
1464     ISD::ArgFlagsTy Flags =
1465       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1466     // See if next argument requires stack alignment in ELF
1467     bool Align = Flags.isSplit();
1468
1469     unsigned CurArgOffset = ArgOffset;
1470
1471     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1472     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1473         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1474       if (isVarArg || isPPC64) {
1475         MinReservedArea = ((MinReservedArea+15)/16)*16;
1476         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1477                                                   Flags,
1478                                                   isVarArg,
1479                                                   PtrByteSize);
1480       } else  nAltivecParamsAtEnd++;
1481     } else
1482       // Calculate min reserved area.
1483       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1484                                                 Flags,
1485                                                 isVarArg,
1486                                                 PtrByteSize);
1487
1488     // FIXME alignment for ELF may not be right
1489     // FIXME the codegen can be much improved in some cases.
1490     // We do not have to keep everything in memory.
1491     if (Flags.isByVal()) {
1492       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1493       ObjSize = Flags.getByValSize();
1494       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1495       // Double word align in ELF
1496       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1497       // Objects of size 1 and 2 are right justified, everything else is
1498       // left justified.  This means the memory address is adjusted forwards.
1499       if (ObjSize==1 || ObjSize==2) {
1500         CurArgOffset = CurArgOffset + (4 - ObjSize);
1501       }
1502       // The value of the object is its address.
1503       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1504       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1505       ArgValues.push_back(FIN);
1506       if (ObjSize==1 || ObjSize==2) {
1507         if (GPR_idx != Num_GPR_Regs) {
1508           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1509           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1510           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1511           SDValue Store = DAG.getTruncStore(Val.getValue(1), Val, FIN,
1512                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1513           MemOps.push_back(Store);
1514           ++GPR_idx;
1515           if (isMachoABI) ArgOffset += PtrByteSize;
1516         } else {
1517           ArgOffset += PtrByteSize;
1518         }
1519         continue;
1520       }
1521       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1522         // Store whatever pieces of the object are in registers
1523         // to memory.  ArgVal will be address of the beginning of
1524         // the object.
1525         if (GPR_idx != Num_GPR_Regs) {
1526           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1527           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1528           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1529           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1530           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1531           SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1532           MemOps.push_back(Store);
1533           ++GPR_idx;
1534           if (isMachoABI) ArgOffset += PtrByteSize;
1535         } else {
1536           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1537           break;
1538         }
1539       }
1540       continue;
1541     }
1542
1543     switch (ObjectVT.getSimpleVT()) {
1544     default: assert(0 && "Unhandled argument type!");
1545     case MVT::i32:
1546       if (!isPPC64) {
1547         // Double word align in ELF
1548         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1549
1550         if (GPR_idx != Num_GPR_Regs) {
1551           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1552           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1553           ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1554           ++GPR_idx;
1555         } else {
1556           needsLoad = true;
1557           ArgSize = PtrByteSize;
1558         }
1559         // Stack align in ELF
1560         if (needsLoad && Align && isELF32_ABI)
1561           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1562         // All int arguments reserve stack space in Macho ABI.
1563         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1564         break;
1565       }
1566       // FALLTHROUGH
1567     case MVT::i64:  // PPC64
1568       if (GPR_idx != Num_GPR_Regs) {
1569         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1570         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1571         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1572
1573         if (ObjectVT == MVT::i32) {
1574           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1575           // value to MVT::i64 and then truncate to the correct register size.
1576           if (Flags.isSExt())
1577             ArgVal = DAG.getNode(ISD::AssertSext, MVT::i64, ArgVal,
1578                                  DAG.getValueType(ObjectVT));
1579           else if (Flags.isZExt())
1580             ArgVal = DAG.getNode(ISD::AssertZext, MVT::i64, ArgVal,
1581                                  DAG.getValueType(ObjectVT));
1582
1583           ArgVal = DAG.getNode(ISD::TRUNCATE, MVT::i32, ArgVal);
1584         }
1585
1586         ++GPR_idx;
1587       } else {
1588         needsLoad = true;
1589         ArgSize = PtrByteSize;
1590       }
1591       // All int arguments reserve stack space in Macho ABI.
1592       if (isMachoABI || needsLoad) ArgOffset += 8;
1593       break;
1594
1595     case MVT::f32:
1596     case MVT::f64:
1597       // Every 4 bytes of argument space consumes one of the GPRs available for
1598       // argument passing.
1599       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1600         ++GPR_idx;
1601         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1602           ++GPR_idx;
1603       }
1604       if (FPR_idx != Num_FPR_Regs) {
1605         unsigned VReg;
1606         if (ObjectVT == MVT::f32)
1607           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1608         else
1609           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1610         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1611         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1612         ++FPR_idx;
1613       } else {
1614         needsLoad = true;
1615       }
1616
1617       // Stack align in ELF
1618       if (needsLoad && Align && isELF32_ABI)
1619         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1620       // All FP arguments reserve stack space in Macho ABI.
1621       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1622       break;
1623     case MVT::v4f32:
1624     case MVT::v4i32:
1625     case MVT::v8i16:
1626     case MVT::v16i8:
1627       // Note that vector arguments in registers don't reserve stack space,
1628       // except in varargs functions.
1629       if (VR_idx != Num_VR_Regs) {
1630         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1631         RegInfo.addLiveIn(VR[VR_idx], VReg);
1632         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1633         if (isVarArg) {
1634           while ((ArgOffset % 16) != 0) {
1635             ArgOffset += PtrByteSize;
1636             if (GPR_idx != Num_GPR_Regs)
1637               GPR_idx++;
1638           }
1639           ArgOffset += 16;
1640           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1641         }
1642         ++VR_idx;
1643       } else {
1644         if (!isVarArg && !isPPC64) {
1645           // Vectors go after all the nonvectors.
1646           CurArgOffset = VecArgOffset;
1647           VecArgOffset += 16;
1648         } else {
1649           // Vectors are aligned.
1650           ArgOffset = ((ArgOffset+15)/16)*16;
1651           CurArgOffset = ArgOffset;
1652           ArgOffset += 16;
1653         }
1654         needsLoad = true;
1655       }
1656       break;
1657     }
1658
1659     // We need to load the argument to a virtual register if we determined above
1660     // that we ran out of physical registers of the appropriate type.
1661     if (needsLoad) {
1662       int FI = MFI->CreateFixedObject(ObjSize,
1663                                       CurArgOffset + (ArgSize - ObjSize),
1664                                       isImmutable);
1665       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1666       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1667     }
1668
1669     ArgValues.push_back(ArgVal);
1670   }
1671
1672   // Set the size that is at least reserved in caller of this function.  Tail
1673   // call optimized function's reserved stack space needs to be aligned so that
1674   // taking the difference between two stack areas will result in an aligned
1675   // stack.
1676   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1677   // Add the Altivec parameters at the end, if needed.
1678   if (nAltivecParamsAtEnd) {
1679     MinReservedArea = ((MinReservedArea+15)/16)*16;
1680     MinReservedArea += 16*nAltivecParamsAtEnd;
1681   }
1682   MinReservedArea =
1683     std::max(MinReservedArea,
1684              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1685   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1686     getStackAlignment();
1687   unsigned AlignMask = TargetAlign-1;
1688   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1689   FI->setMinReservedArea(MinReservedArea);
1690
1691   // If the function takes variable number of arguments, make a frame index for
1692   // the start of the first vararg value... for expansion of llvm.va_start.
1693   if (isVarArg) {
1694
1695     int depth;
1696     if (isELF32_ABI) {
1697       VarArgsNumGPR = GPR_idx;
1698       VarArgsNumFPR = FPR_idx;
1699
1700       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1701       // pointer.
1702       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1703                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1704                 PtrVT.getSizeInBits()/8);
1705
1706       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1707                                                   ArgOffset);
1708
1709     }
1710     else
1711       depth = ArgOffset;
1712
1713     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1714                                                depth);
1715     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1716
1717     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1718     // stored to the VarArgsFrameIndex on the stack.
1719     if (isELF32_ABI) {
1720       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1721         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1722         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1723         MemOps.push_back(Store);
1724         // Increment the address by four for the next argument to store
1725         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1726         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1727       }
1728     }
1729
1730     // If this function is vararg, store any remaining integer argument regs
1731     // to their spots on the stack so that they may be loaded by deferencing the
1732     // result of va_next.
1733     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1734       unsigned VReg;
1735       if (isPPC64)
1736         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1737       else
1738         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1739
1740       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1741       SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1742       SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1743       MemOps.push_back(Store);
1744       // Increment the address by four for the next argument to store
1745       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1746       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1747     }
1748
1749     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1750     // on the stack.
1751     if (isELF32_ABI) {
1752       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1753         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1754         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1755         MemOps.push_back(Store);
1756         // Increment the address by eight for the next argument to store
1757         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1758                                            PtrVT);
1759         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1760       }
1761
1762       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1763         unsigned VReg;
1764         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1765
1766         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1767         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1768         SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1769         MemOps.push_back(Store);
1770         // Increment the address by eight for the next argument to store
1771         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1772                                            PtrVT);
1773         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1774       }
1775     }
1776   }
1777
1778   if (!MemOps.empty())
1779     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1780
1781   ArgValues.push_back(Root);
1782
1783   // Return the new list of results.
1784   return DAG.getMergeValues(Op.getNode()->getVTList(), &ArgValues[0],
1785                             ArgValues.size());
1786 }
1787
1788 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1789 /// linkage area.
1790 static unsigned
1791 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1792                                      bool isPPC64,
1793                                      bool isMachoABI,
1794                                      bool isVarArg,
1795                                      unsigned CC,
1796                                      CallSDNode *TheCall,
1797                                      unsigned &nAltivecParamsAtEnd) {
1798   // Count how many bytes are to be pushed on the stack, including the linkage
1799   // area, and parameter passing area.  We start with 24/48 bytes, which is
1800   // prereserved space for [SP][CR][LR][3 x unused].
1801   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1802   unsigned NumOps = TheCall->getNumArgs();
1803   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1804
1805   // Add up all the space actually used.
1806   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1807   // they all go in registers, but we must reserve stack space for them for
1808   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1809   // assigned stack space in order, with padding so Altivec parameters are
1810   // 16-byte aligned.
1811   nAltivecParamsAtEnd = 0;
1812   for (unsigned i = 0; i != NumOps; ++i) {
1813     SDValue Arg = TheCall->getArg(i);
1814     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1815     MVT ArgVT = Arg.getValueType();
1816     // Varargs Altivec parameters are padded to a 16 byte boundary.
1817     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1818         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1819       if (!isVarArg && !isPPC64) {
1820         // Non-varargs Altivec parameters go after all the non-Altivec
1821         // parameters; handle those later so we know how much padding we need.
1822         nAltivecParamsAtEnd++;
1823         continue;
1824       }
1825       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1826       NumBytes = ((NumBytes+15)/16)*16;
1827     }
1828     NumBytes += CalculateStackSlotSize(Arg, Flags, isVarArg, PtrByteSize);
1829   }
1830
1831    // Allow for Altivec parameters at the end, if needed.
1832   if (nAltivecParamsAtEnd) {
1833     NumBytes = ((NumBytes+15)/16)*16;
1834     NumBytes += 16*nAltivecParamsAtEnd;
1835   }
1836
1837   // The prolog code of the callee may store up to 8 GPR argument registers to
1838   // the stack, allowing va_start to index over them in memory if its varargs.
1839   // Because we cannot tell if this is needed on the caller side, we have to
1840   // conservatively assume that it is needed.  As such, make sure we have at
1841   // least enough stack space for the caller to store the 8 GPRs.
1842   NumBytes = std::max(NumBytes,
1843                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1844
1845   // Tail call needs the stack to be aligned.
1846   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1847     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1848       getStackAlignment();
1849     unsigned AlignMask = TargetAlign-1;
1850     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1851   }
1852
1853   return NumBytes;
1854 }
1855
1856 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1857 /// adjusted to accomodate the arguments for the tailcall.
1858 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1859                                    unsigned ParamSize) {
1860
1861   if (!IsTailCall) return 0;
1862
1863   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1864   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1865   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1866   // Remember only if the new adjustement is bigger.
1867   if (SPDiff < FI->getTailCallSPDelta())
1868     FI->setTailCallSPDelta(SPDiff);
1869
1870   return SPDiff;
1871 }
1872
1873 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1874 /// following the call is a return. A function is eligible if caller/callee
1875 /// calling conventions match, currently only fastcc supports tail calls, and
1876 /// the function CALL is immediatly followed by a RET.
1877 bool
1878 PPCTargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1879                                                      SDValue Ret,
1880                                                      SelectionDAG& DAG) const {
1881   // Variable argument functions are not supported.
1882   if (!PerformTailCallOpt || TheCall->isVarArg())
1883     return false;
1884
1885   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1886     MachineFunction &MF = DAG.getMachineFunction();
1887     unsigned CallerCC = MF.getFunction()->getCallingConv();
1888     unsigned CalleeCC = TheCall->getCallingConv();
1889     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1890       // Functions containing by val parameters are not supported.
1891       for (unsigned i = 0; i != TheCall->getNumArgs(); i++) {
1892          ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1893          if (Flags.isByVal()) return false;
1894       }
1895
1896       SDValue Callee = TheCall->getCallee();
1897       // Non PIC/GOT  tail calls are supported.
1898       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1899         return true;
1900
1901       // At the moment we can only do local tail calls (in same module, hidden
1902       // or protected) if we are generating PIC.
1903       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1904         return G->getGlobal()->hasHiddenVisibility()
1905             || G->getGlobal()->hasProtectedVisibility();
1906     }
1907   }
1908
1909   return false;
1910 }
1911
1912 /// isCallCompatibleAddress - Return the immediate to use if the specified
1913 /// 32-bit value is representable in the immediate field of a BxA instruction.
1914 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1915   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1916   if (!C) return 0;
1917
1918   int Addr = C->getZExtValue();
1919   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1920       (Addr << 6 >> 6) != Addr)
1921     return 0;  // Top 6 bits have to be sext of immediate.
1922
1923   return DAG.getConstant((int)C->getZExtValue() >> 2,
1924                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
1925 }
1926
1927 namespace {
1928
1929 struct TailCallArgumentInfo {
1930   SDValue Arg;
1931   SDValue FrameIdxOp;
1932   int       FrameIdx;
1933
1934   TailCallArgumentInfo() : FrameIdx(0) {}
1935 };
1936
1937 }
1938
1939 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
1940 static void
1941 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
1942                                            SDValue Chain,
1943                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
1944                    SmallVector<SDValue, 8> &MemOpChains) {
1945   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
1946     SDValue Arg = TailCallArgs[i].Arg;
1947     SDValue FIN = TailCallArgs[i].FrameIdxOp;
1948     int FI = TailCallArgs[i].FrameIdx;
1949     // Store relative to framepointer.
1950     MemOpChains.push_back(DAG.getStore(Chain, Arg, FIN,
1951                                        PseudoSourceValue::getFixedStack(FI),
1952                                        0));
1953   }
1954 }
1955
1956 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
1957 /// the appropriate stack slot for the tail call optimized function call.
1958 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
1959                                                MachineFunction &MF,
1960                                                SDValue Chain,
1961                                                SDValue OldRetAddr,
1962                                                SDValue OldFP,
1963                                                int SPDiff,
1964                                                bool isPPC64,
1965                                                bool isMachoABI) {
1966   if (SPDiff) {
1967     // Calculate the new stack slot for the return address.
1968     int SlotSize = isPPC64 ? 8 : 4;
1969     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
1970                                                                    isMachoABI);
1971     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1972                                                           NewRetAddrLoc);
1973     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
1974                                                                     isMachoABI);
1975     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
1976
1977     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
1978     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
1979     Chain = DAG.getStore(Chain, OldRetAddr, NewRetAddrFrIdx,
1980                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
1981     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
1982     Chain = DAG.getStore(Chain, OldFP, NewFramePtrIdx,
1983                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
1984   }
1985   return Chain;
1986 }
1987
1988 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
1989 /// the position of the argument.
1990 static void
1991 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
1992                          SDValue Arg, int SPDiff, unsigned ArgOffset,
1993                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
1994   int Offset = ArgOffset + SPDiff;
1995   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
1996   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1997   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
1998   SDValue FIN = DAG.getFrameIndex(FI, VT);
1999   TailCallArgumentInfo Info;
2000   Info.Arg = Arg;
2001   Info.FrameIdxOp = FIN;
2002   Info.FrameIdx = FI;
2003   TailCallArguments.push_back(Info);
2004 }
2005
2006 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2007 /// stack slot. Returns the chain as result and the loaded frame pointers in
2008 /// LROpOut/FPOpout. Used when tail calling.
2009 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2010                                                           int SPDiff,
2011                                                           SDValue Chain,
2012                                                           SDValue &LROpOut,
2013                                                           SDValue &FPOpOut) {
2014   if (SPDiff) {
2015     // Load the LR and FP stack slot for later adjusting.
2016     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2017     LROpOut = getReturnAddrFrameIndex(DAG);
2018     LROpOut = DAG.getLoad(VT, Chain, LROpOut, NULL, 0);
2019     Chain = SDValue(LROpOut.getNode(), 1);
2020     FPOpOut = getFramePointerFrameIndex(DAG);
2021     FPOpOut = DAG.getLoad(VT, Chain, FPOpOut, NULL, 0);
2022     Chain = SDValue(FPOpOut.getNode(), 1);
2023   }
2024   return Chain;
2025 }
2026
2027 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2028 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2029 /// specified by the specific parameter attribute. The copy will be passed as
2030 /// a byval function parameter.
2031 /// Sometimes what we are copying is the end of a larger object, the part that
2032 /// does not fit in registers.
2033 static SDValue
2034 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2035                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2036                           unsigned Size) {
2037   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2038   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, Flags.getByValAlign(), false,
2039                        NULL, 0, NULL, 0);
2040 }
2041
2042 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2043 /// tail calls.
2044 static void
2045 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2046                  SDValue Arg, SDValue PtrOff, int SPDiff,
2047                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2048                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2049                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2050   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2051   if (!isTailCall) {
2052     if (isVector) {
2053       SDValue StackPtr;
2054       if (isPPC64)
2055         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2056       else
2057         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2058       PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2059                            DAG.getConstant(ArgOffset, PtrVT));
2060     }
2061     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
2062   // Calculate and remember argument location.
2063   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2064                                   TailCallArguments);
2065 }
2066
2067 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2068                                        const PPCSubtarget &Subtarget,
2069                                        TargetMachine &TM) {
2070   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
2071   SDValue Chain  = TheCall->getChain();
2072   bool isVarArg   = TheCall->isVarArg();
2073   unsigned CC     = TheCall->getCallingConv();
2074   bool isTailCall = TheCall->isTailCall()
2075                  && CC == CallingConv::Fast && PerformTailCallOpt;
2076   SDValue Callee = TheCall->getCallee();
2077   unsigned NumOps  = TheCall->getNumArgs();
2078
2079   bool isMachoABI = Subtarget.isMachoABI();
2080   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2081
2082   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2083   bool isPPC64 = PtrVT == MVT::i64;
2084   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2085
2086   MachineFunction &MF = DAG.getMachineFunction();
2087
2088   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2089   // SelectExpr to use to put the arguments in the appropriate registers.
2090   std::vector<SDValue> args_to_use;
2091
2092   // Mark this function as potentially containing a function that contains a
2093   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2094   // and restoring the callers stack pointer in this functions epilog. This is
2095   // done because by tail calling the called function might overwrite the value
2096   // in this function's (MF) stack pointer stack slot 0(SP).
2097   if (PerformTailCallOpt && CC==CallingConv::Fast)
2098     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2099
2100   unsigned nAltivecParamsAtEnd = 0;
2101
2102   // Count how many bytes are to be pushed on the stack, including the linkage
2103   // area, and parameter passing area.  We start with 24/48 bytes, which is
2104   // prereserved space for [SP][CR][LR][3 x unused].
2105   unsigned NumBytes =
2106     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2107                                          TheCall, nAltivecParamsAtEnd);
2108
2109   // Calculate by how many bytes the stack has to be adjusted in case of tail
2110   // call optimization.
2111   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2112
2113   // Adjust the stack pointer for the new arguments...
2114   // These operations are automatically eliminated by the prolog/epilog pass
2115   Chain = DAG.getCALLSEQ_START(Chain,
2116                                DAG.getConstant(NumBytes, PtrVT));
2117   SDValue CallSeqStart = Chain;
2118
2119   // Load the return address and frame pointer so it can be move somewhere else
2120   // later.
2121   SDValue LROp, FPOp;
2122   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp);
2123
2124   // Set up a copy of the stack pointer for use loading and storing any
2125   // arguments that may not fit in the registers available for argument
2126   // passing.
2127   SDValue StackPtr;
2128   if (isPPC64)
2129     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2130   else
2131     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2132
2133   // Figure out which arguments are going to go in registers, and which in
2134   // memory.  Also, if this is a vararg function, floating point operations
2135   // must be stored to our stack, and loaded into integer regs as well, if
2136   // any integer regs are available for argument passing.
2137   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2138   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2139
2140   static const unsigned GPR_32[] = {           // 32-bit registers.
2141     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2142     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2143   };
2144   static const unsigned GPR_64[] = {           // 64-bit registers.
2145     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2146     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2147   };
2148   static const unsigned *FPR = GetFPR(Subtarget);
2149
2150   static const unsigned VR[] = {
2151     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2152     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2153   };
2154   const unsigned NumGPRs = array_lengthof(GPR_32);
2155   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2156   const unsigned NumVRs  = array_lengthof( VR);
2157
2158   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2159
2160   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2161   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2162
2163   SmallVector<SDValue, 8> MemOpChains;
2164   for (unsigned i = 0; i != NumOps; ++i) {
2165     bool inMem = false;
2166     SDValue Arg = TheCall->getArg(i);
2167     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
2168     // See if next argument requires stack alignment in ELF
2169     bool Align = Flags.isSplit();
2170
2171     // PtrOff will be used to store the current argument to the stack if a
2172     // register cannot be found for it.
2173     SDValue PtrOff;
2174
2175     // Stack align in ELF 32
2176     if (isELF32_ABI && Align)
2177       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2178                                StackPtr.getValueType());
2179     else
2180       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2181
2182     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
2183
2184     // On PPC64, promote integers to 64-bit values.
2185     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2186       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2187       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2188       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
2189     }
2190
2191     // FIXME Elf untested, what are alignment rules?
2192     // FIXME memcpy is used way more than necessary.  Correctness first.
2193     if (Flags.isByVal()) {
2194       unsigned Size = Flags.getByValSize();
2195       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2196       if (Size==1 || Size==2) {
2197         // Very small objects are passed right-justified.
2198         // Everything else is passed left-justified.
2199         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2200         if (GPR_idx != NumGPRs) {
2201           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
2202                                           NULL, 0, VT);
2203           MemOpChains.push_back(Load.getValue(1));
2204           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2205           if (isMachoABI)
2206             ArgOffset += PtrByteSize;
2207         } else {
2208           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2209           SDValue AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
2210           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2211                                 CallSeqStart.getNode()->getOperand(0),
2212                                 Flags, DAG, Size);
2213           // This must go outside the CALLSEQ_START..END.
2214           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2215                                CallSeqStart.getNode()->getOperand(1));
2216           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2217                                  NewCallSeqStart.getNode());
2218           Chain = CallSeqStart = NewCallSeqStart;
2219           ArgOffset += PtrByteSize;
2220         }
2221         continue;
2222       }
2223       // Copy entire object into memory.  There are cases where gcc-generated
2224       // code assumes it is there, even if it could be put entirely into
2225       // registers.  (This is not what the doc says.)
2226       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2227                             CallSeqStart.getNode()->getOperand(0),
2228                             Flags, DAG, Size);
2229       // This must go outside the CALLSEQ_START..END.
2230       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2231                            CallSeqStart.getNode()->getOperand(1));
2232       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2233       Chain = CallSeqStart = NewCallSeqStart;
2234       // And copy the pieces of it that fit into registers.
2235       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2236         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2237         SDValue AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
2238         if (GPR_idx != NumGPRs) {
2239           SDValue Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
2240           MemOpChains.push_back(Load.getValue(1));
2241           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2242           if (isMachoABI)
2243             ArgOffset += PtrByteSize;
2244         } else {
2245           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2246           break;
2247         }
2248       }
2249       continue;
2250     }
2251
2252     switch (Arg.getValueType().getSimpleVT()) {
2253     default: assert(0 && "Unexpected ValueType for argument!");
2254     case MVT::i32:
2255     case MVT::i64:
2256       // Double word align in ELF
2257       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2258       if (GPR_idx != NumGPRs) {
2259         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2260       } else {
2261         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2262                          isPPC64, isTailCall, false, MemOpChains,
2263                          TailCallArguments);
2264         inMem = true;
2265       }
2266       if (inMem || isMachoABI) {
2267         // Stack align in ELF
2268         if (isELF32_ABI && Align)
2269           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2270
2271         ArgOffset += PtrByteSize;
2272       }
2273       break;
2274     case MVT::f32:
2275     case MVT::f64:
2276       if (FPR_idx != NumFPRs) {
2277         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2278
2279         if (isVarArg) {
2280           SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2281           MemOpChains.push_back(Store);
2282
2283           // Float varargs are always shadowed in available integer registers
2284           if (GPR_idx != NumGPRs) {
2285             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2286             MemOpChains.push_back(Load.getValue(1));
2287             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2288                                                                 Load));
2289           }
2290           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2291             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2292             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
2293             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2294             MemOpChains.push_back(Load.getValue(1));
2295             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2296                                                                 Load));
2297           }
2298         } else {
2299           // If we have any FPRs remaining, we may also have GPRs remaining.
2300           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2301           // GPRs.
2302           if (isMachoABI) {
2303             if (GPR_idx != NumGPRs)
2304               ++GPR_idx;
2305             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2306                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2307               ++GPR_idx;
2308           }
2309         }
2310       } else {
2311         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2312                          isPPC64, isTailCall, false, MemOpChains,
2313                          TailCallArguments);
2314         inMem = true;
2315       }
2316       if (inMem || isMachoABI) {
2317         // Stack align in ELF
2318         if (isELF32_ABI && Align)
2319           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2320         if (isPPC64)
2321           ArgOffset += 8;
2322         else
2323           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2324       }
2325       break;
2326     case MVT::v4f32:
2327     case MVT::v4i32:
2328     case MVT::v8i16:
2329     case MVT::v16i8:
2330       if (isVarArg) {
2331         // These go aligned on the stack, or in the corresponding R registers
2332         // when within range.  The Darwin PPC ABI doc claims they also go in
2333         // V registers; in fact gcc does this only for arguments that are
2334         // prototyped, not for those that match the ...  We do it for all
2335         // arguments, seems to work.
2336         while (ArgOffset % 16 !=0) {
2337           ArgOffset += PtrByteSize;
2338           if (GPR_idx != NumGPRs)
2339             GPR_idx++;
2340         }
2341         // We could elide this store in the case where the object fits
2342         // entirely in R registers.  Maybe later.
2343         PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2344                             DAG.getConstant(ArgOffset, PtrVT));
2345         SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2346         MemOpChains.push_back(Store);
2347         if (VR_idx != NumVRs) {
2348           SDValue Load = DAG.getLoad(MVT::v4f32, Store, PtrOff, NULL, 0);
2349           MemOpChains.push_back(Load.getValue(1));
2350           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2351         }
2352         ArgOffset += 16;
2353         for (unsigned i=0; i<16; i+=PtrByteSize) {
2354           if (GPR_idx == NumGPRs)
2355             break;
2356           SDValue Ix = DAG.getNode(ISD::ADD, PtrVT, PtrOff,
2357                                   DAG.getConstant(i, PtrVT));
2358           SDValue Load = DAG.getLoad(PtrVT, Store, Ix, NULL, 0);
2359           MemOpChains.push_back(Load.getValue(1));
2360           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2361         }
2362         break;
2363       }
2364
2365       // Non-varargs Altivec params generally go in registers, but have
2366       // stack space allocated at the end.
2367       if (VR_idx != NumVRs) {
2368         // Doesn't have GPR space allocated.
2369         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2370       } else if (nAltivecParamsAtEnd==0) {
2371         // We are emitting Altivec params in order.
2372         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2373                          isPPC64, isTailCall, true, MemOpChains,
2374                          TailCallArguments);
2375         ArgOffset += 16;
2376       }
2377       break;
2378     }
2379   }
2380   // If all Altivec parameters fit in registers, as they usually do,
2381   // they get stack space following the non-Altivec parameters.  We
2382   // don't track this here because nobody below needs it.
2383   // If there are more Altivec parameters than fit in registers emit
2384   // the stores here.
2385   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2386     unsigned j = 0;
2387     // Offset is aligned; skip 1st 12 params which go in V registers.
2388     ArgOffset = ((ArgOffset+15)/16)*16;
2389     ArgOffset += 12*16;
2390     for (unsigned i = 0; i != NumOps; ++i) {
2391       SDValue Arg = TheCall->getArg(i);
2392       MVT ArgType = Arg.getValueType();
2393       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2394           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2395         if (++j > NumVRs) {
2396           SDValue PtrOff;
2397           // We are emitting Altivec params in order.
2398           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2399                            isPPC64, isTailCall, true, MemOpChains,
2400                            TailCallArguments);
2401           ArgOffset += 16;
2402         }
2403       }
2404     }
2405   }
2406
2407   if (!MemOpChains.empty())
2408     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2409                         &MemOpChains[0], MemOpChains.size());
2410
2411   // Build a sequence of copy-to-reg nodes chained together with token chain
2412   // and flag operands which copy the outgoing args into the appropriate regs.
2413   SDValue InFlag;
2414   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2415     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
2416                              InFlag);
2417     InFlag = Chain.getValue(1);
2418   }
2419
2420   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2421   if (isVarArg && isELF32_ABI) {
2422     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, MVT::i32), 0);
2423     Chain = DAG.getCopyToReg(Chain, PPC::CR1EQ, SetCR, InFlag);
2424     InFlag = Chain.getValue(1);
2425   }
2426
2427   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2428   // might overwrite each other in case of tail call optimization.
2429   if (isTailCall) {
2430     SmallVector<SDValue, 8> MemOpChains2;
2431     // Do not flag preceeding copytoreg stuff together with the following stuff.
2432     InFlag = SDValue();
2433     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2434                                       MemOpChains2);
2435     if (!MemOpChains2.empty())
2436       Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2437                           &MemOpChains2[0], MemOpChains2.size());
2438
2439     // Store the return address to the appropriate stack slot.
2440     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2441                                           isPPC64, isMachoABI);
2442   }
2443
2444   // Emit callseq_end just before tailcall node.
2445   if (isTailCall) {
2446     SmallVector<SDValue, 8> CallSeqOps;
2447     SDVTList CallSeqNodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2448     CallSeqOps.push_back(Chain);
2449     CallSeqOps.push_back(DAG.getIntPtrConstant(NumBytes));
2450     CallSeqOps.push_back(DAG.getIntPtrConstant(0));
2451     if (InFlag.getNode())
2452       CallSeqOps.push_back(InFlag);
2453     Chain = DAG.getNode(ISD::CALLSEQ_END, CallSeqNodeTys, &CallSeqOps[0],
2454                         CallSeqOps.size());
2455     InFlag = Chain.getValue(1);
2456   }
2457
2458   std::vector<MVT> NodeTys;
2459   NodeTys.push_back(MVT::Other);   // Returns a chain
2460   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2461
2462   SmallVector<SDValue, 8> Ops;
2463   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2464
2465   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2466   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2467   // node so that legalize doesn't hack it.
2468   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2469     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2470   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2471     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2472   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2473     // If this is an absolute destination address, use the munged value.
2474     Callee = SDValue(Dest, 0);
2475   else {
2476     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2477     // to do the call, we can't use PPCISD::CALL.
2478     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2479     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps,
2480                         2 + (InFlag.getNode() != 0));
2481     InFlag = Chain.getValue(1);
2482
2483     // Copy the callee address into R12/X12 on darwin.
2484     if (isMachoABI) {
2485       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2486       Chain = DAG.getCopyToReg(Chain, Reg, Callee, InFlag);
2487       InFlag = Chain.getValue(1);
2488     }
2489
2490     NodeTys.clear();
2491     NodeTys.push_back(MVT::Other);
2492     NodeTys.push_back(MVT::Flag);
2493     Ops.push_back(Chain);
2494     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2495     Callee.setNode(0);
2496     // Add CTR register as callee so a bctr can be emitted later.
2497     if (isTailCall)
2498       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2499   }
2500
2501   // If this is a direct call, pass the chain and the callee.
2502   if (Callee.getNode()) {
2503     Ops.push_back(Chain);
2504     Ops.push_back(Callee);
2505   }
2506   // If this is a tail call add stack pointer delta.
2507   if (isTailCall)
2508     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2509
2510   // Add argument registers to the end of the list so that they are known live
2511   // into the call.
2512   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2513     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2514                                   RegsToPass[i].second.getValueType()));
2515
2516   // When performing tail call optimization the callee pops its arguments off
2517   // the stack. Account for this here so these bytes can be pushed back on in
2518   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2519   int BytesCalleePops =
2520     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2521
2522   if (InFlag.getNode())
2523     Ops.push_back(InFlag);
2524
2525   // Emit tail call.
2526   if (isTailCall) {
2527     assert(InFlag.getNode() &&
2528            "Flag must be set. Depend on flag being set in LowerRET");
2529     Chain = DAG.getNode(PPCISD::TAILCALL,
2530                         TheCall->getVTList(), &Ops[0], Ops.size());
2531     return SDValue(Chain.getNode(), Op.getResNo());
2532   }
2533
2534   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
2535   InFlag = Chain.getValue(1);
2536
2537   Chain = DAG.getCALLSEQ_END(Chain,
2538                              DAG.getConstant(NumBytes, PtrVT),
2539                              DAG.getConstant(BytesCalleePops, PtrVT),
2540                              InFlag);
2541   if (TheCall->getValueType(0) != MVT::Other)
2542     InFlag = Chain.getValue(1);
2543
2544   SmallVector<SDValue, 16> ResultVals;
2545   SmallVector<CCValAssign, 16> RVLocs;
2546   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2547   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2548   CCInfo.AnalyzeCallResult(TheCall, RetCC_PPC);
2549
2550   // Copy all of the result registers out of their specified physreg.
2551   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2552     CCValAssign &VA = RVLocs[i];
2553     MVT VT = VA.getValVT();
2554     assert(VA.isRegLoc() && "Can only return in registers!");
2555     Chain = DAG.getCopyFromReg(Chain, VA.getLocReg(), VT, InFlag).getValue(1);
2556     ResultVals.push_back(Chain.getValue(0));
2557     InFlag = Chain.getValue(2);
2558   }
2559
2560   // If the function returns void, just return the chain.
2561   if (RVLocs.empty())
2562     return Chain;
2563
2564   // Otherwise, merge everything together with a MERGE_VALUES node.
2565   ResultVals.push_back(Chain);
2566   SDValue Res = DAG.getMergeValues(TheCall->getVTList(), &ResultVals[0],
2567                                      ResultVals.size());
2568   return Res.getValue(Op.getResNo());
2569 }
2570
2571 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2572                                       TargetMachine &TM) {
2573   SmallVector<CCValAssign, 16> RVLocs;
2574   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2575   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2576   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2577   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_PPC);
2578
2579   // If this is the first return lowered for this function, add the regs to the
2580   // liveout set for the function.
2581   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2582     for (unsigned i = 0; i != RVLocs.size(); ++i)
2583       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2584   }
2585
2586   SDValue Chain = Op.getOperand(0);
2587
2588   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2589   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2590     SDValue TailCall = Chain;
2591     SDValue TargetAddress = TailCall.getOperand(1);
2592     SDValue StackAdjustment = TailCall.getOperand(2);
2593
2594     assert(((TargetAddress.getOpcode() == ISD::Register &&
2595              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2596             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2597             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2598             isa<ConstantSDNode>(TargetAddress)) &&
2599     "Expecting an global address, external symbol, absolute value or register");
2600
2601     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2602            "Expecting a const value");
2603
2604     SmallVector<SDValue,8> Operands;
2605     Operands.push_back(Chain.getOperand(0));
2606     Operands.push_back(TargetAddress);
2607     Operands.push_back(StackAdjustment);
2608     // Copy registers used by the call. Last operand is a flag so it is not
2609     // copied.
2610     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2611       Operands.push_back(Chain.getOperand(i));
2612     }
2613     return DAG.getNode(PPCISD::TC_RETURN, MVT::Other, &Operands[0],
2614                        Operands.size());
2615   }
2616
2617   SDValue Flag;
2618
2619   // Copy the result values into the output registers.
2620   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2621     CCValAssign &VA = RVLocs[i];
2622     assert(VA.isRegLoc() && "Can only return in registers!");
2623     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2624     Flag = Chain.getValue(1);
2625   }
2626
2627   if (Flag.getNode())
2628     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2629   else
2630     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2631 }
2632
2633 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2634                                    const PPCSubtarget &Subtarget) {
2635   // When we pop the dynamic allocation we need to restore the SP link.
2636
2637   // Get the corect type for pointers.
2638   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2639
2640   // Construct the stack pointer operand.
2641   bool IsPPC64 = Subtarget.isPPC64();
2642   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2643   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2644
2645   // Get the operands for the STACKRESTORE.
2646   SDValue Chain = Op.getOperand(0);
2647   SDValue SaveSP = Op.getOperand(1);
2648
2649   // Load the old link SP.
2650   SDValue LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2651
2652   // Restore the stack pointer.
2653   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2654
2655   // Store the old link SP.
2656   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2657 }
2658
2659
2660
2661 SDValue
2662 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2663   MachineFunction &MF = DAG.getMachineFunction();
2664   bool IsPPC64 = PPCSubTarget.isPPC64();
2665   bool isMachoABI = PPCSubTarget.isMachoABI();
2666   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2667
2668   // Get current frame pointer save index.  The users of this index will be
2669   // primarily DYNALLOC instructions.
2670   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2671   int RASI = FI->getReturnAddrSaveIndex();
2672
2673   // If the frame pointer save index hasn't been defined yet.
2674   if (!RASI) {
2675     // Find out what the fix offset of the frame pointer save area.
2676     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2677     // Allocate the frame index for frame pointer save area.
2678     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2679     // Save the result.
2680     FI->setReturnAddrSaveIndex(RASI);
2681   }
2682   return DAG.getFrameIndex(RASI, PtrVT);
2683 }
2684
2685 SDValue
2686 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2687   MachineFunction &MF = DAG.getMachineFunction();
2688   bool IsPPC64 = PPCSubTarget.isPPC64();
2689   bool isMachoABI = PPCSubTarget.isMachoABI();
2690   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2691
2692   // Get current frame pointer save index.  The users of this index will be
2693   // primarily DYNALLOC instructions.
2694   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2695   int FPSI = FI->getFramePointerSaveIndex();
2696
2697   // If the frame pointer save index hasn't been defined yet.
2698   if (!FPSI) {
2699     // Find out what the fix offset of the frame pointer save area.
2700     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2701
2702     // Allocate the frame index for frame pointer save area.
2703     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2704     // Save the result.
2705     FI->setFramePointerSaveIndex(FPSI);
2706   }
2707   return DAG.getFrameIndex(FPSI, PtrVT);
2708 }
2709
2710 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2711                                          SelectionDAG &DAG,
2712                                          const PPCSubtarget &Subtarget) {
2713   // Get the inputs.
2714   SDValue Chain = Op.getOperand(0);
2715   SDValue Size  = Op.getOperand(1);
2716
2717   // Get the corect type for pointers.
2718   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2719   // Negate the size.
2720   SDValue NegSize = DAG.getNode(ISD::SUB, PtrVT,
2721                                   DAG.getConstant(0, PtrVT), Size);
2722   // Construct a node for the frame pointer save index.
2723   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2724   // Build a DYNALLOC node.
2725   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2726   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2727   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2728 }
2729
2730 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2731 /// possible.
2732 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2733   // Not FP? Not a fsel.
2734   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2735       !Op.getOperand(2).getValueType().isFloatingPoint())
2736     return SDValue();
2737
2738   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2739
2740   // Cannot handle SETEQ/SETNE.
2741   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDValue();
2742
2743   MVT ResVT = Op.getValueType();
2744   MVT CmpVT = Op.getOperand(0).getValueType();
2745   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2746   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2747
2748   // If the RHS of the comparison is a 0.0, we don't need to do the
2749   // subtraction at all.
2750   if (isFloatingPointZero(RHS))
2751     switch (CC) {
2752     default: break;       // SETUO etc aren't handled by fsel.
2753     case ISD::SETULT:
2754     case ISD::SETLT:
2755       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2756     case ISD::SETOGE:
2757     case ISD::SETGE:
2758       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2759         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2760       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2761     case ISD::SETUGT:
2762     case ISD::SETGT:
2763       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2764     case ISD::SETOLE:
2765     case ISD::SETLE:
2766       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2767         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2768       return DAG.getNode(PPCISD::FSEL, ResVT,
2769                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2770     }
2771
2772   SDValue Cmp;
2773   switch (CC) {
2774   default: break;       // SETUO etc aren't handled by fsel.
2775   case ISD::SETULT:
2776   case ISD::SETLT:
2777     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2778     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2779       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2780       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2781   case ISD::SETOGE:
2782   case ISD::SETGE:
2783     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2784     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2785       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2786       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2787   case ISD::SETUGT:
2788   case ISD::SETGT:
2789     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2790     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2791       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2792       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2793   case ISD::SETOLE:
2794   case ISD::SETLE:
2795     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2796     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2797       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2798       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2799   }
2800   return SDValue();
2801 }
2802
2803 // FIXME: Split this code up when LegalizeDAGTypes lands.
2804 SDValue PPCTargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
2805   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2806   SDValue Src = Op.getOperand(0);
2807   if (Src.getValueType() == MVT::f32)
2808     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2809
2810   SDValue Tmp;
2811   switch (Op.getValueType().getSimpleVT()) {
2812   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2813   case MVT::i32:
2814     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2815     break;
2816   case MVT::i64:
2817     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2818     break;
2819   }
2820
2821   // Convert the FP value to an int value through memory.
2822   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2823
2824   // Emit a store to the stack slot.
2825   SDValue Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2826
2827   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2828   // add in a bias.
2829   if (Op.getValueType() == MVT::i32)
2830     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2831                         DAG.getConstant(4, FIPtr.getValueType()));
2832   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2833 }
2834
2835 SDValue PPCTargetLowering::LowerFP_ROUND_INREG(SDValue Op,
2836                                                  SelectionDAG &DAG) {
2837   assert(Op.getValueType() == MVT::ppcf128);
2838   SDNode *Node = Op.getNode();
2839   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2840   assert(Node->getOperand(0).getNode()->getOpcode() == ISD::BUILD_PAIR);
2841   SDValue Lo = Node->getOperand(0).getNode()->getOperand(0);
2842   SDValue Hi = Node->getOperand(0).getNode()->getOperand(1);
2843
2844   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2845   // of the long double, and puts FPSCR back the way it was.  We do not
2846   // actually model FPSCR.
2847   std::vector<MVT> NodeTys;
2848   SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
2849
2850   NodeTys.push_back(MVT::f64);   // Return register
2851   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2852   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2853   MFFSreg = Result.getValue(0);
2854   InFlag = Result.getValue(1);
2855
2856   NodeTys.clear();
2857   NodeTys.push_back(MVT::Flag);   // Returns a flag
2858   Ops[0] = DAG.getConstant(31, MVT::i32);
2859   Ops[1] = InFlag;
2860   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2861   InFlag = Result.getValue(0);
2862
2863   NodeTys.clear();
2864   NodeTys.push_back(MVT::Flag);   // Returns a flag
2865   Ops[0] = DAG.getConstant(30, MVT::i32);
2866   Ops[1] = InFlag;
2867   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2868   InFlag = Result.getValue(0);
2869
2870   NodeTys.clear();
2871   NodeTys.push_back(MVT::f64);    // result of add
2872   NodeTys.push_back(MVT::Flag);   // Returns a flag
2873   Ops[0] = Lo;
2874   Ops[1] = Hi;
2875   Ops[2] = InFlag;
2876   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2877   FPreg = Result.getValue(0);
2878   InFlag = Result.getValue(1);
2879
2880   NodeTys.clear();
2881   NodeTys.push_back(MVT::f64);
2882   Ops[0] = DAG.getConstant(1, MVT::i32);
2883   Ops[1] = MFFSreg;
2884   Ops[2] = FPreg;
2885   Ops[3] = InFlag;
2886   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2887   FPreg = Result.getValue(0);
2888
2889   // We know the low half is about to be thrown away, so just use something
2890   // convenient.
2891   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2892 }
2893
2894 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2895   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2896   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2897     return SDValue();
2898
2899   if (Op.getOperand(0).getValueType() == MVT::i64) {
2900     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2901     SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2902     if (Op.getValueType() == MVT::f32)
2903       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2904     return FP;
2905   }
2906
2907   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2908          "Unhandled SINT_TO_FP type in custom expander!");
2909   // Since we only generate this in 64-bit mode, we can take advantage of
2910   // 64-bit registers.  In particular, sign extend the input value into the
2911   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2912   // then lfd it and fcfid it.
2913   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2914   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2915   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2916   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2917
2918   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2919                                 Op.getOperand(0));
2920
2921   // STD the extended value into the stack slot.
2922   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2923                        MachineMemOperand::MOStore, 0, 8, 8);
2924   SDValue Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2925                                 DAG.getEntryNode(), Ext64, FIdx,
2926                                 DAG.getMemOperand(MO));
2927   // Load the value as a double.
2928   SDValue Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2929
2930   // FCFID it and return it.
2931   SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2932   if (Op.getValueType() == MVT::f32)
2933     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2934   return FP;
2935 }
2936
2937 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2938   /*
2939    The rounding mode is in bits 30:31 of FPSR, and has the following
2940    settings:
2941      00 Round to nearest
2942      01 Round to 0
2943      10 Round to +inf
2944      11 Round to -inf
2945
2946   FLT_ROUNDS, on the other hand, expects the following:
2947     -1 Undefined
2948      0 Round to 0
2949      1 Round to nearest
2950      2 Round to +inf
2951      3 Round to -inf
2952
2953   To perform the conversion, we do:
2954     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2955   */
2956
2957   MachineFunction &MF = DAG.getMachineFunction();
2958   MVT VT = Op.getValueType();
2959   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2960   std::vector<MVT> NodeTys;
2961   SDValue MFFSreg, InFlag;
2962
2963   // Save FP Control Word to register
2964   NodeTys.push_back(MVT::f64);    // return register
2965   NodeTys.push_back(MVT::Flag);   // unused in this context
2966   SDValue Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2967
2968   // Save FP register to stack slot
2969   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2970   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2971   SDValue Store = DAG.getStore(DAG.getEntryNode(), Chain,
2972                                  StackSlot, NULL, 0);
2973
2974   // Load FP Control Word from low 32 bits of stack slot.
2975   SDValue Four = DAG.getConstant(4, PtrVT);
2976   SDValue Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2977   SDValue CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2978
2979   // Transform as necessary
2980   SDValue CWD1 =
2981     DAG.getNode(ISD::AND, MVT::i32,
2982                 CWD, DAG.getConstant(3, MVT::i32));
2983   SDValue CWD2 =
2984     DAG.getNode(ISD::SRL, MVT::i32,
2985                 DAG.getNode(ISD::AND, MVT::i32,
2986                             DAG.getNode(ISD::XOR, MVT::i32,
2987                                         CWD, DAG.getConstant(3, MVT::i32)),
2988                             DAG.getConstant(3, MVT::i32)),
2989                 DAG.getConstant(1, MVT::i8));
2990
2991   SDValue RetVal =
2992     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2993
2994   return DAG.getNode((VT.getSizeInBits() < 16 ?
2995                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2996 }
2997
2998 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
2999   MVT VT = Op.getValueType();
3000   unsigned BitWidth = VT.getSizeInBits();
3001   assert(Op.getNumOperands() == 3 &&
3002          VT == Op.getOperand(1).getValueType() &&
3003          "Unexpected SHL!");
3004
3005   // Expand into a bunch of logical ops.  Note that these ops
3006   // depend on the PPC behavior for oversized shift amounts.
3007   SDValue Lo = Op.getOperand(0);
3008   SDValue Hi = Op.getOperand(1);
3009   SDValue Amt = Op.getOperand(2);
3010   MVT AmtVT = Amt.getValueType();
3011
3012   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3013                                DAG.getConstant(BitWidth, AmtVT), Amt);
3014   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
3015   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
3016   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3017   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3018                                DAG.getConstant(-BitWidth, AmtVT));
3019   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
3020   SDValue OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3021   SDValue OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
3022   SDValue OutOps[] = { OutLo, OutHi };
3023   return DAG.getMergeValues(OutOps, 2);
3024 }
3025
3026 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3027   MVT VT = Op.getValueType();
3028   unsigned BitWidth = VT.getSizeInBits();
3029   assert(Op.getNumOperands() == 3 &&
3030          VT == Op.getOperand(1).getValueType() &&
3031          "Unexpected SRL!");
3032
3033   // Expand into a bunch of logical ops.  Note that these ops
3034   // depend on the PPC behavior for oversized shift amounts.
3035   SDValue Lo = Op.getOperand(0);
3036   SDValue Hi = Op.getOperand(1);
3037   SDValue Amt = Op.getOperand(2);
3038   MVT AmtVT = Amt.getValueType();
3039
3040   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3041                                DAG.getConstant(BitWidth, AmtVT), Amt);
3042   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3043   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3044   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3045   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3046                                DAG.getConstant(-BitWidth, AmtVT));
3047   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
3048   SDValue OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3049   SDValue OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
3050   SDValue OutOps[] = { OutLo, OutHi };
3051   return DAG.getMergeValues(OutOps, 2);
3052 }
3053
3054 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3055   MVT VT = Op.getValueType();
3056   unsigned BitWidth = VT.getSizeInBits();
3057   assert(Op.getNumOperands() == 3 &&
3058          VT == Op.getOperand(1).getValueType() &&
3059          "Unexpected SRA!");
3060
3061   // Expand into a bunch of logical ops, followed by a select_cc.
3062   SDValue Lo = Op.getOperand(0);
3063   SDValue Hi = Op.getOperand(1);
3064   SDValue Amt = Op.getOperand(2);
3065   MVT AmtVT = Amt.getValueType();
3066
3067   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3068                                DAG.getConstant(BitWidth, AmtVT), Amt);
3069   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3070   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3071   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3072   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3073                                DAG.getConstant(-BitWidth, AmtVT));
3074   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, VT, Hi, Tmp5);
3075   SDValue OutHi = DAG.getNode(PPCISD::SRA, VT, Hi, Amt);
3076   SDValue OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, AmtVT),
3077                                     Tmp4, Tmp6, ISD::SETLE);
3078   SDValue OutOps[] = { OutLo, OutHi };
3079   return DAG.getMergeValues(OutOps, 2);
3080 }
3081
3082 //===----------------------------------------------------------------------===//
3083 // Vector related lowering.
3084 //
3085
3086 // If this is a vector of constants or undefs, get the bits.  A bit in
3087 // UndefBits is set if the corresponding element of the vector is an
3088 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3089 // zero.   Return true if this is not an array of constants, false if it is.
3090 //
3091 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
3092                                        uint64_t UndefBits[2]) {
3093   // Start with zero'd results.
3094   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
3095
3096   unsigned EltBitSize = BV->getOperand(0).getValueType().getSizeInBits();
3097   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
3098     SDValue OpVal = BV->getOperand(i);
3099
3100     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
3101     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
3102
3103     uint64_t EltBits = 0;
3104     if (OpVal.getOpcode() == ISD::UNDEF) {
3105       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
3106       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
3107       continue;
3108     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
3109       EltBits = CN->getZExtValue() & (~0U >> (32-EltBitSize));
3110     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
3111       assert(CN->getValueType(0) == MVT::f32 &&
3112              "Only one legal FP vector type!");
3113       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
3114     } else {
3115       // Nonconstant element.
3116       return true;
3117     }
3118
3119     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
3120   }
3121
3122   //printf("%llx %llx  %llx %llx\n",
3123   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
3124   return false;
3125 }
3126
3127 // If this is a splat (repetition) of a value across the whole vector, return
3128 // the smallest size that splats it.  For example, "0x01010101010101..." is a
3129 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3130 // SplatSize = 1 byte.
3131 static bool isConstantSplat(const uint64_t Bits128[2],
3132                             const uint64_t Undef128[2],
3133                             unsigned &SplatBits, unsigned &SplatUndef,
3134                             unsigned &SplatSize) {
3135
3136   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
3137   // the same as the lower 64-bits, ignoring undefs.
3138   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
3139     return false;  // Can't be a splat if two pieces don't match.
3140
3141   uint64_t Bits64  = Bits128[0] | Bits128[1];
3142   uint64_t Undef64 = Undef128[0] & Undef128[1];
3143
3144   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
3145   // undefs.
3146   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
3147     return false;  // Can't be a splat if two pieces don't match.
3148
3149   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
3150   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
3151
3152   // If the top 16-bits are different than the lower 16-bits, ignoring
3153   // undefs, we have an i32 splat.
3154   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
3155     SplatBits = Bits32;
3156     SplatUndef = Undef32;
3157     SplatSize = 4;
3158     return true;
3159   }
3160
3161   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
3162   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
3163
3164   // If the top 8-bits are different than the lower 8-bits, ignoring
3165   // undefs, we have an i16 splat.
3166   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
3167     SplatBits = Bits16;
3168     SplatUndef = Undef16;
3169     SplatSize = 2;
3170     return true;
3171   }
3172
3173   // Otherwise, we have an 8-bit splat.
3174   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
3175   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
3176   SplatSize = 1;
3177   return true;
3178 }
3179
3180 /// BuildSplatI - Build a canonical splati of Val with an element size of
3181 /// SplatSize.  Cast the result to VT.
3182 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3183                              SelectionDAG &DAG) {
3184   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3185
3186   static const MVT VTys[] = { // canonical VT to use for each size.
3187     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3188   };
3189
3190   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3191
3192   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3193   if (Val == -1)
3194     SplatSize = 1;
3195
3196   MVT CanonicalVT = VTys[SplatSize-1];
3197
3198   // Build a canonical splat for this value.
3199   SDValue Elt = DAG.getConstant(Val, CanonicalVT.getVectorElementType());
3200   SmallVector<SDValue, 8> Ops;
3201   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3202   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
3203                               &Ops[0], Ops.size());
3204   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
3205 }
3206
3207 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3208 /// specified intrinsic ID.
3209 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3210                                   SelectionDAG &DAG,
3211                                   MVT DestVT = MVT::Other) {
3212   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3213   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3214                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3215 }
3216
3217 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3218 /// specified intrinsic ID.
3219 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3220                                   SDValue Op2, SelectionDAG &DAG,
3221                                   MVT DestVT = MVT::Other) {
3222   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3223   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3224                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3225 }
3226
3227
3228 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3229 /// amount.  The result has the specified value type.
3230 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3231                              MVT VT, SelectionDAG &DAG) {
3232   // Force LHS/RHS to be the right type.
3233   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
3234   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
3235
3236   SDValue Ops[16];
3237   for (unsigned i = 0; i != 16; ++i)
3238     Ops[i] = DAG.getConstant(i+Amt, MVT::i8);
3239   SDValue T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
3240                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
3241   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
3242 }
3243
3244 // If this is a case we can't handle, return null and let the default
3245 // expansion code take care of it.  If we CAN select this case, and if it
3246 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3247 // this case more efficiently than a constant pool load, lower it to the
3248 // sequence of ops that should be used.
3249 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3250                                                SelectionDAG &DAG) {
3251   // If this is a vector of constants or undefs, get the bits.  A bit in
3252   // UndefBits is set if the corresponding element of the vector is an
3253   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3254   // zero.
3255   uint64_t VectorBits[2];
3256   uint64_t UndefBits[2];
3257   if (GetConstantBuildVectorBits(Op.getNode(), VectorBits, UndefBits))
3258     return SDValue();   // Not a constant vector.
3259
3260   // If this is a splat (repetition) of a value across the whole vector, return
3261   // the smallest size that splats it.  For example, "0x01010101010101..." is a
3262   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3263   // SplatSize = 1 byte.
3264   unsigned SplatBits, SplatUndef, SplatSize;
3265   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
3266     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
3267
3268     // First, handle single instruction cases.
3269
3270     // All zeros?
3271     if (SplatBits == 0) {
3272       // Canonicalize all zero vectors to be v4i32.
3273       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3274         SDValue Z = DAG.getConstant(0, MVT::i32);
3275         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
3276         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
3277       }
3278       return Op;
3279     }
3280
3281     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3282     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
3283     if (SextVal >= -16 && SextVal <= 15)
3284       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
3285
3286
3287     // Two instruction sequences.
3288
3289     // If this value is in the range [-32,30] and is even, use:
3290     //    tmp = VSPLTI[bhw], result = add tmp, tmp
3291     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3292       SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG);
3293       Res = DAG.getNode(ISD::ADD, Res.getValueType(), Res, Res);
3294       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3295     }
3296
3297     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3298     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3299     // for fneg/fabs.
3300     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3301       // Make -1 and vspltisw -1:
3302       SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
3303
3304       // Make the VSLW intrinsic, computing 0x8000_0000.
3305       SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3306                                        OnesV, DAG);
3307
3308       // xor by OnesV to invert it.
3309       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
3310       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3311     }
3312
3313     // Check to see if this is a wide variety of vsplti*, binop self cases.
3314     unsigned SplatBitSize = SplatSize*8;
3315     static const signed char SplatCsts[] = {
3316       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3317       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3318     };
3319
3320     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3321       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3322       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3323       int i = SplatCsts[idx];
3324
3325       // Figure out what shift amount will be used by altivec if shifted by i in
3326       // this splat size.
3327       unsigned TypeShiftAmt = i & (SplatBitSize-1);
3328
3329       // vsplti + shl self.
3330       if (SextVal == (i << (int)TypeShiftAmt)) {
3331         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3332         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3333           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3334           Intrinsic::ppc_altivec_vslw
3335         };
3336         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3337         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3338       }
3339
3340       // vsplti + srl self.
3341       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3342         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3343         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3344           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3345           Intrinsic::ppc_altivec_vsrw
3346         };
3347         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3348         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3349       }
3350
3351       // vsplti + sra self.
3352       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3353         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3354         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3355           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3356           Intrinsic::ppc_altivec_vsraw
3357         };
3358         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3359         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3360       }
3361
3362       // vsplti + rol self.
3363       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3364                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3365         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3366         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3367           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3368           Intrinsic::ppc_altivec_vrlw
3369         };
3370         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3371         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3372       }
3373
3374       // t = vsplti c, result = vsldoi t, t, 1
3375       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3376         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3377         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
3378       }
3379       // t = vsplti c, result = vsldoi t, t, 2
3380       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3381         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3382         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
3383       }
3384       // t = vsplti c, result = vsldoi t, t, 3
3385       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3386         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3387         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
3388       }
3389     }
3390
3391     // Three instruction sequences.
3392
3393     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3394     if (SextVal >= 0 && SextVal <= 31) {
3395       SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
3396       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3397       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
3398       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3399     }
3400     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3401     if (SextVal >= -31 && SextVal <= 0) {
3402       SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
3403       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3404       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
3405       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3406     }
3407   }
3408
3409   return SDValue();
3410 }
3411
3412 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3413 /// the specified operations to build the shuffle.
3414 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3415                                         SDValue RHS, SelectionDAG &DAG) {
3416   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3417   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
3418   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3419
3420   enum {
3421     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3422     OP_VMRGHW,
3423     OP_VMRGLW,
3424     OP_VSPLTISW0,
3425     OP_VSPLTISW1,
3426     OP_VSPLTISW2,
3427     OP_VSPLTISW3,
3428     OP_VSLDOI4,
3429     OP_VSLDOI8,
3430     OP_VSLDOI12
3431   };
3432
3433   if (OpNum == OP_COPY) {
3434     if (LHSID == (1*9+2)*9+3) return LHS;
3435     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3436     return RHS;
3437   }
3438
3439   SDValue OpLHS, OpRHS;
3440   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
3441   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
3442
3443   unsigned ShufIdxs[16];
3444   switch (OpNum) {
3445   default: assert(0 && "Unknown i32 permute!");
3446   case OP_VMRGHW:
3447     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3448     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3449     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3450     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3451     break;
3452   case OP_VMRGLW:
3453     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3454     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3455     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3456     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3457     break;
3458   case OP_VSPLTISW0:
3459     for (unsigned i = 0; i != 16; ++i)
3460       ShufIdxs[i] = (i&3)+0;
3461     break;
3462   case OP_VSPLTISW1:
3463     for (unsigned i = 0; i != 16; ++i)
3464       ShufIdxs[i] = (i&3)+4;
3465     break;
3466   case OP_VSPLTISW2:
3467     for (unsigned i = 0; i != 16; ++i)
3468       ShufIdxs[i] = (i&3)+8;
3469     break;
3470   case OP_VSPLTISW3:
3471     for (unsigned i = 0; i != 16; ++i)
3472       ShufIdxs[i] = (i&3)+12;
3473     break;
3474   case OP_VSLDOI4:
3475     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
3476   case OP_VSLDOI8:
3477     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
3478   case OP_VSLDOI12:
3479     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
3480   }
3481   SDValue Ops[16];
3482   for (unsigned i = 0; i != 16; ++i)
3483     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i8);
3484
3485   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
3486                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3487 }
3488
3489 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3490 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3491 /// return the code it can be lowered into.  Worst case, it can always be
3492 /// lowered into a vperm.
3493 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3494                                                  SelectionDAG &DAG) {
3495   SDValue V1 = Op.getOperand(0);
3496   SDValue V2 = Op.getOperand(1);
3497   SDValue PermMask = Op.getOperand(2);
3498
3499   // Cases that are handled by instructions that take permute immediates
3500   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3501   // selected by the instruction selector.
3502   if (V2.getOpcode() == ISD::UNDEF) {
3503     if (PPC::isSplatShuffleMask(PermMask.getNode(), 1) ||
3504         PPC::isSplatShuffleMask(PermMask.getNode(), 2) ||
3505         PPC::isSplatShuffleMask(PermMask.getNode(), 4) ||
3506         PPC::isVPKUWUMShuffleMask(PermMask.getNode(), true) ||
3507         PPC::isVPKUHUMShuffleMask(PermMask.getNode(), true) ||
3508         PPC::isVSLDOIShuffleMask(PermMask.getNode(), true) != -1 ||
3509         PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, true) ||
3510         PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, true) ||
3511         PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, true) ||
3512         PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, true) ||
3513         PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, true) ||
3514         PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, true)) {
3515       return Op;
3516     }
3517   }
3518
3519   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3520   // and produce a fixed permutation.  If any of these match, do not lower to
3521   // VPERM.
3522   if (PPC::isVPKUWUMShuffleMask(PermMask.getNode(), false) ||
3523       PPC::isVPKUHUMShuffleMask(PermMask.getNode(), false) ||
3524       PPC::isVSLDOIShuffleMask(PermMask.getNode(), false) != -1 ||
3525       PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, false) ||
3526       PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, false) ||
3527       PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, false) ||
3528       PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, false) ||
3529       PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, false) ||
3530       PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, false))
3531     return Op;
3532
3533   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3534   // perfect shuffle table to emit an optimal matching sequence.
3535   unsigned PFIndexes[4];
3536   bool isFourElementShuffle = true;
3537   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3538     unsigned EltNo = 8;   // Start out undef.
3539     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3540       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3541         continue;   // Undef, ignore it.
3542
3543       unsigned ByteSource =
3544         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getZExtValue();
3545       if ((ByteSource & 3) != j) {
3546         isFourElementShuffle = false;
3547         break;
3548       }
3549
3550       if (EltNo == 8) {
3551         EltNo = ByteSource/4;
3552       } else if (EltNo != ByteSource/4) {
3553         isFourElementShuffle = false;
3554         break;
3555       }
3556     }
3557     PFIndexes[i] = EltNo;
3558   }
3559
3560   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3561   // perfect shuffle vector to determine if it is cost effective to do this as
3562   // discrete instructions, or whether we should use a vperm.
3563   if (isFourElementShuffle) {
3564     // Compute the index in the perfect shuffle table.
3565     unsigned PFTableIndex =
3566       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3567
3568     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3569     unsigned Cost  = (PFEntry >> 30);
3570
3571     // Determining when to avoid vperm is tricky.  Many things affect the cost
3572     // of vperm, particularly how many times the perm mask needs to be computed.
3573     // For example, if the perm mask can be hoisted out of a loop or is already
3574     // used (perhaps because there are multiple permutes with the same shuffle
3575     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3576     // the loop requires an extra register.
3577     //
3578     // As a compromise, we only emit discrete instructions if the shuffle can be
3579     // generated in 3 or fewer operations.  When we have loop information
3580     // available, if this block is within a loop, we should avoid using vperm
3581     // for 3-operation perms and use a constant pool load instead.
3582     if (Cost < 3)
3583       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3584   }
3585
3586   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3587   // vector that will get spilled to the constant pool.
3588   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3589
3590   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3591   // that it is in input element units, not in bytes.  Convert now.
3592   MVT EltVT = V1.getValueType().getVectorElementType();
3593   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3594
3595   SmallVector<SDValue, 16> ResultMask;
3596   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3597     unsigned SrcElt;
3598     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3599       SrcElt = 0;
3600     else
3601       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getZExtValue();
3602
3603     for (unsigned j = 0; j != BytesPerElement; ++j)
3604       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3605                                            MVT::i8));
3606   }
3607
3608   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3609                                     &ResultMask[0], ResultMask.size());
3610   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3611 }
3612
3613 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3614 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3615 /// information about the intrinsic.
3616 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3617                                   bool &isDot) {
3618   unsigned IntrinsicID =
3619     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
3620   CompareOpc = -1;
3621   isDot = false;
3622   switch (IntrinsicID) {
3623   default: return false;
3624     // Comparison predicates.
3625   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3626   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3627   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3628   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3629   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3630   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3631   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3632   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3633   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3634   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3635   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3636   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3637   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3638
3639     // Normal Comparisons.
3640   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3641   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3642   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3643   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3644   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3645   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3646   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3647   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3648   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3649   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3650   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3651   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3652   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3653   }
3654   return true;
3655 }
3656
3657 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3658 /// lower, do it, otherwise return null.
3659 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3660                                                      SelectionDAG &DAG) {
3661   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3662   // opcode number of the comparison.
3663   int CompareOpc;
3664   bool isDot;
3665   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3666     return SDValue();    // Don't custom lower most intrinsics.
3667
3668   // If this is a non-dot comparison, make the VCMP node and we are done.
3669   if (!isDot) {
3670     SDValue Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3671                                 Op.getOperand(1), Op.getOperand(2),
3672                                 DAG.getConstant(CompareOpc, MVT::i32));
3673     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3674   }
3675
3676   // Create the PPCISD altivec 'dot' comparison node.
3677   SDValue Ops[] = {
3678     Op.getOperand(2),  // LHS
3679     Op.getOperand(3),  // RHS
3680     DAG.getConstant(CompareOpc, MVT::i32)
3681   };
3682   std::vector<MVT> VTs;
3683   VTs.push_back(Op.getOperand(2).getValueType());
3684   VTs.push_back(MVT::Flag);
3685   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3686
3687   // Now that we have the comparison, emit a copy from the CR to a GPR.
3688   // This is flagged to the above dot comparison.
3689   SDValue Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3690                                 DAG.getRegister(PPC::CR6, MVT::i32),
3691                                 CompNode.getValue(1));
3692
3693   // Unpack the result based on how the target uses it.
3694   unsigned BitNo;   // Bit # of CR6.
3695   bool InvertBit;   // Invert result?
3696   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
3697   default:  // Can't happen, don't crash on invalid number though.
3698   case 0:   // Return the value of the EQ bit of CR6.
3699     BitNo = 0; InvertBit = false;
3700     break;
3701   case 1:   // Return the inverted value of the EQ bit of CR6.
3702     BitNo = 0; InvertBit = true;
3703     break;
3704   case 2:   // Return the value of the LT bit of CR6.
3705     BitNo = 2; InvertBit = false;
3706     break;
3707   case 3:   // Return the inverted value of the LT bit of CR6.
3708     BitNo = 2; InvertBit = true;
3709     break;
3710   }
3711
3712   // Shift the bit into the low position.
3713   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3714                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3715   // Isolate the bit.
3716   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3717                       DAG.getConstant(1, MVT::i32));
3718
3719   // If we are supposed to, toggle the bit.
3720   if (InvertBit)
3721     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3722                         DAG.getConstant(1, MVT::i32));
3723   return Flags;
3724 }
3725
3726 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3727                                                    SelectionDAG &DAG) {
3728   // Create a stack slot that is 16-byte aligned.
3729   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3730   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3731   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3732   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3733
3734   // Store the input value into Value#0 of the stack slot.
3735   SDValue Store = DAG.getStore(DAG.getEntryNode(),
3736                                  Op.getOperand(0), FIdx, NULL, 0);
3737   // Load it out.
3738   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3739 }
3740
3741 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3742   if (Op.getValueType() == MVT::v4i32) {
3743     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3744
3745     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3746     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3747
3748     SDValue RHSSwap =   // = vrlw RHS, 16
3749       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3750
3751     // Shrinkify inputs to v8i16.
3752     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3753     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3754     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3755
3756     // Low parts multiplied together, generating 32-bit results (we ignore the
3757     // top parts).
3758     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3759                                         LHS, RHS, DAG, MVT::v4i32);
3760
3761     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3762                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3763     // Shift the high parts up 16 bits.
3764     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3765     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3766   } else if (Op.getValueType() == MVT::v8i16) {
3767     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3768
3769     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3770
3771     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3772                             LHS, RHS, Zero, DAG);
3773   } else if (Op.getValueType() == MVT::v16i8) {
3774     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3775
3776     // Multiply the even 8-bit parts, producing 16-bit sums.
3777     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3778                                            LHS, RHS, DAG, MVT::v8i16);
3779     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3780
3781     // Multiply the odd 8-bit parts, producing 16-bit sums.
3782     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3783                                           LHS, RHS, DAG, MVT::v8i16);
3784     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3785
3786     // Merge the results together.
3787     SDValue Ops[16];
3788     for (unsigned i = 0; i != 8; ++i) {
3789       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3790       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3791     }
3792     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3793                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3794   } else {
3795     assert(0 && "Unknown mul to lower!");
3796     abort();
3797   }
3798 }
3799
3800 /// LowerOperation - Provide custom lowering hooks for some operations.
3801 ///
3802 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3803   switch (Op.getOpcode()) {
3804   default: assert(0 && "Wasn't expecting to be able to lower this!");
3805   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3806   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3807   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3808   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3809   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3810   case ISD::VASTART:
3811     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3812                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3813
3814   case ISD::VAARG:
3815     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3816                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3817
3818   case ISD::FORMAL_ARGUMENTS:
3819     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3820                                  VarArgsStackOffset, VarArgsNumGPR,
3821                                  VarArgsNumFPR, PPCSubTarget);
3822
3823   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3824                                                  getTargetMachine());
3825   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3826   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3827   case ISD::DYNAMIC_STACKALLOC:
3828     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3829
3830   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3831   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3832   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3833   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3834   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3835
3836   // Lower 64-bit shifts.
3837   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3838   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3839   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3840
3841   // Vector-related lowering.
3842   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3843   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3844   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3845   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3846   case ISD::MUL:                return LowerMUL(Op, DAG);
3847
3848   // Frame & Return address.
3849   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3850   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3851   }
3852   return SDValue();
3853 }
3854
3855 SDNode *PPCTargetLowering::ReplaceNodeResults(SDNode *N, SelectionDAG &DAG) {
3856   switch (N->getOpcode()) {
3857   default: assert(0 && "Wasn't expecting to be able to lower this!");
3858   case ISD::FP_TO_SINT: {
3859     SDValue Res = LowerFP_TO_SINT(SDValue(N, 0), DAG);
3860     // Use MERGE_VALUES to drop the chain result value and get a node with one
3861     // result.  This requires turning off getMergeValues simplification, since
3862     // otherwise it will give us Res back.
3863     return DAG.getMergeValues(&Res, 1, false).getNode();
3864   }
3865   }
3866 }
3867
3868
3869 //===----------------------------------------------------------------------===//
3870 //  Other Lowering Code
3871 //===----------------------------------------------------------------------===//
3872
3873 MachineBasicBlock *
3874 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3875                                     bool is64bit, unsigned BinOpcode) {
3876   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3877   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3878
3879   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3880   MachineFunction *F = BB->getParent();
3881   MachineFunction::iterator It = BB;
3882   ++It;
3883
3884   unsigned dest = MI->getOperand(0).getReg();
3885   unsigned ptrA = MI->getOperand(1).getReg();
3886   unsigned ptrB = MI->getOperand(2).getReg();
3887   unsigned incr = MI->getOperand(3).getReg();
3888
3889   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3890   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3891   F->insert(It, loopMBB);
3892   F->insert(It, exitMBB);
3893   exitMBB->transferSuccessors(BB);
3894
3895   MachineRegisterInfo &RegInfo = F->getRegInfo();
3896   unsigned TmpReg = (!BinOpcode) ? incr :
3897     RegInfo.createVirtualRegister(
3898        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3899                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
3900
3901   //  thisMBB:
3902   //   ...
3903   //   fallthrough --> loopMBB
3904   BB->addSuccessor(loopMBB);
3905
3906   //  loopMBB:
3907   //   l[wd]arx dest, ptr
3908   //   add r0, dest, incr
3909   //   st[wd]cx. r0, ptr
3910   //   bne- loopMBB
3911   //   fallthrough --> exitMBB
3912   BB = loopMBB;
3913   BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3914     .addReg(ptrA).addReg(ptrB);
3915   if (BinOpcode)
3916     BuildMI(BB, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3917   BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3918     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
3919   BuildMI(BB, TII->get(PPC::BCC))
3920     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
3921   BB->addSuccessor(loopMBB);
3922   BB->addSuccessor(exitMBB);
3923
3924   //  exitMBB:
3925   //   ...
3926   BB = exitMBB;
3927   return BB;
3928 }
3929
3930 MachineBasicBlock *
3931 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
3932                                             MachineBasicBlock *BB,
3933                                             bool is8bit,    // operation
3934                                             unsigned BinOpcode) {
3935   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3936   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3937   // In 64 bit mode we have to use 64 bits for addresses, even though the
3938   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
3939   // registers without caring whether they're 32 or 64, but here we're
3940   // doing actual arithmetic on the addresses.
3941   bool is64bit = PPCSubTarget.isPPC64();
3942
3943   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3944   MachineFunction *F = BB->getParent();
3945   MachineFunction::iterator It = BB;
3946   ++It;
3947
3948   unsigned dest = MI->getOperand(0).getReg();
3949   unsigned ptrA = MI->getOperand(1).getReg();
3950   unsigned ptrB = MI->getOperand(2).getReg();
3951   unsigned incr = MI->getOperand(3).getReg();
3952
3953   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3954   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3955   F->insert(It, loopMBB);
3956   F->insert(It, exitMBB);
3957   exitMBB->transferSuccessors(BB);
3958
3959   MachineRegisterInfo &RegInfo = F->getRegInfo();
3960   const TargetRegisterClass *RC =
3961     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3962               (const TargetRegisterClass *) &PPC::GPRCRegClass;
3963   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
3964   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
3965   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
3966   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
3967   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
3968   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
3969   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
3970   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
3971   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
3972   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
3973   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
3974   unsigned Ptr1Reg;
3975   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
3976
3977   //  thisMBB:
3978   //   ...
3979   //   fallthrough --> loopMBB
3980   BB->addSuccessor(loopMBB);
3981
3982   // The 4-byte load must be aligned, while a char or short may be
3983   // anywhere in the word.  Hence all this nasty bookkeeping code.
3984   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
3985   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
3986   //   xori shift, shift1, 24 [16]
3987   //   rlwinm ptr, ptr1, 0, 0, 29
3988   //   slw incr2, incr, shift
3989   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
3990   //   slw mask, mask2, shift
3991   //  loopMBB:
3992   //   lwarx tmpDest, ptr
3993   //   add tmp, tmpDest, incr2
3994   //   andc tmp2, tmpDest, mask
3995   //   and tmp3, tmp, mask
3996   //   or tmp4, tmp3, tmp2
3997   //   stwcx. tmp4, ptr
3998   //   bne- loopMBB
3999   //   fallthrough --> exitMBB
4000   //   srw dest, tmpDest, shift
4001
4002   if (ptrA!=PPC::R0) {
4003     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4004     BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4005       .addReg(ptrA).addReg(ptrB);
4006   } else {
4007     Ptr1Reg = ptrB;
4008   }
4009   BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4010       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4011   BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4012       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4013   if (is64bit)
4014     BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4015       .addReg(Ptr1Reg).addImm(0).addImm(61);
4016   else
4017     BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4018       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4019   BuildMI(BB, TII->get(PPC::SLW), Incr2Reg)
4020       .addReg(incr).addReg(ShiftReg);
4021   if (is8bit)
4022     BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4023   else {
4024     BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4025     BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4026   }
4027   BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4028       .addReg(Mask2Reg).addReg(ShiftReg);
4029
4030   BB = loopMBB;
4031   BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4032     .addReg(PPC::R0).addReg(PtrReg);
4033   if (BinOpcode)
4034     BuildMI(BB, TII->get(BinOpcode), TmpReg)
4035       .addReg(Incr2Reg).addReg(TmpDestReg);
4036   BuildMI(BB, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4037     .addReg(TmpDestReg).addReg(MaskReg);
4038   BuildMI(BB, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4039     .addReg(TmpReg).addReg(MaskReg);
4040   BuildMI(BB, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4041     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4042   BuildMI(BB, TII->get(PPC::STWCX))
4043     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4044   BuildMI(BB, TII->get(PPC::BCC))
4045     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4046   BB->addSuccessor(loopMBB);
4047   BB->addSuccessor(exitMBB);
4048
4049   //  exitMBB:
4050   //   ...
4051   BB = exitMBB;
4052   BuildMI(BB, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4053   return BB;
4054 }
4055
4056 MachineBasicBlock *
4057 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4058                                                MachineBasicBlock *BB) {
4059   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4060
4061   // To "insert" these instructions we actually have to insert their
4062   // control-flow patterns.
4063   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4064   MachineFunction::iterator It = BB;
4065   ++It;
4066
4067   MachineFunction *F = BB->getParent();
4068
4069   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4070       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4071       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4072       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4073       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4074
4075     // The incoming instruction knows the destination vreg to set, the
4076     // condition code register to branch on, the true/false values to
4077     // select between, and a branch opcode to use.
4078
4079     //  thisMBB:
4080     //  ...
4081     //   TrueVal = ...
4082     //   cmpTY ccX, r1, r2
4083     //   bCC copy1MBB
4084     //   fallthrough --> copy0MBB
4085     MachineBasicBlock *thisMBB = BB;
4086     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4087     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4088     unsigned SelectPred = MI->getOperand(4).getImm();
4089     BuildMI(BB, TII->get(PPC::BCC))
4090       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4091     F->insert(It, copy0MBB);
4092     F->insert(It, sinkMBB);
4093     // Update machine-CFG edges by transferring all successors of the current
4094     // block to the new block which will contain the Phi node for the select.
4095     sinkMBB->transferSuccessors(BB);
4096     // Next, add the true and fallthrough blocks as its successors.
4097     BB->addSuccessor(copy0MBB);
4098     BB->addSuccessor(sinkMBB);
4099
4100     //  copy0MBB:
4101     //   %FalseValue = ...
4102     //   # fallthrough to sinkMBB
4103     BB = copy0MBB;
4104
4105     // Update machine-CFG edges
4106     BB->addSuccessor(sinkMBB);
4107
4108     //  sinkMBB:
4109     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4110     //  ...
4111     BB = sinkMBB;
4112     BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4113       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4114       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4115   }
4116   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4117     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4118   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4119     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4120   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4121     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4122   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4123     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4124
4125   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4126     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4127   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4128     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4129   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4130     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4131   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4132     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4133
4134   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4135     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4136   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4137     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4138   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4139     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4140   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4141     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4142
4143   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4144     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4145   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4146     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4147   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4148     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4149   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4150     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4151
4152   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4153     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4154   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4155     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4156   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4157     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4158   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4159     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4160
4161   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4162     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4163   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4164     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4165   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4166     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4167   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4168     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4169
4170   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4171     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4172   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4173     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4174   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4175     BB = EmitAtomicBinary(MI, BB, false, 0);
4176   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4177     BB = EmitAtomicBinary(MI, BB, true, 0);
4178
4179   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4180            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4181     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4182
4183     unsigned dest   = MI->getOperand(0).getReg();
4184     unsigned ptrA   = MI->getOperand(1).getReg();
4185     unsigned ptrB   = MI->getOperand(2).getReg();
4186     unsigned oldval = MI->getOperand(3).getReg();
4187     unsigned newval = MI->getOperand(4).getReg();
4188
4189     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4190     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4191     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4192     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4193     F->insert(It, loop1MBB);
4194     F->insert(It, loop2MBB);
4195     F->insert(It, midMBB);
4196     F->insert(It, exitMBB);
4197     exitMBB->transferSuccessors(BB);
4198
4199     //  thisMBB:
4200     //   ...
4201     //   fallthrough --> loopMBB
4202     BB->addSuccessor(loop1MBB);
4203
4204     // loop1MBB:
4205     //   l[wd]arx dest, ptr
4206     //   cmp[wd] dest, oldval
4207     //   bne- midMBB
4208     // loop2MBB:
4209     //   st[wd]cx. newval, ptr
4210     //   bne- loopMBB
4211     //   b exitBB
4212     // midMBB:
4213     //   st[wd]cx. dest, ptr
4214     // exitBB:
4215     BB = loop1MBB;
4216     BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4217       .addReg(ptrA).addReg(ptrB);
4218     BuildMI(BB, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4219       .addReg(oldval).addReg(dest);
4220     BuildMI(BB, TII->get(PPC::BCC))
4221       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4222     BB->addSuccessor(loop2MBB);
4223     BB->addSuccessor(midMBB);
4224
4225     BB = loop2MBB;
4226     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4227       .addReg(newval).addReg(ptrA).addReg(ptrB);
4228     BuildMI(BB, TII->get(PPC::BCC))
4229       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4230     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4231     BB->addSuccessor(loop1MBB);
4232     BB->addSuccessor(exitMBB);
4233
4234     BB = midMBB;
4235     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4236       .addReg(dest).addReg(ptrA).addReg(ptrB);
4237     BB->addSuccessor(exitMBB);
4238
4239     //  exitMBB:
4240     //   ...
4241     BB = exitMBB;
4242   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4243              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4244     // We must use 64-bit registers for addresses when targeting 64-bit,
4245     // since we're actually doing arithmetic on them.  Other registers
4246     // can be 32-bit.
4247     bool is64bit = PPCSubTarget.isPPC64();
4248     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4249
4250     unsigned dest   = MI->getOperand(0).getReg();
4251     unsigned ptrA   = MI->getOperand(1).getReg();
4252     unsigned ptrB   = MI->getOperand(2).getReg();
4253     unsigned oldval = MI->getOperand(3).getReg();
4254     unsigned newval = MI->getOperand(4).getReg();
4255
4256     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4257     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4258     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4259     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4260     F->insert(It, loop1MBB);
4261     F->insert(It, loop2MBB);
4262     F->insert(It, midMBB);
4263     F->insert(It, exitMBB);
4264     exitMBB->transferSuccessors(BB);
4265
4266     MachineRegisterInfo &RegInfo = F->getRegInfo();
4267     const TargetRegisterClass *RC =
4268       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4269                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4270     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4271     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4272     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4273     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4274     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4275     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4276     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4277     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4278     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4279     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4280     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4281     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4282     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4283     unsigned Ptr1Reg;
4284     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4285     //  thisMBB:
4286     //   ...
4287     //   fallthrough --> loopMBB
4288     BB->addSuccessor(loop1MBB);
4289
4290     // The 4-byte load must be aligned, while a char or short may be
4291     // anywhere in the word.  Hence all this nasty bookkeeping code.
4292     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4293     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4294     //   xori shift, shift1, 24 [16]
4295     //   rlwinm ptr, ptr1, 0, 0, 29
4296     //   slw newval2, newval, shift
4297     //   slw oldval2, oldval,shift
4298     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4299     //   slw mask, mask2, shift
4300     //   and newval3, newval2, mask
4301     //   and oldval3, oldval2, mask
4302     // loop1MBB:
4303     //   lwarx tmpDest, ptr
4304     //   and tmp, tmpDest, mask
4305     //   cmpw tmp, oldval3
4306     //   bne- midMBB
4307     // loop2MBB:
4308     //   andc tmp2, tmpDest, mask
4309     //   or tmp4, tmp2, newval3
4310     //   stwcx. tmp4, ptr
4311     //   bne- loop1MBB
4312     //   b exitBB
4313     // midMBB:
4314     //   stwcx. tmpDest, ptr
4315     // exitBB:
4316     //   srw dest, tmpDest, shift
4317     if (ptrA!=PPC::R0) {
4318       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4319       BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4320         .addReg(ptrA).addReg(ptrB);
4321     } else {
4322       Ptr1Reg = ptrB;
4323     }
4324     BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4325         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4326     BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4327         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4328     if (is64bit)
4329       BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4330         .addReg(Ptr1Reg).addImm(0).addImm(61);
4331     else
4332       BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4333         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4334     BuildMI(BB, TII->get(PPC::SLW), NewVal2Reg)
4335         .addReg(newval).addReg(ShiftReg);
4336     BuildMI(BB, TII->get(PPC::SLW), OldVal2Reg)
4337         .addReg(oldval).addReg(ShiftReg);
4338     if (is8bit)
4339       BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4340     else {
4341       BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4342       BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4343     }
4344     BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4345         .addReg(Mask2Reg).addReg(ShiftReg);
4346     BuildMI(BB, TII->get(PPC::AND), NewVal3Reg)
4347         .addReg(NewVal2Reg).addReg(MaskReg);
4348     BuildMI(BB, TII->get(PPC::AND), OldVal3Reg)
4349         .addReg(OldVal2Reg).addReg(MaskReg);
4350
4351     BB = loop1MBB;
4352     BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4353         .addReg(PPC::R0).addReg(PtrReg);
4354     BuildMI(BB, TII->get(PPC::AND),TmpReg).addReg(TmpDestReg).addReg(MaskReg);
4355     BuildMI(BB, TII->get(PPC::CMPW), PPC::CR0)
4356         .addReg(TmpReg).addReg(OldVal3Reg);
4357     BuildMI(BB, TII->get(PPC::BCC))
4358         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4359     BB->addSuccessor(loop2MBB);
4360     BB->addSuccessor(midMBB);
4361
4362     BB = loop2MBB;
4363     BuildMI(BB, TII->get(PPC::ANDC),Tmp2Reg).addReg(TmpDestReg).addReg(MaskReg);
4364     BuildMI(BB, TII->get(PPC::OR),Tmp4Reg).addReg(Tmp2Reg).addReg(NewVal3Reg);
4365     BuildMI(BB, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4366         .addReg(PPC::R0).addReg(PtrReg);
4367     BuildMI(BB, TII->get(PPC::BCC))
4368       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4369     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4370     BB->addSuccessor(loop1MBB);
4371     BB->addSuccessor(exitMBB);
4372
4373     BB = midMBB;
4374     BuildMI(BB, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4375       .addReg(PPC::R0).addReg(PtrReg);
4376     BB->addSuccessor(exitMBB);
4377
4378     //  exitMBB:
4379     //   ...
4380     BB = exitMBB;
4381     BuildMI(BB, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4382   } else {
4383     assert(0 && "Unexpected instr type to insert");
4384   }
4385
4386   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4387   return BB;
4388 }
4389
4390 //===----------------------------------------------------------------------===//
4391 // Target Optimization Hooks
4392 //===----------------------------------------------------------------------===//
4393
4394 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4395                                                DAGCombinerInfo &DCI) const {
4396   TargetMachine &TM = getTargetMachine();
4397   SelectionDAG &DAG = DCI.DAG;
4398   switch (N->getOpcode()) {
4399   default: break;
4400   case PPCISD::SHL:
4401     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4402       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4403         return N->getOperand(0);
4404     }
4405     break;
4406   case PPCISD::SRL:
4407     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4408       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4409         return N->getOperand(0);
4410     }
4411     break;
4412   case PPCISD::SRA:
4413     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4414       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4415           C->isAllOnesValue())    // -1 >>s V -> -1.
4416         return N->getOperand(0);
4417     }
4418     break;
4419
4420   case ISD::SINT_TO_FP:
4421     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4422       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4423         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4424         // We allow the src/dst to be either f32/f64, but the intermediate
4425         // type must be i64.
4426         if (N->getOperand(0).getValueType() == MVT::i64 &&
4427             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4428           SDValue Val = N->getOperand(0).getOperand(0);
4429           if (Val.getValueType() == MVT::f32) {
4430             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4431             DCI.AddToWorklist(Val.getNode());
4432           }
4433
4434           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
4435           DCI.AddToWorklist(Val.getNode());
4436           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
4437           DCI.AddToWorklist(Val.getNode());
4438           if (N->getValueType(0) == MVT::f32) {
4439             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
4440                               DAG.getIntPtrConstant(0));
4441             DCI.AddToWorklist(Val.getNode());
4442           }
4443           return Val;
4444         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4445           // If the intermediate type is i32, we can avoid the load/store here
4446           // too.
4447         }
4448       }
4449     }
4450     break;
4451   case ISD::STORE:
4452     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4453     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4454         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4455         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4456         N->getOperand(1).getValueType() == MVT::i32 &&
4457         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4458       SDValue Val = N->getOperand(1).getOperand(0);
4459       if (Val.getValueType() == MVT::f32) {
4460         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4461         DCI.AddToWorklist(Val.getNode());
4462       }
4463       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
4464       DCI.AddToWorklist(Val.getNode());
4465
4466       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
4467                         N->getOperand(2), N->getOperand(3));
4468       DCI.AddToWorklist(Val.getNode());
4469       return Val;
4470     }
4471
4472     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4473     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4474         N->getOperand(1).getNode()->hasOneUse() &&
4475         (N->getOperand(1).getValueType() == MVT::i32 ||
4476          N->getOperand(1).getValueType() == MVT::i16)) {
4477       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4478       // Do an any-extend to 32-bits if this is a half-word input.
4479       if (BSwapOp.getValueType() == MVT::i16)
4480         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
4481
4482       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
4483                          N->getOperand(2), N->getOperand(3),
4484                          DAG.getValueType(N->getOperand(1).getValueType()));
4485     }
4486     break;
4487   case ISD::BSWAP:
4488     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4489     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4490         N->getOperand(0).hasOneUse() &&
4491         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4492       SDValue Load = N->getOperand(0);
4493       LoadSDNode *LD = cast<LoadSDNode>(Load);
4494       // Create the byte-swapping load.
4495       std::vector<MVT> VTs;
4496       VTs.push_back(MVT::i32);
4497       VTs.push_back(MVT::Other);
4498       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4499       SDValue Ops[] = {
4500         LD->getChain(),    // Chain
4501         LD->getBasePtr(),  // Ptr
4502         MO,                // MemOperand
4503         DAG.getValueType(N->getValueType(0)) // VT
4504       };
4505       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
4506
4507       // If this is an i16 load, insert the truncate.
4508       SDValue ResVal = BSLoad;
4509       if (N->getValueType(0) == MVT::i16)
4510         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
4511
4512       // First, combine the bswap away.  This makes the value produced by the
4513       // load dead.
4514       DCI.CombineTo(N, ResVal);
4515
4516       // Next, combine the load away, we give it a bogus result value but a real
4517       // chain result.  The result value is dead because the bswap is dead.
4518       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
4519
4520       // Return N so it doesn't get rechecked!
4521       return SDValue(N, 0);
4522     }
4523
4524     break;
4525   case PPCISD::VCMP: {
4526     // If a VCMPo node already exists with exactly the same operands as this
4527     // node, use its result instead of this node (VCMPo computes both a CR6 and
4528     // a normal output).
4529     //
4530     if (!N->getOperand(0).hasOneUse() &&
4531         !N->getOperand(1).hasOneUse() &&
4532         !N->getOperand(2).hasOneUse()) {
4533
4534       // Scan all of the users of the LHS, looking for VCMPo's that match.
4535       SDNode *VCMPoNode = 0;
4536
4537       SDNode *LHSN = N->getOperand(0).getNode();
4538       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4539            UI != E; ++UI)
4540         if (UI->getOpcode() == PPCISD::VCMPo &&
4541             UI->getOperand(1) == N->getOperand(1) &&
4542             UI->getOperand(2) == N->getOperand(2) &&
4543             UI->getOperand(0) == N->getOperand(0)) {
4544           VCMPoNode = *UI;
4545           break;
4546         }
4547
4548       // If there is no VCMPo node, or if the flag value has a single use, don't
4549       // transform this.
4550       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4551         break;
4552
4553       // Look at the (necessarily single) use of the flag value.  If it has a
4554       // chain, this transformation is more complex.  Note that multiple things
4555       // could use the value result, which we should ignore.
4556       SDNode *FlagUser = 0;
4557       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4558            FlagUser == 0; ++UI) {
4559         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4560         SDNode *User = *UI;
4561         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4562           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4563             FlagUser = User;
4564             break;
4565           }
4566         }
4567       }
4568
4569       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4570       // give up for right now.
4571       if (FlagUser->getOpcode() == PPCISD::MFCR)
4572         return SDValue(VCMPoNode, 0);
4573     }
4574     break;
4575   }
4576   case ISD::BR_CC: {
4577     // If this is a branch on an altivec predicate comparison, lower this so
4578     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4579     // lowering is done pre-legalize, because the legalizer lowers the predicate
4580     // compare down to code that is difficult to reassemble.
4581     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4582     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4583     int CompareOpc;
4584     bool isDot;
4585
4586     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4587         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4588         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4589       assert(isDot && "Can't compare against a vector result!");
4590
4591       // If this is a comparison against something other than 0/1, then we know
4592       // that the condition is never/always true.
4593       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
4594       if (Val != 0 && Val != 1) {
4595         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4596           return N->getOperand(0);
4597         // Always !=, turn it into an unconditional branch.
4598         return DAG.getNode(ISD::BR, MVT::Other,
4599                            N->getOperand(0), N->getOperand(4));
4600       }
4601
4602       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4603
4604       // Create the PPCISD altivec 'dot' comparison node.
4605       std::vector<MVT> VTs;
4606       SDValue Ops[] = {
4607         LHS.getOperand(2),  // LHS of compare
4608         LHS.getOperand(3),  // RHS of compare
4609         DAG.getConstant(CompareOpc, MVT::i32)
4610       };
4611       VTs.push_back(LHS.getOperand(2).getValueType());
4612       VTs.push_back(MVT::Flag);
4613       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
4614
4615       // Unpack the result based on how the target uses it.
4616       PPC::Predicate CompOpc;
4617       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
4618       default:  // Can't happen, don't crash on invalid number though.
4619       case 0:   // Branch on the value of the EQ bit of CR6.
4620         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4621         break;
4622       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4623         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4624         break;
4625       case 2:   // Branch on the value of the LT bit of CR6.
4626         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4627         break;
4628       case 3:   // Branch on the inverted value of the LT bit of CR6.
4629         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4630         break;
4631       }
4632
4633       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
4634                          DAG.getConstant(CompOpc, MVT::i32),
4635                          DAG.getRegister(PPC::CR6, MVT::i32),
4636                          N->getOperand(4), CompNode.getValue(1));
4637     }
4638     break;
4639   }
4640   }
4641
4642   return SDValue();
4643 }
4644
4645 //===----------------------------------------------------------------------===//
4646 // Inline Assembly Support
4647 //===----------------------------------------------------------------------===//
4648
4649 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4650                                                        const APInt &Mask,
4651                                                        APInt &KnownZero,
4652                                                        APInt &KnownOne,
4653                                                        const SelectionDAG &DAG,
4654                                                        unsigned Depth) const {
4655   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4656   switch (Op.getOpcode()) {
4657   default: break;
4658   case PPCISD::LBRX: {
4659     // lhbrx is known to have the top bits cleared out.
4660     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4661       KnownZero = 0xFFFF0000;
4662     break;
4663   }
4664   case ISD::INTRINSIC_WO_CHAIN: {
4665     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
4666     default: break;
4667     case Intrinsic::ppc_altivec_vcmpbfp_p:
4668     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4669     case Intrinsic::ppc_altivec_vcmpequb_p:
4670     case Intrinsic::ppc_altivec_vcmpequh_p:
4671     case Intrinsic::ppc_altivec_vcmpequw_p:
4672     case Intrinsic::ppc_altivec_vcmpgefp_p:
4673     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4674     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4675     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4676     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4677     case Intrinsic::ppc_altivec_vcmpgtub_p:
4678     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4679     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4680       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4681       break;
4682     }
4683   }
4684   }
4685 }
4686
4687
4688 /// getConstraintType - Given a constraint, return the type of
4689 /// constraint it is for this target.
4690 PPCTargetLowering::ConstraintType
4691 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4692   if (Constraint.size() == 1) {
4693     switch (Constraint[0]) {
4694     default: break;
4695     case 'b':
4696     case 'r':
4697     case 'f':
4698     case 'v':
4699     case 'y':
4700       return C_RegisterClass;
4701     }
4702   }
4703   return TargetLowering::getConstraintType(Constraint);
4704 }
4705
4706 std::pair<unsigned, const TargetRegisterClass*>
4707 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4708                                                 MVT VT) const {
4709   if (Constraint.size() == 1) {
4710     // GCC RS6000 Constraint Letters
4711     switch (Constraint[0]) {
4712     case 'b':   // R1-R31
4713     case 'r':   // R0-R31
4714       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4715         return std::make_pair(0U, PPC::G8RCRegisterClass);
4716       return std::make_pair(0U, PPC::GPRCRegisterClass);
4717     case 'f':
4718       if (VT == MVT::f32)
4719         return std::make_pair(0U, PPC::F4RCRegisterClass);
4720       else if (VT == MVT::f64)
4721         return std::make_pair(0U, PPC::F8RCRegisterClass);
4722       break;
4723     case 'v':
4724       return std::make_pair(0U, PPC::VRRCRegisterClass);
4725     case 'y':   // crrc
4726       return std::make_pair(0U, PPC::CRRCRegisterClass);
4727     }
4728   }
4729
4730   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4731 }
4732
4733
4734 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4735 /// vector.  If it is invalid, don't add anything to Ops.
4736 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4737                                                      std::vector<SDValue>&Ops,
4738                                                      SelectionDAG &DAG) const {
4739   SDValue Result(0,0);
4740   switch (Letter) {
4741   default: break;
4742   case 'I':
4743   case 'J':
4744   case 'K':
4745   case 'L':
4746   case 'M':
4747   case 'N':
4748   case 'O':
4749   case 'P': {
4750     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4751     if (!CST) return; // Must be an immediate to match.
4752     unsigned Value = CST->getZExtValue();
4753     switch (Letter) {
4754     default: assert(0 && "Unknown constraint letter!");
4755     case 'I':  // "I" is a signed 16-bit constant.
4756       if ((short)Value == (int)Value)
4757         Result = DAG.getTargetConstant(Value, Op.getValueType());
4758       break;
4759     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4760     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4761       if ((short)Value == 0)
4762         Result = DAG.getTargetConstant(Value, Op.getValueType());
4763       break;
4764     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4765       if ((Value >> 16) == 0)
4766         Result = DAG.getTargetConstant(Value, Op.getValueType());
4767       break;
4768     case 'M':  // "M" is a constant that is greater than 31.
4769       if (Value > 31)
4770         Result = DAG.getTargetConstant(Value, Op.getValueType());
4771       break;
4772     case 'N':  // "N" is a positive constant that is an exact power of two.
4773       if ((int)Value > 0 && isPowerOf2_32(Value))
4774         Result = DAG.getTargetConstant(Value, Op.getValueType());
4775       break;
4776     case 'O':  // "O" is the constant zero.
4777       if (Value == 0)
4778         Result = DAG.getTargetConstant(Value, Op.getValueType());
4779       break;
4780     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4781       if ((short)-Value == (int)-Value)
4782         Result = DAG.getTargetConstant(Value, Op.getValueType());
4783       break;
4784     }
4785     break;
4786   }
4787   }
4788
4789   if (Result.getNode()) {
4790     Ops.push_back(Result);
4791     return;
4792   }
4793
4794   // Handle standard constraint letters.
4795   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
4796 }
4797
4798 // isLegalAddressingMode - Return true if the addressing mode represented
4799 // by AM is legal for this target, for a load/store of the specified type.
4800 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4801                                               const Type *Ty) const {
4802   // FIXME: PPC does not allow r+i addressing modes for vectors!
4803
4804   // PPC allows a sign-extended 16-bit immediate field.
4805   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4806     return false;
4807
4808   // No global is ever allowed as a base.
4809   if (AM.BaseGV)
4810     return false;
4811
4812   // PPC only support r+r,
4813   switch (AM.Scale) {
4814   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4815     break;
4816   case 1:
4817     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4818       return false;
4819     // Otherwise we have r+r or r+i.
4820     break;
4821   case 2:
4822     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4823       return false;
4824     // Allow 2*r as r+r.
4825     break;
4826   default:
4827     // No other scales are supported.
4828     return false;
4829   }
4830
4831   return true;
4832 }
4833
4834 /// isLegalAddressImmediate - Return true if the integer value can be used
4835 /// as the offset of the target addressing mode for load / store of the
4836 /// given type.
4837 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4838   // PPC allows a sign-extended 16-bit immediate field.
4839   return (V > -(1 << 16) && V < (1 << 16)-1);
4840 }
4841
4842 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4843   return false;
4844 }
4845
4846 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4847   // Depths > 0 not supported yet!
4848   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4849     return SDValue();
4850
4851   MachineFunction &MF = DAG.getMachineFunction();
4852   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4853
4854   // Just load the return address off the stack.
4855   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4856
4857   // Make sure the function really does not optimize away the store of the RA
4858   // to the stack.
4859   FuncInfo->setLRStoreRequired();
4860   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4861 }
4862
4863 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4864   // Depths > 0 not supported yet!
4865   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4866     return SDValue();
4867
4868   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4869   bool isPPC64 = PtrVT == MVT::i64;
4870
4871   MachineFunction &MF = DAG.getMachineFunction();
4872   MachineFrameInfo *MFI = MF.getFrameInfo();
4873   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4874                   && MFI->getStackSize();
4875
4876   if (isPPC64)
4877     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
4878       MVT::i64);
4879   else
4880     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
4881       MVT::i32);
4882 }