lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/DerivedTypes.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  39 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  40                                      cl::Hidden);
  41
  42 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  43   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  44
  45   setPow2DivIsCheap();
  46
  47   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  48   setUseUnderscoreSetJmp(true);
  49   setUseUnderscoreLongJmp(true);
  50
  51   // Set up the register classes.
  52   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  53   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  54   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  55
  56   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  57   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  58   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  59
  60   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  61
  62   // PowerPC has pre-inc load and store's.
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  67   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  72   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  73
  74   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  75   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  76   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  77   // This is used in the ppcf128->int sequence.  Note it has different semantics
  78   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  79   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  80
  81   // PowerPC has no SREM/UREM instructions
  82   setOperationAction(ISD::SREM, MVT::i32, Expand);
  83   setOperationAction(ISD::UREM, MVT::i32, Expand);
  84   setOperationAction(ISD::SREM, MVT::i64, Expand);
  85   setOperationAction(ISD::UREM, MVT::i64, Expand);
  86
  87   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  88   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  89   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  90   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  91   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  92   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  94   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  95   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  96
  97   // We don't support sin/cos/sqrt/fmod/pow
  98   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  99   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 100   setOperationAction(ISD::FREM , MVT::f64, Expand);
 101   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 102   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 103   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 104   setOperationAction(ISD::FREM , MVT::f32, Expand);
 105   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 106
 107   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 108
 109   // If we're enabling GP optimizations, use hardware square root
 110   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 111     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 112     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 113   }
 114
 115   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 116   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 117
 118   // PowerPC does not have BSWAP, CTPOP or CTTZ
 119   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 120   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 121   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 122   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 123   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 124   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 125
 126   // PowerPC does not have ROTR
 127   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 128   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 129
 130   // PowerPC does not have Select
 131   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 132   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 133   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 134   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 135
 136   // PowerPC wants to turn select_cc of FP into fsel when possible.
 137   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 138   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 139
 140   // PowerPC wants to optimize integer setcc a bit
 141   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 142
 143   // PowerPC does not have BRCOND which requires SetCC
 144   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 145
 146   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 147
 148   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 149   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 150
 151   // PowerPC does not have [U|S]INT_TO_FP
 152   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 153   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 154
 155   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 156   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 157   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 158   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 159
 160   // We cannot sextinreg(i1).  Expand to shifts.
 161   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 162
 163   // Support label based line numbers.
 164   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 165   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 166
 167   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 168   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 169   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 170   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 171
 172
 173   // We want to legalize GlobalAddress and ConstantPool nodes into the
 174   // appropriate instructions to materialize the address.
 175   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 176   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 177   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 178   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 179   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 180   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 181   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 182   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 183
 184   // RET must be custom lowered, to meet ABI requirements.
 185   setOperationAction(ISD::RET               , MVT::Other, Custom);
 186
 187   // TRAP is legal.
 188   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 189
 190   // TRAMPOLINE is custom lowered.
 191   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 192
 193   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 194   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 195
 196   // VAARG is custom lowered with ELF 32 ABI
 197   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 198     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 199   else
 200     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 201
 202   // Use the default implementation.
 203   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 204   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 208   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 209
 210   // We want to custom lower some of our intrinsics.
 211   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 212
 213   // Comparisons that require checking two conditions.
 214   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 215   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 216   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 217   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 218   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 219   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 220   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 221   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 222   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 223   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 224   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 225   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 226
 227   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 228     // They also have instructions for converting between i64 and fp.
 229     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 230     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 231     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 232     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 233     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 234
 235     // FIXME: disable this lowered code.  This generates 64-bit register values,
 236     // and we don't model the fact that the top part is clobbered by calls.  We
 237     // need to flag these together so that the value isn't live across a call.
 238     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 239
 240     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 241     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 242   } else {
 243     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 244     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 245   }
 246
 247   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 248     // 64-bit PowerPC implementations can support i64 types directly
 249     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 250     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 251     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 252     // 64-bit PowerPC wants to expand i128 shifts itself.
 253     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 254     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 255     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 256   } else {
 257     // 32-bit PowerPC wants to expand i64 shifts itself.
 258     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 259     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 260     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 261   }
 262
 263   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 264     // First set operation action for all vector types to expand. Then we
 265     // will selectively turn on ones that can be effectively codegen'd.
 266     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 267          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 268       MVT VT = (MVT::SimpleValueType)i;
 269
 270       // add/sub are legal for all supported vector VT's.
 271       setOperationAction(ISD::ADD , VT, Legal);
 272       setOperationAction(ISD::SUB , VT, Legal);
 273
 274       // We promote all shuffles to v16i8.
 275       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 276       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 277
 278       // We promote all non-typed operations to v4i32.
 279       setOperationAction(ISD::AND   , VT, Promote);
 280       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 281       setOperationAction(ISD::OR    , VT, Promote);
 282       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 283       setOperationAction(ISD::XOR   , VT, Promote);
 284       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 285       setOperationAction(ISD::LOAD  , VT, Promote);
 286       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 287       setOperationAction(ISD::SELECT, VT, Promote);
 288       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 289       setOperationAction(ISD::STORE, VT, Promote);
 290       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 291
 292       // No other operations are legal.
 293       setOperationAction(ISD::MUL , VT, Expand);
 294       setOperationAction(ISD::SDIV, VT, Expand);
 295       setOperationAction(ISD::SREM, VT, Expand);
 296       setOperationAction(ISD::UDIV, VT, Expand);
 297       setOperationAction(ISD::UREM, VT, Expand);
 298       setOperationAction(ISD::FDIV, VT, Expand);
 299       setOperationAction(ISD::FNEG, VT, Expand);
 300       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 301       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 302       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 303       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 304       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 305       setOperationAction(ISD::UDIVREM, VT, Expand);
 306       setOperationAction(ISD::SDIVREM, VT, Expand);
 307       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 308       setOperationAction(ISD::FPOW, VT, Expand);
 309       setOperationAction(ISD::CTPOP, VT, Expand);
 310       setOperationAction(ISD::CTLZ, VT, Expand);
 311       setOperationAction(ISD::CTTZ, VT, Expand);
 312     }
 313
 314     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 315     // with merges, splats, etc.
 316     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 317
 318     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 319     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 320     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 321     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 322     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 323     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 324
 325     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 326     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 327     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 328     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 329
 330     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 331     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 332     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 333     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 334
 335     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 336     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 337
 338     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 339     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 340     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 341     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 342   }
 343
 344   setShiftAmountType(MVT::i32);
 345   setBooleanContents(ZeroOrOneBooleanContent);
 346
 347   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 348     setStackPointerRegisterToSaveRestore(PPC::X1);
 349     setExceptionPointerRegister(PPC::X3);
 350     setExceptionSelectorRegister(PPC::X4);
 351   } else {
 352     setStackPointerRegisterToSaveRestore(PPC::R1);
 353     setExceptionPointerRegister(PPC::R3);
 354     setExceptionSelectorRegister(PPC::R4);
 355   }
 356
 357   // We have target-specific dag combine patterns for the following nodes:
 358   setTargetDAGCombine(ISD::SINT_TO_FP);
 359   setTargetDAGCombine(ISD::STORE);
 360   setTargetDAGCombine(ISD::BR_CC);
 361   setTargetDAGCombine(ISD::BSWAP);
 362
 363   // Darwin long double math library functions have $LDBL128 appended.
 364   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 365     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 366     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 367     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 368     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 369     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 370     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 371     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 372     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 373     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 374     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 375   }
 376
 377   computeRegisterProperties();
 378 }
 379
 380 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 381 /// function arguments in the caller parameter area.
 382 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 383   TargetMachine &TM = getTargetMachine();
 384   // Darwin passes everything on 4 byte boundary.
 385   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 386     return 4;
 387   // FIXME Elf TBD
 388   return 4;
 389 }
 390
 391 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 392   switch (Opcode) {
 393   default: return 0;
 394   case PPCISD::FSEL:            return "PPCISD::FSEL";
 395   case PPCISD::FCFID:           return "PPCISD::FCFID";
 396   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 397   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 398   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 399   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 400   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 401   case PPCISD::VPERM:           return "PPCISD::VPERM";
 402   case PPCISD::Hi:              return "PPCISD::Hi";
 403   case PPCISD::Lo:              return "PPCISD::Lo";
 404   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 405   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 406   case PPCISD::SRL:             return "PPCISD::SRL";
 407   case PPCISD::SRA:             return "PPCISD::SRA";
 408   case PPCISD::SHL:             return "PPCISD::SHL";
 409   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 410   case PPCISD::STD_32:          return "PPCISD::STD_32";
 411   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 412   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 413   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 414   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 415   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 416   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 417   case PPCISD::MFCR:            return "PPCISD::MFCR";
 418   case PPCISD::VCMP:            return "PPCISD::VCMP";
 419   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 420   case PPCISD::LBRX:            return "PPCISD::LBRX";
 421   case PPCISD::STBRX:           return "PPCISD::STBRX";
 422   case PPCISD::LARX:            return "PPCISD::LARX";
 423   case PPCISD::STCX:            return "PPCISD::STCX";
 424   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 425   case PPCISD::MFFS:            return "PPCISD::MFFS";
 426   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 427   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 428   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 429   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 430   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 431   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 432   }
 433 }
 434
 435
 436 MVT PPCTargetLowering::getSetCCResultType(MVT VT) const {
 437   return MVT::i32;
 438 }
 439
 440
 441 //===----------------------------------------------------------------------===//
 442 // Node matching predicates, for use by the tblgen matching code.
 443 //===----------------------------------------------------------------------===//
 444
 445 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 446 static bool isFloatingPointZero(SDValue Op) {
 447   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 448     return CFP->getValueAPF().isZero();
 449   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 450     // Maybe this has already been legalized into the constant pool?
 451     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 452       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 453         return CFP->getValueAPF().isZero();
 454   }
 455   return false;
 456 }
 457
 458 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 459 /// true if Op is undef or if it matches the specified value.
 460 static bool isConstantOrUndef(int Op, int Val) {
 461   return Op < 0 || Op == Val;
 462 }
 463
 464 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 465 /// VPKUHUM instruction.
 466 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 467   if (!isUnary) {
 468     for (unsigned i = 0; i != 16; ++i)
 469       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 470         return false;
 471   } else {
 472     for (unsigned i = 0; i != 8; ++i)
 473       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 474           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 475         return false;
 476   }
 477   return true;
 478 }
 479
 480 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 481 /// VPKUWUM instruction.
 482 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 483   if (!isUnary) {
 484     for (unsigned i = 0; i != 16; i += 2)
 485       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 486           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 487         return false;
 488   } else {
 489     for (unsigned i = 0; i != 8; i += 2)
 490       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 491           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 492           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 493           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 494         return false;
 495   }
 496   return true;
 497 }
 498
 499 /// isVMerge - Common function, used to match vmrg* shuffles.
 500 ///
 501 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 502                      unsigned LHSStart, unsigned RHSStart) {
 503   assert(N->getValueType(0) == MVT::v16i8 &&
 504          "PPC only supports shuffles by bytes!");
 505   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 506          "Unsupported merge size!");
 507
 508   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 509     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 510       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 511                              LHSStart+j+i*UnitSize) ||
 512           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 513                              RHSStart+j+i*UnitSize))
 514         return false;
 515     }
 516   return true;
 517 }
 518
 519 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 520 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 521 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 522                              bool isUnary) {
 523   if (!isUnary)
 524     return isVMerge(N, UnitSize, 8, 24);
 525   return isVMerge(N, UnitSize, 8, 8);
 526 }
 527
 528 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 529 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 530 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 531                              bool isUnary) {
 532   if (!isUnary)
 533     return isVMerge(N, UnitSize, 0, 16);
 534   return isVMerge(N, UnitSize, 0, 0);
 535 }
 536
 537
 538 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 539 /// amount, otherwise return -1.
 540 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 541   assert(N->getValueType(0) == MVT::v16i8 &&
 542          "PPC only supports shuffles by bytes!");
 543
 544   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 545
 546   // Find the first non-undef value in the shuffle mask.
 547   unsigned i;
 548   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 549     /*search*/;
 550
 551   if (i == 16) return -1;  // all undef.
 552
 553   // Otherwise, check to see if the rest of the elements are consecutively
 554   // numbered from this value.
 555   unsigned ShiftAmt = SVOp->getMaskElt(i);
 556   if (ShiftAmt < i) return -1;
 557   ShiftAmt -= i;
 558
 559   if (!isUnary) {
 560     // Check the rest of the elements to see if they are consecutive.
 561     for (++i; i != 16; ++i)
 562       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 563         return -1;
 564   } else {
 565     // Check the rest of the elements to see if they are consecutive.
 566     for (++i; i != 16; ++i)
 567       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 568         return -1;
 569   }
 570   return ShiftAmt;
 571 }
 572
 573 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 574 /// specifies a splat of a single element that is suitable for input to
 575 /// VSPLTB/VSPLTH/VSPLTW.
 576 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 577   assert(N->getValueType(0) == MVT::v16i8 &&
 578          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 579
 580   // This is a splat operation if each element of the permute is the same, and
 581   // if the value doesn't reference the second vector.
 582   unsigned ElementBase = N->getMaskElt(0);
 583
 584   // FIXME: Handle UNDEF elements too!
 585   if (ElementBase >= 16)
 586     return false;
 587
 588   // Check that the indices are consecutive, in the case of a multi-byte element
 589   // splatted with a v16i8 mask.
 590   for (unsigned i = 1; i != EltSize; ++i)
 591     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 592       return false;
 593
 594   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 595     if (N->getMaskElt(i) < 0) continue;
 596     for (unsigned j = 0; j != EltSize; ++j)
 597       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 598         return false;
 599   }
 600   return true;
 601 }
 602
 603 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 604 /// are -0.0.
 605 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 606   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 607
 608   APInt APVal, APUndef;
 609   unsigned BitSize;
 610   bool HasAnyUndefs;
 611
 612   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32))
 613     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 614       return CFP->getValueAPF().isNegZero();
 615
 616   return false;
 617 }
 618
 619 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 620 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 621 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 622   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 623   assert(isSplatShuffleMask(SVOp, EltSize));
 624   return SVOp->getMaskElt(0) / EltSize;
 625 }
 626
 627 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 628 /// by using a vspltis[bhw] instruction of the specified element size, return
 629 /// the constant being splatted.  The ByteSize field indicates the number of
 630 /// bytes of each element [124] -> [bhw].
 631 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 632   SDValue OpVal(0, 0);
 633
 634   // If ByteSize of the splat is bigger than the element size of the
 635   // build_vector, then we have a case where we are checking for a splat where
 636   // multiple elements of the buildvector are folded together into a single
 637   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 638   unsigned EltSize = 16/N->getNumOperands();
 639   if (EltSize < ByteSize) {
 640     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 641     SDValue UniquedVals[4];
 642     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 643
 644     // See if all of the elements in the buildvector agree across.
 645     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 646       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 647       // If the element isn't a constant, bail fully out.
 648       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 649
 650
 651       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 652         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 653       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 654         return SDValue();  // no match.
 655     }
 656
 657     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 658     // either constant or undef values that are identical for each chunk.  See
 659     // if these chunks can form into a larger vspltis*.
 660
 661     // Check to see if all of the leading entries are either 0 or -1.  If
 662     // neither, then this won't fit into the immediate field.
 663     bool LeadingZero = true;
 664     bool LeadingOnes = true;
 665     for (unsigned i = 0; i != Multiple-1; ++i) {
 666       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 667
 668       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 669       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 670     }
 671     // Finally, check the least significant entry.
 672     if (LeadingZero) {
 673       if (UniquedVals[Multiple-1].getNode() == 0)
 674         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 675       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 676       if (Val < 16)
 677         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 678     }
 679     if (LeadingOnes) {
 680       if (UniquedVals[Multiple-1].getNode() == 0)
 681         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 682       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 683       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 684         return DAG.getTargetConstant(Val, MVT::i32);
 685     }
 686
 687     return SDValue();
 688   }
 689
 690   // Check to see if this buildvec has a single non-undef value in its elements.
 691   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 692     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 693     if (OpVal.getNode() == 0)
 694       OpVal = N->getOperand(i);
 695     else if (OpVal != N->getOperand(i))
 696       return SDValue();
 697   }
 698
 699   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 700
 701   unsigned ValSizeInBytes = EltSize;
 702   uint64_t Value = 0;
 703   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 704     Value = CN->getZExtValue();
 705   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 706     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 707     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 708   }
 709
 710   // If the splat value is larger than the element value, then we can never do
 711   // this splat.  The only case that we could fit the replicated bits into our
 712   // immediate field for would be zero, and we prefer to use vxor for it.
 713   if (ValSizeInBytes < ByteSize) return SDValue();
 714
 715   // If the element value is larger than the splat value, cut it in half and
 716   // check to see if the two halves are equal.  Continue doing this until we
 717   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 718   while (ValSizeInBytes > ByteSize) {
 719     ValSizeInBytes >>= 1;
 720
 721     // If the top half equals the bottom half, we're still ok.
 722     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 723          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 724       return SDValue();
 725   }
 726
 727   // Properly sign extend the value.
 728   int ShAmt = (4-ByteSize)*8;
 729   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 730
 731   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 732   if (MaskVal == 0) return SDValue();
 733
 734   // Finally, if this value fits in a 5 bit sext field, return it
 735   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 736     return DAG.getTargetConstant(MaskVal, MVT::i32);
 737   return SDValue();
 738 }
 739
 740 //===----------------------------------------------------------------------===//
 741 //  Addressing Mode Selection
 742 //===----------------------------------------------------------------------===//
 743
 744 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 745 /// or 64-bit immediate, and if the value can be accurately represented as a
 746 /// sign extension from a 16-bit value.  If so, this returns true and the
 747 /// immediate.
 748 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 749   if (N->getOpcode() != ISD::Constant)
 750     return false;
 751
 752   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 753   if (N->getValueType(0) == MVT::i32)
 754     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 755   else
 756     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 757 }
 758 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 759   return isIntS16Immediate(Op.getNode(), Imm);
 760 }
 761
 762
 763 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 764 /// can be represented as an indexed [r+r] operation.  Returns false if it
 765 /// can be more efficiently represented with [r+imm].
 766 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 767                                             SDValue &Index,
 768                                             SelectionDAG &DAG) const {
 769   short imm = 0;
 770   if (N.getOpcode() == ISD::ADD) {
 771     if (isIntS16Immediate(N.getOperand(1), imm))
 772       return false;    // r+i
 773     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 774       return false;    // r+i
 775
 776     Base = N.getOperand(0);
 777     Index = N.getOperand(1);
 778     return true;
 779   } else if (N.getOpcode() == ISD::OR) {
 780     if (isIntS16Immediate(N.getOperand(1), imm))
 781       return false;    // r+i can fold it if we can.
 782
 783     // If this is an or of disjoint bitfields, we can codegen this as an add
 784     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 785     // disjoint.
 786     APInt LHSKnownZero, LHSKnownOne;
 787     APInt RHSKnownZero, RHSKnownOne;
 788     DAG.ComputeMaskedBits(N.getOperand(0),
 789                           APInt::getAllOnesValue(N.getOperand(0)
 790                             .getValueSizeInBits()),
 791                           LHSKnownZero, LHSKnownOne);
 792
 793     if (LHSKnownZero.getBoolValue()) {
 794       DAG.ComputeMaskedBits(N.getOperand(1),
 795                             APInt::getAllOnesValue(N.getOperand(1)
 796                               .getValueSizeInBits()),
 797                             RHSKnownZero, RHSKnownOne);
 798       // If all of the bits are known zero on the LHS or RHS, the add won't
 799       // carry.
 800       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 801         Base = N.getOperand(0);
 802         Index = N.getOperand(1);
 803         return true;
 804       }
 805     }
 806   }
 807
 808   return false;
 809 }
 810
 811 /// Returns true if the address N can be represented by a base register plus
 812 /// a signed 16-bit displacement [r+imm], and if it is not better
 813 /// represented as reg+reg.
 814 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 815                                             SDValue &Base,
 816                                             SelectionDAG &DAG) const {
 817   // FIXME dl should come from parent load or store, not from address
 818   DebugLoc dl = N.getDebugLoc();
 819   // If this can be more profitably realized as r+r, fail.
 820   if (SelectAddressRegReg(N, Disp, Base, DAG))
 821     return false;
 822
 823   if (N.getOpcode() == ISD::ADD) {
 824     short imm = 0;
 825     if (isIntS16Immediate(N.getOperand(1), imm)) {
 826       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 827       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 828         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 829       } else {
 830         Base = N.getOperand(0);
 831       }
 832       return true; // [r+i]
 833     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 834       // Match LOAD (ADD (X, Lo(G))).
 835      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 836              && "Cannot handle constant offsets yet!");
 837       Disp = N.getOperand(1).getOperand(0);  // The global address.
 838       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 839              Disp.getOpcode() == ISD::TargetConstantPool ||
 840              Disp.getOpcode() == ISD::TargetJumpTable);
 841       Base = N.getOperand(0);
 842       return true;  // [&g+r]
 843     }
 844   } else if (N.getOpcode() == ISD::OR) {
 845     short imm = 0;
 846     if (isIntS16Immediate(N.getOperand(1), imm)) {
 847       // If this is an or of disjoint bitfields, we can codegen this as an add
 848       // (for better address arithmetic) if the LHS and RHS of the OR are
 849       // provably disjoint.
 850       APInt LHSKnownZero, LHSKnownOne;
 851       DAG.ComputeMaskedBits(N.getOperand(0),
 852                             APInt::getAllOnesValue(N.getOperand(0)
 853                                                    .getValueSizeInBits()),
 854                             LHSKnownZero, LHSKnownOne);
 855
 856       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 857         // If all of the bits are known zero on the LHS or RHS, the add won't
 858         // carry.
 859         Base = N.getOperand(0);
 860         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 861         return true;
 862       }
 863     }
 864   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 865     // Loading from a constant address.
 866
 867     // If this address fits entirely in a 16-bit sext immediate field, codegen
 868     // this as "d, 0"
 869     short Imm;
 870     if (isIntS16Immediate(CN, Imm)) {
 871       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 872       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 873       return true;
 874     }
 875
 876     // Handle 32-bit sext immediates with LIS + addr mode.
 877     if (CN->getValueType(0) == MVT::i32 ||
 878         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 879       int Addr = (int)CN->getZExtValue();
 880
 881       // Otherwise, break this down into an LIS + disp.
 882       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 883
 884       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 885       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 886       Base = SDValue(DAG.getTargetNode(Opc, dl, CN->getValueType(0), Base), 0);
 887       return true;
 888     }
 889   }
 890
 891   Disp = DAG.getTargetConstant(0, getPointerTy());
 892   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 893     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 894   else
 895     Base = N;
 896   return true;      // [r+0]
 897 }
 898
 899 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 900 /// represented as an indexed [r+r] operation.
 901 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 902                                                 SDValue &Index,
 903                                                 SelectionDAG &DAG) const {
 904   // Check to see if we can easily represent this as an [r+r] address.  This
 905   // will fail if it thinks that the address is more profitably represented as
 906   // reg+imm, e.g. where imm = 0.
 907   if (SelectAddressRegReg(N, Base, Index, DAG))
 908     return true;
 909
 910   // If the operand is an addition, always emit this as [r+r], since this is
 911   // better (for code size, and execution, as the memop does the add for free)
 912   // than emitting an explicit add.
 913   if (N.getOpcode() == ISD::ADD) {
 914     Base = N.getOperand(0);
 915     Index = N.getOperand(1);
 916     return true;
 917   }
 918
 919   // Otherwise, do it the hard way, using R0 as the base register.
 920   Base = DAG.getRegister(PPC::R0, N.getValueType());
 921   Index = N;
 922   return true;
 923 }
 924
 925 /// SelectAddressRegImmShift - Returns true if the address N can be
 926 /// represented by a base register plus a signed 14-bit displacement
 927 /// [r+imm*4].  Suitable for use by STD and friends.
 928 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 929                                                  SDValue &Base,
 930                                                  SelectionDAG &DAG) const {
 931   // FIXME dl should come from the parent load or store, not the address
 932   DebugLoc dl = N.getDebugLoc();
 933   // If this can be more profitably realized as r+r, fail.
 934   if (SelectAddressRegReg(N, Disp, Base, DAG))
 935     return false;
 936
 937   if (N.getOpcode() == ISD::ADD) {
 938     short imm = 0;
 939     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 940       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 941       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 942         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 943       } else {
 944         Base = N.getOperand(0);
 945       }
 946       return true; // [r+i]
 947     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 948       // Match LOAD (ADD (X, Lo(G))).
 949      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 950              && "Cannot handle constant offsets yet!");
 951       Disp = N.getOperand(1).getOperand(0);  // The global address.
 952       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 953              Disp.getOpcode() == ISD::TargetConstantPool ||
 954              Disp.getOpcode() == ISD::TargetJumpTable);
 955       Base = N.getOperand(0);
 956       return true;  // [&g+r]
 957     }
 958   } else if (N.getOpcode() == ISD::OR) {
 959     short imm = 0;
 960     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 961       // If this is an or of disjoint bitfields, we can codegen this as an add
 962       // (for better address arithmetic) if the LHS and RHS of the OR are
 963       // provably disjoint.
 964       APInt LHSKnownZero, LHSKnownOne;
 965       DAG.ComputeMaskedBits(N.getOperand(0),
 966                             APInt::getAllOnesValue(N.getOperand(0)
 967                                                    .getValueSizeInBits()),
 968                             LHSKnownZero, LHSKnownOne);
 969       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 970         // If all of the bits are known zero on the LHS or RHS, the add won't
 971         // carry.
 972         Base = N.getOperand(0);
 973         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 974         return true;
 975       }
 976     }
 977   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 978     // Loading from a constant address.  Verify low two bits are clear.
 979     if ((CN->getZExtValue() & 3) == 0) {
 980       // If this address fits entirely in a 14-bit sext immediate field, codegen
 981       // this as "d, 0"
 982       short Imm;
 983       if (isIntS16Immediate(CN, Imm)) {
 984         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 985         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 986         return true;
 987       }
 988
 989       // Fold the low-part of 32-bit absolute addresses into addr mode.
 990       if (CN->getValueType(0) == MVT::i32 ||
 991           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 992         int Addr = (int)CN->getZExtValue();
 993
 994         // Otherwise, break this down into an LIS + disp.
 995         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 996         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 997         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 998         Base = SDValue(DAG.getTargetNode(Opc, dl, CN->getValueType(0), Base),0);
 999         return true;
1000       }
1001     }
1002   }
1003
1004   Disp = DAG.getTargetConstant(0, getPointerTy());
1005   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1006     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1007   else
1008     Base = N;
1009   return true;      // [r+0]
1010 }
1011
1012
1013 /// getPreIndexedAddressParts - returns true by value, base pointer and
1014 /// offset pointer and addressing mode by reference if the node's address
1015 /// can be legally represented as pre-indexed load / store address.
1016 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1017                                                   SDValue &Offset,
1018                                                   ISD::MemIndexedMode &AM,
1019                                                   SelectionDAG &DAG) const {
1020   // Disabled by default for now.
1021   if (!EnablePPCPreinc) return false;
1022
1023   SDValue Ptr;
1024   MVT VT;
1025   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1026     Ptr = LD->getBasePtr();
1027     VT = LD->getMemoryVT();
1028
1029   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1030     ST = ST;
1031     Ptr = ST->getBasePtr();
1032     VT  = ST->getMemoryVT();
1033   } else
1034     return false;
1035
1036   // PowerPC doesn't have preinc load/store instructions for vectors.
1037   if (VT.isVector())
1038     return false;
1039
1040   // TODO: Check reg+reg first.
1041
1042   // LDU/STU use reg+imm*4, others use reg+imm.
1043   if (VT != MVT::i64) {
1044     // reg + imm
1045     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1046       return false;
1047   } else {
1048     // reg + imm * 4.
1049     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1050       return false;
1051   }
1052
1053   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1054     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1055     // sext i32 to i64 when addr mode is r+i.
1056     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1057         LD->getExtensionType() == ISD::SEXTLOAD &&
1058         isa<ConstantSDNode>(Offset))
1059       return false;
1060   }
1061
1062   AM = ISD::PRE_INC;
1063   return true;
1064 }
1065
1066 //===----------------------------------------------------------------------===//
1067 //  LowerOperation implementation
1068 //===----------------------------------------------------------------------===//
1069
1070 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1071                                              SelectionDAG &DAG) {
1072   MVT PtrVT = Op.getValueType();
1073   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1074   Constant *C = CP->getConstVal();
1075   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1076   SDValue Zero = DAG.getConstant(0, PtrVT);
1077   // FIXME there isn't really any debug info here
1078   DebugLoc dl = Op.getDebugLoc();
1079
1080   const TargetMachine &TM = DAG.getTarget();
1081
1082   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, CPI, Zero);
1083   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, CPI, Zero);
1084
1085   // If this is a non-darwin platform, we don't support non-static relo models
1086   // yet.
1087   if (TM.getRelocationModel() == Reloc::Static ||
1088       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1089     // Generate non-pic code that has direct accesses to the constant pool.
1090     // The address of the global is just (hi(&g)+lo(&g)).
1091     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1092   }
1093
1094   if (TM.getRelocationModel() == Reloc::PIC_) {
1095     // With PIC, the first instruction is actually "GR+hi(&G)".
1096     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1097                      DAG.getNode(PPCISD::GlobalBaseReg,
1098                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1099   }
1100
1101   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1102   return Lo;
1103 }
1104
1105 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1106   MVT PtrVT = Op.getValueType();
1107   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1108   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1109   SDValue Zero = DAG.getConstant(0, PtrVT);
1110   // FIXME there isn't really any debug loc here
1111   DebugLoc dl = Op.getDebugLoc();
1112
1113   const TargetMachine &TM = DAG.getTarget();
1114
1115   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, JTI, Zero);
1116   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, JTI, Zero);
1117
1118   // If this is a non-darwin platform, we don't support non-static relo models
1119   // yet.
1120   if (TM.getRelocationModel() == Reloc::Static ||
1121       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1122     // Generate non-pic code that has direct accesses to the constant pool.
1123     // The address of the global is just (hi(&g)+lo(&g)).
1124     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1125   }
1126
1127   if (TM.getRelocationModel() == Reloc::PIC_) {
1128     // With PIC, the first instruction is actually "GR+hi(&G)".
1129     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1130                      DAG.getNode(PPCISD::GlobalBaseReg,
1131                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1132   }
1133
1134   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1135   return Lo;
1136 }
1137
1138 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1139                                                    SelectionDAG &DAG) {
1140   assert(0 && "TLS not implemented for PPC.");
1141   return SDValue(); // Not reached
1142 }
1143
1144 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1145                                               SelectionDAG &DAG) {
1146   MVT PtrVT = Op.getValueType();
1147   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1148   GlobalValue *GV = GSDN->getGlobal();
1149   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1150   SDValue Zero = DAG.getConstant(0, PtrVT);
1151   // FIXME there isn't really any debug info here
1152   DebugLoc dl = GSDN->getDebugLoc();
1153
1154   const TargetMachine &TM = DAG.getTarget();
1155
1156   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1157   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1158
1159   // If this is a non-darwin platform, we don't support non-static relo models
1160   // yet.
1161   if (TM.getRelocationModel() == Reloc::Static ||
1162       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1163     // Generate non-pic code that has direct accesses to globals.
1164     // The address of the global is just (hi(&g)+lo(&g)).
1165     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1166   }
1167
1168   if (TM.getRelocationModel() == Reloc::PIC_) {
1169     // With PIC, the first instruction is actually "GR+hi(&G)".
1170     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1171                      DAG.getNode(PPCISD::GlobalBaseReg,
1172                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1173   }
1174
1175   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1176
1177   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1178     return Lo;
1179
1180   // If the global is weak or external, we have to go through the lazy
1181   // resolution stub.
1182   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, NULL, 0);
1183 }
1184
1185 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1186   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1187   DebugLoc dl = Op.getDebugLoc();
1188
1189   // If we're comparing for equality to zero, expose the fact that this is
1190   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1191   // fold the new nodes.
1192   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1193     if (C->isNullValue() && CC == ISD::SETEQ) {
1194       MVT VT = Op.getOperand(0).getValueType();
1195       SDValue Zext = Op.getOperand(0);
1196       if (VT.bitsLT(MVT::i32)) {
1197         VT = MVT::i32;
1198         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1199       }
1200       unsigned Log2b = Log2_32(VT.getSizeInBits());
1201       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1202       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1203                                 DAG.getConstant(Log2b, MVT::i32));
1204       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1205     }
1206     // Leave comparisons against 0 and -1 alone for now, since they're usually
1207     // optimized.  FIXME: revisit this when we can custom lower all setcc
1208     // optimizations.
1209     if (C->isAllOnesValue() || C->isNullValue())
1210       return SDValue();
1211   }
1212
1213   // If we have an integer seteq/setne, turn it into a compare against zero
1214   // by xor'ing the rhs with the lhs, which is faster than setting a
1215   // condition register, reading it back out, and masking the correct bit.  The
1216   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1217   // the result to other bit-twiddling opportunities.
1218   MVT LHSVT = Op.getOperand(0).getValueType();
1219   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1220     MVT VT = Op.getValueType();
1221     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1222                                 Op.getOperand(1));
1223     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1224   }
1225   return SDValue();
1226 }
1227
1228 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1229                               int VarArgsFrameIndex,
1230                               int VarArgsStackOffset,
1231                               unsigned VarArgsNumGPR,
1232                               unsigned VarArgsNumFPR,
1233                               const PPCSubtarget &Subtarget) {
1234
1235   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1236   return SDValue(); // Not reached
1237 }
1238
1239 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1240   SDValue Chain = Op.getOperand(0);
1241   SDValue Trmp = Op.getOperand(1); // trampoline
1242   SDValue FPtr = Op.getOperand(2); // nested function
1243   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1244   DebugLoc dl = Op.getDebugLoc();
1245
1246   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1247   bool isPPC64 = (PtrVT == MVT::i64);
1248   const Type *IntPtrTy =
1249     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType();
1250
1251   TargetLowering::ArgListTy Args;
1252   TargetLowering::ArgListEntry Entry;
1253
1254   Entry.Ty = IntPtrTy;
1255   Entry.Node = Trmp; Args.push_back(Entry);
1256
1257   // TrampSize == (isPPC64 ? 48 : 40);
1258   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1259                                isPPC64 ? MVT::i64 : MVT::i32);
1260   Args.push_back(Entry);
1261
1262   Entry.Node = FPtr; Args.push_back(Entry);
1263   Entry.Node = Nest; Args.push_back(Entry);
1264
1265   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1266   std::pair<SDValue, SDValue> CallResult =
1267     LowerCallTo(Chain, Op.getValueType().getTypeForMVT(), false, false,
1268                 false, false, CallingConv::C, false,
1269                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1270                 Args, DAG, dl);
1271
1272   SDValue Ops[] =
1273     { CallResult.first, CallResult.second };
1274
1275   return DAG.getMergeValues(Ops, 2, dl);
1276 }
1277
1278 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1279                                         int VarArgsFrameIndex,
1280                                         int VarArgsStackOffset,
1281                                         unsigned VarArgsNumGPR,
1282                                         unsigned VarArgsNumFPR,
1283                                         const PPCSubtarget &Subtarget) {
1284   DebugLoc dl = Op.getDebugLoc();
1285
1286   if (Subtarget.isMachoABI()) {
1287     // vastart just stores the address of the VarArgsFrameIndex slot into the
1288     // memory location argument.
1289     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1290     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1291     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1292     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1293   }
1294
1295   // For ELF 32 ABI we follow the layout of the va_list struct.
1296   // We suppose the given va_list is already allocated.
1297   //
1298   // typedef struct {
1299   //  char gpr;     /* index into the array of 8 GPRs
1300   //                 * stored in the register save area
1301   //                 * gpr=0 corresponds to r3,
1302   //                 * gpr=1 to r4, etc.
1303   //                 */
1304   //  char fpr;     /* index into the array of 8 FPRs
1305   //                 * stored in the register save area
1306   //                 * fpr=0 corresponds to f1,
1307   //                 * fpr=1 to f2, etc.
1308   //                 */
1309   //  char *overflow_arg_area;
1310   //                /* location on stack that holds
1311   //                 * the next overflow argument
1312   //                 */
1313   //  char *reg_save_area;
1314   //               /* where r3:r10 and f1:f8 (if saved)
1315   //                * are stored
1316   //                */
1317   // } va_list[1];
1318
1319
1320   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1321   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1322
1323
1324   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1325
1326   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1327   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1328
1329   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1330   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1331
1332   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1333   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1334
1335   uint64_t FPROffset = 1;
1336   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1337
1338   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1339
1340   // Store first byte : number of int regs
1341   SDValue firstStore = DAG.getStore(Op.getOperand(0), dl, ArgGPR,
1342                                       Op.getOperand(1), SV, 0);
1343   uint64_t nextOffset = FPROffset;
1344   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1345                                   ConstFPROffset);
1346
1347   // Store second byte : number of float regs
1348   SDValue secondStore =
1349     DAG.getStore(firstStore, dl, ArgFPR, nextPtr, SV, nextOffset);
1350   nextOffset += StackOffset;
1351   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1352
1353   // Store second word : arguments given on stack
1354   SDValue thirdStore =
1355     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr, SV, nextOffset);
1356   nextOffset += FrameOffset;
1357   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1358
1359   // Store third word : arguments given in registers
1360   return DAG.getStore(thirdStore, dl, FR, nextPtr, SV, nextOffset);
1361
1362 }
1363
1364 #include "PPCGenCallingConv.inc"
1365
1366 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1367 /// depending on which subtarget is selected.
1368 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1369   if (Subtarget.isMachoABI()) {
1370     static const unsigned FPR[] = {
1371       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1372       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1373     };
1374     return FPR;
1375   }
1376
1377
1378   static const unsigned FPR[] = {
1379     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1380     PPC::F8
1381   };
1382   return FPR;
1383 }
1384
1385 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1386 /// the stack.
1387 static unsigned CalculateStackSlotSize(SDValue Arg, ISD::ArgFlagsTy Flags,
1388                                        bool isVarArg, unsigned PtrByteSize) {
1389   MVT ArgVT = Arg.getValueType();
1390   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1391   if (Flags.isByVal())
1392     ArgSize = Flags.getByValSize();
1393   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1394
1395   return ArgSize;
1396 }
1397
1398 SDValue
1399 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1400                                          SelectionDAG &DAG,
1401                                          int &VarArgsFrameIndex,
1402                                          int &VarArgsStackOffset,
1403                                          unsigned &VarArgsNumGPR,
1404                                          unsigned &VarArgsNumFPR,
1405                                          const PPCSubtarget &Subtarget) {
1406   // TODO: add description of PPC stack frame format, or at least some docs.
1407   //
1408   MachineFunction &MF = DAG.getMachineFunction();
1409   MachineFrameInfo *MFI = MF.getFrameInfo();
1410   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1411   SmallVector<SDValue, 8> ArgValues;
1412   SDValue Root = Op.getOperand(0);
1413   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1414   DebugLoc dl = Op.getDebugLoc();
1415
1416   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1417   bool isPPC64 = PtrVT == MVT::i64;
1418   bool isMachoABI = Subtarget.isMachoABI();
1419   bool isELF32_ABI = Subtarget.isELF32_ABI();
1420   // Potential tail calls could cause overwriting of argument stack slots.
1421   unsigned CC = MF.getFunction()->getCallingConv();
1422   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1423   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1424
1425   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1426   // Area that is at least reserved in caller of this function.
1427   unsigned MinReservedArea = ArgOffset;
1428
1429   static const unsigned GPR_32[] = {           // 32-bit registers.
1430     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1431     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1432   };
1433   static const unsigned GPR_64[] = {           // 64-bit registers.
1434     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1435     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1436   };
1437
1438   static const unsigned *FPR = GetFPR(Subtarget);
1439
1440   static const unsigned VR[] = {
1441     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1442     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1443   };
1444
1445   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1446   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1447   const unsigned Num_VR_Regs  = array_lengthof( VR);
1448
1449   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1450
1451   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1452
1453   // In 32-bit non-varargs functions, the stack space for vectors is after the
1454   // stack space for non-vectors.  We do not use this space unless we have
1455   // too many vectors to fit in registers, something that only occurs in
1456   // constructed examples:), but we have to walk the arglist to figure
1457   // that out...for the pathological case, compute VecArgOffset as the
1458   // start of the vector parameter area.  Computing VecArgOffset is the
1459   // entire point of the following loop.
1460   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1461   // to handle Elf here.
1462   unsigned VecArgOffset = ArgOffset;
1463   if (!isVarArg && !isPPC64) {
1464     for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e;
1465          ++ArgNo) {
1466       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1467       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1468       ISD::ArgFlagsTy Flags =
1469         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1470
1471       if (Flags.isByVal()) {
1472         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1473         ObjSize = Flags.getByValSize();
1474         unsigned ArgSize =
1475                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1476         VecArgOffset += ArgSize;
1477         continue;
1478       }
1479
1480       switch(ObjectVT.getSimpleVT()) {
1481       default: assert(0 && "Unhandled argument type!");
1482       case MVT::i32:
1483       case MVT::f32:
1484         VecArgOffset += isPPC64 ? 8 : 4;
1485         break;
1486       case MVT::i64:  // PPC64
1487       case MVT::f64:
1488         VecArgOffset += 8;
1489         break;
1490       case MVT::v4f32:
1491       case MVT::v4i32:
1492       case MVT::v8i16:
1493       case MVT::v16i8:
1494         // Nothing to do, we're only looking at Nonvector args here.
1495         break;
1496       }
1497     }
1498   }
1499   // We've found where the vector parameter area in memory is.  Skip the
1500   // first 12 parameters; these don't use that memory.
1501   VecArgOffset = ((VecArgOffset+15)/16)*16;
1502   VecArgOffset += 12*16;
1503
1504   // Add DAG nodes to load the arguments or copy them out of registers.  On
1505   // entry to a function on PPC, the arguments start after the linkage area,
1506   // although the first ones are often in registers.
1507   //
1508   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1509   // represented with two words (long long or double) must be copied to an
1510   // even GPR_idx value or to an even ArgOffset value.
1511
1512   SmallVector<SDValue, 8> MemOps;
1513   unsigned nAltivecParamsAtEnd = 0;
1514   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues() - 1;
1515        ArgNo != e; ++ArgNo) {
1516     SDValue ArgVal;
1517     bool needsLoad = false;
1518     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1519     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1520     unsigned ArgSize = ObjSize;
1521     ISD::ArgFlagsTy Flags =
1522       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1523     // See if next argument requires stack alignment in ELF
1524     bool Align = Flags.isSplit();
1525
1526     unsigned CurArgOffset = ArgOffset;
1527
1528     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1529     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1530         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1531       if (isVarArg || isPPC64) {
1532         MinReservedArea = ((MinReservedArea+15)/16)*16;
1533         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1534                                                   Flags,
1535                                                   isVarArg,
1536                                                   PtrByteSize);
1537       } else  nAltivecParamsAtEnd++;
1538     } else
1539       // Calculate min reserved area.
1540       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1541                                                 Flags,
1542                                                 isVarArg,
1543                                                 PtrByteSize);
1544
1545     // FIXME alignment for ELF may not be right
1546     // FIXME the codegen can be much improved in some cases.
1547     // We do not have to keep everything in memory.
1548     if (Flags.isByVal()) {
1549       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1550       ObjSize = Flags.getByValSize();
1551       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1552       // Double word align in ELF
1553       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1554       // Objects of size 1 and 2 are right justified, everything else is
1555       // left justified.  This means the memory address is adjusted forwards.
1556       if (ObjSize==1 || ObjSize==2) {
1557         CurArgOffset = CurArgOffset + (4 - ObjSize);
1558       }
1559       // The value of the object is its address.
1560       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1561       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1562       ArgValues.push_back(FIN);
1563       if (ObjSize==1 || ObjSize==2) {
1564         if (GPR_idx != Num_GPR_Regs) {
1565           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1566           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1567           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1568           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1569                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1570           MemOps.push_back(Store);
1571           ++GPR_idx;
1572           if (isMachoABI) ArgOffset += PtrByteSize;
1573         } else {
1574           ArgOffset += PtrByteSize;
1575         }
1576         continue;
1577       }
1578       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1579         // Store whatever pieces of the object are in registers
1580         // to memory.  ArgVal will be address of the beginning of
1581         // the object.
1582         if (GPR_idx != Num_GPR_Regs) {
1583           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1584           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1585           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1586           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1587           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1588           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1589           MemOps.push_back(Store);
1590           ++GPR_idx;
1591           if (isMachoABI) ArgOffset += PtrByteSize;
1592         } else {
1593           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1594           break;
1595         }
1596       }
1597       continue;
1598     }
1599
1600     switch (ObjectVT.getSimpleVT()) {
1601     default: assert(0 && "Unhandled argument type!");
1602     case MVT::i32:
1603       if (!isPPC64) {
1604         // Double word align in ELF
1605         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1606
1607         if (GPR_idx != Num_GPR_Regs) {
1608           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1609           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1610           ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
1611           ++GPR_idx;
1612         } else {
1613           needsLoad = true;
1614           ArgSize = PtrByteSize;
1615         }
1616         // Stack align in ELF
1617         if (needsLoad && Align && isELF32_ABI)
1618           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1619         // All int arguments reserve stack space in Macho ABI.
1620         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1621         break;
1622       }
1623       // FALLTHROUGH
1624     case MVT::i64:  // PPC64
1625       if (GPR_idx != Num_GPR_Regs) {
1626         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1627         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1628         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1629
1630         if (ObjectVT == MVT::i32) {
1631           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1632           // value to MVT::i64 and then truncate to the correct register size.
1633           if (Flags.isSExt())
1634             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1635                                  DAG.getValueType(ObjectVT));
1636           else if (Flags.isZExt())
1637             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1638                                  DAG.getValueType(ObjectVT));
1639
1640           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1641         }
1642
1643         ++GPR_idx;
1644       } else {
1645         needsLoad = true;
1646         ArgSize = PtrByteSize;
1647       }
1648       // All int arguments reserve stack space in Macho ABI.
1649       if (isMachoABI || needsLoad) ArgOffset += 8;
1650       break;
1651
1652     case MVT::f32:
1653     case MVT::f64:
1654       // Every 4 bytes of argument space consumes one of the GPRs available for
1655       // argument passing.
1656       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1657         ++GPR_idx;
1658         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1659           ++GPR_idx;
1660       }
1661       if (FPR_idx != Num_FPR_Regs) {
1662         unsigned VReg;
1663         if (ObjectVT == MVT::f32)
1664           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1665         else
1666           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1667         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1668         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1669         ++FPR_idx;
1670       } else {
1671         needsLoad = true;
1672       }
1673
1674       // Stack align in ELF
1675       if (needsLoad && Align && isELF32_ABI)
1676         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1677       // All FP arguments reserve stack space in Macho ABI.
1678       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1679       break;
1680     case MVT::v4f32:
1681     case MVT::v4i32:
1682     case MVT::v8i16:
1683     case MVT::v16i8:
1684       // Note that vector arguments in registers don't reserve stack space,
1685       // except in varargs functions.
1686       if (VR_idx != Num_VR_Regs) {
1687         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1688         RegInfo.addLiveIn(VR[VR_idx], VReg);
1689         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1690         if (isVarArg) {
1691           while ((ArgOffset % 16) != 0) {
1692             ArgOffset += PtrByteSize;
1693             if (GPR_idx != Num_GPR_Regs)
1694               GPR_idx++;
1695           }
1696           ArgOffset += 16;
1697           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1698         }
1699         ++VR_idx;
1700       } else {
1701         if (!isVarArg && !isPPC64) {
1702           // Vectors go after all the nonvectors.
1703           CurArgOffset = VecArgOffset;
1704           VecArgOffset += 16;
1705         } else {
1706           // Vectors are aligned.
1707           ArgOffset = ((ArgOffset+15)/16)*16;
1708           CurArgOffset = ArgOffset;
1709           ArgOffset += 16;
1710         }
1711         needsLoad = true;
1712       }
1713       break;
1714     }
1715
1716     // We need to load the argument to a virtual register if we determined above
1717     // that we ran out of physical registers of the appropriate type.
1718     if (needsLoad) {
1719       int FI = MFI->CreateFixedObject(ObjSize,
1720                                       CurArgOffset + (ArgSize - ObjSize),
1721                                       isImmutable);
1722       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1723       ArgVal = DAG.getLoad(ObjectVT, dl, Root, FIN, NULL, 0);
1724     }
1725
1726     ArgValues.push_back(ArgVal);
1727   }
1728
1729   // Set the size that is at least reserved in caller of this function.  Tail
1730   // call optimized function's reserved stack space needs to be aligned so that
1731   // taking the difference between two stack areas will result in an aligned
1732   // stack.
1733   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1734   // Add the Altivec parameters at the end, if needed.
1735   if (nAltivecParamsAtEnd) {
1736     MinReservedArea = ((MinReservedArea+15)/16)*16;
1737     MinReservedArea += 16*nAltivecParamsAtEnd;
1738   }
1739   MinReservedArea =
1740     std::max(MinReservedArea,
1741              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1742   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1743     getStackAlignment();
1744   unsigned AlignMask = TargetAlign-1;
1745   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1746   FI->setMinReservedArea(MinReservedArea);
1747
1748   // If the function takes variable number of arguments, make a frame index for
1749   // the start of the first vararg value... for expansion of llvm.va_start.
1750   if (isVarArg) {
1751
1752     int depth;
1753     if (isELF32_ABI) {
1754       VarArgsNumGPR = GPR_idx;
1755       VarArgsNumFPR = FPR_idx;
1756
1757       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1758       // pointer.
1759       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1760                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1761                 PtrVT.getSizeInBits()/8);
1762
1763       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1764                                                   ArgOffset);
1765
1766     }
1767     else
1768       depth = ArgOffset;
1769
1770     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1771                                                depth);
1772     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1773
1774     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1775     // stored to the VarArgsFrameIndex on the stack.
1776     if (isELF32_ABI) {
1777       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1778         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1779         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1780         MemOps.push_back(Store);
1781         // Increment the address by four for the next argument to store
1782         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1783         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1784       }
1785     }
1786
1787     // If this function is vararg, store any remaining integer argument regs
1788     // to their spots on the stack so that they may be loaded by deferencing the
1789     // result of va_next.
1790     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1791       unsigned VReg;
1792       if (isPPC64)
1793         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1794       else
1795         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1796
1797       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1798       SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1799       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1800       MemOps.push_back(Store);
1801       // Increment the address by four for the next argument to store
1802       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1803       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1804     }
1805
1806     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1807     // on the stack.
1808     if (isELF32_ABI) {
1809       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1810         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1811         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1812         MemOps.push_back(Store);
1813         // Increment the address by eight for the next argument to store
1814         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1815                                            PtrVT);
1816         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1817       }
1818
1819       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1820         unsigned VReg;
1821         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1822
1823         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1824         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::f64);
1825         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1826         MemOps.push_back(Store);
1827         // Increment the address by eight for the next argument to store
1828         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1829                                            PtrVT);
1830         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1831       }
1832     }
1833   }
1834
1835   if (!MemOps.empty())
1836     Root = DAG.getNode(ISD::TokenFactor, dl,
1837                        MVT::Other, &MemOps[0], MemOps.size());
1838
1839   ArgValues.push_back(Root);
1840
1841   // Return the new list of results.
1842   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1843                      &ArgValues[0], ArgValues.size());
1844 }
1845
1846 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1847 /// linkage area.
1848 static unsigned
1849 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1850                                      bool isPPC64,
1851                                      bool isMachoABI,
1852                                      bool isVarArg,
1853                                      unsigned CC,
1854                                      CallSDNode *TheCall,
1855                                      unsigned &nAltivecParamsAtEnd) {
1856   // Count how many bytes are to be pushed on the stack, including the linkage
1857   // area, and parameter passing area.  We start with 24/48 bytes, which is
1858   // prereserved space for [SP][CR][LR][3 x unused].
1859   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1860   unsigned NumOps = TheCall->getNumArgs();
1861   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1862
1863   // Add up all the space actually used.
1864   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1865   // they all go in registers, but we must reserve stack space for them for
1866   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1867   // assigned stack space in order, with padding so Altivec parameters are
1868   // 16-byte aligned.
1869   nAltivecParamsAtEnd = 0;
1870   for (unsigned i = 0; i != NumOps; ++i) {
1871     SDValue Arg = TheCall->getArg(i);
1872     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1873     MVT ArgVT = Arg.getValueType();
1874     // Varargs Altivec parameters are padded to a 16 byte boundary.
1875     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1876         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1877       if (!isVarArg && !isPPC64) {
1878         // Non-varargs Altivec parameters go after all the non-Altivec
1879         // parameters; handle those later so we know how much padding we need.
1880         nAltivecParamsAtEnd++;
1881         continue;
1882       }
1883       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1884       NumBytes = ((NumBytes+15)/16)*16;
1885     }
1886     NumBytes += CalculateStackSlotSize(Arg, Flags, isVarArg, PtrByteSize);
1887   }
1888
1889    // Allow for Altivec parameters at the end, if needed.
1890   if (nAltivecParamsAtEnd) {
1891     NumBytes = ((NumBytes+15)/16)*16;
1892     NumBytes += 16*nAltivecParamsAtEnd;
1893   }
1894
1895   // The prolog code of the callee may store up to 8 GPR argument registers to
1896   // the stack, allowing va_start to index over them in memory if its varargs.
1897   // Because we cannot tell if this is needed on the caller side, we have to
1898   // conservatively assume that it is needed.  As such, make sure we have at
1899   // least enough stack space for the caller to store the 8 GPRs.
1900   NumBytes = std::max(NumBytes,
1901                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1902
1903   // Tail call needs the stack to be aligned.
1904   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1905     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1906       getStackAlignment();
1907     unsigned AlignMask = TargetAlign-1;
1908     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1909   }
1910
1911   return NumBytes;
1912 }
1913
1914 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1915 /// adjusted to accomodate the arguments for the tailcall.
1916 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1917                                    unsigned ParamSize) {
1918
1919   if (!IsTailCall) return 0;
1920
1921   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1922   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1923   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1924   // Remember only if the new adjustement is bigger.
1925   if (SPDiff < FI->getTailCallSPDelta())
1926     FI->setTailCallSPDelta(SPDiff);
1927
1928   return SPDiff;
1929 }
1930
1931 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1932 /// following the call is a return. A function is eligible if caller/callee
1933 /// calling conventions match, currently only fastcc supports tail calls, and
1934 /// the function CALL is immediatly followed by a RET.
1935 bool
1936 PPCTargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1937                                                      SDValue Ret,
1938                                                      SelectionDAG& DAG) const {
1939   // Variable argument functions are not supported.
1940   if (!PerformTailCallOpt || TheCall->isVarArg())
1941     return false;
1942
1943   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1944     MachineFunction &MF = DAG.getMachineFunction();
1945     unsigned CallerCC = MF.getFunction()->getCallingConv();
1946     unsigned CalleeCC = TheCall->getCallingConv();
1947     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1948       // Functions containing by val parameters are not supported.
1949       for (unsigned i = 0; i != TheCall->getNumArgs(); i++) {
1950          ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1951          if (Flags.isByVal()) return false;
1952       }
1953
1954       SDValue Callee = TheCall->getCallee();
1955       // Non PIC/GOT  tail calls are supported.
1956       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1957         return true;
1958
1959       // At the moment we can only do local tail calls (in same module, hidden
1960       // or protected) if we are generating PIC.
1961       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1962         return G->getGlobal()->hasHiddenVisibility()
1963             || G->getGlobal()->hasProtectedVisibility();
1964     }
1965   }
1966
1967   return false;
1968 }
1969
1970 /// isCallCompatibleAddress - Return the immediate to use if the specified
1971 /// 32-bit value is representable in the immediate field of a BxA instruction.
1972 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1973   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1974   if (!C) return 0;
1975
1976   int Addr = C->getZExtValue();
1977   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1978       (Addr << 6 >> 6) != Addr)
1979     return 0;  // Top 6 bits have to be sext of immediate.
1980
1981   return DAG.getConstant((int)C->getZExtValue() >> 2,
1982                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
1983 }
1984
1985 namespace {
1986
1987 struct TailCallArgumentInfo {
1988   SDValue Arg;
1989   SDValue FrameIdxOp;
1990   int       FrameIdx;
1991
1992   TailCallArgumentInfo() : FrameIdx(0) {}
1993 };
1994
1995 }
1996
1997 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
1998 static void
1999 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2000                                            SDValue Chain,
2001                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2002                    SmallVector<SDValue, 8> &MemOpChains,
2003                    DebugLoc dl) {
2004   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2005     SDValue Arg = TailCallArgs[i].Arg;
2006     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2007     int FI = TailCallArgs[i].FrameIdx;
2008     // Store relative to framepointer.
2009     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2010                                        PseudoSourceValue::getFixedStack(FI),
2011                                        0));
2012   }
2013 }
2014
2015 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2016 /// the appropriate stack slot for the tail call optimized function call.
2017 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2018                                                MachineFunction &MF,
2019                                                SDValue Chain,
2020                                                SDValue OldRetAddr,
2021                                                SDValue OldFP,
2022                                                int SPDiff,
2023                                                bool isPPC64,
2024                                                bool isMachoABI,
2025                                                DebugLoc dl) {
2026   if (SPDiff) {
2027     // Calculate the new stack slot for the return address.
2028     int SlotSize = isPPC64 ? 8 : 4;
2029     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2030                                                                    isMachoABI);
2031     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2032                                                           NewRetAddrLoc);
2033     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
2034                                                                     isMachoABI);
2035     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
2036
2037     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2038     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2039     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2040                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
2041     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2042     Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2043                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
2044   }
2045   return Chain;
2046 }
2047
2048 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2049 /// the position of the argument.
2050 static void
2051 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2052                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2053                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2054   int Offset = ArgOffset + SPDiff;
2055   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2056   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
2057   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2058   SDValue FIN = DAG.getFrameIndex(FI, VT);
2059   TailCallArgumentInfo Info;
2060   Info.Arg = Arg;
2061   Info.FrameIdxOp = FIN;
2062   Info.FrameIdx = FI;
2063   TailCallArguments.push_back(Info);
2064 }
2065
2066 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2067 /// stack slot. Returns the chain as result and the loaded frame pointers in
2068 /// LROpOut/FPOpout. Used when tail calling.
2069 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2070                                                         int SPDiff,
2071                                                         SDValue Chain,
2072                                                         SDValue &LROpOut,
2073                                                         SDValue &FPOpOut,
2074                                                         DebugLoc dl) {
2075   if (SPDiff) {
2076     // Load the LR and FP stack slot for later adjusting.
2077     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2078     LROpOut = getReturnAddrFrameIndex(DAG);
2079     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, NULL, 0);
2080     Chain = SDValue(LROpOut.getNode(), 1);
2081     FPOpOut = getFramePointerFrameIndex(DAG);
2082     FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, NULL, 0);
2083     Chain = SDValue(FPOpOut.getNode(), 1);
2084   }
2085   return Chain;
2086 }
2087
2088 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2089 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2090 /// specified by the specific parameter attribute. The copy will be passed as
2091 /// a byval function parameter.
2092 /// Sometimes what we are copying is the end of a larger object, the part that
2093 /// does not fit in registers.
2094 static SDValue
2095 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2096                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2097                           unsigned Size, DebugLoc dl) {
2098   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2099   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2100                        false, NULL, 0, NULL, 0);
2101 }
2102
2103 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2104 /// tail calls.
2105 static void
2106 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2107                  SDValue Arg, SDValue PtrOff, int SPDiff,
2108                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2109                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2110                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments,
2111                  DebugLoc dl) {
2112   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2113   if (!isTailCall) {
2114     if (isVector) {
2115       SDValue StackPtr;
2116       if (isPPC64)
2117         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2118       else
2119         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2120       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2121                            DAG.getConstant(ArgOffset, PtrVT));
2122     }
2123     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0));
2124   // Calculate and remember argument location.
2125   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2126                                   TailCallArguments);
2127 }
2128
2129 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2130                                        const PPCSubtarget &Subtarget,
2131                                        TargetMachine &TM) {
2132   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
2133   SDValue Chain  = TheCall->getChain();
2134   bool isVarArg   = TheCall->isVarArg();
2135   unsigned CC     = TheCall->getCallingConv();
2136   bool isTailCall = TheCall->isTailCall()
2137                  && CC == CallingConv::Fast && PerformTailCallOpt;
2138   SDValue Callee = TheCall->getCallee();
2139   unsigned NumOps  = TheCall->getNumArgs();
2140   DebugLoc dl = TheCall->getDebugLoc();
2141
2142   bool isMachoABI = Subtarget.isMachoABI();
2143   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2144
2145   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2146   bool isPPC64 = PtrVT == MVT::i64;
2147   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2148
2149   MachineFunction &MF = DAG.getMachineFunction();
2150
2151   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2152   // SelectExpr to use to put the arguments in the appropriate registers.
2153   std::vector<SDValue> args_to_use;
2154
2155   // Mark this function as potentially containing a function that contains a
2156   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2157   // and restoring the callers stack pointer in this functions epilog. This is
2158   // done because by tail calling the called function might overwrite the value
2159   // in this function's (MF) stack pointer stack slot 0(SP).
2160   if (PerformTailCallOpt && CC==CallingConv::Fast)
2161     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2162
2163   unsigned nAltivecParamsAtEnd = 0;
2164
2165   // Count how many bytes are to be pushed on the stack, including the linkage
2166   // area, and parameter passing area.  We start with 24/48 bytes, which is
2167   // prereserved space for [SP][CR][LR][3 x unused].
2168   unsigned NumBytes =
2169     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2170                                          TheCall, nAltivecParamsAtEnd);
2171
2172   // Calculate by how many bytes the stack has to be adjusted in case of tail
2173   // call optimization.
2174   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2175
2176   // Adjust the stack pointer for the new arguments...
2177   // These operations are automatically eliminated by the prolog/epilog pass
2178   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2179   SDValue CallSeqStart = Chain;
2180
2181   // Load the return address and frame pointer so it can be move somewhere else
2182   // later.
2183   SDValue LROp, FPOp;
2184   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, dl);
2185
2186   // Set up a copy of the stack pointer for use loading and storing any
2187   // arguments that may not fit in the registers available for argument
2188   // passing.
2189   SDValue StackPtr;
2190   if (isPPC64)
2191     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2192   else
2193     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2194
2195   // Figure out which arguments are going to go in registers, and which in
2196   // memory.  Also, if this is a vararg function, floating point operations
2197   // must be stored to our stack, and loaded into integer regs as well, if
2198   // any integer regs are available for argument passing.
2199   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2200   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2201
2202   static const unsigned GPR_32[] = {           // 32-bit registers.
2203     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2204     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2205   };
2206   static const unsigned GPR_64[] = {           // 64-bit registers.
2207     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2208     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2209   };
2210   static const unsigned *FPR = GetFPR(Subtarget);
2211
2212   static const unsigned VR[] = {
2213     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2214     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2215   };
2216   const unsigned NumGPRs = array_lengthof(GPR_32);
2217   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2218   const unsigned NumVRs  = array_lengthof( VR);
2219
2220   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2221
2222   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2223   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2224
2225   SmallVector<SDValue, 8> MemOpChains;
2226   for (unsigned i = 0; i != NumOps; ++i) {
2227     bool inMem = false;
2228     SDValue Arg = TheCall->getArg(i);
2229     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
2230     // See if next argument requires stack alignment in ELF
2231     bool Align = Flags.isSplit();
2232
2233     // PtrOff will be used to store the current argument to the stack if a
2234     // register cannot be found for it.
2235     SDValue PtrOff;
2236
2237     // Stack align in ELF 32
2238     if (isELF32_ABI && Align)
2239       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2240                                StackPtr.getValueType());
2241     else
2242       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2243
2244     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
2245
2246     // On PPC64, promote integers to 64-bit values.
2247     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2248       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2249       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2250       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
2251     }
2252
2253     // FIXME Elf untested, what are alignment rules?
2254     // FIXME memcpy is used way more than necessary.  Correctness first.
2255     if (Flags.isByVal()) {
2256       unsigned Size = Flags.getByValSize();
2257       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2258       if (Size==1 || Size==2) {
2259         // Very small objects are passed right-justified.
2260         // Everything else is passed left-justified.
2261         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2262         if (GPR_idx != NumGPRs) {
2263           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
2264                                           NULL, 0, VT);
2265           MemOpChains.push_back(Load.getValue(1));
2266           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2267           if (isMachoABI)
2268             ArgOffset += PtrByteSize;
2269         } else {
2270           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2271           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
2272           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2273                                 CallSeqStart.getNode()->getOperand(0),
2274                                 Flags, DAG, Size, dl);
2275           // This must go outside the CALLSEQ_START..END.
2276           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2277                                CallSeqStart.getNode()->getOperand(1));
2278           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2279                                  NewCallSeqStart.getNode());
2280           Chain = CallSeqStart = NewCallSeqStart;
2281           ArgOffset += PtrByteSize;
2282         }
2283         continue;
2284       }
2285       // Copy entire object into memory.  There are cases where gcc-generated
2286       // code assumes it is there, even if it could be put entirely into
2287       // registers.  (This is not what the doc says.)
2288       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2289                             CallSeqStart.getNode()->getOperand(0),
2290                             Flags, DAG, Size, dl);
2291       // This must go outside the CALLSEQ_START..END.
2292       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2293                            CallSeqStart.getNode()->getOperand(1));
2294       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2295       Chain = CallSeqStart = NewCallSeqStart;
2296       // And copy the pieces of it that fit into registers.
2297       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2298         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2299         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
2300         if (GPR_idx != NumGPRs) {
2301           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg, NULL, 0);
2302           MemOpChains.push_back(Load.getValue(1));
2303           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2304           if (isMachoABI)
2305             ArgOffset += PtrByteSize;
2306         } else {
2307           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2308           break;
2309         }
2310       }
2311       continue;
2312     }
2313
2314     switch (Arg.getValueType().getSimpleVT()) {
2315     default: assert(0 && "Unexpected ValueType for argument!");
2316     case MVT::i32:
2317     case MVT::i64:
2318       // Double word align in ELF
2319       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2320       if (GPR_idx != NumGPRs) {
2321         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2322       } else {
2323         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2324                          isPPC64, isTailCall, false, MemOpChains,
2325                          TailCallArguments, dl);
2326         inMem = true;
2327       }
2328       if (inMem || isMachoABI) {
2329         // Stack align in ELF
2330         if (isELF32_ABI && Align)
2331           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2332
2333         ArgOffset += PtrByteSize;
2334       }
2335       break;
2336     case MVT::f32:
2337     case MVT::f64:
2338       if (FPR_idx != NumFPRs) {
2339         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2340
2341         if (isVarArg) {
2342           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2343           MemOpChains.push_back(Store);
2344
2345           // Float varargs are always shadowed in available integer registers
2346           if (GPR_idx != NumGPRs) {
2347             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2348             MemOpChains.push_back(Load.getValue(1));
2349             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2350                                                                 Load));
2351           }
2352           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2353             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2354             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
2355             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2356             MemOpChains.push_back(Load.getValue(1));
2357             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2358                                                                 Load));
2359           }
2360         } else {
2361           // If we have any FPRs remaining, we may also have GPRs remaining.
2362           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2363           // GPRs.
2364           if (isMachoABI) {
2365             if (GPR_idx != NumGPRs)
2366               ++GPR_idx;
2367             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2368                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2369               ++GPR_idx;
2370           }
2371         }
2372       } else {
2373         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2374                          isPPC64, isTailCall, false, MemOpChains,
2375                          TailCallArguments, dl);
2376         inMem = true;
2377       }
2378       if (inMem || isMachoABI) {
2379         // Stack align in ELF
2380         if (isELF32_ABI && Align)
2381           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2382         if (isPPC64)
2383           ArgOffset += 8;
2384         else
2385           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2386       }
2387       break;
2388     case MVT::v4f32:
2389     case MVT::v4i32:
2390     case MVT::v8i16:
2391     case MVT::v16i8:
2392       if (isVarArg) {
2393         // These go aligned on the stack, or in the corresponding R registers
2394         // when within range.  The Darwin PPC ABI doc claims they also go in
2395         // V registers; in fact gcc does this only for arguments that are
2396         // prototyped, not for those that match the ...  We do it for all
2397         // arguments, seems to work.
2398         while (ArgOffset % 16 !=0) {
2399           ArgOffset += PtrByteSize;
2400           if (GPR_idx != NumGPRs)
2401             GPR_idx++;
2402         }
2403         // We could elide this store in the case where the object fits
2404         // entirely in R registers.  Maybe later.
2405         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2406                             DAG.getConstant(ArgOffset, PtrVT));
2407         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2408         MemOpChains.push_back(Store);
2409         if (VR_idx != NumVRs) {
2410           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff, NULL, 0);
2411           MemOpChains.push_back(Load.getValue(1));
2412           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2413         }
2414         ArgOffset += 16;
2415         for (unsigned i=0; i<16; i+=PtrByteSize) {
2416           if (GPR_idx == NumGPRs)
2417             break;
2418           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
2419                                   DAG.getConstant(i, PtrVT));
2420           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, NULL, 0);
2421           MemOpChains.push_back(Load.getValue(1));
2422           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2423         }
2424         break;
2425       }
2426
2427       // Non-varargs Altivec params generally go in registers, but have
2428       // stack space allocated at the end.
2429       if (VR_idx != NumVRs) {
2430         // Doesn't have GPR space allocated.
2431         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2432       } else if (nAltivecParamsAtEnd==0) {
2433         // We are emitting Altivec params in order.
2434         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2435                          isPPC64, isTailCall, true, MemOpChains,
2436                          TailCallArguments, dl);
2437         ArgOffset += 16;
2438       }
2439       break;
2440     }
2441   }
2442   // If all Altivec parameters fit in registers, as they usually do,
2443   // they get stack space following the non-Altivec parameters.  We
2444   // don't track this here because nobody below needs it.
2445   // If there are more Altivec parameters than fit in registers emit
2446   // the stores here.
2447   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2448     unsigned j = 0;
2449     // Offset is aligned; skip 1st 12 params which go in V registers.
2450     ArgOffset = ((ArgOffset+15)/16)*16;
2451     ArgOffset += 12*16;
2452     for (unsigned i = 0; i != NumOps; ++i) {
2453       SDValue Arg = TheCall->getArg(i);
2454       MVT ArgType = Arg.getValueType();
2455       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2456           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2457         if (++j > NumVRs) {
2458           SDValue PtrOff;
2459           // We are emitting Altivec params in order.
2460           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2461                            isPPC64, isTailCall, true, MemOpChains,
2462                            TailCallArguments, dl);
2463           ArgOffset += 16;
2464         }
2465       }
2466     }
2467   }
2468
2469   if (!MemOpChains.empty())
2470     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2471                         &MemOpChains[0], MemOpChains.size());
2472
2473   // Build a sequence of copy-to-reg nodes chained together with token chain
2474   // and flag operands which copy the outgoing args into the appropriate regs.
2475   SDValue InFlag;
2476   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2477     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2478                              RegsToPass[i].second, InFlag);
2479     InFlag = Chain.getValue(1);
2480   }
2481
2482   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2483   if (isVarArg && isELF32_ABI) {
2484     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, dl, MVT::i32), 0);
2485     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2486     InFlag = Chain.getValue(1);
2487   }
2488
2489   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2490   // might overwrite each other in case of tail call optimization.
2491   if (isTailCall) {
2492     SmallVector<SDValue, 8> MemOpChains2;
2493     // Do not flag preceeding copytoreg stuff together with the following stuff.
2494     InFlag = SDValue();
2495     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2496                                       MemOpChains2, dl);
2497     if (!MemOpChains2.empty())
2498       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2499                           &MemOpChains2[0], MemOpChains2.size());
2500
2501     // Store the return address to the appropriate stack slot.
2502     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2503                                           isPPC64, isMachoABI, dl);
2504   }
2505
2506   // Emit callseq_end just before tailcall node.
2507   if (isTailCall) {
2508     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2509                                DAG.getIntPtrConstant(0, true), InFlag);
2510     InFlag = Chain.getValue(1);
2511   }
2512
2513   std::vector<MVT> NodeTys;
2514   NodeTys.push_back(MVT::Other);   // Returns a chain
2515   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2516
2517   SmallVector<SDValue, 8> Ops;
2518   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2519
2520   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2521   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2522   // node so that legalize doesn't hack it.
2523   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2524     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2525   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2526     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2527   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2528     // If this is an absolute destination address, use the munged value.
2529     Callee = SDValue(Dest, 0);
2530   else {
2531     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2532     // to do the call, we can't use PPCISD::CALL.
2533     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2534     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2535                         2 + (InFlag.getNode() != 0));
2536     InFlag = Chain.getValue(1);
2537
2538     // Copy the callee address into R12/X12 on darwin.
2539     if (isMachoABI) {
2540       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2541       Chain = DAG.getCopyToReg(Chain, dl, Reg, Callee, InFlag);
2542       InFlag = Chain.getValue(1);
2543     }
2544
2545     NodeTys.clear();
2546     NodeTys.push_back(MVT::Other);
2547     NodeTys.push_back(MVT::Flag);
2548     Ops.push_back(Chain);
2549     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2550     Callee.setNode(0);
2551     // Add CTR register as callee so a bctr can be emitted later.
2552     if (isTailCall)
2553       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2554   }
2555
2556   // If this is a direct call, pass the chain and the callee.
2557   if (Callee.getNode()) {
2558     Ops.push_back(Chain);
2559     Ops.push_back(Callee);
2560   }
2561   // If this is a tail call add stack pointer delta.
2562   if (isTailCall)
2563     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2564
2565   // Add argument registers to the end of the list so that they are known live
2566   // into the call.
2567   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2568     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2569                                   RegsToPass[i].second.getValueType()));
2570
2571   // When performing tail call optimization the callee pops its arguments off
2572   // the stack. Account for this here so these bytes can be pushed back on in
2573   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2574   int BytesCalleePops =
2575     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2576
2577   if (InFlag.getNode())
2578     Ops.push_back(InFlag);
2579
2580   // Emit tail call.
2581   if (isTailCall) {
2582     assert(InFlag.getNode() &&
2583            "Flag must be set. Depend on flag being set in LowerRET");
2584     Chain = DAG.getNode(PPCISD::TAILCALL, dl,
2585                         TheCall->getVTList(), &Ops[0], Ops.size());
2586     return SDValue(Chain.getNode(), Op.getResNo());
2587   }
2588
2589   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2590   InFlag = Chain.getValue(1);
2591
2592   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2593                              DAG.getIntPtrConstant(BytesCalleePops, true),
2594                              InFlag);
2595   if (TheCall->getValueType(0) != MVT::Other)
2596     InFlag = Chain.getValue(1);
2597
2598   SmallVector<SDValue, 16> ResultVals;
2599   SmallVector<CCValAssign, 16> RVLocs;
2600   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2601   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2602   CCInfo.AnalyzeCallResult(TheCall, RetCC_PPC);
2603
2604   // Copy all of the result registers out of their specified physreg.
2605   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2606     CCValAssign &VA = RVLocs[i];
2607     MVT VT = VA.getValVT();
2608     assert(VA.isRegLoc() && "Can only return in registers!");
2609     Chain = DAG.getCopyFromReg(Chain, dl,
2610                                VA.getLocReg(), VT, InFlag).getValue(1);
2611     ResultVals.push_back(Chain.getValue(0));
2612     InFlag = Chain.getValue(2);
2613   }
2614
2615   // If the function returns void, just return the chain.
2616   if (RVLocs.empty())
2617     return Chain;
2618
2619   // Otherwise, merge everything together with a MERGE_VALUES node.
2620   ResultVals.push_back(Chain);
2621   SDValue Res = DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
2622                             &ResultVals[0], ResultVals.size());
2623   return Res.getValue(Op.getResNo());
2624 }
2625
2626 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2627                                       TargetMachine &TM) {
2628   SmallVector<CCValAssign, 16> RVLocs;
2629   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2630   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2631   DebugLoc dl = Op.getDebugLoc();
2632   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2633   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_PPC);
2634
2635   // If this is the first return lowered for this function, add the regs to the
2636   // liveout set for the function.
2637   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2638     for (unsigned i = 0; i != RVLocs.size(); ++i)
2639       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2640   }
2641
2642   SDValue Chain = Op.getOperand(0);
2643
2644   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2645   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2646     SDValue TailCall = Chain;
2647     SDValue TargetAddress = TailCall.getOperand(1);
2648     SDValue StackAdjustment = TailCall.getOperand(2);
2649
2650     assert(((TargetAddress.getOpcode() == ISD::Register &&
2651              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2652             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2653             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2654             isa<ConstantSDNode>(TargetAddress)) &&
2655     "Expecting an global address, external symbol, absolute value or register");
2656
2657     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2658            "Expecting a const value");
2659
2660     SmallVector<SDValue,8> Operands;
2661     Operands.push_back(Chain.getOperand(0));
2662     Operands.push_back(TargetAddress);
2663     Operands.push_back(StackAdjustment);
2664     // Copy registers used by the call. Last operand is a flag so it is not
2665     // copied.
2666     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2667       Operands.push_back(Chain.getOperand(i));
2668     }
2669     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Operands[0],
2670                        Operands.size());
2671   }
2672
2673   SDValue Flag;
2674
2675   // Copy the result values into the output registers.
2676   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2677     CCValAssign &VA = RVLocs[i];
2678     assert(VA.isRegLoc() && "Can only return in registers!");
2679     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2680                              Op.getOperand(i*2+1), Flag);
2681     Flag = Chain.getValue(1);
2682   }
2683
2684   if (Flag.getNode())
2685     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
2686   else
2687     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
2688 }
2689
2690 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2691                                    const PPCSubtarget &Subtarget) {
2692   // When we pop the dynamic allocation we need to restore the SP link.
2693   DebugLoc dl = Op.getDebugLoc();
2694
2695   // Get the corect type for pointers.
2696   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2697
2698   // Construct the stack pointer operand.
2699   bool IsPPC64 = Subtarget.isPPC64();
2700   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2701   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2702
2703   // Get the operands for the STACKRESTORE.
2704   SDValue Chain = Op.getOperand(0);
2705   SDValue SaveSP = Op.getOperand(1);
2706
2707   // Load the old link SP.
2708   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr, NULL, 0);
2709
2710   // Restore the stack pointer.
2711   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
2712
2713   // Store the old link SP.
2714   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, NULL, 0);
2715 }
2716
2717
2718
2719 SDValue
2720 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2721   MachineFunction &MF = DAG.getMachineFunction();
2722   bool IsPPC64 = PPCSubTarget.isPPC64();
2723   bool isMachoABI = PPCSubTarget.isMachoABI();
2724   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2725
2726   // Get current frame pointer save index.  The users of this index will be
2727   // primarily DYNALLOC instructions.
2728   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2729   int RASI = FI->getReturnAddrSaveIndex();
2730
2731   // If the frame pointer save index hasn't been defined yet.
2732   if (!RASI) {
2733     // Find out what the fix offset of the frame pointer save area.
2734     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2735     // Allocate the frame index for frame pointer save area.
2736     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2737     // Save the result.
2738     FI->setReturnAddrSaveIndex(RASI);
2739   }
2740   return DAG.getFrameIndex(RASI, PtrVT);
2741 }
2742
2743 SDValue
2744 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2745   MachineFunction &MF = DAG.getMachineFunction();
2746   bool IsPPC64 = PPCSubTarget.isPPC64();
2747   bool isMachoABI = PPCSubTarget.isMachoABI();
2748   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2749
2750   // Get current frame pointer save index.  The users of this index will be
2751   // primarily DYNALLOC instructions.
2752   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2753   int FPSI = FI->getFramePointerSaveIndex();
2754
2755   // If the frame pointer save index hasn't been defined yet.
2756   if (!FPSI) {
2757     // Find out what the fix offset of the frame pointer save area.
2758     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2759
2760     // Allocate the frame index for frame pointer save area.
2761     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2762     // Save the result.
2763     FI->setFramePointerSaveIndex(FPSI);
2764   }
2765   return DAG.getFrameIndex(FPSI, PtrVT);
2766 }
2767
2768 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2769                                          SelectionDAG &DAG,
2770                                          const PPCSubtarget &Subtarget) {
2771   // Get the inputs.
2772   SDValue Chain = Op.getOperand(0);
2773   SDValue Size  = Op.getOperand(1);
2774   DebugLoc dl = Op.getDebugLoc();
2775
2776   // Get the corect type for pointers.
2777   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2778   // Negate the size.
2779   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
2780                                   DAG.getConstant(0, PtrVT), Size);
2781   // Construct a node for the frame pointer save index.
2782   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2783   // Build a DYNALLOC node.
2784   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2785   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2786   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
2787 }
2788
2789 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2790 /// possible.
2791 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2792   // Not FP? Not a fsel.
2793   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2794       !Op.getOperand(2).getValueType().isFloatingPoint())
2795     return SDValue();
2796
2797   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2798
2799   // Cannot handle SETEQ/SETNE.
2800   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDValue();
2801
2802   MVT ResVT = Op.getValueType();
2803   MVT CmpVT = Op.getOperand(0).getValueType();
2804   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2805   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2806   DebugLoc dl = Op.getDebugLoc();
2807
2808   // If the RHS of the comparison is a 0.0, we don't need to do the
2809   // subtraction at all.
2810   if (isFloatingPointZero(RHS))
2811     switch (CC) {
2812     default: break;       // SETUO etc aren't handled by fsel.
2813     case ISD::SETULT:
2814     case ISD::SETLT:
2815       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2816     case ISD::SETOGE:
2817     case ISD::SETGE:
2818       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2819         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
2820       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
2821     case ISD::SETUGT:
2822     case ISD::SETGT:
2823       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2824     case ISD::SETOLE:
2825     case ISD::SETLE:
2826       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2827         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
2828       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
2829                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
2830     }
2831
2832   SDValue Cmp;
2833   switch (CC) {
2834   default: break;       // SETUO etc aren't handled by fsel.
2835   case ISD::SETULT:
2836   case ISD::SETLT:
2837     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
2838     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2839       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2840       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
2841   case ISD::SETOGE:
2842   case ISD::SETGE:
2843     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
2844     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2845       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2846       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
2847   case ISD::SETUGT:
2848   case ISD::SETGT:
2849     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
2850     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2851       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2852       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
2853   case ISD::SETOLE:
2854   case ISD::SETLE:
2855     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
2856     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2857       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2858       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
2859   }
2860   return SDValue();
2861 }
2862
2863 // FIXME: Split this code up when LegalizeDAGTypes lands.
2864 SDValue PPCTargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG,
2865                                            DebugLoc dl) {
2866   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2867   SDValue Src = Op.getOperand(0);
2868   if (Src.getValueType() == MVT::f32)
2869     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
2870
2871   SDValue Tmp;
2872   switch (Op.getValueType().getSimpleVT()) {
2873   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2874   case MVT::i32:
2875     Tmp = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Src);
2876     break;
2877   case MVT::i64:
2878     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
2879     break;
2880   }
2881
2882   // Convert the FP value to an int value through memory.
2883   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2884
2885   // Emit a store to the stack slot.
2886   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr, NULL, 0);
2887
2888   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2889   // add in a bias.
2890   if (Op.getValueType() == MVT::i32)
2891     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
2892                         DAG.getConstant(4, FIPtr.getValueType()));
2893   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, NULL, 0);
2894 }
2895
2896 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2897   DebugLoc dl = Op.getDebugLoc();
2898   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2899   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2900     return SDValue();
2901
2902   if (Op.getOperand(0).getValueType() == MVT::i64) {
2903     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
2904                                MVT::f64, Op.getOperand(0));
2905     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
2906     if (Op.getValueType() == MVT::f32)
2907       FP = DAG.getNode(ISD::FP_ROUND, dl,
2908                        MVT::f32, FP, DAG.getIntPtrConstant(0));
2909     return FP;
2910   }
2911
2912   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2913          "Unhandled SINT_TO_FP type in custom expander!");
2914   // Since we only generate this in 64-bit mode, we can take advantage of
2915   // 64-bit registers.  In particular, sign extend the input value into the
2916   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2917   // then lfd it and fcfid it.
2918   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2919   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2920   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2921   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2922
2923   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
2924                                 Op.getOperand(0));
2925
2926   // STD the extended value into the stack slot.
2927   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2928                        MachineMemOperand::MOStore, 0, 8, 8);
2929   SDValue Store = DAG.getNode(PPCISD::STD_32, dl, MVT::Other,
2930                                 DAG.getEntryNode(), Ext64, FIdx,
2931                                 DAG.getMemOperand(MO));
2932   // Load the value as a double.
2933   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, NULL, 0);
2934
2935   // FCFID it and return it.
2936   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
2937   if (Op.getValueType() == MVT::f32)
2938     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
2939   return FP;
2940 }
2941
2942 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2943   DebugLoc dl = Op.getDebugLoc();
2944   /*
2945    The rounding mode is in bits 30:31 of FPSR, and has the following
2946    settings:
2947      00 Round to nearest
2948      01 Round to 0
2949      10 Round to +inf
2950      11 Round to -inf
2951
2952   FLT_ROUNDS, on the other hand, expects the following:
2953     -1 Undefined
2954      0 Round to 0
2955      1 Round to nearest
2956      2 Round to +inf
2957      3 Round to -inf
2958
2959   To perform the conversion, we do:
2960     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2961   */
2962
2963   MachineFunction &MF = DAG.getMachineFunction();
2964   MVT VT = Op.getValueType();
2965   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2966   std::vector<MVT> NodeTys;
2967   SDValue MFFSreg, InFlag;
2968
2969   // Save FP Control Word to register
2970   NodeTys.push_back(MVT::f64);    // return register
2971   NodeTys.push_back(MVT::Flag);   // unused in this context
2972   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
2973
2974   // Save FP register to stack slot
2975   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2976   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2977   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
2978                                  StackSlot, NULL, 0);
2979
2980   // Load FP Control Word from low 32 bits of stack slot.
2981   SDValue Four = DAG.getConstant(4, PtrVT);
2982   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
2983   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, NULL, 0);
2984
2985   // Transform as necessary
2986   SDValue CWD1 =
2987     DAG.getNode(ISD::AND, dl, MVT::i32,
2988                 CWD, DAG.getConstant(3, MVT::i32));
2989   SDValue CWD2 =
2990     DAG.getNode(ISD::SRL, dl, MVT::i32,
2991                 DAG.getNode(ISD::AND, dl, MVT::i32,
2992                             DAG.getNode(ISD::XOR, dl, MVT::i32,
2993                                         CWD, DAG.getConstant(3, MVT::i32)),
2994                             DAG.getConstant(3, MVT::i32)),
2995                 DAG.getConstant(1, MVT::i32));
2996
2997   SDValue RetVal =
2998     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
2999
3000   return DAG.getNode((VT.getSizeInBits() < 16 ?
3001                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3002 }
3003
3004 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
3005   MVT VT = Op.getValueType();
3006   unsigned BitWidth = VT.getSizeInBits();
3007   DebugLoc dl = Op.getDebugLoc();
3008   assert(Op.getNumOperands() == 3 &&
3009          VT == Op.getOperand(1).getValueType() &&
3010          "Unexpected SHL!");
3011
3012   // Expand into a bunch of logical ops.  Note that these ops
3013   // depend on the PPC behavior for oversized shift amounts.
3014   SDValue Lo = Op.getOperand(0);
3015   SDValue Hi = Op.getOperand(1);
3016   SDValue Amt = Op.getOperand(2);
3017   MVT AmtVT = Amt.getValueType();
3018
3019   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3020                              DAG.getConstant(BitWidth, AmtVT), Amt);
3021   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3022   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3023   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3024   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3025                              DAG.getConstant(-BitWidth, AmtVT));
3026   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3027   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3028   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3029   SDValue OutOps[] = { OutLo, OutHi };
3030   return DAG.getMergeValues(OutOps, 2, dl);
3031 }
3032
3033 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3034   MVT VT = Op.getValueType();
3035   DebugLoc dl = Op.getDebugLoc();
3036   unsigned BitWidth = VT.getSizeInBits();
3037   assert(Op.getNumOperands() == 3 &&
3038          VT == Op.getOperand(1).getValueType() &&
3039          "Unexpected SRL!");
3040
3041   // Expand into a bunch of logical ops.  Note that these ops
3042   // depend on the PPC behavior for oversized shift amounts.
3043   SDValue Lo = Op.getOperand(0);
3044   SDValue Hi = Op.getOperand(1);
3045   SDValue Amt = Op.getOperand(2);
3046   MVT AmtVT = Amt.getValueType();
3047
3048   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3049                              DAG.getConstant(BitWidth, AmtVT), Amt);
3050   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3051   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3052   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3053   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3054                              DAG.getConstant(-BitWidth, AmtVT));
3055   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3056   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3057   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3058   SDValue OutOps[] = { OutLo, OutHi };
3059   return DAG.getMergeValues(OutOps, 2, dl);
3060 }
3061
3062 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3063   DebugLoc dl = Op.getDebugLoc();
3064   MVT VT = Op.getValueType();
3065   unsigned BitWidth = VT.getSizeInBits();
3066   assert(Op.getNumOperands() == 3 &&
3067          VT == Op.getOperand(1).getValueType() &&
3068          "Unexpected SRA!");
3069
3070   // Expand into a bunch of logical ops, followed by a select_cc.
3071   SDValue Lo = Op.getOperand(0);
3072   SDValue Hi = Op.getOperand(1);
3073   SDValue Amt = Op.getOperand(2);
3074   MVT AmtVT = Amt.getValueType();
3075
3076   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3077                              DAG.getConstant(BitWidth, AmtVT), Amt);
3078   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3079   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3080   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3081   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3082                              DAG.getConstant(-BitWidth, AmtVT));
3083   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3084   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3085   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3086                                   Tmp4, Tmp6, ISD::SETLE);
3087   SDValue OutOps[] = { OutLo, OutHi };
3088   return DAG.getMergeValues(OutOps, 2, dl);
3089 }
3090
3091 //===----------------------------------------------------------------------===//
3092 // Vector related lowering.
3093 //
3094
3095 /// BuildSplatI - Build a canonical splati of Val with an element size of
3096 /// SplatSize.  Cast the result to VT.
3097 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3098                              SelectionDAG &DAG, DebugLoc dl) {
3099   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3100
3101   static const MVT VTys[] = { // canonical VT to use for each size.
3102     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3103   };
3104
3105   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3106
3107   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3108   if (Val == -1)
3109     SplatSize = 1;
3110
3111   MVT CanonicalVT = VTys[SplatSize-1];
3112
3113   // Build a canonical splat for this value.
3114   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3115   SmallVector<SDValue, 8> Ops;
3116   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3117   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3118                               &Ops[0], Ops.size());
3119   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3120 }
3121
3122 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3123 /// specified intrinsic ID.
3124 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3125                                 SelectionDAG &DAG, DebugLoc dl,
3126                                 MVT DestVT = MVT::Other) {
3127   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3128   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3129                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3130 }
3131
3132 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3133 /// specified intrinsic ID.
3134 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3135                                 SDValue Op2, SelectionDAG &DAG,
3136                                 DebugLoc dl, MVT DestVT = MVT::Other) {
3137   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3138   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3139                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3140 }
3141
3142
3143 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3144 /// amount.  The result has the specified value type.
3145 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3146                              MVT VT, SelectionDAG &DAG, DebugLoc dl) {
3147   // Force LHS/RHS to be the right type.
3148   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3149   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3150
3151   int Ops[16];
3152   for (unsigned i = 0; i != 16; ++i)
3153     Ops[i] = i + Amt;
3154   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3155   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3156 }
3157
3158 // If this is a case we can't handle, return null and let the default
3159 // expansion code take care of it.  If we CAN select this case, and if it
3160 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3161 // this case more efficiently than a constant pool load, lower it to the
3162 // sequence of ops that should be used.
3163 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3164   DebugLoc dl = Op.getDebugLoc();
3165   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3166   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3167
3168   // Check if this is a splat of a constant value.
3169   APInt APSplatBits, APSplatUndef;
3170   unsigned SplatBitSize;
3171   bool HasAnyUndefs;
3172   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3173                              HasAnyUndefs) || SplatBitSize > 32)
3174     return SDValue();
3175
3176   unsigned SplatBits = APSplatBits.getZExtValue();
3177   unsigned SplatUndef = APSplatUndef.getZExtValue();
3178   unsigned SplatSize = SplatBitSize / 8;
3179
3180   // First, handle single instruction cases.
3181
3182   // All zeros?
3183   if (SplatBits == 0) {
3184     // Canonicalize all zero vectors to be v4i32.
3185     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3186       SDValue Z = DAG.getConstant(0, MVT::i32);
3187       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3188       Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3189     }
3190     return Op;
3191   }
3192
3193   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3194   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3195                     (32-SplatBitSize));
3196   if (SextVal >= -16 && SextVal <= 15)
3197     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3198
3199
3200   // Two instruction sequences.
3201
3202   // If this value is in the range [-32,30] and is even, use:
3203   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3204   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3205     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3206     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3207     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3208   }
3209
3210   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3211   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3212   // for fneg/fabs.
3213   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3214     // Make -1 and vspltisw -1:
3215     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3216
3217     // Make the VSLW intrinsic, computing 0x8000_0000.
3218     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3219                                    OnesV, DAG, dl);
3220
3221     // xor by OnesV to invert it.
3222     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3223     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3224   }
3225
3226   // Check to see if this is a wide variety of vsplti*, binop self cases.
3227   static const signed char SplatCsts[] = {
3228     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3229     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3230   };
3231
3232   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3233     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3234     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3235     int i = SplatCsts[idx];
3236
3237     // Figure out what shift amount will be used by altivec if shifted by i in
3238     // this splat size.
3239     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3240
3241     // vsplti + shl self.
3242     if (SextVal == (i << (int)TypeShiftAmt)) {
3243       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3244       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3245         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3246         Intrinsic::ppc_altivec_vslw
3247       };
3248       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3249       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3250     }
3251
3252     // vsplti + srl self.
3253     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3254       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3255       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3256         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3257         Intrinsic::ppc_altivec_vsrw
3258       };
3259       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3260       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3261     }
3262
3263     // vsplti + sra self.
3264     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3265       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3266       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3267         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3268         Intrinsic::ppc_altivec_vsraw
3269       };
3270       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3271       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3272     }
3273
3274     // vsplti + rol self.
3275     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3276                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3277       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3278       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3279         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3280         Intrinsic::ppc_altivec_vrlw
3281       };
3282       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3283       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3284     }
3285
3286     // t = vsplti c, result = vsldoi t, t, 1
3287     if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3288       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3289       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3290     }
3291     // t = vsplti c, result = vsldoi t, t, 2
3292     if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3293       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3294       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3295     }
3296     // t = vsplti c, result = vsldoi t, t, 3
3297     if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3298       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3299       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3300     }
3301   }
3302
3303   // Three instruction sequences.
3304
3305   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3306   if (SextVal >= 0 && SextVal <= 31) {
3307     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3308     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3309     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3310     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3311   }
3312   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3313   if (SextVal >= -31 && SextVal <= 0) {
3314     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3315     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3316     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3317     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3318   }
3319
3320   return SDValue();
3321 }
3322
3323 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3324 /// the specified operations to build the shuffle.
3325 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3326                                       SDValue RHS, SelectionDAG &DAG,
3327                                       DebugLoc dl) {
3328   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3329   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3330   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3331
3332   enum {
3333     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3334     OP_VMRGHW,
3335     OP_VMRGLW,
3336     OP_VSPLTISW0,
3337     OP_VSPLTISW1,
3338     OP_VSPLTISW2,
3339     OP_VSPLTISW3,
3340     OP_VSLDOI4,
3341     OP_VSLDOI8,
3342     OP_VSLDOI12
3343   };
3344
3345   if (OpNum == OP_COPY) {
3346     if (LHSID == (1*9+2)*9+3) return LHS;
3347     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3348     return RHS;
3349   }
3350
3351   SDValue OpLHS, OpRHS;
3352   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3353   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3354
3355   int ShufIdxs[16];
3356   switch (OpNum) {
3357   default: assert(0 && "Unknown i32 permute!");
3358   case OP_VMRGHW:
3359     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3360     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3361     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3362     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3363     break;
3364   case OP_VMRGLW:
3365     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3366     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3367     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3368     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3369     break;
3370   case OP_VSPLTISW0:
3371     for (unsigned i = 0; i != 16; ++i)
3372       ShufIdxs[i] = (i&3)+0;
3373     break;
3374   case OP_VSPLTISW1:
3375     for (unsigned i = 0; i != 16; ++i)
3376       ShufIdxs[i] = (i&3)+4;
3377     break;
3378   case OP_VSPLTISW2:
3379     for (unsigned i = 0; i != 16; ++i)
3380       ShufIdxs[i] = (i&3)+8;
3381     break;
3382   case OP_VSPLTISW3:
3383     for (unsigned i = 0; i != 16; ++i)
3384       ShufIdxs[i] = (i&3)+12;
3385     break;
3386   case OP_VSLDOI4:
3387     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
3388   case OP_VSLDOI8:
3389     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
3390   case OP_VSLDOI12:
3391     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
3392   }
3393   MVT VT = OpLHS.getValueType();
3394   OpLHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpLHS);
3395   OpRHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpRHS);
3396   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
3397   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3398 }
3399
3400 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3401 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3402 /// return the code it can be lowered into.  Worst case, it can always be
3403 /// lowered into a vperm.
3404 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3405                                                SelectionDAG &DAG) {
3406   DebugLoc dl = Op.getDebugLoc();
3407   SDValue V1 = Op.getOperand(0);
3408   SDValue V2 = Op.getOperand(1);
3409   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
3410   MVT VT = Op.getValueType();
3411
3412   // Cases that are handled by instructions that take permute immediates
3413   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3414   // selected by the instruction selector.
3415   if (V2.getOpcode() == ISD::UNDEF) {
3416     if (PPC::isSplatShuffleMask(SVOp, 1) ||
3417         PPC::isSplatShuffleMask(SVOp, 2) ||
3418         PPC::isSplatShuffleMask(SVOp, 4) ||
3419         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
3420         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
3421         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
3422         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
3423         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
3424         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
3425         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
3426         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
3427         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
3428       return Op;
3429     }
3430   }
3431
3432   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3433   // and produce a fixed permutation.  If any of these match, do not lower to
3434   // VPERM.
3435   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
3436       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
3437       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
3438       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
3439       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
3440       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
3441       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
3442       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
3443       PPC::isVMRGHShuffleMask(SVOp, 4, false))
3444     return Op;
3445
3446   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3447   // perfect shuffle table to emit an optimal matching sequence.
3448   SmallVector<int, 16> PermMask;
3449   SVOp->getMask(PermMask);
3450
3451   unsigned PFIndexes[4];
3452   bool isFourElementShuffle = true;
3453   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3454     unsigned EltNo = 8;   // Start out undef.
3455     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3456       if (PermMask[i*4+j] < 0)
3457         continue;   // Undef, ignore it.
3458
3459       unsigned ByteSource = PermMask[i*4+j];
3460       if ((ByteSource & 3) != j) {
3461         isFourElementShuffle = false;
3462         break;
3463       }
3464
3465       if (EltNo == 8) {
3466         EltNo = ByteSource/4;
3467       } else if (EltNo != ByteSource/4) {
3468         isFourElementShuffle = false;
3469         break;
3470       }
3471     }
3472     PFIndexes[i] = EltNo;
3473   }
3474
3475   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3476   // perfect shuffle vector to determine if it is cost effective to do this as
3477   // discrete instructions, or whether we should use a vperm.
3478   if (isFourElementShuffle) {
3479     // Compute the index in the perfect shuffle table.
3480     unsigned PFTableIndex =
3481       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3482
3483     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3484     unsigned Cost  = (PFEntry >> 30);
3485
3486     // Determining when to avoid vperm is tricky.  Many things affect the cost
3487     // of vperm, particularly how many times the perm mask needs to be computed.
3488     // For example, if the perm mask can be hoisted out of a loop or is already
3489     // used (perhaps because there are multiple permutes with the same shuffle
3490     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3491     // the loop requires an extra register.
3492     //
3493     // As a compromise, we only emit discrete instructions if the shuffle can be
3494     // generated in 3 or fewer operations.  When we have loop information
3495     // available, if this block is within a loop, we should avoid using vperm
3496     // for 3-operation perms and use a constant pool load instead.
3497     if (Cost < 3)
3498       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3499   }
3500
3501   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3502   // vector that will get spilled to the constant pool.
3503   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3504
3505   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3506   // that it is in input element units, not in bytes.  Convert now.
3507   MVT EltVT = V1.getValueType().getVectorElementType();
3508   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3509
3510   SmallVector<SDValue, 16> ResultMask;
3511   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
3512     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
3513
3514     for (unsigned j = 0; j != BytesPerElement; ++j)
3515       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3516                                            MVT::i32));
3517   }
3518
3519   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
3520                                     &ResultMask[0], ResultMask.size());
3521   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
3522 }
3523
3524 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3525 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3526 /// information about the intrinsic.
3527 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3528                                   bool &isDot) {
3529   unsigned IntrinsicID =
3530     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
3531   CompareOpc = -1;
3532   isDot = false;
3533   switch (IntrinsicID) {
3534   default: return false;
3535     // Comparison predicates.
3536   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3537   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3538   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3539   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3540   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3541   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3542   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3543   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3544   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3545   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3546   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3547   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3548   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3549
3550     // Normal Comparisons.
3551   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3552   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3553   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3554   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3555   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3556   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3557   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3558   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3559   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3560   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3561   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3562   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3563   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3564   }
3565   return true;
3566 }
3567
3568 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3569 /// lower, do it, otherwise return null.
3570 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3571                                                      SelectionDAG &DAG) {
3572   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3573   // opcode number of the comparison.
3574   DebugLoc dl = Op.getDebugLoc();
3575   int CompareOpc;
3576   bool isDot;
3577   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3578     return SDValue();    // Don't custom lower most intrinsics.
3579
3580   // If this is a non-dot comparison, make the VCMP node and we are done.
3581   if (!isDot) {
3582     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
3583                                 Op.getOperand(1), Op.getOperand(2),
3584                                 DAG.getConstant(CompareOpc, MVT::i32));
3585     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
3586   }
3587
3588   // Create the PPCISD altivec 'dot' comparison node.
3589   SDValue Ops[] = {
3590     Op.getOperand(2),  // LHS
3591     Op.getOperand(3),  // RHS
3592     DAG.getConstant(CompareOpc, MVT::i32)
3593   };
3594   std::vector<MVT> VTs;
3595   VTs.push_back(Op.getOperand(2).getValueType());
3596   VTs.push_back(MVT::Flag);
3597   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
3598
3599   // Now that we have the comparison, emit a copy from the CR to a GPR.
3600   // This is flagged to the above dot comparison.
3601   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
3602                                 DAG.getRegister(PPC::CR6, MVT::i32),
3603                                 CompNode.getValue(1));
3604
3605   // Unpack the result based on how the target uses it.
3606   unsigned BitNo;   // Bit # of CR6.
3607   bool InvertBit;   // Invert result?
3608   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
3609   default:  // Can't happen, don't crash on invalid number though.
3610   case 0:   // Return the value of the EQ bit of CR6.
3611     BitNo = 0; InvertBit = false;
3612     break;
3613   case 1:   // Return the inverted value of the EQ bit of CR6.
3614     BitNo = 0; InvertBit = true;
3615     break;
3616   case 2:   // Return the value of the LT bit of CR6.
3617     BitNo = 2; InvertBit = false;
3618     break;
3619   case 3:   // Return the inverted value of the LT bit of CR6.
3620     BitNo = 2; InvertBit = true;
3621     break;
3622   }
3623
3624   // Shift the bit into the low position.
3625   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
3626                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3627   // Isolate the bit.
3628   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
3629                       DAG.getConstant(1, MVT::i32));
3630
3631   // If we are supposed to, toggle the bit.
3632   if (InvertBit)
3633     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
3634                         DAG.getConstant(1, MVT::i32));
3635   return Flags;
3636 }
3637
3638 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3639                                                    SelectionDAG &DAG) {
3640   DebugLoc dl = Op.getDebugLoc();
3641   // Create a stack slot that is 16-byte aligned.
3642   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3643   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3644   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3645   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3646
3647   // Store the input value into Value#0 of the stack slot.
3648   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
3649                                  Op.getOperand(0), FIdx, NULL, 0);
3650   // Load it out.
3651   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, NULL, 0);
3652 }
3653
3654 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3655   DebugLoc dl = Op.getDebugLoc();
3656   if (Op.getValueType() == MVT::v4i32) {
3657     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3658
3659     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
3660     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
3661
3662     SDValue RHSSwap =   // = vrlw RHS, 16
3663       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
3664
3665     // Shrinkify inputs to v8i16.
3666     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
3667     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
3668     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
3669
3670     // Low parts multiplied together, generating 32-bit results (we ignore the
3671     // top parts).
3672     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3673                                         LHS, RHS, DAG, dl, MVT::v4i32);
3674
3675     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3676                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
3677     // Shift the high parts up 16 bits.
3678     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
3679                               Neg16, DAG, dl);
3680     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
3681   } else if (Op.getValueType() == MVT::v8i16) {
3682     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3683
3684     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
3685
3686     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3687                             LHS, RHS, Zero, DAG, dl);
3688   } else if (Op.getValueType() == MVT::v16i8) {
3689     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3690
3691     // Multiply the even 8-bit parts, producing 16-bit sums.
3692     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3693                                            LHS, RHS, DAG, dl, MVT::v8i16);
3694     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
3695
3696     // Multiply the odd 8-bit parts, producing 16-bit sums.
3697     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3698                                           LHS, RHS, DAG, dl, MVT::v8i16);
3699     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
3700
3701     // Merge the results together.
3702     int Ops[16];
3703     for (unsigned i = 0; i != 8; ++i) {
3704       Ops[i*2  ] = 2*i+1;
3705       Ops[i*2+1] = 2*i+1+16;
3706     }
3707     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
3708   } else {
3709     assert(0 && "Unknown mul to lower!");
3710     abort();
3711   }
3712 }
3713
3714 /// LowerOperation - Provide custom lowering hooks for some operations.
3715 ///
3716 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3717   switch (Op.getOpcode()) {
3718   default: assert(0 && "Wasn't expecting to be able to lower this!");
3719   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3720   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3721   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3722   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3723   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3724   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
3725   case ISD::VASTART:
3726     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3727                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3728
3729   case ISD::VAARG:
3730     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3731                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3732
3733   case ISD::FORMAL_ARGUMENTS:
3734     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3735                                  VarArgsStackOffset, VarArgsNumGPR,
3736                                  VarArgsNumFPR, PPCSubTarget);
3737
3738   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3739                                                  getTargetMachine());
3740   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3741   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3742   case ISD::DYNAMIC_STACKALLOC:
3743     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3744
3745   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3746   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG,
3747                                                        Op.getDebugLoc());
3748   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3749   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3750
3751   // Lower 64-bit shifts.
3752   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3753   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3754   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3755
3756   // Vector-related lowering.
3757   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3758   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3759   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3760   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3761   case ISD::MUL:                return LowerMUL(Op, DAG);
3762
3763   // Frame & Return address.
3764   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3765   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3766   }
3767   return SDValue();
3768 }
3769
3770 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
3771                                            SmallVectorImpl<SDValue>&Results,
3772                                            SelectionDAG &DAG) {
3773   DebugLoc dl = N->getDebugLoc();
3774   switch (N->getOpcode()) {
3775   default:
3776     assert(false && "Do not know how to custom type legalize this operation!");
3777     return;
3778   case ISD::FP_ROUND_INREG: {
3779     assert(N->getValueType(0) == MVT::ppcf128);
3780     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
3781     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
3782                              MVT::f64, N->getOperand(0),
3783                              DAG.getIntPtrConstant(0));
3784     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
3785                              MVT::f64, N->getOperand(0),
3786                              DAG.getIntPtrConstant(1));
3787
3788     // This sequence changes FPSCR to do round-to-zero, adds the two halves
3789     // of the long double, and puts FPSCR back the way it was.  We do not
3790     // actually model FPSCR.
3791     std::vector<MVT> NodeTys;
3792     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
3793
3794     NodeTys.push_back(MVT::f64);   // Return register
3795     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
3796     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3797     MFFSreg = Result.getValue(0);
3798     InFlag = Result.getValue(1);
3799
3800     NodeTys.clear();
3801     NodeTys.push_back(MVT::Flag);   // Returns a flag
3802     Ops[0] = DAG.getConstant(31, MVT::i32);
3803     Ops[1] = InFlag;
3804     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
3805     InFlag = Result.getValue(0);
3806
3807     NodeTys.clear();
3808     NodeTys.push_back(MVT::Flag);   // Returns a flag
3809     Ops[0] = DAG.getConstant(30, MVT::i32);
3810     Ops[1] = InFlag;
3811     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
3812     InFlag = Result.getValue(0);
3813
3814     NodeTys.clear();
3815     NodeTys.push_back(MVT::f64);    // result of add
3816     NodeTys.push_back(MVT::Flag);   // Returns a flag
3817     Ops[0] = Lo;
3818     Ops[1] = Hi;
3819     Ops[2] = InFlag;
3820     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
3821     FPreg = Result.getValue(0);
3822     InFlag = Result.getValue(1);
3823
3824     NodeTys.clear();
3825     NodeTys.push_back(MVT::f64);
3826     Ops[0] = DAG.getConstant(1, MVT::i32);
3827     Ops[1] = MFFSreg;
3828     Ops[2] = FPreg;
3829     Ops[3] = InFlag;
3830     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
3831     FPreg = Result.getValue(0);
3832
3833     // We know the low half is about to be thrown away, so just use something
3834     // convenient.
3835     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
3836                                 FPreg, FPreg));
3837     return;
3838   }
3839   case ISD::FP_TO_SINT:
3840     Results.push_back(LowerFP_TO_SINT(SDValue(N, 0), DAG, dl));
3841     return;
3842   }
3843 }
3844
3845
3846 //===----------------------------------------------------------------------===//
3847 //  Other Lowering Code
3848 //===----------------------------------------------------------------------===//
3849
3850 MachineBasicBlock *
3851 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3852                                     bool is64bit, unsigned BinOpcode) const {
3853   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3854   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3855
3856   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3857   MachineFunction *F = BB->getParent();
3858   MachineFunction::iterator It = BB;
3859   ++It;
3860
3861   unsigned dest = MI->getOperand(0).getReg();
3862   unsigned ptrA = MI->getOperand(1).getReg();
3863   unsigned ptrB = MI->getOperand(2).getReg();
3864   unsigned incr = MI->getOperand(3).getReg();
3865   DebugLoc dl = MI->getDebugLoc();
3866
3867   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3868   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3869   F->insert(It, loopMBB);
3870   F->insert(It, exitMBB);
3871   exitMBB->transferSuccessors(BB);
3872
3873   MachineRegisterInfo &RegInfo = F->getRegInfo();
3874   unsigned TmpReg = (!BinOpcode) ? incr :
3875     RegInfo.createVirtualRegister(
3876        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3877                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
3878
3879   //  thisMBB:
3880   //   ...
3881   //   fallthrough --> loopMBB
3882   BB->addSuccessor(loopMBB);
3883
3884   //  loopMBB:
3885   //   l[wd]arx dest, ptr
3886   //   add r0, dest, incr
3887   //   st[wd]cx. r0, ptr
3888   //   bne- loopMBB
3889   //   fallthrough --> exitMBB
3890   BB = loopMBB;
3891   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3892     .addReg(ptrA).addReg(ptrB);
3893   if (BinOpcode)
3894     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3895   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3896     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
3897   BuildMI(BB, dl, TII->get(PPC::BCC))
3898     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
3899   BB->addSuccessor(loopMBB);
3900   BB->addSuccessor(exitMBB);
3901
3902   //  exitMBB:
3903   //   ...
3904   BB = exitMBB;
3905   return BB;
3906 }
3907
3908 MachineBasicBlock *
3909 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
3910                                             MachineBasicBlock *BB,
3911                                             bool is8bit,    // operation
3912                                             unsigned BinOpcode) const {
3913   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3914   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3915   // In 64 bit mode we have to use 64 bits for addresses, even though the
3916   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
3917   // registers without caring whether they're 32 or 64, but here we're
3918   // doing actual arithmetic on the addresses.
3919   bool is64bit = PPCSubTarget.isPPC64();
3920
3921   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3922   MachineFunction *F = BB->getParent();
3923   MachineFunction::iterator It = BB;
3924   ++It;
3925
3926   unsigned dest = MI->getOperand(0).getReg();
3927   unsigned ptrA = MI->getOperand(1).getReg();
3928   unsigned ptrB = MI->getOperand(2).getReg();
3929   unsigned incr = MI->getOperand(3).getReg();
3930   DebugLoc dl = MI->getDebugLoc();
3931
3932   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3933   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3934   F->insert(It, loopMBB);
3935   F->insert(It, exitMBB);
3936   exitMBB->transferSuccessors(BB);
3937
3938   MachineRegisterInfo &RegInfo = F->getRegInfo();
3939   const TargetRegisterClass *RC =
3940     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3941               (const TargetRegisterClass *) &PPC::GPRCRegClass;
3942   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
3943   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
3944   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
3945   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
3946   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
3947   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
3948   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
3949   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
3950   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
3951   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
3952   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
3953   unsigned Ptr1Reg;
3954   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
3955
3956   //  thisMBB:
3957   //   ...
3958   //   fallthrough --> loopMBB
3959   BB->addSuccessor(loopMBB);
3960
3961   // The 4-byte load must be aligned, while a char or short may be
3962   // anywhere in the word.  Hence all this nasty bookkeeping code.
3963   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
3964   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
3965   //   xori shift, shift1, 24 [16]
3966   //   rlwinm ptr, ptr1, 0, 0, 29
3967   //   slw incr2, incr, shift
3968   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
3969   //   slw mask, mask2, shift
3970   //  loopMBB:
3971   //   lwarx tmpDest, ptr
3972   //   add tmp, tmpDest, incr2
3973   //   andc tmp2, tmpDest, mask
3974   //   and tmp3, tmp, mask
3975   //   or tmp4, tmp3, tmp2
3976   //   stwcx. tmp4, ptr
3977   //   bne- loopMBB
3978   //   fallthrough --> exitMBB
3979   //   srw dest, tmpDest, shift
3980
3981   if (ptrA!=PPC::R0) {
3982     Ptr1Reg = RegInfo.createVirtualRegister(RC);
3983     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
3984       .addReg(ptrA).addReg(ptrB);
3985   } else {
3986     Ptr1Reg = ptrB;
3987   }
3988   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
3989       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
3990   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
3991       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
3992   if (is64bit)
3993     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
3994       .addReg(Ptr1Reg).addImm(0).addImm(61);
3995   else
3996     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
3997       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
3998   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
3999       .addReg(incr).addReg(ShiftReg);
4000   if (is8bit)
4001     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4002   else {
4003     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4004     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4005   }
4006   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4007       .addReg(Mask2Reg).addReg(ShiftReg);
4008
4009   BB = loopMBB;
4010   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4011     .addReg(PPC::R0).addReg(PtrReg);
4012   if (BinOpcode)
4013     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4014       .addReg(Incr2Reg).addReg(TmpDestReg);
4015   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4016     .addReg(TmpDestReg).addReg(MaskReg);
4017   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4018     .addReg(TmpReg).addReg(MaskReg);
4019   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4020     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4021   BuildMI(BB, dl, TII->get(PPC::STWCX))
4022     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4023   BuildMI(BB, dl, TII->get(PPC::BCC))
4024     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4025   BB->addSuccessor(loopMBB);
4026   BB->addSuccessor(exitMBB);
4027
4028   //  exitMBB:
4029   //   ...
4030   BB = exitMBB;
4031   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4032   return BB;
4033 }
4034
4035 MachineBasicBlock *
4036 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4037                                                MachineBasicBlock *BB) const {
4038   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4039
4040   // To "insert" these instructions we actually have to insert their
4041   // control-flow patterns.
4042   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4043   MachineFunction::iterator It = BB;
4044   ++It;
4045
4046   MachineFunction *F = BB->getParent();
4047
4048   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4049       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4050       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4051       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4052       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4053
4054     // The incoming instruction knows the destination vreg to set, the
4055     // condition code register to branch on, the true/false values to
4056     // select between, and a branch opcode to use.
4057
4058     //  thisMBB:
4059     //  ...
4060     //   TrueVal = ...
4061     //   cmpTY ccX, r1, r2
4062     //   bCC copy1MBB
4063     //   fallthrough --> copy0MBB
4064     MachineBasicBlock *thisMBB = BB;
4065     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4066     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4067     unsigned SelectPred = MI->getOperand(4).getImm();
4068     DebugLoc dl = MI->getDebugLoc();
4069     BuildMI(BB, dl, TII->get(PPC::BCC))
4070       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4071     F->insert(It, copy0MBB);
4072     F->insert(It, sinkMBB);
4073     // Update machine-CFG edges by transferring all successors of the current
4074     // block to the new block which will contain the Phi node for the select.
4075     sinkMBB->transferSuccessors(BB);
4076     // Next, add the true and fallthrough blocks as its successors.
4077     BB->addSuccessor(copy0MBB);
4078     BB->addSuccessor(sinkMBB);
4079
4080     //  copy0MBB:
4081     //   %FalseValue = ...
4082     //   # fallthrough to sinkMBB
4083     BB = copy0MBB;
4084
4085     // Update machine-CFG edges
4086     BB->addSuccessor(sinkMBB);
4087
4088     //  sinkMBB:
4089     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4090     //  ...
4091     BB = sinkMBB;
4092     BuildMI(BB, dl, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4093       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4094       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4095   }
4096   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4097     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4098   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4099     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4100   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4101     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4102   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4103     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4104
4105   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4106     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4107   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4108     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4109   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4110     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4111   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4112     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4113
4114   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4115     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4116   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4117     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4118   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4119     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4120   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4121     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4122
4123   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4124     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4125   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4126     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4127   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4128     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4129   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4130     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4131
4132   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4133     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4134   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4135     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4136   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4137     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4138   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4139     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4140
4141   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4142     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4143   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4144     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4145   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4146     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4147   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4148     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4149
4150   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4151     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4152   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4153     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4154   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4155     BB = EmitAtomicBinary(MI, BB, false, 0);
4156   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4157     BB = EmitAtomicBinary(MI, BB, true, 0);
4158
4159   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4160            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4161     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4162
4163     unsigned dest   = MI->getOperand(0).getReg();
4164     unsigned ptrA   = MI->getOperand(1).getReg();
4165     unsigned ptrB   = MI->getOperand(2).getReg();
4166     unsigned oldval = MI->getOperand(3).getReg();
4167     unsigned newval = MI->getOperand(4).getReg();
4168     DebugLoc dl     = MI->getDebugLoc();
4169
4170     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4171     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4172     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4173     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4174     F->insert(It, loop1MBB);
4175     F->insert(It, loop2MBB);
4176     F->insert(It, midMBB);
4177     F->insert(It, exitMBB);
4178     exitMBB->transferSuccessors(BB);
4179
4180     //  thisMBB:
4181     //   ...
4182     //   fallthrough --> loopMBB
4183     BB->addSuccessor(loop1MBB);
4184
4185     // loop1MBB:
4186     //   l[wd]arx dest, ptr
4187     //   cmp[wd] dest, oldval
4188     //   bne- midMBB
4189     // loop2MBB:
4190     //   st[wd]cx. newval, ptr
4191     //   bne- loopMBB
4192     //   b exitBB
4193     // midMBB:
4194     //   st[wd]cx. dest, ptr
4195     // exitBB:
4196     BB = loop1MBB;
4197     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4198       .addReg(ptrA).addReg(ptrB);
4199     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4200       .addReg(oldval).addReg(dest);
4201     BuildMI(BB, dl, TII->get(PPC::BCC))
4202       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4203     BB->addSuccessor(loop2MBB);
4204     BB->addSuccessor(midMBB);
4205
4206     BB = loop2MBB;
4207     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4208       .addReg(newval).addReg(ptrA).addReg(ptrB);
4209     BuildMI(BB, dl, TII->get(PPC::BCC))
4210       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4211     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4212     BB->addSuccessor(loop1MBB);
4213     BB->addSuccessor(exitMBB);
4214
4215     BB = midMBB;
4216     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4217       .addReg(dest).addReg(ptrA).addReg(ptrB);
4218     BB->addSuccessor(exitMBB);
4219
4220     //  exitMBB:
4221     //   ...
4222     BB = exitMBB;
4223   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4224              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4225     // We must use 64-bit registers for addresses when targeting 64-bit,
4226     // since we're actually doing arithmetic on them.  Other registers
4227     // can be 32-bit.
4228     bool is64bit = PPCSubTarget.isPPC64();
4229     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4230
4231     unsigned dest   = MI->getOperand(0).getReg();
4232     unsigned ptrA   = MI->getOperand(1).getReg();
4233     unsigned ptrB   = MI->getOperand(2).getReg();
4234     unsigned oldval = MI->getOperand(3).getReg();
4235     unsigned newval = MI->getOperand(4).getReg();
4236     DebugLoc dl     = MI->getDebugLoc();
4237
4238     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4239     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4240     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4241     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4242     F->insert(It, loop1MBB);
4243     F->insert(It, loop2MBB);
4244     F->insert(It, midMBB);
4245     F->insert(It, exitMBB);
4246     exitMBB->transferSuccessors(BB);
4247
4248     MachineRegisterInfo &RegInfo = F->getRegInfo();
4249     const TargetRegisterClass *RC =
4250       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4251                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4252     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4253     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4254     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4255     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4256     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4257     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4258     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4259     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4260     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4261     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4262     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4263     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4264     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4265     unsigned Ptr1Reg;
4266     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4267     //  thisMBB:
4268     //   ...
4269     //   fallthrough --> loopMBB
4270     BB->addSuccessor(loop1MBB);
4271
4272     // The 4-byte load must be aligned, while a char or short may be
4273     // anywhere in the word.  Hence all this nasty bookkeeping code.
4274     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4275     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4276     //   xori shift, shift1, 24 [16]
4277     //   rlwinm ptr, ptr1, 0, 0, 29
4278     //   slw newval2, newval, shift
4279     //   slw oldval2, oldval,shift
4280     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4281     //   slw mask, mask2, shift
4282     //   and newval3, newval2, mask
4283     //   and oldval3, oldval2, mask
4284     // loop1MBB:
4285     //   lwarx tmpDest, ptr
4286     //   and tmp, tmpDest, mask
4287     //   cmpw tmp, oldval3
4288     //   bne- midMBB
4289     // loop2MBB:
4290     //   andc tmp2, tmpDest, mask
4291     //   or tmp4, tmp2, newval3
4292     //   stwcx. tmp4, ptr
4293     //   bne- loop1MBB
4294     //   b exitBB
4295     // midMBB:
4296     //   stwcx. tmpDest, ptr
4297     // exitBB:
4298     //   srw dest, tmpDest, shift
4299     if (ptrA!=PPC::R0) {
4300       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4301       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4302         .addReg(ptrA).addReg(ptrB);
4303     } else {
4304       Ptr1Reg = ptrB;
4305     }
4306     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4307         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4308     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4309         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4310     if (is64bit)
4311       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4312         .addReg(Ptr1Reg).addImm(0).addImm(61);
4313     else
4314       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4315         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4316     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
4317         .addReg(newval).addReg(ShiftReg);
4318     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
4319         .addReg(oldval).addReg(ShiftReg);
4320     if (is8bit)
4321       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4322     else {
4323       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4324       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
4325         .addReg(Mask3Reg).addImm(65535);
4326     }
4327     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4328         .addReg(Mask2Reg).addReg(ShiftReg);
4329     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
4330         .addReg(NewVal2Reg).addReg(MaskReg);
4331     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
4332         .addReg(OldVal2Reg).addReg(MaskReg);
4333
4334     BB = loop1MBB;
4335     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4336         .addReg(PPC::R0).addReg(PtrReg);
4337     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
4338         .addReg(TmpDestReg).addReg(MaskReg);
4339     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
4340         .addReg(TmpReg).addReg(OldVal3Reg);
4341     BuildMI(BB, dl, TII->get(PPC::BCC))
4342         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4343     BB->addSuccessor(loop2MBB);
4344     BB->addSuccessor(midMBB);
4345
4346     BB = loop2MBB;
4347     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
4348         .addReg(TmpDestReg).addReg(MaskReg);
4349     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
4350         .addReg(Tmp2Reg).addReg(NewVal3Reg);
4351     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4352         .addReg(PPC::R0).addReg(PtrReg);
4353     BuildMI(BB, dl, TII->get(PPC::BCC))
4354       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4355     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4356     BB->addSuccessor(loop1MBB);
4357     BB->addSuccessor(exitMBB);
4358
4359     BB = midMBB;
4360     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4361       .addReg(PPC::R0).addReg(PtrReg);
4362     BB->addSuccessor(exitMBB);
4363
4364     //  exitMBB:
4365     //   ...
4366     BB = exitMBB;
4367     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4368   } else {
4369     assert(0 && "Unexpected instr type to insert");
4370   }
4371
4372   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4373   return BB;
4374 }
4375
4376 //===----------------------------------------------------------------------===//
4377 // Target Optimization Hooks
4378 //===----------------------------------------------------------------------===//
4379
4380 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4381                                              DAGCombinerInfo &DCI) const {
4382   TargetMachine &TM = getTargetMachine();
4383   SelectionDAG &DAG = DCI.DAG;
4384   DebugLoc dl = N->getDebugLoc();
4385   switch (N->getOpcode()) {
4386   default: break;
4387   case PPCISD::SHL:
4388     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4389       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4390         return N->getOperand(0);
4391     }
4392     break;
4393   case PPCISD::SRL:
4394     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4395       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4396         return N->getOperand(0);
4397     }
4398     break;
4399   case PPCISD::SRA:
4400     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4401       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4402           C->isAllOnesValue())    // -1 >>s V -> -1.
4403         return N->getOperand(0);
4404     }
4405     break;
4406
4407   case ISD::SINT_TO_FP:
4408     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4409       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4410         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4411         // We allow the src/dst to be either f32/f64, but the intermediate
4412         // type must be i64.
4413         if (N->getOperand(0).getValueType() == MVT::i64 &&
4414             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4415           SDValue Val = N->getOperand(0).getOperand(0);
4416           if (Val.getValueType() == MVT::f32) {
4417             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4418             DCI.AddToWorklist(Val.getNode());
4419           }
4420
4421           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
4422           DCI.AddToWorklist(Val.getNode());
4423           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
4424           DCI.AddToWorklist(Val.getNode());
4425           if (N->getValueType(0) == MVT::f32) {
4426             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
4427                               DAG.getIntPtrConstant(0));
4428             DCI.AddToWorklist(Val.getNode());
4429           }
4430           return Val;
4431         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4432           // If the intermediate type is i32, we can avoid the load/store here
4433           // too.
4434         }
4435       }
4436     }
4437     break;
4438   case ISD::STORE:
4439     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4440     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4441         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4442         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4443         N->getOperand(1).getValueType() == MVT::i32 &&
4444         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4445       SDValue Val = N->getOperand(1).getOperand(0);
4446       if (Val.getValueType() == MVT::f32) {
4447         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4448         DCI.AddToWorklist(Val.getNode());
4449       }
4450       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
4451       DCI.AddToWorklist(Val.getNode());
4452
4453       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
4454                         N->getOperand(2), N->getOperand(3));
4455       DCI.AddToWorklist(Val.getNode());
4456       return Val;
4457     }
4458
4459     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4460     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4461         N->getOperand(1).getNode()->hasOneUse() &&
4462         (N->getOperand(1).getValueType() == MVT::i32 ||
4463          N->getOperand(1).getValueType() == MVT::i16)) {
4464       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4465       // Do an any-extend to 32-bits if this is a half-word input.
4466       if (BSwapOp.getValueType() == MVT::i16)
4467         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
4468
4469       return DAG.getNode(PPCISD::STBRX, dl, MVT::Other, N->getOperand(0),
4470                          BSwapOp, N->getOperand(2), N->getOperand(3),
4471                          DAG.getValueType(N->getOperand(1).getValueType()));
4472     }
4473     break;
4474   case ISD::BSWAP:
4475     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4476     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4477         N->getOperand(0).hasOneUse() &&
4478         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4479       SDValue Load = N->getOperand(0);
4480       LoadSDNode *LD = cast<LoadSDNode>(Load);
4481       // Create the byte-swapping load.
4482       std::vector<MVT> VTs;
4483       VTs.push_back(MVT::i32);
4484       VTs.push_back(MVT::Other);
4485       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4486       SDValue Ops[] = {
4487         LD->getChain(),    // Chain
4488         LD->getBasePtr(),  // Ptr
4489         MO,                // MemOperand
4490         DAG.getValueType(N->getValueType(0)) // VT
4491       };
4492       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, dl, VTs, Ops, 4);
4493
4494       // If this is an i16 load, insert the truncate.
4495       SDValue ResVal = BSLoad;
4496       if (N->getValueType(0) == MVT::i16)
4497         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
4498
4499       // First, combine the bswap away.  This makes the value produced by the
4500       // load dead.
4501       DCI.CombineTo(N, ResVal);
4502
4503       // Next, combine the load away, we give it a bogus result value but a real
4504       // chain result.  The result value is dead because the bswap is dead.
4505       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
4506
4507       // Return N so it doesn't get rechecked!
4508       return SDValue(N, 0);
4509     }
4510
4511     break;
4512   case PPCISD::VCMP: {
4513     // If a VCMPo node already exists with exactly the same operands as this
4514     // node, use its result instead of this node (VCMPo computes both a CR6 and
4515     // a normal output).
4516     //
4517     if (!N->getOperand(0).hasOneUse() &&
4518         !N->getOperand(1).hasOneUse() &&
4519         !N->getOperand(2).hasOneUse()) {
4520
4521       // Scan all of the users of the LHS, looking for VCMPo's that match.
4522       SDNode *VCMPoNode = 0;
4523
4524       SDNode *LHSN = N->getOperand(0).getNode();
4525       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4526            UI != E; ++UI)
4527         if (UI->getOpcode() == PPCISD::VCMPo &&
4528             UI->getOperand(1) == N->getOperand(1) &&
4529             UI->getOperand(2) == N->getOperand(2) &&
4530             UI->getOperand(0) == N->getOperand(0)) {
4531           VCMPoNode = *UI;
4532           break;
4533         }
4534
4535       // If there is no VCMPo node, or if the flag value has a single use, don't
4536       // transform this.
4537       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4538         break;
4539
4540       // Look at the (necessarily single) use of the flag value.  If it has a
4541       // chain, this transformation is more complex.  Note that multiple things
4542       // could use the value result, which we should ignore.
4543       SDNode *FlagUser = 0;
4544       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4545            FlagUser == 0; ++UI) {
4546         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4547         SDNode *User = *UI;
4548         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4549           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4550             FlagUser = User;
4551             break;
4552           }
4553         }
4554       }
4555
4556       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4557       // give up for right now.
4558       if (FlagUser->getOpcode() == PPCISD::MFCR)
4559         return SDValue(VCMPoNode, 0);
4560     }
4561     break;
4562   }
4563   case ISD::BR_CC: {
4564     // If this is a branch on an altivec predicate comparison, lower this so
4565     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4566     // lowering is done pre-legalize, because the legalizer lowers the predicate
4567     // compare down to code that is difficult to reassemble.
4568     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4569     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4570     int CompareOpc;
4571     bool isDot;
4572
4573     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4574         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4575         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4576       assert(isDot && "Can't compare against a vector result!");
4577
4578       // If this is a comparison against something other than 0/1, then we know
4579       // that the condition is never/always true.
4580       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
4581       if (Val != 0 && Val != 1) {
4582         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4583           return N->getOperand(0);
4584         // Always !=, turn it into an unconditional branch.
4585         return DAG.getNode(ISD::BR, dl, MVT::Other,
4586                            N->getOperand(0), N->getOperand(4));
4587       }
4588
4589       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4590
4591       // Create the PPCISD altivec 'dot' comparison node.
4592       std::vector<MVT> VTs;
4593       SDValue Ops[] = {
4594         LHS.getOperand(2),  // LHS of compare
4595         LHS.getOperand(3),  // RHS of compare
4596         DAG.getConstant(CompareOpc, MVT::i32)
4597       };
4598       VTs.push_back(LHS.getOperand(2).getValueType());
4599       VTs.push_back(MVT::Flag);
4600       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4601
4602       // Unpack the result based on how the target uses it.
4603       PPC::Predicate CompOpc;
4604       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
4605       default:  // Can't happen, don't crash on invalid number though.
4606       case 0:   // Branch on the value of the EQ bit of CR6.
4607         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4608         break;
4609       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4610         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4611         break;
4612       case 2:   // Branch on the value of the LT bit of CR6.
4613         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4614         break;
4615       case 3:   // Branch on the inverted value of the LT bit of CR6.
4616         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4617         break;
4618       }
4619
4620       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
4621                          DAG.getConstant(CompOpc, MVT::i32),
4622                          DAG.getRegister(PPC::CR6, MVT::i32),
4623                          N->getOperand(4), CompNode.getValue(1));
4624     }
4625     break;
4626   }
4627   }
4628
4629   return SDValue();
4630 }
4631
4632 //===----------------------------------------------------------------------===//
4633 // Inline Assembly Support
4634 //===----------------------------------------------------------------------===//
4635
4636 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4637                                                        const APInt &Mask,
4638                                                        APInt &KnownZero,
4639                                                        APInt &KnownOne,
4640                                                        const SelectionDAG &DAG,
4641                                                        unsigned Depth) const {
4642   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4643   switch (Op.getOpcode()) {
4644   default: break;
4645   case PPCISD::LBRX: {
4646     // lhbrx is known to have the top bits cleared out.
4647     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4648       KnownZero = 0xFFFF0000;
4649     break;
4650   }
4651   case ISD::INTRINSIC_WO_CHAIN: {
4652     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
4653     default: break;
4654     case Intrinsic::ppc_altivec_vcmpbfp_p:
4655     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4656     case Intrinsic::ppc_altivec_vcmpequb_p:
4657     case Intrinsic::ppc_altivec_vcmpequh_p:
4658     case Intrinsic::ppc_altivec_vcmpequw_p:
4659     case Intrinsic::ppc_altivec_vcmpgefp_p:
4660     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4661     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4662     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4663     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4664     case Intrinsic::ppc_altivec_vcmpgtub_p:
4665     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4666     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4667       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4668       break;
4669     }
4670   }
4671   }
4672 }
4673
4674
4675 /// getConstraintType - Given a constraint, return the type of
4676 /// constraint it is for this target.
4677 PPCTargetLowering::ConstraintType
4678 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4679   if (Constraint.size() == 1) {
4680     switch (Constraint[0]) {
4681     default: break;
4682     case 'b':
4683     case 'r':
4684     case 'f':
4685     case 'v':
4686     case 'y':
4687       return C_RegisterClass;
4688     }
4689   }
4690   return TargetLowering::getConstraintType(Constraint);
4691 }
4692
4693 std::pair<unsigned, const TargetRegisterClass*>
4694 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4695                                                 MVT VT) const {
4696   if (Constraint.size() == 1) {
4697     // GCC RS6000 Constraint Letters
4698     switch (Constraint[0]) {
4699     case 'b':   // R1-R31
4700     case 'r':   // R0-R31
4701       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4702         return std::make_pair(0U, PPC::G8RCRegisterClass);
4703       return std::make_pair(0U, PPC::GPRCRegisterClass);
4704     case 'f':
4705       if (VT == MVT::f32)
4706         return std::make_pair(0U, PPC::F4RCRegisterClass);
4707       else if (VT == MVT::f64)
4708         return std::make_pair(0U, PPC::F8RCRegisterClass);
4709       break;
4710     case 'v':
4711       return std::make_pair(0U, PPC::VRRCRegisterClass);
4712     case 'y':   // crrc
4713       return std::make_pair(0U, PPC::CRRCRegisterClass);
4714     }
4715   }
4716
4717   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4718 }
4719
4720
4721 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4722 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
4723 /// it means one of the asm constraint of the inline asm instruction being
4724 /// processed is 'm'.
4725 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4726                                                      bool hasMemory,
4727                                                      std::vector<SDValue>&Ops,
4728                                                      SelectionDAG &DAG) const {
4729   SDValue Result(0,0);
4730   switch (Letter) {
4731   default: break;
4732   case 'I':
4733   case 'J':
4734   case 'K':
4735   case 'L':
4736   case 'M':
4737   case 'N':
4738   case 'O':
4739   case 'P': {
4740     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4741     if (!CST) return; // Must be an immediate to match.
4742     unsigned Value = CST->getZExtValue();
4743     switch (Letter) {
4744     default: assert(0 && "Unknown constraint letter!");
4745     case 'I':  // "I" is a signed 16-bit constant.
4746       if ((short)Value == (int)Value)
4747         Result = DAG.getTargetConstant(Value, Op.getValueType());
4748       break;
4749     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4750     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4751       if ((short)Value == 0)
4752         Result = DAG.getTargetConstant(Value, Op.getValueType());
4753       break;
4754     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4755       if ((Value >> 16) == 0)
4756         Result = DAG.getTargetConstant(Value, Op.getValueType());
4757       break;
4758     case 'M':  // "M" is a constant that is greater than 31.
4759       if (Value > 31)
4760         Result = DAG.getTargetConstant(Value, Op.getValueType());
4761       break;
4762     case 'N':  // "N" is a positive constant that is an exact power of two.
4763       if ((int)Value > 0 && isPowerOf2_32(Value))
4764         Result = DAG.getTargetConstant(Value, Op.getValueType());
4765       break;
4766     case 'O':  // "O" is the constant zero.
4767       if (Value == 0)
4768         Result = DAG.getTargetConstant(Value, Op.getValueType());
4769       break;
4770     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4771       if ((short)-Value == (int)-Value)
4772         Result = DAG.getTargetConstant(Value, Op.getValueType());
4773       break;
4774     }
4775     break;
4776   }
4777   }
4778
4779   if (Result.getNode()) {
4780     Ops.push_back(Result);
4781     return;
4782   }
4783
4784   // Handle standard constraint letters.
4785   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
4786 }
4787
4788 // isLegalAddressingMode - Return true if the addressing mode represented
4789 // by AM is legal for this target, for a load/store of the specified type.
4790 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4791                                               const Type *Ty) const {
4792   // FIXME: PPC does not allow r+i addressing modes for vectors!
4793
4794   // PPC allows a sign-extended 16-bit immediate field.
4795   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4796     return false;
4797
4798   // No global is ever allowed as a base.
4799   if (AM.BaseGV)
4800     return false;
4801
4802   // PPC only support r+r,
4803   switch (AM.Scale) {
4804   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4805     break;
4806   case 1:
4807     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4808       return false;
4809     // Otherwise we have r+r or r+i.
4810     break;
4811   case 2:
4812     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4813       return false;
4814     // Allow 2*r as r+r.
4815     break;
4816   default:
4817     // No other scales are supported.
4818     return false;
4819   }
4820
4821   return true;
4822 }
4823
4824 /// isLegalAddressImmediate - Return true if the integer value can be used
4825 /// as the offset of the target addressing mode for load / store of the
4826 /// given type.
4827 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4828   // PPC allows a sign-extended 16-bit immediate field.
4829   return (V > -(1 << 16) && V < (1 << 16)-1);
4830 }
4831
4832 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4833   return false;
4834 }
4835
4836 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4837   DebugLoc dl = Op.getDebugLoc();
4838   // Depths > 0 not supported yet!
4839   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4840     return SDValue();
4841
4842   MachineFunction &MF = DAG.getMachineFunction();
4843   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4844
4845   // Just load the return address off the stack.
4846   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4847
4848   // Make sure the function really does not optimize away the store of the RA
4849   // to the stack.
4850   FuncInfo->setLRStoreRequired();
4851   return DAG.getLoad(getPointerTy(), dl,
4852                      DAG.getEntryNode(), RetAddrFI, NULL, 0);
4853 }
4854
4855 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4856   DebugLoc dl = Op.getDebugLoc();
4857   // Depths > 0 not supported yet!
4858   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4859     return SDValue();
4860
4861   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4862   bool isPPC64 = PtrVT == MVT::i64;
4863
4864   MachineFunction &MF = DAG.getMachineFunction();
4865   MachineFrameInfo *MFI = MF.getFrameInfo();
4866   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4867                   && MFI->getStackSize();
4868
4869   if (isPPC64)
4870     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::X31 : PPC::X1,
4871       MVT::i64);
4872   else
4873     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::R31 : PPC::R1,
4874       MVT::i32);
4875 }
4876
4877 bool
4878 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4879   // The PowerPC target isn't yet aware of offsets.
4880   return false;
4881 }