lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/CallingConv.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/Function.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/DerivedTypes.h"
  39 using namespace llvm;
  40
  41 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  42                                      CCValAssign::LocInfo &LocInfo,
  43                                      ISD::ArgFlagsTy &ArgFlags,
  44                                      CCState &State);
  45 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  46                                             MVT &LocVT,
  47                                             CCValAssign::LocInfo &LocInfo,
  48                                             ISD::ArgFlagsTy &ArgFlags,
  49                                             CCState &State);
  50 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  51                                               MVT &LocVT,
  52                                               CCValAssign::LocInfo &LocInfo,
  53                                               ISD::ArgFlagsTy &ArgFlags,
  54                                               CCState &State);
  55
  56 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  57 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  58                                      cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  77   // arguments are at least 4/8 bytes aligned.
  78   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  82   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  83   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  84
  85   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  88
  89   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  90
  91   // PowerPC has pre-inc load and store's.
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 102
 103   // This is used in the ppcf128->int sequence.  Note it has different semantics
 104   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 105   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 106
 107   // PowerPC has no SREM/UREM instructions
 108   setOperationAction(ISD::SREM, MVT::i32, Expand);
 109   setOperationAction(ISD::UREM, MVT::i32, Expand);
 110   setOperationAction(ISD::SREM, MVT::i64, Expand);
 111   setOperationAction(ISD::UREM, MVT::i64, Expand);
 112
 113   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 114   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 115   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 116   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 117   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 118   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 120   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 121   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 122
 123   // We don't support sin/cos/sqrt/fmod/pow
 124   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 125   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 126   setOperationAction(ISD::FREM , MVT::f64, Expand);
 127   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 128   setOperationAction(ISD::FMA  , MVT::f64, Expand);
 129   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 130   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 131   setOperationAction(ISD::FREM , MVT::f32, Expand);
 132   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 133   setOperationAction(ISD::FMA  , MVT::f32, Expand);
 134
 135   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 136
 137   // If we're enabling GP optimizations, use hardware square root
 138   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 139     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 140     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 141   }
 142
 143   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 144   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 145
 146   // PowerPC does not have BSWAP, CTPOP or CTTZ
 147   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 148   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 149   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 150   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 151   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 152   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 153
 154   // PowerPC does not have ROTR
 155   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 156   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 157
 158   // PowerPC does not have Select
 159   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 160   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 161   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 162   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 163
 164   // PowerPC wants to turn select_cc of FP into fsel when possible.
 165   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 166   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 167
 168   // PowerPC wants to optimize integer setcc a bit
 169   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 170
 171   // PowerPC does not have BRCOND which requires SetCC
 172   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 173
 174   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 175
 176   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 177   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 178
 179   // PowerPC does not have [U|S]INT_TO_FP
 180   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 181   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 182
 183   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 184   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 185   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 186   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 187
 188   // We cannot sextinreg(i1).  Expand to shifts.
 189   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 190
 191   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 192   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 193   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 194   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 195
 196
 197   // We want to legalize GlobalAddress and ConstantPool nodes into the
 198   // appropriate instructions to materialize the address.
 199   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 200   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 201   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 202   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 203   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 204   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 205   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 206   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 207   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 208   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 209
 210   // TRAP is legal.
 211   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 212
 213   // TRAMPOLINE is custom lowered.
 214   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 215
 216   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 217   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 218
 219   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 220   if (TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 221       && !TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 222     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 223     setOperationAction(ISD::VAARG, MVT::i64, Custom);
 224   } else
 225     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 226
 227   // Use the default implementation.
 228   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 229   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 230   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 231   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 232   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 233   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 234
 235   // We want to custom lower some of our intrinsics.
 236   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 237
 238   // Comparisons that require checking two conditions.
 239   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 240   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 241   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 244   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 245   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 246   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 247   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 248   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 249   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 250   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 251
 252   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 253     // They also have instructions for converting between i64 and fp.
 254     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 255     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 256     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 257     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 258     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 259     // We cannot do this with Promote because i64 is not a legal type.
 260     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 261
 262     // FIXME: disable this lowered code.  This generates 64-bit register values,
 263     // and we don't model the fact that the top part is clobbered by calls.  We
 264     // need to flag these together so that the value isn't live across a call.
 265     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 266   } else {
 267     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 268     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 269   }
 270
 271   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 272     // 64-bit PowerPC implementations can support i64 types directly
 273     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 274     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 275     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 276     // 64-bit PowerPC wants to expand i128 shifts itself.
 277     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 278     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 279     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 280   } else {
 281     // 32-bit PowerPC wants to expand i64 shifts itself.
 282     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 283     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 284     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 285   }
 286
 287   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 288     // First set operation action for all vector types to expand. Then we
 289     // will selectively turn on ones that can be effectively codegen'd.
 290     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 291          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 292       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 293
 294       // add/sub are legal for all supported vector VT's.
 295       setOperationAction(ISD::ADD , VT, Legal);
 296       setOperationAction(ISD::SUB , VT, Legal);
 297
 298       // We promote all shuffles to v16i8.
 299       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 300       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 301
 302       // We promote all non-typed operations to v4i32.
 303       setOperationAction(ISD::AND   , VT, Promote);
 304       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 305       setOperationAction(ISD::OR    , VT, Promote);
 306       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 307       setOperationAction(ISD::XOR   , VT, Promote);
 308       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 309       setOperationAction(ISD::LOAD  , VT, Promote);
 310       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 311       setOperationAction(ISD::SELECT, VT, Promote);
 312       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 313       setOperationAction(ISD::STORE, VT, Promote);
 314       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 315
 316       // No other operations are legal.
 317       setOperationAction(ISD::MUL , VT, Expand);
 318       setOperationAction(ISD::SDIV, VT, Expand);
 319       setOperationAction(ISD::SREM, VT, Expand);
 320       setOperationAction(ISD::UDIV, VT, Expand);
 321       setOperationAction(ISD::UREM, VT, Expand);
 322       setOperationAction(ISD::FDIV, VT, Expand);
 323       setOperationAction(ISD::FNEG, VT, Expand);
 324       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 325       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 326       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 327       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 328       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 329       setOperationAction(ISD::UDIVREM, VT, Expand);
 330       setOperationAction(ISD::SDIVREM, VT, Expand);
 331       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 332       setOperationAction(ISD::FPOW, VT, Expand);
 333       setOperationAction(ISD::CTPOP, VT, Expand);
 334       setOperationAction(ISD::CTLZ, VT, Expand);
 335       setOperationAction(ISD::CTTZ, VT, Expand);
 336     }
 337
 338     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 339     // with merges, splats, etc.
 340     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 341
 342     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 343     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 344     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 345     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 346     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 347     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 348
 349     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 350     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 351     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 352     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 353
 354     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 355     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 356     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 357     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 358
 359     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 360     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 361
 362     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 363     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 364     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 365     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 366   }
 367
 368   setBooleanContents(ZeroOrOneBooleanContent);
 369
 370   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 371     setStackPointerRegisterToSaveRestore(PPC::X1);
 372     setExceptionPointerRegister(PPC::X3);
 373     setExceptionSelectorRegister(PPC::X4);
 374   } else {
 375     setStackPointerRegisterToSaveRestore(PPC::R1);
 376     setExceptionPointerRegister(PPC::R3);
 377     setExceptionSelectorRegister(PPC::R4);
 378   }
 379
 380   // We have target-specific dag combine patterns for the following nodes:
 381   setTargetDAGCombine(ISD::SINT_TO_FP);
 382   setTargetDAGCombine(ISD::STORE);
 383   setTargetDAGCombine(ISD::BR_CC);
 384   setTargetDAGCombine(ISD::BSWAP);
 385
 386   // Darwin long double math library functions have $LDBL128 appended.
 387   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 388     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 389     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 390     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 391     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 392     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 393     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 394     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 395     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 396     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 397     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 398   }
 399
 400   setMinFunctionAlignment(2);
 401   if (PPCSubTarget.isDarwin())
 402     setPrefFunctionAlignment(4);
 403
 404   setInsertFencesForAtomic(true);
 405
 406   computeRegisterProperties();
 407 }
 408
 409 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 410 /// function arguments in the caller parameter area.
 411 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 412   const TargetMachine &TM = getTargetMachine();
 413   // Darwin passes everything on 4 byte boundary.
 414   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 415     return 4;
 416   // FIXME SVR4 TBD
 417   return 4;
 418 }
 419
 420 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 421   switch (Opcode) {
 422   default: return 0;
 423   case PPCISD::FSEL:            return "PPCISD::FSEL";
 424   case PPCISD::FCFID:           return "PPCISD::FCFID";
 425   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 426   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 427   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 428   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 429   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 430   case PPCISD::VPERM:           return "PPCISD::VPERM";
 431   case PPCISD::Hi:              return "PPCISD::Hi";
 432   case PPCISD::Lo:              return "PPCISD::Lo";
 433   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 434   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 435   case PPCISD::LOAD:            return "PPCISD::LOAD";
 436   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 437   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 438   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 439   case PPCISD::SRL:             return "PPCISD::SRL";
 440   case PPCISD::SRA:             return "PPCISD::SRA";
 441   case PPCISD::SHL:             return "PPCISD::SHL";
 442   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 443   case PPCISD::STD_32:          return "PPCISD::STD_32";
 444   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 445   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 446   case PPCISD::NOP:             return "PPCISD::NOP";
 447   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 448   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 449   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 450   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 451   case PPCISD::MFCR:            return "PPCISD::MFCR";
 452   case PPCISD::VCMP:            return "PPCISD::VCMP";
 453   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 454   case PPCISD::LBRX:            return "PPCISD::LBRX";
 455   case PPCISD::STBRX:           return "PPCISD::STBRX";
 456   case PPCISD::LARX:            return "PPCISD::LARX";
 457   case PPCISD::STCX:            return "PPCISD::STCX";
 458   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 459   case PPCISD::MFFS:            return "PPCISD::MFFS";
 460   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 461   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 462   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 463   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 464   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 465   }
 466 }
 467
 468 MVT::SimpleValueType PPCTargetLowering::getSetCCResultType(EVT VT) const {
 469   return MVT::i32;
 470 }
 471
 472 //===----------------------------------------------------------------------===//
 473 // Node matching predicates, for use by the tblgen matching code.
 474 //===----------------------------------------------------------------------===//
 475
 476 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 477 static bool isFloatingPointZero(SDValue Op) {
 478   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 479     return CFP->getValueAPF().isZero();
 480   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 481     // Maybe this has already been legalized into the constant pool?
 482     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 483       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 484         return CFP->getValueAPF().isZero();
 485   }
 486   return false;
 487 }
 488
 489 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 490 /// true if Op is undef or if it matches the specified value.
 491 static bool isConstantOrUndef(int Op, int Val) {
 492   return Op < 0 || Op == Val;
 493 }
 494
 495 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 496 /// VPKUHUM instruction.
 497 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 498   if (!isUnary) {
 499     for (unsigned i = 0; i != 16; ++i)
 500       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 501         return false;
 502   } else {
 503     for (unsigned i = 0; i != 8; ++i)
 504       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 505           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 506         return false;
 507   }
 508   return true;
 509 }
 510
 511 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 512 /// VPKUWUM instruction.
 513 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 514   if (!isUnary) {
 515     for (unsigned i = 0; i != 16; i += 2)
 516       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 517           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 518         return false;
 519   } else {
 520     for (unsigned i = 0; i != 8; i += 2)
 521       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 522           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 523           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 524           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 525         return false;
 526   }
 527   return true;
 528 }
 529
 530 /// isVMerge - Common function, used to match vmrg* shuffles.
 531 ///
 532 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 533                      unsigned LHSStart, unsigned RHSStart) {
 534   assert(N->getValueType(0) == MVT::v16i8 &&
 535          "PPC only supports shuffles by bytes!");
 536   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 537          "Unsupported merge size!");
 538
 539   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 540     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 541       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 542                              LHSStart+j+i*UnitSize) ||
 543           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 544                              RHSStart+j+i*UnitSize))
 545         return false;
 546     }
 547   return true;
 548 }
 549
 550 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 551 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 552 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 553                              bool isUnary) {
 554   if (!isUnary)
 555     return isVMerge(N, UnitSize, 8, 24);
 556   return isVMerge(N, UnitSize, 8, 8);
 557 }
 558
 559 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 560 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 561 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 562                              bool isUnary) {
 563   if (!isUnary)
 564     return isVMerge(N, UnitSize, 0, 16);
 565   return isVMerge(N, UnitSize, 0, 0);
 566 }
 567
 568
 569 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 570 /// amount, otherwise return -1.
 571 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 572   assert(N->getValueType(0) == MVT::v16i8 &&
 573          "PPC only supports shuffles by bytes!");
 574
 575   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 576
 577   // Find the first non-undef value in the shuffle mask.
 578   unsigned i;
 579   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 580     /*search*/;
 581
 582   if (i == 16) return -1;  // all undef.
 583
 584   // Otherwise, check to see if the rest of the elements are consecutively
 585   // numbered from this value.
 586   unsigned ShiftAmt = SVOp->getMaskElt(i);
 587   if (ShiftAmt < i) return -1;
 588   ShiftAmt -= i;
 589
 590   if (!isUnary) {
 591     // Check the rest of the elements to see if they are consecutive.
 592     for (++i; i != 16; ++i)
 593       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 594         return -1;
 595   } else {
 596     // Check the rest of the elements to see if they are consecutive.
 597     for (++i; i != 16; ++i)
 598       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 599         return -1;
 600   }
 601   return ShiftAmt;
 602 }
 603
 604 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 605 /// specifies a splat of a single element that is suitable for input to
 606 /// VSPLTB/VSPLTH/VSPLTW.
 607 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 608   assert(N->getValueType(0) == MVT::v16i8 &&
 609          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 610
 611   // This is a splat operation if each element of the permute is the same, and
 612   // if the value doesn't reference the second vector.
 613   unsigned ElementBase = N->getMaskElt(0);
 614
 615   // FIXME: Handle UNDEF elements too!
 616   if (ElementBase >= 16)
 617     return false;
 618
 619   // Check that the indices are consecutive, in the case of a multi-byte element
 620   // splatted with a v16i8 mask.
 621   for (unsigned i = 1; i != EltSize; ++i)
 622     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 623       return false;
 624
 625   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 626     if (N->getMaskElt(i) < 0) continue;
 627     for (unsigned j = 0; j != EltSize; ++j)
 628       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 629         return false;
 630   }
 631   return true;
 632 }
 633
 634 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 635 /// are -0.0.
 636 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 637   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 638
 639   APInt APVal, APUndef;
 640   unsigned BitSize;
 641   bool HasAnyUndefs;
 642
 643   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 644     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 645       return CFP->getValueAPF().isNegZero();
 646
 647   return false;
 648 }
 649
 650 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 651 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 652 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 654   assert(isSplatShuffleMask(SVOp, EltSize));
 655   return SVOp->getMaskElt(0) / EltSize;
 656 }
 657
 658 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 659 /// by using a vspltis[bhw] instruction of the specified element size, return
 660 /// the constant being splatted.  The ByteSize field indicates the number of
 661 /// bytes of each element [124] -> [bhw].
 662 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 663   SDValue OpVal(0, 0);
 664
 665   // If ByteSize of the splat is bigger than the element size of the
 666   // build_vector, then we have a case where we are checking for a splat where
 667   // multiple elements of the buildvector are folded together into a single
 668   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 669   unsigned EltSize = 16/N->getNumOperands();
 670   if (EltSize < ByteSize) {
 671     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 672     SDValue UniquedVals[4];
 673     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 674
 675     // See if all of the elements in the buildvector agree across.
 676     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 677       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 678       // If the element isn't a constant, bail fully out.
 679       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 680
 681
 682       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 683         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 684       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 685         return SDValue();  // no match.
 686     }
 687
 688     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 689     // either constant or undef values that are identical for each chunk.  See
 690     // if these chunks can form into a larger vspltis*.
 691
 692     // Check to see if all of the leading entries are either 0 or -1.  If
 693     // neither, then this won't fit into the immediate field.
 694     bool LeadingZero = true;
 695     bool LeadingOnes = true;
 696     for (unsigned i = 0; i != Multiple-1; ++i) {
 697       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 698
 699       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 700       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 701     }
 702     // Finally, check the least significant entry.
 703     if (LeadingZero) {
 704       if (UniquedVals[Multiple-1].getNode() == 0)
 705         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 706       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 707       if (Val < 16)
 708         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 709     }
 710     if (LeadingOnes) {
 711       if (UniquedVals[Multiple-1].getNode() == 0)
 712         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 713       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 714       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 715         return DAG.getTargetConstant(Val, MVT::i32);
 716     }
 717
 718     return SDValue();
 719   }
 720
 721   // Check to see if this buildvec has a single non-undef value in its elements.
 722   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 723     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 724     if (OpVal.getNode() == 0)
 725       OpVal = N->getOperand(i);
 726     else if (OpVal != N->getOperand(i))
 727       return SDValue();
 728   }
 729
 730   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 731
 732   unsigned ValSizeInBytes = EltSize;
 733   uint64_t Value = 0;
 734   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 735     Value = CN->getZExtValue();
 736   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 737     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 738     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 739   }
 740
 741   // If the splat value is larger than the element value, then we can never do
 742   // this splat.  The only case that we could fit the replicated bits into our
 743   // immediate field for would be zero, and we prefer to use vxor for it.
 744   if (ValSizeInBytes < ByteSize) return SDValue();
 745
 746   // If the element value is larger than the splat value, cut it in half and
 747   // check to see if the two halves are equal.  Continue doing this until we
 748   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 749   while (ValSizeInBytes > ByteSize) {
 750     ValSizeInBytes >>= 1;
 751
 752     // If the top half equals the bottom half, we're still ok.
 753     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 754          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 755       return SDValue();
 756   }
 757
 758   // Properly sign extend the value.
 759   int ShAmt = (4-ByteSize)*8;
 760   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 761
 762   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 763   if (MaskVal == 0) return SDValue();
 764
 765   // Finally, if this value fits in a 5 bit sext field, return it
 766   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 767     return DAG.getTargetConstant(MaskVal, MVT::i32);
 768   return SDValue();
 769 }
 770
 771 //===----------------------------------------------------------------------===//
 772 //  Addressing Mode Selection
 773 //===----------------------------------------------------------------------===//
 774
 775 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 776 /// or 64-bit immediate, and if the value can be accurately represented as a
 777 /// sign extension from a 16-bit value.  If so, this returns true and the
 778 /// immediate.
 779 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 780   if (N->getOpcode() != ISD::Constant)
 781     return false;
 782
 783   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 784   if (N->getValueType(0) == MVT::i32)
 785     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 786   else
 787     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 788 }
 789 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 790   return isIntS16Immediate(Op.getNode(), Imm);
 791 }
 792
 793
 794 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 795 /// can be represented as an indexed [r+r] operation.  Returns false if it
 796 /// can be more efficiently represented with [r+imm].
 797 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 798                                             SDValue &Index,
 799                                             SelectionDAG &DAG) const {
 800   short imm = 0;
 801   if (N.getOpcode() == ISD::ADD) {
 802     if (isIntS16Immediate(N.getOperand(1), imm))
 803       return false;    // r+i
 804     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 805       return false;    // r+i
 806
 807     Base = N.getOperand(0);
 808     Index = N.getOperand(1);
 809     return true;
 810   } else if (N.getOpcode() == ISD::OR) {
 811     if (isIntS16Immediate(N.getOperand(1), imm))
 812       return false;    // r+i can fold it if we can.
 813
 814     // If this is an or of disjoint bitfields, we can codegen this as an add
 815     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 816     // disjoint.
 817     APInt LHSKnownZero, LHSKnownOne;
 818     APInt RHSKnownZero, RHSKnownOne;
 819     DAG.ComputeMaskedBits(N.getOperand(0),
 820                           APInt::getAllOnesValue(N.getOperand(0)
 821                             .getValueSizeInBits()),
 822                           LHSKnownZero, LHSKnownOne);
 823
 824     if (LHSKnownZero.getBoolValue()) {
 825       DAG.ComputeMaskedBits(N.getOperand(1),
 826                             APInt::getAllOnesValue(N.getOperand(1)
 827                               .getValueSizeInBits()),
 828                             RHSKnownZero, RHSKnownOne);
 829       // If all of the bits are known zero on the LHS or RHS, the add won't
 830       // carry.
 831       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 832         Base = N.getOperand(0);
 833         Index = N.getOperand(1);
 834         return true;
 835       }
 836     }
 837   }
 838
 839   return false;
 840 }
 841
 842 /// Returns true if the address N can be represented by a base register plus
 843 /// a signed 16-bit displacement [r+imm], and if it is not better
 844 /// represented as reg+reg.
 845 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 846                                             SDValue &Base,
 847                                             SelectionDAG &DAG) const {
 848   // FIXME dl should come from parent load or store, not from address
 849   DebugLoc dl = N.getDebugLoc();
 850   // If this can be more profitably realized as r+r, fail.
 851   if (SelectAddressRegReg(N, Disp, Base, DAG))
 852     return false;
 853
 854   if (N.getOpcode() == ISD::ADD) {
 855     short imm = 0;
 856     if (isIntS16Immediate(N.getOperand(1), imm)) {
 857       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 858       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 859         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 860       } else {
 861         Base = N.getOperand(0);
 862       }
 863       return true; // [r+i]
 864     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 865       // Match LOAD (ADD (X, Lo(G))).
 866      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 867              && "Cannot handle constant offsets yet!");
 868       Disp = N.getOperand(1).getOperand(0);  // The global address.
 869       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 870              Disp.getOpcode() == ISD::TargetConstantPool ||
 871              Disp.getOpcode() == ISD::TargetJumpTable);
 872       Base = N.getOperand(0);
 873       return true;  // [&g+r]
 874     }
 875   } else if (N.getOpcode() == ISD::OR) {
 876     short imm = 0;
 877     if (isIntS16Immediate(N.getOperand(1), imm)) {
 878       // If this is an or of disjoint bitfields, we can codegen this as an add
 879       // (for better address arithmetic) if the LHS and RHS of the OR are
 880       // provably disjoint.
 881       APInt LHSKnownZero, LHSKnownOne;
 882       DAG.ComputeMaskedBits(N.getOperand(0),
 883                             APInt::getAllOnesValue(N.getOperand(0)
 884                                                    .getValueSizeInBits()),
 885                             LHSKnownZero, LHSKnownOne);
 886
 887       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 888         // If all of the bits are known zero on the LHS or RHS, the add won't
 889         // carry.
 890         Base = N.getOperand(0);
 891         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 892         return true;
 893       }
 894     }
 895   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 896     // Loading from a constant address.
 897
 898     // If this address fits entirely in a 16-bit sext immediate field, codegen
 899     // this as "d, 0"
 900     short Imm;
 901     if (isIntS16Immediate(CN, Imm)) {
 902       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 903       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 904                              CN->getValueType(0));
 905       return true;
 906     }
 907
 908     // Handle 32-bit sext immediates with LIS + addr mode.
 909     if (CN->getValueType(0) == MVT::i32 ||
 910         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 911       int Addr = (int)CN->getZExtValue();
 912
 913       // Otherwise, break this down into an LIS + disp.
 914       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 915
 916       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 917       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 918       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 919       return true;
 920     }
 921   }
 922
 923   Disp = DAG.getTargetConstant(0, getPointerTy());
 924   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 925     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 926   else
 927     Base = N;
 928   return true;      // [r+0]
 929 }
 930
 931 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 932 /// represented as an indexed [r+r] operation.
 933 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 934                                                 SDValue &Index,
 935                                                 SelectionDAG &DAG) const {
 936   // Check to see if we can easily represent this as an [r+r] address.  This
 937   // will fail if it thinks that the address is more profitably represented as
 938   // reg+imm, e.g. where imm = 0.
 939   if (SelectAddressRegReg(N, Base, Index, DAG))
 940     return true;
 941
 942   // If the operand is an addition, always emit this as [r+r], since this is
 943   // better (for code size, and execution, as the memop does the add for free)
 944   // than emitting an explicit add.
 945   if (N.getOpcode() == ISD::ADD) {
 946     Base = N.getOperand(0);
 947     Index = N.getOperand(1);
 948     return true;
 949   }
 950
 951   // Otherwise, do it the hard way, using R0 as the base register.
 952   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 953                          N.getValueType());
 954   Index = N;
 955   return true;
 956 }
 957
 958 /// SelectAddressRegImmShift - Returns true if the address N can be
 959 /// represented by a base register plus a signed 14-bit displacement
 960 /// [r+imm*4].  Suitable for use by STD and friends.
 961 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 962                                                  SDValue &Base,
 963                                                  SelectionDAG &DAG) const {
 964   // FIXME dl should come from the parent load or store, not the address
 965   DebugLoc dl = N.getDebugLoc();
 966   // If this can be more profitably realized as r+r, fail.
 967   if (SelectAddressRegReg(N, Disp, Base, DAG))
 968     return false;
 969
 970   if (N.getOpcode() == ISD::ADD) {
 971     short imm = 0;
 972     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 973       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 974       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 975         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 976       } else {
 977         Base = N.getOperand(0);
 978       }
 979       return true; // [r+i]
 980     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 981       // Match LOAD (ADD (X, Lo(G))).
 982      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 983              && "Cannot handle constant offsets yet!");
 984       Disp = N.getOperand(1).getOperand(0);  // The global address.
 985       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 986              Disp.getOpcode() == ISD::TargetConstantPool ||
 987              Disp.getOpcode() == ISD::TargetJumpTable);
 988       Base = N.getOperand(0);
 989       return true;  // [&g+r]
 990     }
 991   } else if (N.getOpcode() == ISD::OR) {
 992     short imm = 0;
 993     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 994       // If this is an or of disjoint bitfields, we can codegen this as an add
 995       // (for better address arithmetic) if the LHS and RHS of the OR are
 996       // provably disjoint.
 997       APInt LHSKnownZero, LHSKnownOne;
 998       DAG.ComputeMaskedBits(N.getOperand(0),
 999                             APInt::getAllOnesValue(N.getOperand(0)
1000                                                    .getValueSizeInBits()),
1001                             LHSKnownZero, LHSKnownOne);
1002       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1003         // If all of the bits are known zero on the LHS or RHS, the add won't
1004         // carry.
1005         Base = N.getOperand(0);
1006         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1007         return true;
1008       }
1009     }
1010   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1011     // Loading from a constant address.  Verify low two bits are clear.
1012     if ((CN->getZExtValue() & 3) == 0) {
1013       // If this address fits entirely in a 14-bit sext immediate field, codegen
1014       // this as "d, 0"
1015       short Imm;
1016       if (isIntS16Immediate(CN, Imm)) {
1017         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1018         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1019                                CN->getValueType(0));
1020         return true;
1021       }
1022
1023       // Fold the low-part of 32-bit absolute addresses into addr mode.
1024       if (CN->getValueType(0) == MVT::i32 ||
1025           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1026         int Addr = (int)CN->getZExtValue();
1027
1028         // Otherwise, break this down into an LIS + disp.
1029         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1030         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1031         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1032         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1033         return true;
1034       }
1035     }
1036   }
1037
1038   Disp = DAG.getTargetConstant(0, getPointerTy());
1039   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1040     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1041   else
1042     Base = N;
1043   return true;      // [r+0]
1044 }
1045
1046
1047 /// getPreIndexedAddressParts - returns true by value, base pointer and
1048 /// offset pointer and addressing mode by reference if the node's address
1049 /// can be legally represented as pre-indexed load / store address.
1050 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1051                                                   SDValue &Offset,
1052                                                   ISD::MemIndexedMode &AM,
1053                                                   SelectionDAG &DAG) const {
1054   // Disabled by default for now.
1055   if (!EnablePPCPreinc) return false;
1056
1057   SDValue Ptr;
1058   EVT VT;
1059   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1060     Ptr = LD->getBasePtr();
1061     VT = LD->getMemoryVT();
1062
1063   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1064     Ptr = ST->getBasePtr();
1065     VT  = ST->getMemoryVT();
1066   } else
1067     return false;
1068
1069   // PowerPC doesn't have preinc load/store instructions for vectors.
1070   if (VT.isVector())
1071     return false;
1072
1073   // TODO: Check reg+reg first.
1074
1075   // LDU/STU use reg+imm*4, others use reg+imm.
1076   if (VT != MVT::i64) {
1077     // reg + imm
1078     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1079       return false;
1080   } else {
1081     // reg + imm * 4.
1082     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1083       return false;
1084   }
1085
1086   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1087     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1088     // sext i32 to i64 when addr mode is r+i.
1089     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1090         LD->getExtensionType() == ISD::SEXTLOAD &&
1091         isa<ConstantSDNode>(Offset))
1092       return false;
1093   }
1094
1095   AM = ISD::PRE_INC;
1096   return true;
1097 }
1098
1099 //===----------------------------------------------------------------------===//
1100 //  LowerOperation implementation
1101 //===----------------------------------------------------------------------===//
1102
1103 /// GetLabelAccessInfo - Return true if we should reference labels using a
1104 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1105 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1106                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1107   HiOpFlags = PPCII::MO_HA16;
1108   LoOpFlags = PPCII::MO_LO16;
1109
1110   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1111   // non-darwin platform.  We don't support PIC on other platforms yet.
1112   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1113                TM.getSubtarget<PPCSubtarget>().isDarwin();
1114   if (isPIC) {
1115     HiOpFlags |= PPCII::MO_PIC_FLAG;
1116     LoOpFlags |= PPCII::MO_PIC_FLAG;
1117   }
1118
1119   // If this is a reference to a global value that requires a non-lazy-ptr, make
1120   // sure that instruction lowering adds it.
1121   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1122     HiOpFlags |= PPCII::MO_NLP_FLAG;
1123     LoOpFlags |= PPCII::MO_NLP_FLAG;
1124
1125     if (GV->hasHiddenVisibility()) {
1126       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1127       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1128     }
1129   }
1130
1131   return isPIC;
1132 }
1133
1134 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1135                              SelectionDAG &DAG) {
1136   EVT PtrVT = HiPart.getValueType();
1137   SDValue Zero = DAG.getConstant(0, PtrVT);
1138   DebugLoc DL = HiPart.getDebugLoc();
1139
1140   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1141   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1142
1143   // With PIC, the first instruction is actually "GR+hi(&G)".
1144   if (isPIC)
1145     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1146                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1147
1148   // Generate non-pic code that has direct accesses to the constant pool.
1149   // The address of the global is just (hi(&g)+lo(&g)).
1150   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1151 }
1152
1153 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1154                                              SelectionDAG &DAG) const {
1155   EVT PtrVT = Op.getValueType();
1156   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1157   const Constant *C = CP->getConstVal();
1158
1159   unsigned MOHiFlag, MOLoFlag;
1160   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1161   SDValue CPIHi =
1162     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1163   SDValue CPILo =
1164     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1165   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1166 }
1167
1168 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1169   EVT PtrVT = Op.getValueType();
1170   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1171
1172   unsigned MOHiFlag, MOLoFlag;
1173   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1174   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1175   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1176   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1177 }
1178
1179 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1180                                              SelectionDAG &DAG) const {
1181   EVT PtrVT = Op.getValueType();
1182
1183   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1184
1185   unsigned MOHiFlag, MOLoFlag;
1186   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1187   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1188   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1189   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1190 }
1191
1192 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1193                                               SelectionDAG &DAG) const {
1194   EVT PtrVT = Op.getValueType();
1195   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1196   DebugLoc DL = GSDN->getDebugLoc();
1197   const GlobalValue *GV = GSDN->getGlobal();
1198
1199   // 64-bit SVR4 ABI code is always position-independent.
1200   // The actual address of the GlobalValue is stored in the TOC.
1201   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1202     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1203     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1204                        DAG.getRegister(PPC::X2, MVT::i64));
1205   }
1206
1207   unsigned MOHiFlag, MOLoFlag;
1208   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1209
1210   SDValue GAHi =
1211     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1212   SDValue GALo =
1213     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1214
1215   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1216
1217   // If the global reference is actually to a non-lazy-pointer, we have to do an
1218   // extra load to get the address of the global.
1219   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1220     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1221                       false, false, 0);
1222   return Ptr;
1223 }
1224
1225 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1226   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1227   DebugLoc dl = Op.getDebugLoc();
1228
1229   // If we're comparing for equality to zero, expose the fact that this is
1230   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1231   // fold the new nodes.
1232   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1233     if (C->isNullValue() && CC == ISD::SETEQ) {
1234       EVT VT = Op.getOperand(0).getValueType();
1235       SDValue Zext = Op.getOperand(0);
1236       if (VT.bitsLT(MVT::i32)) {
1237         VT = MVT::i32;
1238         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1239       }
1240       unsigned Log2b = Log2_32(VT.getSizeInBits());
1241       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1242       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1243                                 DAG.getConstant(Log2b, MVT::i32));
1244       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1245     }
1246     // Leave comparisons against 0 and -1 alone for now, since they're usually
1247     // optimized.  FIXME: revisit this when we can custom lower all setcc
1248     // optimizations.
1249     if (C->isAllOnesValue() || C->isNullValue())
1250       return SDValue();
1251   }
1252
1253   // If we have an integer seteq/setne, turn it into a compare against zero
1254   // by xor'ing the rhs with the lhs, which is faster than setting a
1255   // condition register, reading it back out, and masking the correct bit.  The
1256   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1257   // the result to other bit-twiddling opportunities.
1258   EVT LHSVT = Op.getOperand(0).getValueType();
1259   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1260     EVT VT = Op.getValueType();
1261     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1262                                 Op.getOperand(1));
1263     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1264   }
1265   return SDValue();
1266 }
1267
1268 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1269                                       const PPCSubtarget &Subtarget) const {
1270   SDNode *Node = Op.getNode();
1271   EVT VT = Node->getValueType(0);
1272   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1273   SDValue InChain = Node->getOperand(0);
1274   SDValue VAListPtr = Node->getOperand(1);
1275   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1276   DebugLoc dl = Node->getDebugLoc();
1277
1278   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1279
1280   // gpr_index
1281   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1282                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1283                                     false, false, 0);
1284   InChain = GprIndex.getValue(1);
1285
1286   if (VT == MVT::i64) {
1287     // Check if GprIndex is even
1288     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1289                                  DAG.getConstant(1, MVT::i32));
1290     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1291                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1292     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1293                                           DAG.getConstant(1, MVT::i32));
1294     // Align GprIndex to be even if it isn't
1295     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1296                            GprIndex);
1297   }
1298
1299   // fpr index is 1 byte after gpr
1300   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1301                                DAG.getConstant(1, MVT::i32));
1302
1303   // fpr
1304   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1305                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1306                                     false, false, 0);
1307   InChain = FprIndex.getValue(1);
1308
1309   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1310                                        DAG.getConstant(8, MVT::i32));
1311
1312   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1313                                         DAG.getConstant(4, MVT::i32));
1314
1315   // areas
1316   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1317                                      MachinePointerInfo(), false, false, 0);
1318   InChain = OverflowArea.getValue(1);
1319
1320   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1321                                     MachinePointerInfo(), false, false, 0);
1322   InChain = RegSaveArea.getValue(1);
1323
1324   // select overflow_area if index > 8
1325   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1326                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1327
1328   // adjustment constant gpr_index * 4/8
1329   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1330                                     VT.isInteger() ? GprIndex : FprIndex,
1331                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1332                                                     MVT::i32));
1333
1334   // OurReg = RegSaveArea + RegConstant
1335   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1336                                RegConstant);
1337
1338   // Floating types are 32 bytes into RegSaveArea
1339   if (VT.isFloatingPoint())
1340     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1341                          DAG.getConstant(32, MVT::i32));
1342
1343   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1344   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1345                                    VT.isInteger() ? GprIndex : FprIndex,
1346                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1347                                                    MVT::i32));
1348
1349   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1350                               VT.isInteger() ? VAListPtr : FprPtr,
1351                               MachinePointerInfo(SV),
1352                               MVT::i8, false, false, 0);
1353
1354   // determine if we should load from reg_save_area or overflow_area
1355   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1356
1357   // increase overflow_area by 4/8 if gpr/fpr > 8
1358   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1359                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1360                                           MVT::i32));
1361
1362   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1363                              OverflowAreaPlusN);
1364
1365   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1366                               OverflowAreaPtr,
1367                               MachinePointerInfo(),
1368                               MVT::i32, false, false, 0);
1369
1370   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(), false, false, 0);
1371 }
1372
1373 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op,
1374                                            SelectionDAG &DAG) const {
1375   SDValue Chain = Op.getOperand(0);
1376   SDValue Trmp = Op.getOperand(1); // trampoline
1377   SDValue FPtr = Op.getOperand(2); // nested function
1378   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1379   DebugLoc dl = Op.getDebugLoc();
1380
1381   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1382   bool isPPC64 = (PtrVT == MVT::i64);
1383   Type *IntPtrTy =
1384     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1385                                                              *DAG.getContext());
1386
1387   TargetLowering::ArgListTy Args;
1388   TargetLowering::ArgListEntry Entry;
1389
1390   Entry.Ty = IntPtrTy;
1391   Entry.Node = Trmp; Args.push_back(Entry);
1392
1393   // TrampSize == (isPPC64 ? 48 : 40);
1394   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1395                                isPPC64 ? MVT::i64 : MVT::i32);
1396   Args.push_back(Entry);
1397
1398   Entry.Node = FPtr; Args.push_back(Entry);
1399   Entry.Node = Nest; Args.push_back(Entry);
1400
1401   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1402   std::pair<SDValue, SDValue> CallResult =
1403     LowerCallTo(Chain, Op.getValueType().getTypeForEVT(*DAG.getContext()),
1404                 false, false, false, false, 0, CallingConv::C, false,
1405                 /*isReturnValueUsed=*/true,
1406                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1407                 Args, DAG, dl);
1408
1409   SDValue Ops[] =
1410     { CallResult.first, CallResult.second };
1411
1412   return DAG.getMergeValues(Ops, 2, dl);
1413 }
1414
1415 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1416                                         const PPCSubtarget &Subtarget) const {
1417   MachineFunction &MF = DAG.getMachineFunction();
1418   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1419
1420   DebugLoc dl = Op.getDebugLoc();
1421
1422   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1423     // vastart just stores the address of the VarArgsFrameIndex slot into the
1424     // memory location argument.
1425     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1426     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1427     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1428     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1429                         MachinePointerInfo(SV),
1430                         false, false, 0);
1431   }
1432
1433   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1434   // We suppose the given va_list is already allocated.
1435   //
1436   // typedef struct {
1437   //  char gpr;     /* index into the array of 8 GPRs
1438   //                 * stored in the register save area
1439   //                 * gpr=0 corresponds to r3,
1440   //                 * gpr=1 to r4, etc.
1441   //                 */
1442   //  char fpr;     /* index into the array of 8 FPRs
1443   //                 * stored in the register save area
1444   //                 * fpr=0 corresponds to f1,
1445   //                 * fpr=1 to f2, etc.
1446   //                 */
1447   //  char *overflow_arg_area;
1448   //                /* location on stack that holds
1449   //                 * the next overflow argument
1450   //                 */
1451   //  char *reg_save_area;
1452   //               /* where r3:r10 and f1:f8 (if saved)
1453   //                * are stored
1454   //                */
1455   // } va_list[1];
1456
1457
1458   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1459   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1460
1461
1462   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1463
1464   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1465                                             PtrVT);
1466   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1467                                  PtrVT);
1468
1469   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1470   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1471
1472   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1473   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1474
1475   uint64_t FPROffset = 1;
1476   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1477
1478   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1479
1480   // Store first byte : number of int regs
1481   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1482                                          Op.getOperand(1),
1483                                          MachinePointerInfo(SV),
1484                                          MVT::i8, false, false, 0);
1485   uint64_t nextOffset = FPROffset;
1486   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1487                                   ConstFPROffset);
1488
1489   // Store second byte : number of float regs
1490   SDValue secondStore =
1491     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1492                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1493                       false, false, 0);
1494   nextOffset += StackOffset;
1495   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1496
1497   // Store second word : arguments given on stack
1498   SDValue thirdStore =
1499     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1500                  MachinePointerInfo(SV, nextOffset),
1501                  false, false, 0);
1502   nextOffset += FrameOffset;
1503   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1504
1505   // Store third word : arguments given in registers
1506   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1507                       MachinePointerInfo(SV, nextOffset),
1508                       false, false, 0);
1509
1510 }
1511
1512 #include "PPCGenCallingConv.inc"
1513
1514 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1515                                      CCValAssign::LocInfo &LocInfo,
1516                                      ISD::ArgFlagsTy &ArgFlags,
1517                                      CCState &State) {
1518   return true;
1519 }
1520
1521 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1522                                             MVT &LocVT,
1523                                             CCValAssign::LocInfo &LocInfo,
1524                                             ISD::ArgFlagsTy &ArgFlags,
1525                                             CCState &State) {
1526   static const unsigned ArgRegs[] = {
1527     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1528     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1529   };
1530   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1531
1532   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1533
1534   // Skip one register if the first unallocated register has an even register
1535   // number and there are still argument registers available which have not been
1536   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1537   // need to skip a register if RegNum is odd.
1538   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1539     State.AllocateReg(ArgRegs[RegNum]);
1540   }
1541
1542   // Always return false here, as this function only makes sure that the first
1543   // unallocated register has an odd register number and does not actually
1544   // allocate a register for the current argument.
1545   return false;
1546 }
1547
1548 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1549                                               MVT &LocVT,
1550                                               CCValAssign::LocInfo &LocInfo,
1551                                               ISD::ArgFlagsTy &ArgFlags,
1552                                               CCState &State) {
1553   static const unsigned ArgRegs[] = {
1554     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1555     PPC::F8
1556   };
1557
1558   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1559
1560   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1561
1562   // If there is only one Floating-point register left we need to put both f64
1563   // values of a split ppc_fp128 value on the stack.
1564   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1565     State.AllocateReg(ArgRegs[RegNum]);
1566   }
1567
1568   // Always return false here, as this function only makes sure that the two f64
1569   // values a ppc_fp128 value is split into are both passed in registers or both
1570   // passed on the stack and does not actually allocate a register for the
1571   // current argument.
1572   return false;
1573 }
1574
1575 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1576 /// on Darwin.
1577 static const unsigned *GetFPR() {
1578   static const unsigned FPR[] = {
1579     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1580     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1581   };
1582
1583   return FPR;
1584 }
1585
1586 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1587 /// the stack.
1588 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1589                                        unsigned PtrByteSize) {
1590   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1591   if (Flags.isByVal())
1592     ArgSize = Flags.getByValSize();
1593   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1594
1595   return ArgSize;
1596 }
1597
1598 SDValue
1599 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1600                                         CallingConv::ID CallConv, bool isVarArg,
1601                                         const SmallVectorImpl<ISD::InputArg>
1602                                           &Ins,
1603                                         DebugLoc dl, SelectionDAG &DAG,
1604                                         SmallVectorImpl<SDValue> &InVals)
1605                                           const {
1606   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1607     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1608                                      dl, DAG, InVals);
1609   } else {
1610     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1611                                        dl, DAG, InVals);
1612   }
1613 }
1614
1615 SDValue
1616 PPCTargetLowering::LowerFormalArguments_SVR4(
1617                                       SDValue Chain,
1618                                       CallingConv::ID CallConv, bool isVarArg,
1619                                       const SmallVectorImpl<ISD::InputArg>
1620                                         &Ins,
1621                                       DebugLoc dl, SelectionDAG &DAG,
1622                                       SmallVectorImpl<SDValue> &InVals) const {
1623
1624   // 32-bit SVR4 ABI Stack Frame Layout:
1625   //              +-----------------------------------+
1626   //        +-->  |            Back chain             |
1627   //        |     +-----------------------------------+
1628   //        |     | Floating-point register save area |
1629   //        |     +-----------------------------------+
1630   //        |     |    General register save area     |
1631   //        |     +-----------------------------------+
1632   //        |     |          CR save word             |
1633   //        |     +-----------------------------------+
1634   //        |     |         VRSAVE save word          |
1635   //        |     +-----------------------------------+
1636   //        |     |         Alignment padding         |
1637   //        |     +-----------------------------------+
1638   //        |     |     Vector register save area     |
1639   //        |     +-----------------------------------+
1640   //        |     |       Local variable space        |
1641   //        |     +-----------------------------------+
1642   //        |     |        Parameter list area        |
1643   //        |     +-----------------------------------+
1644   //        |     |           LR save word            |
1645   //        |     +-----------------------------------+
1646   // SP-->  +---  |            Back chain             |
1647   //              +-----------------------------------+
1648   //
1649   // Specifications:
1650   //   System V Application Binary Interface PowerPC Processor Supplement
1651   //   AltiVec Technology Programming Interface Manual
1652
1653   MachineFunction &MF = DAG.getMachineFunction();
1654   MachineFrameInfo *MFI = MF.getFrameInfo();
1655   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1656
1657   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1658   // Potential tail calls could cause overwriting of argument stack slots.
1659   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1660   unsigned PtrByteSize = 4;
1661
1662   // Assign locations to all of the incoming arguments.
1663   SmallVector<CCValAssign, 16> ArgLocs;
1664   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1665                  getTargetMachine(), ArgLocs, *DAG.getContext());
1666
1667   // Reserve space for the linkage area on the stack.
1668   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1669
1670   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1671
1672   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1673     CCValAssign &VA = ArgLocs[i];
1674
1675     // Arguments stored in registers.
1676     if (VA.isRegLoc()) {
1677       TargetRegisterClass *RC;
1678       EVT ValVT = VA.getValVT();
1679
1680       switch (ValVT.getSimpleVT().SimpleTy) {
1681         default:
1682           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1683         case MVT::i32:
1684           RC = PPC::GPRCRegisterClass;
1685           break;
1686         case MVT::f32:
1687           RC = PPC::F4RCRegisterClass;
1688           break;
1689         case MVT::f64:
1690           RC = PPC::F8RCRegisterClass;
1691           break;
1692         case MVT::v16i8:
1693         case MVT::v8i16:
1694         case MVT::v4i32:
1695         case MVT::v4f32:
1696           RC = PPC::VRRCRegisterClass;
1697           break;
1698       }
1699
1700       // Transform the arguments stored in physical registers into virtual ones.
1701       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1702       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1703
1704       InVals.push_back(ArgValue);
1705     } else {
1706       // Argument stored in memory.
1707       assert(VA.isMemLoc());
1708
1709       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1710       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1711                                       isImmutable);
1712
1713       // Create load nodes to retrieve arguments from the stack.
1714       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1715       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1716                                    MachinePointerInfo(),
1717                                    false, false, 0));
1718     }
1719   }
1720
1721   // Assign locations to all of the incoming aggregate by value arguments.
1722   // Aggregates passed by value are stored in the local variable space of the
1723   // caller's stack frame, right above the parameter list area.
1724   SmallVector<CCValAssign, 16> ByValArgLocs;
1725   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1726                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1727
1728   // Reserve stack space for the allocations in CCInfo.
1729   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1730
1731   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1732
1733   // Area that is at least reserved in the caller of this function.
1734   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1735
1736   // Set the size that is at least reserved in caller of this function.  Tail
1737   // call optimized function's reserved stack space needs to be aligned so that
1738   // taking the difference between two stack areas will result in an aligned
1739   // stack.
1740   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1741
1742   MinReservedArea =
1743     std::max(MinReservedArea,
1744              PPCFrameLowering::getMinCallFrameSize(false, false));
1745
1746   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1747     getStackAlignment();
1748   unsigned AlignMask = TargetAlign-1;
1749   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1750
1751   FI->setMinReservedArea(MinReservedArea);
1752
1753   SmallVector<SDValue, 8> MemOps;
1754
1755   // If the function takes variable number of arguments, make a frame index for
1756   // the start of the first vararg value... for expansion of llvm.va_start.
1757   if (isVarArg) {
1758     static const unsigned GPArgRegs[] = {
1759       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1760       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1761     };
1762     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1763
1764     static const unsigned FPArgRegs[] = {
1765       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1766       PPC::F8
1767     };
1768     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1769
1770     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1771                                                           NumGPArgRegs));
1772     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1773                                                           NumFPArgRegs));
1774
1775     // Make room for NumGPArgRegs and NumFPArgRegs.
1776     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1777                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1778
1779     FuncInfo->setVarArgsStackOffset(
1780       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1781                              CCInfo.getNextStackOffset(), true));
1782
1783     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1784     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1785
1786     // The fixed integer arguments of a variadic function are stored to the
1787     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1788     // the result of va_next.
1789     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1790       // Get an existing live-in vreg, or add a new one.
1791       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1792       if (!VReg)
1793         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1794
1795       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1796       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1797                                    MachinePointerInfo(), false, false, 0);
1798       MemOps.push_back(Store);
1799       // Increment the address by four for the next argument to store
1800       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1801       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1802     }
1803
1804     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1805     // is set.
1806     // The double arguments are stored to the VarArgsFrameIndex
1807     // on the stack.
1808     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1809       // Get an existing live-in vreg, or add a new one.
1810       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1811       if (!VReg)
1812         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1813
1814       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1815       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1816                                    MachinePointerInfo(), false, false, 0);
1817       MemOps.push_back(Store);
1818       // Increment the address by eight for the next argument to store
1819       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1820                                          PtrVT);
1821       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1822     }
1823   }
1824
1825   if (!MemOps.empty())
1826     Chain = DAG.getNode(ISD::TokenFactor, dl,
1827                         MVT::Other, &MemOps[0], MemOps.size());
1828
1829   return Chain;
1830 }
1831
1832 SDValue
1833 PPCTargetLowering::LowerFormalArguments_Darwin(
1834                                       SDValue Chain,
1835                                       CallingConv::ID CallConv, bool isVarArg,
1836                                       const SmallVectorImpl<ISD::InputArg>
1837                                         &Ins,
1838                                       DebugLoc dl, SelectionDAG &DAG,
1839                                       SmallVectorImpl<SDValue> &InVals) const {
1840   // TODO: add description of PPC stack frame format, or at least some docs.
1841   //
1842   MachineFunction &MF = DAG.getMachineFunction();
1843   MachineFrameInfo *MFI = MF.getFrameInfo();
1844   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1845
1846   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1847   bool isPPC64 = PtrVT == MVT::i64;
1848   // Potential tail calls could cause overwriting of argument stack slots.
1849   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1850   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1851
1852   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
1853   // Area that is at least reserved in caller of this function.
1854   unsigned MinReservedArea = ArgOffset;
1855
1856   static const unsigned GPR_32[] = {           // 32-bit registers.
1857     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1858     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1859   };
1860   static const unsigned GPR_64[] = {           // 64-bit registers.
1861     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1862     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1863   };
1864
1865   static const unsigned *FPR = GetFPR();
1866
1867   static const unsigned VR[] = {
1868     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1869     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1870   };
1871
1872   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1873   const unsigned Num_FPR_Regs = 13;
1874   const unsigned Num_VR_Regs  = array_lengthof( VR);
1875
1876   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1877
1878   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1879
1880   // In 32-bit non-varargs functions, the stack space for vectors is after the
1881   // stack space for non-vectors.  We do not use this space unless we have
1882   // too many vectors to fit in registers, something that only occurs in
1883   // constructed examples:), but we have to walk the arglist to figure
1884   // that out...for the pathological case, compute VecArgOffset as the
1885   // start of the vector parameter area.  Computing VecArgOffset is the
1886   // entire point of the following loop.
1887   unsigned VecArgOffset = ArgOffset;
1888   if (!isVarArg && !isPPC64) {
1889     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1890          ++ArgNo) {
1891       EVT ObjectVT = Ins[ArgNo].VT;
1892       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1893       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1894
1895       if (Flags.isByVal()) {
1896         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1897         ObjSize = Flags.getByValSize();
1898         unsigned ArgSize =
1899                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1900         VecArgOffset += ArgSize;
1901         continue;
1902       }
1903
1904       switch(ObjectVT.getSimpleVT().SimpleTy) {
1905       default: llvm_unreachable("Unhandled argument type!");
1906       case MVT::i32:
1907       case MVT::f32:
1908         VecArgOffset += isPPC64 ? 8 : 4;
1909         break;
1910       case MVT::i64:  // PPC64
1911       case MVT::f64:
1912         VecArgOffset += 8;
1913         break;
1914       case MVT::v4f32:
1915       case MVT::v4i32:
1916       case MVT::v8i16:
1917       case MVT::v16i8:
1918         // Nothing to do, we're only looking at Nonvector args here.
1919         break;
1920       }
1921     }
1922   }
1923   // We've found where the vector parameter area in memory is.  Skip the
1924   // first 12 parameters; these don't use that memory.
1925   VecArgOffset = ((VecArgOffset+15)/16)*16;
1926   VecArgOffset += 12*16;
1927
1928   // Add DAG nodes to load the arguments or copy them out of registers.  On
1929   // entry to a function on PPC, the arguments start after the linkage area,
1930   // although the first ones are often in registers.
1931
1932   SmallVector<SDValue, 8> MemOps;
1933   unsigned nAltivecParamsAtEnd = 0;
1934   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1935     SDValue ArgVal;
1936     bool needsLoad = false;
1937     EVT ObjectVT = Ins[ArgNo].VT;
1938     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1939     unsigned ArgSize = ObjSize;
1940     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1941
1942     unsigned CurArgOffset = ArgOffset;
1943
1944     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1945     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1946         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1947       if (isVarArg || isPPC64) {
1948         MinReservedArea = ((MinReservedArea+15)/16)*16;
1949         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1950                                                   Flags,
1951                                                   PtrByteSize);
1952       } else  nAltivecParamsAtEnd++;
1953     } else
1954       // Calculate min reserved area.
1955       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1956                                                 Flags,
1957                                                 PtrByteSize);
1958
1959     // FIXME the codegen can be much improved in some cases.
1960     // We do not have to keep everything in memory.
1961     if (Flags.isByVal()) {
1962       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1963       ObjSize = Flags.getByValSize();
1964       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1965       // Objects of size 1 and 2 are right justified, everything else is
1966       // left justified.  This means the memory address is adjusted forwards.
1967       if (ObjSize==1 || ObjSize==2) {
1968         CurArgOffset = CurArgOffset + (4 - ObjSize);
1969       }
1970       // The value of the object is its address.
1971       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
1972       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1973       InVals.push_back(FIN);
1974       if (ObjSize==1 || ObjSize==2) {
1975         if (GPR_idx != Num_GPR_Regs) {
1976           unsigned VReg;
1977           if (isPPC64)
1978             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1979           else
1980             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1981           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1982           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1983                                             MachinePointerInfo(),
1984                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1985                                             false, false, 0);
1986           MemOps.push_back(Store);
1987           ++GPR_idx;
1988         }
1989
1990         ArgOffset += PtrByteSize;
1991
1992         continue;
1993       }
1994       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1995         // Store whatever pieces of the object are in registers
1996         // to memory.  ArgVal will be address of the beginning of
1997         // the object.
1998         if (GPR_idx != Num_GPR_Regs) {
1999           unsigned VReg;
2000           if (isPPC64)
2001             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2002           else
2003             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2004           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2005           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2006           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2007           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2008                                        MachinePointerInfo(),
2009                                        false, false, 0);
2010           MemOps.push_back(Store);
2011           ++GPR_idx;
2012           ArgOffset += PtrByteSize;
2013         } else {
2014           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2015           break;
2016         }
2017       }
2018       continue;
2019     }
2020
2021     switch (ObjectVT.getSimpleVT().SimpleTy) {
2022     default: llvm_unreachable("Unhandled argument type!");
2023     case MVT::i32:
2024       if (!isPPC64) {
2025         if (GPR_idx != Num_GPR_Regs) {
2026           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2027           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2028           ++GPR_idx;
2029         } else {
2030           needsLoad = true;
2031           ArgSize = PtrByteSize;
2032         }
2033         // All int arguments reserve stack space in the Darwin ABI.
2034         ArgOffset += PtrByteSize;
2035         break;
2036       }
2037       // FALLTHROUGH
2038     case MVT::i64:  // PPC64
2039       if (GPR_idx != Num_GPR_Regs) {
2040         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2041         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2042
2043         if (ObjectVT == MVT::i32) {
2044           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2045           // value to MVT::i64 and then truncate to the correct register size.
2046           if (Flags.isSExt())
2047             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2048                                  DAG.getValueType(ObjectVT));
2049           else if (Flags.isZExt())
2050             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2051                                  DAG.getValueType(ObjectVT));
2052
2053           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2054         }
2055
2056         ++GPR_idx;
2057       } else {
2058         needsLoad = true;
2059         ArgSize = PtrByteSize;
2060       }
2061       // All int arguments reserve stack space in the Darwin ABI.
2062       ArgOffset += 8;
2063       break;
2064
2065     case MVT::f32:
2066     case MVT::f64:
2067       // Every 4 bytes of argument space consumes one of the GPRs available for
2068       // argument passing.
2069       if (GPR_idx != Num_GPR_Regs) {
2070         ++GPR_idx;
2071         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2072           ++GPR_idx;
2073       }
2074       if (FPR_idx != Num_FPR_Regs) {
2075         unsigned VReg;
2076
2077         if (ObjectVT == MVT::f32)
2078           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2079         else
2080           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2081
2082         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2083         ++FPR_idx;
2084       } else {
2085         needsLoad = true;
2086       }
2087
2088       // All FP arguments reserve stack space in the Darwin ABI.
2089       ArgOffset += isPPC64 ? 8 : ObjSize;
2090       break;
2091     case MVT::v4f32:
2092     case MVT::v4i32:
2093     case MVT::v8i16:
2094     case MVT::v16i8:
2095       // Note that vector arguments in registers don't reserve stack space,
2096       // except in varargs functions.
2097       if (VR_idx != Num_VR_Regs) {
2098         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2099         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2100         if (isVarArg) {
2101           while ((ArgOffset % 16) != 0) {
2102             ArgOffset += PtrByteSize;
2103             if (GPR_idx != Num_GPR_Regs)
2104               GPR_idx++;
2105           }
2106           ArgOffset += 16;
2107           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2108         }
2109         ++VR_idx;
2110       } else {
2111         if (!isVarArg && !isPPC64) {
2112           // Vectors go after all the nonvectors.
2113           CurArgOffset = VecArgOffset;
2114           VecArgOffset += 16;
2115         } else {
2116           // Vectors are aligned.
2117           ArgOffset = ((ArgOffset+15)/16)*16;
2118           CurArgOffset = ArgOffset;
2119           ArgOffset += 16;
2120         }
2121         needsLoad = true;
2122       }
2123       break;
2124     }
2125
2126     // We need to load the argument to a virtual register if we determined above
2127     // that we ran out of physical registers of the appropriate type.
2128     if (needsLoad) {
2129       int FI = MFI->CreateFixedObject(ObjSize,
2130                                       CurArgOffset + (ArgSize - ObjSize),
2131                                       isImmutable);
2132       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2133       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2134                            false, false, 0);
2135     }
2136
2137     InVals.push_back(ArgVal);
2138   }
2139
2140   // Set the size that is at least reserved in caller of this function.  Tail
2141   // call optimized function's reserved stack space needs to be aligned so that
2142   // taking the difference between two stack areas will result in an aligned
2143   // stack.
2144   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2145   // Add the Altivec parameters at the end, if needed.
2146   if (nAltivecParamsAtEnd) {
2147     MinReservedArea = ((MinReservedArea+15)/16)*16;
2148     MinReservedArea += 16*nAltivecParamsAtEnd;
2149   }
2150   MinReservedArea =
2151     std::max(MinReservedArea,
2152              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2153   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2154     getStackAlignment();
2155   unsigned AlignMask = TargetAlign-1;
2156   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2157   FI->setMinReservedArea(MinReservedArea);
2158
2159   // If the function takes variable number of arguments, make a frame index for
2160   // the start of the first vararg value... for expansion of llvm.va_start.
2161   if (isVarArg) {
2162     int Depth = ArgOffset;
2163
2164     FuncInfo->setVarArgsFrameIndex(
2165       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2166                              Depth, true));
2167     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2168
2169     // If this function is vararg, store any remaining integer argument regs
2170     // to their spots on the stack so that they may be loaded by deferencing the
2171     // result of va_next.
2172     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2173       unsigned VReg;
2174
2175       if (isPPC64)
2176         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2177       else
2178         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2179
2180       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2181       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2182                                    MachinePointerInfo(), false, false, 0);
2183       MemOps.push_back(Store);
2184       // Increment the address by four for the next argument to store
2185       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2186       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2187     }
2188   }
2189
2190   if (!MemOps.empty())
2191     Chain = DAG.getNode(ISD::TokenFactor, dl,
2192                         MVT::Other, &MemOps[0], MemOps.size());
2193
2194   return Chain;
2195 }
2196
2197 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2198 /// linkage area for the Darwin ABI.
2199 static unsigned
2200 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2201                                      bool isPPC64,
2202                                      bool isVarArg,
2203                                      unsigned CC,
2204                                      const SmallVectorImpl<ISD::OutputArg>
2205                                        &Outs,
2206                                      const SmallVectorImpl<SDValue> &OutVals,
2207                                      unsigned &nAltivecParamsAtEnd) {
2208   // Count how many bytes are to be pushed on the stack, including the linkage
2209   // area, and parameter passing area.  We start with 24/48 bytes, which is
2210   // prereserved space for [SP][CR][LR][3 x unused].
2211   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2212   unsigned NumOps = Outs.size();
2213   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2214
2215   // Add up all the space actually used.
2216   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2217   // they all go in registers, but we must reserve stack space for them for
2218   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2219   // assigned stack space in order, with padding so Altivec parameters are
2220   // 16-byte aligned.
2221   nAltivecParamsAtEnd = 0;
2222   for (unsigned i = 0; i != NumOps; ++i) {
2223     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2224     EVT ArgVT = Outs[i].VT;
2225     // Varargs Altivec parameters are padded to a 16 byte boundary.
2226     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2227         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2228       if (!isVarArg && !isPPC64) {
2229         // Non-varargs Altivec parameters go after all the non-Altivec
2230         // parameters; handle those later so we know how much padding we need.
2231         nAltivecParamsAtEnd++;
2232         continue;
2233       }
2234       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2235       NumBytes = ((NumBytes+15)/16)*16;
2236     }
2237     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2238   }
2239
2240    // Allow for Altivec parameters at the end, if needed.
2241   if (nAltivecParamsAtEnd) {
2242     NumBytes = ((NumBytes+15)/16)*16;
2243     NumBytes += 16*nAltivecParamsAtEnd;
2244   }
2245
2246   // The prolog code of the callee may store up to 8 GPR argument registers to
2247   // the stack, allowing va_start to index over them in memory if its varargs.
2248   // Because we cannot tell if this is needed on the caller side, we have to
2249   // conservatively assume that it is needed.  As such, make sure we have at
2250   // least enough stack space for the caller to store the 8 GPRs.
2251   NumBytes = std::max(NumBytes,
2252                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2253
2254   // Tail call needs the stack to be aligned.
2255   if (CC==CallingConv::Fast && GuaranteedTailCallOpt) {
2256     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2257       getStackAlignment();
2258     unsigned AlignMask = TargetAlign-1;
2259     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2260   }
2261
2262   return NumBytes;
2263 }
2264
2265 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2266 /// adjusted to accommodate the arguments for the tailcall.
2267 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2268                                    unsigned ParamSize) {
2269
2270   if (!isTailCall) return 0;
2271
2272   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2273   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2274   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2275   // Remember only if the new adjustement is bigger.
2276   if (SPDiff < FI->getTailCallSPDelta())
2277     FI->setTailCallSPDelta(SPDiff);
2278
2279   return SPDiff;
2280 }
2281
2282 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2283 /// for tail call optimization. Targets which want to do tail call
2284 /// optimization should implement this function.
2285 bool
2286 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2287                                                      CallingConv::ID CalleeCC,
2288                                                      bool isVarArg,
2289                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2290                                                      SelectionDAG& DAG) const {
2291   if (!GuaranteedTailCallOpt)
2292     return false;
2293
2294   // Variable argument functions are not supported.
2295   if (isVarArg)
2296     return false;
2297
2298   MachineFunction &MF = DAG.getMachineFunction();
2299   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2300   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2301     // Functions containing by val parameters are not supported.
2302     for (unsigned i = 0; i != Ins.size(); i++) {
2303        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2304        if (Flags.isByVal()) return false;
2305     }
2306
2307     // Non PIC/GOT  tail calls are supported.
2308     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2309       return true;
2310
2311     // At the moment we can only do local tail calls (in same module, hidden
2312     // or protected) if we are generating PIC.
2313     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2314       return G->getGlobal()->hasHiddenVisibility()
2315           || G->getGlobal()->hasProtectedVisibility();
2316   }
2317
2318   return false;
2319 }
2320
2321 /// isCallCompatibleAddress - Return the immediate to use if the specified
2322 /// 32-bit value is representable in the immediate field of a BxA instruction.
2323 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2324   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2325   if (!C) return 0;
2326
2327   int Addr = C->getZExtValue();
2328   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2329       (Addr << 6 >> 6) != Addr)
2330     return 0;  // Top 6 bits have to be sext of immediate.
2331
2332   return DAG.getConstant((int)C->getZExtValue() >> 2,
2333                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2334 }
2335
2336 namespace {
2337
2338 struct TailCallArgumentInfo {
2339   SDValue Arg;
2340   SDValue FrameIdxOp;
2341   int       FrameIdx;
2342
2343   TailCallArgumentInfo() : FrameIdx(0) {}
2344 };
2345
2346 }
2347
2348 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2349 static void
2350 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2351                                            SDValue Chain,
2352                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2353                    SmallVector<SDValue, 8> &MemOpChains,
2354                    DebugLoc dl) {
2355   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2356     SDValue Arg = TailCallArgs[i].Arg;
2357     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2358     int FI = TailCallArgs[i].FrameIdx;
2359     // Store relative to framepointer.
2360     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2361                                        MachinePointerInfo::getFixedStack(FI),
2362                                        false, false, 0));
2363   }
2364 }
2365
2366 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2367 /// the appropriate stack slot for the tail call optimized function call.
2368 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2369                                                MachineFunction &MF,
2370                                                SDValue Chain,
2371                                                SDValue OldRetAddr,
2372                                                SDValue OldFP,
2373                                                int SPDiff,
2374                                                bool isPPC64,
2375                                                bool isDarwinABI,
2376                                                DebugLoc dl) {
2377   if (SPDiff) {
2378     // Calculate the new stack slot for the return address.
2379     int SlotSize = isPPC64 ? 8 : 4;
2380     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2381                                                                    isDarwinABI);
2382     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2383                                                           NewRetAddrLoc, true);
2384     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2385     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2386     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2387                          MachinePointerInfo::getFixedStack(NewRetAddr),
2388                          false, false, 0);
2389
2390     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2391     // slot as the FP is never overwritten.
2392     if (isDarwinABI) {
2393       int NewFPLoc =
2394         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2395       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2396                                                           true);
2397       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2398       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2399                            MachinePointerInfo::getFixedStack(NewFPIdx),
2400                            false, false, 0);
2401     }
2402   }
2403   return Chain;
2404 }
2405
2406 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2407 /// the position of the argument.
2408 static void
2409 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2410                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2411                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2412   int Offset = ArgOffset + SPDiff;
2413   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2414   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2415   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2416   SDValue FIN = DAG.getFrameIndex(FI, VT);
2417   TailCallArgumentInfo Info;
2418   Info.Arg = Arg;
2419   Info.FrameIdxOp = FIN;
2420   Info.FrameIdx = FI;
2421   TailCallArguments.push_back(Info);
2422 }
2423
2424 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2425 /// stack slot. Returns the chain as result and the loaded frame pointers in
2426 /// LROpOut/FPOpout. Used when tail calling.
2427 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2428                                                         int SPDiff,
2429                                                         SDValue Chain,
2430                                                         SDValue &LROpOut,
2431                                                         SDValue &FPOpOut,
2432                                                         bool isDarwinABI,
2433                                                         DebugLoc dl) const {
2434   if (SPDiff) {
2435     // Load the LR and FP stack slot for later adjusting.
2436     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2437     LROpOut = getReturnAddrFrameIndex(DAG);
2438     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2439                           false, false, 0);
2440     Chain = SDValue(LROpOut.getNode(), 1);
2441
2442     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2443     // slot as the FP is never overwritten.
2444     if (isDarwinABI) {
2445       FPOpOut = getFramePointerFrameIndex(DAG);
2446       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2447                             false, false, 0);
2448       Chain = SDValue(FPOpOut.getNode(), 1);
2449     }
2450   }
2451   return Chain;
2452 }
2453
2454 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2455 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2456 /// specified by the specific parameter attribute. The copy will be passed as
2457 /// a byval function parameter.
2458 /// Sometimes what we are copying is the end of a larger object, the part that
2459 /// does not fit in registers.
2460 static SDValue
2461 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2462                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2463                           DebugLoc dl) {
2464   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2465   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2466                        false, false, MachinePointerInfo(0),
2467                        MachinePointerInfo(0));
2468 }
2469
2470 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2471 /// tail calls.
2472 static void
2473 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2474                  SDValue Arg, SDValue PtrOff, int SPDiff,
2475                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2476                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2477                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2478                  DebugLoc dl) {
2479   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2480   if (!isTailCall) {
2481     if (isVector) {
2482       SDValue StackPtr;
2483       if (isPPC64)
2484         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2485       else
2486         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2487       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2488                            DAG.getConstant(ArgOffset, PtrVT));
2489     }
2490     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2491                                        MachinePointerInfo(), false, false, 0));
2492   // Calculate and remember argument location.
2493   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2494                                   TailCallArguments);
2495 }
2496
2497 static
2498 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2499                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2500                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2501                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2502   MachineFunction &MF = DAG.getMachineFunction();
2503
2504   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2505   // might overwrite each other in case of tail call optimization.
2506   SmallVector<SDValue, 8> MemOpChains2;
2507   // Do not flag preceding copytoreg stuff together with the following stuff.
2508   InFlag = SDValue();
2509   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2510                                     MemOpChains2, dl);
2511   if (!MemOpChains2.empty())
2512     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2513                         &MemOpChains2[0], MemOpChains2.size());
2514
2515   // Store the return address to the appropriate stack slot.
2516   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2517                                         isPPC64, isDarwinABI, dl);
2518
2519   // Emit callseq_end just before tailcall node.
2520   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2521                              DAG.getIntPtrConstant(0, true), InFlag);
2522   InFlag = Chain.getValue(1);
2523 }
2524
2525 static
2526 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2527                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2528                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2529                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2530                      const PPCSubtarget &PPCSubTarget) {
2531
2532   bool isPPC64 = PPCSubTarget.isPPC64();
2533   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2534
2535   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2536   NodeTys.push_back(MVT::Other);   // Returns a chain
2537   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2538
2539   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2540
2541   bool needIndirectCall = true;
2542   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2543     // If this is an absolute destination address, use the munged value.
2544     Callee = SDValue(Dest, 0);
2545     needIndirectCall = false;
2546   }
2547
2548   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2549     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2550     // Use indirect calls for ALL functions calls in JIT mode, since the
2551     // far-call stubs may be outside relocation limits for a BL instruction.
2552     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2553       unsigned OpFlags = 0;
2554       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2555           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2556            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2557           (G->getGlobal()->isDeclaration() ||
2558            G->getGlobal()->isWeakForLinker())) {
2559         // PC-relative references to external symbols should go through $stub,
2560         // unless we're building with the leopard linker or later, which
2561         // automatically synthesizes these stubs.
2562         OpFlags = PPCII::MO_DARWIN_STUB;
2563       }
2564
2565       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2566       // every direct call is) turn it into a TargetGlobalAddress /
2567       // TargetExternalSymbol node so that legalize doesn't hack it.
2568       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2569                                           Callee.getValueType(),
2570                                           0, OpFlags);
2571       needIndirectCall = false;
2572     }
2573   }
2574
2575   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2576     unsigned char OpFlags = 0;
2577
2578     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2579         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2580          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2581       // PC-relative references to external symbols should go through $stub,
2582       // unless we're building with the leopard linker or later, which
2583       // automatically synthesizes these stubs.
2584       OpFlags = PPCII::MO_DARWIN_STUB;
2585     }
2586
2587     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2588                                          OpFlags);
2589     needIndirectCall = false;
2590   }
2591
2592   if (needIndirectCall) {
2593     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2594     // to do the call, we can't use PPCISD::CALL.
2595     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2596
2597     if (isSVR4ABI && isPPC64) {
2598       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2599       // entry point, but to the function descriptor (the function entry point
2600       // address is part of the function descriptor though).
2601       // The function descriptor is a three doubleword structure with the
2602       // following fields: function entry point, TOC base address and
2603       // environment pointer.
2604       // Thus for a call through a function pointer, the following actions need
2605       // to be performed:
2606       //   1. Save the TOC of the caller in the TOC save area of its stack
2607       //      frame (this is done in LowerCall_Darwin()).
2608       //   2. Load the address of the function entry point from the function
2609       //      descriptor.
2610       //   3. Load the TOC of the callee from the function descriptor into r2.
2611       //   4. Load the environment pointer from the function descriptor into
2612       //      r11.
2613       //   5. Branch to the function entry point address.
2614       //   6. On return of the callee, the TOC of the caller needs to be
2615       //      restored (this is done in FinishCall()).
2616       //
2617       // All those operations are flagged together to ensure that no other
2618       // operations can be scheduled in between. E.g. without flagging the
2619       // operations together, a TOC access in the caller could be scheduled
2620       // between the load of the callee TOC and the branch to the callee, which
2621       // results in the TOC access going through the TOC of the callee instead
2622       // of going through the TOC of the caller, which leads to incorrect code.
2623
2624       // Load the address of the function entry point from the function
2625       // descriptor.
2626       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
2627       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2628                                         InFlag.getNode() ? 3 : 2);
2629       Chain = LoadFuncPtr.getValue(1);
2630       InFlag = LoadFuncPtr.getValue(2);
2631
2632       // Load environment pointer into r11.
2633       // Offset of the environment pointer within the function descriptor.
2634       SDValue PtrOff = DAG.getIntPtrConstant(16);
2635
2636       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2637       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2638                                        InFlag);
2639       Chain = LoadEnvPtr.getValue(1);
2640       InFlag = LoadEnvPtr.getValue(2);
2641
2642       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2643                                         InFlag);
2644       Chain = EnvVal.getValue(0);
2645       InFlag = EnvVal.getValue(1);
2646
2647       // Load TOC of the callee into r2. We are using a target-specific load
2648       // with r2 hard coded, because the result of a target-independent load
2649       // would never go directly into r2, since r2 is a reserved register (which
2650       // prevents the register allocator from allocating it), resulting in an
2651       // additional register being allocated and an unnecessary move instruction
2652       // being generated.
2653       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2654       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2655                                        Callee, InFlag);
2656       Chain = LoadTOCPtr.getValue(0);
2657       InFlag = LoadTOCPtr.getValue(1);
2658
2659       MTCTROps[0] = Chain;
2660       MTCTROps[1] = LoadFuncPtr;
2661       MTCTROps[2] = InFlag;
2662     }
2663
2664     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2665                         2 + (InFlag.getNode() != 0));
2666     InFlag = Chain.getValue(1);
2667
2668     NodeTys.clear();
2669     NodeTys.push_back(MVT::Other);
2670     NodeTys.push_back(MVT::Glue);
2671     Ops.push_back(Chain);
2672     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2673     Callee.setNode(0);
2674     // Add CTR register as callee so a bctr can be emitted later.
2675     if (isTailCall)
2676       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
2677   }
2678
2679   // If this is a direct call, pass the chain and the callee.
2680   if (Callee.getNode()) {
2681     Ops.push_back(Chain);
2682     Ops.push_back(Callee);
2683   }
2684   // If this is a tail call add stack pointer delta.
2685   if (isTailCall)
2686     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2687
2688   // Add argument registers to the end of the list so that they are known live
2689   // into the call.
2690   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2691     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2692                                   RegsToPass[i].second.getValueType()));
2693
2694   return CallOpc;
2695 }
2696
2697 SDValue
2698 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2699                                    CallingConv::ID CallConv, bool isVarArg,
2700                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2701                                    DebugLoc dl, SelectionDAG &DAG,
2702                                    SmallVectorImpl<SDValue> &InVals) const {
2703
2704   SmallVector<CCValAssign, 16> RVLocs;
2705   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2706                     getTargetMachine(), RVLocs, *DAG.getContext());
2707   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2708
2709   // Copy all of the result registers out of their specified physreg.
2710   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2711     CCValAssign &VA = RVLocs[i];
2712     EVT VT = VA.getValVT();
2713     assert(VA.isRegLoc() && "Can only return in registers!");
2714     Chain = DAG.getCopyFromReg(Chain, dl,
2715                                VA.getLocReg(), VT, InFlag).getValue(1);
2716     InVals.push_back(Chain.getValue(0));
2717     InFlag = Chain.getValue(2);
2718   }
2719
2720   return Chain;
2721 }
2722
2723 SDValue
2724 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2725                               bool isTailCall, bool isVarArg,
2726                               SelectionDAG &DAG,
2727                               SmallVector<std::pair<unsigned, SDValue>, 8>
2728                                 &RegsToPass,
2729                               SDValue InFlag, SDValue Chain,
2730                               SDValue &Callee,
2731                               int SPDiff, unsigned NumBytes,
2732                               const SmallVectorImpl<ISD::InputArg> &Ins,
2733                               SmallVectorImpl<SDValue> &InVals) const {
2734   std::vector<EVT> NodeTys;
2735   SmallVector<SDValue, 8> Ops;
2736   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2737                                  isTailCall, RegsToPass, Ops, NodeTys,
2738                                  PPCSubTarget);
2739
2740   // When performing tail call optimization the callee pops its arguments off
2741   // the stack. Account for this here so these bytes can be pushed back on in
2742   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2743   int BytesCalleePops =
2744     (CallConv==CallingConv::Fast && GuaranteedTailCallOpt) ? NumBytes : 0;
2745
2746   if (InFlag.getNode())
2747     Ops.push_back(InFlag);
2748
2749   // Emit tail call.
2750   if (isTailCall) {
2751     // If this is the first return lowered for this function, add the regs
2752     // to the liveout set for the function.
2753     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2754       SmallVector<CCValAssign, 16> RVLocs;
2755       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2756                      getTargetMachine(), RVLocs, *DAG.getContext());
2757       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2758       for (unsigned i = 0; i != RVLocs.size(); ++i)
2759         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2760     }
2761
2762     assert(((Callee.getOpcode() == ISD::Register &&
2763              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2764             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2765             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2766             isa<ConstantSDNode>(Callee)) &&
2767     "Expecting an global address, external symbol, absolute value or register");
2768
2769     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2770   }
2771
2772   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2773   InFlag = Chain.getValue(1);
2774
2775   // Add a NOP immediately after the branch instruction when using the 64-bit
2776   // SVR4 ABI. At link time, if caller and callee are in a different module and
2777   // thus have a different TOC, the call will be replaced with a call to a stub
2778   // function which saves the current TOC, loads the TOC of the callee and
2779   // branches to the callee. The NOP will be replaced with a load instruction
2780   // which restores the TOC of the caller from the TOC save slot of the current
2781   // stack frame. If caller and callee belong to the same module (and have the
2782   // same TOC), the NOP will remain unchanged.
2783   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2784     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2785     if (CallOpc == PPCISD::BCTRL_SVR4) {
2786       // This is a call through a function pointer.
2787       // Restore the caller TOC from the save area into R2.
2788       // See PrepareCall() for more information about calls through function
2789       // pointers in the 64-bit SVR4 ABI.
2790       // We are using a target-specific load with r2 hard coded, because the
2791       // result of a target-independent load would never go directly into r2,
2792       // since r2 is a reserved register (which prevents the register allocator
2793       // from allocating it), resulting in an additional register being
2794       // allocated and an unnecessary move instruction being generated.
2795       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2796       InFlag = Chain.getValue(1);
2797     } else {
2798       // Otherwise insert NOP.
2799       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Glue, InFlag);
2800     }
2801   }
2802
2803   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2804                              DAG.getIntPtrConstant(BytesCalleePops, true),
2805                              InFlag);
2806   if (!Ins.empty())
2807     InFlag = Chain.getValue(1);
2808
2809   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2810                          Ins, dl, DAG, InVals);
2811 }
2812
2813 SDValue
2814 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2815                              CallingConv::ID CallConv, bool isVarArg,
2816                              bool &isTailCall,
2817                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2818                              const SmallVectorImpl<SDValue> &OutVals,
2819                              const SmallVectorImpl<ISD::InputArg> &Ins,
2820                              DebugLoc dl, SelectionDAG &DAG,
2821                              SmallVectorImpl<SDValue> &InVals) const {
2822   if (isTailCall)
2823     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2824                                                    Ins, DAG);
2825
2826   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2827     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2828                           isTailCall, Outs, OutVals, Ins,
2829                           dl, DAG, InVals);
2830
2831   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2832                           isTailCall, Outs, OutVals, Ins,
2833                           dl, DAG, InVals);
2834 }
2835
2836 SDValue
2837 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2838                                   CallingConv::ID CallConv, bool isVarArg,
2839                                   bool isTailCall,
2840                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2841                                   const SmallVectorImpl<SDValue> &OutVals,
2842                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2843                                   DebugLoc dl, SelectionDAG &DAG,
2844                                   SmallVectorImpl<SDValue> &InVals) const {
2845   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2846   // of the 32-bit SVR4 ABI stack frame layout.
2847
2848   assert((CallConv == CallingConv::C ||
2849           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2850
2851   unsigned PtrByteSize = 4;
2852
2853   MachineFunction &MF = DAG.getMachineFunction();
2854
2855   // Mark this function as potentially containing a function that contains a
2856   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2857   // and restoring the callers stack pointer in this functions epilog. This is
2858   // done because by tail calling the called function might overwrite the value
2859   // in this function's (MF) stack pointer stack slot 0(SP).
2860   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2861     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2862
2863   // Count how many bytes are to be pushed on the stack, including the linkage
2864   // area, parameter list area and the part of the local variable space which
2865   // contains copies of aggregates which are passed by value.
2866
2867   // Assign locations to all of the outgoing arguments.
2868   SmallVector<CCValAssign, 16> ArgLocs;
2869   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2870                  getTargetMachine(), ArgLocs, *DAG.getContext());
2871
2872   // Reserve space for the linkage area on the stack.
2873   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
2874
2875   if (isVarArg) {
2876     // Handle fixed and variable vector arguments differently.
2877     // Fixed vector arguments go into registers as long as registers are
2878     // available. Variable vector arguments always go into memory.
2879     unsigned NumArgs = Outs.size();
2880
2881     for (unsigned i = 0; i != NumArgs; ++i) {
2882       MVT ArgVT = Outs[i].VT;
2883       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2884       bool Result;
2885
2886       if (Outs[i].IsFixed) {
2887         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2888                              CCInfo);
2889       } else {
2890         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2891                                     ArgFlags, CCInfo);
2892       }
2893
2894       if (Result) {
2895 #ifndef NDEBUG
2896         errs() << "Call operand #" << i << " has unhandled type "
2897              << EVT(ArgVT).getEVTString() << "\n";
2898 #endif
2899         llvm_unreachable(0);
2900       }
2901     }
2902   } else {
2903     // All arguments are treated the same.
2904     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2905   }
2906
2907   // Assign locations to all of the outgoing aggregate by value arguments.
2908   SmallVector<CCValAssign, 16> ByValArgLocs;
2909   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2910                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
2911
2912   // Reserve stack space for the allocations in CCInfo.
2913   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2914
2915   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2916
2917   // Size of the linkage area, parameter list area and the part of the local
2918   // space variable where copies of aggregates which are passed by value are
2919   // stored.
2920   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2921
2922   // Calculate by how many bytes the stack has to be adjusted in case of tail
2923   // call optimization.
2924   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2925
2926   // Adjust the stack pointer for the new arguments...
2927   // These operations are automatically eliminated by the prolog/epilog pass
2928   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2929   SDValue CallSeqStart = Chain;
2930
2931   // Load the return address and frame pointer so it can be moved somewhere else
2932   // later.
2933   SDValue LROp, FPOp;
2934   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2935                                        dl);
2936
2937   // Set up a copy of the stack pointer for use loading and storing any
2938   // arguments that may not fit in the registers available for argument
2939   // passing.
2940   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2941
2942   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2943   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2944   SmallVector<SDValue, 8> MemOpChains;
2945
2946   // Walk the register/memloc assignments, inserting copies/loads.
2947   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2948        i != e;
2949        ++i) {
2950     CCValAssign &VA = ArgLocs[i];
2951     SDValue Arg = OutVals[i];
2952     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2953
2954     if (Flags.isByVal()) {
2955       // Argument is an aggregate which is passed by value, thus we need to
2956       // create a copy of it in the local variable space of the current stack
2957       // frame (which is the stack frame of the caller) and pass the address of
2958       // this copy to the callee.
2959       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2960       CCValAssign &ByValVA = ByValArgLocs[j++];
2961       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2962
2963       // Memory reserved in the local variable space of the callers stack frame.
2964       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2965
2966       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2967       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2968
2969       // Create a copy of the argument in the local area of the current
2970       // stack frame.
2971       SDValue MemcpyCall =
2972         CreateCopyOfByValArgument(Arg, PtrOff,
2973                                   CallSeqStart.getNode()->getOperand(0),
2974                                   Flags, DAG, dl);
2975
2976       // This must go outside the CALLSEQ_START..END.
2977       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2978                            CallSeqStart.getNode()->getOperand(1));
2979       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2980                              NewCallSeqStart.getNode());
2981       Chain = CallSeqStart = NewCallSeqStart;
2982
2983       // Pass the address of the aggregate copy on the stack either in a
2984       // physical register or in the parameter list area of the current stack
2985       // frame to the callee.
2986       Arg = PtrOff;
2987     }
2988
2989     if (VA.isRegLoc()) {
2990       // Put argument in a physical register.
2991       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2992     } else {
2993       // Put argument in the parameter list area of the current stack frame.
2994       assert(VA.isMemLoc());
2995       unsigned LocMemOffset = VA.getLocMemOffset();
2996
2997       if (!isTailCall) {
2998         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2999         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3000
3001         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3002                                            MachinePointerInfo(),
3003                                            false, false, 0));
3004       } else {
3005         // Calculate and remember argument location.
3006         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3007                                  TailCallArguments);
3008       }
3009     }
3010   }
3011
3012   if (!MemOpChains.empty())
3013     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3014                         &MemOpChains[0], MemOpChains.size());
3015
3016   // Set CR6 to true if this is a vararg call.
3017   if (isVarArg) {
3018     SDValue SetCR(DAG.getMachineNode(PPC::CRSET, dl, MVT::i32), 0);
3019     RegsToPass.push_back(std::make_pair(unsigned(PPC::CR1EQ), SetCR));
3020   }
3021
3022   // Build a sequence of copy-to-reg nodes chained together with token chain
3023   // and flag operands which copy the outgoing args into the appropriate regs.
3024   SDValue InFlag;
3025   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3026     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3027                              RegsToPass[i].second, InFlag);
3028     InFlag = Chain.getValue(1);
3029   }
3030
3031   if (isTailCall)
3032     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3033                     false, TailCallArguments);
3034
3035   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3036                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3037                     Ins, InVals);
3038 }
3039
3040 SDValue
3041 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
3042                                     CallingConv::ID CallConv, bool isVarArg,
3043                                     bool isTailCall,
3044                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3045                                     const SmallVectorImpl<SDValue> &OutVals,
3046                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3047                                     DebugLoc dl, SelectionDAG &DAG,
3048                                     SmallVectorImpl<SDValue> &InVals) const {
3049
3050   unsigned NumOps  = Outs.size();
3051
3052   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3053   bool isPPC64 = PtrVT == MVT::i64;
3054   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3055
3056   MachineFunction &MF = DAG.getMachineFunction();
3057
3058   // Mark this function as potentially containing a function that contains a
3059   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3060   // and restoring the callers stack pointer in this functions epilog. This is
3061   // done because by tail calling the called function might overwrite the value
3062   // in this function's (MF) stack pointer stack slot 0(SP).
3063   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
3064     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3065
3066   unsigned nAltivecParamsAtEnd = 0;
3067
3068   // Count how many bytes are to be pushed on the stack, including the linkage
3069   // area, and parameter passing area.  We start with 24/48 bytes, which is
3070   // prereserved space for [SP][CR][LR][3 x unused].
3071   unsigned NumBytes =
3072     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3073                                          Outs, OutVals,
3074                                          nAltivecParamsAtEnd);
3075
3076   // Calculate by how many bytes the stack has to be adjusted in case of tail
3077   // call optimization.
3078   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3079
3080   // To protect arguments on the stack from being clobbered in a tail call,
3081   // force all the loads to happen before doing any other lowering.
3082   if (isTailCall)
3083     Chain = DAG.getStackArgumentTokenFactor(Chain);
3084
3085   // Adjust the stack pointer for the new arguments...
3086   // These operations are automatically eliminated by the prolog/epilog pass
3087   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3088   SDValue CallSeqStart = Chain;
3089
3090   // Load the return address and frame pointer so it can be move somewhere else
3091   // later.
3092   SDValue LROp, FPOp;
3093   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3094                                        dl);
3095
3096   // Set up a copy of the stack pointer for use loading and storing any
3097   // arguments that may not fit in the registers available for argument
3098   // passing.
3099   SDValue StackPtr;
3100   if (isPPC64)
3101     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3102   else
3103     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3104
3105   // Figure out which arguments are going to go in registers, and which in
3106   // memory.  Also, if this is a vararg function, floating point operations
3107   // must be stored to our stack, and loaded into integer regs as well, if
3108   // any integer regs are available for argument passing.
3109   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3110   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3111
3112   static const unsigned GPR_32[] = {           // 32-bit registers.
3113     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3114     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3115   };
3116   static const unsigned GPR_64[] = {           // 64-bit registers.
3117     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3118     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3119   };
3120   static const unsigned *FPR = GetFPR();
3121
3122   static const unsigned VR[] = {
3123     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3124     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3125   };
3126   const unsigned NumGPRs = array_lengthof(GPR_32);
3127   const unsigned NumFPRs = 13;
3128   const unsigned NumVRs  = array_lengthof(VR);
3129
3130   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3131
3132   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3133   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3134
3135   SmallVector<SDValue, 8> MemOpChains;
3136   for (unsigned i = 0; i != NumOps; ++i) {
3137     SDValue Arg = OutVals[i];
3138     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3139
3140     // PtrOff will be used to store the current argument to the stack if a
3141     // register cannot be found for it.
3142     SDValue PtrOff;
3143
3144     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3145
3146     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3147
3148     // On PPC64, promote integers to 64-bit values.
3149     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3150       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3151       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3152       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3153     }
3154
3155     // FIXME memcpy is used way more than necessary.  Correctness first.
3156     if (Flags.isByVal()) {
3157       unsigned Size = Flags.getByValSize();
3158       if (Size==1 || Size==2) {
3159         // Very small objects are passed right-justified.
3160         // Everything else is passed left-justified.
3161         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3162         if (GPR_idx != NumGPRs) {
3163           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3164                                         MachinePointerInfo(), VT,
3165                                         false, false, 0);
3166           MemOpChains.push_back(Load.getValue(1));
3167           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3168
3169           ArgOffset += PtrByteSize;
3170         } else {
3171           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3172           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3173           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3174                                 CallSeqStart.getNode()->getOperand(0),
3175                                 Flags, DAG, dl);
3176           // This must go outside the CALLSEQ_START..END.
3177           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3178                                CallSeqStart.getNode()->getOperand(1));
3179           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3180                                  NewCallSeqStart.getNode());
3181           Chain = CallSeqStart = NewCallSeqStart;
3182           ArgOffset += PtrByteSize;
3183         }
3184         continue;
3185       }
3186       // Copy entire object into memory.  There are cases where gcc-generated
3187       // code assumes it is there, even if it could be put entirely into
3188       // registers.  (This is not what the doc says.)
3189       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3190                             CallSeqStart.getNode()->getOperand(0),
3191                             Flags, DAG, dl);
3192       // This must go outside the CALLSEQ_START..END.
3193       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3194                            CallSeqStart.getNode()->getOperand(1));
3195       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3196       Chain = CallSeqStart = NewCallSeqStart;
3197       // And copy the pieces of it that fit into registers.
3198       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3199         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3200         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3201         if (GPR_idx != NumGPRs) {
3202           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3203                                      MachinePointerInfo(),
3204                                      false, false, 0);
3205           MemOpChains.push_back(Load.getValue(1));
3206           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3207           ArgOffset += PtrByteSize;
3208         } else {
3209           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3210           break;
3211         }
3212       }
3213       continue;
3214     }
3215
3216     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3217     default: llvm_unreachable("Unexpected ValueType for argument!");
3218     case MVT::i32:
3219     case MVT::i64:
3220       if (GPR_idx != NumGPRs) {
3221         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3222       } else {
3223         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3224                          isPPC64, isTailCall, false, MemOpChains,
3225                          TailCallArguments, dl);
3226       }
3227       ArgOffset += PtrByteSize;
3228       break;
3229     case MVT::f32:
3230     case MVT::f64:
3231       if (FPR_idx != NumFPRs) {
3232         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3233
3234         if (isVarArg) {
3235           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3236                                        MachinePointerInfo(), false, false, 0);
3237           MemOpChains.push_back(Store);
3238
3239           // Float varargs are always shadowed in available integer registers
3240           if (GPR_idx != NumGPRs) {
3241             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3242                                        MachinePointerInfo(), false, false, 0);
3243             MemOpChains.push_back(Load.getValue(1));
3244             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3245           }
3246           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3247             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3248             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3249             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3250                                        MachinePointerInfo(),
3251                                        false, false, 0);
3252             MemOpChains.push_back(Load.getValue(1));
3253             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3254           }
3255         } else {
3256           // If we have any FPRs remaining, we may also have GPRs remaining.
3257           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3258           // GPRs.
3259           if (GPR_idx != NumGPRs)
3260             ++GPR_idx;
3261           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3262               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3263             ++GPR_idx;
3264         }
3265       } else {
3266         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3267                          isPPC64, isTailCall, false, MemOpChains,
3268                          TailCallArguments, dl);
3269       }
3270       if (isPPC64)
3271         ArgOffset += 8;
3272       else
3273         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3274       break;
3275     case MVT::v4f32:
3276     case MVT::v4i32:
3277     case MVT::v8i16:
3278     case MVT::v16i8:
3279       if (isVarArg) {
3280         // These go aligned on the stack, or in the corresponding R registers
3281         // when within range.  The Darwin PPC ABI doc claims they also go in
3282         // V registers; in fact gcc does this only for arguments that are
3283         // prototyped, not for those that match the ...  We do it for all
3284         // arguments, seems to work.
3285         while (ArgOffset % 16 !=0) {
3286           ArgOffset += PtrByteSize;
3287           if (GPR_idx != NumGPRs)
3288             GPR_idx++;
3289         }
3290         // We could elide this store in the case where the object fits
3291         // entirely in R registers.  Maybe later.
3292         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3293                             DAG.getConstant(ArgOffset, PtrVT));
3294         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3295                                      MachinePointerInfo(), false, false, 0);
3296         MemOpChains.push_back(Store);
3297         if (VR_idx != NumVRs) {
3298           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3299                                      MachinePointerInfo(),
3300                                      false, false, 0);
3301           MemOpChains.push_back(Load.getValue(1));
3302           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3303         }
3304         ArgOffset += 16;
3305         for (unsigned i=0; i<16; i+=PtrByteSize) {
3306           if (GPR_idx == NumGPRs)
3307             break;
3308           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3309                                   DAG.getConstant(i, PtrVT));
3310           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3311                                      false, false, 0);
3312           MemOpChains.push_back(Load.getValue(1));
3313           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3314         }
3315         break;
3316       }
3317
3318       // Non-varargs Altivec params generally go in registers, but have
3319       // stack space allocated at the end.
3320       if (VR_idx != NumVRs) {
3321         // Doesn't have GPR space allocated.
3322         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3323       } else if (nAltivecParamsAtEnd==0) {
3324         // We are emitting Altivec params in order.
3325         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3326                          isPPC64, isTailCall, true, MemOpChains,
3327                          TailCallArguments, dl);
3328         ArgOffset += 16;
3329       }
3330       break;
3331     }
3332   }
3333   // If all Altivec parameters fit in registers, as they usually do,
3334   // they get stack space following the non-Altivec parameters.  We
3335   // don't track this here because nobody below needs it.
3336   // If there are more Altivec parameters than fit in registers emit
3337   // the stores here.
3338   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3339     unsigned j = 0;
3340     // Offset is aligned; skip 1st 12 params which go in V registers.
3341     ArgOffset = ((ArgOffset+15)/16)*16;
3342     ArgOffset += 12*16;
3343     for (unsigned i = 0; i != NumOps; ++i) {
3344       SDValue Arg = OutVals[i];
3345       EVT ArgType = Outs[i].VT;
3346       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3347           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3348         if (++j > NumVRs) {
3349           SDValue PtrOff;
3350           // We are emitting Altivec params in order.
3351           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3352                            isPPC64, isTailCall, true, MemOpChains,
3353                            TailCallArguments, dl);
3354           ArgOffset += 16;
3355         }
3356       }
3357     }
3358   }
3359
3360   if (!MemOpChains.empty())
3361     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3362                         &MemOpChains[0], MemOpChains.size());
3363
3364   // Check if this is an indirect call (MTCTR/BCTRL).
3365   // See PrepareCall() for more information about calls through function
3366   // pointers in the 64-bit SVR4 ABI.
3367   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3368       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3369       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3370       !isBLACompatibleAddress(Callee, DAG)) {
3371     // Load r2 into a virtual register and store it to the TOC save area.
3372     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3373     // TOC save area offset.
3374     SDValue PtrOff = DAG.getIntPtrConstant(40);
3375     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3376     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3377                          false, false, 0);
3378   }
3379
3380   // On Darwin, R12 must contain the address of an indirect callee.  This does
3381   // not mean the MTCTR instruction must use R12; it's easier to model this as
3382   // an extra parameter, so do that.
3383   if (!isTailCall &&
3384       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3385       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3386       !isBLACompatibleAddress(Callee, DAG))
3387     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3388                                                    PPC::R12), Callee));
3389
3390   // Build a sequence of copy-to-reg nodes chained together with token chain
3391   // and flag operands which copy the outgoing args into the appropriate regs.
3392   SDValue InFlag;
3393   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3394     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3395                              RegsToPass[i].second, InFlag);
3396     InFlag = Chain.getValue(1);
3397   }
3398
3399   if (isTailCall)
3400     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3401                     FPOp, true, TailCallArguments);
3402
3403   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3404                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3405                     Ins, InVals);
3406 }
3407
3408 SDValue
3409 PPCTargetLowering::LowerReturn(SDValue Chain,
3410                                CallingConv::ID CallConv, bool isVarArg,
3411                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3412                                const SmallVectorImpl<SDValue> &OutVals,
3413                                DebugLoc dl, SelectionDAG &DAG) const {
3414
3415   SmallVector<CCValAssign, 16> RVLocs;
3416   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3417                  getTargetMachine(), RVLocs, *DAG.getContext());
3418   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3419
3420   // If this is the first return lowered for this function, add the regs to the
3421   // liveout set for the function.
3422   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3423     for (unsigned i = 0; i != RVLocs.size(); ++i)
3424       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3425   }
3426
3427   SDValue Flag;
3428
3429   // Copy the result values into the output registers.
3430   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3431     CCValAssign &VA = RVLocs[i];
3432     assert(VA.isRegLoc() && "Can only return in registers!");
3433     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3434                              OutVals[i], Flag);
3435     Flag = Chain.getValue(1);
3436   }
3437
3438   if (Flag.getNode())
3439     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3440   else
3441     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3442 }
3443
3444 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3445                                    const PPCSubtarget &Subtarget) const {
3446   // When we pop the dynamic allocation we need to restore the SP link.
3447   DebugLoc dl = Op.getDebugLoc();
3448
3449   // Get the corect type for pointers.
3450   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3451
3452   // Construct the stack pointer operand.
3453   bool isPPC64 = Subtarget.isPPC64();
3454   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3455   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3456
3457   // Get the operands for the STACKRESTORE.
3458   SDValue Chain = Op.getOperand(0);
3459   SDValue SaveSP = Op.getOperand(1);
3460
3461   // Load the old link SP.
3462   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3463                                    MachinePointerInfo(),
3464                                    false, false, 0);
3465
3466   // Restore the stack pointer.
3467   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3468
3469   // Store the old link SP.
3470   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3471                       false, false, 0);
3472 }
3473
3474
3475
3476 SDValue
3477 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3478   MachineFunction &MF = DAG.getMachineFunction();
3479   bool isPPC64 = PPCSubTarget.isPPC64();
3480   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3481   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3482
3483   // Get current frame pointer save index.  The users of this index will be
3484   // primarily DYNALLOC instructions.
3485   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3486   int RASI = FI->getReturnAddrSaveIndex();
3487
3488   // If the frame pointer save index hasn't been defined yet.
3489   if (!RASI) {
3490     // Find out what the fix offset of the frame pointer save area.
3491     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
3492     // Allocate the frame index for frame pointer save area.
3493     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3494     // Save the result.
3495     FI->setReturnAddrSaveIndex(RASI);
3496   }
3497   return DAG.getFrameIndex(RASI, PtrVT);
3498 }
3499
3500 SDValue
3501 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3502   MachineFunction &MF = DAG.getMachineFunction();
3503   bool isPPC64 = PPCSubTarget.isPPC64();
3504   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3505   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3506
3507   // Get current frame pointer save index.  The users of this index will be
3508   // primarily DYNALLOC instructions.
3509   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3510   int FPSI = FI->getFramePointerSaveIndex();
3511
3512   // If the frame pointer save index hasn't been defined yet.
3513   if (!FPSI) {
3514     // Find out what the fix offset of the frame pointer save area.
3515     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
3516                                                            isDarwinABI);
3517
3518     // Allocate the frame index for frame pointer save area.
3519     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3520     // Save the result.
3521     FI->setFramePointerSaveIndex(FPSI);
3522   }
3523   return DAG.getFrameIndex(FPSI, PtrVT);
3524 }
3525
3526 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3527                                          SelectionDAG &DAG,
3528                                          const PPCSubtarget &Subtarget) const {
3529   // Get the inputs.
3530   SDValue Chain = Op.getOperand(0);
3531   SDValue Size  = Op.getOperand(1);
3532   DebugLoc dl = Op.getDebugLoc();
3533
3534   // Get the corect type for pointers.
3535   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3536   // Negate the size.
3537   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3538                                   DAG.getConstant(0, PtrVT), Size);
3539   // Construct a node for the frame pointer save index.
3540   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3541   // Build a DYNALLOC node.
3542   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3543   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3544   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3545 }
3546
3547 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3548 /// possible.
3549 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3550   // Not FP? Not a fsel.
3551   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3552       !Op.getOperand(2).getValueType().isFloatingPoint())
3553     return Op;
3554
3555   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3556
3557   // Cannot handle SETEQ/SETNE.
3558   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3559
3560   EVT ResVT = Op.getValueType();
3561   EVT CmpVT = Op.getOperand(0).getValueType();
3562   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3563   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3564   DebugLoc dl = Op.getDebugLoc();
3565
3566   // If the RHS of the comparison is a 0.0, we don't need to do the
3567   // subtraction at all.
3568   if (isFloatingPointZero(RHS))
3569     switch (CC) {
3570     default: break;       // SETUO etc aren't handled by fsel.
3571     case ISD::SETULT:
3572     case ISD::SETLT:
3573       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3574     case ISD::SETOGE:
3575     case ISD::SETGE:
3576       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3577         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3578       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3579     case ISD::SETUGT:
3580     case ISD::SETGT:
3581       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3582     case ISD::SETOLE:
3583     case ISD::SETLE:
3584       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3585         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3586       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3587                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3588     }
3589
3590   SDValue Cmp;
3591   switch (CC) {
3592   default: break;       // SETUO etc aren't handled by fsel.
3593   case ISD::SETULT:
3594   case ISD::SETLT:
3595     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3596     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3597       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3598       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3599   case ISD::SETOGE:
3600   case ISD::SETGE:
3601     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3602     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3603       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3604       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3605   case ISD::SETUGT:
3606   case ISD::SETGT:
3607     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3608     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3609       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3610       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3611   case ISD::SETOLE:
3612   case ISD::SETLE:
3613     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3614     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3615       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3616       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3617   }
3618   return Op;
3619 }
3620
3621 // FIXME: Split this code up when LegalizeDAGTypes lands.
3622 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3623                                            DebugLoc dl) const {
3624   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3625   SDValue Src = Op.getOperand(0);
3626   if (Src.getValueType() == MVT::f32)
3627     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3628
3629   SDValue Tmp;
3630   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3631   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3632   case MVT::i32:
3633     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3634                                                          PPCISD::FCTIDZ,
3635                       dl, MVT::f64, Src);
3636     break;
3637   case MVT::i64:
3638     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3639     break;
3640   }
3641
3642   // Convert the FP value to an int value through memory.
3643   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3644
3645   // Emit a store to the stack slot.
3646   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3647                                MachinePointerInfo(), false, false, 0);
3648
3649   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3650   // add in a bias.
3651   if (Op.getValueType() == MVT::i32)
3652     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3653                         DAG.getConstant(4, FIPtr.getValueType()));
3654   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3655                      false, false, 0);
3656 }
3657
3658 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3659                                            SelectionDAG &DAG) const {
3660   DebugLoc dl = Op.getDebugLoc();
3661   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3662   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3663     return SDValue();
3664
3665   if (Op.getOperand(0).getValueType() == MVT::i64) {
3666     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
3667     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3668     if (Op.getValueType() == MVT::f32)
3669       FP = DAG.getNode(ISD::FP_ROUND, dl,
3670                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3671     return FP;
3672   }
3673
3674   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3675          "Unhandled SINT_TO_FP type in custom expander!");
3676   // Since we only generate this in 64-bit mode, we can take advantage of
3677   // 64-bit registers.  In particular, sign extend the input value into the
3678   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3679   // then lfd it and fcfid it.
3680   MachineFunction &MF = DAG.getMachineFunction();
3681   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3682   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3683   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3684   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3685
3686   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3687                                 Op.getOperand(0));
3688
3689   // STD the extended value into the stack slot.
3690   MachineMemOperand *MMO =
3691     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3692                             MachineMemOperand::MOStore, 8, 8);
3693   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3694   SDValue Store =
3695     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3696                             Ops, 4, MVT::i64, MMO);
3697   // Load the value as a double.
3698   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3699                            false, false, 0);
3700
3701   // FCFID it and return it.
3702   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3703   if (Op.getValueType() == MVT::f32)
3704     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3705   return FP;
3706 }
3707
3708 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3709                                             SelectionDAG &DAG) const {
3710   DebugLoc dl = Op.getDebugLoc();
3711   /*
3712    The rounding mode is in bits 30:31 of FPSR, and has the following
3713    settings:
3714      00 Round to nearest
3715      01 Round to 0
3716      10 Round to +inf
3717      11 Round to -inf
3718
3719   FLT_ROUNDS, on the other hand, expects the following:
3720     -1 Undefined
3721      0 Round to 0
3722      1 Round to nearest
3723      2 Round to +inf
3724      3 Round to -inf
3725
3726   To perform the conversion, we do:
3727     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3728   */
3729
3730   MachineFunction &MF = DAG.getMachineFunction();
3731   EVT VT = Op.getValueType();
3732   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3733   std::vector<EVT> NodeTys;
3734   SDValue MFFSreg, InFlag;
3735
3736   // Save FP Control Word to register
3737   NodeTys.push_back(MVT::f64);    // return register
3738   NodeTys.push_back(MVT::Glue);   // unused in this context
3739   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3740
3741   // Save FP register to stack slot
3742   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3743   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3744   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3745                                StackSlot, MachinePointerInfo(), false, false,0);
3746
3747   // Load FP Control Word from low 32 bits of stack slot.
3748   SDValue Four = DAG.getConstant(4, PtrVT);
3749   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3750   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3751                             false, false, 0);
3752
3753   // Transform as necessary
3754   SDValue CWD1 =
3755     DAG.getNode(ISD::AND, dl, MVT::i32,
3756                 CWD, DAG.getConstant(3, MVT::i32));
3757   SDValue CWD2 =
3758     DAG.getNode(ISD::SRL, dl, MVT::i32,
3759                 DAG.getNode(ISD::AND, dl, MVT::i32,
3760                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3761                                         CWD, DAG.getConstant(3, MVT::i32)),
3762                             DAG.getConstant(3, MVT::i32)),
3763                 DAG.getConstant(1, MVT::i32));
3764
3765   SDValue RetVal =
3766     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3767
3768   return DAG.getNode((VT.getSizeInBits() < 16 ?
3769                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3770 }
3771
3772 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3773   EVT VT = Op.getValueType();
3774   unsigned BitWidth = VT.getSizeInBits();
3775   DebugLoc dl = Op.getDebugLoc();
3776   assert(Op.getNumOperands() == 3 &&
3777          VT == Op.getOperand(1).getValueType() &&
3778          "Unexpected SHL!");
3779
3780   // Expand into a bunch of logical ops.  Note that these ops
3781   // depend on the PPC behavior for oversized shift amounts.
3782   SDValue Lo = Op.getOperand(0);
3783   SDValue Hi = Op.getOperand(1);
3784   SDValue Amt = Op.getOperand(2);
3785   EVT AmtVT = Amt.getValueType();
3786
3787   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3788                              DAG.getConstant(BitWidth, AmtVT), Amt);
3789   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3790   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3791   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3792   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3793                              DAG.getConstant(-BitWidth, AmtVT));
3794   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3795   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3796   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3797   SDValue OutOps[] = { OutLo, OutHi };
3798   return DAG.getMergeValues(OutOps, 2, dl);
3799 }
3800
3801 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3802   EVT VT = Op.getValueType();
3803   DebugLoc dl = Op.getDebugLoc();
3804   unsigned BitWidth = VT.getSizeInBits();
3805   assert(Op.getNumOperands() == 3 &&
3806          VT == Op.getOperand(1).getValueType() &&
3807          "Unexpected SRL!");
3808
3809   // Expand into a bunch of logical ops.  Note that these ops
3810   // depend on the PPC behavior for oversized shift amounts.
3811   SDValue Lo = Op.getOperand(0);
3812   SDValue Hi = Op.getOperand(1);
3813   SDValue Amt = Op.getOperand(2);
3814   EVT AmtVT = Amt.getValueType();
3815
3816   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3817                              DAG.getConstant(BitWidth, AmtVT), Amt);
3818   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3819   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3820   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3821   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3822                              DAG.getConstant(-BitWidth, AmtVT));
3823   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3824   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3825   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3826   SDValue OutOps[] = { OutLo, OutHi };
3827   return DAG.getMergeValues(OutOps, 2, dl);
3828 }
3829
3830 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3831   DebugLoc dl = Op.getDebugLoc();
3832   EVT VT = Op.getValueType();
3833   unsigned BitWidth = VT.getSizeInBits();
3834   assert(Op.getNumOperands() == 3 &&
3835          VT == Op.getOperand(1).getValueType() &&
3836          "Unexpected SRA!");
3837
3838   // Expand into a bunch of logical ops, followed by a select_cc.
3839   SDValue Lo = Op.getOperand(0);
3840   SDValue Hi = Op.getOperand(1);
3841   SDValue Amt = Op.getOperand(2);
3842   EVT AmtVT = Amt.getValueType();
3843
3844   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3845                              DAG.getConstant(BitWidth, AmtVT), Amt);
3846   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3847   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3848   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3849   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3850                              DAG.getConstant(-BitWidth, AmtVT));
3851   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3852   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3853   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3854                                   Tmp4, Tmp6, ISD::SETLE);
3855   SDValue OutOps[] = { OutLo, OutHi };
3856   return DAG.getMergeValues(OutOps, 2, dl);
3857 }
3858
3859 //===----------------------------------------------------------------------===//
3860 // Vector related lowering.
3861 //
3862
3863 /// BuildSplatI - Build a canonical splati of Val with an element size of
3864 /// SplatSize.  Cast the result to VT.
3865 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3866                              SelectionDAG &DAG, DebugLoc dl) {
3867   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3868
3869   static const EVT VTys[] = { // canonical VT to use for each size.
3870     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3871   };
3872
3873   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3874
3875   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3876   if (Val == -1)
3877     SplatSize = 1;
3878
3879   EVT CanonicalVT = VTys[SplatSize-1];
3880
3881   // Build a canonical splat for this value.
3882   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3883   SmallVector<SDValue, 8> Ops;
3884   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3885   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3886                               &Ops[0], Ops.size());
3887   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
3888 }
3889
3890 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3891 /// specified intrinsic ID.
3892 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3893                                 SelectionDAG &DAG, DebugLoc dl,
3894                                 EVT DestVT = MVT::Other) {
3895   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3896   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3897                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3898 }
3899
3900 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3901 /// specified intrinsic ID.
3902 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3903                                 SDValue Op2, SelectionDAG &DAG,
3904                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3905   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3906   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3907                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3908 }
3909
3910
3911 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3912 /// amount.  The result has the specified value type.
3913 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3914                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3915   // Force LHS/RHS to be the right type.
3916   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
3917   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
3918
3919   int Ops[16];
3920   for (unsigned i = 0; i != 16; ++i)
3921     Ops[i] = i + Amt;
3922   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3923   return DAG.getNode(ISD::BITCAST, dl, VT, T);
3924 }
3925
3926 // If this is a case we can't handle, return null and let the default
3927 // expansion code take care of it.  If we CAN select this case, and if it
3928 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3929 // this case more efficiently than a constant pool load, lower it to the
3930 // sequence of ops that should be used.
3931 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3932                                              SelectionDAG &DAG) const {
3933   DebugLoc dl = Op.getDebugLoc();
3934   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3935   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3936
3937   // Check if this is a splat of a constant value.
3938   APInt APSplatBits, APSplatUndef;
3939   unsigned SplatBitSize;
3940   bool HasAnyUndefs;
3941   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3942                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3943     return SDValue();
3944
3945   unsigned SplatBits = APSplatBits.getZExtValue();
3946   unsigned SplatUndef = APSplatUndef.getZExtValue();
3947   unsigned SplatSize = SplatBitSize / 8;
3948
3949   // First, handle single instruction cases.
3950
3951   // All zeros?
3952   if (SplatBits == 0) {
3953     // Canonicalize all zero vectors to be v4i32.
3954     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3955       SDValue Z = DAG.getConstant(0, MVT::i32);
3956       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3957       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
3958     }
3959     return Op;
3960   }
3961
3962   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3963   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3964                     (32-SplatBitSize));
3965   if (SextVal >= -16 && SextVal <= 15)
3966     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3967
3968
3969   // Two instruction sequences.
3970
3971   // If this value is in the range [-32,30] and is even, use:
3972   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3973   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3974     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3975     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3976     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3977   }
3978
3979   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3980   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3981   // for fneg/fabs.
3982   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3983     // Make -1 and vspltisw -1:
3984     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3985
3986     // Make the VSLW intrinsic, computing 0x8000_0000.
3987     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3988                                    OnesV, DAG, dl);
3989
3990     // xor by OnesV to invert it.
3991     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3992     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3993   }
3994
3995   // Check to see if this is a wide variety of vsplti*, binop self cases.
3996   static const signed char SplatCsts[] = {
3997     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3998     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3999   };
4000
4001   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4002     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4003     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4004     int i = SplatCsts[idx];
4005
4006     // Figure out what shift amount will be used by altivec if shifted by i in
4007     // this splat size.
4008     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4009
4010     // vsplti + shl self.
4011     if (SextVal == (i << (int)TypeShiftAmt)) {
4012       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4013       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4014         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4015         Intrinsic::ppc_altivec_vslw
4016       };
4017       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4018       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4019     }
4020
4021     // vsplti + srl self.
4022     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4023       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4024       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4025         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4026         Intrinsic::ppc_altivec_vsrw
4027       };
4028       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4029       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4030     }
4031
4032     // vsplti + sra self.
4033     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4034       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4035       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4036         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4037         Intrinsic::ppc_altivec_vsraw
4038       };
4039       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4040       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4041     }
4042
4043     // vsplti + rol self.
4044     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4045                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4046       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4047       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4048         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4049         Intrinsic::ppc_altivec_vrlw
4050       };
4051       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4052       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4053     }
4054
4055     // t = vsplti c, result = vsldoi t, t, 1
4056     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
4057       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4058       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4059     }
4060     // t = vsplti c, result = vsldoi t, t, 2
4061     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
4062       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4063       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4064     }
4065     // t = vsplti c, result = vsldoi t, t, 3
4066     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4067       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4068       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4069     }
4070   }
4071
4072   // Three instruction sequences.
4073
4074   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4075   if (SextVal >= 0 && SextVal <= 31) {
4076     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4077     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4078     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4079     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4080   }
4081   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4082   if (SextVal >= -31 && SextVal <= 0) {
4083     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4084     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4085     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4086     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4087   }
4088
4089   return SDValue();
4090 }
4091
4092 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4093 /// the specified operations to build the shuffle.
4094 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4095                                       SDValue RHS, SelectionDAG &DAG,
4096                                       DebugLoc dl) {
4097   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4098   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4099   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4100
4101   enum {
4102     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4103     OP_VMRGHW,
4104     OP_VMRGLW,
4105     OP_VSPLTISW0,
4106     OP_VSPLTISW1,
4107     OP_VSPLTISW2,
4108     OP_VSPLTISW3,
4109     OP_VSLDOI4,
4110     OP_VSLDOI8,
4111     OP_VSLDOI12
4112   };
4113
4114   if (OpNum == OP_COPY) {
4115     if (LHSID == (1*9+2)*9+3) return LHS;
4116     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4117     return RHS;
4118   }
4119
4120   SDValue OpLHS, OpRHS;
4121   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4122   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4123
4124   int ShufIdxs[16];
4125   switch (OpNum) {
4126   default: llvm_unreachable("Unknown i32 permute!");
4127   case OP_VMRGHW:
4128     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4129     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4130     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4131     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4132     break;
4133   case OP_VMRGLW:
4134     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4135     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4136     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4137     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4138     break;
4139   case OP_VSPLTISW0:
4140     for (unsigned i = 0; i != 16; ++i)
4141       ShufIdxs[i] = (i&3)+0;
4142     break;
4143   case OP_VSPLTISW1:
4144     for (unsigned i = 0; i != 16; ++i)
4145       ShufIdxs[i] = (i&3)+4;
4146     break;
4147   case OP_VSPLTISW2:
4148     for (unsigned i = 0; i != 16; ++i)
4149       ShufIdxs[i] = (i&3)+8;
4150     break;
4151   case OP_VSPLTISW3:
4152     for (unsigned i = 0; i != 16; ++i)
4153       ShufIdxs[i] = (i&3)+12;
4154     break;
4155   case OP_VSLDOI4:
4156     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4157   case OP_VSLDOI8:
4158     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4159   case OP_VSLDOI12:
4160     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4161   }
4162   EVT VT = OpLHS.getValueType();
4163   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4164   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4165   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4166   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4167 }
4168
4169 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4170 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4171 /// return the code it can be lowered into.  Worst case, it can always be
4172 /// lowered into a vperm.
4173 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4174                                                SelectionDAG &DAG) const {
4175   DebugLoc dl = Op.getDebugLoc();
4176   SDValue V1 = Op.getOperand(0);
4177   SDValue V2 = Op.getOperand(1);
4178   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4179   EVT VT = Op.getValueType();
4180
4181   // Cases that are handled by instructions that take permute immediates
4182   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4183   // selected by the instruction selector.
4184   if (V2.getOpcode() == ISD::UNDEF) {
4185     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4186         PPC::isSplatShuffleMask(SVOp, 2) ||
4187         PPC::isSplatShuffleMask(SVOp, 4) ||
4188         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4189         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4190         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4191         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4192         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4193         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4194         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4195         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4196         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4197       return Op;
4198     }
4199   }
4200
4201   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4202   // and produce a fixed permutation.  If any of these match, do not lower to
4203   // VPERM.
4204   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4205       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4206       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4207       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4208       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4209       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4210       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4211       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4212       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4213     return Op;
4214
4215   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4216   // perfect shuffle table to emit an optimal matching sequence.
4217   SmallVector<int, 16> PermMask;
4218   SVOp->getMask(PermMask);
4219
4220   unsigned PFIndexes[4];
4221   bool isFourElementShuffle = true;
4222   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4223     unsigned EltNo = 8;   // Start out undef.
4224     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4225       if (PermMask[i*4+j] < 0)
4226         continue;   // Undef, ignore it.
4227
4228       unsigned ByteSource = PermMask[i*4+j];
4229       if ((ByteSource & 3) != j) {
4230         isFourElementShuffle = false;
4231         break;
4232       }
4233
4234       if (EltNo == 8) {
4235         EltNo = ByteSource/4;
4236       } else if (EltNo != ByteSource/4) {
4237         isFourElementShuffle = false;
4238         break;
4239       }
4240     }
4241     PFIndexes[i] = EltNo;
4242   }
4243
4244   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4245   // perfect shuffle vector to determine if it is cost effective to do this as
4246   // discrete instructions, or whether we should use a vperm.
4247   if (isFourElementShuffle) {
4248     // Compute the index in the perfect shuffle table.
4249     unsigned PFTableIndex =
4250       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4251
4252     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4253     unsigned Cost  = (PFEntry >> 30);
4254
4255     // Determining when to avoid vperm is tricky.  Many things affect the cost
4256     // of vperm, particularly how many times the perm mask needs to be computed.
4257     // For example, if the perm mask can be hoisted out of a loop or is already
4258     // used (perhaps because there are multiple permutes with the same shuffle
4259     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4260     // the loop requires an extra register.
4261     //
4262     // As a compromise, we only emit discrete instructions if the shuffle can be
4263     // generated in 3 or fewer operations.  When we have loop information
4264     // available, if this block is within a loop, we should avoid using vperm
4265     // for 3-operation perms and use a constant pool load instead.
4266     if (Cost < 3)
4267       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4268   }
4269
4270   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4271   // vector that will get spilled to the constant pool.
4272   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4273
4274   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4275   // that it is in input element units, not in bytes.  Convert now.
4276   EVT EltVT = V1.getValueType().getVectorElementType();
4277   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4278
4279   SmallVector<SDValue, 16> ResultMask;
4280   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4281     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4282
4283     for (unsigned j = 0; j != BytesPerElement; ++j)
4284       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4285                                            MVT::i32));
4286   }
4287
4288   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4289                                     &ResultMask[0], ResultMask.size());
4290   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4291 }
4292
4293 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4294 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4295 /// information about the intrinsic.
4296 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4297                                   bool &isDot) {
4298   unsigned IntrinsicID =
4299     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4300   CompareOpc = -1;
4301   isDot = false;
4302   switch (IntrinsicID) {
4303   default: return false;
4304     // Comparison predicates.
4305   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4306   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4307   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4308   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4309   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4310   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4311   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4312   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4313   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4314   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4315   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4316   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4317   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4318
4319     // Normal Comparisons.
4320   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4321   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4322   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4323   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4324   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4325   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4326   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4327   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4328   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4329   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4330   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4331   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4332   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4333   }
4334   return true;
4335 }
4336
4337 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4338 /// lower, do it, otherwise return null.
4339 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4340                                                    SelectionDAG &DAG) const {
4341   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4342   // opcode number of the comparison.
4343   DebugLoc dl = Op.getDebugLoc();
4344   int CompareOpc;
4345   bool isDot;
4346   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4347     return SDValue();    // Don't custom lower most intrinsics.
4348
4349   // If this is a non-dot comparison, make the VCMP node and we are done.
4350   if (!isDot) {
4351     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4352                               Op.getOperand(1), Op.getOperand(2),
4353                               DAG.getConstant(CompareOpc, MVT::i32));
4354     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4355   }
4356
4357   // Create the PPCISD altivec 'dot' comparison node.
4358   SDValue Ops[] = {
4359     Op.getOperand(2),  // LHS
4360     Op.getOperand(3),  // RHS
4361     DAG.getConstant(CompareOpc, MVT::i32)
4362   };
4363   std::vector<EVT> VTs;
4364   VTs.push_back(Op.getOperand(2).getValueType());
4365   VTs.push_back(MVT::Glue);
4366   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4367
4368   // Now that we have the comparison, emit a copy from the CR to a GPR.
4369   // This is flagged to the above dot comparison.
4370   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4371                                 DAG.getRegister(PPC::CR6, MVT::i32),
4372                                 CompNode.getValue(1));
4373
4374   // Unpack the result based on how the target uses it.
4375   unsigned BitNo;   // Bit # of CR6.
4376   bool InvertBit;   // Invert result?
4377   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4378   default:  // Can't happen, don't crash on invalid number though.
4379   case 0:   // Return the value of the EQ bit of CR6.
4380     BitNo = 0; InvertBit = false;
4381     break;
4382   case 1:   // Return the inverted value of the EQ bit of CR6.
4383     BitNo = 0; InvertBit = true;
4384     break;
4385   case 2:   // Return the value of the LT bit of CR6.
4386     BitNo = 2; InvertBit = false;
4387     break;
4388   case 3:   // Return the inverted value of the LT bit of CR6.
4389     BitNo = 2; InvertBit = true;
4390     break;
4391   }
4392
4393   // Shift the bit into the low position.
4394   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4395                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4396   // Isolate the bit.
4397   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4398                       DAG.getConstant(1, MVT::i32));
4399
4400   // If we are supposed to, toggle the bit.
4401   if (InvertBit)
4402     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4403                         DAG.getConstant(1, MVT::i32));
4404   return Flags;
4405 }
4406
4407 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4408                                                    SelectionDAG &DAG) const {
4409   DebugLoc dl = Op.getDebugLoc();
4410   // Create a stack slot that is 16-byte aligned.
4411   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4412   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4413   EVT PtrVT = getPointerTy();
4414   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4415
4416   // Store the input value into Value#0 of the stack slot.
4417   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4418                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4419                                false, false, 0);
4420   // Load it out.
4421   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4422                      false, false, 0);
4423 }
4424
4425 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4426   DebugLoc dl = Op.getDebugLoc();
4427   if (Op.getValueType() == MVT::v4i32) {
4428     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4429
4430     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4431     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4432
4433     SDValue RHSSwap =   // = vrlw RHS, 16
4434       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4435
4436     // Shrinkify inputs to v8i16.
4437     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4438     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4439     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4440
4441     // Low parts multiplied together, generating 32-bit results (we ignore the
4442     // top parts).
4443     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4444                                         LHS, RHS, DAG, dl, MVT::v4i32);
4445
4446     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4447                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4448     // Shift the high parts up 16 bits.
4449     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4450                               Neg16, DAG, dl);
4451     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4452   } else if (Op.getValueType() == MVT::v8i16) {
4453     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4454
4455     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4456
4457     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4458                             LHS, RHS, Zero, DAG, dl);
4459   } else if (Op.getValueType() == MVT::v16i8) {
4460     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4461
4462     // Multiply the even 8-bit parts, producing 16-bit sums.
4463     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4464                                            LHS, RHS, DAG, dl, MVT::v8i16);
4465     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
4466
4467     // Multiply the odd 8-bit parts, producing 16-bit sums.
4468     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4469                                           LHS, RHS, DAG, dl, MVT::v8i16);
4470     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
4471
4472     // Merge the results together.
4473     int Ops[16];
4474     for (unsigned i = 0; i != 8; ++i) {
4475       Ops[i*2  ] = 2*i+1;
4476       Ops[i*2+1] = 2*i+1+16;
4477     }
4478     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4479   } else {
4480     llvm_unreachable("Unknown mul to lower!");
4481   }
4482 }
4483
4484 /// LowerOperation - Provide custom lowering hooks for some operations.
4485 ///
4486 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4487   switch (Op.getOpcode()) {
4488   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4489   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4490   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4491   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4492   case ISD::GlobalTLSAddress:   llvm_unreachable("TLS not implemented for PPC");
4493   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4494   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4495   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4496   case ISD::VASTART:
4497     return LowerVASTART(Op, DAG, PPCSubTarget);
4498
4499   case ISD::VAARG:
4500     return LowerVAARG(Op, DAG, PPCSubTarget);
4501
4502   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4503   case ISD::DYNAMIC_STACKALLOC:
4504     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4505
4506   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4507   case ISD::FP_TO_UINT:
4508   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4509                                                        Op.getDebugLoc());
4510   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4511   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4512
4513   // Lower 64-bit shifts.
4514   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4515   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4516   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4517
4518   // Vector-related lowering.
4519   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4520   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4521   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4522   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4523   case ISD::MUL:                return LowerMUL(Op, DAG);
4524
4525   // Frame & Return address.
4526   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4527   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4528   }
4529   return SDValue();
4530 }
4531
4532 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4533                                            SmallVectorImpl<SDValue>&Results,
4534                                            SelectionDAG &DAG) const {
4535   const TargetMachine &TM = getTargetMachine();
4536   DebugLoc dl = N->getDebugLoc();
4537   switch (N->getOpcode()) {
4538   default:
4539     assert(false && "Do not know how to custom type legalize this operation!");
4540     return;
4541   case ISD::VAARG: {
4542     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
4543         || TM.getSubtarget<PPCSubtarget>().isPPC64())
4544       return;
4545
4546     EVT VT = N->getValueType(0);
4547
4548     if (VT == MVT::i64) {
4549       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
4550
4551       Results.push_back(NewNode);
4552       Results.push_back(NewNode.getValue(1));
4553     }
4554     return;
4555   }
4556   case ISD::FP_ROUND_INREG: {
4557     assert(N->getValueType(0) == MVT::ppcf128);
4558     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4559     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4560                              MVT::f64, N->getOperand(0),
4561                              DAG.getIntPtrConstant(0));
4562     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4563                              MVT::f64, N->getOperand(0),
4564                              DAG.getIntPtrConstant(1));
4565
4566     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4567     // of the long double, and puts FPSCR back the way it was.  We do not
4568     // actually model FPSCR.
4569     std::vector<EVT> NodeTys;
4570     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4571
4572     NodeTys.push_back(MVT::f64);   // Return register
4573     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
4574     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4575     MFFSreg = Result.getValue(0);
4576     InFlag = Result.getValue(1);
4577
4578     NodeTys.clear();
4579     NodeTys.push_back(MVT::Glue);   // Returns a flag
4580     Ops[0] = DAG.getConstant(31, MVT::i32);
4581     Ops[1] = InFlag;
4582     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4583     InFlag = Result.getValue(0);
4584
4585     NodeTys.clear();
4586     NodeTys.push_back(MVT::Glue);   // Returns a flag
4587     Ops[0] = DAG.getConstant(30, MVT::i32);
4588     Ops[1] = InFlag;
4589     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4590     InFlag = Result.getValue(0);
4591
4592     NodeTys.clear();
4593     NodeTys.push_back(MVT::f64);    // result of add
4594     NodeTys.push_back(MVT::Glue);   // Returns a flag
4595     Ops[0] = Lo;
4596     Ops[1] = Hi;
4597     Ops[2] = InFlag;
4598     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4599     FPreg = Result.getValue(0);
4600     InFlag = Result.getValue(1);
4601
4602     NodeTys.clear();
4603     NodeTys.push_back(MVT::f64);
4604     Ops[0] = DAG.getConstant(1, MVT::i32);
4605     Ops[1] = MFFSreg;
4606     Ops[2] = FPreg;
4607     Ops[3] = InFlag;
4608     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4609     FPreg = Result.getValue(0);
4610
4611     // We know the low half is about to be thrown away, so just use something
4612     // convenient.
4613     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4614                                 FPreg, FPreg));
4615     return;
4616   }
4617   case ISD::FP_TO_SINT:
4618     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4619     return;
4620   }
4621 }
4622
4623
4624 //===----------------------------------------------------------------------===//
4625 //  Other Lowering Code
4626 //===----------------------------------------------------------------------===//
4627
4628 MachineBasicBlock *
4629 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4630                                     bool is64bit, unsigned BinOpcode) const {
4631   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4632   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4633
4634   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4635   MachineFunction *F = BB->getParent();
4636   MachineFunction::iterator It = BB;
4637   ++It;
4638
4639   unsigned dest = MI->getOperand(0).getReg();
4640   unsigned ptrA = MI->getOperand(1).getReg();
4641   unsigned ptrB = MI->getOperand(2).getReg();
4642   unsigned incr = MI->getOperand(3).getReg();
4643   DebugLoc dl = MI->getDebugLoc();
4644
4645   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4646   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4647   F->insert(It, loopMBB);
4648   F->insert(It, exitMBB);
4649   exitMBB->splice(exitMBB->begin(), BB,
4650                   llvm::next(MachineBasicBlock::iterator(MI)),
4651                   BB->end());
4652   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4653
4654   MachineRegisterInfo &RegInfo = F->getRegInfo();
4655   unsigned TmpReg = (!BinOpcode) ? incr :
4656     RegInfo.createVirtualRegister(
4657        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4658                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4659
4660   //  thisMBB:
4661   //   ...
4662   //   fallthrough --> loopMBB
4663   BB->addSuccessor(loopMBB);
4664
4665   //  loopMBB:
4666   //   l[wd]arx dest, ptr
4667   //   add r0, dest, incr
4668   //   st[wd]cx. r0, ptr
4669   //   bne- loopMBB
4670   //   fallthrough --> exitMBB
4671   BB = loopMBB;
4672   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4673     .addReg(ptrA).addReg(ptrB);
4674   if (BinOpcode)
4675     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4676   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4677     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4678   BuildMI(BB, dl, TII->get(PPC::BCC))
4679     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4680   BB->addSuccessor(loopMBB);
4681   BB->addSuccessor(exitMBB);
4682
4683   //  exitMBB:
4684   //   ...
4685   BB = exitMBB;
4686   return BB;
4687 }
4688
4689 MachineBasicBlock *
4690 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4691                                             MachineBasicBlock *BB,
4692                                             bool is8bit,    // operation
4693                                             unsigned BinOpcode) const {
4694   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4695   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4696   // In 64 bit mode we have to use 64 bits for addresses, even though the
4697   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4698   // registers without caring whether they're 32 or 64, but here we're
4699   // doing actual arithmetic on the addresses.
4700   bool is64bit = PPCSubTarget.isPPC64();
4701   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
4702
4703   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4704   MachineFunction *F = BB->getParent();
4705   MachineFunction::iterator It = BB;
4706   ++It;
4707
4708   unsigned dest = MI->getOperand(0).getReg();
4709   unsigned ptrA = MI->getOperand(1).getReg();
4710   unsigned ptrB = MI->getOperand(2).getReg();
4711   unsigned incr = MI->getOperand(3).getReg();
4712   DebugLoc dl = MI->getDebugLoc();
4713
4714   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4715   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4716   F->insert(It, loopMBB);
4717   F->insert(It, exitMBB);
4718   exitMBB->splice(exitMBB->begin(), BB,
4719                   llvm::next(MachineBasicBlock::iterator(MI)),
4720                   BB->end());
4721   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4722
4723   MachineRegisterInfo &RegInfo = F->getRegInfo();
4724   const TargetRegisterClass *RC =
4725     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4726               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4727   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4728   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4729   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4730   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4731   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4732   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4733   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4734   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4735   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4736   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4737   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4738   unsigned Ptr1Reg;
4739   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4740
4741   //  thisMBB:
4742   //   ...
4743   //   fallthrough --> loopMBB
4744   BB->addSuccessor(loopMBB);
4745
4746   // The 4-byte load must be aligned, while a char or short may be
4747   // anywhere in the word.  Hence all this nasty bookkeeping code.
4748   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4749   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4750   //   xori shift, shift1, 24 [16]
4751   //   rlwinm ptr, ptr1, 0, 0, 29
4752   //   slw incr2, incr, shift
4753   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4754   //   slw mask, mask2, shift
4755   //  loopMBB:
4756   //   lwarx tmpDest, ptr
4757   //   add tmp, tmpDest, incr2
4758   //   andc tmp2, tmpDest, mask
4759   //   and tmp3, tmp, mask
4760   //   or tmp4, tmp3, tmp2
4761   //   stwcx. tmp4, ptr
4762   //   bne- loopMBB
4763   //   fallthrough --> exitMBB
4764   //   srw dest, tmpDest, shift
4765   if (ptrA != ZeroReg) {
4766     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4767     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4768       .addReg(ptrA).addReg(ptrB);
4769   } else {
4770     Ptr1Reg = ptrB;
4771   }
4772   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4773       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4774   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4775       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4776   if (is64bit)
4777     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4778       .addReg(Ptr1Reg).addImm(0).addImm(61);
4779   else
4780     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4781       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4782   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4783       .addReg(incr).addReg(ShiftReg);
4784   if (is8bit)
4785     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4786   else {
4787     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4788     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4789   }
4790   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4791       .addReg(Mask2Reg).addReg(ShiftReg);
4792
4793   BB = loopMBB;
4794   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4795     .addReg(ZeroReg).addReg(PtrReg);
4796   if (BinOpcode)
4797     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4798       .addReg(Incr2Reg).addReg(TmpDestReg);
4799   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4800     .addReg(TmpDestReg).addReg(MaskReg);
4801   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4802     .addReg(TmpReg).addReg(MaskReg);
4803   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4804     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4805   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4806     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
4807   BuildMI(BB, dl, TII->get(PPC::BCC))
4808     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4809   BB->addSuccessor(loopMBB);
4810   BB->addSuccessor(exitMBB);
4811
4812   //  exitMBB:
4813   //   ...
4814   BB = exitMBB;
4815   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
4816     .addReg(ShiftReg);
4817   return BB;
4818 }
4819
4820 MachineBasicBlock *
4821 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4822                                                MachineBasicBlock *BB) const {
4823   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4824
4825   // To "insert" these instructions we actually have to insert their
4826   // control-flow patterns.
4827   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4828   MachineFunction::iterator It = BB;
4829   ++It;
4830
4831   MachineFunction *F = BB->getParent();
4832
4833   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4834       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4835       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4836       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4837       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4838
4839     // The incoming instruction knows the destination vreg to set, the
4840     // condition code register to branch on, the true/false values to
4841     // select between, and a branch opcode to use.
4842
4843     //  thisMBB:
4844     //  ...
4845     //   TrueVal = ...
4846     //   cmpTY ccX, r1, r2
4847     //   bCC copy1MBB
4848     //   fallthrough --> copy0MBB
4849     MachineBasicBlock *thisMBB = BB;
4850     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4851     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4852     unsigned SelectPred = MI->getOperand(4).getImm();
4853     DebugLoc dl = MI->getDebugLoc();
4854     F->insert(It, copy0MBB);
4855     F->insert(It, sinkMBB);
4856
4857     // Transfer the remainder of BB and its successor edges to sinkMBB.
4858     sinkMBB->splice(sinkMBB->begin(), BB,
4859                     llvm::next(MachineBasicBlock::iterator(MI)),
4860                     BB->end());
4861     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4862
4863     // Next, add the true and fallthrough blocks as its successors.
4864     BB->addSuccessor(copy0MBB);
4865     BB->addSuccessor(sinkMBB);
4866
4867     BuildMI(BB, dl, TII->get(PPC::BCC))
4868       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4869
4870     //  copy0MBB:
4871     //   %FalseValue = ...
4872     //   # fallthrough to sinkMBB
4873     BB = copy0MBB;
4874
4875     // Update machine-CFG edges
4876     BB->addSuccessor(sinkMBB);
4877
4878     //  sinkMBB:
4879     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4880     //  ...
4881     BB = sinkMBB;
4882     BuildMI(*BB, BB->begin(), dl,
4883             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4884       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4885       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4886   }
4887   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4888     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4889   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4890     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4891   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4892     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4893   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4894     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4895
4896   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4897     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4898   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4899     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4900   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4901     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4902   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4903     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4904
4905   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4906     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4907   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4908     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4909   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4910     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4911   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4912     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4913
4914   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4915     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4916   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4917     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4918   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4919     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4920   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4921     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4922
4923   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4924     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4925   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4926     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4927   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4928     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4929   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4930     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4931
4932   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4933     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4934   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4935     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4936   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4937     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4938   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4939     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4940
4941   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4942     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4943   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4944     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4945   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4946     BB = EmitAtomicBinary(MI, BB, false, 0);
4947   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4948     BB = EmitAtomicBinary(MI, BB, true, 0);
4949
4950   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4951            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4952     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4953
4954     unsigned dest   = MI->getOperand(0).getReg();
4955     unsigned ptrA   = MI->getOperand(1).getReg();
4956     unsigned ptrB   = MI->getOperand(2).getReg();
4957     unsigned oldval = MI->getOperand(3).getReg();
4958     unsigned newval = MI->getOperand(4).getReg();
4959     DebugLoc dl     = MI->getDebugLoc();
4960
4961     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4962     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4963     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4964     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4965     F->insert(It, loop1MBB);
4966     F->insert(It, loop2MBB);
4967     F->insert(It, midMBB);
4968     F->insert(It, exitMBB);
4969     exitMBB->splice(exitMBB->begin(), BB,
4970                     llvm::next(MachineBasicBlock::iterator(MI)),
4971                     BB->end());
4972     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4973
4974     //  thisMBB:
4975     //   ...
4976     //   fallthrough --> loopMBB
4977     BB->addSuccessor(loop1MBB);
4978
4979     // loop1MBB:
4980     //   l[wd]arx dest, ptr
4981     //   cmp[wd] dest, oldval
4982     //   bne- midMBB
4983     // loop2MBB:
4984     //   st[wd]cx. newval, ptr
4985     //   bne- loopMBB
4986     //   b exitBB
4987     // midMBB:
4988     //   st[wd]cx. dest, ptr
4989     // exitBB:
4990     BB = loop1MBB;
4991     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4992       .addReg(ptrA).addReg(ptrB);
4993     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4994       .addReg(oldval).addReg(dest);
4995     BuildMI(BB, dl, TII->get(PPC::BCC))
4996       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4997     BB->addSuccessor(loop2MBB);
4998     BB->addSuccessor(midMBB);
4999
5000     BB = loop2MBB;
5001     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5002       .addReg(newval).addReg(ptrA).addReg(ptrB);
5003     BuildMI(BB, dl, TII->get(PPC::BCC))
5004       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5005     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5006     BB->addSuccessor(loop1MBB);
5007     BB->addSuccessor(exitMBB);
5008
5009     BB = midMBB;
5010     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5011       .addReg(dest).addReg(ptrA).addReg(ptrB);
5012     BB->addSuccessor(exitMBB);
5013
5014     //  exitMBB:
5015     //   ...
5016     BB = exitMBB;
5017   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5018              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5019     // We must use 64-bit registers for addresses when targeting 64-bit,
5020     // since we're actually doing arithmetic on them.  Other registers
5021     // can be 32-bit.
5022     bool is64bit = PPCSubTarget.isPPC64();
5023     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5024
5025     unsigned dest   = MI->getOperand(0).getReg();
5026     unsigned ptrA   = MI->getOperand(1).getReg();
5027     unsigned ptrB   = MI->getOperand(2).getReg();
5028     unsigned oldval = MI->getOperand(3).getReg();
5029     unsigned newval = MI->getOperand(4).getReg();
5030     DebugLoc dl     = MI->getDebugLoc();
5031
5032     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5033     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5034     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5035     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5036     F->insert(It, loop1MBB);
5037     F->insert(It, loop2MBB);
5038     F->insert(It, midMBB);
5039     F->insert(It, exitMBB);
5040     exitMBB->splice(exitMBB->begin(), BB,
5041                     llvm::next(MachineBasicBlock::iterator(MI)),
5042                     BB->end());
5043     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5044
5045     MachineRegisterInfo &RegInfo = F->getRegInfo();
5046     const TargetRegisterClass *RC =
5047       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5048                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5049     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5050     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5051     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5052     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5053     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5054     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5055     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5056     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5057     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5058     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5059     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5060     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5061     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5062     unsigned Ptr1Reg;
5063     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5064     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5065     //  thisMBB:
5066     //   ...
5067     //   fallthrough --> loopMBB
5068     BB->addSuccessor(loop1MBB);
5069
5070     // The 4-byte load must be aligned, while a char or short may be
5071     // anywhere in the word.  Hence all this nasty bookkeeping code.
5072     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5073     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5074     //   xori shift, shift1, 24 [16]
5075     //   rlwinm ptr, ptr1, 0, 0, 29
5076     //   slw newval2, newval, shift
5077     //   slw oldval2, oldval,shift
5078     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5079     //   slw mask, mask2, shift
5080     //   and newval3, newval2, mask
5081     //   and oldval3, oldval2, mask
5082     // loop1MBB:
5083     //   lwarx tmpDest, ptr
5084     //   and tmp, tmpDest, mask
5085     //   cmpw tmp, oldval3
5086     //   bne- midMBB
5087     // loop2MBB:
5088     //   andc tmp2, tmpDest, mask
5089     //   or tmp4, tmp2, newval3
5090     //   stwcx. tmp4, ptr
5091     //   bne- loop1MBB
5092     //   b exitBB
5093     // midMBB:
5094     //   stwcx. tmpDest, ptr
5095     // exitBB:
5096     //   srw dest, tmpDest, shift
5097     if (ptrA != ZeroReg) {
5098       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5099       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5100         .addReg(ptrA).addReg(ptrB);
5101     } else {
5102       Ptr1Reg = ptrB;
5103     }
5104     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5105         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5106     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5107         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5108     if (is64bit)
5109       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5110         .addReg(Ptr1Reg).addImm(0).addImm(61);
5111     else
5112       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5113         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5114     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5115         .addReg(newval).addReg(ShiftReg);
5116     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5117         .addReg(oldval).addReg(ShiftReg);
5118     if (is8bit)
5119       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5120     else {
5121       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5122       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5123         .addReg(Mask3Reg).addImm(65535);
5124     }
5125     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5126         .addReg(Mask2Reg).addReg(ShiftReg);
5127     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5128         .addReg(NewVal2Reg).addReg(MaskReg);
5129     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5130         .addReg(OldVal2Reg).addReg(MaskReg);
5131
5132     BB = loop1MBB;
5133     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5134         .addReg(ZeroReg).addReg(PtrReg);
5135     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5136         .addReg(TmpDestReg).addReg(MaskReg);
5137     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5138         .addReg(TmpReg).addReg(OldVal3Reg);
5139     BuildMI(BB, dl, TII->get(PPC::BCC))
5140         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5141     BB->addSuccessor(loop2MBB);
5142     BB->addSuccessor(midMBB);
5143
5144     BB = loop2MBB;
5145     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5146         .addReg(TmpDestReg).addReg(MaskReg);
5147     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5148         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5149     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5150         .addReg(ZeroReg).addReg(PtrReg);
5151     BuildMI(BB, dl, TII->get(PPC::BCC))
5152       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5153     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5154     BB->addSuccessor(loop1MBB);
5155     BB->addSuccessor(exitMBB);
5156
5157     BB = midMBB;
5158     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5159       .addReg(ZeroReg).addReg(PtrReg);
5160     BB->addSuccessor(exitMBB);
5161
5162     //  exitMBB:
5163     //   ...
5164     BB = exitMBB;
5165     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5166       .addReg(ShiftReg);
5167   } else {
5168     llvm_unreachable("Unexpected instr type to insert");
5169   }
5170
5171   MI->eraseFromParent();   // The pseudo instruction is gone now.
5172   return BB;
5173 }
5174
5175 //===----------------------------------------------------------------------===//
5176 // Target Optimization Hooks
5177 //===----------------------------------------------------------------------===//
5178
5179 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5180                                              DAGCombinerInfo &DCI) const {
5181   const TargetMachine &TM = getTargetMachine();
5182   SelectionDAG &DAG = DCI.DAG;
5183   DebugLoc dl = N->getDebugLoc();
5184   switch (N->getOpcode()) {
5185   default: break;
5186   case PPCISD::SHL:
5187     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5188       if (C->isNullValue())   // 0 << V -> 0.
5189         return N->getOperand(0);
5190     }
5191     break;
5192   case PPCISD::SRL:
5193     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5194       if (C->isNullValue())   // 0 >>u V -> 0.
5195         return N->getOperand(0);
5196     }
5197     break;
5198   case PPCISD::SRA:
5199     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5200       if (C->isNullValue() ||   //  0 >>s V -> 0.
5201           C->isAllOnesValue())    // -1 >>s V -> -1.
5202         return N->getOperand(0);
5203     }
5204     break;
5205
5206   case ISD::SINT_TO_FP:
5207     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5208       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5209         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5210         // We allow the src/dst to be either f32/f64, but the intermediate
5211         // type must be i64.
5212         if (N->getOperand(0).getValueType() == MVT::i64 &&
5213             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5214           SDValue Val = N->getOperand(0).getOperand(0);
5215           if (Val.getValueType() == MVT::f32) {
5216             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5217             DCI.AddToWorklist(Val.getNode());
5218           }
5219
5220           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5221           DCI.AddToWorklist(Val.getNode());
5222           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5223           DCI.AddToWorklist(Val.getNode());
5224           if (N->getValueType(0) == MVT::f32) {
5225             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5226                               DAG.getIntPtrConstant(0));
5227             DCI.AddToWorklist(Val.getNode());
5228           }
5229           return Val;
5230         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5231           // If the intermediate type is i32, we can avoid the load/store here
5232           // too.
5233         }
5234       }
5235     }
5236     break;
5237   case ISD::STORE:
5238     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5239     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5240         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5241         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5242         N->getOperand(1).getValueType() == MVT::i32 &&
5243         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5244       SDValue Val = N->getOperand(1).getOperand(0);
5245       if (Val.getValueType() == MVT::f32) {
5246         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5247         DCI.AddToWorklist(Val.getNode());
5248       }
5249       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5250       DCI.AddToWorklist(Val.getNode());
5251
5252       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5253                         N->getOperand(2), N->getOperand(3));
5254       DCI.AddToWorklist(Val.getNode());
5255       return Val;
5256     }
5257
5258     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5259     if (cast<StoreSDNode>(N)->isUnindexed() &&
5260         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5261         N->getOperand(1).getNode()->hasOneUse() &&
5262         (N->getOperand(1).getValueType() == MVT::i32 ||
5263          N->getOperand(1).getValueType() == MVT::i16)) {
5264       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5265       // Do an any-extend to 32-bits if this is a half-word input.
5266       if (BSwapOp.getValueType() == MVT::i16)
5267         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5268
5269       SDValue Ops[] = {
5270         N->getOperand(0), BSwapOp, N->getOperand(2),
5271         DAG.getValueType(N->getOperand(1).getValueType())
5272       };
5273       return
5274         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5275                                 Ops, array_lengthof(Ops),
5276                                 cast<StoreSDNode>(N)->getMemoryVT(),
5277                                 cast<StoreSDNode>(N)->getMemOperand());
5278     }
5279     break;
5280   case ISD::BSWAP:
5281     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5282     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5283         N->getOperand(0).hasOneUse() &&
5284         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5285       SDValue Load = N->getOperand(0);
5286       LoadSDNode *LD = cast<LoadSDNode>(Load);
5287       // Create the byte-swapping load.
5288       SDValue Ops[] = {
5289         LD->getChain(),    // Chain
5290         LD->getBasePtr(),  // Ptr
5291         DAG.getValueType(N->getValueType(0)) // VT
5292       };
5293       SDValue BSLoad =
5294         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5295                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5296                                 LD->getMemoryVT(), LD->getMemOperand());
5297
5298       // If this is an i16 load, insert the truncate.
5299       SDValue ResVal = BSLoad;
5300       if (N->getValueType(0) == MVT::i16)
5301         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5302
5303       // First, combine the bswap away.  This makes the value produced by the
5304       // load dead.
5305       DCI.CombineTo(N, ResVal);
5306
5307       // Next, combine the load away, we give it a bogus result value but a real
5308       // chain result.  The result value is dead because the bswap is dead.
5309       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5310
5311       // Return N so it doesn't get rechecked!
5312       return SDValue(N, 0);
5313     }
5314
5315     break;
5316   case PPCISD::VCMP: {
5317     // If a VCMPo node already exists with exactly the same operands as this
5318     // node, use its result instead of this node (VCMPo computes both a CR6 and
5319     // a normal output).
5320     //
5321     if (!N->getOperand(0).hasOneUse() &&
5322         !N->getOperand(1).hasOneUse() &&
5323         !N->getOperand(2).hasOneUse()) {
5324
5325       // Scan all of the users of the LHS, looking for VCMPo's that match.
5326       SDNode *VCMPoNode = 0;
5327
5328       SDNode *LHSN = N->getOperand(0).getNode();
5329       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5330            UI != E; ++UI)
5331         if (UI->getOpcode() == PPCISD::VCMPo &&
5332             UI->getOperand(1) == N->getOperand(1) &&
5333             UI->getOperand(2) == N->getOperand(2) &&
5334             UI->getOperand(0) == N->getOperand(0)) {
5335           VCMPoNode = *UI;
5336           break;
5337         }
5338
5339       // If there is no VCMPo node, or if the flag value has a single use, don't
5340       // transform this.
5341       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5342         break;
5343
5344       // Look at the (necessarily single) use of the flag value.  If it has a
5345       // chain, this transformation is more complex.  Note that multiple things
5346       // could use the value result, which we should ignore.
5347       SDNode *FlagUser = 0;
5348       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5349            FlagUser == 0; ++UI) {
5350         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5351         SDNode *User = *UI;
5352         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5353           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5354             FlagUser = User;
5355             break;
5356           }
5357         }
5358       }
5359
5360       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5361       // give up for right now.
5362       if (FlagUser->getOpcode() == PPCISD::MFCR)
5363         return SDValue(VCMPoNode, 0);
5364     }
5365     break;
5366   }
5367   case ISD::BR_CC: {
5368     // If this is a branch on an altivec predicate comparison, lower this so
5369     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5370     // lowering is done pre-legalize, because the legalizer lowers the predicate
5371     // compare down to code that is difficult to reassemble.
5372     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5373     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5374     int CompareOpc;
5375     bool isDot;
5376
5377     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5378         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5379         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5380       assert(isDot && "Can't compare against a vector result!");
5381
5382       // If this is a comparison against something other than 0/1, then we know
5383       // that the condition is never/always true.
5384       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5385       if (Val != 0 && Val != 1) {
5386         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5387           return N->getOperand(0);
5388         // Always !=, turn it into an unconditional branch.
5389         return DAG.getNode(ISD::BR, dl, MVT::Other,
5390                            N->getOperand(0), N->getOperand(4));
5391       }
5392
5393       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5394
5395       // Create the PPCISD altivec 'dot' comparison node.
5396       std::vector<EVT> VTs;
5397       SDValue Ops[] = {
5398         LHS.getOperand(2),  // LHS of compare
5399         LHS.getOperand(3),  // RHS of compare
5400         DAG.getConstant(CompareOpc, MVT::i32)
5401       };
5402       VTs.push_back(LHS.getOperand(2).getValueType());
5403       VTs.push_back(MVT::Glue);
5404       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5405
5406       // Unpack the result based on how the target uses it.
5407       PPC::Predicate CompOpc;
5408       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5409       default:  // Can't happen, don't crash on invalid number though.
5410       case 0:   // Branch on the value of the EQ bit of CR6.
5411         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5412         break;
5413       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5414         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5415         break;
5416       case 2:   // Branch on the value of the LT bit of CR6.
5417         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5418         break;
5419       case 3:   // Branch on the inverted value of the LT bit of CR6.
5420         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5421         break;
5422       }
5423
5424       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5425                          DAG.getConstant(CompOpc, MVT::i32),
5426                          DAG.getRegister(PPC::CR6, MVT::i32),
5427                          N->getOperand(4), CompNode.getValue(1));
5428     }
5429     break;
5430   }
5431   }
5432
5433   return SDValue();
5434 }
5435
5436 //===----------------------------------------------------------------------===//
5437 // Inline Assembly Support
5438 //===----------------------------------------------------------------------===//
5439
5440 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5441                                                        const APInt &Mask,
5442                                                        APInt &KnownZero,
5443                                                        APInt &KnownOne,
5444                                                        const SelectionDAG &DAG,
5445                                                        unsigned Depth) const {
5446   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5447   switch (Op.getOpcode()) {
5448   default: break;
5449   case PPCISD::LBRX: {
5450     // lhbrx is known to have the top bits cleared out.
5451     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5452       KnownZero = 0xFFFF0000;
5453     break;
5454   }
5455   case ISD::INTRINSIC_WO_CHAIN: {
5456     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5457     default: break;
5458     case Intrinsic::ppc_altivec_vcmpbfp_p:
5459     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5460     case Intrinsic::ppc_altivec_vcmpequb_p:
5461     case Intrinsic::ppc_altivec_vcmpequh_p:
5462     case Intrinsic::ppc_altivec_vcmpequw_p:
5463     case Intrinsic::ppc_altivec_vcmpgefp_p:
5464     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5465     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5466     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5467     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5468     case Intrinsic::ppc_altivec_vcmpgtub_p:
5469     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5470     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5471       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5472       break;
5473     }
5474   }
5475   }
5476 }
5477
5478
5479 /// getConstraintType - Given a constraint, return the type of
5480 /// constraint it is for this target.
5481 PPCTargetLowering::ConstraintType
5482 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5483   if (Constraint.size() == 1) {
5484     switch (Constraint[0]) {
5485     default: break;
5486     case 'b':
5487     case 'r':
5488     case 'f':
5489     case 'v':
5490     case 'y':
5491       return C_RegisterClass;
5492     }
5493   }
5494   return TargetLowering::getConstraintType(Constraint);
5495 }
5496
5497 /// Examine constraint type and operand type and determine a weight value.
5498 /// This object must already have been set up with the operand type
5499 /// and the current alternative constraint selected.
5500 TargetLowering::ConstraintWeight
5501 PPCTargetLowering::getSingleConstraintMatchWeight(
5502     AsmOperandInfo &info, const char *constraint) const {
5503   ConstraintWeight weight = CW_Invalid;
5504   Value *CallOperandVal = info.CallOperandVal;
5505     // If we don't have a value, we can't do a match,
5506     // but allow it at the lowest weight.
5507   if (CallOperandVal == NULL)
5508     return CW_Default;
5509   Type *type = CallOperandVal->getType();
5510   // Look at the constraint type.
5511   switch (*constraint) {
5512   default:
5513     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5514     break;
5515   case 'b':
5516     if (type->isIntegerTy())
5517       weight = CW_Register;
5518     break;
5519   case 'f':
5520     if (type->isFloatTy())
5521       weight = CW_Register;
5522     break;
5523   case 'd':
5524     if (type->isDoubleTy())
5525       weight = CW_Register;
5526     break;
5527   case 'v':
5528     if (type->isVectorTy())
5529       weight = CW_Register;
5530     break;
5531   case 'y':
5532     weight = CW_Register;
5533     break;
5534   }
5535   return weight;
5536 }
5537
5538 std::pair<unsigned, const TargetRegisterClass*>
5539 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5540                                                 EVT VT) const {
5541   if (Constraint.size() == 1) {
5542     // GCC RS6000 Constraint Letters
5543     switch (Constraint[0]) {
5544     case 'b':   // R1-R31
5545     case 'r':   // R0-R31
5546       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5547         return std::make_pair(0U, PPC::G8RCRegisterClass);
5548       return std::make_pair(0U, PPC::GPRCRegisterClass);
5549     case 'f':
5550       if (VT == MVT::f32)
5551         return std::make_pair(0U, PPC::F4RCRegisterClass);
5552       else if (VT == MVT::f64)
5553         return std::make_pair(0U, PPC::F8RCRegisterClass);
5554       break;
5555     case 'v':
5556       return std::make_pair(0U, PPC::VRRCRegisterClass);
5557     case 'y':   // crrc
5558       return std::make_pair(0U, PPC::CRRCRegisterClass);
5559     }
5560   }
5561
5562   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5563 }
5564
5565
5566 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5567 /// vector.  If it is invalid, don't add anything to Ops.
5568 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5569                                                      std::string &Constraint,
5570                                                      std::vector<SDValue>&Ops,
5571                                                      SelectionDAG &DAG) const {
5572   SDValue Result(0,0);
5573
5574   // Only support length 1 constraints.
5575   if (Constraint.length() > 1) return;
5576
5577   char Letter = Constraint[0];
5578   switch (Letter) {
5579   default: break;
5580   case 'I':
5581   case 'J':
5582   case 'K':
5583   case 'L':
5584   case 'M':
5585   case 'N':
5586   case 'O':
5587   case 'P': {
5588     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5589     if (!CST) return; // Must be an immediate to match.
5590     unsigned Value = CST->getZExtValue();
5591     switch (Letter) {
5592     default: llvm_unreachable("Unknown constraint letter!");
5593     case 'I':  // "I" is a signed 16-bit constant.
5594       if ((short)Value == (int)Value)
5595         Result = DAG.getTargetConstant(Value, Op.getValueType());
5596       break;
5597     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5598     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5599       if ((short)Value == 0)
5600         Result = DAG.getTargetConstant(Value, Op.getValueType());
5601       break;
5602     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5603       if ((Value >> 16) == 0)
5604         Result = DAG.getTargetConstant(Value, Op.getValueType());
5605       break;
5606     case 'M':  // "M" is a constant that is greater than 31.
5607       if (Value > 31)
5608         Result = DAG.getTargetConstant(Value, Op.getValueType());
5609       break;
5610     case 'N':  // "N" is a positive constant that is an exact power of two.
5611       if ((int)Value > 0 && isPowerOf2_32(Value))
5612         Result = DAG.getTargetConstant(Value, Op.getValueType());
5613       break;
5614     case 'O':  // "O" is the constant zero.
5615       if (Value == 0)
5616         Result = DAG.getTargetConstant(Value, Op.getValueType());
5617       break;
5618     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5619       if ((short)-Value == (int)-Value)
5620         Result = DAG.getTargetConstant(Value, Op.getValueType());
5621       break;
5622     }
5623     break;
5624   }
5625   }
5626
5627   if (Result.getNode()) {
5628     Ops.push_back(Result);
5629     return;
5630   }
5631
5632   // Handle standard constraint letters.
5633   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5634 }
5635
5636 // isLegalAddressingMode - Return true if the addressing mode represented
5637 // by AM is legal for this target, for a load/store of the specified type.
5638 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5639                                               Type *Ty) const {
5640   // FIXME: PPC does not allow r+i addressing modes for vectors!
5641
5642   // PPC allows a sign-extended 16-bit immediate field.
5643   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5644     return false;
5645
5646   // No global is ever allowed as a base.
5647   if (AM.BaseGV)
5648     return false;
5649
5650   // PPC only support r+r,
5651   switch (AM.Scale) {
5652   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5653     break;
5654   case 1:
5655     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5656       return false;
5657     // Otherwise we have r+r or r+i.
5658     break;
5659   case 2:
5660     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5661       return false;
5662     // Allow 2*r as r+r.
5663     break;
5664   default:
5665     // No other scales are supported.
5666     return false;
5667   }
5668
5669   return true;
5670 }
5671
5672 /// isLegalAddressImmediate - Return true if the integer value can be used
5673 /// as the offset of the target addressing mode for load / store of the
5674 /// given type.
5675 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
5676   // PPC allows a sign-extended 16-bit immediate field.
5677   return (V > -(1 << 16) && V < (1 << 16)-1);
5678 }
5679
5680 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5681   return false;
5682 }
5683
5684 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5685                                            SelectionDAG &DAG) const {
5686   MachineFunction &MF = DAG.getMachineFunction();
5687   MachineFrameInfo *MFI = MF.getFrameInfo();
5688   MFI->setReturnAddressIsTaken(true);
5689
5690   DebugLoc dl = Op.getDebugLoc();
5691   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5692
5693   // Make sure the function does not optimize away the store of the RA to
5694   // the stack.
5695   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5696   FuncInfo->setLRStoreRequired();
5697   bool isPPC64 = PPCSubTarget.isPPC64();
5698   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5699
5700   if (Depth > 0) {
5701     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5702     SDValue Offset =
5703
5704       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
5705                       isPPC64? MVT::i64 : MVT::i32);
5706     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5707                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5708                                    FrameAddr, Offset),
5709                        MachinePointerInfo(), false, false, 0);
5710   }
5711
5712   // Just load the return address off the stack.
5713   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5714   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5715                      RetAddrFI, MachinePointerInfo(), false, false, 0);
5716 }
5717
5718 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5719                                           SelectionDAG &DAG) const {
5720   DebugLoc dl = Op.getDebugLoc();
5721   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5722
5723   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5724   bool isPPC64 = PtrVT == MVT::i64;
5725
5726   MachineFunction &MF = DAG.getMachineFunction();
5727   MachineFrameInfo *MFI = MF.getFrameInfo();
5728   MFI->setFrameAddressIsTaken(true);
5729   bool is31 = (DisableFramePointerElim(MF) || MFI->hasVarSizedObjects()) &&
5730                   MFI->getStackSize() &&
5731                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5732   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5733                                 (is31 ? PPC::R31 : PPC::R1);
5734   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5735                                          PtrVT);
5736   while (Depth--)
5737     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5738                             FrameAddr, MachinePointerInfo(), false, false, 0);
5739   return FrameAddr;
5740 }
5741
5742 bool
5743 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5744   // The PowerPC target isn't yet aware of offsets.
5745   return false;
5746 }
5747
5748 /// getOptimalMemOpType - Returns the target specific optimal type for load
5749 /// and store operations as a result of memset, memcpy, and memmove
5750 /// lowering. If DstAlign is zero that means it's safe to destination
5751 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5752 /// means there isn't a need to check it against alignment requirement,
5753 /// probably because the source does not need to be loaded. If
5754 /// 'NonScalarIntSafe' is true, that means it's safe to return a
5755 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5756 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5757 /// constant so it does not need to be loaded.
5758 /// It returns EVT::Other if the type should be determined using generic
5759 /// target-independent logic.
5760 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5761                                            unsigned DstAlign, unsigned SrcAlign,
5762                                            bool NonScalarIntSafe,
5763                                            bool MemcpyStrSrc,
5764                                            MachineFunction &MF) const {
5765   if (this->PPCSubTarget.isPPC64()) {
5766     return MVT::i64;
5767   } else {
5768     return MVT::i32;
5769   }
5770 }