lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "MCTargetDesc/PPCPredicates.h"
  16 #include "PPCMachineFunctionInfo.h"
  17 #include "PPCPerfectShuffle.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  27 #include "llvm/IR/CallingConv.h"
  28 #include "llvm/IR/Constants.h"
  29 #include "llvm/IR/DerivedTypes.h"
  30 #include "llvm/IR/Function.h"
  31 #include "llvm/IR/Intrinsics.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                        CCValAssign::LocInfo &LocInfo,
  41                                        ISD::ArgFlagsTy &ArgFlags,
  42                                        CCState &State);
  43 static bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                               MVT &LocVT,
  45                                               CCValAssign::LocInfo &LocInfo,
  46                                               ISD::ArgFlagsTy &ArgFlags,
  47                                               CCState &State);
  48 static bool CC_PPC32_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                                 MVT &LocVT,
  50                                                 CCValAssign::LocInfo &LocInfo,
  51                                                 ISD::ArgFlagsTy &ArgFlags,
  52                                                 CCState &State);
  53
  54 static cl::opt<bool> DisablePPCPreinc("disable-ppc-preinc",
  55 cl::desc("disable preincrement load/store generation on PPC"), cl::Hidden);
  56
  57 static cl::opt<bool> DisableILPPref("disable-ppc-ilp-pref",
  58 cl::desc("disable setting the node scheduling preference to ILP on PPC"), cl::Hidden);
  59
  60 static cl::opt<bool> DisablePPCUnaligned("disable-ppc-unaligned",
  61 cl::desc("disable unaligned load/store generation on PPC"), cl::Hidden);
  62
  63 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  64   if (TM.getSubtargetImpl()->isDarwin())
  65     return new TargetLoweringObjectFileMachO();
  66
  67   return new TargetLoweringObjectFileELF();
  68 }
  69
  70 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  71   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  72   const PPCSubtarget *Subtarget = &TM.getSubtarget<PPCSubtarget>();
  73
  74   setPow2DivIsCheap();
  75
  76   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  77   setUseUnderscoreSetJmp(true);
  78   setUseUnderscoreLongJmp(true);
  79
  80   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  81   // arguments are at least 4/8 bytes aligned.
  82   bool isPPC64 = Subtarget->isPPC64();
  83   setMinStackArgumentAlignment(isPPC64 ? 8:4);
  84
  85   // Set up the register classes.
  86   addRegisterClass(MVT::i32, &PPC::GPRCRegClass);
  87   addRegisterClass(MVT::f32, &PPC::F4RCRegClass);
  88   addRegisterClass(MVT::f64, &PPC::F8RCRegClass);
  89
  90   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  91   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  92   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  93
  94   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  95
  96   // PowerPC has pre-inc load and store's.
  97   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  98   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  99   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
 100   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
 101   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
 102   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
 103   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
 104   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 105   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 106   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 107
 108   // This is used in the ppcf128->int sequence.  Note it has different semantics
 109   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 110   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 111
 112   // We do not currently implement these libm ops for PowerPC.
 113   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 114   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 115   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 116   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 117   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 118
 119   // PowerPC has no SREM/UREM instructions
 120   setOperationAction(ISD::SREM, MVT::i32, Expand);
 121   setOperationAction(ISD::UREM, MVT::i32, Expand);
 122   setOperationAction(ISD::SREM, MVT::i64, Expand);
 123   setOperationAction(ISD::UREM, MVT::i64, Expand);
 124
 125   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 126   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 127   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 128   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 129   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 130   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 131   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 132   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 133   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 134
 135   // We don't support sin/cos/sqrt/fmod/pow
 136   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 137   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 138   setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 139   setOperationAction(ISD::FREM , MVT::f64, Expand);
 140   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 141   setOperationAction(ISD::FMA  , MVT::f64, Legal);
 142   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 143   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 144   setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 145   setOperationAction(ISD::FREM , MVT::f32, Expand);
 146   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 147   setOperationAction(ISD::FMA  , MVT::f32, Legal);
 148
 149   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 150
 151   // If we're enabling GP optimizations, use hardware square root
 152   if (!Subtarget->hasFSQRT()) {
 153     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 154     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 155   }
 156
 157   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 158   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 159
 160   // PowerPC does not have BSWAP, CTPOP or CTTZ
 161   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 162   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 163   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 164   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 165   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 166   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 167   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 168   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 169   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 170   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 171
 172   // PowerPC does not have ROTR
 173   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 174   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 175
 176   // PowerPC does not have Select
 177   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 178   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 179   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 180   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 181
 182   // PowerPC wants to turn select_cc of FP into fsel when possible.
 183   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 184   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 185
 186   // PowerPC wants to optimize integer setcc a bit
 187   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 188
 189   // PowerPC does not have BRCOND which requires SetCC
 190   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 191
 192   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 193
 194   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 195   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 196
 197   // PowerPC does not have [U|S]INT_TO_FP
 198   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 199   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 200
 201   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 202   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 203   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 204   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 205
 206   // We cannot sextinreg(i1).  Expand to shifts.
 207   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 208
 209   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 210   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 211   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 212   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 213
 214
 215   // We want to legalize GlobalAddress and ConstantPool nodes into the
 216   // appropriate instructions to materialize the address.
 217   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 218   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 219   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 220   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 221   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 222   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 223   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 224   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 225   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 226   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 227
 228   // TRAP is legal.
 229   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 230
 231   // TRAMPOLINE is custom lowered.
 232   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 233   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 234
 235   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 236   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 237
 238   if (Subtarget->isSVR4ABI()) {
 239     if (isPPC64) {
 240       // VAARG always uses double-word chunks, so promote anything smaller.
 241       setOperationAction(ISD::VAARG, MVT::i1, Promote);
 242       AddPromotedToType (ISD::VAARG, MVT::i1, MVT::i64);
 243       setOperationAction(ISD::VAARG, MVT::i8, Promote);
 244       AddPromotedToType (ISD::VAARG, MVT::i8, MVT::i64);
 245       setOperationAction(ISD::VAARG, MVT::i16, Promote);
 246       AddPromotedToType (ISD::VAARG, MVT::i16, MVT::i64);
 247       setOperationAction(ISD::VAARG, MVT::i32, Promote);
 248       AddPromotedToType (ISD::VAARG, MVT::i32, MVT::i64);
 249       setOperationAction(ISD::VAARG, MVT::Other, Expand);
 250     } else {
 251       // VAARG is custom lowered with the 32-bit SVR4 ABI.
 252       setOperationAction(ISD::VAARG, MVT::Other, Custom);
 253       setOperationAction(ISD::VAARG, MVT::i64, Custom);
 254     }
 255   } else
 256     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 257
 258   // Use the default implementation.
 259   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 260   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 261   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 262   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 263   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 264   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 265
 266   // We want to custom lower some of our intrinsics.
 267   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 268
 269   // Comparisons that require checking two conditions.
 270   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 271   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 272   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 273   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 274   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 275   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 276   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 277   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 278   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 279   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 280   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 281   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 282
 283   if (Subtarget->has64BitSupport()) {
 284     // They also have instructions for converting between i64 and fp.
 285     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 286     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 287     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 288     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 289     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 290     // We cannot do this with Promote because i64 is not a legal type.
 291     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 292
 293     // FIXME: disable this lowered code.  This generates 64-bit register values,
 294     // and we don't model the fact that the top part is clobbered by calls.  We
 295     // need to flag these together so that the value isn't live across a call.
 296     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 297   } else {
 298     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 299     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 300   }
 301
 302   if (Subtarget->use64BitRegs()) {
 303     // 64-bit PowerPC implementations can support i64 types directly
 304     addRegisterClass(MVT::i64, &PPC::G8RCRegClass);
 305     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 306     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 307     // 64-bit PowerPC wants to expand i128 shifts itself.
 308     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 309     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 310     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 311   } else {
 312     // 32-bit PowerPC wants to expand i64 shifts itself.
 313     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 314     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 315     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 316   }
 317
 318   if (Subtarget->hasAltivec()) {
 319     // First set operation action for all vector types to expand. Then we
 320     // will selectively turn on ones that can be effectively codegen'd.
 321     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 322          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 323       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 324
 325       // add/sub are legal for all supported vector VT's.
 326       setOperationAction(ISD::ADD , VT, Legal);
 327       setOperationAction(ISD::SUB , VT, Legal);
 328
 329       // We promote all shuffles to v16i8.
 330       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 331       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 332
 333       // We promote all non-typed operations to v4i32.
 334       setOperationAction(ISD::AND   , VT, Promote);
 335       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 336       setOperationAction(ISD::OR    , VT, Promote);
 337       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 338       setOperationAction(ISD::XOR   , VT, Promote);
 339       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 340       setOperationAction(ISD::LOAD  , VT, Promote);
 341       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 342       setOperationAction(ISD::SELECT, VT, Promote);
 343       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 344       setOperationAction(ISD::STORE, VT, Promote);
 345       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 346
 347       // No other operations are legal.
 348       setOperationAction(ISD::MUL , VT, Expand);
 349       setOperationAction(ISD::SDIV, VT, Expand);
 350       setOperationAction(ISD::SREM, VT, Expand);
 351       setOperationAction(ISD::UDIV, VT, Expand);
 352       setOperationAction(ISD::UREM, VT, Expand);
 353       setOperationAction(ISD::FDIV, VT, Expand);
 354       setOperationAction(ISD::FNEG, VT, Expand);
 355       setOperationAction(ISD::FSQRT, VT, Expand);
 356       setOperationAction(ISD::FLOG, VT, Expand);
 357       setOperationAction(ISD::FLOG10, VT, Expand);
 358       setOperationAction(ISD::FLOG2, VT, Expand);
 359       setOperationAction(ISD::FEXP, VT, Expand);
 360       setOperationAction(ISD::FEXP2, VT, Expand);
 361       setOperationAction(ISD::FSIN, VT, Expand);
 362       setOperationAction(ISD::FCOS, VT, Expand);
 363       setOperationAction(ISD::FABS, VT, Expand);
 364       setOperationAction(ISD::FPOWI, VT, Expand);
 365       setOperationAction(ISD::FFLOOR, VT, Expand);
 366       setOperationAction(ISD::FCEIL,  VT, Expand);
 367       setOperationAction(ISD::FTRUNC, VT, Expand);
 368       setOperationAction(ISD::FRINT,  VT, Expand);
 369       setOperationAction(ISD::FNEARBYINT, VT, Expand);
 370       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 371       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 372       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 373       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 374       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 375       setOperationAction(ISD::UDIVREM, VT, Expand);
 376       setOperationAction(ISD::SDIVREM, VT, Expand);
 377       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 378       setOperationAction(ISD::FPOW, VT, Expand);
 379       setOperationAction(ISD::CTPOP, VT, Expand);
 380       setOperationAction(ISD::CTLZ, VT, Expand);
 381       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 382       setOperationAction(ISD::CTTZ, VT, Expand);
 383       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 384       setOperationAction(ISD::VSELECT, VT, Expand);
 385       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 386
 387       for (unsigned j = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 388            j <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++j) {
 389         MVT::SimpleValueType InnerVT = (MVT::SimpleValueType)j;
 390         setTruncStoreAction(VT, InnerVT, Expand);
 391       }
 392       setLoadExtAction(ISD::SEXTLOAD, VT, Expand);
 393       setLoadExtAction(ISD::ZEXTLOAD, VT, Expand);
 394       setLoadExtAction(ISD::EXTLOAD, VT, Expand);
 395     }
 396
 397     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 398     // with merges, splats, etc.
 399     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 400
 401     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 402     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 403     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 404     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 405     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 406     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 407     setOperationAction(ISD::FP_TO_SINT, MVT::v4i32, Legal);
 408     setOperationAction(ISD::FP_TO_UINT, MVT::v4i32, Legal);
 409     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Legal);
 410     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Legal);
 411     setOperationAction(ISD::FFLOOR, MVT::v4f32, Legal);
 412     setOperationAction(ISD::FCEIL, MVT::v4f32, Legal);
 413     setOperationAction(ISD::FTRUNC, MVT::v4f32, Legal);
 414     setOperationAction(ISD::FNEARBYINT, MVT::v4f32, Legal);
 415
 416     addRegisterClass(MVT::v4f32, &PPC::VRRCRegClass);
 417     addRegisterClass(MVT::v4i32, &PPC::VRRCRegClass);
 418     addRegisterClass(MVT::v8i16, &PPC::VRRCRegClass);
 419     addRegisterClass(MVT::v16i8, &PPC::VRRCRegClass);
 420
 421     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 422     setOperationAction(ISD::FMA, MVT::v4f32, Legal);
 423     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 424     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 425     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 426
 427     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 428     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 429
 430     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 431     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 432     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 433     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 434
 435     // Altivec does not contain unordered floating-point compare instructions
 436     setCondCodeAction(ISD::SETUO, MVT::v4f32, Expand);
 437     setCondCodeAction(ISD::SETUEQ, MVT::v4f32, Expand);
 438     setCondCodeAction(ISD::SETUGT, MVT::v4f32, Expand);
 439     setCondCodeAction(ISD::SETUGE, MVT::v4f32, Expand);
 440     setCondCodeAction(ISD::SETULT, MVT::v4f32, Expand);
 441     setCondCodeAction(ISD::SETULE, MVT::v4f32, Expand);
 442   }
 443
 444   if (Subtarget->has64BitSupport()) {
 445     setOperationAction(ISD::PREFETCH, MVT::Other, Legal);
 446     setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Legal);
 447   }
 448
 449   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 450   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 451   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i64, Expand);
 452   setOperationAction(ISD::ATOMIC_STORE, MVT::i64, Expand);
 453
 454   setBooleanContents(ZeroOrOneBooleanContent);
 455   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 456
 457   if (isPPC64) {
 458     setStackPointerRegisterToSaveRestore(PPC::X1);
 459     setExceptionPointerRegister(PPC::X3);
 460     setExceptionSelectorRegister(PPC::X4);
 461   } else {
 462     setStackPointerRegisterToSaveRestore(PPC::R1);
 463     setExceptionPointerRegister(PPC::R3);
 464     setExceptionSelectorRegister(PPC::R4);
 465   }
 466
 467   // We have target-specific dag combine patterns for the following nodes:
 468   setTargetDAGCombine(ISD::SINT_TO_FP);
 469   setTargetDAGCombine(ISD::STORE);
 470   setTargetDAGCombine(ISD::BR_CC);
 471   setTargetDAGCombine(ISD::BSWAP);
 472
 473   // Darwin long double math library functions have $LDBL128 appended.
 474   if (Subtarget->isDarwin()) {
 475     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 476     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 477     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 478     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 479     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 480     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 481     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 482     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 483     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 484     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 485   }
 486
 487   setMinFunctionAlignment(2);
 488   if (PPCSubTarget.isDarwin())
 489     setPrefFunctionAlignment(4);
 490
 491   if (isPPC64 && Subtarget->isJITCodeModel())
 492     // Temporary workaround for the inability of PPC64 JIT to handle jump
 493     // tables.
 494     setSupportJumpTables(false);
 495
 496   setInsertFencesForAtomic(true);
 497
 498   setSchedulingPreference(Sched::Hybrid);
 499
 500   computeRegisterProperties();
 501
 502   // The Freescale cores does better with aggressive inlining of memcpy and
 503   // friends. Gcc uses same threshold of 128 bytes (= 32 word stores).
 504   if (Subtarget->getDarwinDirective() == PPC::DIR_E500mc ||
 505       Subtarget->getDarwinDirective() == PPC::DIR_E5500) {
 506     MaxStoresPerMemset = 32;
 507     MaxStoresPerMemsetOptSize = 16;
 508     MaxStoresPerMemcpy = 32;
 509     MaxStoresPerMemcpyOptSize = 8;
 510     MaxStoresPerMemmove = 32;
 511     MaxStoresPerMemmoveOptSize = 8;
 512
 513     setPrefFunctionAlignment(4);
 514     BenefitFromCodePlacementOpt = true;
 515   }
 516 }
 517
 518 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 519 /// function arguments in the caller parameter area.
 520 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 521   const TargetMachine &TM = getTargetMachine();
 522   // Darwin passes everything on 4 byte boundary.
 523   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 524     return 4;
 525
 526   // 16byte and wider vectors are passed on 16byte boundary.
 527   if (VectorType *VTy = dyn_cast<VectorType>(Ty))
 528     if (VTy->getBitWidth() >= 128)
 529       return 16;
 530
 531   // The rest is 8 on PPC64 and 4 on PPC32 boundary.
 532    if (PPCSubTarget.isPPC64())
 533      return 8;
 534
 535   return 4;
 536 }
 537
 538 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 539   switch (Opcode) {
 540   default: return 0;
 541   case PPCISD::FSEL:            return "PPCISD::FSEL";
 542   case PPCISD::FCFID:           return "PPCISD::FCFID";
 543   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 544   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 545   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 546   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 547   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 548   case PPCISD::VPERM:           return "PPCISD::VPERM";
 549   case PPCISD::Hi:              return "PPCISD::Hi";
 550   case PPCISD::Lo:              return "PPCISD::Lo";
 551   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 552   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 553   case PPCISD::LOAD:            return "PPCISD::LOAD";
 554   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 555   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 556   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 557   case PPCISD::SRL:             return "PPCISD::SRL";
 558   case PPCISD::SRA:             return "PPCISD::SRA";
 559   case PPCISD::SHL:             return "PPCISD::SHL";
 560   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 561   case PPCISD::STD_32:          return "PPCISD::STD_32";
 562   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 563   case PPCISD::CALL_NOP_SVR4:   return "PPCISD::CALL_NOP_SVR4";
 564   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 565   case PPCISD::NOP:             return "PPCISD::NOP";
 566   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 567   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 568   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 569   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 570   case PPCISD::MFCR:            return "PPCISD::MFCR";
 571   case PPCISD::VCMP:            return "PPCISD::VCMP";
 572   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 573   case PPCISD::LBRX:            return "PPCISD::LBRX";
 574   case PPCISD::STBRX:           return "PPCISD::STBRX";
 575   case PPCISD::LARX:            return "PPCISD::LARX";
 576   case PPCISD::STCX:            return "PPCISD::STCX";
 577   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 578   case PPCISD::MFFS:            return "PPCISD::MFFS";
 579   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 580   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 581   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 582   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 583   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 584   case PPCISD::CR6SET:          return "PPCISD::CR6SET";
 585   case PPCISD::CR6UNSET:        return "PPCISD::CR6UNSET";
 586   case PPCISD::ADDIS_TOC_HA:    return "PPCISD::ADDIS_TOC_HA";
 587   case PPCISD::LD_TOC_L:        return "PPCISD::LD_TOC_L";
 588   case PPCISD::ADDI_TOC_L:      return "PPCISD::ADDI_TOC_L";
 589   case PPCISD::ADDIS_GOT_TPREL_HA: return "PPCISD::ADDIS_GOT_TPREL_HA";
 590   case PPCISD::LD_GOT_TPREL_L:  return "PPCISD::LD_GOT_TPREL_L";
 591   case PPCISD::ADD_TLS:         return "PPCISD::ADD_TLS";
 592   case PPCISD::ADDIS_TLSGD_HA:  return "PPCISD::ADDIS_TLSGD_HA";
 593   case PPCISD::ADDI_TLSGD_L:    return "PPCISD::ADDI_TLSGD_L";
 594   case PPCISD::GET_TLS_ADDR:    return "PPCISD::GET_TLS_ADDR";
 595   case PPCISD::ADDIS_TLSLD_HA:  return "PPCISD::ADDIS_TLSLD_HA";
 596   case PPCISD::ADDI_TLSLD_L:    return "PPCISD::ADDI_TLSLD_L";
 597   case PPCISD::GET_TLSLD_ADDR:  return "PPCISD::GET_TLSLD_ADDR";
 598   case PPCISD::ADDIS_DTPREL_HA: return "PPCISD::ADDIS_DTPREL_HA";
 599   case PPCISD::ADDI_DTPREL_L:   return "PPCISD::ADDI_DTPREL_L";
 600   case PPCISD::VADD_SPLAT:      return "PPCISD::VADD_SPLAT";
 601   }
 602 }
 603
 604 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 605   if (!VT.isVector())
 606     return MVT::i32;
 607   return VT.changeVectorElementTypeToInteger();
 608 }
 609
 610 //===----------------------------------------------------------------------===//
 611 // Node matching predicates, for use by the tblgen matching code.
 612 //===----------------------------------------------------------------------===//
 613
 614 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 615 static bool isFloatingPointZero(SDValue Op) {
 616   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 617     return CFP->getValueAPF().isZero();
 618   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 619     // Maybe this has already been legalized into the constant pool?
 620     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 621       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 622         return CFP->getValueAPF().isZero();
 623   }
 624   return false;
 625 }
 626
 627 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 628 /// true if Op is undef or if it matches the specified value.
 629 static bool isConstantOrUndef(int Op, int Val) {
 630   return Op < 0 || Op == Val;
 631 }
 632
 633 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 634 /// VPKUHUM instruction.
 635 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 636   if (!isUnary) {
 637     for (unsigned i = 0; i != 16; ++i)
 638       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 639         return false;
 640   } else {
 641     for (unsigned i = 0; i != 8; ++i)
 642       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 643           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 644         return false;
 645   }
 646   return true;
 647 }
 648
 649 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 650 /// VPKUWUM instruction.
 651 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 652   if (!isUnary) {
 653     for (unsigned i = 0; i != 16; i += 2)
 654       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 655           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 656         return false;
 657   } else {
 658     for (unsigned i = 0; i != 8; i += 2)
 659       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 660           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 661           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 662           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 663         return false;
 664   }
 665   return true;
 666 }
 667
 668 /// isVMerge - Common function, used to match vmrg* shuffles.
 669 ///
 670 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 671                      unsigned LHSStart, unsigned RHSStart) {
 672   assert(N->getValueType(0) == MVT::v16i8 &&
 673          "PPC only supports shuffles by bytes!");
 674   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 675          "Unsupported merge size!");
 676
 677   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 678     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 679       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 680                              LHSStart+j+i*UnitSize) ||
 681           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 682                              RHSStart+j+i*UnitSize))
 683         return false;
 684     }
 685   return true;
 686 }
 687
 688 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 689 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 690 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 691                              bool isUnary) {
 692   if (!isUnary)
 693     return isVMerge(N, UnitSize, 8, 24);
 694   return isVMerge(N, UnitSize, 8, 8);
 695 }
 696
 697 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 698 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 699 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 700                              bool isUnary) {
 701   if (!isUnary)
 702     return isVMerge(N, UnitSize, 0, 16);
 703   return isVMerge(N, UnitSize, 0, 0);
 704 }
 705
 706
 707 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 708 /// amount, otherwise return -1.
 709 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 710   assert(N->getValueType(0) == MVT::v16i8 &&
 711          "PPC only supports shuffles by bytes!");
 712
 713   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 714
 715   // Find the first non-undef value in the shuffle mask.
 716   unsigned i;
 717   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 718     /*search*/;
 719
 720   if (i == 16) return -1;  // all undef.
 721
 722   // Otherwise, check to see if the rest of the elements are consecutively
 723   // numbered from this value.
 724   unsigned ShiftAmt = SVOp->getMaskElt(i);
 725   if (ShiftAmt < i) return -1;
 726   ShiftAmt -= i;
 727
 728   if (!isUnary) {
 729     // Check the rest of the elements to see if they are consecutive.
 730     for (++i; i != 16; ++i)
 731       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 732         return -1;
 733   } else {
 734     // Check the rest of the elements to see if they are consecutive.
 735     for (++i; i != 16; ++i)
 736       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 737         return -1;
 738   }
 739   return ShiftAmt;
 740 }
 741
 742 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 743 /// specifies a splat of a single element that is suitable for input to
 744 /// VSPLTB/VSPLTH/VSPLTW.
 745 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 746   assert(N->getValueType(0) == MVT::v16i8 &&
 747          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 748
 749   // This is a splat operation if each element of the permute is the same, and
 750   // if the value doesn't reference the second vector.
 751   unsigned ElementBase = N->getMaskElt(0);
 752
 753   // FIXME: Handle UNDEF elements too!
 754   if (ElementBase >= 16)
 755     return false;
 756
 757   // Check that the indices are consecutive, in the case of a multi-byte element
 758   // splatted with a v16i8 mask.
 759   for (unsigned i = 1; i != EltSize; ++i)
 760     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 761       return false;
 762
 763   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 764     if (N->getMaskElt(i) < 0) continue;
 765     for (unsigned j = 0; j != EltSize; ++j)
 766       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 767         return false;
 768   }
 769   return true;
 770 }
 771
 772 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 773 /// are -0.0.
 774 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 775   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 776
 777   APInt APVal, APUndef;
 778   unsigned BitSize;
 779   bool HasAnyUndefs;
 780
 781   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 782     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 783       return CFP->getValueAPF().isNegZero();
 784
 785   return false;
 786 }
 787
 788 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 789 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 790 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 791   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 792   assert(isSplatShuffleMask(SVOp, EltSize));
 793   return SVOp->getMaskElt(0) / EltSize;
 794 }
 795
 796 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 797 /// by using a vspltis[bhw] instruction of the specified element size, return
 798 /// the constant being splatted.  The ByteSize field indicates the number of
 799 /// bytes of each element [124] -> [bhw].
 800 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 801   SDValue OpVal(0, 0);
 802
 803   // If ByteSize of the splat is bigger than the element size of the
 804   // build_vector, then we have a case where we are checking for a splat where
 805   // multiple elements of the buildvector are folded together into a single
 806   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 807   unsigned EltSize = 16/N->getNumOperands();
 808   if (EltSize < ByteSize) {
 809     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 810     SDValue UniquedVals[4];
 811     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 812
 813     // See if all of the elements in the buildvector agree across.
 814     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 815       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 816       // If the element isn't a constant, bail fully out.
 817       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 818
 819
 820       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 821         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 822       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 823         return SDValue();  // no match.
 824     }
 825
 826     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 827     // either constant or undef values that are identical for each chunk.  See
 828     // if these chunks can form into a larger vspltis*.
 829
 830     // Check to see if all of the leading entries are either 0 or -1.  If
 831     // neither, then this won't fit into the immediate field.
 832     bool LeadingZero = true;
 833     bool LeadingOnes = true;
 834     for (unsigned i = 0; i != Multiple-1; ++i) {
 835       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 836
 837       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 838       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 839     }
 840     // Finally, check the least significant entry.
 841     if (LeadingZero) {
 842       if (UniquedVals[Multiple-1].getNode() == 0)
 843         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 844       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 845       if (Val < 16)
 846         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 847     }
 848     if (LeadingOnes) {
 849       if (UniquedVals[Multiple-1].getNode() == 0)
 850         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 851       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 852       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 853         return DAG.getTargetConstant(Val, MVT::i32);
 854     }
 855
 856     return SDValue();
 857   }
 858
 859   // Check to see if this buildvec has a single non-undef value in its elements.
 860   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 861     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 862     if (OpVal.getNode() == 0)
 863       OpVal = N->getOperand(i);
 864     else if (OpVal != N->getOperand(i))
 865       return SDValue();
 866   }
 867
 868   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 869
 870   unsigned ValSizeInBytes = EltSize;
 871   uint64_t Value = 0;
 872   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 873     Value = CN->getZExtValue();
 874   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 875     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 876     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 877   }
 878
 879   // If the splat value is larger than the element value, then we can never do
 880   // this splat.  The only case that we could fit the replicated bits into our
 881   // immediate field for would be zero, and we prefer to use vxor for it.
 882   if (ValSizeInBytes < ByteSize) return SDValue();
 883
 884   // If the element value is larger than the splat value, cut it in half and
 885   // check to see if the two halves are equal.  Continue doing this until we
 886   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 887   while (ValSizeInBytes > ByteSize) {
 888     ValSizeInBytes >>= 1;
 889
 890     // If the top half equals the bottom half, we're still ok.
 891     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 892          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 893       return SDValue();
 894   }
 895
 896   // Properly sign extend the value.
 897   int MaskVal = SignExtend32(Value, ByteSize * 8);
 898
 899   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 900   if (MaskVal == 0) return SDValue();
 901
 902   // Finally, if this value fits in a 5 bit sext field, return it
 903   if (SignExtend32<5>(MaskVal) == MaskVal)
 904     return DAG.getTargetConstant(MaskVal, MVT::i32);
 905   return SDValue();
 906 }
 907
 908 //===----------------------------------------------------------------------===//
 909 //  Addressing Mode Selection
 910 //===----------------------------------------------------------------------===//
 911
 912 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 913 /// or 64-bit immediate, and if the value can be accurately represented as a
 914 /// sign extension from a 16-bit value.  If so, this returns true and the
 915 /// immediate.
 916 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 917   if (N->getOpcode() != ISD::Constant)
 918     return false;
 919
 920   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 921   if (N->getValueType(0) == MVT::i32)
 922     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 923   else
 924     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 925 }
 926 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 927   return isIntS16Immediate(Op.getNode(), Imm);
 928 }
 929
 930
 931 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 932 /// can be represented as an indexed [r+r] operation.  Returns false if it
 933 /// can be more efficiently represented with [r+imm].
 934 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 935                                             SDValue &Index,
 936                                             SelectionDAG &DAG) const {
 937   short imm = 0;
 938   if (N.getOpcode() == ISD::ADD) {
 939     if (isIntS16Immediate(N.getOperand(1), imm))
 940       return false;    // r+i
 941     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 942       return false;    // r+i
 943
 944     Base = N.getOperand(0);
 945     Index = N.getOperand(1);
 946     return true;
 947   } else if (N.getOpcode() == ISD::OR) {
 948     if (isIntS16Immediate(N.getOperand(1), imm))
 949       return false;    // r+i can fold it if we can.
 950
 951     // If this is an or of disjoint bitfields, we can codegen this as an add
 952     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 953     // disjoint.
 954     APInt LHSKnownZero, LHSKnownOne;
 955     APInt RHSKnownZero, RHSKnownOne;
 956     DAG.ComputeMaskedBits(N.getOperand(0),
 957                           LHSKnownZero, LHSKnownOne);
 958
 959     if (LHSKnownZero.getBoolValue()) {
 960       DAG.ComputeMaskedBits(N.getOperand(1),
 961                             RHSKnownZero, RHSKnownOne);
 962       // If all of the bits are known zero on the LHS or RHS, the add won't
 963       // carry.
 964       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 965         Base = N.getOperand(0);
 966         Index = N.getOperand(1);
 967         return true;
 968       }
 969     }
 970   }
 971
 972   return false;
 973 }
 974
 975 /// Returns true if the address N can be represented by a base register plus
 976 /// a signed 16-bit displacement [r+imm], and if it is not better
 977 /// represented as reg+reg.
 978 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 979                                             SDValue &Base,
 980                                             SelectionDAG &DAG) const {
 981   // FIXME dl should come from parent load or store, not from address
 982   DebugLoc dl = N.getDebugLoc();
 983   // If this can be more profitably realized as r+r, fail.
 984   if (SelectAddressRegReg(N, Disp, Base, DAG))
 985     return false;
 986
 987   if (N.getOpcode() == ISD::ADD) {
 988     short imm = 0;
 989     if (isIntS16Immediate(N.getOperand(1), imm)) {
 990       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 991       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 992         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 993       } else {
 994         Base = N.getOperand(0);
 995       }
 996       return true; // [r+i]
 997     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 998       // Match LOAD (ADD (X, Lo(G))).
 999       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1000              && "Cannot handle constant offsets yet!");
1001       Disp = N.getOperand(1).getOperand(0);  // The global address.
1002       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1003              Disp.getOpcode() == ISD::TargetGlobalTLSAddress ||
1004              Disp.getOpcode() == ISD::TargetConstantPool ||
1005              Disp.getOpcode() == ISD::TargetJumpTable);
1006       Base = N.getOperand(0);
1007       return true;  // [&g+r]
1008     }
1009   } else if (N.getOpcode() == ISD::OR) {
1010     short imm = 0;
1011     if (isIntS16Immediate(N.getOperand(1), imm)) {
1012       // If this is an or of disjoint bitfields, we can codegen this as an add
1013       // (for better address arithmetic) if the LHS and RHS of the OR are
1014       // provably disjoint.
1015       APInt LHSKnownZero, LHSKnownOne;
1016       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1017
1018       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1019         // If all of the bits are known zero on the LHS or RHS, the add won't
1020         // carry.
1021         Base = N.getOperand(0);
1022         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
1023         return true;
1024       }
1025     }
1026   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1027     // Loading from a constant address.
1028
1029     // If this address fits entirely in a 16-bit sext immediate field, codegen
1030     // this as "d, 0"
1031     short Imm;
1032     if (isIntS16Immediate(CN, Imm)) {
1033       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
1034       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1035                              CN->getValueType(0));
1036       return true;
1037     }
1038
1039     // Handle 32-bit sext immediates with LIS + addr mode.
1040     if (CN->getValueType(0) == MVT::i32 ||
1041         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1042       int Addr = (int)CN->getZExtValue();
1043
1044       // Otherwise, break this down into an LIS + disp.
1045       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
1046
1047       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
1048       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1049       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
1050       return true;
1051     }
1052   }
1053
1054   Disp = DAG.getTargetConstant(0, getPointerTy());
1055   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1056     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1057   else
1058     Base = N;
1059   return true;      // [r+0]
1060 }
1061
1062 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
1063 /// represented as an indexed [r+r] operation.
1064 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
1065                                                 SDValue &Index,
1066                                                 SelectionDAG &DAG) const {
1067   // Check to see if we can easily represent this as an [r+r] address.  This
1068   // will fail if it thinks that the address is more profitably represented as
1069   // reg+imm, e.g. where imm = 0.
1070   if (SelectAddressRegReg(N, Base, Index, DAG))
1071     return true;
1072
1073   // If the operand is an addition, always emit this as [r+r], since this is
1074   // better (for code size, and execution, as the memop does the add for free)
1075   // than emitting an explicit add.
1076   if (N.getOpcode() == ISD::ADD) {
1077     Base = N.getOperand(0);
1078     Index = N.getOperand(1);
1079     return true;
1080   }
1081
1082   // Otherwise, do it the hard way, using R0 as the base register.
1083   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1084                          N.getValueType());
1085   Index = N;
1086   return true;
1087 }
1088
1089 /// SelectAddressRegImmShift - Returns true if the address N can be
1090 /// represented by a base register plus a signed 14-bit displacement
1091 /// [r+imm*4].  Suitable for use by STD and friends.
1092 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
1093                                                  SDValue &Base,
1094                                                  SelectionDAG &DAG) const {
1095   // FIXME dl should come from the parent load or store, not the address
1096   DebugLoc dl = N.getDebugLoc();
1097   // If this can be more profitably realized as r+r, fail.
1098   if (SelectAddressRegReg(N, Disp, Base, DAG))
1099     return false;
1100
1101   if (N.getOpcode() == ISD::ADD) {
1102     short imm = 0;
1103     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1104       Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1105       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
1106         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1107       } else {
1108         Base = N.getOperand(0);
1109       }
1110       return true; // [r+i]
1111     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
1112       // Match LOAD (ADD (X, Lo(G))).
1113       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1114              && "Cannot handle constant offsets yet!");
1115       Disp = N.getOperand(1).getOperand(0);  // The global address.
1116       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1117              Disp.getOpcode() == ISD::TargetConstantPool ||
1118              Disp.getOpcode() == ISD::TargetJumpTable);
1119       Base = N.getOperand(0);
1120       return true;  // [&g+r]
1121     }
1122   } else if (N.getOpcode() == ISD::OR) {
1123     short imm = 0;
1124     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1125       // If this is an or of disjoint bitfields, we can codegen this as an add
1126       // (for better address arithmetic) if the LHS and RHS of the OR are
1127       // provably disjoint.
1128       APInt LHSKnownZero, LHSKnownOne;
1129       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1130       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1131         // If all of the bits are known zero on the LHS or RHS, the add won't
1132         // carry.
1133         Base = N.getOperand(0);
1134         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1135         return true;
1136       }
1137     }
1138   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1139     // Loading from a constant address.  Verify low two bits are clear.
1140     if ((CN->getZExtValue() & 3) == 0) {
1141       // If this address fits entirely in a 14-bit sext immediate field, codegen
1142       // this as "d, 0"
1143       short Imm;
1144       if (isIntS16Immediate(CN, Imm)) {
1145         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1146         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1147                                CN->getValueType(0));
1148         return true;
1149       }
1150
1151       // Fold the low-part of 32-bit absolute addresses into addr mode.
1152       if (CN->getValueType(0) == MVT::i32 ||
1153           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1154         int Addr = (int)CN->getZExtValue();
1155
1156         // Otherwise, break this down into an LIS + disp.
1157         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1158         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1159         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1160         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1161         return true;
1162       }
1163     }
1164   }
1165
1166   Disp = DAG.getTargetConstant(0, getPointerTy());
1167   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1168     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1169   else
1170     Base = N;
1171   return true;      // [r+0]
1172 }
1173
1174
1175 /// getPreIndexedAddressParts - returns true by value, base pointer and
1176 /// offset pointer and addressing mode by reference if the node's address
1177 /// can be legally represented as pre-indexed load / store address.
1178 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1179                                                   SDValue &Offset,
1180                                                   ISD::MemIndexedMode &AM,
1181                                                   SelectionDAG &DAG) const {
1182   if (DisablePPCPreinc) return false;
1183
1184   SDValue Ptr;
1185   EVT VT;
1186   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1187     Ptr = LD->getBasePtr();
1188     VT = LD->getMemoryVT();
1189
1190   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1191     Ptr = ST->getBasePtr();
1192     VT  = ST->getMemoryVT();
1193   } else
1194     return false;
1195
1196   // PowerPC doesn't have preinc load/store instructions for vectors.
1197   if (VT.isVector())
1198     return false;
1199
1200   if (SelectAddressRegReg(Ptr, Offset, Base, DAG)) {
1201     AM = ISD::PRE_INC;
1202     return true;
1203   }
1204
1205   // LDU/STU use reg+imm*4, others use reg+imm.
1206   if (VT != MVT::i64) {
1207     // reg + imm
1208     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1209       return false;
1210   } else {
1211     // reg + imm * 4.
1212     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1213       return false;
1214   }
1215
1216   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1217     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1218     // sext i32 to i64 when addr mode is r+i.
1219     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1220         LD->getExtensionType() == ISD::SEXTLOAD &&
1221         isa<ConstantSDNode>(Offset))
1222       return false;
1223   }
1224
1225   AM = ISD::PRE_INC;
1226   return true;
1227 }
1228
1229 //===----------------------------------------------------------------------===//
1230 //  LowerOperation implementation
1231 //===----------------------------------------------------------------------===//
1232
1233 /// GetLabelAccessInfo - Return true if we should reference labels using a
1234 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1235 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1236                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1237   HiOpFlags = PPCII::MO_HA16;
1238   LoOpFlags = PPCII::MO_LO16;
1239
1240   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1241   // non-darwin platform.  We don't support PIC on other platforms yet.
1242   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1243                TM.getSubtarget<PPCSubtarget>().isDarwin();
1244   if (isPIC) {
1245     HiOpFlags |= PPCII::MO_PIC_FLAG;
1246     LoOpFlags |= PPCII::MO_PIC_FLAG;
1247   }
1248
1249   // If this is a reference to a global value that requires a non-lazy-ptr, make
1250   // sure that instruction lowering adds it.
1251   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1252     HiOpFlags |= PPCII::MO_NLP_FLAG;
1253     LoOpFlags |= PPCII::MO_NLP_FLAG;
1254
1255     if (GV->hasHiddenVisibility()) {
1256       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1257       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1258     }
1259   }
1260
1261   return isPIC;
1262 }
1263
1264 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1265                              SelectionDAG &DAG) {
1266   EVT PtrVT = HiPart.getValueType();
1267   SDValue Zero = DAG.getConstant(0, PtrVT);
1268   DebugLoc DL = HiPart.getDebugLoc();
1269
1270   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1271   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1272
1273   // With PIC, the first instruction is actually "GR+hi(&G)".
1274   if (isPIC)
1275     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1276                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1277
1278   // Generate non-pic code that has direct accesses to the constant pool.
1279   // The address of the global is just (hi(&g)+lo(&g)).
1280   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1281 }
1282
1283 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1284                                              SelectionDAG &DAG) const {
1285   EVT PtrVT = Op.getValueType();
1286   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1287   const Constant *C = CP->getConstVal();
1288
1289   // 64-bit SVR4 ABI code is always position-independent.
1290   // The actual address of the GlobalValue is stored in the TOC.
1291   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1292     SDValue GA = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0);
1293     return DAG.getNode(PPCISD::TOC_ENTRY, CP->getDebugLoc(), MVT::i64, GA,
1294                        DAG.getRegister(PPC::X2, MVT::i64));
1295   }
1296
1297   unsigned MOHiFlag, MOLoFlag;
1298   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1299   SDValue CPIHi =
1300     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1301   SDValue CPILo =
1302     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1303   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1304 }
1305
1306 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1307   EVT PtrVT = Op.getValueType();
1308   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1309
1310   // 64-bit SVR4 ABI code is always position-independent.
1311   // The actual address of the GlobalValue is stored in the TOC.
1312   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1313     SDValue GA = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1314     return DAG.getNode(PPCISD::TOC_ENTRY, JT->getDebugLoc(), MVT::i64, GA,
1315                        DAG.getRegister(PPC::X2, MVT::i64));
1316   }
1317
1318   unsigned MOHiFlag, MOLoFlag;
1319   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1320   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1321   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1322   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1323 }
1324
1325 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1326                                              SelectionDAG &DAG) const {
1327   EVT PtrVT = Op.getValueType();
1328
1329   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1330
1331   unsigned MOHiFlag, MOLoFlag;
1332   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1333   SDValue TgtBAHi = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOHiFlag);
1334   SDValue TgtBALo = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOLoFlag);
1335   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1336 }
1337
1338 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1339                                               SelectionDAG &DAG) const {
1340
1341   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1342   DebugLoc dl = GA->getDebugLoc();
1343   const GlobalValue *GV = GA->getGlobal();
1344   EVT PtrVT = getPointerTy();
1345   bool is64bit = PPCSubTarget.isPPC64();
1346
1347   TLSModel::Model Model = getTargetMachine().getTLSModel(GV);
1348
1349   if (Model == TLSModel::LocalExec) {
1350     SDValue TGAHi = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1351                                                PPCII::MO_TPREL16_HA);
1352     SDValue TGALo = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1353                                                PPCII::MO_TPREL16_LO);
1354     SDValue TLSReg = DAG.getRegister(is64bit ? PPC::X13 : PPC::R2,
1355                                      is64bit ? MVT::i64 : MVT::i32);
1356     SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, TGAHi, TLSReg);
1357     return DAG.getNode(PPCISD::Lo, dl, PtrVT, TGALo, Hi);
1358   }
1359
1360   if (!is64bit)
1361     llvm_unreachable("only local-exec is currently supported for ppc32");
1362
1363   if (Model == TLSModel::InitialExec) {
1364     SDValue TGA = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, 0);
1365     SDValue GOTReg = DAG.getRegister(PPC::X2, MVT::i64);
1366     SDValue TPOffsetHi = DAG.getNode(PPCISD::ADDIS_GOT_TPREL_HA, dl,
1367                                      PtrVT, GOTReg, TGA);
1368     SDValue TPOffset = DAG.getNode(PPCISD::LD_GOT_TPREL_L, dl,
1369                                    PtrVT, TGA, TPOffsetHi);
1370     return DAG.getNode(PPCISD::ADD_TLS, dl, PtrVT, TPOffset, TGA);
1371   }
1372
1373   if (Model == TLSModel::GeneralDynamic) {
1374     SDValue TGA = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, 0);
1375     SDValue GOTReg = DAG.getRegister(PPC::X2, MVT::i64);
1376     SDValue GOTEntryHi = DAG.getNode(PPCISD::ADDIS_TLSGD_HA, dl, PtrVT,
1377                                      GOTReg, TGA);
1378     SDValue GOTEntry = DAG.getNode(PPCISD::ADDI_TLSGD_L, dl, PtrVT,
1379                                    GOTEntryHi, TGA);
1380
1381     // We need a chain node, and don't have one handy.  The underlying
1382     // call has no side effects, so using the function entry node
1383     // suffices.
1384     SDValue Chain = DAG.getEntryNode();
1385     Chain = DAG.getCopyToReg(Chain, dl, PPC::X3, GOTEntry);
1386     SDValue ParmReg = DAG.getRegister(PPC::X3, MVT::i64);
1387     SDValue TLSAddr = DAG.getNode(PPCISD::GET_TLS_ADDR, dl,
1388                                   PtrVT, ParmReg, TGA);
1389     // The return value from GET_TLS_ADDR really is in X3 already, but
1390     // some hacks are needed here to tie everything together.  The extra
1391     // copies dissolve during subsequent transforms.
1392     Chain = DAG.getCopyToReg(Chain, dl, PPC::X3, TLSAddr);
1393     return DAG.getCopyFromReg(Chain, dl, PPC::X3, PtrVT);
1394   }
1395
1396   if (Model == TLSModel::LocalDynamic) {
1397     SDValue TGA = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, 0);
1398     SDValue GOTReg = DAG.getRegister(PPC::X2, MVT::i64);
1399     SDValue GOTEntryHi = DAG.getNode(PPCISD::ADDIS_TLSLD_HA, dl, PtrVT,
1400                                      GOTReg, TGA);
1401     SDValue GOTEntry = DAG.getNode(PPCISD::ADDI_TLSLD_L, dl, PtrVT,
1402                                    GOTEntryHi, TGA);
1403
1404     // We need a chain node, and don't have one handy.  The underlying
1405     // call has no side effects, so using the function entry node
1406     // suffices.
1407     SDValue Chain = DAG.getEntryNode();
1408     Chain = DAG.getCopyToReg(Chain, dl, PPC::X3, GOTEntry);
1409     SDValue ParmReg = DAG.getRegister(PPC::X3, MVT::i64);
1410     SDValue TLSAddr = DAG.getNode(PPCISD::GET_TLSLD_ADDR, dl,
1411                                   PtrVT, ParmReg, TGA);
1412     // The return value from GET_TLSLD_ADDR really is in X3 already, but
1413     // some hacks are needed here to tie everything together.  The extra
1414     // copies dissolve during subsequent transforms.
1415     Chain = DAG.getCopyToReg(Chain, dl, PPC::X3, TLSAddr);
1416     SDValue DtvOffsetHi = DAG.getNode(PPCISD::ADDIS_DTPREL_HA, dl, PtrVT,
1417                                       Chain, ParmReg, TGA);
1418     return DAG.getNode(PPCISD::ADDI_DTPREL_L, dl, PtrVT, DtvOffsetHi, TGA);
1419   }
1420
1421   llvm_unreachable("Unknown TLS model!");
1422 }
1423
1424 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1425                                               SelectionDAG &DAG) const {
1426   EVT PtrVT = Op.getValueType();
1427   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1428   DebugLoc DL = GSDN->getDebugLoc();
1429   const GlobalValue *GV = GSDN->getGlobal();
1430
1431   // 64-bit SVR4 ABI code is always position-independent.
1432   // The actual address of the GlobalValue is stored in the TOC.
1433   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1434     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1435     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1436                        DAG.getRegister(PPC::X2, MVT::i64));
1437   }
1438
1439   unsigned MOHiFlag, MOLoFlag;
1440   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1441
1442   SDValue GAHi =
1443     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1444   SDValue GALo =
1445     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1446
1447   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1448
1449   // If the global reference is actually to a non-lazy-pointer, we have to do an
1450   // extra load to get the address of the global.
1451   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1452     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1453                       false, false, false, 0);
1454   return Ptr;
1455 }
1456
1457 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1458   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1459   DebugLoc dl = Op.getDebugLoc();
1460
1461   // If we're comparing for equality to zero, expose the fact that this is
1462   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1463   // fold the new nodes.
1464   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1465     if (C->isNullValue() && CC == ISD::SETEQ) {
1466       EVT VT = Op.getOperand(0).getValueType();
1467       SDValue Zext = Op.getOperand(0);
1468       if (VT.bitsLT(MVT::i32)) {
1469         VT = MVT::i32;
1470         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1471       }
1472       unsigned Log2b = Log2_32(VT.getSizeInBits());
1473       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1474       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1475                                 DAG.getConstant(Log2b, MVT::i32));
1476       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1477     }
1478     // Leave comparisons against 0 and -1 alone for now, since they're usually
1479     // optimized.  FIXME: revisit this when we can custom lower all setcc
1480     // optimizations.
1481     if (C->isAllOnesValue() || C->isNullValue())
1482       return SDValue();
1483   }
1484
1485   // If we have an integer seteq/setne, turn it into a compare against zero
1486   // by xor'ing the rhs with the lhs, which is faster than setting a
1487   // condition register, reading it back out, and masking the correct bit.  The
1488   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1489   // the result to other bit-twiddling opportunities.
1490   EVT LHSVT = Op.getOperand(0).getValueType();
1491   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1492     EVT VT = Op.getValueType();
1493     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1494                                 Op.getOperand(1));
1495     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1496   }
1497   return SDValue();
1498 }
1499
1500 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1501                                       const PPCSubtarget &Subtarget) const {
1502   SDNode *Node = Op.getNode();
1503   EVT VT = Node->getValueType(0);
1504   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1505   SDValue InChain = Node->getOperand(0);
1506   SDValue VAListPtr = Node->getOperand(1);
1507   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1508   DebugLoc dl = Node->getDebugLoc();
1509
1510   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1511
1512   // gpr_index
1513   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1514                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1515                                     false, false, 0);
1516   InChain = GprIndex.getValue(1);
1517
1518   if (VT == MVT::i64) {
1519     // Check if GprIndex is even
1520     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1521                                  DAG.getConstant(1, MVT::i32));
1522     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1523                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1524     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1525                                           DAG.getConstant(1, MVT::i32));
1526     // Align GprIndex to be even if it isn't
1527     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1528                            GprIndex);
1529   }
1530
1531   // fpr index is 1 byte after gpr
1532   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1533                                DAG.getConstant(1, MVT::i32));
1534
1535   // fpr
1536   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1537                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1538                                     false, false, 0);
1539   InChain = FprIndex.getValue(1);
1540
1541   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1542                                        DAG.getConstant(8, MVT::i32));
1543
1544   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1545                                         DAG.getConstant(4, MVT::i32));
1546
1547   // areas
1548   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1549                                      MachinePointerInfo(), false, false,
1550                                      false, 0);
1551   InChain = OverflowArea.getValue(1);
1552
1553   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1554                                     MachinePointerInfo(), false, false,
1555                                     false, 0);
1556   InChain = RegSaveArea.getValue(1);
1557
1558   // select overflow_area if index > 8
1559   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1560                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1561
1562   // adjustment constant gpr_index * 4/8
1563   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1564                                     VT.isInteger() ? GprIndex : FprIndex,
1565                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1566                                                     MVT::i32));
1567
1568   // OurReg = RegSaveArea + RegConstant
1569   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1570                                RegConstant);
1571
1572   // Floating types are 32 bytes into RegSaveArea
1573   if (VT.isFloatingPoint())
1574     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1575                          DAG.getConstant(32, MVT::i32));
1576
1577   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1578   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1579                                    VT.isInteger() ? GprIndex : FprIndex,
1580                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1581                                                    MVT::i32));
1582
1583   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1584                               VT.isInteger() ? VAListPtr : FprPtr,
1585                               MachinePointerInfo(SV),
1586                               MVT::i8, false, false, 0);
1587
1588   // determine if we should load from reg_save_area or overflow_area
1589   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1590
1591   // increase overflow_area by 4/8 if gpr/fpr > 8
1592   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1593                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1594                                           MVT::i32));
1595
1596   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1597                              OverflowAreaPlusN);
1598
1599   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1600                               OverflowAreaPtr,
1601                               MachinePointerInfo(),
1602                               MVT::i32, false, false, 0);
1603
1604   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1605                      false, false, false, 0);
1606 }
1607
1608 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1609                                                   SelectionDAG &DAG) const {
1610   return Op.getOperand(0);
1611 }
1612
1613 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1614                                                 SelectionDAG &DAG) const {
1615   SDValue Chain = Op.getOperand(0);
1616   SDValue Trmp = Op.getOperand(1); // trampoline
1617   SDValue FPtr = Op.getOperand(2); // nested function
1618   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1619   DebugLoc dl = Op.getDebugLoc();
1620
1621   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1622   bool isPPC64 = (PtrVT == MVT::i64);
1623   Type *IntPtrTy =
1624     DAG.getTargetLoweringInfo().getDataLayout()->getIntPtrType(
1625                                                              *DAG.getContext());
1626
1627   TargetLowering::ArgListTy Args;
1628   TargetLowering::ArgListEntry Entry;
1629
1630   Entry.Ty = IntPtrTy;
1631   Entry.Node = Trmp; Args.push_back(Entry);
1632
1633   // TrampSize == (isPPC64 ? 48 : 40);
1634   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1635                                isPPC64 ? MVT::i64 : MVT::i32);
1636   Args.push_back(Entry);
1637
1638   Entry.Node = FPtr; Args.push_back(Entry);
1639   Entry.Node = Nest; Args.push_back(Entry);
1640
1641   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1642   TargetLowering::CallLoweringInfo CLI(Chain,
1643                                        Type::getVoidTy(*DAG.getContext()),
1644                                        false, false, false, false, 0,
1645                                        CallingConv::C,
1646                 /*isTailCall=*/false,
1647                                        /*doesNotRet=*/false,
1648                                        /*isReturnValueUsed=*/true,
1649                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1650                 Args, DAG, dl);
1651   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1652
1653   return CallResult.second;
1654 }
1655
1656 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1657                                         const PPCSubtarget &Subtarget) const {
1658   MachineFunction &MF = DAG.getMachineFunction();
1659   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1660
1661   DebugLoc dl = Op.getDebugLoc();
1662
1663   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1664     // vastart just stores the address of the VarArgsFrameIndex slot into the
1665     // memory location argument.
1666     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1667     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1668     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1669     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1670                         MachinePointerInfo(SV),
1671                         false, false, 0);
1672   }
1673
1674   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1675   // We suppose the given va_list is already allocated.
1676   //
1677   // typedef struct {
1678   //  char gpr;     /* index into the array of 8 GPRs
1679   //                 * stored in the register save area
1680   //                 * gpr=0 corresponds to r3,
1681   //                 * gpr=1 to r4, etc.
1682   //                 */
1683   //  char fpr;     /* index into the array of 8 FPRs
1684   //                 * stored in the register save area
1685   //                 * fpr=0 corresponds to f1,
1686   //                 * fpr=1 to f2, etc.
1687   //                 */
1688   //  char *overflow_arg_area;
1689   //                /* location on stack that holds
1690   //                 * the next overflow argument
1691   //                 */
1692   //  char *reg_save_area;
1693   //               /* where r3:r10 and f1:f8 (if saved)
1694   //                * are stored
1695   //                */
1696   // } va_list[1];
1697
1698
1699   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1700   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1701
1702
1703   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1704
1705   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1706                                             PtrVT);
1707   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1708                                  PtrVT);
1709
1710   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1711   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1712
1713   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1714   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1715
1716   uint64_t FPROffset = 1;
1717   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1718
1719   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1720
1721   // Store first byte : number of int regs
1722   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1723                                          Op.getOperand(1),
1724                                          MachinePointerInfo(SV),
1725                                          MVT::i8, false, false, 0);
1726   uint64_t nextOffset = FPROffset;
1727   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1728                                   ConstFPROffset);
1729
1730   // Store second byte : number of float regs
1731   SDValue secondStore =
1732     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1733                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1734                       false, false, 0);
1735   nextOffset += StackOffset;
1736   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1737
1738   // Store second word : arguments given on stack
1739   SDValue thirdStore =
1740     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1741                  MachinePointerInfo(SV, nextOffset),
1742                  false, false, 0);
1743   nextOffset += FrameOffset;
1744   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1745
1746   // Store third word : arguments given in registers
1747   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1748                       MachinePointerInfo(SV, nextOffset),
1749                       false, false, 0);
1750
1751 }
1752
1753 #include "PPCGenCallingConv.inc"
1754
1755 static bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1756                                        CCValAssign::LocInfo &LocInfo,
1757                                        ISD::ArgFlagsTy &ArgFlags,
1758                                        CCState &State) {
1759   return true;
1760 }
1761
1762 static bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1763                                               MVT &LocVT,
1764                                               CCValAssign::LocInfo &LocInfo,
1765                                               ISD::ArgFlagsTy &ArgFlags,
1766                                               CCState &State) {
1767   static const uint16_t ArgRegs[] = {
1768     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1769     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1770   };
1771   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1772
1773   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1774
1775   // Skip one register if the first unallocated register has an even register
1776   // number and there are still argument registers available which have not been
1777   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1778   // need to skip a register if RegNum is odd.
1779   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1780     State.AllocateReg(ArgRegs[RegNum]);
1781   }
1782
1783   // Always return false here, as this function only makes sure that the first
1784   // unallocated register has an odd register number and does not actually
1785   // allocate a register for the current argument.
1786   return false;
1787 }
1788
1789 static bool CC_PPC32_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1790                                                 MVT &LocVT,
1791                                                 CCValAssign::LocInfo &LocInfo,
1792                                                 ISD::ArgFlagsTy &ArgFlags,
1793                                                 CCState &State) {
1794   static const uint16_t ArgRegs[] = {
1795     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1796     PPC::F8
1797   };
1798
1799   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1800
1801   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1802
1803   // If there is only one Floating-point register left we need to put both f64
1804   // values of a split ppc_fp128 value on the stack.
1805   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1806     State.AllocateReg(ArgRegs[RegNum]);
1807   }
1808
1809   // Always return false here, as this function only makes sure that the two f64
1810   // values a ppc_fp128 value is split into are both passed in registers or both
1811   // passed on the stack and does not actually allocate a register for the
1812   // current argument.
1813   return false;
1814 }
1815
1816 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1817 /// on Darwin.
1818 static const uint16_t *GetFPR() {
1819   static const uint16_t FPR[] = {
1820     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1821     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1822   };
1823
1824   return FPR;
1825 }
1826
1827 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1828 /// the stack.
1829 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1830                                        unsigned PtrByteSize) {
1831   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1832   if (Flags.isByVal())
1833     ArgSize = Flags.getByValSize();
1834   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1835
1836   return ArgSize;
1837 }
1838
1839 SDValue
1840 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1841                                         CallingConv::ID CallConv, bool isVarArg,
1842                                         const SmallVectorImpl<ISD::InputArg>
1843                                           &Ins,
1844                                         DebugLoc dl, SelectionDAG &DAG,
1845                                         SmallVectorImpl<SDValue> &InVals)
1846                                           const {
1847   if (PPCSubTarget.isSVR4ABI()) {
1848     if (PPCSubTarget.isPPC64())
1849       return LowerFormalArguments_64SVR4(Chain, CallConv, isVarArg, Ins,
1850                                          dl, DAG, InVals);
1851     else
1852       return LowerFormalArguments_32SVR4(Chain, CallConv, isVarArg, Ins,
1853                                          dl, DAG, InVals);
1854   } else {
1855     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1856                                        dl, DAG, InVals);
1857   }
1858 }
1859
1860 SDValue
1861 PPCTargetLowering::LowerFormalArguments_32SVR4(
1862                                       SDValue Chain,
1863                                       CallingConv::ID CallConv, bool isVarArg,
1864                                       const SmallVectorImpl<ISD::InputArg>
1865                                         &Ins,
1866                                       DebugLoc dl, SelectionDAG &DAG,
1867                                       SmallVectorImpl<SDValue> &InVals) const {
1868
1869   // 32-bit SVR4 ABI Stack Frame Layout:
1870   //              +-----------------------------------+
1871   //        +-->  |            Back chain             |
1872   //        |     +-----------------------------------+
1873   //        |     | Floating-point register save area |
1874   //        |     +-----------------------------------+
1875   //        |     |    General register save area     |
1876   //        |     +-----------------------------------+
1877   //        |     |          CR save word             |
1878   //        |     +-----------------------------------+
1879   //        |     |         VRSAVE save word          |
1880   //        |     +-----------------------------------+
1881   //        |     |         Alignment padding         |
1882   //        |     +-----------------------------------+
1883   //        |     |     Vector register save area     |
1884   //        |     +-----------------------------------+
1885   //        |     |       Local variable space        |
1886   //        |     +-----------------------------------+
1887   //        |     |        Parameter list area        |
1888   //        |     +-----------------------------------+
1889   //        |     |           LR save word            |
1890   //        |     +-----------------------------------+
1891   // SP-->  +---  |            Back chain             |
1892   //              +-----------------------------------+
1893   //
1894   // Specifications:
1895   //   System V Application Binary Interface PowerPC Processor Supplement
1896   //   AltiVec Technology Programming Interface Manual
1897
1898   MachineFunction &MF = DAG.getMachineFunction();
1899   MachineFrameInfo *MFI = MF.getFrameInfo();
1900   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1901
1902   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1903   // Potential tail calls could cause overwriting of argument stack slots.
1904   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1905                        (CallConv == CallingConv::Fast));
1906   unsigned PtrByteSize = 4;
1907
1908   // Assign locations to all of the incoming arguments.
1909   SmallVector<CCValAssign, 16> ArgLocs;
1910   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1911                  getTargetMachine(), ArgLocs, *DAG.getContext());
1912
1913   // Reserve space for the linkage area on the stack.
1914   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1915
1916   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC32_SVR4);
1917
1918   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1919     CCValAssign &VA = ArgLocs[i];
1920
1921     // Arguments stored in registers.
1922     if (VA.isRegLoc()) {
1923       const TargetRegisterClass *RC;
1924       EVT ValVT = VA.getValVT();
1925
1926       switch (ValVT.getSimpleVT().SimpleTy) {
1927         default:
1928           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1929         case MVT::i32:
1930           RC = &PPC::GPRCRegClass;
1931           break;
1932         case MVT::f32:
1933           RC = &PPC::F4RCRegClass;
1934           break;
1935         case MVT::f64:
1936           RC = &PPC::F8RCRegClass;
1937           break;
1938         case MVT::v16i8:
1939         case MVT::v8i16:
1940         case MVT::v4i32:
1941         case MVT::v4f32:
1942           RC = &PPC::VRRCRegClass;
1943           break;
1944       }
1945
1946       // Transform the arguments stored in physical registers into virtual ones.
1947       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1948       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1949
1950       InVals.push_back(ArgValue);
1951     } else {
1952       // Argument stored in memory.
1953       assert(VA.isMemLoc());
1954
1955       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1956       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1957                                       isImmutable);
1958
1959       // Create load nodes to retrieve arguments from the stack.
1960       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1961       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1962                                    MachinePointerInfo(),
1963                                    false, false, false, 0));
1964     }
1965   }
1966
1967   // Assign locations to all of the incoming aggregate by value arguments.
1968   // Aggregates passed by value are stored in the local variable space of the
1969   // caller's stack frame, right above the parameter list area.
1970   SmallVector<CCValAssign, 16> ByValArgLocs;
1971   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1972                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1973
1974   // Reserve stack space for the allocations in CCInfo.
1975   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1976
1977   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC32_SVR4_ByVal);
1978
1979   // Area that is at least reserved in the caller of this function.
1980   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1981
1982   // Set the size that is at least reserved in caller of this function.  Tail
1983   // call optimized function's reserved stack space needs to be aligned so that
1984   // taking the difference between two stack areas will result in an aligned
1985   // stack.
1986   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1987
1988   MinReservedArea =
1989     std::max(MinReservedArea,
1990              PPCFrameLowering::getMinCallFrameSize(false, false));
1991
1992   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1993     getStackAlignment();
1994   unsigned AlignMask = TargetAlign-1;
1995   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1996
1997   FI->setMinReservedArea(MinReservedArea);
1998
1999   SmallVector<SDValue, 8> MemOps;
2000
2001   // If the function takes variable number of arguments, make a frame index for
2002   // the start of the first vararg value... for expansion of llvm.va_start.
2003   if (isVarArg) {
2004     static const uint16_t GPArgRegs[] = {
2005       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2006       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2007     };
2008     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
2009
2010     static const uint16_t FPArgRegs[] = {
2011       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
2012       PPC::F8
2013     };
2014     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
2015
2016     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
2017                                                           NumGPArgRegs));
2018     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
2019                                                           NumFPArgRegs));
2020
2021     // Make room for NumGPArgRegs and NumFPArgRegs.
2022     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
2023                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
2024
2025     FuncInfo->setVarArgsStackOffset(
2026       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2027                              CCInfo.getNextStackOffset(), true));
2028
2029     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
2030     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2031
2032     // The fixed integer arguments of a variadic function are stored to the
2033     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
2034     // the result of va_next.
2035     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
2036       // Get an existing live-in vreg, or add a new one.
2037       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
2038       if (!VReg)
2039         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
2040
2041       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2042       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2043                                    MachinePointerInfo(), false, false, 0);
2044       MemOps.push_back(Store);
2045       // Increment the address by four for the next argument to store
2046       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2047       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2048     }
2049
2050     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
2051     // is set.
2052     // The double arguments are stored to the VarArgsFrameIndex
2053     // on the stack.
2054     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
2055       // Get an existing live-in vreg, or add a new one.
2056       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
2057       if (!VReg)
2058         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
2059
2060       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
2061       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2062                                    MachinePointerInfo(), false, false, 0);
2063       MemOps.push_back(Store);
2064       // Increment the address by eight for the next argument to store
2065       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
2066                                          PtrVT);
2067       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2068     }
2069   }
2070
2071   if (!MemOps.empty())
2072     Chain = DAG.getNode(ISD::TokenFactor, dl,
2073                         MVT::Other, &MemOps[0], MemOps.size());
2074
2075   return Chain;
2076 }
2077
2078 // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2079 // value to MVT::i64 and then truncate to the correct register size.
2080 SDValue
2081 PPCTargetLowering::extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT,
2082                                      SelectionDAG &DAG, SDValue ArgVal,
2083                                      DebugLoc dl) const {
2084   if (Flags.isSExt())
2085     ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2086                          DAG.getValueType(ObjectVT));
2087   else if (Flags.isZExt())
2088     ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2089                          DAG.getValueType(ObjectVT));
2090
2091   return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2092 }
2093
2094 // Set the size that is at least reserved in caller of this function.  Tail
2095 // call optimized functions' reserved stack space needs to be aligned so that
2096 // taking the difference between two stack areas will result in an aligned
2097 // stack.
2098 void
2099 PPCTargetLowering::setMinReservedArea(MachineFunction &MF, SelectionDAG &DAG,
2100                                       unsigned nAltivecParamsAtEnd,
2101                                       unsigned MinReservedArea,
2102                                       bool isPPC64) const {
2103   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2104   // Add the Altivec parameters at the end, if needed.
2105   if (nAltivecParamsAtEnd) {
2106     MinReservedArea = ((MinReservedArea+15)/16)*16;
2107     MinReservedArea += 16*nAltivecParamsAtEnd;
2108   }
2109   MinReservedArea =
2110     std::max(MinReservedArea,
2111              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2112   unsigned TargetAlign
2113     = DAG.getMachineFunction().getTarget().getFrameLowering()->
2114         getStackAlignment();
2115   unsigned AlignMask = TargetAlign-1;
2116   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2117   FI->setMinReservedArea(MinReservedArea);
2118 }
2119
2120 SDValue
2121 PPCTargetLowering::LowerFormalArguments_64SVR4(
2122                                       SDValue Chain,
2123                                       CallingConv::ID CallConv, bool isVarArg,
2124                                       const SmallVectorImpl<ISD::InputArg>
2125                                         &Ins,
2126                                       DebugLoc dl, SelectionDAG &DAG,
2127                                       SmallVectorImpl<SDValue> &InVals) const {
2128   // TODO: add description of PPC stack frame format, or at least some docs.
2129   //
2130   MachineFunction &MF = DAG.getMachineFunction();
2131   MachineFrameInfo *MFI = MF.getFrameInfo();
2132   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2133
2134   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2135   // Potential tail calls could cause overwriting of argument stack slots.
2136   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2137                        (CallConv == CallingConv::Fast));
2138   unsigned PtrByteSize = 8;
2139
2140   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
2141   // Area that is at least reserved in caller of this function.
2142   unsigned MinReservedArea = ArgOffset;
2143
2144   static const uint16_t GPR[] = {
2145     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2146     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2147   };
2148
2149   static const uint16_t *FPR = GetFPR();
2150
2151   static const uint16_t VR[] = {
2152     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2153     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2154   };
2155
2156   const unsigned Num_GPR_Regs = array_lengthof(GPR);
2157   const unsigned Num_FPR_Regs = 13;
2158   const unsigned Num_VR_Regs  = array_lengthof(VR);
2159
2160   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2161
2162   // Add DAG nodes to load the arguments or copy them out of registers.  On
2163   // entry to a function on PPC, the arguments start after the linkage area,
2164   // although the first ones are often in registers.
2165
2166   SmallVector<SDValue, 8> MemOps;
2167   unsigned nAltivecParamsAtEnd = 0;
2168   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2169   unsigned CurArgIdx = 0;
2170   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
2171     SDValue ArgVal;
2172     bool needsLoad = false;
2173     EVT ObjectVT = Ins[ArgNo].VT;
2174     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2175     unsigned ArgSize = ObjSize;
2176     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2177     std::advance(FuncArg, Ins[ArgNo].OrigArgIndex - CurArgIdx);
2178     CurArgIdx = Ins[ArgNo].OrigArgIndex;
2179
2180     unsigned CurArgOffset = ArgOffset;
2181
2182     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2183     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2184         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2185       if (isVarArg) {
2186         MinReservedArea = ((MinReservedArea+15)/16)*16;
2187         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2188                                                   Flags,
2189                                                   PtrByteSize);
2190       } else
2191         nAltivecParamsAtEnd++;
2192     } else
2193       // Calculate min reserved area.
2194       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2195                                                 Flags,
2196                                                 PtrByteSize);
2197
2198     // FIXME the codegen can be much improved in some cases.
2199     // We do not have to keep everything in memory.
2200     if (Flags.isByVal()) {
2201       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2202       ObjSize = Flags.getByValSize();
2203       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2204       // Empty aggregate parameters do not take up registers.  Examples:
2205       //   struct { } a;
2206       //   union  { } b;
2207       //   int c[0];
2208       // etc.  However, we have to provide a place-holder in InVals, so
2209       // pretend we have an 8-byte item at the current address for that
2210       // purpose.
2211       if (!ObjSize) {
2212         int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2213         SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2214         InVals.push_back(FIN);
2215         continue;
2216       }
2217       // All aggregates smaller than 8 bytes must be passed right-justified.
2218       if (ObjSize < PtrByteSize)
2219         CurArgOffset = CurArgOffset + (PtrByteSize - ObjSize);
2220       // The value of the object is its address.
2221       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2222       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2223       InVals.push_back(FIN);
2224
2225       if (ObjSize < 8) {
2226         if (GPR_idx != Num_GPR_Regs) {
2227           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2228           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2229           SDValue Store;
2230
2231           if (ObjSize==1 || ObjSize==2 || ObjSize==4) {
2232             EVT ObjType = (ObjSize == 1 ? MVT::i8 :
2233                            (ObjSize == 2 ? MVT::i16 : MVT::i32));
2234             Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2235                                       MachinePointerInfo(FuncArg, CurArgOffset),
2236                                       ObjType, false, false, 0);
2237           } else {
2238             // For sizes that don't fit a truncating store (3, 5, 6, 7),
2239             // store the whole register as-is to the parameter save area
2240             // slot.  The address of the parameter was already calculated
2241             // above (InVals.push_back(FIN)) to be the right-justified
2242             // offset within the slot.  For this store, we need a new
2243             // frame index that points at the beginning of the slot.
2244             int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2245             SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2246             Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2247                                  MachinePointerInfo(FuncArg, ArgOffset),
2248                                  false, false, 0);
2249           }
2250
2251           MemOps.push_back(Store);
2252           ++GPR_idx;
2253         }
2254         // Whether we copied from a register or not, advance the offset
2255         // into the parameter save area by a full doubleword.
2256         ArgOffset += PtrByteSize;
2257         continue;
2258       }
2259
2260       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2261         // Store whatever pieces of the object are in registers
2262         // to memory.  ArgOffset will be the address of the beginning
2263         // of the object.
2264         if (GPR_idx != Num_GPR_Regs) {
2265           unsigned VReg;
2266           VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2267           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2268           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2269           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2270           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2271                                        MachinePointerInfo(FuncArg, ArgOffset),
2272                                        false, false, 0);
2273           MemOps.push_back(Store);
2274           ++GPR_idx;
2275           ArgOffset += PtrByteSize;
2276         } else {
2277           ArgOffset += ArgSize - j;
2278           break;
2279         }
2280       }
2281       continue;
2282     }
2283
2284     switch (ObjectVT.getSimpleVT().SimpleTy) {
2285     default: llvm_unreachable("Unhandled argument type!");
2286     case MVT::i32:
2287     case MVT::i64:
2288       if (GPR_idx != Num_GPR_Regs) {
2289         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2290         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2291
2292         if (ObjectVT == MVT::i32)
2293           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2294           // value to MVT::i64 and then truncate to the correct register size.
2295           ArgVal = extendArgForPPC64(Flags, ObjectVT, DAG, ArgVal, dl);
2296
2297         ++GPR_idx;
2298       } else {
2299         needsLoad = true;
2300         ArgSize = PtrByteSize;
2301       }
2302       ArgOffset += 8;
2303       break;
2304
2305     case MVT::f32:
2306     case MVT::f64:
2307       // Every 8 bytes of argument space consumes one of the GPRs available for
2308       // argument passing.
2309       if (GPR_idx != Num_GPR_Regs) {
2310         ++GPR_idx;
2311       }
2312       if (FPR_idx != Num_FPR_Regs) {
2313         unsigned VReg;
2314
2315         if (ObjectVT == MVT::f32)
2316           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2317         else
2318           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2319
2320         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2321         ++FPR_idx;
2322       } else {
2323         needsLoad = true;
2324         ArgSize = PtrByteSize;
2325       }
2326
2327       ArgOffset += 8;
2328       break;
2329     case MVT::v4f32:
2330     case MVT::v4i32:
2331     case MVT::v8i16:
2332     case MVT::v16i8:
2333       // Note that vector arguments in registers don't reserve stack space,
2334       // except in varargs functions.
2335       if (VR_idx != Num_VR_Regs) {
2336         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2337         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2338         if (isVarArg) {
2339           while ((ArgOffset % 16) != 0) {
2340             ArgOffset += PtrByteSize;
2341             if (GPR_idx != Num_GPR_Regs)
2342               GPR_idx++;
2343           }
2344           ArgOffset += 16;
2345           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2346         }
2347         ++VR_idx;
2348       } else {
2349         // Vectors are aligned.
2350         ArgOffset = ((ArgOffset+15)/16)*16;
2351         CurArgOffset = ArgOffset;
2352         ArgOffset += 16;
2353         needsLoad = true;
2354       }
2355       break;
2356     }
2357
2358     // We need to load the argument to a virtual register if we determined
2359     // above that we ran out of physical registers of the appropriate type.
2360     if (needsLoad) {
2361       int FI = MFI->CreateFixedObject(ObjSize,
2362                                       CurArgOffset + (ArgSize - ObjSize),
2363                                       isImmutable);
2364       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2365       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2366                            false, false, false, 0);
2367     }
2368
2369     InVals.push_back(ArgVal);
2370   }
2371
2372   // Set the size that is at least reserved in caller of this function.  Tail
2373   // call optimized functions' reserved stack space needs to be aligned so that
2374   // taking the difference between two stack areas will result in an aligned
2375   // stack.
2376   setMinReservedArea(MF, DAG, nAltivecParamsAtEnd, MinReservedArea, true);
2377
2378   // If the function takes variable number of arguments, make a frame index for
2379   // the start of the first vararg value... for expansion of llvm.va_start.
2380   if (isVarArg) {
2381     int Depth = ArgOffset;
2382
2383     FuncInfo->setVarArgsFrameIndex(
2384       MFI->CreateFixedObject(PtrByteSize, Depth, true));
2385     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2386
2387     // If this function is vararg, store any remaining integer argument regs
2388     // to their spots on the stack so that they may be loaded by deferencing the
2389     // result of va_next.
2390     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2391       unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2392       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2393       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2394                                    MachinePointerInfo(), false, false, 0);
2395       MemOps.push_back(Store);
2396       // Increment the address by four for the next argument to store
2397       SDValue PtrOff = DAG.getConstant(PtrByteSize, PtrVT);
2398       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2399     }
2400   }
2401
2402   if (!MemOps.empty())
2403     Chain = DAG.getNode(ISD::TokenFactor, dl,
2404                         MVT::Other, &MemOps[0], MemOps.size());
2405
2406   return Chain;
2407 }
2408
2409 SDValue
2410 PPCTargetLowering::LowerFormalArguments_Darwin(
2411                                       SDValue Chain,
2412                                       CallingConv::ID CallConv, bool isVarArg,
2413                                       const SmallVectorImpl<ISD::InputArg>
2414                                         &Ins,
2415                                       DebugLoc dl, SelectionDAG &DAG,
2416                                       SmallVectorImpl<SDValue> &InVals) const {
2417   // TODO: add description of PPC stack frame format, or at least some docs.
2418   //
2419   MachineFunction &MF = DAG.getMachineFunction();
2420   MachineFrameInfo *MFI = MF.getFrameInfo();
2421   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2422
2423   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2424   bool isPPC64 = PtrVT == MVT::i64;
2425   // Potential tail calls could cause overwriting of argument stack slots.
2426   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2427                        (CallConv == CallingConv::Fast));
2428   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2429
2430   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
2431   // Area that is at least reserved in caller of this function.
2432   unsigned MinReservedArea = ArgOffset;
2433
2434   static const uint16_t GPR_32[] = {           // 32-bit registers.
2435     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2436     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2437   };
2438   static const uint16_t GPR_64[] = {           // 64-bit registers.
2439     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2440     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2441   };
2442
2443   static const uint16_t *FPR = GetFPR();
2444
2445   static const uint16_t VR[] = {
2446     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2447     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2448   };
2449
2450   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
2451   const unsigned Num_FPR_Regs = 13;
2452   const unsigned Num_VR_Regs  = array_lengthof( VR);
2453
2454   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2455
2456   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
2457
2458   // In 32-bit non-varargs functions, the stack space for vectors is after the
2459   // stack space for non-vectors.  We do not use this space unless we have
2460   // too many vectors to fit in registers, something that only occurs in
2461   // constructed examples:), but we have to walk the arglist to figure
2462   // that out...for the pathological case, compute VecArgOffset as the
2463   // start of the vector parameter area.  Computing VecArgOffset is the
2464   // entire point of the following loop.
2465   unsigned VecArgOffset = ArgOffset;
2466   if (!isVarArg && !isPPC64) {
2467     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
2468          ++ArgNo) {
2469       EVT ObjectVT = Ins[ArgNo].VT;
2470       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2471
2472       if (Flags.isByVal()) {
2473         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
2474         unsigned ObjSize = Flags.getByValSize();
2475         unsigned ArgSize =
2476                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2477         VecArgOffset += ArgSize;
2478         continue;
2479       }
2480
2481       switch(ObjectVT.getSimpleVT().SimpleTy) {
2482       default: llvm_unreachable("Unhandled argument type!");
2483       case MVT::i32:
2484       case MVT::f32:
2485         VecArgOffset += 4;
2486         break;
2487       case MVT::i64:  // PPC64
2488       case MVT::f64:
2489         // FIXME: We are guaranteed to be !isPPC64 at this point.
2490         // Does MVT::i64 apply?
2491         VecArgOffset += 8;
2492         break;
2493       case MVT::v4f32:
2494       case MVT::v4i32:
2495       case MVT::v8i16:
2496       case MVT::v16i8:
2497         // Nothing to do, we're only looking at Nonvector args here.
2498         break;
2499       }
2500     }
2501   }
2502   // We've found where the vector parameter area in memory is.  Skip the
2503   // first 12 parameters; these don't use that memory.
2504   VecArgOffset = ((VecArgOffset+15)/16)*16;
2505   VecArgOffset += 12*16;
2506
2507   // Add DAG nodes to load the arguments or copy them out of registers.  On
2508   // entry to a function on PPC, the arguments start after the linkage area,
2509   // although the first ones are often in registers.
2510
2511   SmallVector<SDValue, 8> MemOps;
2512   unsigned nAltivecParamsAtEnd = 0;
2513   // FIXME: FuncArg and Ins[ArgNo] must reference the same argument.
2514   // When passing anonymous aggregates, this is currently not true.
2515   // See LowerFormalArguments_64SVR4 for a fix.
2516   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2517   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2518     SDValue ArgVal;
2519     bool needsLoad = false;
2520     EVT ObjectVT = Ins[ArgNo].VT;
2521     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2522     unsigned ArgSize = ObjSize;
2523     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2524
2525     unsigned CurArgOffset = ArgOffset;
2526
2527     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2528     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2529         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2530       if (isVarArg || isPPC64) {
2531         MinReservedArea = ((MinReservedArea+15)/16)*16;
2532         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2533                                                   Flags,
2534                                                   PtrByteSize);
2535       } else  nAltivecParamsAtEnd++;
2536     } else
2537       // Calculate min reserved area.
2538       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2539                                                 Flags,
2540                                                 PtrByteSize);
2541
2542     // FIXME the codegen can be much improved in some cases.
2543     // We do not have to keep everything in memory.
2544     if (Flags.isByVal()) {
2545       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2546       ObjSize = Flags.getByValSize();
2547       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2548       // Objects of size 1 and 2 are right justified, everything else is
2549       // left justified.  This means the memory address is adjusted forwards.
2550       if (ObjSize==1 || ObjSize==2) {
2551         CurArgOffset = CurArgOffset + (4 - ObjSize);
2552       }
2553       // The value of the object is its address.
2554       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2555       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2556       InVals.push_back(FIN);
2557       if (ObjSize==1 || ObjSize==2) {
2558         if (GPR_idx != Num_GPR_Regs) {
2559           unsigned VReg;
2560           if (isPPC64)
2561             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2562           else
2563             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2564           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2565           EVT ObjType = ObjSize == 1 ? MVT::i8 : MVT::i16;
2566           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2567                                             MachinePointerInfo(FuncArg,
2568                                               CurArgOffset),
2569                                             ObjType, false, false, 0);
2570           MemOps.push_back(Store);
2571           ++GPR_idx;
2572         }
2573
2574         ArgOffset += PtrByteSize;
2575
2576         continue;
2577       }
2578       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2579         // Store whatever pieces of the object are in registers
2580         // to memory.  ArgOffset will be the address of the beginning
2581         // of the object.
2582         if (GPR_idx != Num_GPR_Regs) {
2583           unsigned VReg;
2584           if (isPPC64)
2585             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2586           else
2587             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2588           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2589           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2590           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2591           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2592                                        MachinePointerInfo(FuncArg, ArgOffset),
2593                                        false, false, 0);
2594           MemOps.push_back(Store);
2595           ++GPR_idx;
2596           ArgOffset += PtrByteSize;
2597         } else {
2598           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2599           break;
2600         }
2601       }
2602       continue;
2603     }
2604
2605     switch (ObjectVT.getSimpleVT().SimpleTy) {
2606     default: llvm_unreachable("Unhandled argument type!");
2607     case MVT::i32:
2608       if (!isPPC64) {
2609         if (GPR_idx != Num_GPR_Regs) {
2610           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2611           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2612           ++GPR_idx;
2613         } else {
2614           needsLoad = true;
2615           ArgSize = PtrByteSize;
2616         }
2617         // All int arguments reserve stack space in the Darwin ABI.
2618         ArgOffset += PtrByteSize;
2619         break;
2620       }
2621       // FALLTHROUGH
2622     case MVT::i64:  // PPC64
2623       if (GPR_idx != Num_GPR_Regs) {
2624         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2625         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2626
2627         if (ObjectVT == MVT::i32)
2628           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2629           // value to MVT::i64 and then truncate to the correct register size.
2630           ArgVal = extendArgForPPC64(Flags, ObjectVT, DAG, ArgVal, dl);
2631
2632         ++GPR_idx;
2633       } else {
2634         needsLoad = true;
2635         ArgSize = PtrByteSize;
2636       }
2637       // All int arguments reserve stack space in the Darwin ABI.
2638       ArgOffset += 8;
2639       break;
2640
2641     case MVT::f32:
2642     case MVT::f64:
2643       // Every 4 bytes of argument space consumes one of the GPRs available for
2644       // argument passing.
2645       if (GPR_idx != Num_GPR_Regs) {
2646         ++GPR_idx;
2647         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2648           ++GPR_idx;
2649       }
2650       if (FPR_idx != Num_FPR_Regs) {
2651         unsigned VReg;
2652
2653         if (ObjectVT == MVT::f32)
2654           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2655         else
2656           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2657
2658         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2659         ++FPR_idx;
2660       } else {
2661         needsLoad = true;
2662       }
2663
2664       // All FP arguments reserve stack space in the Darwin ABI.
2665       ArgOffset += isPPC64 ? 8 : ObjSize;
2666       break;
2667     case MVT::v4f32:
2668     case MVT::v4i32:
2669     case MVT::v8i16:
2670     case MVT::v16i8:
2671       // Note that vector arguments in registers don't reserve stack space,
2672       // except in varargs functions.
2673       if (VR_idx != Num_VR_Regs) {
2674         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2675         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2676         if (isVarArg) {
2677           while ((ArgOffset % 16) != 0) {
2678             ArgOffset += PtrByteSize;
2679             if (GPR_idx != Num_GPR_Regs)
2680               GPR_idx++;
2681           }
2682           ArgOffset += 16;
2683           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2684         }
2685         ++VR_idx;
2686       } else {
2687         if (!isVarArg && !isPPC64) {
2688           // Vectors go after all the nonvectors.
2689           CurArgOffset = VecArgOffset;
2690           VecArgOffset += 16;
2691         } else {
2692           // Vectors are aligned.
2693           ArgOffset = ((ArgOffset+15)/16)*16;
2694           CurArgOffset = ArgOffset;
2695           ArgOffset += 16;
2696         }
2697         needsLoad = true;
2698       }
2699       break;
2700     }
2701
2702     // We need to load the argument to a virtual register if we determined above
2703     // that we ran out of physical registers of the appropriate type.
2704     if (needsLoad) {
2705       int FI = MFI->CreateFixedObject(ObjSize,
2706                                       CurArgOffset + (ArgSize - ObjSize),
2707                                       isImmutable);
2708       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2709       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2710                            false, false, false, 0);
2711     }
2712
2713     InVals.push_back(ArgVal);
2714   }
2715
2716   // Set the size that is at least reserved in caller of this function.  Tail
2717   // call optimized functions' reserved stack space needs to be aligned so that
2718   // taking the difference between two stack areas will result in an aligned
2719   // stack.
2720   setMinReservedArea(MF, DAG, nAltivecParamsAtEnd, MinReservedArea, isPPC64);
2721
2722   // If the function takes variable number of arguments, make a frame index for
2723   // the start of the first vararg value... for expansion of llvm.va_start.
2724   if (isVarArg) {
2725     int Depth = ArgOffset;
2726
2727     FuncInfo->setVarArgsFrameIndex(
2728       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2729                              Depth, true));
2730     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2731
2732     // If this function is vararg, store any remaining integer argument regs
2733     // to their spots on the stack so that they may be loaded by deferencing the
2734     // result of va_next.
2735     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2736       unsigned VReg;
2737
2738       if (isPPC64)
2739         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2740       else
2741         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2742
2743       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2744       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2745                                    MachinePointerInfo(), false, false, 0);
2746       MemOps.push_back(Store);
2747       // Increment the address by four for the next argument to store
2748       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2749       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2750     }
2751   }
2752
2753   if (!MemOps.empty())
2754     Chain = DAG.getNode(ISD::TokenFactor, dl,
2755                         MVT::Other, &MemOps[0], MemOps.size());
2756
2757   return Chain;
2758 }
2759
2760 /// CalculateParameterAndLinkageAreaSize - Get the size of the parameter plus
2761 /// linkage area for the Darwin ABI, or the 64-bit SVR4 ABI.
2762 static unsigned
2763 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2764                                      bool isPPC64,
2765                                      bool isVarArg,
2766                                      unsigned CC,
2767                                      const SmallVectorImpl<ISD::OutputArg>
2768                                        &Outs,
2769                                      const SmallVectorImpl<SDValue> &OutVals,
2770                                      unsigned &nAltivecParamsAtEnd) {
2771   // Count how many bytes are to be pushed on the stack, including the linkage
2772   // area, and parameter passing area.  We start with 24/48 bytes, which is
2773   // prereserved space for [SP][CR][LR][3 x unused].
2774   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2775   unsigned NumOps = Outs.size();
2776   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2777
2778   // Add up all the space actually used.
2779   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2780   // they all go in registers, but we must reserve stack space for them for
2781   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2782   // assigned stack space in order, with padding so Altivec parameters are
2783   // 16-byte aligned.
2784   nAltivecParamsAtEnd = 0;
2785   for (unsigned i = 0; i != NumOps; ++i) {
2786     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2787     EVT ArgVT = Outs[i].VT;
2788     // Varargs Altivec parameters are padded to a 16 byte boundary.
2789     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2790         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2791       if (!isVarArg && !isPPC64) {
2792         // Non-varargs Altivec parameters go after all the non-Altivec
2793         // parameters; handle those later so we know how much padding we need.
2794         nAltivecParamsAtEnd++;
2795         continue;
2796       }
2797       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2798       NumBytes = ((NumBytes+15)/16)*16;
2799     }
2800     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2801   }
2802
2803    // Allow for Altivec parameters at the end, if needed.
2804   if (nAltivecParamsAtEnd) {
2805     NumBytes = ((NumBytes+15)/16)*16;
2806     NumBytes += 16*nAltivecParamsAtEnd;
2807   }
2808
2809   // The prolog code of the callee may store up to 8 GPR argument registers to
2810   // the stack, allowing va_start to index over them in memory if its varargs.
2811   // Because we cannot tell if this is needed on the caller side, we have to
2812   // conservatively assume that it is needed.  As such, make sure we have at
2813   // least enough stack space for the caller to store the 8 GPRs.
2814   NumBytes = std::max(NumBytes,
2815                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2816
2817   // Tail call needs the stack to be aligned.
2818   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2819     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2820       getFrameLowering()->getStackAlignment();
2821     unsigned AlignMask = TargetAlign-1;
2822     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2823   }
2824
2825   return NumBytes;
2826 }
2827
2828 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2829 /// adjusted to accommodate the arguments for the tailcall.
2830 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2831                                    unsigned ParamSize) {
2832
2833   if (!isTailCall) return 0;
2834
2835   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2836   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2837   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2838   // Remember only if the new adjustement is bigger.
2839   if (SPDiff < FI->getTailCallSPDelta())
2840     FI->setTailCallSPDelta(SPDiff);
2841
2842   return SPDiff;
2843 }
2844
2845 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2846 /// for tail call optimization. Targets which want to do tail call
2847 /// optimization should implement this function.
2848 bool
2849 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2850                                                      CallingConv::ID CalleeCC,
2851                                                      bool isVarArg,
2852                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2853                                                      SelectionDAG& DAG) const {
2854   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2855     return false;
2856
2857   // Variable argument functions are not supported.
2858   if (isVarArg)
2859     return false;
2860
2861   MachineFunction &MF = DAG.getMachineFunction();
2862   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2863   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2864     // Functions containing by val parameters are not supported.
2865     for (unsigned i = 0; i != Ins.size(); i++) {
2866        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2867        if (Flags.isByVal()) return false;
2868     }
2869
2870     // Non PIC/GOT  tail calls are supported.
2871     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2872       return true;
2873
2874     // At the moment we can only do local tail calls (in same module, hidden
2875     // or protected) if we are generating PIC.
2876     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2877       return G->getGlobal()->hasHiddenVisibility()
2878           || G->getGlobal()->hasProtectedVisibility();
2879   }
2880
2881   return false;
2882 }
2883
2884 /// isCallCompatibleAddress - Return the immediate to use if the specified
2885 /// 32-bit value is representable in the immediate field of a BxA instruction.
2886 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2887   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2888   if (!C) return 0;
2889
2890   int Addr = C->getZExtValue();
2891   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2892       SignExtend32<26>(Addr) != Addr)
2893     return 0;  // Top 6 bits have to be sext of immediate.
2894
2895   return DAG.getConstant((int)C->getZExtValue() >> 2,
2896                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2897 }
2898
2899 namespace {
2900
2901 struct TailCallArgumentInfo {
2902   SDValue Arg;
2903   SDValue FrameIdxOp;
2904   int       FrameIdx;
2905
2906   TailCallArgumentInfo() : FrameIdx(0) {}
2907 };
2908
2909 }
2910
2911 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2912 static void
2913 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2914                                            SDValue Chain,
2915                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2916                    SmallVector<SDValue, 8> &MemOpChains,
2917                    DebugLoc dl) {
2918   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2919     SDValue Arg = TailCallArgs[i].Arg;
2920     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2921     int FI = TailCallArgs[i].FrameIdx;
2922     // Store relative to framepointer.
2923     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2924                                        MachinePointerInfo::getFixedStack(FI),
2925                                        false, false, 0));
2926   }
2927 }
2928
2929 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2930 /// the appropriate stack slot for the tail call optimized function call.
2931 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2932                                                MachineFunction &MF,
2933                                                SDValue Chain,
2934                                                SDValue OldRetAddr,
2935                                                SDValue OldFP,
2936                                                int SPDiff,
2937                                                bool isPPC64,
2938                                                bool isDarwinABI,
2939                                                DebugLoc dl) {
2940   if (SPDiff) {
2941     // Calculate the new stack slot for the return address.
2942     int SlotSize = isPPC64 ? 8 : 4;
2943     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2944                                                                    isDarwinABI);
2945     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2946                                                           NewRetAddrLoc, true);
2947     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2948     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2949     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2950                          MachinePointerInfo::getFixedStack(NewRetAddr),
2951                          false, false, 0);
2952
2953     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2954     // slot as the FP is never overwritten.
2955     if (isDarwinABI) {
2956       int NewFPLoc =
2957         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2958       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2959                                                           true);
2960       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2961       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2962                            MachinePointerInfo::getFixedStack(NewFPIdx),
2963                            false, false, 0);
2964     }
2965   }
2966   return Chain;
2967 }
2968
2969 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2970 /// the position of the argument.
2971 static void
2972 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2973                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2974                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2975   int Offset = ArgOffset + SPDiff;
2976   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2977   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2978   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2979   SDValue FIN = DAG.getFrameIndex(FI, VT);
2980   TailCallArgumentInfo Info;
2981   Info.Arg = Arg;
2982   Info.FrameIdxOp = FIN;
2983   Info.FrameIdx = FI;
2984   TailCallArguments.push_back(Info);
2985 }
2986
2987 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2988 /// stack slot. Returns the chain as result and the loaded frame pointers in
2989 /// LROpOut/FPOpout. Used when tail calling.
2990 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2991                                                         int SPDiff,
2992                                                         SDValue Chain,
2993                                                         SDValue &LROpOut,
2994                                                         SDValue &FPOpOut,
2995                                                         bool isDarwinABI,
2996                                                         DebugLoc dl) const {
2997   if (SPDiff) {
2998     // Load the LR and FP stack slot for later adjusting.
2999     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
3000     LROpOut = getReturnAddrFrameIndex(DAG);
3001     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
3002                           false, false, false, 0);
3003     Chain = SDValue(LROpOut.getNode(), 1);
3004
3005     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
3006     // slot as the FP is never overwritten.
3007     if (isDarwinABI) {
3008       FPOpOut = getFramePointerFrameIndex(DAG);
3009       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
3010                             false, false, false, 0);
3011       Chain = SDValue(FPOpOut.getNode(), 1);
3012     }
3013   }
3014   return Chain;
3015 }
3016
3017 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
3018 /// by "Src" to address "Dst" of size "Size".  Alignment information is
3019 /// specified by the specific parameter attribute. The copy will be passed as
3020 /// a byval function parameter.
3021 /// Sometimes what we are copying is the end of a larger object, the part that
3022 /// does not fit in registers.
3023 static SDValue
3024 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
3025                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
3026                           DebugLoc dl) {
3027   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
3028   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
3029                        false, false, MachinePointerInfo(0),
3030                        MachinePointerInfo(0));
3031 }
3032
3033 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
3034 /// tail calls.
3035 static void
3036 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
3037                  SDValue Arg, SDValue PtrOff, int SPDiff,
3038                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
3039                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
3040                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
3041                  DebugLoc dl) {
3042   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3043   if (!isTailCall) {
3044     if (isVector) {
3045       SDValue StackPtr;
3046       if (isPPC64)
3047         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3048       else
3049         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3050       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3051                            DAG.getConstant(ArgOffset, PtrVT));
3052     }
3053     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3054                                        MachinePointerInfo(), false, false, 0));
3055   // Calculate and remember argument location.
3056   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
3057                                   TailCallArguments);
3058 }
3059
3060 static
3061 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
3062                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
3063                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
3064                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
3065   MachineFunction &MF = DAG.getMachineFunction();
3066
3067   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
3068   // might overwrite each other in case of tail call optimization.
3069   SmallVector<SDValue, 8> MemOpChains2;
3070   // Do not flag preceding copytoreg stuff together with the following stuff.
3071   InFlag = SDValue();
3072   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
3073                                     MemOpChains2, dl);
3074   if (!MemOpChains2.empty())
3075     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3076                         &MemOpChains2[0], MemOpChains2.size());
3077
3078   // Store the return address to the appropriate stack slot.
3079   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
3080                                         isPPC64, isDarwinABI, dl);
3081
3082   // Emit callseq_end just before tailcall node.
3083   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
3084                              DAG.getIntPtrConstant(0, true), InFlag);
3085   InFlag = Chain.getValue(1);
3086 }
3087
3088 static
3089 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
3090                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
3091                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
3092                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
3093                      const PPCSubtarget &PPCSubTarget) {
3094
3095   bool isPPC64 = PPCSubTarget.isPPC64();
3096   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
3097
3098   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3099   NodeTys.push_back(MVT::Other);   // Returns a chain
3100   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
3101
3102   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
3103
3104   bool needIndirectCall = true;
3105   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
3106     // If this is an absolute destination address, use the munged value.
3107     Callee = SDValue(Dest, 0);
3108     needIndirectCall = false;
3109   }
3110
3111   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3112     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
3113     // Use indirect calls for ALL functions calls in JIT mode, since the
3114     // far-call stubs may be outside relocation limits for a BL instruction.
3115     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
3116       unsigned OpFlags = 0;
3117       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
3118           (PPCSubTarget.getTargetTriple().isMacOSX() &&
3119            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
3120           (G->getGlobal()->isDeclaration() ||
3121            G->getGlobal()->isWeakForLinker())) {
3122         // PC-relative references to external symbols should go through $stub,
3123         // unless we're building with the leopard linker or later, which
3124         // automatically synthesizes these stubs.
3125         OpFlags = PPCII::MO_DARWIN_STUB;
3126       }
3127
3128       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
3129       // every direct call is) turn it into a TargetGlobalAddress /
3130       // TargetExternalSymbol node so that legalize doesn't hack it.
3131       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
3132                                           Callee.getValueType(),
3133                                           0, OpFlags);
3134       needIndirectCall = false;
3135     }
3136   }
3137
3138   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3139     unsigned char OpFlags = 0;
3140
3141     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
3142         (PPCSubTarget.getTargetTriple().isMacOSX() &&
3143          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
3144       // PC-relative references to external symbols should go through $stub,
3145       // unless we're building with the leopard linker or later, which
3146       // automatically synthesizes these stubs.
3147       OpFlags = PPCII::MO_DARWIN_STUB;
3148     }
3149
3150     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
3151                                          OpFlags);
3152     needIndirectCall = false;
3153   }
3154
3155   if (needIndirectCall) {
3156     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
3157     // to do the call, we can't use PPCISD::CALL.
3158     SDValue MTCTROps[] = {Chain, Callee, InFlag};
3159
3160     if (isSVR4ABI && isPPC64) {
3161       // Function pointers in the 64-bit SVR4 ABI do not point to the function
3162       // entry point, but to the function descriptor (the function entry point
3163       // address is part of the function descriptor though).
3164       // The function descriptor is a three doubleword structure with the
3165       // following fields: function entry point, TOC base address and
3166       // environment pointer.
3167       // Thus for a call through a function pointer, the following actions need
3168       // to be performed:
3169       //   1. Save the TOC of the caller in the TOC save area of its stack
3170       //      frame (this is done in LowerCall_Darwin() or LowerCall_64SVR4()).
3171       //   2. Load the address of the function entry point from the function
3172       //      descriptor.
3173       //   3. Load the TOC of the callee from the function descriptor into r2.
3174       //   4. Load the environment pointer from the function descriptor into
3175       //      r11.
3176       //   5. Branch to the function entry point address.
3177       //   6. On return of the callee, the TOC of the caller needs to be
3178       //      restored (this is done in FinishCall()).
3179       //
3180       // All those operations are flagged together to ensure that no other
3181       // operations can be scheduled in between. E.g. without flagging the
3182       // operations together, a TOC access in the caller could be scheduled
3183       // between the load of the callee TOC and the branch to the callee, which
3184       // results in the TOC access going through the TOC of the callee instead
3185       // of going through the TOC of the caller, which leads to incorrect code.
3186
3187       // Load the address of the function entry point from the function
3188       // descriptor.
3189       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
3190       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
3191                                         InFlag.getNode() ? 3 : 2);
3192       Chain = LoadFuncPtr.getValue(1);
3193       InFlag = LoadFuncPtr.getValue(2);
3194
3195       // Load environment pointer into r11.
3196       // Offset of the environment pointer within the function descriptor.
3197       SDValue PtrOff = DAG.getIntPtrConstant(16);
3198
3199       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
3200       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
3201                                        InFlag);
3202       Chain = LoadEnvPtr.getValue(1);
3203       InFlag = LoadEnvPtr.getValue(2);
3204
3205       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
3206                                         InFlag);
3207       Chain = EnvVal.getValue(0);
3208       InFlag = EnvVal.getValue(1);
3209
3210       // Load TOC of the callee into r2. We are using a target-specific load
3211       // with r2 hard coded, because the result of a target-independent load
3212       // would never go directly into r2, since r2 is a reserved register (which
3213       // prevents the register allocator from allocating it), resulting in an
3214       // additional register being allocated and an unnecessary move instruction
3215       // being generated.
3216       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3217       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
3218                                        Callee, InFlag);
3219       Chain = LoadTOCPtr.getValue(0);
3220       InFlag = LoadTOCPtr.getValue(1);
3221
3222       MTCTROps[0] = Chain;
3223       MTCTROps[1] = LoadFuncPtr;
3224       MTCTROps[2] = InFlag;
3225     }
3226
3227     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
3228                         2 + (InFlag.getNode() != 0));
3229     InFlag = Chain.getValue(1);
3230
3231     NodeTys.clear();
3232     NodeTys.push_back(MVT::Other);
3233     NodeTys.push_back(MVT::Glue);
3234     Ops.push_back(Chain);
3235     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
3236     Callee.setNode(0);
3237     // Add CTR register as callee so a bctr can be emitted later.
3238     if (isTailCall)
3239       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
3240   }
3241
3242   // If this is a direct call, pass the chain and the callee.
3243   if (Callee.getNode()) {
3244     Ops.push_back(Chain);
3245     Ops.push_back(Callee);
3246   }
3247   // If this is a tail call add stack pointer delta.
3248   if (isTailCall)
3249     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
3250
3251   // Add argument registers to the end of the list so that they are known live
3252   // into the call.
3253   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3254     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3255                                   RegsToPass[i].second.getValueType()));
3256
3257   return CallOpc;
3258 }
3259
3260 static
3261 bool isLocalCall(const SDValue &Callee)
3262 {
3263   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
3264     return !G->getGlobal()->isDeclaration() &&
3265            !G->getGlobal()->isWeakForLinker();
3266   return false;
3267 }
3268
3269 SDValue
3270 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
3271                                    CallingConv::ID CallConv, bool isVarArg,
3272                                    const SmallVectorImpl<ISD::InputArg> &Ins,
3273                                    DebugLoc dl, SelectionDAG &DAG,
3274                                    SmallVectorImpl<SDValue> &InVals) const {
3275
3276   SmallVector<CCValAssign, 16> RVLocs;
3277   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3278                     getTargetMachine(), RVLocs, *DAG.getContext());
3279   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3280
3281   // Copy all of the result registers out of their specified physreg.
3282   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3283     CCValAssign &VA = RVLocs[i];
3284     assert(VA.isRegLoc() && "Can only return in registers!");
3285
3286     SDValue Val = DAG.getCopyFromReg(Chain, dl,
3287                                      VA.getLocReg(), VA.getLocVT(), InFlag);
3288     Chain = Val.getValue(1);
3289     InFlag = Val.getValue(2);
3290
3291     switch (VA.getLocInfo()) {
3292     default: llvm_unreachable("Unknown loc info!");
3293     case CCValAssign::Full: break;
3294     case CCValAssign::AExt:
3295       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
3296       break;
3297     case CCValAssign::ZExt:
3298       Val = DAG.getNode(ISD::AssertZext, dl, VA.getLocVT(), Val,
3299                         DAG.getValueType(VA.getValVT()));
3300       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
3301       break;
3302     case CCValAssign::SExt:
3303       Val = DAG.getNode(ISD::AssertSext, dl, VA.getLocVT(), Val,
3304                         DAG.getValueType(VA.getValVT()));
3305       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
3306       break;
3307     }
3308
3309     InVals.push_back(Val);
3310   }
3311
3312   return Chain;
3313 }
3314
3315 SDValue
3316 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
3317                               bool isTailCall, bool isVarArg,
3318                               SelectionDAG &DAG,
3319                               SmallVector<std::pair<unsigned, SDValue>, 8>
3320                                 &RegsToPass,
3321                               SDValue InFlag, SDValue Chain,
3322                               SDValue &Callee,
3323                               int SPDiff, unsigned NumBytes,
3324                               const SmallVectorImpl<ISD::InputArg> &Ins,
3325                               SmallVectorImpl<SDValue> &InVals) const {
3326   std::vector<EVT> NodeTys;
3327   SmallVector<SDValue, 8> Ops;
3328   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
3329                                  isTailCall, RegsToPass, Ops, NodeTys,
3330                                  PPCSubTarget);
3331
3332   // Add implicit use of CR bit 6 for 32-bit SVR4 vararg calls
3333   if (isVarArg && PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
3334     Ops.push_back(DAG.getRegister(PPC::CR1EQ, MVT::i32));
3335
3336   // When performing tail call optimization the callee pops its arguments off
3337   // the stack. Account for this here so these bytes can be pushed back on in
3338   // PPCFrameLowering::eliminateCallFramePseudoInstr.
3339   int BytesCalleePops =
3340     (CallConv == CallingConv::Fast &&
3341      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
3342
3343   // Add a register mask operand representing the call-preserved registers.
3344   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
3345   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3346   assert(Mask && "Missing call preserved mask for calling convention");
3347   Ops.push_back(DAG.getRegisterMask(Mask));
3348
3349   if (InFlag.getNode())
3350     Ops.push_back(InFlag);
3351
3352   // Emit tail call.
3353   if (isTailCall) {
3354     assert(((Callee.getOpcode() == ISD::Register &&
3355              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
3356             Callee.getOpcode() == ISD::TargetExternalSymbol ||
3357             Callee.getOpcode() == ISD::TargetGlobalAddress ||
3358             isa<ConstantSDNode>(Callee)) &&
3359     "Expecting an global address, external symbol, absolute value or register");
3360
3361     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
3362   }
3363
3364   // Add a NOP immediately after the branch instruction when using the 64-bit
3365   // SVR4 ABI. At link time, if caller and callee are in a different module and
3366   // thus have a different TOC, the call will be replaced with a call to a stub
3367   // function which saves the current TOC, loads the TOC of the callee and
3368   // branches to the callee. The NOP will be replaced with a load instruction
3369   // which restores the TOC of the caller from the TOC save slot of the current
3370   // stack frame. If caller and callee belong to the same module (and have the
3371   // same TOC), the NOP will remain unchanged.
3372
3373   bool needsTOCRestore = false;
3374   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
3375     if (CallOpc == PPCISD::BCTRL_SVR4) {
3376       // This is a call through a function pointer.
3377       // Restore the caller TOC from the save area into R2.
3378       // See PrepareCall() for more information about calls through function
3379       // pointers in the 64-bit SVR4 ABI.
3380       // We are using a target-specific load with r2 hard coded, because the
3381       // result of a target-independent load would never go directly into r2,
3382       // since r2 is a reserved register (which prevents the register allocator
3383       // from allocating it), resulting in an additional register being
3384       // allocated and an unnecessary move instruction being generated.
3385       needsTOCRestore = true;
3386     } else if ((CallOpc == PPCISD::CALL_SVR4) && !isLocalCall(Callee)) {
3387       // Otherwise insert NOP for non-local calls.
3388       CallOpc = PPCISD::CALL_NOP_SVR4;
3389     }
3390   }
3391
3392   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
3393   InFlag = Chain.getValue(1);
3394
3395   if (needsTOCRestore) {
3396     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3397     Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
3398     InFlag = Chain.getValue(1);
3399   }
3400
3401   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
3402                              DAG.getIntPtrConstant(BytesCalleePops, true),
3403                              InFlag);
3404   if (!Ins.empty())
3405     InFlag = Chain.getValue(1);
3406
3407   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3408                          Ins, dl, DAG, InVals);
3409 }
3410
3411 SDValue
3412 PPCTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3413                              SmallVectorImpl<SDValue> &InVals) const {
3414   SelectionDAG &DAG                     = CLI.DAG;
3415   DebugLoc &dl                          = CLI.DL;
3416   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
3417   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
3418   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
3419   SDValue Chain                         = CLI.Chain;
3420   SDValue Callee                        = CLI.Callee;
3421   bool &isTailCall                      = CLI.IsTailCall;
3422   CallingConv::ID CallConv              = CLI.CallConv;
3423   bool isVarArg                         = CLI.IsVarArg;
3424
3425   if (isTailCall)
3426     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
3427                                                    Ins, DAG);
3428
3429   if (PPCSubTarget.isSVR4ABI()) {
3430     if (PPCSubTarget.isPPC64())
3431       return LowerCall_64SVR4(Chain, Callee, CallConv, isVarArg,
3432                               isTailCall, Outs, OutVals, Ins,
3433                               dl, DAG, InVals);
3434     else
3435       return LowerCall_32SVR4(Chain, Callee, CallConv, isVarArg,
3436                               isTailCall, Outs, OutVals, Ins,
3437                               dl, DAG, InVals);
3438   }
3439
3440   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
3441                           isTailCall, Outs, OutVals, Ins,
3442                           dl, DAG, InVals);
3443 }
3444
3445 SDValue
3446 PPCTargetLowering::LowerCall_32SVR4(SDValue Chain, SDValue Callee,
3447                                     CallingConv::ID CallConv, bool isVarArg,
3448                                     bool isTailCall,
3449                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3450                                     const SmallVectorImpl<SDValue> &OutVals,
3451                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3452                                     DebugLoc dl, SelectionDAG &DAG,
3453                                     SmallVectorImpl<SDValue> &InVals) const {
3454   // See PPCTargetLowering::LowerFormalArguments_32SVR4() for a description
3455   // of the 32-bit SVR4 ABI stack frame layout.
3456
3457   assert((CallConv == CallingConv::C ||
3458           CallConv == CallingConv::Fast) && "Unknown calling convention!");
3459
3460   unsigned PtrByteSize = 4;
3461
3462   MachineFunction &MF = DAG.getMachineFunction();
3463
3464   // Mark this function as potentially containing a function that contains a
3465   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3466   // and restoring the callers stack pointer in this functions epilog. This is
3467   // done because by tail calling the called function might overwrite the value
3468   // in this function's (MF) stack pointer stack slot 0(SP).
3469   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3470       CallConv == CallingConv::Fast)
3471     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3472
3473   // Count how many bytes are to be pushed on the stack, including the linkage
3474   // area, parameter list area and the part of the local variable space which
3475   // contains copies of aggregates which are passed by value.
3476
3477   // Assign locations to all of the outgoing arguments.
3478   SmallVector<CCValAssign, 16> ArgLocs;
3479   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3480                  getTargetMachine(), ArgLocs, *DAG.getContext());
3481
3482   // Reserve space for the linkage area on the stack.
3483   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
3484
3485   if (isVarArg) {
3486     // Handle fixed and variable vector arguments differently.
3487     // Fixed vector arguments go into registers as long as registers are
3488     // available. Variable vector arguments always go into memory.
3489     unsigned NumArgs = Outs.size();
3490
3491     for (unsigned i = 0; i != NumArgs; ++i) {
3492       MVT ArgVT = Outs[i].VT;
3493       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
3494       bool Result;
3495
3496       if (Outs[i].IsFixed) {
3497         Result = CC_PPC32_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
3498                                CCInfo);
3499       } else {
3500         Result = CC_PPC32_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
3501                                       ArgFlags, CCInfo);
3502       }
3503
3504       if (Result) {
3505 #ifndef NDEBUG
3506         errs() << "Call operand #" << i << " has unhandled type "
3507              << EVT(ArgVT).getEVTString() << "\n";
3508 #endif
3509         llvm_unreachable(0);
3510       }
3511     }
3512   } else {
3513     // All arguments are treated the same.
3514     CCInfo.AnalyzeCallOperands(Outs, CC_PPC32_SVR4);
3515   }
3516
3517   // Assign locations to all of the outgoing aggregate by value arguments.
3518   SmallVector<CCValAssign, 16> ByValArgLocs;
3519   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3520                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
3521
3522   // Reserve stack space for the allocations in CCInfo.
3523   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
3524
3525   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC32_SVR4_ByVal);
3526
3527   // Size of the linkage area, parameter list area and the part of the local
3528   // space variable where copies of aggregates which are passed by value are
3529   // stored.
3530   unsigned NumBytes = CCByValInfo.getNextStackOffset();
3531
3532   // Calculate by how many bytes the stack has to be adjusted in case of tail
3533   // call optimization.
3534   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3535
3536   // Adjust the stack pointer for the new arguments...
3537   // These operations are automatically eliminated by the prolog/epilog pass
3538   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3539   SDValue CallSeqStart = Chain;
3540
3541   // Load the return address and frame pointer so it can be moved somewhere else
3542   // later.
3543   SDValue LROp, FPOp;
3544   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
3545                                        dl);
3546
3547   // Set up a copy of the stack pointer for use loading and storing any
3548   // arguments that may not fit in the registers available for argument
3549   // passing.
3550   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3551
3552   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3553   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3554   SmallVector<SDValue, 8> MemOpChains;
3555
3556   bool seenFloatArg = false;
3557   // Walk the register/memloc assignments, inserting copies/loads.
3558   for (unsigned i = 0, j = 0, e = ArgLocs.size();
3559        i != e;
3560        ++i) {
3561     CCValAssign &VA = ArgLocs[i];
3562     SDValue Arg = OutVals[i];
3563     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3564
3565     if (Flags.isByVal()) {
3566       // Argument is an aggregate which is passed by value, thus we need to
3567       // create a copy of it in the local variable space of the current stack
3568       // frame (which is the stack frame of the caller) and pass the address of
3569       // this copy to the callee.
3570       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
3571       CCValAssign &ByValVA = ByValArgLocs[j++];
3572       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
3573
3574       // Memory reserved in the local variable space of the callers stack frame.
3575       unsigned LocMemOffset = ByValVA.getLocMemOffset();
3576
3577       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3578       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3579
3580       // Create a copy of the argument in the local area of the current
3581       // stack frame.
3582       SDValue MemcpyCall =
3583         CreateCopyOfByValArgument(Arg, PtrOff,
3584                                   CallSeqStart.getNode()->getOperand(0),
3585                                   Flags, DAG, dl);
3586
3587       // This must go outside the CALLSEQ_START..END.
3588       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3589                            CallSeqStart.getNode()->getOperand(1));
3590       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3591                              NewCallSeqStart.getNode());
3592       Chain = CallSeqStart = NewCallSeqStart;
3593
3594       // Pass the address of the aggregate copy on the stack either in a
3595       // physical register or in the parameter list area of the current stack
3596       // frame to the callee.
3597       Arg = PtrOff;
3598     }
3599
3600     if (VA.isRegLoc()) {
3601       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3602       // Put argument in a physical register.
3603       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3604     } else {
3605       // Put argument in the parameter list area of the current stack frame.
3606       assert(VA.isMemLoc());
3607       unsigned LocMemOffset = VA.getLocMemOffset();
3608
3609       if (!isTailCall) {
3610         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3611         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3612
3613         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3614                                            MachinePointerInfo(),
3615                                            false, false, 0));
3616       } else {
3617         // Calculate and remember argument location.
3618         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3619                                  TailCallArguments);
3620       }
3621     }
3622   }
3623
3624   if (!MemOpChains.empty())
3625     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3626                         &MemOpChains[0], MemOpChains.size());
3627
3628   // Build a sequence of copy-to-reg nodes chained together with token chain
3629   // and flag operands which copy the outgoing args into the appropriate regs.
3630   SDValue InFlag;
3631   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3632     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3633                              RegsToPass[i].second, InFlag);
3634     InFlag = Chain.getValue(1);
3635   }
3636
3637   // Set CR bit 6 to true if this is a vararg call with floating args passed in
3638   // registers.
3639   if (isVarArg) {
3640     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3641     SDValue Ops[] = { Chain, InFlag };
3642
3643     Chain = DAG.getNode(seenFloatArg ? PPCISD::CR6SET : PPCISD::CR6UNSET,
3644                         dl, VTs, Ops, InFlag.getNode() ? 2 : 1);
3645
3646     InFlag = Chain.getValue(1);
3647   }
3648
3649   if (isTailCall)
3650     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3651                     false, TailCallArguments);
3652
3653   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3654                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3655                     Ins, InVals);
3656 }
3657
3658 // Copy an argument into memory, being careful to do this outside the
3659 // call sequence for the call to which the argument belongs.
3660 SDValue
3661 PPCTargetLowering::createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
3662                                               SDValue CallSeqStart,
3663                                               ISD::ArgFlagsTy Flags,
3664                                               SelectionDAG &DAG,
3665                                               DebugLoc dl) const {
3666   SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3667                         CallSeqStart.getNode()->getOperand(0),
3668                         Flags, DAG, dl);
3669   // The MEMCPY must go outside the CALLSEQ_START..END.
3670   SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3671                              CallSeqStart.getNode()->getOperand(1));
3672   DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3673                          NewCallSeqStart.getNode());
3674   return NewCallSeqStart;
3675 }
3676
3677 SDValue
3678 PPCTargetLowering::LowerCall_64SVR4(SDValue Chain, SDValue Callee,
3679                                     CallingConv::ID CallConv, bool isVarArg,
3680                                     bool isTailCall,
3681                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3682                                     const SmallVectorImpl<SDValue> &OutVals,
3683                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3684                                     DebugLoc dl, SelectionDAG &DAG,
3685                                     SmallVectorImpl<SDValue> &InVals) const {
3686
3687   unsigned NumOps = Outs.size();
3688
3689   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3690   unsigned PtrByteSize = 8;
3691
3692   MachineFunction &MF = DAG.getMachineFunction();
3693
3694   // Mark this function as potentially containing a function that contains a
3695   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3696   // and restoring the callers stack pointer in this functions epilog. This is
3697   // done because by tail calling the called function might overwrite the value
3698   // in this function's (MF) stack pointer stack slot 0(SP).
3699   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3700       CallConv == CallingConv::Fast)
3701     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3702
3703   unsigned nAltivecParamsAtEnd = 0;
3704
3705   // Count how many bytes are to be pushed on the stack, including the linkage
3706   // area, and parameter passing area.  We start with at least 48 bytes, which
3707   // is reserved space for [SP][CR][LR][3 x unused].
3708   // NOTE: For PPC64, nAltivecParamsAtEnd always remains zero as a result
3709   // of this call.
3710   unsigned NumBytes =
3711     CalculateParameterAndLinkageAreaSize(DAG, true, isVarArg, CallConv,
3712                                          Outs, OutVals, nAltivecParamsAtEnd);
3713
3714   // Calculate by how many bytes the stack has to be adjusted in case of tail
3715   // call optimization.
3716   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3717
3718   // To protect arguments on the stack from being clobbered in a tail call,
3719   // force all the loads to happen before doing any other lowering.
3720   if (isTailCall)
3721     Chain = DAG.getStackArgumentTokenFactor(Chain);
3722
3723   // Adjust the stack pointer for the new arguments...
3724   // These operations are automatically eliminated by the prolog/epilog pass
3725   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3726   SDValue CallSeqStart = Chain;
3727
3728   // Load the return address and frame pointer so it can be move somewhere else
3729   // later.
3730   SDValue LROp, FPOp;
3731   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3732                                        dl);
3733
3734   // Set up a copy of the stack pointer for use loading and storing any
3735   // arguments that may not fit in the registers available for argument
3736   // passing.
3737   SDValue StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3738
3739   // Figure out which arguments are going to go in registers, and which in
3740   // memory.  Also, if this is a vararg function, floating point operations
3741   // must be stored to our stack, and loaded into integer regs as well, if
3742   // any integer regs are available for argument passing.
3743   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
3744   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3745
3746   static const uint16_t GPR[] = {
3747     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3748     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3749   };
3750   static const uint16_t *FPR = GetFPR();
3751
3752   static const uint16_t VR[] = {
3753     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3754     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3755   };
3756   const unsigned NumGPRs = array_lengthof(GPR);
3757   const unsigned NumFPRs = 13;
3758   const unsigned NumVRs  = array_lengthof(VR);
3759
3760   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3761   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3762
3763   SmallVector<SDValue, 8> MemOpChains;
3764   for (unsigned i = 0; i != NumOps; ++i) {
3765     SDValue Arg = OutVals[i];
3766     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3767
3768     // PtrOff will be used to store the current argument to the stack if a
3769     // register cannot be found for it.
3770     SDValue PtrOff;
3771
3772     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3773
3774     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3775
3776     // Promote integers to 64-bit values.
3777     if (Arg.getValueType() == MVT::i32) {
3778       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3779       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3780       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3781     }
3782
3783     // FIXME memcpy is used way more than necessary.  Correctness first.
3784     // Note: "by value" is code for passing a structure by value, not
3785     // basic types.
3786     if (Flags.isByVal()) {
3787       // Note: Size includes alignment padding, so
3788       //   struct x { short a; char b; }
3789       // will have Size = 4.  With #pragma pack(1), it will have Size = 3.
3790       // These are the proper values we need for right-justifying the
3791       // aggregate in a parameter register.
3792       unsigned Size = Flags.getByValSize();
3793
3794       // An empty aggregate parameter takes up no storage and no
3795       // registers.
3796       if (Size == 0)
3797         continue;
3798
3799       // All aggregates smaller than 8 bytes must be passed right-justified.
3800       if (Size==1 || Size==2 || Size==4) {
3801         EVT VT = (Size==1) ? MVT::i8 : ((Size==2) ? MVT::i16 : MVT::i32);
3802         if (GPR_idx != NumGPRs) {
3803           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3804                                         MachinePointerInfo(), VT,
3805                                         false, false, 0);
3806           MemOpChains.push_back(Load.getValue(1));
3807           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3808
3809           ArgOffset += PtrByteSize;
3810           continue;
3811         }
3812       }
3813
3814       if (GPR_idx == NumGPRs && Size < 8) {
3815         SDValue Const = DAG.getConstant(PtrByteSize - Size,
3816                                         PtrOff.getValueType());
3817         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3818         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
3819                                                           CallSeqStart,
3820                                                           Flags, DAG, dl);
3821         ArgOffset += PtrByteSize;
3822         continue;
3823       }
3824       // Copy entire object into memory.  There are cases where gcc-generated
3825       // code assumes it is there, even if it could be put entirely into
3826       // registers.  (This is not what the doc says.)
3827
3828       // FIXME: The above statement is likely due to a misunderstanding of the
3829       // documents.  All arguments must be copied into the parameter area BY
3830       // THE CALLEE in the event that the callee takes the address of any
3831       // formal argument.  That has not yet been implemented.  However, it is
3832       // reasonable to use the stack area as a staging area for the register
3833       // load.
3834
3835       // Skip this for small aggregates, as we will use the same slot for a
3836       // right-justified copy, below.
3837       if (Size >= 8)
3838         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, PtrOff,
3839                                                           CallSeqStart,
3840                                                           Flags, DAG, dl);
3841
3842       // When a register is available, pass a small aggregate right-justified.
3843       if (Size < 8 && GPR_idx != NumGPRs) {
3844         // The easiest way to get this right-justified in a register
3845         // is to copy the structure into the rightmost portion of a
3846         // local variable slot, then load the whole slot into the
3847         // register.
3848         // FIXME: The memcpy seems to produce pretty awful code for
3849         // small aggregates, particularly for packed ones.
3850         // FIXME: It would be preferable to use the slot in the
3851         // parameter save area instead of a new local variable.
3852         SDValue Const = DAG.getConstant(8 - Size, PtrOff.getValueType());
3853         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3854         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
3855                                                           CallSeqStart,
3856                                                           Flags, DAG, dl);
3857
3858         // Load the slot into the register.
3859         SDValue Load = DAG.getLoad(PtrVT, dl, Chain, PtrOff,
3860                                    MachinePointerInfo(),
3861                                    false, false, false, 0);
3862         MemOpChains.push_back(Load.getValue(1));
3863         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3864
3865         // Done with this argument.
3866         ArgOffset += PtrByteSize;
3867         continue;
3868       }
3869
3870       // For aggregates larger than PtrByteSize, copy the pieces of the
3871       // object that fit into registers from the parameter save area.
3872       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3873         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3874         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3875         if (GPR_idx != NumGPRs) {
3876           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3877                                      MachinePointerInfo(),
3878                                      false, false, false, 0);
3879           MemOpChains.push_back(Load.getValue(1));
3880           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3881           ArgOffset += PtrByteSize;
3882         } else {
3883           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3884           break;
3885         }
3886       }
3887       continue;
3888     }
3889
3890     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3891     default: llvm_unreachable("Unexpected ValueType for argument!");
3892     case MVT::i32:
3893     case MVT::i64:
3894       if (GPR_idx != NumGPRs) {
3895         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3896       } else {
3897         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3898                          true, isTailCall, false, MemOpChains,
3899                          TailCallArguments, dl);
3900       }
3901       ArgOffset += PtrByteSize;
3902       break;
3903     case MVT::f32:
3904     case MVT::f64:
3905       if (FPR_idx != NumFPRs) {
3906         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3907
3908         if (isVarArg) {
3909           // A single float or an aggregate containing only a single float
3910           // must be passed right-justified in the stack doubleword, and
3911           // in the GPR, if one is available.
3912           SDValue StoreOff;
3913           if (Arg.getValueType().getSimpleVT().SimpleTy == MVT::f32) {
3914             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3915             StoreOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3916           } else
3917             StoreOff = PtrOff;
3918
3919           SDValue Store = DAG.getStore(Chain, dl, Arg, StoreOff,
3920                                        MachinePointerInfo(), false, false, 0);
3921           MemOpChains.push_back(Store);
3922
3923           // Float varargs are always shadowed in available integer registers
3924           if (GPR_idx != NumGPRs) {
3925             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3926                                        MachinePointerInfo(), false, false,
3927                                        false, 0);
3928             MemOpChains.push_back(Load.getValue(1));
3929             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3930           }
3931         } else if (GPR_idx != NumGPRs)
3932           // If we have any FPRs remaining, we may also have GPRs remaining.
3933           ++GPR_idx;
3934       } else {
3935         // Single-precision floating-point values are mapped to the
3936         // second (rightmost) word of the stack doubleword.
3937         if (Arg.getValueType() == MVT::f32) {
3938           SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3939           PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3940         }
3941
3942         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3943                          true, isTailCall, false, MemOpChains,
3944                          TailCallArguments, dl);
3945       }
3946       ArgOffset += 8;
3947       break;
3948     case MVT::v4f32:
3949     case MVT::v4i32:
3950     case MVT::v8i16:
3951     case MVT::v16i8:
3952       if (isVarArg) {
3953         // These go aligned on the stack, or in the corresponding R registers
3954         // when within range.  The Darwin PPC ABI doc claims they also go in
3955         // V registers; in fact gcc does this only for arguments that are
3956         // prototyped, not for those that match the ...  We do it for all
3957         // arguments, seems to work.
3958         while (ArgOffset % 16 !=0) {
3959           ArgOffset += PtrByteSize;
3960           if (GPR_idx != NumGPRs)
3961             GPR_idx++;
3962         }
3963         // We could elide this store in the case where the object fits
3964         // entirely in R registers.  Maybe later.
3965         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3966                             DAG.getConstant(ArgOffset, PtrVT));
3967         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3968                                      MachinePointerInfo(), false, false, 0);
3969         MemOpChains.push_back(Store);
3970         if (VR_idx != NumVRs) {
3971           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3972                                      MachinePointerInfo(),
3973                                      false, false, false, 0);
3974           MemOpChains.push_back(Load.getValue(1));
3975           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3976         }
3977         ArgOffset += 16;
3978         for (unsigned i=0; i<16; i+=PtrByteSize) {
3979           if (GPR_idx == NumGPRs)
3980             break;
3981           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3982                                   DAG.getConstant(i, PtrVT));
3983           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3984                                      false, false, false, 0);
3985           MemOpChains.push_back(Load.getValue(1));
3986           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3987         }
3988         break;
3989       }
3990
3991       // Non-varargs Altivec params generally go in registers, but have
3992       // stack space allocated at the end.
3993       if (VR_idx != NumVRs) {
3994         // Doesn't have GPR space allocated.
3995         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3996       } else {
3997         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3998                          true, isTailCall, true, MemOpChains,
3999                          TailCallArguments, dl);
4000         ArgOffset += 16;
4001       }
4002       break;
4003     }
4004   }
4005
4006   if (!MemOpChains.empty())
4007     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
4008                         &MemOpChains[0], MemOpChains.size());
4009
4010   // Check if this is an indirect call (MTCTR/BCTRL).
4011   // See PrepareCall() for more information about calls through function
4012   // pointers in the 64-bit SVR4 ABI.
4013   if (!isTailCall &&
4014       !dyn_cast<GlobalAddressSDNode>(Callee) &&
4015       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
4016       !isBLACompatibleAddress(Callee, DAG)) {
4017     // Load r2 into a virtual register and store it to the TOC save area.
4018     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
4019     // TOC save area offset.
4020     SDValue PtrOff = DAG.getIntPtrConstant(40);
4021     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
4022     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
4023                          false, false, 0);
4024     // R12 must contain the address of an indirect callee.  This does not
4025     // mean the MTCTR instruction must use R12; it's easier to model this
4026     // as an extra parameter, so do that.
4027     RegsToPass.push_back(std::make_pair((unsigned)PPC::X12, Callee));
4028   }
4029
4030   // Build a sequence of copy-to-reg nodes chained together with token chain
4031   // and flag operands which copy the outgoing args into the appropriate regs.
4032   SDValue InFlag;
4033   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
4034     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
4035                              RegsToPass[i].second, InFlag);
4036     InFlag = Chain.getValue(1);
4037   }
4038
4039   if (isTailCall)
4040     PrepareTailCall(DAG, InFlag, Chain, dl, true, SPDiff, NumBytes, LROp,
4041                     FPOp, true, TailCallArguments);
4042
4043   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
4044                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
4045                     Ins, InVals);
4046 }
4047
4048 SDValue
4049 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
4050                                     CallingConv::ID CallConv, bool isVarArg,
4051                                     bool isTailCall,
4052                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
4053                                     const SmallVectorImpl<SDValue> &OutVals,
4054                                     const SmallVectorImpl<ISD::InputArg> &Ins,
4055                                     DebugLoc dl, SelectionDAG &DAG,
4056                                     SmallVectorImpl<SDValue> &InVals) const {
4057
4058   unsigned NumOps = Outs.size();
4059
4060   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4061   bool isPPC64 = PtrVT == MVT::i64;
4062   unsigned PtrByteSize = isPPC64 ? 8 : 4;
4063
4064   MachineFunction &MF = DAG.getMachineFunction();
4065
4066   // Mark this function as potentially containing a function that contains a
4067   // tail call. As a consequence the frame pointer will be used for dynamicalloc
4068   // and restoring the callers stack pointer in this functions epilog. This is
4069   // done because by tail calling the called function might overwrite the value
4070   // in this function's (MF) stack pointer stack slot 0(SP).
4071   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
4072       CallConv == CallingConv::Fast)
4073     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
4074
4075   unsigned nAltivecParamsAtEnd = 0;
4076
4077   // Count how many bytes are to be pushed on the stack, including the linkage
4078   // area, and parameter passing area.  We start with 24/48 bytes, which is
4079   // prereserved space for [SP][CR][LR][3 x unused].
4080   unsigned NumBytes =
4081     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
4082                                          Outs, OutVals,
4083                                          nAltivecParamsAtEnd);
4084
4085   // Calculate by how many bytes the stack has to be adjusted in case of tail
4086   // call optimization.
4087   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
4088
4089   // To protect arguments on the stack from being clobbered in a tail call,
4090   // force all the loads to happen before doing any other lowering.
4091   if (isTailCall)
4092     Chain = DAG.getStackArgumentTokenFactor(Chain);
4093
4094   // Adjust the stack pointer for the new arguments...
4095   // These operations are automatically eliminated by the prolog/epilog pass
4096   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
4097   SDValue CallSeqStart = Chain;
4098
4099   // Load the return address and frame pointer so it can be move somewhere else
4100   // later.
4101   SDValue LROp, FPOp;
4102   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
4103                                        dl);
4104
4105   // Set up a copy of the stack pointer for use loading and storing any
4106   // arguments that may not fit in the registers available for argument
4107   // passing.
4108   SDValue StackPtr;
4109   if (isPPC64)
4110     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
4111   else
4112     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
4113
4114   // Figure out which arguments are going to go in registers, and which in
4115   // memory.  Also, if this is a vararg function, floating point operations
4116   // must be stored to our stack, and loaded into integer regs as well, if
4117   // any integer regs are available for argument passing.
4118   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
4119   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
4120
4121   static const uint16_t GPR_32[] = {           // 32-bit registers.
4122     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
4123     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
4124   };
4125   static const uint16_t GPR_64[] = {           // 64-bit registers.
4126     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
4127     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
4128   };
4129   static const uint16_t *FPR = GetFPR();
4130
4131   static const uint16_t VR[] = {
4132     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
4133     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
4134   };
4135   const unsigned NumGPRs = array_lengthof(GPR_32);
4136   const unsigned NumFPRs = 13;
4137   const unsigned NumVRs  = array_lengthof(VR);
4138
4139   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
4140
4141   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
4142   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
4143
4144   SmallVector<SDValue, 8> MemOpChains;
4145   for (unsigned i = 0; i != NumOps; ++i) {
4146     SDValue Arg = OutVals[i];
4147     ISD::ArgFlagsTy Flags = Outs[i].Flags;
4148
4149     // PtrOff will be used to store the current argument to the stack if a
4150     // register cannot be found for it.
4151     SDValue PtrOff;
4152
4153     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
4154
4155     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
4156
4157     // On PPC64, promote integers to 64-bit values.
4158     if (isPPC64 && Arg.getValueType() == MVT::i32) {
4159       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
4160       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4161       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
4162     }
4163
4164     // FIXME memcpy is used way more than necessary.  Correctness first.
4165     // Note: "by value" is code for passing a structure by value, not
4166     // basic types.
4167     if (Flags.isByVal()) {
4168       unsigned Size = Flags.getByValSize();
4169       // Very small objects are passed right-justified.  Everything else is
4170       // passed left-justified.
4171       if (Size==1 || Size==2) {
4172         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
4173         if (GPR_idx != NumGPRs) {
4174           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
4175                                         MachinePointerInfo(), VT,
4176                                         false, false, 0);
4177           MemOpChains.push_back(Load.getValue(1));
4178           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4179
4180           ArgOffset += PtrByteSize;
4181         } else {
4182           SDValue Const = DAG.getConstant(PtrByteSize - Size,
4183                                           PtrOff.getValueType());
4184           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
4185           Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
4186                                                             CallSeqStart,
4187                                                             Flags, DAG, dl);
4188           ArgOffset += PtrByteSize;
4189         }
4190         continue;
4191       }
4192       // Copy entire object into memory.  There are cases where gcc-generated
4193       // code assumes it is there, even if it could be put entirely into
4194       // registers.  (This is not what the doc says.)
4195       Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, PtrOff,
4196                                                         CallSeqStart,
4197                                                         Flags, DAG, dl);
4198
4199       // For small aggregates (Darwin only) and aggregates >= PtrByteSize,
4200       // copy the pieces of the object that fit into registers from the
4201       // parameter save area.
4202       for (unsigned j=0; j<Size; j+=PtrByteSize) {
4203         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
4204         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
4205         if (GPR_idx != NumGPRs) {
4206           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
4207                                      MachinePointerInfo(),
4208                                      false, false, false, 0);
4209           MemOpChains.push_back(Load.getValue(1));
4210           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4211           ArgOffset += PtrByteSize;
4212         } else {
4213           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
4214           break;
4215         }
4216       }
4217       continue;
4218     }
4219
4220     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
4221     default: llvm_unreachable("Unexpected ValueType for argument!");
4222     case MVT::i32:
4223     case MVT::i64:
4224       if (GPR_idx != NumGPRs) {
4225         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
4226       } else {
4227         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4228                          isPPC64, isTailCall, false, MemOpChains,
4229                          TailCallArguments, dl);
4230       }
4231       ArgOffset += PtrByteSize;
4232       break;
4233     case MVT::f32:
4234     case MVT::f64:
4235       if (FPR_idx != NumFPRs) {
4236         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
4237
4238         if (isVarArg) {
4239           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
4240                                        MachinePointerInfo(), false, false, 0);
4241           MemOpChains.push_back(Store);
4242
4243           // Float varargs are always shadowed in available integer registers
4244           if (GPR_idx != NumGPRs) {
4245             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
4246                                        MachinePointerInfo(), false, false,
4247                                        false, 0);
4248             MemOpChains.push_back(Load.getValue(1));
4249             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4250           }
4251           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
4252             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
4253             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
4254             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
4255                                        MachinePointerInfo(),
4256                                        false, false, false, 0);
4257             MemOpChains.push_back(Load.getValue(1));
4258             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4259           }
4260         } else {
4261           // If we have any FPRs remaining, we may also have GPRs remaining.
4262           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
4263           // GPRs.
4264           if (GPR_idx != NumGPRs)
4265             ++GPR_idx;
4266           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
4267               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
4268             ++GPR_idx;
4269         }
4270       } else
4271         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4272                          isPPC64, isTailCall, false, MemOpChains,
4273                          TailCallArguments, dl);
4274       if (isPPC64)
4275         ArgOffset += 8;
4276       else
4277         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
4278       break;
4279     case MVT::v4f32:
4280     case MVT::v4i32:
4281     case MVT::v8i16:
4282     case MVT::v16i8:
4283       if (isVarArg) {
4284         // These go aligned on the stack, or in the corresponding R registers
4285         // when within range.  The Darwin PPC ABI doc claims they also go in
4286         // V registers; in fact gcc does this only for arguments that are
4287         // prototyped, not for those that match the ...  We do it for all
4288         // arguments, seems to work.
4289         while (ArgOffset % 16 !=0) {
4290           ArgOffset += PtrByteSize;
4291           if (GPR_idx != NumGPRs)
4292             GPR_idx++;
4293         }
4294         // We could elide this store in the case where the object fits
4295         // entirely in R registers.  Maybe later.
4296         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
4297                             DAG.getConstant(ArgOffset, PtrVT));
4298         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
4299                                      MachinePointerInfo(), false, false, 0);
4300         MemOpChains.push_back(Store);
4301         if (VR_idx != NumVRs) {
4302           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
4303                                      MachinePointerInfo(),
4304                                      false, false, false, 0);
4305           MemOpChains.push_back(Load.getValue(1));
4306           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
4307         }
4308         ArgOffset += 16;
4309         for (unsigned i=0; i<16; i+=PtrByteSize) {
4310           if (GPR_idx == NumGPRs)
4311             break;
4312           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
4313                                   DAG.getConstant(i, PtrVT));
4314           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
4315                                      false, false, false, 0);
4316           MemOpChains.push_back(Load.getValue(1));
4317           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4318         }
4319         break;
4320       }
4321
4322       // Non-varargs Altivec params generally go in registers, but have
4323       // stack space allocated at the end.
4324       if (VR_idx != NumVRs) {
4325         // Doesn't have GPR space allocated.
4326         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
4327       } else if (nAltivecParamsAtEnd==0) {
4328         // We are emitting Altivec params in order.
4329         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4330                          isPPC64, isTailCall, true, MemOpChains,
4331                          TailCallArguments, dl);
4332         ArgOffset += 16;
4333       }
4334       break;
4335     }
4336   }
4337   // If all Altivec parameters fit in registers, as they usually do,
4338   // they get stack space following the non-Altivec parameters.  We
4339   // don't track this here because nobody below needs it.
4340   // If there are more Altivec parameters than fit in registers emit
4341   // the stores here.
4342   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
4343     unsigned j = 0;
4344     // Offset is aligned; skip 1st 12 params which go in V registers.
4345     ArgOffset = ((ArgOffset+15)/16)*16;
4346     ArgOffset += 12*16;
4347     for (unsigned i = 0; i != NumOps; ++i) {
4348       SDValue Arg = OutVals[i];
4349       EVT ArgType = Outs[i].VT;
4350       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
4351           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
4352         if (++j > NumVRs) {
4353           SDValue PtrOff;
4354           // We are emitting Altivec params in order.
4355           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4356                            isPPC64, isTailCall, true, MemOpChains,
4357                            TailCallArguments, dl);
4358           ArgOffset += 16;
4359         }
4360       }
4361     }
4362   }
4363
4364   if (!MemOpChains.empty())
4365     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
4366                         &MemOpChains[0], MemOpChains.size());
4367
4368   // On Darwin, R12 must contain the address of an indirect callee.  This does
4369   // not mean the MTCTR instruction must use R12; it's easier to model this as
4370   // an extra parameter, so do that.
4371   if (!isTailCall &&
4372       !dyn_cast<GlobalAddressSDNode>(Callee) &&
4373       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
4374       !isBLACompatibleAddress(Callee, DAG))
4375     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
4376                                                    PPC::R12), Callee));
4377
4378   // Build a sequence of copy-to-reg nodes chained together with token chain
4379   // and flag operands which copy the outgoing args into the appropriate regs.
4380   SDValue InFlag;
4381   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
4382     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
4383                              RegsToPass[i].second, InFlag);
4384     InFlag = Chain.getValue(1);
4385   }
4386
4387   if (isTailCall)
4388     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
4389                     FPOp, true, TailCallArguments);
4390
4391   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
4392                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
4393                     Ins, InVals);
4394 }
4395
4396 bool
4397 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
4398                                   MachineFunction &MF, bool isVarArg,
4399                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
4400                                   LLVMContext &Context) const {
4401   SmallVector<CCValAssign, 16> RVLocs;
4402   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
4403                  RVLocs, Context);
4404   return CCInfo.CheckReturn(Outs, RetCC_PPC);
4405 }
4406
4407 SDValue
4408 PPCTargetLowering::LowerReturn(SDValue Chain,
4409                                CallingConv::ID CallConv, bool isVarArg,
4410                                const SmallVectorImpl<ISD::OutputArg> &Outs,
4411                                const SmallVectorImpl<SDValue> &OutVals,
4412                                DebugLoc dl, SelectionDAG &DAG) const {
4413
4414   SmallVector<CCValAssign, 16> RVLocs;
4415   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
4416                  getTargetMachine(), RVLocs, *DAG.getContext());
4417   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
4418
4419   SDValue Flag;
4420   SmallVector<SDValue, 4> RetOps(1, Chain);
4421
4422   // Copy the result values into the output registers.
4423   for (unsigned i = 0; i != RVLocs.size(); ++i) {
4424     CCValAssign &VA = RVLocs[i];
4425     assert(VA.isRegLoc() && "Can only return in registers!");
4426
4427     SDValue Arg = OutVals[i];
4428
4429     switch (VA.getLocInfo()) {
4430     default: llvm_unreachable("Unknown loc info!");
4431     case CCValAssign::Full: break;
4432     case CCValAssign::AExt:
4433       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
4434       break;
4435     case CCValAssign::ZExt:
4436       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
4437       break;
4438     case CCValAssign::SExt:
4439       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
4440       break;
4441     }
4442
4443     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
4444     Flag = Chain.getValue(1);
4445     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
4446   }
4447
4448   RetOps[0] = Chain;  // Update chain.
4449
4450   // Add the flag if we have it.
4451   if (Flag.getNode())
4452     RetOps.push_back(Flag);
4453
4454   return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other,
4455                      &RetOps[0], RetOps.size());
4456 }
4457
4458 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
4459                                    const PPCSubtarget &Subtarget) const {
4460   // When we pop the dynamic allocation we need to restore the SP link.
4461   DebugLoc dl = Op.getDebugLoc();
4462
4463   // Get the corect type for pointers.
4464   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4465
4466   // Construct the stack pointer operand.
4467   bool isPPC64 = Subtarget.isPPC64();
4468   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
4469   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
4470
4471   // Get the operands for the STACKRESTORE.
4472   SDValue Chain = Op.getOperand(0);
4473   SDValue SaveSP = Op.getOperand(1);
4474
4475   // Load the old link SP.
4476   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
4477                                    MachinePointerInfo(),
4478                                    false, false, false, 0);
4479
4480   // Restore the stack pointer.
4481   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
4482
4483   // Store the old link SP.
4484   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
4485                       false, false, 0);
4486 }
4487
4488
4489
4490 SDValue
4491 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
4492   MachineFunction &MF = DAG.getMachineFunction();
4493   bool isPPC64 = PPCSubTarget.isPPC64();
4494   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4495   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4496
4497   // Get current frame pointer save index.  The users of this index will be
4498   // primarily DYNALLOC instructions.
4499   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4500   int RASI = FI->getReturnAddrSaveIndex();
4501
4502   // If the frame pointer save index hasn't been defined yet.
4503   if (!RASI) {
4504     // Find out what the fix offset of the frame pointer save area.
4505     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
4506     // Allocate the frame index for frame pointer save area.
4507     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
4508     // Save the result.
4509     FI->setReturnAddrSaveIndex(RASI);
4510   }
4511   return DAG.getFrameIndex(RASI, PtrVT);
4512 }
4513
4514 SDValue
4515 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
4516   MachineFunction &MF = DAG.getMachineFunction();
4517   bool isPPC64 = PPCSubTarget.isPPC64();
4518   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4519   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4520
4521   // Get current frame pointer save index.  The users of this index will be
4522   // primarily DYNALLOC instructions.
4523   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4524   int FPSI = FI->getFramePointerSaveIndex();
4525
4526   // If the frame pointer save index hasn't been defined yet.
4527   if (!FPSI) {
4528     // Find out what the fix offset of the frame pointer save area.
4529     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
4530                                                            isDarwinABI);
4531
4532     // Allocate the frame index for frame pointer save area.
4533     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
4534     // Save the result.
4535     FI->setFramePointerSaveIndex(FPSI);
4536   }
4537   return DAG.getFrameIndex(FPSI, PtrVT);
4538 }
4539
4540 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
4541                                          SelectionDAG &DAG,
4542                                          const PPCSubtarget &Subtarget) const {
4543   // Get the inputs.
4544   SDValue Chain = Op.getOperand(0);
4545   SDValue Size  = Op.getOperand(1);
4546   DebugLoc dl = Op.getDebugLoc();
4547
4548   // Get the corect type for pointers.
4549   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4550   // Negate the size.
4551   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
4552                                   DAG.getConstant(0, PtrVT), Size);
4553   // Construct a node for the frame pointer save index.
4554   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
4555   // Build a DYNALLOC node.
4556   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
4557   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
4558   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
4559 }
4560
4561 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
4562 /// possible.
4563 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
4564   // Not FP? Not a fsel.
4565   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
4566       !Op.getOperand(2).getValueType().isFloatingPoint())
4567     return Op;
4568
4569   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
4570
4571   // Cannot handle SETEQ/SETNE.
4572   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
4573
4574   EVT ResVT = Op.getValueType();
4575   EVT CmpVT = Op.getOperand(0).getValueType();
4576   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4577   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
4578   DebugLoc dl = Op.getDebugLoc();
4579
4580   // If the RHS of the comparison is a 0.0, we don't need to do the
4581   // subtraction at all.
4582   if (isFloatingPointZero(RHS))
4583     switch (CC) {
4584     default: break;       // SETUO etc aren't handled by fsel.
4585     case ISD::SETULT:
4586     case ISD::SETLT:
4587       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4588     case ISD::SETOGE:
4589     case ISD::SETGE:
4590       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4591         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4592       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
4593     case ISD::SETUGT:
4594     case ISD::SETGT:
4595       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4596     case ISD::SETOLE:
4597     case ISD::SETLE:
4598       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4599         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4600       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
4601                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
4602     }
4603
4604   SDValue Cmp;
4605   switch (CC) {
4606   default: break;       // SETUO etc aren't handled by fsel.
4607   case ISD::SETULT:
4608   case ISD::SETLT:
4609     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4610     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4611       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4612       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4613   case ISD::SETOGE:
4614   case ISD::SETGE:
4615     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4616     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4617       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4618       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4619   case ISD::SETUGT:
4620   case ISD::SETGT:
4621     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4622     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4623       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4624       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4625   case ISD::SETOLE:
4626   case ISD::SETLE:
4627     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4628     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4629       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4630       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4631   }
4632   return Op;
4633 }
4634
4635 // FIXME: Split this code up when LegalizeDAGTypes lands.
4636 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
4637                                            DebugLoc dl) const {
4638   assert(Op.getOperand(0).getValueType().isFloatingPoint());
4639   SDValue Src = Op.getOperand(0);
4640   if (Src.getValueType() == MVT::f32)
4641     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
4642
4643   SDValue Tmp;
4644   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4645   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
4646   case MVT::i32:
4647     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
4648                                                          PPCISD::FCTIDZ,
4649                       dl, MVT::f64, Src);
4650     break;
4651   case MVT::i64:
4652     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
4653     break;
4654   }
4655
4656   // Convert the FP value to an int value through memory.
4657   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
4658
4659   // Emit a store to the stack slot.
4660   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
4661                                MachinePointerInfo(), false, false, 0);
4662
4663   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
4664   // add in a bias.
4665   if (Op.getValueType() == MVT::i32)
4666     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
4667                         DAG.getConstant(4, FIPtr.getValueType()));
4668   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
4669                      false, false, false, 0);
4670 }
4671
4672 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
4673                                            SelectionDAG &DAG) const {
4674   DebugLoc dl = Op.getDebugLoc();
4675   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
4676   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
4677     return SDValue();
4678
4679   if (Op.getOperand(0).getValueType() == MVT::i64) {
4680     SDValue SINT = Op.getOperand(0);
4681     // When converting to single-precision, we actually need to convert
4682     // to double-precision first and then round to single-precision.
4683     // To avoid double-rounding effects during that operation, we have
4684     // to prepare the input operand.  Bits that might be truncated when
4685     // converting to double-precision are replaced by a bit that won't
4686     // be lost at this stage, but is below the single-precision rounding
4687     // position.
4688     //
4689     // However, if -enable-unsafe-fp-math is in effect, accept double
4690     // rounding to avoid the extra overhead.
4691     if (Op.getValueType() == MVT::f32 &&
4692         !DAG.getTarget().Options.UnsafeFPMath) {
4693
4694       // Twiddle input to make sure the low 11 bits are zero.  (If this
4695       // is the case, we are guaranteed the value will fit into the 53 bit
4696       // mantissa of an IEEE double-precision value without rounding.)
4697       // If any of those low 11 bits were not zero originally, make sure
4698       // bit 12 (value 2048) is set instead, so that the final rounding
4699       // to single-precision gets the correct result.
4700       SDValue Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4701                                   SINT, DAG.getConstant(2047, MVT::i64));
4702       Round = DAG.getNode(ISD::ADD, dl, MVT::i64,
4703                           Round, DAG.getConstant(2047, MVT::i64));
4704       Round = DAG.getNode(ISD::OR, dl, MVT::i64, Round, SINT);
4705       Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4706                           Round, DAG.getConstant(-2048, MVT::i64));
4707
4708       // However, we cannot use that value unconditionally: if the magnitude
4709       // of the input value is small, the bit-twiddling we did above might
4710       // end up visibly changing the output.  Fortunately, in that case, we
4711       // don't need to twiddle bits since the original input will convert
4712       // exactly to double-precision floating-point already.  Therefore,
4713       // construct a conditional to use the original value if the top 11
4714       // bits are all sign-bit copies, and use the rounded value computed
4715       // above otherwise.
4716       SDValue Cond = DAG.getNode(ISD::SRA, dl, MVT::i64,
4717                                  SINT, DAG.getConstant(53, MVT::i32));
4718       Cond = DAG.getNode(ISD::ADD, dl, MVT::i64,
4719                          Cond, DAG.getConstant(1, MVT::i64));
4720       Cond = DAG.getSetCC(dl, MVT::i32,
4721                           Cond, DAG.getConstant(1, MVT::i64), ISD::SETUGT);
4722
4723       SINT = DAG.getNode(ISD::SELECT, dl, MVT::i64, Cond, Round, SINT);
4724     }
4725     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, SINT);
4726     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
4727     if (Op.getValueType() == MVT::f32)
4728       FP = DAG.getNode(ISD::FP_ROUND, dl,
4729                        MVT::f32, FP, DAG.getIntPtrConstant(0));
4730     return FP;
4731   }
4732
4733   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
4734          "Unhandled SINT_TO_FP type in custom expander!");
4735   // Since we only generate this in 64-bit mode, we can take advantage of
4736   // 64-bit registers.  In particular, sign extend the input value into the
4737   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
4738   // then lfd it and fcfid it.
4739   MachineFunction &MF = DAG.getMachineFunction();
4740   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
4741   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
4742   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4743   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4744
4745   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
4746                                 Op.getOperand(0));
4747
4748   // STD the extended value into the stack slot.
4749   MachineMemOperand *MMO =
4750     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
4751                             MachineMemOperand::MOStore, 8, 8);
4752   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
4753   SDValue Store =
4754     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
4755                             Ops, 4, MVT::i64, MMO);
4756   // Load the value as a double.
4757   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
4758                            false, false, false, 0);
4759
4760   // FCFID it and return it.
4761   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
4762   if (Op.getValueType() == MVT::f32)
4763     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
4764   return FP;
4765 }
4766
4767 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4768                                             SelectionDAG &DAG) const {
4769   DebugLoc dl = Op.getDebugLoc();
4770   /*
4771    The rounding mode is in bits 30:31 of FPSR, and has the following
4772    settings:
4773      00 Round to nearest
4774      01 Round to 0
4775      10 Round to +inf
4776      11 Round to -inf
4777
4778   FLT_ROUNDS, on the other hand, expects the following:
4779     -1 Undefined
4780      0 Round to 0
4781      1 Round to nearest
4782      2 Round to +inf
4783      3 Round to -inf
4784
4785   To perform the conversion, we do:
4786     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
4787   */
4788
4789   MachineFunction &MF = DAG.getMachineFunction();
4790   EVT VT = Op.getValueType();
4791   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4792   SDValue MFFSreg, InFlag;
4793
4794   // Save FP Control Word to register
4795   EVT NodeTys[] = {
4796     MVT::f64,    // return register
4797     MVT::Glue    // unused in this context
4798   };
4799   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4800
4801   // Save FP register to stack slot
4802   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
4803   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
4804   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
4805                                StackSlot, MachinePointerInfo(), false, false,0);
4806
4807   // Load FP Control Word from low 32 bits of stack slot.
4808   SDValue Four = DAG.getConstant(4, PtrVT);
4809   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
4810   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
4811                             false, false, false, 0);
4812
4813   // Transform as necessary
4814   SDValue CWD1 =
4815     DAG.getNode(ISD::AND, dl, MVT::i32,
4816                 CWD, DAG.getConstant(3, MVT::i32));
4817   SDValue CWD2 =
4818     DAG.getNode(ISD::SRL, dl, MVT::i32,
4819                 DAG.getNode(ISD::AND, dl, MVT::i32,
4820                             DAG.getNode(ISD::XOR, dl, MVT::i32,
4821                                         CWD, DAG.getConstant(3, MVT::i32)),
4822                             DAG.getConstant(3, MVT::i32)),
4823                 DAG.getConstant(1, MVT::i32));
4824
4825   SDValue RetVal =
4826     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
4827
4828   return DAG.getNode((VT.getSizeInBits() < 16 ?
4829                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
4830 }
4831
4832 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4833   EVT VT = Op.getValueType();
4834   unsigned BitWidth = VT.getSizeInBits();
4835   DebugLoc dl = Op.getDebugLoc();
4836   assert(Op.getNumOperands() == 3 &&
4837          VT == Op.getOperand(1).getValueType() &&
4838          "Unexpected SHL!");
4839
4840   // Expand into a bunch of logical ops.  Note that these ops
4841   // depend on the PPC behavior for oversized shift amounts.
4842   SDValue Lo = Op.getOperand(0);
4843   SDValue Hi = Op.getOperand(1);
4844   SDValue Amt = Op.getOperand(2);
4845   EVT AmtVT = Amt.getValueType();
4846
4847   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4848                              DAG.getConstant(BitWidth, AmtVT), Amt);
4849   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
4850   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
4851   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
4852   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4853                              DAG.getConstant(-BitWidth, AmtVT));
4854   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
4855   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4856   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
4857   SDValue OutOps[] = { OutLo, OutHi };
4858   return DAG.getMergeValues(OutOps, 2, dl);
4859 }
4860
4861 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4862   EVT VT = Op.getValueType();
4863   DebugLoc dl = Op.getDebugLoc();
4864   unsigned BitWidth = VT.getSizeInBits();
4865   assert(Op.getNumOperands() == 3 &&
4866          VT == Op.getOperand(1).getValueType() &&
4867          "Unexpected SRL!");
4868
4869   // Expand into a bunch of logical ops.  Note that these ops
4870   // depend on the PPC behavior for oversized shift amounts.
4871   SDValue Lo = Op.getOperand(0);
4872   SDValue Hi = Op.getOperand(1);
4873   SDValue Amt = Op.getOperand(2);
4874   EVT AmtVT = Amt.getValueType();
4875
4876   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4877                              DAG.getConstant(BitWidth, AmtVT), Amt);
4878   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4879   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4880   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4881   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4882                              DAG.getConstant(-BitWidth, AmtVT));
4883   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
4884   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4885   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
4886   SDValue OutOps[] = { OutLo, OutHi };
4887   return DAG.getMergeValues(OutOps, 2, dl);
4888 }
4889
4890 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
4891   DebugLoc dl = Op.getDebugLoc();
4892   EVT VT = Op.getValueType();
4893   unsigned BitWidth = VT.getSizeInBits();
4894   assert(Op.getNumOperands() == 3 &&
4895          VT == Op.getOperand(1).getValueType() &&
4896          "Unexpected SRA!");
4897
4898   // Expand into a bunch of logical ops, followed by a select_cc.
4899   SDValue Lo = Op.getOperand(0);
4900   SDValue Hi = Op.getOperand(1);
4901   SDValue Amt = Op.getOperand(2);
4902   EVT AmtVT = Amt.getValueType();
4903
4904   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4905                              DAG.getConstant(BitWidth, AmtVT), Amt);
4906   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4907   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4908   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4909   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4910                              DAG.getConstant(-BitWidth, AmtVT));
4911   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
4912   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
4913   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
4914                                   Tmp4, Tmp6, ISD::SETLE);
4915   SDValue OutOps[] = { OutLo, OutHi };
4916   return DAG.getMergeValues(OutOps, 2, dl);
4917 }
4918
4919 //===----------------------------------------------------------------------===//
4920 // Vector related lowering.
4921 //
4922
4923 /// BuildSplatI - Build a canonical splati of Val with an element size of
4924 /// SplatSize.  Cast the result to VT.
4925 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
4926                              SelectionDAG &DAG, DebugLoc dl) {
4927   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
4928
4929   static const EVT VTys[] = { // canonical VT to use for each size.
4930     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
4931   };
4932
4933   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
4934
4935   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
4936   if (Val == -1)
4937     SplatSize = 1;
4938
4939   EVT CanonicalVT = VTys[SplatSize-1];
4940
4941   // Build a canonical splat for this value.
4942   SDValue Elt = DAG.getConstant(Val, MVT::i32);
4943   SmallVector<SDValue, 8> Ops;
4944   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
4945   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
4946                               &Ops[0], Ops.size());
4947   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
4948 }
4949
4950 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
4951 /// specified intrinsic ID.
4952 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
4953                                 SelectionDAG &DAG, DebugLoc dl,
4954                                 EVT DestVT = MVT::Other) {
4955   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
4956   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4957                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
4958 }
4959
4960 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
4961 /// specified intrinsic ID.
4962 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
4963                                 SDValue Op2, SelectionDAG &DAG,
4964                                 DebugLoc dl, EVT DestVT = MVT::Other) {
4965   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
4966   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4967                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
4968 }
4969
4970
4971 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
4972 /// amount.  The result has the specified value type.
4973 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
4974                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4975   // Force LHS/RHS to be the right type.
4976   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
4977   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
4978
4979   int Ops[16];
4980   for (unsigned i = 0; i != 16; ++i)
4981     Ops[i] = i + Amt;
4982   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
4983   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4984 }
4985
4986 // If this is a case we can't handle, return null and let the default
4987 // expansion code take care of it.  If we CAN select this case, and if it
4988 // selects to a single instruction, return Op.  Otherwise, if we can codegen
4989 // this case more efficiently than a constant pool load, lower it to the
4990 // sequence of ops that should be used.
4991 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
4992                                              SelectionDAG &DAG) const {
4993   DebugLoc dl = Op.getDebugLoc();
4994   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4995   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
4996
4997   // Check if this is a splat of a constant value.
4998   APInt APSplatBits, APSplatUndef;
4999   unsigned SplatBitSize;
5000   bool HasAnyUndefs;
5001   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
5002                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
5003     return SDValue();
5004
5005   unsigned SplatBits = APSplatBits.getZExtValue();
5006   unsigned SplatUndef = APSplatUndef.getZExtValue();
5007   unsigned SplatSize = SplatBitSize / 8;
5008
5009   // First, handle single instruction cases.
5010
5011   // All zeros?
5012   if (SplatBits == 0) {
5013     // Canonicalize all zero vectors to be v4i32.
5014     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
5015       SDValue Z = DAG.getConstant(0, MVT::i32);
5016       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
5017       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
5018     }
5019     return Op;
5020   }
5021
5022   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
5023   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
5024                     (32-SplatBitSize));
5025   if (SextVal >= -16 && SextVal <= 15)
5026     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
5027
5028
5029   // Two instruction sequences.
5030
5031   // If this value is in the range [-32,30] and is even, use:
5032   //     VSPLTI[bhw](val/2) + VSPLTI[bhw](val/2)
5033   // If this value is in the range [17,31] and is odd, use:
5034   //     VSPLTI[bhw](val-16) - VSPLTI[bhw](-16)
5035   // If this value is in the range [-31,-17] and is odd, use:
5036   //     VSPLTI[bhw](val+16) + VSPLTI[bhw](-16)
5037   // Note the last two are three-instruction sequences.
5038   if (SextVal >= -32 && SextVal <= 31) {
5039     // To avoid having these optimizations undone by constant folding,
5040     // we convert to a pseudo that will be expanded later into one of
5041     // the above forms.
5042     SDValue Elt = DAG.getConstant(SextVal, MVT::i32);
5043     EVT VT = Op.getValueType();
5044     int Size = VT == MVT::v16i8 ? 1 : (VT == MVT::v8i16 ? 2 : 4);
5045     SDValue EltSize = DAG.getConstant(Size, MVT::i32);
5046     return DAG.getNode(PPCISD::VADD_SPLAT, dl, VT, Elt, EltSize);
5047   }
5048
5049   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
5050   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
5051   // for fneg/fabs.
5052   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
5053     // Make -1 and vspltisw -1:
5054     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
5055
5056     // Make the VSLW intrinsic, computing 0x8000_0000.
5057     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
5058                                    OnesV, DAG, dl);
5059
5060     // xor by OnesV to invert it.
5061     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
5062     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5063   }
5064
5065   // Check to see if this is a wide variety of vsplti*, binop self cases.
5066   static const signed char SplatCsts[] = {
5067     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
5068     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
5069   };
5070
5071   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
5072     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
5073     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
5074     int i = SplatCsts[idx];
5075
5076     // Figure out what shift amount will be used by altivec if shifted by i in
5077     // this splat size.
5078     unsigned TypeShiftAmt = i & (SplatBitSize-1);
5079
5080     // vsplti + shl self.
5081     if (SextVal == (int)((unsigned)i << TypeShiftAmt)) {
5082       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
5083       static const unsigned IIDs[] = { // Intrinsic to use for each size.
5084         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
5085         Intrinsic::ppc_altivec_vslw
5086       };
5087       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
5088       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5089     }
5090
5091     // vsplti + srl self.
5092     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
5093       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
5094       static const unsigned IIDs[] = { // Intrinsic to use for each size.
5095         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
5096         Intrinsic::ppc_altivec_vsrw
5097       };
5098       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
5099       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5100     }
5101
5102     // vsplti + sra self.
5103     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
5104       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
5105       static const unsigned IIDs[] = { // Intrinsic to use for each size.
5106         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
5107         Intrinsic::ppc_altivec_vsraw
5108       };
5109       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
5110       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5111     }
5112
5113     // vsplti + rol self.
5114     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
5115                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
5116       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
5117       static const unsigned IIDs[] = { // Intrinsic to use for each size.
5118         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
5119         Intrinsic::ppc_altivec_vrlw
5120       };
5121       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
5122       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5123     }
5124
5125     // t = vsplti c, result = vsldoi t, t, 1
5126     if (SextVal == (int)(((unsigned)i << 8) | (i < 0 ? 0xFF : 0))) {
5127       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
5128       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
5129     }
5130     // t = vsplti c, result = vsldoi t, t, 2
5131     if (SextVal == (int)(((unsigned)i << 16) | (i < 0 ? 0xFFFF : 0))) {
5132       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
5133       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
5134     }
5135     // t = vsplti c, result = vsldoi t, t, 3
5136     if (SextVal == (int)(((unsigned)i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
5137       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
5138       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
5139     }
5140   }
5141
5142   return SDValue();
5143 }
5144
5145 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5146 /// the specified operations to build the shuffle.
5147 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5148                                       SDValue RHS, SelectionDAG &DAG,
5149                                       DebugLoc dl) {
5150   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5151   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
5152   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
5153
5154   enum {
5155     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5156     OP_VMRGHW,
5157     OP_VMRGLW,
5158     OP_VSPLTISW0,
5159     OP_VSPLTISW1,
5160     OP_VSPLTISW2,
5161     OP_VSPLTISW3,
5162     OP_VSLDOI4,
5163     OP_VSLDOI8,
5164     OP_VSLDOI12
5165   };
5166
5167   if (OpNum == OP_COPY) {
5168     if (LHSID == (1*9+2)*9+3) return LHS;
5169     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
5170     return RHS;
5171   }
5172
5173   SDValue OpLHS, OpRHS;
5174   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5175   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5176
5177   int ShufIdxs[16];
5178   switch (OpNum) {
5179   default: llvm_unreachable("Unknown i32 permute!");
5180   case OP_VMRGHW:
5181     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
5182     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
5183     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
5184     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
5185     break;
5186   case OP_VMRGLW:
5187     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
5188     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
5189     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
5190     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
5191     break;
5192   case OP_VSPLTISW0:
5193     for (unsigned i = 0; i != 16; ++i)
5194       ShufIdxs[i] = (i&3)+0;
5195     break;
5196   case OP_VSPLTISW1:
5197     for (unsigned i = 0; i != 16; ++i)
5198       ShufIdxs[i] = (i&3)+4;
5199     break;
5200   case OP_VSPLTISW2:
5201     for (unsigned i = 0; i != 16; ++i)
5202       ShufIdxs[i] = (i&3)+8;
5203     break;
5204   case OP_VSPLTISW3:
5205     for (unsigned i = 0; i != 16; ++i)
5206       ShufIdxs[i] = (i&3)+12;
5207     break;
5208   case OP_VSLDOI4:
5209     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
5210   case OP_VSLDOI8:
5211     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
5212   case OP_VSLDOI12:
5213     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
5214   }
5215   EVT VT = OpLHS.getValueType();
5216   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
5217   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
5218   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
5219   return DAG.getNode(ISD::BITCAST, dl, VT, T);
5220 }
5221
5222 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
5223 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
5224 /// return the code it can be lowered into.  Worst case, it can always be
5225 /// lowered into a vperm.
5226 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5227                                                SelectionDAG &DAG) const {
5228   DebugLoc dl = Op.getDebugLoc();
5229   SDValue V1 = Op.getOperand(0);
5230   SDValue V2 = Op.getOperand(1);
5231   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5232   EVT VT = Op.getValueType();
5233
5234   // Cases that are handled by instructions that take permute immediates
5235   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
5236   // selected by the instruction selector.
5237   if (V2.getOpcode() == ISD::UNDEF) {
5238     if (PPC::isSplatShuffleMask(SVOp, 1) ||
5239         PPC::isSplatShuffleMask(SVOp, 2) ||
5240         PPC::isSplatShuffleMask(SVOp, 4) ||
5241         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
5242         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
5243         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
5244         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
5245         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
5246         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
5247         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
5248         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
5249         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
5250       return Op;
5251     }
5252   }
5253
5254   // Altivec has a variety of "shuffle immediates" that take two vector inputs
5255   // and produce a fixed permutation.  If any of these match, do not lower to
5256   // VPERM.
5257   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
5258       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
5259       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
5260       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
5261       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
5262       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
5263       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
5264       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
5265       PPC::isVMRGHShuffleMask(SVOp, 4, false))
5266     return Op;
5267
5268   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
5269   // perfect shuffle table to emit an optimal matching sequence.
5270   ArrayRef<int> PermMask = SVOp->getMask();
5271
5272   unsigned PFIndexes[4];
5273   bool isFourElementShuffle = true;
5274   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
5275     unsigned EltNo = 8;   // Start out undef.
5276     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
5277       if (PermMask[i*4+j] < 0)
5278         continue;   // Undef, ignore it.
5279
5280       unsigned ByteSource = PermMask[i*4+j];
5281       if ((ByteSource & 3) != j) {
5282         isFourElementShuffle = false;
5283         break;
5284       }
5285
5286       if (EltNo == 8) {
5287         EltNo = ByteSource/4;
5288       } else if (EltNo != ByteSource/4) {
5289         isFourElementShuffle = false;
5290         break;
5291       }
5292     }
5293     PFIndexes[i] = EltNo;
5294   }
5295
5296   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
5297   // perfect shuffle vector to determine if it is cost effective to do this as
5298   // discrete instructions, or whether we should use a vperm.
5299   if (isFourElementShuffle) {
5300     // Compute the index in the perfect shuffle table.
5301     unsigned PFTableIndex =
5302       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5303
5304     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5305     unsigned Cost  = (PFEntry >> 30);
5306
5307     // Determining when to avoid vperm is tricky.  Many things affect the cost
5308     // of vperm, particularly how many times the perm mask needs to be computed.
5309     // For example, if the perm mask can be hoisted out of a loop or is already
5310     // used (perhaps because there are multiple permutes with the same shuffle
5311     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
5312     // the loop requires an extra register.
5313     //
5314     // As a compromise, we only emit discrete instructions if the shuffle can be
5315     // generated in 3 or fewer operations.  When we have loop information
5316     // available, if this block is within a loop, we should avoid using vperm
5317     // for 3-operation perms and use a constant pool load instead.
5318     if (Cost < 3)
5319       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5320   }
5321
5322   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
5323   // vector that will get spilled to the constant pool.
5324   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
5325
5326   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
5327   // that it is in input element units, not in bytes.  Convert now.
5328   EVT EltVT = V1.getValueType().getVectorElementType();
5329   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
5330
5331   SmallVector<SDValue, 16> ResultMask;
5332   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
5333     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
5334
5335     for (unsigned j = 0; j != BytesPerElement; ++j)
5336       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
5337                                            MVT::i32));
5338   }
5339
5340   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
5341                                     &ResultMask[0], ResultMask.size());
5342   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
5343 }
5344
5345 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
5346 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
5347 /// information about the intrinsic.
5348 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
5349                                   bool &isDot) {
5350   unsigned IntrinsicID =
5351     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
5352   CompareOpc = -1;
5353   isDot = false;
5354   switch (IntrinsicID) {
5355   default: return false;
5356     // Comparison predicates.
5357   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
5358   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
5359   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
5360   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
5361   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
5362   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
5363   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
5364   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
5365   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
5366   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
5367   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
5368   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
5369   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
5370
5371     // Normal Comparisons.
5372   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
5373   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
5374   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
5375   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
5376   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
5377   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
5378   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
5379   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
5380   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
5381   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
5382   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
5383   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
5384   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
5385   }
5386   return true;
5387 }
5388
5389 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
5390 /// lower, do it, otherwise return null.
5391 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
5392                                                    SelectionDAG &DAG) const {
5393   // If this is a lowered altivec predicate compare, CompareOpc is set to the
5394   // opcode number of the comparison.
5395   DebugLoc dl = Op.getDebugLoc();
5396   int CompareOpc;
5397   bool isDot;
5398   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
5399     return SDValue();    // Don't custom lower most intrinsics.
5400
5401   // If this is a non-dot comparison, make the VCMP node and we are done.
5402   if (!isDot) {
5403     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
5404                               Op.getOperand(1), Op.getOperand(2),
5405                               DAG.getConstant(CompareOpc, MVT::i32));
5406     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
5407   }
5408
5409   // Create the PPCISD altivec 'dot' comparison node.
5410   SDValue Ops[] = {
5411     Op.getOperand(2),  // LHS
5412     Op.getOperand(3),  // RHS
5413     DAG.getConstant(CompareOpc, MVT::i32)
5414   };
5415   EVT VTs[] = { Op.getOperand(2).getValueType(), MVT::Glue };
5416   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5417
5418   // Now that we have the comparison, emit a copy from the CR to a GPR.
5419   // This is flagged to the above dot comparison.
5420   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
5421                                 DAG.getRegister(PPC::CR6, MVT::i32),
5422                                 CompNode.getValue(1));
5423
5424   // Unpack the result based on how the target uses it.
5425   unsigned BitNo;   // Bit # of CR6.
5426   bool InvertBit;   // Invert result?
5427   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
5428   default:  // Can't happen, don't crash on invalid number though.
5429   case 0:   // Return the value of the EQ bit of CR6.
5430     BitNo = 0; InvertBit = false;
5431     break;
5432   case 1:   // Return the inverted value of the EQ bit of CR6.
5433     BitNo = 0; InvertBit = true;
5434     break;
5435   case 2:   // Return the value of the LT bit of CR6.
5436     BitNo = 2; InvertBit = false;
5437     break;
5438   case 3:   // Return the inverted value of the LT bit of CR6.
5439     BitNo = 2; InvertBit = true;
5440     break;
5441   }
5442
5443   // Shift the bit into the low position.
5444   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
5445                       DAG.getConstant(8-(3-BitNo), MVT::i32));
5446   // Isolate the bit.
5447   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
5448                       DAG.getConstant(1, MVT::i32));
5449
5450   // If we are supposed to, toggle the bit.
5451   if (InvertBit)
5452     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
5453                         DAG.getConstant(1, MVT::i32));
5454   return Flags;
5455 }
5456
5457 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
5458                                                    SelectionDAG &DAG) const {
5459   DebugLoc dl = Op.getDebugLoc();
5460   // Create a stack slot that is 16-byte aligned.
5461   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
5462   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
5463   EVT PtrVT = getPointerTy();
5464   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
5465
5466   // Store the input value into Value#0 of the stack slot.
5467   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
5468                                Op.getOperand(0), FIdx, MachinePointerInfo(),
5469                                false, false, 0);
5470   // Load it out.
5471   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
5472                      false, false, false, 0);
5473 }
5474
5475 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
5476   DebugLoc dl = Op.getDebugLoc();
5477   if (Op.getValueType() == MVT::v4i32) {
5478     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5479
5480     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
5481     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
5482
5483     SDValue RHSSwap =   // = vrlw RHS, 16
5484       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
5485
5486     // Shrinkify inputs to v8i16.
5487     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
5488     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
5489     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
5490
5491     // Low parts multiplied together, generating 32-bit results (we ignore the
5492     // top parts).
5493     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
5494                                         LHS, RHS, DAG, dl, MVT::v4i32);
5495
5496     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
5497                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
5498     // Shift the high parts up 16 bits.
5499     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
5500                               Neg16, DAG, dl);
5501     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
5502   } else if (Op.getValueType() == MVT::v8i16) {
5503     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5504
5505     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
5506
5507     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
5508                             LHS, RHS, Zero, DAG, dl);
5509   } else if (Op.getValueType() == MVT::v16i8) {
5510     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5511
5512     // Multiply the even 8-bit parts, producing 16-bit sums.
5513     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
5514                                            LHS, RHS, DAG, dl, MVT::v8i16);
5515     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
5516
5517     // Multiply the odd 8-bit parts, producing 16-bit sums.
5518     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
5519                                           LHS, RHS, DAG, dl, MVT::v8i16);
5520     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
5521
5522     // Merge the results together.
5523     int Ops[16];
5524     for (unsigned i = 0; i != 8; ++i) {
5525       Ops[i*2  ] = 2*i+1;
5526       Ops[i*2+1] = 2*i+1+16;
5527     }
5528     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
5529   } else {
5530     llvm_unreachable("Unknown mul to lower!");
5531   }
5532 }
5533
5534 /// LowerOperation - Provide custom lowering hooks for some operations.
5535 ///
5536 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
5537   switch (Op.getOpcode()) {
5538   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
5539   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
5540   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
5541   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
5542   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
5543   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
5544   case ISD::SETCC:              return LowerSETCC(Op, DAG);
5545   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
5546   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
5547   case ISD::VASTART:
5548     return LowerVASTART(Op, DAG, PPCSubTarget);
5549
5550   case ISD::VAARG:
5551     return LowerVAARG(Op, DAG, PPCSubTarget);
5552
5553   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
5554   case ISD::DYNAMIC_STACKALLOC:
5555     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
5556
5557   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
5558   case ISD::FP_TO_UINT:
5559   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
5560                                                        Op.getDebugLoc());
5561   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
5562   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
5563
5564   // Lower 64-bit shifts.
5565   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
5566   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
5567   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
5568
5569   // Vector-related lowering.
5570   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
5571   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
5572   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
5573   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
5574   case ISD::MUL:                return LowerMUL(Op, DAG);
5575
5576   // Frame & Return address.
5577   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
5578   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
5579   }
5580 }
5581
5582 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
5583                                            SmallVectorImpl<SDValue>&Results,
5584                                            SelectionDAG &DAG) const {
5585   const TargetMachine &TM = getTargetMachine();
5586   DebugLoc dl = N->getDebugLoc();
5587   switch (N->getOpcode()) {
5588   default:
5589     llvm_unreachable("Do not know how to custom type legalize this operation!");
5590   case ISD::VAARG: {
5591     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
5592         || TM.getSubtarget<PPCSubtarget>().isPPC64())
5593       return;
5594
5595     EVT VT = N->getValueType(0);
5596
5597     if (VT == MVT::i64) {
5598       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
5599
5600       Results.push_back(NewNode);
5601       Results.push_back(NewNode.getValue(1));
5602     }
5603     return;
5604   }
5605   case ISD::FP_ROUND_INREG: {
5606     assert(N->getValueType(0) == MVT::ppcf128);
5607     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
5608     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5609                              MVT::f64, N->getOperand(0),
5610                              DAG.getIntPtrConstant(0));
5611     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5612                              MVT::f64, N->getOperand(0),
5613                              DAG.getIntPtrConstant(1));
5614
5615     // This sequence changes FPSCR to do round-to-zero, adds the two halves
5616     // of the long double, and puts FPSCR back the way it was.  We do not
5617     // actually model FPSCR.
5618     std::vector<EVT> NodeTys;
5619     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
5620
5621     NodeTys.push_back(MVT::f64);   // Return register
5622     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
5623     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
5624     MFFSreg = Result.getValue(0);
5625     InFlag = Result.getValue(1);
5626
5627     NodeTys.clear();
5628     NodeTys.push_back(MVT::Glue);   // Returns a flag
5629     Ops[0] = DAG.getConstant(31, MVT::i32);
5630     Ops[1] = InFlag;
5631     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
5632     InFlag = Result.getValue(0);
5633
5634     NodeTys.clear();
5635     NodeTys.push_back(MVT::Glue);   // Returns a flag
5636     Ops[0] = DAG.getConstant(30, MVT::i32);
5637     Ops[1] = InFlag;
5638     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
5639     InFlag = Result.getValue(0);
5640
5641     NodeTys.clear();
5642     NodeTys.push_back(MVT::f64);    // result of add
5643     NodeTys.push_back(MVT::Glue);   // Returns a flag
5644     Ops[0] = Lo;
5645     Ops[1] = Hi;
5646     Ops[2] = InFlag;
5647     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
5648     FPreg = Result.getValue(0);
5649     InFlag = Result.getValue(1);
5650
5651     NodeTys.clear();
5652     NodeTys.push_back(MVT::f64);
5653     Ops[0] = DAG.getConstant(1, MVT::i32);
5654     Ops[1] = MFFSreg;
5655     Ops[2] = FPreg;
5656     Ops[3] = InFlag;
5657     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
5658     FPreg = Result.getValue(0);
5659
5660     // We know the low half is about to be thrown away, so just use something
5661     // convenient.
5662     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
5663                                 FPreg, FPreg));
5664     return;
5665   }
5666   case ISD::FP_TO_SINT:
5667     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
5668     return;
5669   }
5670 }
5671
5672
5673 //===----------------------------------------------------------------------===//
5674 //  Other Lowering Code
5675 //===----------------------------------------------------------------------===//
5676
5677 MachineBasicBlock *
5678 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
5679                                     bool is64bit, unsigned BinOpcode) const {
5680   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5681   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5682
5683   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5684   MachineFunction *F = BB->getParent();
5685   MachineFunction::iterator It = BB;
5686   ++It;
5687
5688   unsigned dest = MI->getOperand(0).getReg();
5689   unsigned ptrA = MI->getOperand(1).getReg();
5690   unsigned ptrB = MI->getOperand(2).getReg();
5691   unsigned incr = MI->getOperand(3).getReg();
5692   DebugLoc dl = MI->getDebugLoc();
5693
5694   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5695   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5696   F->insert(It, loopMBB);
5697   F->insert(It, exitMBB);
5698   exitMBB->splice(exitMBB->begin(), BB,
5699                   llvm::next(MachineBasicBlock::iterator(MI)),
5700                   BB->end());
5701   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5702
5703   MachineRegisterInfo &RegInfo = F->getRegInfo();
5704   unsigned TmpReg = (!BinOpcode) ? incr :
5705     RegInfo.createVirtualRegister(
5706        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5707                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
5708
5709   //  thisMBB:
5710   //   ...
5711   //   fallthrough --> loopMBB
5712   BB->addSuccessor(loopMBB);
5713
5714   //  loopMBB:
5715   //   l[wd]arx dest, ptr
5716   //   add r0, dest, incr
5717   //   st[wd]cx. r0, ptr
5718   //   bne- loopMBB
5719   //   fallthrough --> exitMBB
5720   BB = loopMBB;
5721   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5722     .addReg(ptrA).addReg(ptrB);
5723   if (BinOpcode)
5724     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
5725   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5726     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
5727   BuildMI(BB, dl, TII->get(PPC::BCC))
5728     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5729   BB->addSuccessor(loopMBB);
5730   BB->addSuccessor(exitMBB);
5731
5732   //  exitMBB:
5733   //   ...
5734   BB = exitMBB;
5735   return BB;
5736 }
5737
5738 MachineBasicBlock *
5739 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
5740                                             MachineBasicBlock *BB,
5741                                             bool is8bit,    // operation
5742                                             unsigned BinOpcode) const {
5743   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5744   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5745   // In 64 bit mode we have to use 64 bits for addresses, even though the
5746   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
5747   // registers without caring whether they're 32 or 64, but here we're
5748   // doing actual arithmetic on the addresses.
5749   bool is64bit = PPCSubTarget.isPPC64();
5750   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5751
5752   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5753   MachineFunction *F = BB->getParent();
5754   MachineFunction::iterator It = BB;
5755   ++It;
5756
5757   unsigned dest = MI->getOperand(0).getReg();
5758   unsigned ptrA = MI->getOperand(1).getReg();
5759   unsigned ptrB = MI->getOperand(2).getReg();
5760   unsigned incr = MI->getOperand(3).getReg();
5761   DebugLoc dl = MI->getDebugLoc();
5762
5763   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5764   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5765   F->insert(It, loopMBB);
5766   F->insert(It, exitMBB);
5767   exitMBB->splice(exitMBB->begin(), BB,
5768                   llvm::next(MachineBasicBlock::iterator(MI)),
5769                   BB->end());
5770   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5771
5772   MachineRegisterInfo &RegInfo = F->getRegInfo();
5773   const TargetRegisterClass *RC =
5774     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5775               (const TargetRegisterClass *) &PPC::GPRCRegClass;
5776   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5777   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5778   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5779   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
5780   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5781   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5782   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5783   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5784   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
5785   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5786   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5787   unsigned Ptr1Reg;
5788   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
5789
5790   //  thisMBB:
5791   //   ...
5792   //   fallthrough --> loopMBB
5793   BB->addSuccessor(loopMBB);
5794
5795   // The 4-byte load must be aligned, while a char or short may be
5796   // anywhere in the word.  Hence all this nasty bookkeeping code.
5797   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5798   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5799   //   xori shift, shift1, 24 [16]
5800   //   rlwinm ptr, ptr1, 0, 0, 29
5801   //   slw incr2, incr, shift
5802   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5803   //   slw mask, mask2, shift
5804   //  loopMBB:
5805   //   lwarx tmpDest, ptr
5806   //   add tmp, tmpDest, incr2
5807   //   andc tmp2, tmpDest, mask
5808   //   and tmp3, tmp, mask
5809   //   or tmp4, tmp3, tmp2
5810   //   stwcx. tmp4, ptr
5811   //   bne- loopMBB
5812   //   fallthrough --> exitMBB
5813   //   srw dest, tmpDest, shift
5814   if (ptrA != ZeroReg) {
5815     Ptr1Reg = RegInfo.createVirtualRegister(RC);
5816     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5817       .addReg(ptrA).addReg(ptrB);
5818   } else {
5819     Ptr1Reg = ptrB;
5820   }
5821   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5822       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5823   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5824       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5825   if (is64bit)
5826     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5827       .addReg(Ptr1Reg).addImm(0).addImm(61);
5828   else
5829     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5830       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5831   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
5832       .addReg(incr).addReg(ShiftReg);
5833   if (is8bit)
5834     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5835   else {
5836     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5837     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
5838   }
5839   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5840       .addReg(Mask2Reg).addReg(ShiftReg);
5841
5842   BB = loopMBB;
5843   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5844     .addReg(ZeroReg).addReg(PtrReg);
5845   if (BinOpcode)
5846     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
5847       .addReg(Incr2Reg).addReg(TmpDestReg);
5848   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
5849     .addReg(TmpDestReg).addReg(MaskReg);
5850   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
5851     .addReg(TmpReg).addReg(MaskReg);
5852   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
5853     .addReg(Tmp3Reg).addReg(Tmp2Reg);
5854   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5855     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
5856   BuildMI(BB, dl, TII->get(PPC::BCC))
5857     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5858   BB->addSuccessor(loopMBB);
5859   BB->addSuccessor(exitMBB);
5860
5861   //  exitMBB:
5862   //   ...
5863   BB = exitMBB;
5864   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
5865     .addReg(ShiftReg);
5866   return BB;
5867 }
5868
5869 MachineBasicBlock *
5870 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
5871                                                MachineBasicBlock *BB) const {
5872   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5873
5874   // To "insert" these instructions we actually have to insert their
5875   // control-flow patterns.
5876   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5877   MachineFunction::iterator It = BB;
5878   ++It;
5879
5880   MachineFunction *F = BB->getParent();
5881
5882   if (PPCSubTarget.hasISEL() && (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5883                                  MI->getOpcode() == PPC::SELECT_CC_I8)) {
5884     unsigned OpCode = MI->getOpcode() == PPC::SELECT_CC_I8 ?
5885                                          PPC::ISEL8 : PPC::ISEL;
5886     unsigned SelectPred = MI->getOperand(4).getImm();
5887     DebugLoc dl = MI->getDebugLoc();
5888
5889     // The SelectPred is ((BI << 5) | BO) for a BCC
5890     unsigned BO = SelectPred & 0xF;
5891     assert((BO == 12 || BO == 4) && "invalid predicate BO field for isel");
5892
5893     unsigned TrueOpNo, FalseOpNo;
5894     if (BO == 12) {
5895       TrueOpNo = 2;
5896       FalseOpNo = 3;
5897     } else {
5898       TrueOpNo = 3;
5899       FalseOpNo = 2;
5900       SelectPred = PPC::InvertPredicate((PPC::Predicate)SelectPred);
5901     }
5902
5903     BuildMI(*BB, MI, dl, TII->get(OpCode), MI->getOperand(0).getReg())
5904       .addReg(MI->getOperand(TrueOpNo).getReg())
5905       .addReg(MI->getOperand(FalseOpNo).getReg())
5906       .addImm(SelectPred).addReg(MI->getOperand(1).getReg());
5907   } else if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5908              MI->getOpcode() == PPC::SELECT_CC_I8 ||
5909              MI->getOpcode() == PPC::SELECT_CC_F4 ||
5910              MI->getOpcode() == PPC::SELECT_CC_F8 ||
5911              MI->getOpcode() == PPC::SELECT_CC_VRRC) {
5912
5913
5914     // The incoming instruction knows the destination vreg to set, the
5915     // condition code register to branch on, the true/false values to
5916     // select between, and a branch opcode to use.
5917
5918     //  thisMBB:
5919     //  ...
5920     //   TrueVal = ...
5921     //   cmpTY ccX, r1, r2
5922     //   bCC copy1MBB
5923     //   fallthrough --> copy0MBB
5924     MachineBasicBlock *thisMBB = BB;
5925     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
5926     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
5927     unsigned SelectPred = MI->getOperand(4).getImm();
5928     DebugLoc dl = MI->getDebugLoc();
5929     F->insert(It, copy0MBB);
5930     F->insert(It, sinkMBB);
5931
5932     // Transfer the remainder of BB and its successor edges to sinkMBB.
5933     sinkMBB->splice(sinkMBB->begin(), BB,
5934                     llvm::next(MachineBasicBlock::iterator(MI)),
5935                     BB->end());
5936     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
5937
5938     // Next, add the true and fallthrough blocks as its successors.
5939     BB->addSuccessor(copy0MBB);
5940     BB->addSuccessor(sinkMBB);
5941
5942     BuildMI(BB, dl, TII->get(PPC::BCC))
5943       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
5944
5945     //  copy0MBB:
5946     //   %FalseValue = ...
5947     //   # fallthrough to sinkMBB
5948     BB = copy0MBB;
5949
5950     // Update machine-CFG edges
5951     BB->addSuccessor(sinkMBB);
5952
5953     //  sinkMBB:
5954     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5955     //  ...
5956     BB = sinkMBB;
5957     BuildMI(*BB, BB->begin(), dl,
5958             TII->get(PPC::PHI), MI->getOperand(0).getReg())
5959       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
5960       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5961   }
5962   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
5963     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
5964   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
5965     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
5966   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
5967     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
5968   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
5969     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
5970
5971   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
5972     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
5973   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
5974     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
5975   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
5976     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
5977   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
5978     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
5979
5980   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
5981     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
5982   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
5983     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
5984   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
5985     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
5986   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
5987     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
5988
5989   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
5990     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
5991   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
5992     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
5993   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
5994     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
5995   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
5996     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
5997
5998   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
5999     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
6000   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
6001     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
6002   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
6003     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
6004   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
6005     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
6006
6007   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
6008     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
6009   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
6010     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
6011   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
6012     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
6013   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
6014     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
6015
6016   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
6017     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
6018   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
6019     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
6020   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
6021     BB = EmitAtomicBinary(MI, BB, false, 0);
6022   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
6023     BB = EmitAtomicBinary(MI, BB, true, 0);
6024
6025   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
6026            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
6027     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
6028
6029     unsigned dest   = MI->getOperand(0).getReg();
6030     unsigned ptrA   = MI->getOperand(1).getReg();
6031     unsigned ptrB   = MI->getOperand(2).getReg();
6032     unsigned oldval = MI->getOperand(3).getReg();
6033     unsigned newval = MI->getOperand(4).getReg();
6034     DebugLoc dl     = MI->getDebugLoc();
6035
6036     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
6037     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
6038     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
6039     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
6040     F->insert(It, loop1MBB);
6041     F->insert(It, loop2MBB);
6042     F->insert(It, midMBB);
6043     F->insert(It, exitMBB);
6044     exitMBB->splice(exitMBB->begin(), BB,
6045                     llvm::next(MachineBasicBlock::iterator(MI)),
6046                     BB->end());
6047     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
6048
6049     //  thisMBB:
6050     //   ...
6051     //   fallthrough --> loopMBB
6052     BB->addSuccessor(loop1MBB);
6053
6054     // loop1MBB:
6055     //   l[wd]arx dest, ptr
6056     //   cmp[wd] dest, oldval
6057     //   bne- midMBB
6058     // loop2MBB:
6059     //   st[wd]cx. newval, ptr
6060     //   bne- loopMBB
6061     //   b exitBB
6062     // midMBB:
6063     //   st[wd]cx. dest, ptr
6064     // exitBB:
6065     BB = loop1MBB;
6066     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
6067       .addReg(ptrA).addReg(ptrB);
6068     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
6069       .addReg(oldval).addReg(dest);
6070     BuildMI(BB, dl, TII->get(PPC::BCC))
6071       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
6072     BB->addSuccessor(loop2MBB);
6073     BB->addSuccessor(midMBB);
6074
6075     BB = loop2MBB;
6076     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
6077       .addReg(newval).addReg(ptrA).addReg(ptrB);
6078     BuildMI(BB, dl, TII->get(PPC::BCC))
6079       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
6080     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
6081     BB->addSuccessor(loop1MBB);
6082     BB->addSuccessor(exitMBB);
6083
6084     BB = midMBB;
6085     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
6086       .addReg(dest).addReg(ptrA).addReg(ptrB);
6087     BB->addSuccessor(exitMBB);
6088
6089     //  exitMBB:
6090     //   ...
6091     BB = exitMBB;
6092   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
6093              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
6094     // We must use 64-bit registers for addresses when targeting 64-bit,
6095     // since we're actually doing arithmetic on them.  Other registers
6096     // can be 32-bit.
6097     bool is64bit = PPCSubTarget.isPPC64();
6098     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
6099
6100     unsigned dest   = MI->getOperand(0).getReg();
6101     unsigned ptrA   = MI->getOperand(1).getReg();
6102     unsigned ptrB   = MI->getOperand(2).getReg();
6103     unsigned oldval = MI->getOperand(3).getReg();
6104     unsigned newval = MI->getOperand(4).getReg();
6105     DebugLoc dl     = MI->getDebugLoc();
6106
6107     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
6108     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
6109     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
6110     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
6111     F->insert(It, loop1MBB);
6112     F->insert(It, loop2MBB);
6113     F->insert(It, midMBB);
6114     F->insert(It, exitMBB);
6115     exitMBB->splice(exitMBB->begin(), BB,
6116                     llvm::next(MachineBasicBlock::iterator(MI)),
6117                     BB->end());
6118     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
6119
6120     MachineRegisterInfo &RegInfo = F->getRegInfo();
6121     const TargetRegisterClass *RC =
6122       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
6123                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
6124     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
6125     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
6126     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
6127     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
6128     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
6129     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
6130     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
6131     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
6132     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
6133     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
6134     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
6135     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
6136     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
6137     unsigned Ptr1Reg;
6138     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
6139     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
6140     //  thisMBB:
6141     //   ...
6142     //   fallthrough --> loopMBB
6143     BB->addSuccessor(loop1MBB);
6144
6145     // The 4-byte load must be aligned, while a char or short may be
6146     // anywhere in the word.  Hence all this nasty bookkeeping code.
6147     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
6148     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
6149     //   xori shift, shift1, 24 [16]
6150     //   rlwinm ptr, ptr1, 0, 0, 29
6151     //   slw newval2, newval, shift
6152     //   slw oldval2, oldval,shift
6153     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
6154     //   slw mask, mask2, shift
6155     //   and newval3, newval2, mask
6156     //   and oldval3, oldval2, mask
6157     // loop1MBB:
6158     //   lwarx tmpDest, ptr
6159     //   and tmp, tmpDest, mask
6160     //   cmpw tmp, oldval3
6161     //   bne- midMBB
6162     // loop2MBB:
6163     //   andc tmp2, tmpDest, mask
6164     //   or tmp4, tmp2, newval3
6165     //   stwcx. tmp4, ptr
6166     //   bne- loop1MBB
6167     //   b exitBB
6168     // midMBB:
6169     //   stwcx. tmpDest, ptr
6170     // exitBB:
6171     //   srw dest, tmpDest, shift
6172     if (ptrA != ZeroReg) {
6173       Ptr1Reg = RegInfo.createVirtualRegister(RC);
6174       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
6175         .addReg(ptrA).addReg(ptrB);
6176     } else {
6177       Ptr1Reg = ptrB;
6178     }
6179     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
6180         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
6181     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
6182         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
6183     if (is64bit)
6184       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
6185         .addReg(Ptr1Reg).addImm(0).addImm(61);
6186     else
6187       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
6188         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
6189     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
6190         .addReg(newval).addReg(ShiftReg);
6191     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
6192         .addReg(oldval).addReg(ShiftReg);
6193     if (is8bit)
6194       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
6195     else {
6196       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
6197       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
6198         .addReg(Mask3Reg).addImm(65535);
6199     }
6200     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
6201         .addReg(Mask2Reg).addReg(ShiftReg);
6202     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
6203         .addReg(NewVal2Reg).addReg(MaskReg);
6204     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
6205         .addReg(OldVal2Reg).addReg(MaskReg);
6206
6207     BB = loop1MBB;
6208     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
6209         .addReg(ZeroReg).addReg(PtrReg);
6210     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
6211         .addReg(TmpDestReg).addReg(MaskReg);
6212     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
6213         .addReg(TmpReg).addReg(OldVal3Reg);
6214     BuildMI(BB, dl, TII->get(PPC::BCC))
6215         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
6216     BB->addSuccessor(loop2MBB);
6217     BB->addSuccessor(midMBB);
6218
6219     BB = loop2MBB;
6220     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
6221         .addReg(TmpDestReg).addReg(MaskReg);
6222     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
6223         .addReg(Tmp2Reg).addReg(NewVal3Reg);
6224     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
6225         .addReg(ZeroReg).addReg(PtrReg);
6226     BuildMI(BB, dl, TII->get(PPC::BCC))
6227       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
6228     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
6229     BB->addSuccessor(loop1MBB);
6230     BB->addSuccessor(exitMBB);
6231
6232     BB = midMBB;
6233     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
6234       .addReg(ZeroReg).addReg(PtrReg);
6235     BB->addSuccessor(exitMBB);
6236
6237     //  exitMBB:
6238     //   ...
6239     BB = exitMBB;
6240     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
6241       .addReg(ShiftReg);
6242   } else {
6243     llvm_unreachable("Unexpected instr type to insert");
6244   }
6245
6246   MI->eraseFromParent();   // The pseudo instruction is gone now.
6247   return BB;
6248 }
6249
6250 //===----------------------------------------------------------------------===//
6251 // Target Optimization Hooks
6252 //===----------------------------------------------------------------------===//
6253
6254 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
6255                                              DAGCombinerInfo &DCI) const {
6256   const TargetMachine &TM = getTargetMachine();
6257   SelectionDAG &DAG = DCI.DAG;
6258   DebugLoc dl = N->getDebugLoc();
6259   switch (N->getOpcode()) {
6260   default: break;
6261   case PPCISD::SHL:
6262     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6263       if (C->isNullValue())   // 0 << V -> 0.
6264         return N->getOperand(0);
6265     }
6266     break;
6267   case PPCISD::SRL:
6268     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6269       if (C->isNullValue())   // 0 >>u V -> 0.
6270         return N->getOperand(0);
6271     }
6272     break;
6273   case PPCISD::SRA:
6274     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6275       if (C->isNullValue() ||   //  0 >>s V -> 0.
6276           C->isAllOnesValue())    // -1 >>s V -> -1.
6277         return N->getOperand(0);
6278     }
6279     break;
6280
6281   case ISD::SINT_TO_FP:
6282     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
6283       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
6284         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
6285         // We allow the src/dst to be either f32/f64, but the intermediate
6286         // type must be i64.
6287         if (N->getOperand(0).getValueType() == MVT::i64 &&
6288             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
6289           SDValue Val = N->getOperand(0).getOperand(0);
6290           if (Val.getValueType() == MVT::f32) {
6291             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
6292             DCI.AddToWorklist(Val.getNode());
6293           }
6294
6295           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
6296           DCI.AddToWorklist(Val.getNode());
6297           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
6298           DCI.AddToWorklist(Val.getNode());
6299           if (N->getValueType(0) == MVT::f32) {
6300             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
6301                               DAG.getIntPtrConstant(0));
6302             DCI.AddToWorklist(Val.getNode());
6303           }
6304           return Val;
6305         } else if (N->getOperand(0).getValueType() == MVT::i32) {
6306           // If the intermediate type is i32, we can avoid the load/store here
6307           // too.
6308         }
6309       }
6310     }
6311     break;
6312   case ISD::STORE:
6313     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
6314     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
6315         !cast<StoreSDNode>(N)->isTruncatingStore() &&
6316         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
6317         N->getOperand(1).getValueType() == MVT::i32 &&
6318         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
6319       SDValue Val = N->getOperand(1).getOperand(0);
6320       if (Val.getValueType() == MVT::f32) {
6321         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
6322         DCI.AddToWorklist(Val.getNode());
6323       }
6324       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
6325       DCI.AddToWorklist(Val.getNode());
6326
6327       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
6328                         N->getOperand(2), N->getOperand(3));
6329       DCI.AddToWorklist(Val.getNode());
6330       return Val;
6331     }
6332
6333     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
6334     if (cast<StoreSDNode>(N)->isUnindexed() &&
6335         N->getOperand(1).getOpcode() == ISD::BSWAP &&
6336         N->getOperand(1).getNode()->hasOneUse() &&
6337         (N->getOperand(1).getValueType() == MVT::i32 ||
6338          N->getOperand(1).getValueType() == MVT::i16)) {
6339       SDValue BSwapOp = N->getOperand(1).getOperand(0);
6340       // Do an any-extend to 32-bits if this is a half-word input.
6341       if (BSwapOp.getValueType() == MVT::i16)
6342         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
6343
6344       SDValue Ops[] = {
6345         N->getOperand(0), BSwapOp, N->getOperand(2),
6346         DAG.getValueType(N->getOperand(1).getValueType())
6347       };
6348       return
6349         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
6350                                 Ops, array_lengthof(Ops),
6351                                 cast<StoreSDNode>(N)->getMemoryVT(),
6352                                 cast<StoreSDNode>(N)->getMemOperand());
6353     }
6354     break;
6355   case ISD::BSWAP:
6356     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
6357     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
6358         N->getOperand(0).hasOneUse() &&
6359         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
6360       SDValue Load = N->getOperand(0);
6361       LoadSDNode *LD = cast<LoadSDNode>(Load);
6362       // Create the byte-swapping load.
6363       SDValue Ops[] = {
6364         LD->getChain(),    // Chain
6365         LD->getBasePtr(),  // Ptr
6366         DAG.getValueType(N->getValueType(0)) // VT
6367       };
6368       SDValue BSLoad =
6369         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
6370                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
6371                                 LD->getMemoryVT(), LD->getMemOperand());
6372
6373       // If this is an i16 load, insert the truncate.
6374       SDValue ResVal = BSLoad;
6375       if (N->getValueType(0) == MVT::i16)
6376         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
6377
6378       // First, combine the bswap away.  This makes the value produced by the
6379       // load dead.
6380       DCI.CombineTo(N, ResVal);
6381
6382       // Next, combine the load away, we give it a bogus result value but a real
6383       // chain result.  The result value is dead because the bswap is dead.
6384       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
6385
6386       // Return N so it doesn't get rechecked!
6387       return SDValue(N, 0);
6388     }
6389
6390     break;
6391   case PPCISD::VCMP: {
6392     // If a VCMPo node already exists with exactly the same operands as this
6393     // node, use its result instead of this node (VCMPo computes both a CR6 and
6394     // a normal output).
6395     //
6396     if (!N->getOperand(0).hasOneUse() &&
6397         !N->getOperand(1).hasOneUse() &&
6398         !N->getOperand(2).hasOneUse()) {
6399
6400       // Scan all of the users of the LHS, looking for VCMPo's that match.
6401       SDNode *VCMPoNode = 0;
6402
6403       SDNode *LHSN = N->getOperand(0).getNode();
6404       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
6405            UI != E; ++UI)
6406         if (UI->getOpcode() == PPCISD::VCMPo &&
6407             UI->getOperand(1) == N->getOperand(1) &&
6408             UI->getOperand(2) == N->getOperand(2) &&
6409             UI->getOperand(0) == N->getOperand(0)) {
6410           VCMPoNode = *UI;
6411           break;
6412         }
6413
6414       // If there is no VCMPo node, or if the flag value has a single use, don't
6415       // transform this.
6416       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
6417         break;
6418
6419       // Look at the (necessarily single) use of the flag value.  If it has a
6420       // chain, this transformation is more complex.  Note that multiple things
6421       // could use the value result, which we should ignore.
6422       SDNode *FlagUser = 0;
6423       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
6424            FlagUser == 0; ++UI) {
6425         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
6426         SDNode *User = *UI;
6427         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
6428           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
6429             FlagUser = User;
6430             break;
6431           }
6432         }
6433       }
6434
6435       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
6436       // give up for right now.
6437       if (FlagUser->getOpcode() == PPCISD::MFCR)
6438         return SDValue(VCMPoNode, 0);
6439     }
6440     break;
6441   }
6442   case ISD::BR_CC: {
6443     // If this is a branch on an altivec predicate comparison, lower this so
6444     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
6445     // lowering is done pre-legalize, because the legalizer lowers the predicate
6446     // compare down to code that is difficult to reassemble.
6447     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
6448     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
6449     int CompareOpc;
6450     bool isDot;
6451
6452     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
6453         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
6454         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
6455       assert(isDot && "Can't compare against a vector result!");
6456
6457       // If this is a comparison against something other than 0/1, then we know
6458       // that the condition is never/always true.
6459       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
6460       if (Val != 0 && Val != 1) {
6461         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
6462           return N->getOperand(0);
6463         // Always !=, turn it into an unconditional branch.
6464         return DAG.getNode(ISD::BR, dl, MVT::Other,
6465                            N->getOperand(0), N->getOperand(4));
6466       }
6467
6468       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
6469
6470       // Create the PPCISD altivec 'dot' comparison node.
6471       SDValue Ops[] = {
6472         LHS.getOperand(2),  // LHS of compare
6473         LHS.getOperand(3),  // RHS of compare
6474         DAG.getConstant(CompareOpc, MVT::i32)
6475       };
6476       EVT VTs[] = { LHS.getOperand(2).getValueType(), MVT::Glue };
6477       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
6478
6479       // Unpack the result based on how the target uses it.
6480       PPC::Predicate CompOpc;
6481       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
6482       default:  // Can't happen, don't crash on invalid number though.
6483       case 0:   // Branch on the value of the EQ bit of CR6.
6484         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
6485         break;
6486       case 1:   // Branch on the inverted value of the EQ bit of CR6.
6487         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
6488         break;
6489       case 2:   // Branch on the value of the LT bit of CR6.
6490         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
6491         break;
6492       case 3:   // Branch on the inverted value of the LT bit of CR6.
6493         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
6494         break;
6495       }
6496
6497       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
6498                          DAG.getConstant(CompOpc, MVT::i32),
6499                          DAG.getRegister(PPC::CR6, MVT::i32),
6500                          N->getOperand(4), CompNode.getValue(1));
6501     }
6502     break;
6503   }
6504   }
6505
6506   return SDValue();
6507 }
6508
6509 //===----------------------------------------------------------------------===//
6510 // Inline Assembly Support
6511 //===----------------------------------------------------------------------===//
6512
6513 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6514                                                        APInt &KnownZero,
6515                                                        APInt &KnownOne,
6516                                                        const SelectionDAG &DAG,
6517                                                        unsigned Depth) const {
6518   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
6519   switch (Op.getOpcode()) {
6520   default: break;
6521   case PPCISD::LBRX: {
6522     // lhbrx is known to have the top bits cleared out.
6523     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
6524       KnownZero = 0xFFFF0000;
6525     break;
6526   }
6527   case ISD::INTRINSIC_WO_CHAIN: {
6528     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
6529     default: break;
6530     case Intrinsic::ppc_altivec_vcmpbfp_p:
6531     case Intrinsic::ppc_altivec_vcmpeqfp_p:
6532     case Intrinsic::ppc_altivec_vcmpequb_p:
6533     case Intrinsic::ppc_altivec_vcmpequh_p:
6534     case Intrinsic::ppc_altivec_vcmpequw_p:
6535     case Intrinsic::ppc_altivec_vcmpgefp_p:
6536     case Intrinsic::ppc_altivec_vcmpgtfp_p:
6537     case Intrinsic::ppc_altivec_vcmpgtsb_p:
6538     case Intrinsic::ppc_altivec_vcmpgtsh_p:
6539     case Intrinsic::ppc_altivec_vcmpgtsw_p:
6540     case Intrinsic::ppc_altivec_vcmpgtub_p:
6541     case Intrinsic::ppc_altivec_vcmpgtuh_p:
6542     case Intrinsic::ppc_altivec_vcmpgtuw_p:
6543       KnownZero = ~1U;  // All bits but the low one are known to be zero.
6544       break;
6545     }
6546   }
6547   }
6548 }
6549
6550
6551 /// getConstraintType - Given a constraint, return the type of
6552 /// constraint it is for this target.
6553 PPCTargetLowering::ConstraintType
6554 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
6555   if (Constraint.size() == 1) {
6556     switch (Constraint[0]) {
6557     default: break;
6558     case 'b':
6559     case 'r':
6560     case 'f':
6561     case 'v':
6562     case 'y':
6563       return C_RegisterClass;
6564     case 'Z':
6565       // FIXME: While Z does indicate a memory constraint, it specifically
6566       // indicates an r+r address (used in conjunction with the 'y' modifier
6567       // in the replacement string). Currently, we're forcing the base
6568       // register to be r0 in the asm printer (which is interpreted as zero)
6569       // and forming the complete address in the second register. This is
6570       // suboptimal.
6571       return C_Memory;
6572     }
6573   }
6574   return TargetLowering::getConstraintType(Constraint);
6575 }
6576
6577 /// Examine constraint type and operand type and determine a weight value.
6578 /// This object must already have been set up with the operand type
6579 /// and the current alternative constraint selected.
6580 TargetLowering::ConstraintWeight
6581 PPCTargetLowering::getSingleConstraintMatchWeight(
6582     AsmOperandInfo &info, const char *constraint) const {
6583   ConstraintWeight weight = CW_Invalid;
6584   Value *CallOperandVal = info.CallOperandVal;
6585     // If we don't have a value, we can't do a match,
6586     // but allow it at the lowest weight.
6587   if (CallOperandVal == NULL)
6588     return CW_Default;
6589   Type *type = CallOperandVal->getType();
6590   // Look at the constraint type.
6591   switch (*constraint) {
6592   default:
6593     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6594     break;
6595   case 'b':
6596     if (type->isIntegerTy())
6597       weight = CW_Register;
6598     break;
6599   case 'f':
6600     if (type->isFloatTy())
6601       weight = CW_Register;
6602     break;
6603   case 'd':
6604     if (type->isDoubleTy())
6605       weight = CW_Register;
6606     break;
6607   case 'v':
6608     if (type->isVectorTy())
6609       weight = CW_Register;
6610     break;
6611   case 'y':
6612     weight = CW_Register;
6613     break;
6614   case 'Z':
6615     weight = CW_Memory;
6616     break;
6617   }
6618   return weight;
6619 }
6620
6621 std::pair<unsigned, const TargetRegisterClass*>
6622 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
6623                                                 EVT VT) const {
6624   if (Constraint.size() == 1) {
6625     // GCC RS6000 Constraint Letters
6626     switch (Constraint[0]) {
6627     case 'b':   // R1-R31
6628     case 'r':   // R0-R31
6629       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
6630         return std::make_pair(0U, &PPC::G8RCRegClass);
6631       return std::make_pair(0U, &PPC::GPRCRegClass);
6632     case 'f':
6633       if (VT == MVT::f32 || VT == MVT::i32)
6634         return std::make_pair(0U, &PPC::F4RCRegClass);
6635       if (VT == MVT::f64 || VT == MVT::i64)
6636         return std::make_pair(0U, &PPC::F8RCRegClass);
6637       break;
6638     case 'v':
6639       return std::make_pair(0U, &PPC::VRRCRegClass);
6640     case 'y':   // crrc
6641       return std::make_pair(0U, &PPC::CRRCRegClass);
6642     }
6643   }
6644
6645   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
6646 }
6647
6648
6649 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6650 /// vector.  If it is invalid, don't add anything to Ops.
6651 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
6652                                                      std::string &Constraint,
6653                                                      std::vector<SDValue>&Ops,
6654                                                      SelectionDAG &DAG) const {
6655   SDValue Result(0,0);
6656
6657   // Only support length 1 constraints.
6658   if (Constraint.length() > 1) return;
6659
6660   char Letter = Constraint[0];
6661   switch (Letter) {
6662   default: break;
6663   case 'I':
6664   case 'J':
6665   case 'K':
6666   case 'L':
6667   case 'M':
6668   case 'N':
6669   case 'O':
6670   case 'P': {
6671     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
6672     if (!CST) return; // Must be an immediate to match.
6673     unsigned Value = CST->getZExtValue();
6674     switch (Letter) {
6675     default: llvm_unreachable("Unknown constraint letter!");
6676     case 'I':  // "I" is a signed 16-bit constant.
6677       if ((short)Value == (int)Value)
6678         Result = DAG.getTargetConstant(Value, Op.getValueType());
6679       break;
6680     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
6681     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
6682       if ((short)Value == 0)
6683         Result = DAG.getTargetConstant(Value, Op.getValueType());
6684       break;
6685     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
6686       if ((Value >> 16) == 0)
6687         Result = DAG.getTargetConstant(Value, Op.getValueType());
6688       break;
6689     case 'M':  // "M" is a constant that is greater than 31.
6690       if (Value > 31)
6691         Result = DAG.getTargetConstant(Value, Op.getValueType());
6692       break;
6693     case 'N':  // "N" is a positive constant that is an exact power of two.
6694       if ((int)Value > 0 && isPowerOf2_32(Value))
6695         Result = DAG.getTargetConstant(Value, Op.getValueType());
6696       break;
6697     case 'O':  // "O" is the constant zero.
6698       if (Value == 0)
6699         Result = DAG.getTargetConstant(Value, Op.getValueType());
6700       break;
6701     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
6702       if ((short)-Value == (int)-Value)
6703         Result = DAG.getTargetConstant(Value, Op.getValueType());
6704       break;
6705     }
6706     break;
6707   }
6708   }
6709
6710   if (Result.getNode()) {
6711     Ops.push_back(Result);
6712     return;
6713   }
6714
6715   // Handle standard constraint letters.
6716   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6717 }
6718
6719 // isLegalAddressingMode - Return true if the addressing mode represented
6720 // by AM is legal for this target, for a load/store of the specified type.
6721 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6722                                               Type *Ty) const {
6723   // FIXME: PPC does not allow r+i addressing modes for vectors!
6724
6725   // PPC allows a sign-extended 16-bit immediate field.
6726   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
6727     return false;
6728
6729   // No global is ever allowed as a base.
6730   if (AM.BaseGV)
6731     return false;
6732
6733   // PPC only support r+r,
6734   switch (AM.Scale) {
6735   case 0:  // "r+i" or just "i", depending on HasBaseReg.
6736     break;
6737   case 1:
6738     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
6739       return false;
6740     // Otherwise we have r+r or r+i.
6741     break;
6742   case 2:
6743     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
6744       return false;
6745     // Allow 2*r as r+r.
6746     break;
6747   default:
6748     // No other scales are supported.
6749     return false;
6750   }
6751
6752   return true;
6753 }
6754
6755 /// isLegalAddressImmediate - Return true if the integer value can be used
6756 /// as the offset of the target addressing mode for load / store of the
6757 /// given type.
6758 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
6759   // PPC allows a sign-extended 16-bit immediate field.
6760   return (V > -(1 << 16) && V < (1 << 16)-1);
6761 }
6762
6763 bool PPCTargetLowering::isLegalAddressImmediate(GlobalValue* GV) const {
6764   return false;
6765 }
6766
6767 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
6768                                            SelectionDAG &DAG) const {
6769   MachineFunction &MF = DAG.getMachineFunction();
6770   MachineFrameInfo *MFI = MF.getFrameInfo();
6771   MFI->setReturnAddressIsTaken(true);
6772
6773   DebugLoc dl = Op.getDebugLoc();
6774   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6775
6776   // Make sure the function does not optimize away the store of the RA to
6777   // the stack.
6778   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
6779   FuncInfo->setLRStoreRequired();
6780   bool isPPC64 = PPCSubTarget.isPPC64();
6781   bool isDarwinABI = PPCSubTarget.isDarwinABI();
6782
6783   if (Depth > 0) {
6784     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6785     SDValue Offset =
6786
6787       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
6788                       isPPC64? MVT::i64 : MVT::i32);
6789     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6790                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6791                                    FrameAddr, Offset),
6792                        MachinePointerInfo(), false, false, false, 0);
6793   }
6794
6795   // Just load the return address off the stack.
6796   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
6797   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6798                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
6799 }
6800
6801 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
6802                                           SelectionDAG &DAG) const {
6803   DebugLoc dl = Op.getDebugLoc();
6804   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6805
6806   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
6807   bool isPPC64 = PtrVT == MVT::i64;
6808
6809   MachineFunction &MF = DAG.getMachineFunction();
6810   MachineFrameInfo *MFI = MF.getFrameInfo();
6811   MFI->setFrameAddressIsTaken(true);
6812   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
6813                MFI->hasVarSizedObjects()) &&
6814                   MFI->getStackSize() &&
6815                   !MF.getFunction()->getAttributes().
6816                     hasAttribute(AttributeSet::FunctionIndex, Attribute::Naked);
6817   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
6818                                 (is31 ? PPC::R31 : PPC::R1);
6819   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
6820                                          PtrVT);
6821   while (Depth--)
6822     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
6823                             FrameAddr, MachinePointerInfo(), false, false,
6824                             false, 0);
6825   return FrameAddr;
6826 }
6827
6828 bool
6829 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
6830   // The PowerPC target isn't yet aware of offsets.
6831   return false;
6832 }
6833
6834 /// getOptimalMemOpType - Returns the target specific optimal type for load
6835 /// and store operations as a result of memset, memcpy, and memmove
6836 /// lowering. If DstAlign is zero that means it's safe to destination
6837 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
6838 /// means there isn't a need to check it against alignment requirement,
6839 /// probably because the source does not need to be loaded. If 'IsMemset' is
6840 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
6841 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
6842 /// source is constant so it does not need to be loaded.
6843 /// It returns EVT::Other if the type should be determined using generic
6844 /// target-independent logic.
6845 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
6846                                            unsigned DstAlign, unsigned SrcAlign,
6847                                            bool IsMemset, bool ZeroMemset,
6848                                            bool MemcpyStrSrc,
6849                                            MachineFunction &MF) const {
6850   if (this->PPCSubTarget.isPPC64()) {
6851     return MVT::i64;
6852   } else {
6853     return MVT::i32;
6854   }
6855 }
6856
6857 bool PPCTargetLowering::allowsUnalignedMemoryAccesses(EVT VT,
6858                                                       bool *Fast) const {
6859   if (DisablePPCUnaligned)
6860     return false;
6861
6862   // PowerPC supports unaligned memory access for simple non-vector types.
6863   // Although accessing unaligned addresses is not as efficient as accessing
6864   // aligned addresses, it is generally more efficient than manual expansion,
6865   // and generally only traps for software emulation when crossing page
6866   // boundaries.
6867
6868   if (!VT.isSimple())
6869     return false;
6870
6871   if (VT.getSimpleVT().isVector())
6872     return false;
6873
6874   if (VT == MVT::ppcf128)
6875     return false;
6876
6877   if (Fast)
6878     *Fast = true;
6879
6880   return true;
6881 }
6882
6883 /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
6884 /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
6885 /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
6886 /// is expanded to mul + add.
6887 bool PPCTargetLowering::isFMAFasterThanMulAndAdd(EVT VT) const {
6888   if (!VT.isSimple())
6889     return false;
6890
6891   switch (VT.getSimpleVT().SimpleTy) {
6892   case MVT::f32:
6893   case MVT::f64:
6894   case MVT::v4f32:
6895     return true;
6896   default:
6897     break;
6898   }
6899
6900   return false;
6901 }
6902
6903 Sched::Preference PPCTargetLowering::getSchedulingPreference(SDNode *N) const {
6904   if (DisableILPPref)
6905     return TargetLowering::getSchedulingPreference(N);
6906
6907   return Sched::ILP;
6908 }
6909