lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                      CCValAssign::LocInfo &LocInfo,
  41                                      ISD::ArgFlagsTy &ArgFlags,
  42                                      CCState &State);
  43 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                             MVT &LocVT,
  45                                             CCValAssign::LocInfo &LocInfo,
  46                                             ISD::ArgFlagsTy &ArgFlags,
  47                                             CCState &State);
  48 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                               MVT &LocVT,
  50                                               CCValAssign::LocInfo &LocInfo,
  51                                               ISD::ArgFlagsTy &ArgFlags,
  52                                               CCState &State);
  53
  54 static cl::opt<bool> DisablePPCPreinc("disable-ppc-preinc",
  55 cl::desc("disable preincrement load/store generation on PPC"), cl::Hidden);
  56
  57 static cl::opt<bool> DisableILPPref("disable-ppc-ilp-pref",
  58 cl::desc("disable setting the node scheduling preference to ILP on PPC"), cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69   const PPCSubtarget *Subtarget = &TM.getSubtarget<PPCSubtarget>();
  70
  71   setPow2DivIsCheap();
  72
  73   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  74   setUseUnderscoreSetJmp(true);
  75   setUseUnderscoreLongJmp(true);
  76
  77   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  78   // arguments are at least 4/8 bytes aligned.
  79   bool isPPC64 = Subtarget->isPPC64();
  80   setMinStackArgumentAlignment(isPPC64 ? 8:4);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &PPC::GPRCRegClass);
  84   addRegisterClass(MVT::f32, &PPC::F4RCRegClass);
  85   addRegisterClass(MVT::f64, &PPC::F8RCRegClass);
  86
  87   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  88   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  89   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  90
  91   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  92
  93   // PowerPC has pre-inc load and store's.
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  97   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  98   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 102   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 103   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 104
 105   // This is used in the ppcf128->int sequence.  Note it has different semantics
 106   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 107   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 108
 109   // We do not currently implement these libm ops for PowerPC.
 110   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 111   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 112   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 113   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 114   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 115
 116   // PowerPC has no SREM/UREM instructions
 117   setOperationAction(ISD::SREM, MVT::i32, Expand);
 118   setOperationAction(ISD::UREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SREM, MVT::i64, Expand);
 120   setOperationAction(ISD::UREM, MVT::i64, Expand);
 121
 122   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 123   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 124   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 125   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 126   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 127   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 128   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 129   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 130   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 131
 132   // We don't support sin/cos/sqrt/fmod/pow
 133   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 134   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 135   setOperationAction(ISD::FREM , MVT::f64, Expand);
 136   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 137   setOperationAction(ISD::FMA  , MVT::f64, Legal);
 138   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 139   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 140   setOperationAction(ISD::FREM , MVT::f32, Expand);
 141   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 142   setOperationAction(ISD::FMA  , MVT::f32, Legal);
 143
 144   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 145
 146   // If we're enabling GP optimizations, use hardware square root
 147   if (!Subtarget->hasFSQRT()) {
 148     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 149     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 150   }
 151
 152   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 153   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 154
 155   // PowerPC does not have BSWAP, CTPOP or CTTZ
 156   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 157   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 158   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 159   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 160   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 161   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 162   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 163   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 164   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 165   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 166
 167   // PowerPC does not have ROTR
 168   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 169   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 170
 171   // PowerPC does not have Select
 172   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 173   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 174   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 175   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 176
 177   // PowerPC wants to turn select_cc of FP into fsel when possible.
 178   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 179   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 180
 181   // PowerPC wants to optimize integer setcc a bit
 182   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 183
 184   // PowerPC does not have BRCOND which requires SetCC
 185   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 186
 187   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 188
 189   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 190   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 191
 192   // PowerPC does not have [U|S]INT_TO_FP
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 195
 196   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 197   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 198   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 199   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 200
 201   // We cannot sextinreg(i1).  Expand to shifts.
 202   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 203
 204   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 205   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 206   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 207   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 208
 209
 210   // We want to legalize GlobalAddress and ConstantPool nodes into the
 211   // appropriate instructions to materialize the address.
 212   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 213   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 214   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 215   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 216   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 217   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 218   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 219   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 220   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 221   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 222
 223   // TRAP is legal.
 224   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 225
 226   // TRAMPOLINE is custom lowered.
 227   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 228   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 229
 230   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 231   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 232
 233   if (Subtarget->isSVR4ABI()) {
 234     if (isPPC64) {
 235       // VAARG always uses double-word chunks, so promote anything smaller.
 236       setOperationAction(ISD::VAARG, MVT::i1, Promote);
 237       AddPromotedToType (ISD::VAARG, MVT::i1, MVT::i64);
 238       setOperationAction(ISD::VAARG, MVT::i8, Promote);
 239       AddPromotedToType (ISD::VAARG, MVT::i8, MVT::i64);
 240       setOperationAction(ISD::VAARG, MVT::i16, Promote);
 241       AddPromotedToType (ISD::VAARG, MVT::i16, MVT::i64);
 242       setOperationAction(ISD::VAARG, MVT::i32, Promote);
 243       AddPromotedToType (ISD::VAARG, MVT::i32, MVT::i64);
 244       setOperationAction(ISD::VAARG, MVT::Other, Expand);
 245     } else {
 246       // VAARG is custom lowered with the 32-bit SVR4 ABI.
 247       setOperationAction(ISD::VAARG, MVT::Other, Custom);
 248       setOperationAction(ISD::VAARG, MVT::i64, Custom);
 249     }
 250   } else
 251     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 252
 253   // Use the default implementation.
 254   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 255   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 256   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 257   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 258   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 259   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 260
 261   // We want to custom lower some of our intrinsics.
 262   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 263
 264   // Comparisons that require checking two conditions.
 265   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 266   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 267   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 268   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 269   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 270   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 271   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 272   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 273   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 274   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 275   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 276   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 277
 278   if (Subtarget->has64BitSupport()) {
 279     // They also have instructions for converting between i64 and fp.
 280     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 281     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 282     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 283     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 284     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 285     // We cannot do this with Promote because i64 is not a legal type.
 286     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 287
 288     // FIXME: disable this lowered code.  This generates 64-bit register values,
 289     // and we don't model the fact that the top part is clobbered by calls.  We
 290     // need to flag these together so that the value isn't live across a call.
 291     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 292   } else {
 293     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 294     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 295   }
 296
 297   if (Subtarget->use64BitRegs()) {
 298     // 64-bit PowerPC implementations can support i64 types directly
 299     addRegisterClass(MVT::i64, &PPC::G8RCRegClass);
 300     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 301     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 302     // 64-bit PowerPC wants to expand i128 shifts itself.
 303     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 304     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 305     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 306   } else {
 307     // 32-bit PowerPC wants to expand i64 shifts itself.
 308     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 309     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 310     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 311   }
 312
 313   if (Subtarget->hasAltivec()) {
 314     // First set operation action for all vector types to expand. Then we
 315     // will selectively turn on ones that can be effectively codegen'd.
 316     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 317          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 318       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 319
 320       // add/sub are legal for all supported vector VT's.
 321       setOperationAction(ISD::ADD , VT, Legal);
 322       setOperationAction(ISD::SUB , VT, Legal);
 323
 324       // We promote all shuffles to v16i8.
 325       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 326       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 327
 328       // We promote all non-typed operations to v4i32.
 329       setOperationAction(ISD::AND   , VT, Promote);
 330       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 331       setOperationAction(ISD::OR    , VT, Promote);
 332       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 333       setOperationAction(ISD::XOR   , VT, Promote);
 334       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 335       setOperationAction(ISD::LOAD  , VT, Promote);
 336       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 337       setOperationAction(ISD::SELECT, VT, Promote);
 338       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 339       setOperationAction(ISD::STORE, VT, Promote);
 340       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 341
 342       // No other operations are legal.
 343       setOperationAction(ISD::MUL , VT, Expand);
 344       setOperationAction(ISD::SDIV, VT, Expand);
 345       setOperationAction(ISD::SREM, VT, Expand);
 346       setOperationAction(ISD::UDIV, VT, Expand);
 347       setOperationAction(ISD::UREM, VT, Expand);
 348       setOperationAction(ISD::FDIV, VT, Expand);
 349       setOperationAction(ISD::FNEG, VT, Expand);
 350       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 351       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 352       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 353       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 354       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 355       setOperationAction(ISD::UDIVREM, VT, Expand);
 356       setOperationAction(ISD::SDIVREM, VT, Expand);
 357       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 358       setOperationAction(ISD::FPOW, VT, Expand);
 359       setOperationAction(ISD::CTPOP, VT, Expand);
 360       setOperationAction(ISD::CTLZ, VT, Expand);
 361       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 362       setOperationAction(ISD::CTTZ, VT, Expand);
 363       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 364     }
 365
 366     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 367     // with merges, splats, etc.
 368     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 369
 370     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 371     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 372     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 373     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 374     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 375     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 376     setOperationAction(ISD::FP_TO_SINT, MVT::v4i32, Legal);
 377     setOperationAction(ISD::FP_TO_UINT, MVT::v4i32, Legal);
 378     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Legal);
 379     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Legal);
 380
 381     addRegisterClass(MVT::v4f32, &PPC::VRRCRegClass);
 382     addRegisterClass(MVT::v4i32, &PPC::VRRCRegClass);
 383     addRegisterClass(MVT::v8i16, &PPC::VRRCRegClass);
 384     addRegisterClass(MVT::v16i8, &PPC::VRRCRegClass);
 385
 386     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 387     setOperationAction(ISD::FMA, MVT::v4f32, Legal);
 388     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 389     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 390     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 391
 392     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 393     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 394
 395     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 396     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 397     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 398     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 399   }
 400
 401   if (Subtarget->has64BitSupport()) {
 402     setOperationAction(ISD::PREFETCH, MVT::Other, Legal);
 403     setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Legal);
 404   }
 405
 406   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 407   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 408
 409   setBooleanContents(ZeroOrOneBooleanContent);
 410   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 411
 412   if (isPPC64) {
 413     setStackPointerRegisterToSaveRestore(PPC::X1);
 414     setExceptionPointerRegister(PPC::X3);
 415     setExceptionSelectorRegister(PPC::X4);
 416   } else {
 417     setStackPointerRegisterToSaveRestore(PPC::R1);
 418     setExceptionPointerRegister(PPC::R3);
 419     setExceptionSelectorRegister(PPC::R4);
 420   }
 421
 422   // We have target-specific dag combine patterns for the following nodes:
 423   setTargetDAGCombine(ISD::SINT_TO_FP);
 424   setTargetDAGCombine(ISD::STORE);
 425   setTargetDAGCombine(ISD::BR_CC);
 426   setTargetDAGCombine(ISD::BSWAP);
 427
 428   // Darwin long double math library functions have $LDBL128 appended.
 429   if (Subtarget->isDarwin()) {
 430     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 431     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 432     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 433     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 434     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 435     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 436     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 437     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 438     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 439     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 440   }
 441
 442   setMinFunctionAlignment(2);
 443   if (PPCSubTarget.isDarwin())
 444     setPrefFunctionAlignment(4);
 445
 446   if (isPPC64 && Subtarget->isJITCodeModel())
 447     // Temporary workaround for the inability of PPC64 JIT to handle jump
 448     // tables.
 449     setSupportJumpTables(false);
 450
 451   setInsertFencesForAtomic(true);
 452
 453   setSchedulingPreference(Sched::Hybrid);
 454
 455   computeRegisterProperties();
 456
 457   // The Freescale cores does better with aggressive inlining of memcpy and
 458   // friends. Gcc uses same threshold of 128 bytes (= 32 word stores).
 459   if (Subtarget->getDarwinDirective() == PPC::DIR_E500mc ||
 460       Subtarget->getDarwinDirective() == PPC::DIR_E5500) {
 461     maxStoresPerMemset = 32;
 462     maxStoresPerMemsetOptSize = 16;
 463     maxStoresPerMemcpy = 32;
 464     maxStoresPerMemcpyOptSize = 8;
 465     maxStoresPerMemmove = 32;
 466     maxStoresPerMemmoveOptSize = 8;
 467
 468     setPrefFunctionAlignment(4);
 469     benefitFromCodePlacementOpt = true;
 470   }
 471 }
 472
 473 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 474 /// function arguments in the caller parameter area.
 475 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 476   const TargetMachine &TM = getTargetMachine();
 477   // Darwin passes everything on 4 byte boundary.
 478   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 479     return 4;
 480
 481   // 16byte and wider vectors are passed on 16byte boundary.
 482   if (VectorType *VTy = dyn_cast<VectorType>(Ty))
 483     if (VTy->getBitWidth() >= 128)
 484       return 16;
 485
 486   // The rest is 8 on PPC64 and 4 on PPC32 boundary.
 487    if (PPCSubTarget.isPPC64())
 488      return 8;
 489
 490   return 4;
 491 }
 492
 493 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 494   switch (Opcode) {
 495   default: return 0;
 496   case PPCISD::FSEL:            return "PPCISD::FSEL";
 497   case PPCISD::FCFID:           return "PPCISD::FCFID";
 498   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 499   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 500   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 501   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 502   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 503   case PPCISD::VPERM:           return "PPCISD::VPERM";
 504   case PPCISD::Hi:              return "PPCISD::Hi";
 505   case PPCISD::Lo:              return "PPCISD::Lo";
 506   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 507   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 508   case PPCISD::LOAD:            return "PPCISD::LOAD";
 509   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 510   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 511   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 512   case PPCISD::SRL:             return "PPCISD::SRL";
 513   case PPCISD::SRA:             return "PPCISD::SRA";
 514   case PPCISD::SHL:             return "PPCISD::SHL";
 515   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 516   case PPCISD::STD_32:          return "PPCISD::STD_32";
 517   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 518   case PPCISD::CALL_NOP_SVR4:   return "PPCISD::CALL_NOP_SVR4";
 519   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 520   case PPCISD::NOP:             return "PPCISD::NOP";
 521   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 522   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 523   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 524   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 525   case PPCISD::MFCR:            return "PPCISD::MFCR";
 526   case PPCISD::VCMP:            return "PPCISD::VCMP";
 527   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 528   case PPCISD::LBRX:            return "PPCISD::LBRX";
 529   case PPCISD::STBRX:           return "PPCISD::STBRX";
 530   case PPCISD::LARX:            return "PPCISD::LARX";
 531   case PPCISD::STCX:            return "PPCISD::STCX";
 532   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 533   case PPCISD::MFFS:            return "PPCISD::MFFS";
 534   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 535   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 536   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 537   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 538   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 539   case PPCISD::CR6SET:          return "PPCISD::CR6SET";
 540   case PPCISD::CR6UNSET:        return "PPCISD::CR6UNSET";
 541   }
 542 }
 543
 544 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 545   if (!VT.isVector())
 546     return MVT::i32;
 547   return VT.changeVectorElementTypeToInteger();
 548 }
 549
 550 //===----------------------------------------------------------------------===//
 551 // Node matching predicates, for use by the tblgen matching code.
 552 //===----------------------------------------------------------------------===//
 553
 554 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 555 static bool isFloatingPointZero(SDValue Op) {
 556   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 557     return CFP->getValueAPF().isZero();
 558   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 559     // Maybe this has already been legalized into the constant pool?
 560     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 561       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 562         return CFP->getValueAPF().isZero();
 563   }
 564   return false;
 565 }
 566
 567 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 568 /// true if Op is undef or if it matches the specified value.
 569 static bool isConstantOrUndef(int Op, int Val) {
 570   return Op < 0 || Op == Val;
 571 }
 572
 573 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 574 /// VPKUHUM instruction.
 575 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 576   if (!isUnary) {
 577     for (unsigned i = 0; i != 16; ++i)
 578       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 579         return false;
 580   } else {
 581     for (unsigned i = 0; i != 8; ++i)
 582       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 583           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 584         return false;
 585   }
 586   return true;
 587 }
 588
 589 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 590 /// VPKUWUM instruction.
 591 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 592   if (!isUnary) {
 593     for (unsigned i = 0; i != 16; i += 2)
 594       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 595           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 596         return false;
 597   } else {
 598     for (unsigned i = 0; i != 8; i += 2)
 599       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 600           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 601           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 602           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 603         return false;
 604   }
 605   return true;
 606 }
 607
 608 /// isVMerge - Common function, used to match vmrg* shuffles.
 609 ///
 610 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 611                      unsigned LHSStart, unsigned RHSStart) {
 612   assert(N->getValueType(0) == MVT::v16i8 &&
 613          "PPC only supports shuffles by bytes!");
 614   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 615          "Unsupported merge size!");
 616
 617   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 618     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 619       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 620                              LHSStart+j+i*UnitSize) ||
 621           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 622                              RHSStart+j+i*UnitSize))
 623         return false;
 624     }
 625   return true;
 626 }
 627
 628 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 629 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 630 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 631                              bool isUnary) {
 632   if (!isUnary)
 633     return isVMerge(N, UnitSize, 8, 24);
 634   return isVMerge(N, UnitSize, 8, 8);
 635 }
 636
 637 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 638 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 639 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 640                              bool isUnary) {
 641   if (!isUnary)
 642     return isVMerge(N, UnitSize, 0, 16);
 643   return isVMerge(N, UnitSize, 0, 0);
 644 }
 645
 646
 647 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 648 /// amount, otherwise return -1.
 649 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 650   assert(N->getValueType(0) == MVT::v16i8 &&
 651          "PPC only supports shuffles by bytes!");
 652
 653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 654
 655   // Find the first non-undef value in the shuffle mask.
 656   unsigned i;
 657   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 658     /*search*/;
 659
 660   if (i == 16) return -1;  // all undef.
 661
 662   // Otherwise, check to see if the rest of the elements are consecutively
 663   // numbered from this value.
 664   unsigned ShiftAmt = SVOp->getMaskElt(i);
 665   if (ShiftAmt < i) return -1;
 666   ShiftAmt -= i;
 667
 668   if (!isUnary) {
 669     // Check the rest of the elements to see if they are consecutive.
 670     for (++i; i != 16; ++i)
 671       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 672         return -1;
 673   } else {
 674     // Check the rest of the elements to see if they are consecutive.
 675     for (++i; i != 16; ++i)
 676       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 677         return -1;
 678   }
 679   return ShiftAmt;
 680 }
 681
 682 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 683 /// specifies a splat of a single element that is suitable for input to
 684 /// VSPLTB/VSPLTH/VSPLTW.
 685 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 686   assert(N->getValueType(0) == MVT::v16i8 &&
 687          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 688
 689   // This is a splat operation if each element of the permute is the same, and
 690   // if the value doesn't reference the second vector.
 691   unsigned ElementBase = N->getMaskElt(0);
 692
 693   // FIXME: Handle UNDEF elements too!
 694   if (ElementBase >= 16)
 695     return false;
 696
 697   // Check that the indices are consecutive, in the case of a multi-byte element
 698   // splatted with a v16i8 mask.
 699   for (unsigned i = 1; i != EltSize; ++i)
 700     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 701       return false;
 702
 703   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 704     if (N->getMaskElt(i) < 0) continue;
 705     for (unsigned j = 0; j != EltSize; ++j)
 706       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 707         return false;
 708   }
 709   return true;
 710 }
 711
 712 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 713 /// are -0.0.
 714 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 715   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 716
 717   APInt APVal, APUndef;
 718   unsigned BitSize;
 719   bool HasAnyUndefs;
 720
 721   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 722     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 723       return CFP->getValueAPF().isNegZero();
 724
 725   return false;
 726 }
 727
 728 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 729 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 730 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 731   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 732   assert(isSplatShuffleMask(SVOp, EltSize));
 733   return SVOp->getMaskElt(0) / EltSize;
 734 }
 735
 736 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 737 /// by using a vspltis[bhw] instruction of the specified element size, return
 738 /// the constant being splatted.  The ByteSize field indicates the number of
 739 /// bytes of each element [124] -> [bhw].
 740 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 741   SDValue OpVal(0, 0);
 742
 743   // If ByteSize of the splat is bigger than the element size of the
 744   // build_vector, then we have a case where we are checking for a splat where
 745   // multiple elements of the buildvector are folded together into a single
 746   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 747   unsigned EltSize = 16/N->getNumOperands();
 748   if (EltSize < ByteSize) {
 749     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 750     SDValue UniquedVals[4];
 751     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 752
 753     // See if all of the elements in the buildvector agree across.
 754     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 755       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 756       // If the element isn't a constant, bail fully out.
 757       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 758
 759
 760       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 761         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 762       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 763         return SDValue();  // no match.
 764     }
 765
 766     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 767     // either constant or undef values that are identical for each chunk.  See
 768     // if these chunks can form into a larger vspltis*.
 769
 770     // Check to see if all of the leading entries are either 0 or -1.  If
 771     // neither, then this won't fit into the immediate field.
 772     bool LeadingZero = true;
 773     bool LeadingOnes = true;
 774     for (unsigned i = 0; i != Multiple-1; ++i) {
 775       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 776
 777       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 778       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 779     }
 780     // Finally, check the least significant entry.
 781     if (LeadingZero) {
 782       if (UniquedVals[Multiple-1].getNode() == 0)
 783         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 784       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 785       if (Val < 16)
 786         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 787     }
 788     if (LeadingOnes) {
 789       if (UniquedVals[Multiple-1].getNode() == 0)
 790         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 791       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 792       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 793         return DAG.getTargetConstant(Val, MVT::i32);
 794     }
 795
 796     return SDValue();
 797   }
 798
 799   // Check to see if this buildvec has a single non-undef value in its elements.
 800   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 801     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 802     if (OpVal.getNode() == 0)
 803       OpVal = N->getOperand(i);
 804     else if (OpVal != N->getOperand(i))
 805       return SDValue();
 806   }
 807
 808   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 809
 810   unsigned ValSizeInBytes = EltSize;
 811   uint64_t Value = 0;
 812   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 813     Value = CN->getZExtValue();
 814   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 815     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 816     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 817   }
 818
 819   // If the splat value is larger than the element value, then we can never do
 820   // this splat.  The only case that we could fit the replicated bits into our
 821   // immediate field for would be zero, and we prefer to use vxor for it.
 822   if (ValSizeInBytes < ByteSize) return SDValue();
 823
 824   // If the element value is larger than the splat value, cut it in half and
 825   // check to see if the two halves are equal.  Continue doing this until we
 826   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 827   while (ValSizeInBytes > ByteSize) {
 828     ValSizeInBytes >>= 1;
 829
 830     // If the top half equals the bottom half, we're still ok.
 831     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 832          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 833       return SDValue();
 834   }
 835
 836   // Properly sign extend the value.
 837   int MaskVal = SignExtend32(Value, ByteSize * 8);
 838
 839   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 840   if (MaskVal == 0) return SDValue();
 841
 842   // Finally, if this value fits in a 5 bit sext field, return it
 843   if (SignExtend32<5>(MaskVal) == MaskVal)
 844     return DAG.getTargetConstant(MaskVal, MVT::i32);
 845   return SDValue();
 846 }
 847
 848 //===----------------------------------------------------------------------===//
 849 //  Addressing Mode Selection
 850 //===----------------------------------------------------------------------===//
 851
 852 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 853 /// or 64-bit immediate, and if the value can be accurately represented as a
 854 /// sign extension from a 16-bit value.  If so, this returns true and the
 855 /// immediate.
 856 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 857   if (N->getOpcode() != ISD::Constant)
 858     return false;
 859
 860   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 861   if (N->getValueType(0) == MVT::i32)
 862     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 863   else
 864     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 865 }
 866 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 867   return isIntS16Immediate(Op.getNode(), Imm);
 868 }
 869
 870
 871 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 872 /// can be represented as an indexed [r+r] operation.  Returns false if it
 873 /// can be more efficiently represented with [r+imm].
 874 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 875                                             SDValue &Index,
 876                                             SelectionDAG &DAG) const {
 877   short imm = 0;
 878   if (N.getOpcode() == ISD::ADD) {
 879     if (isIntS16Immediate(N.getOperand(1), imm))
 880       return false;    // r+i
 881     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 882       return false;    // r+i
 883
 884     Base = N.getOperand(0);
 885     Index = N.getOperand(1);
 886     return true;
 887   } else if (N.getOpcode() == ISD::OR) {
 888     if (isIntS16Immediate(N.getOperand(1), imm))
 889       return false;    // r+i can fold it if we can.
 890
 891     // If this is an or of disjoint bitfields, we can codegen this as an add
 892     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 893     // disjoint.
 894     APInt LHSKnownZero, LHSKnownOne;
 895     APInt RHSKnownZero, RHSKnownOne;
 896     DAG.ComputeMaskedBits(N.getOperand(0),
 897                           LHSKnownZero, LHSKnownOne);
 898
 899     if (LHSKnownZero.getBoolValue()) {
 900       DAG.ComputeMaskedBits(N.getOperand(1),
 901                             RHSKnownZero, RHSKnownOne);
 902       // If all of the bits are known zero on the LHS or RHS, the add won't
 903       // carry.
 904       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 905         Base = N.getOperand(0);
 906         Index = N.getOperand(1);
 907         return true;
 908       }
 909     }
 910   }
 911
 912   return false;
 913 }
 914
 915 /// Returns true if the address N can be represented by a base register plus
 916 /// a signed 16-bit displacement [r+imm], and if it is not better
 917 /// represented as reg+reg.
 918 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 919                                             SDValue &Base,
 920                                             SelectionDAG &DAG) const {
 921   // FIXME dl should come from parent load or store, not from address
 922   DebugLoc dl = N.getDebugLoc();
 923   // If this can be more profitably realized as r+r, fail.
 924   if (SelectAddressRegReg(N, Disp, Base, DAG))
 925     return false;
 926
 927   if (N.getOpcode() == ISD::ADD) {
 928     short imm = 0;
 929     if (isIntS16Immediate(N.getOperand(1), imm)) {
 930       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 931       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 932         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 933       } else {
 934         Base = N.getOperand(0);
 935       }
 936       return true; // [r+i]
 937     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 938       // Match LOAD (ADD (X, Lo(G))).
 939       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 940              && "Cannot handle constant offsets yet!");
 941       Disp = N.getOperand(1).getOperand(0);  // The global address.
 942       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 943              Disp.getOpcode() == ISD::TargetGlobalTLSAddress ||
 944              Disp.getOpcode() == ISD::TargetConstantPool ||
 945              Disp.getOpcode() == ISD::TargetJumpTable);
 946       Base = N.getOperand(0);
 947       return true;  // [&g+r]
 948     }
 949   } else if (N.getOpcode() == ISD::OR) {
 950     short imm = 0;
 951     if (isIntS16Immediate(N.getOperand(1), imm)) {
 952       // If this is an or of disjoint bitfields, we can codegen this as an add
 953       // (for better address arithmetic) if the LHS and RHS of the OR are
 954       // provably disjoint.
 955       APInt LHSKnownZero, LHSKnownOne;
 956       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
 957
 958       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 959         // If all of the bits are known zero on the LHS or RHS, the add won't
 960         // carry.
 961         Base = N.getOperand(0);
 962         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 963         return true;
 964       }
 965     }
 966   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 967     // Loading from a constant address.
 968
 969     // If this address fits entirely in a 16-bit sext immediate field, codegen
 970     // this as "d, 0"
 971     short Imm;
 972     if (isIntS16Immediate(CN, Imm)) {
 973       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 974       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 975                              CN->getValueType(0));
 976       return true;
 977     }
 978
 979     // Handle 32-bit sext immediates with LIS + addr mode.
 980     if (CN->getValueType(0) == MVT::i32 ||
 981         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 982       int Addr = (int)CN->getZExtValue();
 983
 984       // Otherwise, break this down into an LIS + disp.
 985       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 986
 987       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 988       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 989       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 990       return true;
 991     }
 992   }
 993
 994   Disp = DAG.getTargetConstant(0, getPointerTy());
 995   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 996     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 997   else
 998     Base = N;
 999   return true;      // [r+0]
1000 }
1001
1002 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
1003 /// represented as an indexed [r+r] operation.
1004 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
1005                                                 SDValue &Index,
1006                                                 SelectionDAG &DAG) const {
1007   // Check to see if we can easily represent this as an [r+r] address.  This
1008   // will fail if it thinks that the address is more profitably represented as
1009   // reg+imm, e.g. where imm = 0.
1010   if (SelectAddressRegReg(N, Base, Index, DAG))
1011     return true;
1012
1013   // If the operand is an addition, always emit this as [r+r], since this is
1014   // better (for code size, and execution, as the memop does the add for free)
1015   // than emitting an explicit add.
1016   if (N.getOpcode() == ISD::ADD) {
1017     Base = N.getOperand(0);
1018     Index = N.getOperand(1);
1019     return true;
1020   }
1021
1022   // Otherwise, do it the hard way, using R0 as the base register.
1023   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1024                          N.getValueType());
1025   Index = N;
1026   return true;
1027 }
1028
1029 /// SelectAddressRegImmShift - Returns true if the address N can be
1030 /// represented by a base register plus a signed 14-bit displacement
1031 /// [r+imm*4].  Suitable for use by STD and friends.
1032 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
1033                                                  SDValue &Base,
1034                                                  SelectionDAG &DAG) const {
1035   // FIXME dl should come from the parent load or store, not the address
1036   DebugLoc dl = N.getDebugLoc();
1037   // If this can be more profitably realized as r+r, fail.
1038   if (SelectAddressRegReg(N, Disp, Base, DAG))
1039     return false;
1040
1041   if (N.getOpcode() == ISD::ADD) {
1042     short imm = 0;
1043     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1044       Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1045       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
1046         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1047       } else {
1048         Base = N.getOperand(0);
1049       }
1050       return true; // [r+i]
1051     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
1052       // Match LOAD (ADD (X, Lo(G))).
1053       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1054              && "Cannot handle constant offsets yet!");
1055       Disp = N.getOperand(1).getOperand(0);  // The global address.
1056       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1057              Disp.getOpcode() == ISD::TargetConstantPool ||
1058              Disp.getOpcode() == ISD::TargetJumpTable);
1059       Base = N.getOperand(0);
1060       return true;  // [&g+r]
1061     }
1062   } else if (N.getOpcode() == ISD::OR) {
1063     short imm = 0;
1064     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1065       // If this is an or of disjoint bitfields, we can codegen this as an add
1066       // (for better address arithmetic) if the LHS and RHS of the OR are
1067       // provably disjoint.
1068       APInt LHSKnownZero, LHSKnownOne;
1069       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1070       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1071         // If all of the bits are known zero on the LHS or RHS, the add won't
1072         // carry.
1073         Base = N.getOperand(0);
1074         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1075         return true;
1076       }
1077     }
1078   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1079     // Loading from a constant address.  Verify low two bits are clear.
1080     if ((CN->getZExtValue() & 3) == 0) {
1081       // If this address fits entirely in a 14-bit sext immediate field, codegen
1082       // this as "d, 0"
1083       short Imm;
1084       if (isIntS16Immediate(CN, Imm)) {
1085         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1086         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1087                                CN->getValueType(0));
1088         return true;
1089       }
1090
1091       // Fold the low-part of 32-bit absolute addresses into addr mode.
1092       if (CN->getValueType(0) == MVT::i32 ||
1093           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1094         int Addr = (int)CN->getZExtValue();
1095
1096         // Otherwise, break this down into an LIS + disp.
1097         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1098         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1099         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1100         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1101         return true;
1102       }
1103     }
1104   }
1105
1106   Disp = DAG.getTargetConstant(0, getPointerTy());
1107   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1108     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1109   else
1110     Base = N;
1111   return true;      // [r+0]
1112 }
1113
1114
1115 /// getPreIndexedAddressParts - returns true by value, base pointer and
1116 /// offset pointer and addressing mode by reference if the node's address
1117 /// can be legally represented as pre-indexed load / store address.
1118 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1119                                                   SDValue &Offset,
1120                                                   ISD::MemIndexedMode &AM,
1121                                                   SelectionDAG &DAG) const {
1122   if (DisablePPCPreinc) return false;
1123
1124   SDValue Ptr;
1125   EVT VT;
1126   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1127     Ptr = LD->getBasePtr();
1128     VT = LD->getMemoryVT();
1129
1130   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1131     Ptr = ST->getBasePtr();
1132     VT  = ST->getMemoryVT();
1133   } else
1134     return false;
1135
1136   // PowerPC doesn't have preinc load/store instructions for vectors.
1137   if (VT.isVector())
1138     return false;
1139
1140   if (SelectAddressRegReg(Ptr, Offset, Base, DAG)) {
1141     AM = ISD::PRE_INC;
1142     return true;
1143   }
1144
1145   // LDU/STU use reg+imm*4, others use reg+imm.
1146   if (VT != MVT::i64) {
1147     // reg + imm
1148     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1149       return false;
1150   } else {
1151     // reg + imm * 4.
1152     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1153       return false;
1154   }
1155
1156   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1157     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1158     // sext i32 to i64 when addr mode is r+i.
1159     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1160         LD->getExtensionType() == ISD::SEXTLOAD &&
1161         isa<ConstantSDNode>(Offset))
1162       return false;
1163   }
1164
1165   AM = ISD::PRE_INC;
1166   return true;
1167 }
1168
1169 //===----------------------------------------------------------------------===//
1170 //  LowerOperation implementation
1171 //===----------------------------------------------------------------------===//
1172
1173 /// GetLabelAccessInfo - Return true if we should reference labels using a
1174 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1175 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1176                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1177   HiOpFlags = PPCII::MO_HA16;
1178   LoOpFlags = PPCII::MO_LO16;
1179
1180   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1181   // non-darwin platform.  We don't support PIC on other platforms yet.
1182   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1183                TM.getSubtarget<PPCSubtarget>().isDarwin();
1184   if (isPIC) {
1185     HiOpFlags |= PPCII::MO_PIC_FLAG;
1186     LoOpFlags |= PPCII::MO_PIC_FLAG;
1187   }
1188
1189   // If this is a reference to a global value that requires a non-lazy-ptr, make
1190   // sure that instruction lowering adds it.
1191   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1192     HiOpFlags |= PPCII::MO_NLP_FLAG;
1193     LoOpFlags |= PPCII::MO_NLP_FLAG;
1194
1195     if (GV->hasHiddenVisibility()) {
1196       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1197       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1198     }
1199   }
1200
1201   return isPIC;
1202 }
1203
1204 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1205                              SelectionDAG &DAG) {
1206   EVT PtrVT = HiPart.getValueType();
1207   SDValue Zero = DAG.getConstant(0, PtrVT);
1208   DebugLoc DL = HiPart.getDebugLoc();
1209
1210   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1211   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1212
1213   // With PIC, the first instruction is actually "GR+hi(&G)".
1214   if (isPIC)
1215     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1216                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1217
1218   // Generate non-pic code that has direct accesses to the constant pool.
1219   // The address of the global is just (hi(&g)+lo(&g)).
1220   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1221 }
1222
1223 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1224                                              SelectionDAG &DAG) const {
1225   EVT PtrVT = Op.getValueType();
1226   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1227   const Constant *C = CP->getConstVal();
1228
1229   // 64-bit SVR4 ABI code is always position-independent.
1230   // The actual address of the GlobalValue is stored in the TOC.
1231   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1232     SDValue GA = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0);
1233     return DAG.getNode(PPCISD::TOC_ENTRY, CP->getDebugLoc(), MVT::i64, GA,
1234                        DAG.getRegister(PPC::X2, MVT::i64));
1235   }
1236
1237   unsigned MOHiFlag, MOLoFlag;
1238   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1239   SDValue CPIHi =
1240     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1241   SDValue CPILo =
1242     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1243   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1244 }
1245
1246 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1247   EVT PtrVT = Op.getValueType();
1248   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1249
1250   // 64-bit SVR4 ABI code is always position-independent.
1251   // The actual address of the GlobalValue is stored in the TOC.
1252   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1253     SDValue GA = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1254     return DAG.getNode(PPCISD::TOC_ENTRY, JT->getDebugLoc(), MVT::i64, GA,
1255                        DAG.getRegister(PPC::X2, MVT::i64));
1256   }
1257
1258   unsigned MOHiFlag, MOLoFlag;
1259   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1260   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1261   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1262   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1263 }
1264
1265 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1266                                              SelectionDAG &DAG) const {
1267   EVT PtrVT = Op.getValueType();
1268
1269   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1270
1271   unsigned MOHiFlag, MOLoFlag;
1272   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1273   SDValue TgtBAHi = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOHiFlag);
1274   SDValue TgtBALo = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOLoFlag);
1275   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1276 }
1277
1278 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1279                                               SelectionDAG &DAG) const {
1280
1281   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1282   DebugLoc dl = GA->getDebugLoc();
1283   const GlobalValue *GV = GA->getGlobal();
1284   EVT PtrVT = getPointerTy();
1285   bool is64bit = PPCSubTarget.isPPC64();
1286
1287   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1288
1289   SDValue TGAHi = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1290                                              PPCII::MO_TPREL16_HA);
1291   SDValue TGALo = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1292                                              PPCII::MO_TPREL16_LO);
1293
1294   if (model != TLSModel::LocalExec)
1295     llvm_unreachable("only local-exec TLS mode supported");
1296   SDValue TLSReg = DAG.getRegister(is64bit ? PPC::X13 : PPC::R2,
1297                                    is64bit ? MVT::i64 : MVT::i32);
1298   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, TGAHi, TLSReg);
1299   return DAG.getNode(PPCISD::Lo, dl, PtrVT, TGALo, Hi);
1300 }
1301
1302 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1303                                               SelectionDAG &DAG) const {
1304   EVT PtrVT = Op.getValueType();
1305   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1306   DebugLoc DL = GSDN->getDebugLoc();
1307   const GlobalValue *GV = GSDN->getGlobal();
1308
1309   // 64-bit SVR4 ABI code is always position-independent.
1310   // The actual address of the GlobalValue is stored in the TOC.
1311   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1312     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1313     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1314                        DAG.getRegister(PPC::X2, MVT::i64));
1315   }
1316
1317   unsigned MOHiFlag, MOLoFlag;
1318   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1319
1320   SDValue GAHi =
1321     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1322   SDValue GALo =
1323     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1324
1325   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1326
1327   // If the global reference is actually to a non-lazy-pointer, we have to do an
1328   // extra load to get the address of the global.
1329   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1330     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1331                       false, false, false, 0);
1332   return Ptr;
1333 }
1334
1335 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1336   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1337   DebugLoc dl = Op.getDebugLoc();
1338
1339   // If we're comparing for equality to zero, expose the fact that this is
1340   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1341   // fold the new nodes.
1342   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1343     if (C->isNullValue() && CC == ISD::SETEQ) {
1344       EVT VT = Op.getOperand(0).getValueType();
1345       SDValue Zext = Op.getOperand(0);
1346       if (VT.bitsLT(MVT::i32)) {
1347         VT = MVT::i32;
1348         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1349       }
1350       unsigned Log2b = Log2_32(VT.getSizeInBits());
1351       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1352       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1353                                 DAG.getConstant(Log2b, MVT::i32));
1354       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1355     }
1356     // Leave comparisons against 0 and -1 alone for now, since they're usually
1357     // optimized.  FIXME: revisit this when we can custom lower all setcc
1358     // optimizations.
1359     if (C->isAllOnesValue() || C->isNullValue())
1360       return SDValue();
1361   }
1362
1363   // If we have an integer seteq/setne, turn it into a compare against zero
1364   // by xor'ing the rhs with the lhs, which is faster than setting a
1365   // condition register, reading it back out, and masking the correct bit.  The
1366   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1367   // the result to other bit-twiddling opportunities.
1368   EVT LHSVT = Op.getOperand(0).getValueType();
1369   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1370     EVT VT = Op.getValueType();
1371     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1372                                 Op.getOperand(1));
1373     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1374   }
1375   return SDValue();
1376 }
1377
1378 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1379                                       const PPCSubtarget &Subtarget) const {
1380   SDNode *Node = Op.getNode();
1381   EVT VT = Node->getValueType(0);
1382   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1383   SDValue InChain = Node->getOperand(0);
1384   SDValue VAListPtr = Node->getOperand(1);
1385   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1386   DebugLoc dl = Node->getDebugLoc();
1387
1388   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1389
1390   // gpr_index
1391   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1392                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1393                                     false, false, 0);
1394   InChain = GprIndex.getValue(1);
1395
1396   if (VT == MVT::i64) {
1397     // Check if GprIndex is even
1398     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1399                                  DAG.getConstant(1, MVT::i32));
1400     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1401                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1402     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1403                                           DAG.getConstant(1, MVT::i32));
1404     // Align GprIndex to be even if it isn't
1405     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1406                            GprIndex);
1407   }
1408
1409   // fpr index is 1 byte after gpr
1410   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1411                                DAG.getConstant(1, MVT::i32));
1412
1413   // fpr
1414   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1415                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1416                                     false, false, 0);
1417   InChain = FprIndex.getValue(1);
1418
1419   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1420                                        DAG.getConstant(8, MVT::i32));
1421
1422   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1423                                         DAG.getConstant(4, MVT::i32));
1424
1425   // areas
1426   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1427                                      MachinePointerInfo(), false, false,
1428                                      false, 0);
1429   InChain = OverflowArea.getValue(1);
1430
1431   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1432                                     MachinePointerInfo(), false, false,
1433                                     false, 0);
1434   InChain = RegSaveArea.getValue(1);
1435
1436   // select overflow_area if index > 8
1437   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1438                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1439
1440   // adjustment constant gpr_index * 4/8
1441   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1442                                     VT.isInteger() ? GprIndex : FprIndex,
1443                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1444                                                     MVT::i32));
1445
1446   // OurReg = RegSaveArea + RegConstant
1447   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1448                                RegConstant);
1449
1450   // Floating types are 32 bytes into RegSaveArea
1451   if (VT.isFloatingPoint())
1452     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1453                          DAG.getConstant(32, MVT::i32));
1454
1455   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1456   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1457                                    VT.isInteger() ? GprIndex : FprIndex,
1458                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1459                                                    MVT::i32));
1460
1461   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1462                               VT.isInteger() ? VAListPtr : FprPtr,
1463                               MachinePointerInfo(SV),
1464                               MVT::i8, false, false, 0);
1465
1466   // determine if we should load from reg_save_area or overflow_area
1467   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1468
1469   // increase overflow_area by 4/8 if gpr/fpr > 8
1470   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1471                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1472                                           MVT::i32));
1473
1474   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1475                              OverflowAreaPlusN);
1476
1477   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1478                               OverflowAreaPtr,
1479                               MachinePointerInfo(),
1480                               MVT::i32, false, false, 0);
1481
1482   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1483                      false, false, false, 0);
1484 }
1485
1486 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1487                                                   SelectionDAG &DAG) const {
1488   return Op.getOperand(0);
1489 }
1490
1491 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1492                                                 SelectionDAG &DAG) const {
1493   SDValue Chain = Op.getOperand(0);
1494   SDValue Trmp = Op.getOperand(1); // trampoline
1495   SDValue FPtr = Op.getOperand(2); // nested function
1496   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1497   DebugLoc dl = Op.getDebugLoc();
1498
1499   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1500   bool isPPC64 = (PtrVT == MVT::i64);
1501   unsigned AS = 0;
1502   Type *IntPtrTy =
1503     DAG.getTargetLoweringInfo().getDataLayout()->getIntPtrType(
1504                                                              *DAG.getContext(), AS);
1505
1506   TargetLowering::ArgListTy Args;
1507   TargetLowering::ArgListEntry Entry;
1508
1509   Entry.Ty = IntPtrTy;
1510   Entry.Node = Trmp; Args.push_back(Entry);
1511
1512   // TrampSize == (isPPC64 ? 48 : 40);
1513   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1514                                isPPC64 ? MVT::i64 : MVT::i32);
1515   Args.push_back(Entry);
1516
1517   Entry.Node = FPtr; Args.push_back(Entry);
1518   Entry.Node = Nest; Args.push_back(Entry);
1519
1520   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1521   TargetLowering::CallLoweringInfo CLI(Chain,
1522                                        Type::getVoidTy(*DAG.getContext()),
1523                                        false, false, false, false, 0,
1524                                        CallingConv::C,
1525                 /*isTailCall=*/false,
1526                                        /*doesNotRet=*/false,
1527                                        /*isReturnValueUsed=*/true,
1528                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1529                 Args, DAG, dl);
1530   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1531
1532   return CallResult.second;
1533 }
1534
1535 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1536                                         const PPCSubtarget &Subtarget) const {
1537   MachineFunction &MF = DAG.getMachineFunction();
1538   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1539
1540   DebugLoc dl = Op.getDebugLoc();
1541
1542   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1543     // vastart just stores the address of the VarArgsFrameIndex slot into the
1544     // memory location argument.
1545     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1546     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1547     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1548     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1549                         MachinePointerInfo(SV),
1550                         false, false, 0);
1551   }
1552
1553   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1554   // We suppose the given va_list is already allocated.
1555   //
1556   // typedef struct {
1557   //  char gpr;     /* index into the array of 8 GPRs
1558   //                 * stored in the register save area
1559   //                 * gpr=0 corresponds to r3,
1560   //                 * gpr=1 to r4, etc.
1561   //                 */
1562   //  char fpr;     /* index into the array of 8 FPRs
1563   //                 * stored in the register save area
1564   //                 * fpr=0 corresponds to f1,
1565   //                 * fpr=1 to f2, etc.
1566   //                 */
1567   //  char *overflow_arg_area;
1568   //                /* location on stack that holds
1569   //                 * the next overflow argument
1570   //                 */
1571   //  char *reg_save_area;
1572   //               /* where r3:r10 and f1:f8 (if saved)
1573   //                * are stored
1574   //                */
1575   // } va_list[1];
1576
1577
1578   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1579   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1580
1581
1582   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1583
1584   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1585                                             PtrVT);
1586   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1587                                  PtrVT);
1588
1589   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1590   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1591
1592   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1593   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1594
1595   uint64_t FPROffset = 1;
1596   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1597
1598   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1599
1600   // Store first byte : number of int regs
1601   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1602                                          Op.getOperand(1),
1603                                          MachinePointerInfo(SV),
1604                                          MVT::i8, false, false, 0);
1605   uint64_t nextOffset = FPROffset;
1606   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1607                                   ConstFPROffset);
1608
1609   // Store second byte : number of float regs
1610   SDValue secondStore =
1611     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1612                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1613                       false, false, 0);
1614   nextOffset += StackOffset;
1615   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1616
1617   // Store second word : arguments given on stack
1618   SDValue thirdStore =
1619     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1620                  MachinePointerInfo(SV, nextOffset),
1621                  false, false, 0);
1622   nextOffset += FrameOffset;
1623   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1624
1625   // Store third word : arguments given in registers
1626   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1627                       MachinePointerInfo(SV, nextOffset),
1628                       false, false, 0);
1629
1630 }
1631
1632 #include "PPCGenCallingConv.inc"
1633
1634 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1635                                      CCValAssign::LocInfo &LocInfo,
1636                                      ISD::ArgFlagsTy &ArgFlags,
1637                                      CCState &State) {
1638   return true;
1639 }
1640
1641 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1642                                             MVT &LocVT,
1643                                             CCValAssign::LocInfo &LocInfo,
1644                                             ISD::ArgFlagsTy &ArgFlags,
1645                                             CCState &State) {
1646   static const uint16_t ArgRegs[] = {
1647     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1648     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1649   };
1650   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1651
1652   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1653
1654   // Skip one register if the first unallocated register has an even register
1655   // number and there are still argument registers available which have not been
1656   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1657   // need to skip a register if RegNum is odd.
1658   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1659     State.AllocateReg(ArgRegs[RegNum]);
1660   }
1661
1662   // Always return false here, as this function only makes sure that the first
1663   // unallocated register has an odd register number and does not actually
1664   // allocate a register for the current argument.
1665   return false;
1666 }
1667
1668 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1669                                               MVT &LocVT,
1670                                               CCValAssign::LocInfo &LocInfo,
1671                                               ISD::ArgFlagsTy &ArgFlags,
1672                                               CCState &State) {
1673   static const uint16_t ArgRegs[] = {
1674     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1675     PPC::F8
1676   };
1677
1678   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1679
1680   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1681
1682   // If there is only one Floating-point register left we need to put both f64
1683   // values of a split ppc_fp128 value on the stack.
1684   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1685     State.AllocateReg(ArgRegs[RegNum]);
1686   }
1687
1688   // Always return false here, as this function only makes sure that the two f64
1689   // values a ppc_fp128 value is split into are both passed in registers or both
1690   // passed on the stack and does not actually allocate a register for the
1691   // current argument.
1692   return false;
1693 }
1694
1695 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1696 /// on Darwin.
1697 static const uint16_t *GetFPR() {
1698   static const uint16_t FPR[] = {
1699     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1700     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1701   };
1702
1703   return FPR;
1704 }
1705
1706 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1707 /// the stack.
1708 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1709                                        unsigned PtrByteSize) {
1710   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1711   if (Flags.isByVal())
1712     ArgSize = Flags.getByValSize();
1713   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1714
1715   return ArgSize;
1716 }
1717
1718 SDValue
1719 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1720                                         CallingConv::ID CallConv, bool isVarArg,
1721                                         const SmallVectorImpl<ISD::InputArg>
1722                                           &Ins,
1723                                         DebugLoc dl, SelectionDAG &DAG,
1724                                         SmallVectorImpl<SDValue> &InVals)
1725                                           const {
1726   if (PPCSubTarget.isSVR4ABI()) {
1727     if (PPCSubTarget.isPPC64())
1728       return LowerFormalArguments_64SVR4(Chain, CallConv, isVarArg, Ins,
1729                                          dl, DAG, InVals);
1730     else
1731       return LowerFormalArguments_32SVR4(Chain, CallConv, isVarArg, Ins,
1732                                          dl, DAG, InVals);
1733   } else {
1734     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1735                                        dl, DAG, InVals);
1736   }
1737 }
1738
1739 SDValue
1740 PPCTargetLowering::LowerFormalArguments_32SVR4(
1741                                       SDValue Chain,
1742                                       CallingConv::ID CallConv, bool isVarArg,
1743                                       const SmallVectorImpl<ISD::InputArg>
1744                                         &Ins,
1745                                       DebugLoc dl, SelectionDAG &DAG,
1746                                       SmallVectorImpl<SDValue> &InVals) const {
1747
1748   // 32-bit SVR4 ABI Stack Frame Layout:
1749   //              +-----------------------------------+
1750   //        +-->  |            Back chain             |
1751   //        |     +-----------------------------------+
1752   //        |     | Floating-point register save area |
1753   //        |     +-----------------------------------+
1754   //        |     |    General register save area     |
1755   //        |     +-----------------------------------+
1756   //        |     |          CR save word             |
1757   //        |     +-----------------------------------+
1758   //        |     |         VRSAVE save word          |
1759   //        |     +-----------------------------------+
1760   //        |     |         Alignment padding         |
1761   //        |     +-----------------------------------+
1762   //        |     |     Vector register save area     |
1763   //        |     +-----------------------------------+
1764   //        |     |       Local variable space        |
1765   //        |     +-----------------------------------+
1766   //        |     |        Parameter list area        |
1767   //        |     +-----------------------------------+
1768   //        |     |           LR save word            |
1769   //        |     +-----------------------------------+
1770   // SP-->  +---  |            Back chain             |
1771   //              +-----------------------------------+
1772   //
1773   // Specifications:
1774   //   System V Application Binary Interface PowerPC Processor Supplement
1775   //   AltiVec Technology Programming Interface Manual
1776
1777   MachineFunction &MF = DAG.getMachineFunction();
1778   MachineFrameInfo *MFI = MF.getFrameInfo();
1779   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1780
1781   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1782   // Potential tail calls could cause overwriting of argument stack slots.
1783   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1784                        (CallConv == CallingConv::Fast));
1785   unsigned PtrByteSize = 4;
1786
1787   // Assign locations to all of the incoming arguments.
1788   SmallVector<CCValAssign, 16> ArgLocs;
1789   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1790                  getTargetMachine(), ArgLocs, *DAG.getContext());
1791
1792   // Reserve space for the linkage area on the stack.
1793   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1794
1795   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1796
1797   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1798     CCValAssign &VA = ArgLocs[i];
1799
1800     // Arguments stored in registers.
1801     if (VA.isRegLoc()) {
1802       const TargetRegisterClass *RC;
1803       EVT ValVT = VA.getValVT();
1804
1805       switch (ValVT.getSimpleVT().SimpleTy) {
1806         default:
1807           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1808         case MVT::i32:
1809           RC = &PPC::GPRCRegClass;
1810           break;
1811         case MVT::f32:
1812           RC = &PPC::F4RCRegClass;
1813           break;
1814         case MVT::f64:
1815           RC = &PPC::F8RCRegClass;
1816           break;
1817         case MVT::v16i8:
1818         case MVT::v8i16:
1819         case MVT::v4i32:
1820         case MVT::v4f32:
1821           RC = &PPC::VRRCRegClass;
1822           break;
1823       }
1824
1825       // Transform the arguments stored in physical registers into virtual ones.
1826       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1827       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1828
1829       InVals.push_back(ArgValue);
1830     } else {
1831       // Argument stored in memory.
1832       assert(VA.isMemLoc());
1833
1834       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1835       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1836                                       isImmutable);
1837
1838       // Create load nodes to retrieve arguments from the stack.
1839       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1840       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1841                                    MachinePointerInfo(),
1842                                    false, false, false, 0));
1843     }
1844   }
1845
1846   // Assign locations to all of the incoming aggregate by value arguments.
1847   // Aggregates passed by value are stored in the local variable space of the
1848   // caller's stack frame, right above the parameter list area.
1849   SmallVector<CCValAssign, 16> ByValArgLocs;
1850   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1851                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1852
1853   // Reserve stack space for the allocations in CCInfo.
1854   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1855
1856   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1857
1858   // Area that is at least reserved in the caller of this function.
1859   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1860
1861   // Set the size that is at least reserved in caller of this function.  Tail
1862   // call optimized function's reserved stack space needs to be aligned so that
1863   // taking the difference between two stack areas will result in an aligned
1864   // stack.
1865   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1866
1867   MinReservedArea =
1868     std::max(MinReservedArea,
1869              PPCFrameLowering::getMinCallFrameSize(false, false));
1870
1871   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1872     getStackAlignment();
1873   unsigned AlignMask = TargetAlign-1;
1874   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1875
1876   FI->setMinReservedArea(MinReservedArea);
1877
1878   SmallVector<SDValue, 8> MemOps;
1879
1880   // If the function takes variable number of arguments, make a frame index for
1881   // the start of the first vararg value... for expansion of llvm.va_start.
1882   if (isVarArg) {
1883     static const uint16_t GPArgRegs[] = {
1884       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1885       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1886     };
1887     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1888
1889     static const uint16_t FPArgRegs[] = {
1890       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1891       PPC::F8
1892     };
1893     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1894
1895     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1896                                                           NumGPArgRegs));
1897     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1898                                                           NumFPArgRegs));
1899
1900     // Make room for NumGPArgRegs and NumFPArgRegs.
1901     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1902                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1903
1904     FuncInfo->setVarArgsStackOffset(
1905       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1906                              CCInfo.getNextStackOffset(), true));
1907
1908     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1909     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1910
1911     // The fixed integer arguments of a variadic function are stored to the
1912     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1913     // the result of va_next.
1914     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1915       // Get an existing live-in vreg, or add a new one.
1916       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1917       if (!VReg)
1918         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1919
1920       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1921       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1922                                    MachinePointerInfo(), false, false, 0);
1923       MemOps.push_back(Store);
1924       // Increment the address by four for the next argument to store
1925       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1926       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1927     }
1928
1929     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1930     // is set.
1931     // The double arguments are stored to the VarArgsFrameIndex
1932     // on the stack.
1933     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1934       // Get an existing live-in vreg, or add a new one.
1935       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1936       if (!VReg)
1937         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1938
1939       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1940       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1941                                    MachinePointerInfo(), false, false, 0);
1942       MemOps.push_back(Store);
1943       // Increment the address by eight for the next argument to store
1944       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1945                                          PtrVT);
1946       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1947     }
1948   }
1949
1950   if (!MemOps.empty())
1951     Chain = DAG.getNode(ISD::TokenFactor, dl,
1952                         MVT::Other, &MemOps[0], MemOps.size());
1953
1954   return Chain;
1955 }
1956
1957 // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1958 // value to MVT::i64 and then truncate to the correct register size.
1959 SDValue
1960 PPCTargetLowering::extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT,
1961                                      SelectionDAG &DAG, SDValue ArgVal,
1962                                      DebugLoc dl) const {
1963   if (Flags.isSExt())
1964     ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1965                          DAG.getValueType(ObjectVT));
1966   else if (Flags.isZExt())
1967     ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1968                          DAG.getValueType(ObjectVT));
1969
1970   return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1971 }
1972
1973 // Set the size that is at least reserved in caller of this function.  Tail
1974 // call optimized functions' reserved stack space needs to be aligned so that
1975 // taking the difference between two stack areas will result in an aligned
1976 // stack.
1977 void
1978 PPCTargetLowering::setMinReservedArea(MachineFunction &MF, SelectionDAG &DAG,
1979                                       unsigned nAltivecParamsAtEnd,
1980                                       unsigned MinReservedArea,
1981                                       bool isPPC64) const {
1982   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1983   // Add the Altivec parameters at the end, if needed.
1984   if (nAltivecParamsAtEnd) {
1985     MinReservedArea = ((MinReservedArea+15)/16)*16;
1986     MinReservedArea += 16*nAltivecParamsAtEnd;
1987   }
1988   MinReservedArea =
1989     std::max(MinReservedArea,
1990              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
1991   unsigned TargetAlign
1992     = DAG.getMachineFunction().getTarget().getFrameLowering()->
1993         getStackAlignment();
1994   unsigned AlignMask = TargetAlign-1;
1995   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1996   FI->setMinReservedArea(MinReservedArea);
1997 }
1998
1999 SDValue
2000 PPCTargetLowering::LowerFormalArguments_64SVR4(
2001                                       SDValue Chain,
2002                                       CallingConv::ID CallConv, bool isVarArg,
2003                                       const SmallVectorImpl<ISD::InputArg>
2004                                         &Ins,
2005                                       DebugLoc dl, SelectionDAG &DAG,
2006                                       SmallVectorImpl<SDValue> &InVals) const {
2007   // TODO: add description of PPC stack frame format, or at least some docs.
2008   //
2009   MachineFunction &MF = DAG.getMachineFunction();
2010   MachineFrameInfo *MFI = MF.getFrameInfo();
2011   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2012
2013   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2014   // Potential tail calls could cause overwriting of argument stack slots.
2015   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2016                        (CallConv == CallingConv::Fast));
2017   unsigned PtrByteSize = 8;
2018
2019   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
2020   // Area that is at least reserved in caller of this function.
2021   unsigned MinReservedArea = ArgOffset;
2022
2023   static const uint16_t GPR[] = {
2024     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2025     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2026   };
2027
2028   static const uint16_t *FPR = GetFPR();
2029
2030   static const uint16_t VR[] = {
2031     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2032     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2033   };
2034
2035   const unsigned Num_GPR_Regs = array_lengthof(GPR);
2036   const unsigned Num_FPR_Regs = 13;
2037   const unsigned Num_VR_Regs  = array_lengthof(VR);
2038
2039   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2040
2041   // Add DAG nodes to load the arguments or copy them out of registers.  On
2042   // entry to a function on PPC, the arguments start after the linkage area,
2043   // although the first ones are often in registers.
2044
2045   SmallVector<SDValue, 8> MemOps;
2046   unsigned nAltivecParamsAtEnd = 0;
2047   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2048   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2049     SDValue ArgVal;
2050     bool needsLoad = false;
2051     EVT ObjectVT = Ins[ArgNo].VT;
2052     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2053     unsigned ArgSize = ObjSize;
2054     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2055
2056     unsigned CurArgOffset = ArgOffset;
2057
2058     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2059     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2060         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2061       if (isVarArg) {
2062         MinReservedArea = ((MinReservedArea+15)/16)*16;
2063         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2064                                                   Flags,
2065                                                   PtrByteSize);
2066       } else
2067         nAltivecParamsAtEnd++;
2068     } else
2069       // Calculate min reserved area.
2070       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2071                                                 Flags,
2072                                                 PtrByteSize);
2073
2074     // FIXME the codegen can be much improved in some cases.
2075     // We do not have to keep everything in memory.
2076     if (Flags.isByVal()) {
2077       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2078       ObjSize = Flags.getByValSize();
2079       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2080       // All aggregates smaller than 8 bytes must be passed right-justified.
2081       if (ObjSize < PtrByteSize)
2082         CurArgOffset = CurArgOffset + (PtrByteSize - ObjSize);
2083       // The value of the object is its address.
2084       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2085       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2086       InVals.push_back(FIN);
2087
2088       if (ObjSize < 8) {
2089         if (GPR_idx != Num_GPR_Regs) {
2090           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2091           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2092           SDValue Store;
2093
2094           if (ObjSize==1 || ObjSize==2 || ObjSize==4) {
2095             EVT ObjType = (ObjSize == 1 ? MVT::i8 :
2096                            (ObjSize == 2 ? MVT::i16 : MVT::i32));
2097             Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2098                                       MachinePointerInfo(FuncArg, CurArgOffset),
2099                                       ObjType, false, false, 0);
2100           } else {
2101             // For sizes that don't fit a truncating store (3, 5, 6, 7),
2102             // store the whole register as-is to the parameter save area
2103             // slot.  The address of the parameter was already calculated
2104             // above (InVals.push_back(FIN)) to be the right-justified
2105             // offset within the slot.  For this store, we need a new
2106             // frame index that points at the beginning of the slot.
2107             int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2108             SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2109             Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2110                                  MachinePointerInfo(FuncArg, ArgOffset),
2111                                  false, false, 0);
2112           }
2113
2114           MemOps.push_back(Store);
2115           ++GPR_idx;
2116         }
2117         // Whether we copied from a register or not, advance the offset
2118         // into the parameter save area by a full doubleword.
2119         ArgOffset += PtrByteSize;
2120         continue;
2121       }
2122
2123       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2124         // Store whatever pieces of the object are in registers
2125         // to memory.  ArgOffset will be the address of the beginning
2126         // of the object.
2127         if (GPR_idx != Num_GPR_Regs) {
2128           unsigned VReg;
2129           VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2130           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2131           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2132           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2133           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2134                                        MachinePointerInfo(FuncArg, ArgOffset),
2135                                        false, false, 0);
2136           MemOps.push_back(Store);
2137           ++GPR_idx;
2138           ArgOffset += PtrByteSize;
2139         } else {
2140           ArgOffset += ArgSize - j;
2141           break;
2142         }
2143       }
2144       continue;
2145     }
2146
2147     switch (ObjectVT.getSimpleVT().SimpleTy) {
2148     default: llvm_unreachable("Unhandled argument type!");
2149     case MVT::i32:
2150     case MVT::i64:
2151       if (GPR_idx != Num_GPR_Regs) {
2152         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2153         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2154
2155         if (ObjectVT == MVT::i32)
2156           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2157           // value to MVT::i64 and then truncate to the correct register size.
2158           ArgVal = extendArgForPPC64(Flags, ObjectVT, DAG, ArgVal, dl);
2159
2160         ++GPR_idx;
2161       } else {
2162         needsLoad = true;
2163         ArgSize = PtrByteSize;
2164       }
2165       ArgOffset += 8;
2166       break;
2167
2168     case MVT::f32:
2169     case MVT::f64:
2170       // Every 8 bytes of argument space consumes one of the GPRs available for
2171       // argument passing.
2172       if (GPR_idx != Num_GPR_Regs) {
2173         ++GPR_idx;
2174       }
2175       if (FPR_idx != Num_FPR_Regs) {
2176         unsigned VReg;
2177
2178         if (ObjectVT == MVT::f32)
2179           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2180         else
2181           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2182
2183         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2184         ++FPR_idx;
2185       } else {
2186         needsLoad = true;
2187         ArgSize = PtrByteSize;
2188       }
2189
2190       ArgOffset += 8;
2191       break;
2192     case MVT::v4f32:
2193     case MVT::v4i32:
2194     case MVT::v8i16:
2195     case MVT::v16i8:
2196       // Note that vector arguments in registers don't reserve stack space,
2197       // except in varargs functions.
2198       if (VR_idx != Num_VR_Regs) {
2199         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2200         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2201         if (isVarArg) {
2202           while ((ArgOffset % 16) != 0) {
2203             ArgOffset += PtrByteSize;
2204             if (GPR_idx != Num_GPR_Regs)
2205               GPR_idx++;
2206           }
2207           ArgOffset += 16;
2208           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2209         }
2210         ++VR_idx;
2211       } else {
2212         // Vectors are aligned.
2213         ArgOffset = ((ArgOffset+15)/16)*16;
2214         CurArgOffset = ArgOffset;
2215         ArgOffset += 16;
2216         needsLoad = true;
2217       }
2218       break;
2219     }
2220
2221     // We need to load the argument to a virtual register if we determined
2222     // above that we ran out of physical registers of the appropriate type.
2223     if (needsLoad) {
2224       int FI = MFI->CreateFixedObject(ObjSize,
2225                                       CurArgOffset + (ArgSize - ObjSize),
2226                                       isImmutable);
2227       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2228       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2229                            false, false, false, 0);
2230     }
2231
2232     InVals.push_back(ArgVal);
2233   }
2234
2235   // Set the size that is at least reserved in caller of this function.  Tail
2236   // call optimized functions' reserved stack space needs to be aligned so that
2237   // taking the difference between two stack areas will result in an aligned
2238   // stack.
2239   setMinReservedArea(MF, DAG, nAltivecParamsAtEnd, MinReservedArea, true);
2240
2241   // If the function takes variable number of arguments, make a frame index for
2242   // the start of the first vararg value... for expansion of llvm.va_start.
2243   if (isVarArg) {
2244     int Depth = ArgOffset;
2245
2246     FuncInfo->setVarArgsFrameIndex(
2247       MFI->CreateFixedObject(PtrByteSize, Depth, true));
2248     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2249
2250     // If this function is vararg, store any remaining integer argument regs
2251     // to their spots on the stack so that they may be loaded by deferencing the
2252     // result of va_next.
2253     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2254       unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2255       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2256       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2257                                    MachinePointerInfo(), false, false, 0);
2258       MemOps.push_back(Store);
2259       // Increment the address by four for the next argument to store
2260       SDValue PtrOff = DAG.getConstant(PtrByteSize, PtrVT);
2261       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2262     }
2263   }
2264
2265   if (!MemOps.empty())
2266     Chain = DAG.getNode(ISD::TokenFactor, dl,
2267                         MVT::Other, &MemOps[0], MemOps.size());
2268
2269   return Chain;
2270 }
2271
2272 SDValue
2273 PPCTargetLowering::LowerFormalArguments_Darwin(
2274                                       SDValue Chain,
2275                                       CallingConv::ID CallConv, bool isVarArg,
2276                                       const SmallVectorImpl<ISD::InputArg>
2277                                         &Ins,
2278                                       DebugLoc dl, SelectionDAG &DAG,
2279                                       SmallVectorImpl<SDValue> &InVals) const {
2280   // TODO: add description of PPC stack frame format, or at least some docs.
2281   //
2282   MachineFunction &MF = DAG.getMachineFunction();
2283   MachineFrameInfo *MFI = MF.getFrameInfo();
2284   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2285
2286   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2287   bool isPPC64 = PtrVT == MVT::i64;
2288   // Potential tail calls could cause overwriting of argument stack slots.
2289   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2290                        (CallConv == CallingConv::Fast));
2291   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2292
2293   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
2294   // Area that is at least reserved in caller of this function.
2295   unsigned MinReservedArea = ArgOffset;
2296
2297   static const uint16_t GPR_32[] = {           // 32-bit registers.
2298     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2299     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2300   };
2301   static const uint16_t GPR_64[] = {           // 64-bit registers.
2302     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2303     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2304   };
2305
2306   static const uint16_t *FPR = GetFPR();
2307
2308   static const uint16_t VR[] = {
2309     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2310     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2311   };
2312
2313   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
2314   const unsigned Num_FPR_Regs = 13;
2315   const unsigned Num_VR_Regs  = array_lengthof( VR);
2316
2317   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2318
2319   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
2320
2321   // In 32-bit non-varargs functions, the stack space for vectors is after the
2322   // stack space for non-vectors.  We do not use this space unless we have
2323   // too many vectors to fit in registers, something that only occurs in
2324   // constructed examples:), but we have to walk the arglist to figure
2325   // that out...for the pathological case, compute VecArgOffset as the
2326   // start of the vector parameter area.  Computing VecArgOffset is the
2327   // entire point of the following loop.
2328   unsigned VecArgOffset = ArgOffset;
2329   if (!isVarArg && !isPPC64) {
2330     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
2331          ++ArgNo) {
2332       EVT ObjectVT = Ins[ArgNo].VT;
2333       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2334
2335       if (Flags.isByVal()) {
2336         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
2337         unsigned ObjSize = Flags.getByValSize();
2338         unsigned ArgSize =
2339                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2340         VecArgOffset += ArgSize;
2341         continue;
2342       }
2343
2344       switch(ObjectVT.getSimpleVT().SimpleTy) {
2345       default: llvm_unreachable("Unhandled argument type!");
2346       case MVT::i32:
2347       case MVT::f32:
2348         VecArgOffset += 4;
2349         break;
2350       case MVT::i64:  // PPC64
2351       case MVT::f64:
2352         // FIXME: We are guaranteed to be !isPPC64 at this point.
2353         // Does MVT::i64 apply?
2354         VecArgOffset += 8;
2355         break;
2356       case MVT::v4f32:
2357       case MVT::v4i32:
2358       case MVT::v8i16:
2359       case MVT::v16i8:
2360         // Nothing to do, we're only looking at Nonvector args here.
2361         break;
2362       }
2363     }
2364   }
2365   // We've found where the vector parameter area in memory is.  Skip the
2366   // first 12 parameters; these don't use that memory.
2367   VecArgOffset = ((VecArgOffset+15)/16)*16;
2368   VecArgOffset += 12*16;
2369
2370   // Add DAG nodes to load the arguments or copy them out of registers.  On
2371   // entry to a function on PPC, the arguments start after the linkage area,
2372   // although the first ones are often in registers.
2373
2374   SmallVector<SDValue, 8> MemOps;
2375   unsigned nAltivecParamsAtEnd = 0;
2376   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2377   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2378     SDValue ArgVal;
2379     bool needsLoad = false;
2380     EVT ObjectVT = Ins[ArgNo].VT;
2381     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2382     unsigned ArgSize = ObjSize;
2383     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2384
2385     unsigned CurArgOffset = ArgOffset;
2386
2387     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2388     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2389         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2390       if (isVarArg || isPPC64) {
2391         MinReservedArea = ((MinReservedArea+15)/16)*16;
2392         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2393                                                   Flags,
2394                                                   PtrByteSize);
2395       } else  nAltivecParamsAtEnd++;
2396     } else
2397       // Calculate min reserved area.
2398       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2399                                                 Flags,
2400                                                 PtrByteSize);
2401
2402     // FIXME the codegen can be much improved in some cases.
2403     // We do not have to keep everything in memory.
2404     if (Flags.isByVal()) {
2405       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2406       ObjSize = Flags.getByValSize();
2407       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2408       // Objects of size 1 and 2 are right justified, everything else is
2409       // left justified.  This means the memory address is adjusted forwards.
2410       if (ObjSize==1 || ObjSize==2) {
2411         CurArgOffset = CurArgOffset + (4 - ObjSize);
2412       }
2413       // The value of the object is its address.
2414       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2415       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2416       InVals.push_back(FIN);
2417       if (ObjSize==1 || ObjSize==2) {
2418         if (GPR_idx != Num_GPR_Regs) {
2419           unsigned VReg;
2420           if (isPPC64)
2421             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2422           else
2423             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2424           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2425           EVT ObjType = ObjSize == 1 ? MVT::i8 : MVT::i16;
2426           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2427                                             MachinePointerInfo(FuncArg,
2428                                               CurArgOffset),
2429                                             ObjType, false, false, 0);
2430           MemOps.push_back(Store);
2431           ++GPR_idx;
2432         }
2433
2434         ArgOffset += PtrByteSize;
2435
2436         continue;
2437       }
2438       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2439         // Store whatever pieces of the object are in registers
2440         // to memory.  ArgOffset will be the address of the beginning
2441         // of the object.
2442         if (GPR_idx != Num_GPR_Regs) {
2443           unsigned VReg;
2444           if (isPPC64)
2445             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2446           else
2447             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2448           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2449           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2450           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2451           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2452                                        MachinePointerInfo(FuncArg, ArgOffset),
2453                                        false, false, 0);
2454           MemOps.push_back(Store);
2455           ++GPR_idx;
2456           ArgOffset += PtrByteSize;
2457         } else {
2458           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2459           break;
2460         }
2461       }
2462       continue;
2463     }
2464
2465     switch (ObjectVT.getSimpleVT().SimpleTy) {
2466     default: llvm_unreachable("Unhandled argument type!");
2467     case MVT::i32:
2468       if (!isPPC64) {
2469         if (GPR_idx != Num_GPR_Regs) {
2470           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2471           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2472           ++GPR_idx;
2473         } else {
2474           needsLoad = true;
2475           ArgSize = PtrByteSize;
2476         }
2477         // All int arguments reserve stack space in the Darwin ABI.
2478         ArgOffset += PtrByteSize;
2479         break;
2480       }
2481       // FALLTHROUGH
2482     case MVT::i64:  // PPC64
2483       if (GPR_idx != Num_GPR_Regs) {
2484         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2485         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2486
2487         if (ObjectVT == MVT::i32)
2488           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2489           // value to MVT::i64 and then truncate to the correct register size.
2490           ArgVal = extendArgForPPC64(Flags, ObjectVT, DAG, ArgVal, dl);
2491
2492         ++GPR_idx;
2493       } else {
2494         needsLoad = true;
2495         ArgSize = PtrByteSize;
2496       }
2497       // All int arguments reserve stack space in the Darwin ABI.
2498       ArgOffset += 8;
2499       break;
2500
2501     case MVT::f32:
2502     case MVT::f64:
2503       // Every 4 bytes of argument space consumes one of the GPRs available for
2504       // argument passing.
2505       if (GPR_idx != Num_GPR_Regs) {
2506         ++GPR_idx;
2507         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2508           ++GPR_idx;
2509       }
2510       if (FPR_idx != Num_FPR_Regs) {
2511         unsigned VReg;
2512
2513         if (ObjectVT == MVT::f32)
2514           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2515         else
2516           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2517
2518         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2519         ++FPR_idx;
2520       } else {
2521         needsLoad = true;
2522       }
2523
2524       // All FP arguments reserve stack space in the Darwin ABI.
2525       ArgOffset += isPPC64 ? 8 : ObjSize;
2526       break;
2527     case MVT::v4f32:
2528     case MVT::v4i32:
2529     case MVT::v8i16:
2530     case MVT::v16i8:
2531       // Note that vector arguments in registers don't reserve stack space,
2532       // except in varargs functions.
2533       if (VR_idx != Num_VR_Regs) {
2534         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2535         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2536         if (isVarArg) {
2537           while ((ArgOffset % 16) != 0) {
2538             ArgOffset += PtrByteSize;
2539             if (GPR_idx != Num_GPR_Regs)
2540               GPR_idx++;
2541           }
2542           ArgOffset += 16;
2543           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2544         }
2545         ++VR_idx;
2546       } else {
2547         if (!isVarArg && !isPPC64) {
2548           // Vectors go after all the nonvectors.
2549           CurArgOffset = VecArgOffset;
2550           VecArgOffset += 16;
2551         } else {
2552           // Vectors are aligned.
2553           ArgOffset = ((ArgOffset+15)/16)*16;
2554           CurArgOffset = ArgOffset;
2555           ArgOffset += 16;
2556         }
2557         needsLoad = true;
2558       }
2559       break;
2560     }
2561
2562     // We need to load the argument to a virtual register if we determined above
2563     // that we ran out of physical registers of the appropriate type.
2564     if (needsLoad) {
2565       int FI = MFI->CreateFixedObject(ObjSize,
2566                                       CurArgOffset + (ArgSize - ObjSize),
2567                                       isImmutable);
2568       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2569       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2570                            false, false, false, 0);
2571     }
2572
2573     InVals.push_back(ArgVal);
2574   }
2575
2576   // Set the size that is at least reserved in caller of this function.  Tail
2577   // call optimized functions' reserved stack space needs to be aligned so that
2578   // taking the difference between two stack areas will result in an aligned
2579   // stack.
2580   setMinReservedArea(MF, DAG, nAltivecParamsAtEnd, MinReservedArea, isPPC64);
2581
2582   // If the function takes variable number of arguments, make a frame index for
2583   // the start of the first vararg value... for expansion of llvm.va_start.
2584   if (isVarArg) {
2585     int Depth = ArgOffset;
2586
2587     FuncInfo->setVarArgsFrameIndex(
2588       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2589                              Depth, true));
2590     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2591
2592     // If this function is vararg, store any remaining integer argument regs
2593     // to their spots on the stack so that they may be loaded by deferencing the
2594     // result of va_next.
2595     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2596       unsigned VReg;
2597
2598       if (isPPC64)
2599         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2600       else
2601         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2602
2603       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2604       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2605                                    MachinePointerInfo(), false, false, 0);
2606       MemOps.push_back(Store);
2607       // Increment the address by four for the next argument to store
2608       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2609       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2610     }
2611   }
2612
2613   if (!MemOps.empty())
2614     Chain = DAG.getNode(ISD::TokenFactor, dl,
2615                         MVT::Other, &MemOps[0], MemOps.size());
2616
2617   return Chain;
2618 }
2619
2620 /// CalculateParameterAndLinkageAreaSize - Get the size of the parameter plus
2621 /// linkage area for the Darwin ABI, or the 64-bit SVR4 ABI.
2622 static unsigned
2623 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2624                                      bool isPPC64,
2625                                      bool isVarArg,
2626                                      unsigned CC,
2627                                      const SmallVectorImpl<ISD::OutputArg>
2628                                        &Outs,
2629                                      const SmallVectorImpl<SDValue> &OutVals,
2630                                      unsigned &nAltivecParamsAtEnd) {
2631   // Count how many bytes are to be pushed on the stack, including the linkage
2632   // area, and parameter passing area.  We start with 24/48 bytes, which is
2633   // prereserved space for [SP][CR][LR][3 x unused].
2634   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2635   unsigned NumOps = Outs.size();
2636   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2637
2638   // Add up all the space actually used.
2639   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2640   // they all go in registers, but we must reserve stack space for them for
2641   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2642   // assigned stack space in order, with padding so Altivec parameters are
2643   // 16-byte aligned.
2644   nAltivecParamsAtEnd = 0;
2645   for (unsigned i = 0; i != NumOps; ++i) {
2646     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2647     EVT ArgVT = Outs[i].VT;
2648     // Varargs Altivec parameters are padded to a 16 byte boundary.
2649     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2650         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2651       if (!isVarArg && !isPPC64) {
2652         // Non-varargs Altivec parameters go after all the non-Altivec
2653         // parameters; handle those later so we know how much padding we need.
2654         nAltivecParamsAtEnd++;
2655         continue;
2656       }
2657       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2658       NumBytes = ((NumBytes+15)/16)*16;
2659     }
2660     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2661   }
2662
2663    // Allow for Altivec parameters at the end, if needed.
2664   if (nAltivecParamsAtEnd) {
2665     NumBytes = ((NumBytes+15)/16)*16;
2666     NumBytes += 16*nAltivecParamsAtEnd;
2667   }
2668
2669   // The prolog code of the callee may store up to 8 GPR argument registers to
2670   // the stack, allowing va_start to index over them in memory if its varargs.
2671   // Because we cannot tell if this is needed on the caller side, we have to
2672   // conservatively assume that it is needed.  As such, make sure we have at
2673   // least enough stack space for the caller to store the 8 GPRs.
2674   NumBytes = std::max(NumBytes,
2675                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2676
2677   // Tail call needs the stack to be aligned.
2678   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2679     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2680       getFrameLowering()->getStackAlignment();
2681     unsigned AlignMask = TargetAlign-1;
2682     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2683   }
2684
2685   return NumBytes;
2686 }
2687
2688 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2689 /// adjusted to accommodate the arguments for the tailcall.
2690 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2691                                    unsigned ParamSize) {
2692
2693   if (!isTailCall) return 0;
2694
2695   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2696   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2697   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2698   // Remember only if the new adjustement is bigger.
2699   if (SPDiff < FI->getTailCallSPDelta())
2700     FI->setTailCallSPDelta(SPDiff);
2701
2702   return SPDiff;
2703 }
2704
2705 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2706 /// for tail call optimization. Targets which want to do tail call
2707 /// optimization should implement this function.
2708 bool
2709 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2710                                                      CallingConv::ID CalleeCC,
2711                                                      bool isVarArg,
2712                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2713                                                      SelectionDAG& DAG) const {
2714   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2715     return false;
2716
2717   // Variable argument functions are not supported.
2718   if (isVarArg)
2719     return false;
2720
2721   MachineFunction &MF = DAG.getMachineFunction();
2722   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2723   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2724     // Functions containing by val parameters are not supported.
2725     for (unsigned i = 0; i != Ins.size(); i++) {
2726        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2727        if (Flags.isByVal()) return false;
2728     }
2729
2730     // Non PIC/GOT  tail calls are supported.
2731     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2732       return true;
2733
2734     // At the moment we can only do local tail calls (in same module, hidden
2735     // or protected) if we are generating PIC.
2736     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2737       return G->getGlobal()->hasHiddenVisibility()
2738           || G->getGlobal()->hasProtectedVisibility();
2739   }
2740
2741   return false;
2742 }
2743
2744 /// isCallCompatibleAddress - Return the immediate to use if the specified
2745 /// 32-bit value is representable in the immediate field of a BxA instruction.
2746 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2747   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2748   if (!C) return 0;
2749
2750   int Addr = C->getZExtValue();
2751   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2752       SignExtend32<26>(Addr) != Addr)
2753     return 0;  // Top 6 bits have to be sext of immediate.
2754
2755   return DAG.getConstant((int)C->getZExtValue() >> 2,
2756                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2757 }
2758
2759 namespace {
2760
2761 struct TailCallArgumentInfo {
2762   SDValue Arg;
2763   SDValue FrameIdxOp;
2764   int       FrameIdx;
2765
2766   TailCallArgumentInfo() : FrameIdx(0) {}
2767 };
2768
2769 }
2770
2771 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2772 static void
2773 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2774                                            SDValue Chain,
2775                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2776                    SmallVector<SDValue, 8> &MemOpChains,
2777                    DebugLoc dl) {
2778   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2779     SDValue Arg = TailCallArgs[i].Arg;
2780     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2781     int FI = TailCallArgs[i].FrameIdx;
2782     // Store relative to framepointer.
2783     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2784                                        MachinePointerInfo::getFixedStack(FI),
2785                                        false, false, 0));
2786   }
2787 }
2788
2789 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2790 /// the appropriate stack slot for the tail call optimized function call.
2791 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2792                                                MachineFunction &MF,
2793                                                SDValue Chain,
2794                                                SDValue OldRetAddr,
2795                                                SDValue OldFP,
2796                                                int SPDiff,
2797                                                bool isPPC64,
2798                                                bool isDarwinABI,
2799                                                DebugLoc dl) {
2800   if (SPDiff) {
2801     // Calculate the new stack slot for the return address.
2802     int SlotSize = isPPC64 ? 8 : 4;
2803     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2804                                                                    isDarwinABI);
2805     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2806                                                           NewRetAddrLoc, true);
2807     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2808     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2809     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2810                          MachinePointerInfo::getFixedStack(NewRetAddr),
2811                          false, false, 0);
2812
2813     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2814     // slot as the FP is never overwritten.
2815     if (isDarwinABI) {
2816       int NewFPLoc =
2817         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2818       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2819                                                           true);
2820       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2821       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2822                            MachinePointerInfo::getFixedStack(NewFPIdx),
2823                            false, false, 0);
2824     }
2825   }
2826   return Chain;
2827 }
2828
2829 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2830 /// the position of the argument.
2831 static void
2832 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2833                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2834                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2835   int Offset = ArgOffset + SPDiff;
2836   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2837   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2838   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2839   SDValue FIN = DAG.getFrameIndex(FI, VT);
2840   TailCallArgumentInfo Info;
2841   Info.Arg = Arg;
2842   Info.FrameIdxOp = FIN;
2843   Info.FrameIdx = FI;
2844   TailCallArguments.push_back(Info);
2845 }
2846
2847 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2848 /// stack slot. Returns the chain as result and the loaded frame pointers in
2849 /// LROpOut/FPOpout. Used when tail calling.
2850 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2851                                                         int SPDiff,
2852                                                         SDValue Chain,
2853                                                         SDValue &LROpOut,
2854                                                         SDValue &FPOpOut,
2855                                                         bool isDarwinABI,
2856                                                         DebugLoc dl) const {
2857   if (SPDiff) {
2858     // Load the LR and FP stack slot for later adjusting.
2859     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2860     LROpOut = getReturnAddrFrameIndex(DAG);
2861     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2862                           false, false, false, 0);
2863     Chain = SDValue(LROpOut.getNode(), 1);
2864
2865     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2866     // slot as the FP is never overwritten.
2867     if (isDarwinABI) {
2868       FPOpOut = getFramePointerFrameIndex(DAG);
2869       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2870                             false, false, false, 0);
2871       Chain = SDValue(FPOpOut.getNode(), 1);
2872     }
2873   }
2874   return Chain;
2875 }
2876
2877 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2878 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2879 /// specified by the specific parameter attribute. The copy will be passed as
2880 /// a byval function parameter.
2881 /// Sometimes what we are copying is the end of a larger object, the part that
2882 /// does not fit in registers.
2883 static SDValue
2884 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2885                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2886                           DebugLoc dl) {
2887   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2888   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2889                        false, false, MachinePointerInfo(0),
2890                        MachinePointerInfo(0));
2891 }
2892
2893 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2894 /// tail calls.
2895 static void
2896 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2897                  SDValue Arg, SDValue PtrOff, int SPDiff,
2898                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2899                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2900                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2901                  DebugLoc dl) {
2902   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2903   if (!isTailCall) {
2904     if (isVector) {
2905       SDValue StackPtr;
2906       if (isPPC64)
2907         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2908       else
2909         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2910       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2911                            DAG.getConstant(ArgOffset, PtrVT));
2912     }
2913     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2914                                        MachinePointerInfo(), false, false, 0));
2915   // Calculate and remember argument location.
2916   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2917                                   TailCallArguments);
2918 }
2919
2920 static
2921 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2922                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2923                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2924                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2925   MachineFunction &MF = DAG.getMachineFunction();
2926
2927   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2928   // might overwrite each other in case of tail call optimization.
2929   SmallVector<SDValue, 8> MemOpChains2;
2930   // Do not flag preceding copytoreg stuff together with the following stuff.
2931   InFlag = SDValue();
2932   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2933                                     MemOpChains2, dl);
2934   if (!MemOpChains2.empty())
2935     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2936                         &MemOpChains2[0], MemOpChains2.size());
2937
2938   // Store the return address to the appropriate stack slot.
2939   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2940                                         isPPC64, isDarwinABI, dl);
2941
2942   // Emit callseq_end just before tailcall node.
2943   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2944                              DAG.getIntPtrConstant(0, true), InFlag);
2945   InFlag = Chain.getValue(1);
2946 }
2947
2948 static
2949 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2950                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2951                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2952                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2953                      const PPCSubtarget &PPCSubTarget) {
2954
2955   bool isPPC64 = PPCSubTarget.isPPC64();
2956   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2957
2958   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2959   NodeTys.push_back(MVT::Other);   // Returns a chain
2960   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2961
2962   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2963
2964   bool needIndirectCall = true;
2965   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2966     // If this is an absolute destination address, use the munged value.
2967     Callee = SDValue(Dest, 0);
2968     needIndirectCall = false;
2969   }
2970
2971   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2972     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2973     // Use indirect calls for ALL functions calls in JIT mode, since the
2974     // far-call stubs may be outside relocation limits for a BL instruction.
2975     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2976       unsigned OpFlags = 0;
2977       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2978           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2979            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2980           (G->getGlobal()->isDeclaration() ||
2981            G->getGlobal()->isWeakForLinker())) {
2982         // PC-relative references to external symbols should go through $stub,
2983         // unless we're building with the leopard linker or later, which
2984         // automatically synthesizes these stubs.
2985         OpFlags = PPCII::MO_DARWIN_STUB;
2986       }
2987
2988       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2989       // every direct call is) turn it into a TargetGlobalAddress /
2990       // TargetExternalSymbol node so that legalize doesn't hack it.
2991       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2992                                           Callee.getValueType(),
2993                                           0, OpFlags);
2994       needIndirectCall = false;
2995     }
2996   }
2997
2998   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2999     unsigned char OpFlags = 0;
3000
3001     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
3002         (PPCSubTarget.getTargetTriple().isMacOSX() &&
3003          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
3004       // PC-relative references to external symbols should go through $stub,
3005       // unless we're building with the leopard linker or later, which
3006       // automatically synthesizes these stubs.
3007       OpFlags = PPCII::MO_DARWIN_STUB;
3008     }
3009
3010     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
3011                                          OpFlags);
3012     needIndirectCall = false;
3013   }
3014
3015   if (needIndirectCall) {
3016     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
3017     // to do the call, we can't use PPCISD::CALL.
3018     SDValue MTCTROps[] = {Chain, Callee, InFlag};
3019
3020     if (isSVR4ABI && isPPC64) {
3021       // Function pointers in the 64-bit SVR4 ABI do not point to the function
3022       // entry point, but to the function descriptor (the function entry point
3023       // address is part of the function descriptor though).
3024       // The function descriptor is a three doubleword structure with the
3025       // following fields: function entry point, TOC base address and
3026       // environment pointer.
3027       // Thus for a call through a function pointer, the following actions need
3028       // to be performed:
3029       //   1. Save the TOC of the caller in the TOC save area of its stack
3030       //      frame (this is done in LowerCall_Darwin() or LowerCall_64SVR4()).
3031       //   2. Load the address of the function entry point from the function
3032       //      descriptor.
3033       //   3. Load the TOC of the callee from the function descriptor into r2.
3034       //   4. Load the environment pointer from the function descriptor into
3035       //      r11.
3036       //   5. Branch to the function entry point address.
3037       //   6. On return of the callee, the TOC of the caller needs to be
3038       //      restored (this is done in FinishCall()).
3039       //
3040       // All those operations are flagged together to ensure that no other
3041       // operations can be scheduled in between. E.g. without flagging the
3042       // operations together, a TOC access in the caller could be scheduled
3043       // between the load of the callee TOC and the branch to the callee, which
3044       // results in the TOC access going through the TOC of the callee instead
3045       // of going through the TOC of the caller, which leads to incorrect code.
3046
3047       // Load the address of the function entry point from the function
3048       // descriptor.
3049       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
3050       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
3051                                         InFlag.getNode() ? 3 : 2);
3052       Chain = LoadFuncPtr.getValue(1);
3053       InFlag = LoadFuncPtr.getValue(2);
3054
3055       // Load environment pointer into r11.
3056       // Offset of the environment pointer within the function descriptor.
3057       SDValue PtrOff = DAG.getIntPtrConstant(16);
3058
3059       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
3060       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
3061                                        InFlag);
3062       Chain = LoadEnvPtr.getValue(1);
3063       InFlag = LoadEnvPtr.getValue(2);
3064
3065       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
3066                                         InFlag);
3067       Chain = EnvVal.getValue(0);
3068       InFlag = EnvVal.getValue(1);
3069
3070       // Load TOC of the callee into r2. We are using a target-specific load
3071       // with r2 hard coded, because the result of a target-independent load
3072       // would never go directly into r2, since r2 is a reserved register (which
3073       // prevents the register allocator from allocating it), resulting in an
3074       // additional register being allocated and an unnecessary move instruction
3075       // being generated.
3076       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3077       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
3078                                        Callee, InFlag);
3079       Chain = LoadTOCPtr.getValue(0);
3080       InFlag = LoadTOCPtr.getValue(1);
3081
3082       MTCTROps[0] = Chain;
3083       MTCTROps[1] = LoadFuncPtr;
3084       MTCTROps[2] = InFlag;
3085     }
3086
3087     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
3088                         2 + (InFlag.getNode() != 0));
3089     InFlag = Chain.getValue(1);
3090
3091     NodeTys.clear();
3092     NodeTys.push_back(MVT::Other);
3093     NodeTys.push_back(MVT::Glue);
3094     Ops.push_back(Chain);
3095     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
3096     Callee.setNode(0);
3097     // Add CTR register as callee so a bctr can be emitted later.
3098     if (isTailCall)
3099       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
3100   }
3101
3102   // If this is a direct call, pass the chain and the callee.
3103   if (Callee.getNode()) {
3104     Ops.push_back(Chain);
3105     Ops.push_back(Callee);
3106   }
3107   // If this is a tail call add stack pointer delta.
3108   if (isTailCall)
3109     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
3110
3111   // Add argument registers to the end of the list so that they are known live
3112   // into the call.
3113   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3114     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3115                                   RegsToPass[i].second.getValueType()));
3116
3117   return CallOpc;
3118 }
3119
3120 static
3121 bool isLocalCall(const SDValue &Callee)
3122 {
3123   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
3124     return !G->getGlobal()->isDeclaration() &&
3125            !G->getGlobal()->isWeakForLinker();
3126   return false;
3127 }
3128
3129 SDValue
3130 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
3131                                    CallingConv::ID CallConv, bool isVarArg,
3132                                    const SmallVectorImpl<ISD::InputArg> &Ins,
3133                                    DebugLoc dl, SelectionDAG &DAG,
3134                                    SmallVectorImpl<SDValue> &InVals) const {
3135
3136   SmallVector<CCValAssign, 16> RVLocs;
3137   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3138                     getTargetMachine(), RVLocs, *DAG.getContext());
3139   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3140
3141   // Copy all of the result registers out of their specified physreg.
3142   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3143     CCValAssign &VA = RVLocs[i];
3144     EVT VT = VA.getValVT();
3145     assert(VA.isRegLoc() && "Can only return in registers!");
3146     Chain = DAG.getCopyFromReg(Chain, dl,
3147                                VA.getLocReg(), VT, InFlag).getValue(1);
3148     InVals.push_back(Chain.getValue(0));
3149     InFlag = Chain.getValue(2);
3150   }
3151
3152   return Chain;
3153 }
3154
3155 SDValue
3156 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
3157                               bool isTailCall, bool isVarArg,
3158                               SelectionDAG &DAG,
3159                               SmallVector<std::pair<unsigned, SDValue>, 8>
3160                                 &RegsToPass,
3161                               SDValue InFlag, SDValue Chain,
3162                               SDValue &Callee,
3163                               int SPDiff, unsigned NumBytes,
3164                               const SmallVectorImpl<ISD::InputArg> &Ins,
3165                               SmallVectorImpl<SDValue> &InVals) const {
3166   std::vector<EVT> NodeTys;
3167   SmallVector<SDValue, 8> Ops;
3168   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
3169                                  isTailCall, RegsToPass, Ops, NodeTys,
3170                                  PPCSubTarget);
3171
3172   // Add implicit use of CR bit 6 for 32-bit SVR4 vararg calls
3173   if (isVarArg && PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
3174     Ops.push_back(DAG.getRegister(PPC::CR1EQ, MVT::i32));
3175
3176   // When performing tail call optimization the callee pops its arguments off
3177   // the stack. Account for this here so these bytes can be pushed back on in
3178   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
3179   int BytesCalleePops =
3180     (CallConv == CallingConv::Fast &&
3181      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
3182
3183   // Add a register mask operand representing the call-preserved registers.
3184   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
3185   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3186   assert(Mask && "Missing call preserved mask for calling convention");
3187   Ops.push_back(DAG.getRegisterMask(Mask));
3188
3189   if (InFlag.getNode())
3190     Ops.push_back(InFlag);
3191
3192   // Emit tail call.
3193   if (isTailCall) {
3194     // If this is the first return lowered for this function, add the regs
3195     // to the liveout set for the function.
3196     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3197       SmallVector<CCValAssign, 16> RVLocs;
3198       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3199                      getTargetMachine(), RVLocs, *DAG.getContext());
3200       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3201       for (unsigned i = 0; i != RVLocs.size(); ++i)
3202         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3203     }
3204
3205     assert(((Callee.getOpcode() == ISD::Register &&
3206              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
3207             Callee.getOpcode() == ISD::TargetExternalSymbol ||
3208             Callee.getOpcode() == ISD::TargetGlobalAddress ||
3209             isa<ConstantSDNode>(Callee)) &&
3210     "Expecting an global address, external symbol, absolute value or register");
3211
3212     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
3213   }
3214
3215   // Add a NOP immediately after the branch instruction when using the 64-bit
3216   // SVR4 ABI. At link time, if caller and callee are in a different module and
3217   // thus have a different TOC, the call will be replaced with a call to a stub
3218   // function which saves the current TOC, loads the TOC of the callee and
3219   // branches to the callee. The NOP will be replaced with a load instruction
3220   // which restores the TOC of the caller from the TOC save slot of the current
3221   // stack frame. If caller and callee belong to the same module (and have the
3222   // same TOC), the NOP will remain unchanged.
3223
3224   bool needsTOCRestore = false;
3225   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
3226     if (CallOpc == PPCISD::BCTRL_SVR4) {
3227       // This is a call through a function pointer.
3228       // Restore the caller TOC from the save area into R2.
3229       // See PrepareCall() for more information about calls through function
3230       // pointers in the 64-bit SVR4 ABI.
3231       // We are using a target-specific load with r2 hard coded, because the
3232       // result of a target-independent load would never go directly into r2,
3233       // since r2 is a reserved register (which prevents the register allocator
3234       // from allocating it), resulting in an additional register being
3235       // allocated and an unnecessary move instruction being generated.
3236       needsTOCRestore = true;
3237     } else if ((CallOpc == PPCISD::CALL_SVR4) && !isLocalCall(Callee)) {
3238       // Otherwise insert NOP for non-local calls.
3239       CallOpc = PPCISD::CALL_NOP_SVR4;
3240     }
3241   }
3242
3243   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
3244   InFlag = Chain.getValue(1);
3245
3246   if (needsTOCRestore) {
3247     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3248     Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
3249     InFlag = Chain.getValue(1);
3250   }
3251
3252   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
3253                              DAG.getIntPtrConstant(BytesCalleePops, true),
3254                              InFlag);
3255   if (!Ins.empty())
3256     InFlag = Chain.getValue(1);
3257
3258   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3259                          Ins, dl, DAG, InVals);
3260 }
3261
3262 SDValue
3263 PPCTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3264                              SmallVectorImpl<SDValue> &InVals) const {
3265   SelectionDAG &DAG                     = CLI.DAG;
3266   DebugLoc &dl                          = CLI.DL;
3267   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
3268   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
3269   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
3270   SDValue Chain                         = CLI.Chain;
3271   SDValue Callee                        = CLI.Callee;
3272   bool &isTailCall                      = CLI.IsTailCall;
3273   CallingConv::ID CallConv              = CLI.CallConv;
3274   bool isVarArg                         = CLI.IsVarArg;
3275
3276   if (isTailCall)
3277     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
3278                                                    Ins, DAG);
3279
3280   if (PPCSubTarget.isSVR4ABI()) {
3281     if (PPCSubTarget.isPPC64())
3282       return LowerCall_64SVR4(Chain, Callee, CallConv, isVarArg,
3283                               isTailCall, Outs, OutVals, Ins,
3284                               dl, DAG, InVals);
3285     else
3286       return LowerCall_32SVR4(Chain, Callee, CallConv, isVarArg,
3287                               isTailCall, Outs, OutVals, Ins,
3288                               dl, DAG, InVals);
3289   }
3290
3291   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
3292                           isTailCall, Outs, OutVals, Ins,
3293                           dl, DAG, InVals);
3294 }
3295
3296 SDValue
3297 PPCTargetLowering::LowerCall_32SVR4(SDValue Chain, SDValue Callee,
3298                                     CallingConv::ID CallConv, bool isVarArg,
3299                                     bool isTailCall,
3300                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3301                                     const SmallVectorImpl<SDValue> &OutVals,
3302                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3303                                     DebugLoc dl, SelectionDAG &DAG,
3304                                     SmallVectorImpl<SDValue> &InVals) const {
3305   // See PPCTargetLowering::LowerFormalArguments_32SVR4() for a description
3306   // of the 32-bit SVR4 ABI stack frame layout.
3307
3308   assert((CallConv == CallingConv::C ||
3309           CallConv == CallingConv::Fast) && "Unknown calling convention!");
3310
3311   unsigned PtrByteSize = 4;
3312
3313   MachineFunction &MF = DAG.getMachineFunction();
3314
3315   // Mark this function as potentially containing a function that contains a
3316   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3317   // and restoring the callers stack pointer in this functions epilog. This is
3318   // done because by tail calling the called function might overwrite the value
3319   // in this function's (MF) stack pointer stack slot 0(SP).
3320   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3321       CallConv == CallingConv::Fast)
3322     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3323
3324   // Count how many bytes are to be pushed on the stack, including the linkage
3325   // area, parameter list area and the part of the local variable space which
3326   // contains copies of aggregates which are passed by value.
3327
3328   // Assign locations to all of the outgoing arguments.
3329   SmallVector<CCValAssign, 16> ArgLocs;
3330   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3331                  getTargetMachine(), ArgLocs, *DAG.getContext());
3332
3333   // Reserve space for the linkage area on the stack.
3334   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
3335
3336   if (isVarArg) {
3337     // Handle fixed and variable vector arguments differently.
3338     // Fixed vector arguments go into registers as long as registers are
3339     // available. Variable vector arguments always go into memory.
3340     unsigned NumArgs = Outs.size();
3341
3342     for (unsigned i = 0; i != NumArgs; ++i) {
3343       MVT ArgVT = Outs[i].VT;
3344       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
3345       bool Result;
3346
3347       if (Outs[i].IsFixed) {
3348         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
3349                              CCInfo);
3350       } else {
3351         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
3352                                     ArgFlags, CCInfo);
3353       }
3354
3355       if (Result) {
3356 #ifndef NDEBUG
3357         errs() << "Call operand #" << i << " has unhandled type "
3358              << EVT(ArgVT).getEVTString() << "\n";
3359 #endif
3360         llvm_unreachable(0);
3361       }
3362     }
3363   } else {
3364     // All arguments are treated the same.
3365     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
3366   }
3367
3368   // Assign locations to all of the outgoing aggregate by value arguments.
3369   SmallVector<CCValAssign, 16> ByValArgLocs;
3370   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3371                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
3372
3373   // Reserve stack space for the allocations in CCInfo.
3374   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
3375
3376   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
3377
3378   // Size of the linkage area, parameter list area and the part of the local
3379   // space variable where copies of aggregates which are passed by value are
3380   // stored.
3381   unsigned NumBytes = CCByValInfo.getNextStackOffset();
3382
3383   // Calculate by how many bytes the stack has to be adjusted in case of tail
3384   // call optimization.
3385   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3386
3387   // Adjust the stack pointer for the new arguments...
3388   // These operations are automatically eliminated by the prolog/epilog pass
3389   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3390   SDValue CallSeqStart = Chain;
3391
3392   // Load the return address and frame pointer so it can be moved somewhere else
3393   // later.
3394   SDValue LROp, FPOp;
3395   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
3396                                        dl);
3397
3398   // Set up a copy of the stack pointer for use loading and storing any
3399   // arguments that may not fit in the registers available for argument
3400   // passing.
3401   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3402
3403   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3404   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3405   SmallVector<SDValue, 8> MemOpChains;
3406
3407   bool seenFloatArg = false;
3408   // Walk the register/memloc assignments, inserting copies/loads.
3409   for (unsigned i = 0, j = 0, e = ArgLocs.size();
3410        i != e;
3411        ++i) {
3412     CCValAssign &VA = ArgLocs[i];
3413     SDValue Arg = OutVals[i];
3414     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3415
3416     if (Flags.isByVal()) {
3417       // Argument is an aggregate which is passed by value, thus we need to
3418       // create a copy of it in the local variable space of the current stack
3419       // frame (which is the stack frame of the caller) and pass the address of
3420       // this copy to the callee.
3421       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
3422       CCValAssign &ByValVA = ByValArgLocs[j++];
3423       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
3424
3425       // Memory reserved in the local variable space of the callers stack frame.
3426       unsigned LocMemOffset = ByValVA.getLocMemOffset();
3427
3428       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3429       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3430
3431       // Create a copy of the argument in the local area of the current
3432       // stack frame.
3433       SDValue MemcpyCall =
3434         CreateCopyOfByValArgument(Arg, PtrOff,
3435                                   CallSeqStart.getNode()->getOperand(0),
3436                                   Flags, DAG, dl);
3437
3438       // This must go outside the CALLSEQ_START..END.
3439       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3440                            CallSeqStart.getNode()->getOperand(1));
3441       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3442                              NewCallSeqStart.getNode());
3443       Chain = CallSeqStart = NewCallSeqStart;
3444
3445       // Pass the address of the aggregate copy on the stack either in a
3446       // physical register or in the parameter list area of the current stack
3447       // frame to the callee.
3448       Arg = PtrOff;
3449     }
3450
3451     if (VA.isRegLoc()) {
3452       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3453       // Put argument in a physical register.
3454       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3455     } else {
3456       // Put argument in the parameter list area of the current stack frame.
3457       assert(VA.isMemLoc());
3458       unsigned LocMemOffset = VA.getLocMemOffset();
3459
3460       if (!isTailCall) {
3461         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3462         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3463
3464         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3465                                            MachinePointerInfo(),
3466                                            false, false, 0));
3467       } else {
3468         // Calculate and remember argument location.
3469         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3470                                  TailCallArguments);
3471       }
3472     }
3473   }
3474
3475   if (!MemOpChains.empty())
3476     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3477                         &MemOpChains[0], MemOpChains.size());
3478
3479   // Build a sequence of copy-to-reg nodes chained together with token chain
3480   // and flag operands which copy the outgoing args into the appropriate regs.
3481   SDValue InFlag;
3482   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3483     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3484                              RegsToPass[i].second, InFlag);
3485     InFlag = Chain.getValue(1);
3486   }
3487
3488   // Set CR bit 6 to true if this is a vararg call with floating args passed in
3489   // registers.
3490   if (isVarArg) {
3491     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3492     SDValue Ops[] = { Chain, InFlag };
3493
3494     Chain = DAG.getNode(seenFloatArg ? PPCISD::CR6SET : PPCISD::CR6UNSET,
3495                         dl, VTs, Ops, InFlag.getNode() ? 2 : 1);
3496
3497     InFlag = Chain.getValue(1);
3498   }
3499
3500   if (isTailCall)
3501     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3502                     false, TailCallArguments);
3503
3504   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3505                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3506                     Ins, InVals);
3507 }
3508
3509 // Copy an argument into memory, being careful to do this outside the
3510 // call sequence for the call to which the argument belongs.
3511 SDValue
3512 PPCTargetLowering::createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
3513                                               SDValue CallSeqStart,
3514                                               ISD::ArgFlagsTy Flags,
3515                                               SelectionDAG &DAG,
3516                                               DebugLoc dl) const {
3517   SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3518                         CallSeqStart.getNode()->getOperand(0),
3519                         Flags, DAG, dl);
3520   // The MEMCPY must go outside the CALLSEQ_START..END.
3521   SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3522                              CallSeqStart.getNode()->getOperand(1));
3523   DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3524                          NewCallSeqStart.getNode());
3525   return NewCallSeqStart;
3526 }
3527
3528 SDValue
3529 PPCTargetLowering::LowerCall_64SVR4(SDValue Chain, SDValue Callee,
3530                                     CallingConv::ID CallConv, bool isVarArg,
3531                                     bool isTailCall,
3532                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3533                                     const SmallVectorImpl<SDValue> &OutVals,
3534                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3535                                     DebugLoc dl, SelectionDAG &DAG,
3536                                     SmallVectorImpl<SDValue> &InVals) const {
3537
3538   unsigned NumOps = Outs.size();
3539
3540   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3541   unsigned PtrByteSize = 8;
3542
3543   MachineFunction &MF = DAG.getMachineFunction();
3544
3545   // Mark this function as potentially containing a function that contains a
3546   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3547   // and restoring the callers stack pointer in this functions epilog. This is
3548   // done because by tail calling the called function might overwrite the value
3549   // in this function's (MF) stack pointer stack slot 0(SP).
3550   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3551       CallConv == CallingConv::Fast)
3552     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3553
3554   unsigned nAltivecParamsAtEnd = 0;
3555
3556   // Count how many bytes are to be pushed on the stack, including the linkage
3557   // area, and parameter passing area.  We start with at least 48 bytes, which
3558   // is reserved space for [SP][CR][LR][3 x unused].
3559   // NOTE: For PPC64, nAltivecParamsAtEnd always remains zero as a result
3560   // of this call.
3561   unsigned NumBytes =
3562     CalculateParameterAndLinkageAreaSize(DAG, true, isVarArg, CallConv,
3563                                          Outs, OutVals, nAltivecParamsAtEnd);
3564
3565   // Calculate by how many bytes the stack has to be adjusted in case of tail
3566   // call optimization.
3567   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3568
3569   // To protect arguments on the stack from being clobbered in a tail call,
3570   // force all the loads to happen before doing any other lowering.
3571   if (isTailCall)
3572     Chain = DAG.getStackArgumentTokenFactor(Chain);
3573
3574   // Adjust the stack pointer for the new arguments...
3575   // These operations are automatically eliminated by the prolog/epilog pass
3576   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3577   SDValue CallSeqStart = Chain;
3578
3579   // Load the return address and frame pointer so it can be move somewhere else
3580   // later.
3581   SDValue LROp, FPOp;
3582   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3583                                        dl);
3584
3585   // Set up a copy of the stack pointer for use loading and storing any
3586   // arguments that may not fit in the registers available for argument
3587   // passing.
3588   SDValue StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3589
3590   // Figure out which arguments are going to go in registers, and which in
3591   // memory.  Also, if this is a vararg function, floating point operations
3592   // must be stored to our stack, and loaded into integer regs as well, if
3593   // any integer regs are available for argument passing.
3594   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
3595   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3596
3597   static const uint16_t GPR[] = {
3598     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3599     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3600   };
3601   static const uint16_t *FPR = GetFPR();
3602
3603   static const uint16_t VR[] = {
3604     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3605     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3606   };
3607   const unsigned NumGPRs = array_lengthof(GPR);
3608   const unsigned NumFPRs = 13;
3609   const unsigned NumVRs  = array_lengthof(VR);
3610
3611   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3612   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3613
3614   SmallVector<SDValue, 8> MemOpChains;
3615   for (unsigned i = 0; i != NumOps; ++i) {
3616     SDValue Arg = OutVals[i];
3617     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3618
3619     // PtrOff will be used to store the current argument to the stack if a
3620     // register cannot be found for it.
3621     SDValue PtrOff;
3622
3623     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3624
3625     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3626
3627     // Promote integers to 64-bit values.
3628     if (Arg.getValueType() == MVT::i32) {
3629       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3630       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3631       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3632     }
3633
3634     // FIXME memcpy is used way more than necessary.  Correctness first.
3635     // Note: "by value" is code for passing a structure by value, not
3636     // basic types.
3637     if (Flags.isByVal()) {
3638       // Note: Size includes alignment padding, so
3639       //   struct x { short a; char b; }
3640       // will have Size = 4.  With #pragma pack(1), it will have Size = 3.
3641       // These are the proper values we need for right-justifying the
3642       // aggregate in a parameter register.
3643       unsigned Size = Flags.getByValSize();
3644       // All aggregates smaller than 8 bytes must be passed right-justified.
3645       if (Size==1 || Size==2 || Size==4) {
3646         EVT VT = (Size==1) ? MVT::i8 : ((Size==2) ? MVT::i16 : MVT::i32);
3647         if (GPR_idx != NumGPRs) {
3648           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3649                                         MachinePointerInfo(), VT,
3650                                         false, false, 0);
3651           MemOpChains.push_back(Load.getValue(1));
3652           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3653
3654           ArgOffset += PtrByteSize;
3655           continue;
3656         }
3657       }
3658
3659       if (GPR_idx == NumGPRs && Size < 8) {
3660         SDValue Const = DAG.getConstant(PtrByteSize - Size,
3661                                         PtrOff.getValueType());
3662         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3663         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
3664                                                           CallSeqStart,
3665                                                           Flags, DAG, dl);
3666         ArgOffset += PtrByteSize;
3667         continue;
3668       }
3669       // Copy entire object into memory.  There are cases where gcc-generated
3670       // code assumes it is there, even if it could be put entirely into
3671       // registers.  (This is not what the doc says.)
3672
3673       // FIXME: The above statement is likely due to a misunderstanding of the
3674       // documents.  All arguments must be copied into the parameter area BY
3675       // THE CALLEE in the event that the callee takes the address of any
3676       // formal argument.  That has not yet been implemented.  However, it is
3677       // reasonable to use the stack area as a staging area for the register
3678       // load.
3679
3680       // Skip this for small aggregates, as we will use the same slot for a
3681       // right-justified copy, below.
3682       if (Size >= 8)
3683         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, PtrOff,
3684                                                           CallSeqStart,
3685                                                           Flags, DAG, dl);
3686
3687       // When a register is available, pass a small aggregate right-justified.
3688       if (Size < 8 && GPR_idx != NumGPRs) {
3689         // The easiest way to get this right-justified in a register
3690         // is to copy the structure into the rightmost portion of a
3691         // local variable slot, then load the whole slot into the
3692         // register.
3693         // FIXME: The memcpy seems to produce pretty awful code for
3694         // small aggregates, particularly for packed ones.
3695         // FIXME: It would be preferable to use the slot in the
3696         // parameter save area instead of a new local variable.
3697         SDValue Const = DAG.getConstant(8 - Size, PtrOff.getValueType());
3698         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3699         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
3700                                                           CallSeqStart,
3701                                                           Flags, DAG, dl);
3702
3703         // Load the slot into the register.
3704         SDValue Load = DAG.getLoad(PtrVT, dl, Chain, PtrOff,
3705                                    MachinePointerInfo(),
3706                                    false, false, false, 0);
3707         MemOpChains.push_back(Load.getValue(1));
3708         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3709
3710         // Done with this argument.
3711         ArgOffset += PtrByteSize;
3712         continue;
3713       }
3714
3715       // For aggregates larger than PtrByteSize, copy the pieces of the
3716       // object that fit into registers from the parameter save area.
3717       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3718         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3719         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3720         if (GPR_idx != NumGPRs) {
3721           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3722                                      MachinePointerInfo(),
3723                                      false, false, false, 0);
3724           MemOpChains.push_back(Load.getValue(1));
3725           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3726           ArgOffset += PtrByteSize;
3727         } else {
3728           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3729           break;
3730         }
3731       }
3732       continue;
3733     }
3734
3735     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3736     default: llvm_unreachable("Unexpected ValueType for argument!");
3737     case MVT::i32:
3738     case MVT::i64:
3739       if (GPR_idx != NumGPRs) {
3740         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3741       } else {
3742         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3743                          true, isTailCall, false, MemOpChains,
3744                          TailCallArguments, dl);
3745       }
3746       ArgOffset += PtrByteSize;
3747       break;
3748     case MVT::f32:
3749     case MVT::f64:
3750       if (FPR_idx != NumFPRs) {
3751         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3752
3753         if (isVarArg) {
3754           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3755                                        MachinePointerInfo(), false, false, 0);
3756           MemOpChains.push_back(Store);
3757
3758           // Float varargs are always shadowed in available integer registers
3759           if (GPR_idx != NumGPRs) {
3760             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3761                                        MachinePointerInfo(), false, false,
3762                                        false, 0);
3763             MemOpChains.push_back(Load.getValue(1));
3764             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3765           }
3766         } else if (GPR_idx != NumGPRs)
3767           // If we have any FPRs remaining, we may also have GPRs remaining.
3768           ++GPR_idx;
3769       } else {
3770         // Single-precision floating-point values are mapped to the
3771         // second (rightmost) word of the stack doubleword.
3772         if (Arg.getValueType() == MVT::f32) {
3773           SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3774           PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3775         }
3776
3777         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3778                          true, isTailCall, false, MemOpChains,
3779                          TailCallArguments, dl);
3780       }
3781       ArgOffset += 8;
3782       break;
3783     case MVT::v4f32:
3784     case MVT::v4i32:
3785     case MVT::v8i16:
3786     case MVT::v16i8:
3787       if (isVarArg) {
3788         // These go aligned on the stack, or in the corresponding R registers
3789         // when within range.  The Darwin PPC ABI doc claims they also go in
3790         // V registers; in fact gcc does this only for arguments that are
3791         // prototyped, not for those that match the ...  We do it for all
3792         // arguments, seems to work.
3793         while (ArgOffset % 16 !=0) {
3794           ArgOffset += PtrByteSize;
3795           if (GPR_idx != NumGPRs)
3796             GPR_idx++;
3797         }
3798         // We could elide this store in the case where the object fits
3799         // entirely in R registers.  Maybe later.
3800         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3801                             DAG.getConstant(ArgOffset, PtrVT));
3802         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3803                                      MachinePointerInfo(), false, false, 0);
3804         MemOpChains.push_back(Store);
3805         if (VR_idx != NumVRs) {
3806           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3807                                      MachinePointerInfo(),
3808                                      false, false, false, 0);
3809           MemOpChains.push_back(Load.getValue(1));
3810           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3811         }
3812         ArgOffset += 16;
3813         for (unsigned i=0; i<16; i+=PtrByteSize) {
3814           if (GPR_idx == NumGPRs)
3815             break;
3816           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3817                                   DAG.getConstant(i, PtrVT));
3818           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3819                                      false, false, false, 0);
3820           MemOpChains.push_back(Load.getValue(1));
3821           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3822         }
3823         break;
3824       }
3825
3826       // Non-varargs Altivec params generally go in registers, but have
3827       // stack space allocated at the end.
3828       if (VR_idx != NumVRs) {
3829         // Doesn't have GPR space allocated.
3830         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3831       } else {
3832         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3833                          true, isTailCall, true, MemOpChains,
3834                          TailCallArguments, dl);
3835         ArgOffset += 16;
3836       }
3837       break;
3838     }
3839   }
3840
3841   if (!MemOpChains.empty())
3842     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3843                         &MemOpChains[0], MemOpChains.size());
3844
3845   // Check if this is an indirect call (MTCTR/BCTRL).
3846   // See PrepareCall() for more information about calls through function
3847   // pointers in the 64-bit SVR4 ABI.
3848   if (!isTailCall &&
3849       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3850       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3851       !isBLACompatibleAddress(Callee, DAG)) {
3852     // Load r2 into a virtual register and store it to the TOC save area.
3853     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3854     // TOC save area offset.
3855     SDValue PtrOff = DAG.getIntPtrConstant(40);
3856     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3857     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3858                          false, false, 0);
3859     // R12 must contain the address of an indirect callee.  This does not
3860     // mean the MTCTR instruction must use R12; it's easier to model this
3861     // as an extra parameter, so do that.
3862     RegsToPass.push_back(std::make_pair((unsigned)PPC::X12, Callee));
3863   }
3864
3865   // Build a sequence of copy-to-reg nodes chained together with token chain
3866   // and flag operands which copy the outgoing args into the appropriate regs.
3867   SDValue InFlag;
3868   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3869     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3870                              RegsToPass[i].second, InFlag);
3871     InFlag = Chain.getValue(1);
3872   }
3873
3874   if (isTailCall)
3875     PrepareTailCall(DAG, InFlag, Chain, dl, true, SPDiff, NumBytes, LROp,
3876                     FPOp, true, TailCallArguments);
3877
3878   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3879                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3880                     Ins, InVals);
3881 }
3882
3883 SDValue
3884 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
3885                                     CallingConv::ID CallConv, bool isVarArg,
3886                                     bool isTailCall,
3887                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3888                                     const SmallVectorImpl<SDValue> &OutVals,
3889                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3890                                     DebugLoc dl, SelectionDAG &DAG,
3891                                     SmallVectorImpl<SDValue> &InVals) const {
3892
3893   unsigned NumOps = Outs.size();
3894
3895   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3896   bool isPPC64 = PtrVT == MVT::i64;
3897   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3898
3899   MachineFunction &MF = DAG.getMachineFunction();
3900
3901   // Mark this function as potentially containing a function that contains a
3902   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3903   // and restoring the callers stack pointer in this functions epilog. This is
3904   // done because by tail calling the called function might overwrite the value
3905   // in this function's (MF) stack pointer stack slot 0(SP).
3906   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3907       CallConv == CallingConv::Fast)
3908     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3909
3910   unsigned nAltivecParamsAtEnd = 0;
3911
3912   // Count how many bytes are to be pushed on the stack, including the linkage
3913   // area, and parameter passing area.  We start with 24/48 bytes, which is
3914   // prereserved space for [SP][CR][LR][3 x unused].
3915   unsigned NumBytes =
3916     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3917                                          Outs, OutVals,
3918                                          nAltivecParamsAtEnd);
3919
3920   // Calculate by how many bytes the stack has to be adjusted in case of tail
3921   // call optimization.
3922   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3923
3924   // To protect arguments on the stack from being clobbered in a tail call,
3925   // force all the loads to happen before doing any other lowering.
3926   if (isTailCall)
3927     Chain = DAG.getStackArgumentTokenFactor(Chain);
3928
3929   // Adjust the stack pointer for the new arguments...
3930   // These operations are automatically eliminated by the prolog/epilog pass
3931   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3932   SDValue CallSeqStart = Chain;
3933
3934   // Load the return address and frame pointer so it can be move somewhere else
3935   // later.
3936   SDValue LROp, FPOp;
3937   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3938                                        dl);
3939
3940   // Set up a copy of the stack pointer for use loading and storing any
3941   // arguments that may not fit in the registers available for argument
3942   // passing.
3943   SDValue StackPtr;
3944   if (isPPC64)
3945     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3946   else
3947     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3948
3949   // Figure out which arguments are going to go in registers, and which in
3950   // memory.  Also, if this is a vararg function, floating point operations
3951   // must be stored to our stack, and loaded into integer regs as well, if
3952   // any integer regs are available for argument passing.
3953   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3954   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3955
3956   static const uint16_t GPR_32[] = {           // 32-bit registers.
3957     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3958     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3959   };
3960   static const uint16_t GPR_64[] = {           // 64-bit registers.
3961     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3962     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3963   };
3964   static const uint16_t *FPR = GetFPR();
3965
3966   static const uint16_t VR[] = {
3967     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3968     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3969   };
3970   const unsigned NumGPRs = array_lengthof(GPR_32);
3971   const unsigned NumFPRs = 13;
3972   const unsigned NumVRs  = array_lengthof(VR);
3973
3974   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
3975
3976   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3977   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3978
3979   SmallVector<SDValue, 8> MemOpChains;
3980   for (unsigned i = 0; i != NumOps; ++i) {
3981     SDValue Arg = OutVals[i];
3982     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3983
3984     // PtrOff will be used to store the current argument to the stack if a
3985     // register cannot be found for it.
3986     SDValue PtrOff;
3987
3988     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3989
3990     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3991
3992     // On PPC64, promote integers to 64-bit values.
3993     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3994       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3995       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3996       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3997     }
3998
3999     // FIXME memcpy is used way more than necessary.  Correctness first.
4000     // Note: "by value" is code for passing a structure by value, not
4001     // basic types.
4002     if (Flags.isByVal()) {
4003       unsigned Size = Flags.getByValSize();
4004       // Very small objects are passed right-justified.  Everything else is
4005       // passed left-justified.
4006       if (Size==1 || Size==2) {
4007         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
4008         if (GPR_idx != NumGPRs) {
4009           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
4010                                         MachinePointerInfo(), VT,
4011                                         false, false, 0);
4012           MemOpChains.push_back(Load.getValue(1));
4013           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4014
4015           ArgOffset += PtrByteSize;
4016         } else {
4017           SDValue Const = DAG.getConstant(PtrByteSize - Size,
4018                                           PtrOff.getValueType());
4019           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
4020           Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
4021                                                             CallSeqStart,
4022                                                             Flags, DAG, dl);
4023           ArgOffset += PtrByteSize;
4024         }
4025         continue;
4026       }
4027       // Copy entire object into memory.  There are cases where gcc-generated
4028       // code assumes it is there, even if it could be put entirely into
4029       // registers.  (This is not what the doc says.)
4030       Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, PtrOff,
4031                                                         CallSeqStart,
4032                                                         Flags, DAG, dl);
4033
4034       // For small aggregates (Darwin only) and aggregates >= PtrByteSize,
4035       // copy the pieces of the object that fit into registers from the
4036       // parameter save area.
4037       for (unsigned j=0; j<Size; j+=PtrByteSize) {
4038         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
4039         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
4040         if (GPR_idx != NumGPRs) {
4041           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
4042                                      MachinePointerInfo(),
4043                                      false, false, false, 0);
4044           MemOpChains.push_back(Load.getValue(1));
4045           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4046           ArgOffset += PtrByteSize;
4047         } else {
4048           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
4049           break;
4050         }
4051       }
4052       continue;
4053     }
4054
4055     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
4056     default: llvm_unreachable("Unexpected ValueType for argument!");
4057     case MVT::i32:
4058     case MVT::i64:
4059       if (GPR_idx != NumGPRs) {
4060         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
4061       } else {
4062         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4063                          isPPC64, isTailCall, false, MemOpChains,
4064                          TailCallArguments, dl);
4065       }
4066       ArgOffset += PtrByteSize;
4067       break;
4068     case MVT::f32:
4069     case MVT::f64:
4070       if (FPR_idx != NumFPRs) {
4071         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
4072
4073         if (isVarArg) {
4074           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
4075                                        MachinePointerInfo(), false, false, 0);
4076           MemOpChains.push_back(Store);
4077
4078           // Float varargs are always shadowed in available integer registers
4079           if (GPR_idx != NumGPRs) {
4080             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
4081                                        MachinePointerInfo(), false, false,
4082                                        false, 0);
4083             MemOpChains.push_back(Load.getValue(1));
4084             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4085           }
4086           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
4087             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
4088             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
4089             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
4090                                        MachinePointerInfo(),
4091                                        false, false, false, 0);
4092             MemOpChains.push_back(Load.getValue(1));
4093             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4094           }
4095         } else {
4096           // If we have any FPRs remaining, we may also have GPRs remaining.
4097           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
4098           // GPRs.
4099           if (GPR_idx != NumGPRs)
4100             ++GPR_idx;
4101           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
4102               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
4103             ++GPR_idx;
4104         }
4105       } else
4106         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4107                          isPPC64, isTailCall, false, MemOpChains,
4108                          TailCallArguments, dl);
4109       if (isPPC64)
4110         ArgOffset += 8;
4111       else
4112         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
4113       break;
4114     case MVT::v4f32:
4115     case MVT::v4i32:
4116     case MVT::v8i16:
4117     case MVT::v16i8:
4118       if (isVarArg) {
4119         // These go aligned on the stack, or in the corresponding R registers
4120         // when within range.  The Darwin PPC ABI doc claims they also go in
4121         // V registers; in fact gcc does this only for arguments that are
4122         // prototyped, not for those that match the ...  We do it for all
4123         // arguments, seems to work.
4124         while (ArgOffset % 16 !=0) {
4125           ArgOffset += PtrByteSize;
4126           if (GPR_idx != NumGPRs)
4127             GPR_idx++;
4128         }
4129         // We could elide this store in the case where the object fits
4130         // entirely in R registers.  Maybe later.
4131         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
4132                             DAG.getConstant(ArgOffset, PtrVT));
4133         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
4134                                      MachinePointerInfo(), false, false, 0);
4135         MemOpChains.push_back(Store);
4136         if (VR_idx != NumVRs) {
4137           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
4138                                      MachinePointerInfo(),
4139                                      false, false, false, 0);
4140           MemOpChains.push_back(Load.getValue(1));
4141           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
4142         }
4143         ArgOffset += 16;
4144         for (unsigned i=0; i<16; i+=PtrByteSize) {
4145           if (GPR_idx == NumGPRs)
4146             break;
4147           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
4148                                   DAG.getConstant(i, PtrVT));
4149           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
4150                                      false, false, false, 0);
4151           MemOpChains.push_back(Load.getValue(1));
4152           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4153         }
4154         break;
4155       }
4156
4157       // Non-varargs Altivec params generally go in registers, but have
4158       // stack space allocated at the end.
4159       if (VR_idx != NumVRs) {
4160         // Doesn't have GPR space allocated.
4161         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
4162       } else if (nAltivecParamsAtEnd==0) {
4163         // We are emitting Altivec params in order.
4164         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4165                          isPPC64, isTailCall, true, MemOpChains,
4166                          TailCallArguments, dl);
4167         ArgOffset += 16;
4168       }
4169       break;
4170     }
4171   }
4172   // If all Altivec parameters fit in registers, as they usually do,
4173   // they get stack space following the non-Altivec parameters.  We
4174   // don't track this here because nobody below needs it.
4175   // If there are more Altivec parameters than fit in registers emit
4176   // the stores here.
4177   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
4178     unsigned j = 0;
4179     // Offset is aligned; skip 1st 12 params which go in V registers.
4180     ArgOffset = ((ArgOffset+15)/16)*16;
4181     ArgOffset += 12*16;
4182     for (unsigned i = 0; i != NumOps; ++i) {
4183       SDValue Arg = OutVals[i];
4184       EVT ArgType = Outs[i].VT;
4185       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
4186           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
4187         if (++j > NumVRs) {
4188           SDValue PtrOff;
4189           // We are emitting Altivec params in order.
4190           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4191                            isPPC64, isTailCall, true, MemOpChains,
4192                            TailCallArguments, dl);
4193           ArgOffset += 16;
4194         }
4195       }
4196     }
4197   }
4198
4199   if (!MemOpChains.empty())
4200     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
4201                         &MemOpChains[0], MemOpChains.size());
4202
4203   // On Darwin, R12 must contain the address of an indirect callee.  This does
4204   // not mean the MTCTR instruction must use R12; it's easier to model this as
4205   // an extra parameter, so do that.
4206   if (!isTailCall &&
4207       !dyn_cast<GlobalAddressSDNode>(Callee) &&
4208       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
4209       !isBLACompatibleAddress(Callee, DAG))
4210     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
4211                                                    PPC::R12), Callee));
4212
4213   // Build a sequence of copy-to-reg nodes chained together with token chain
4214   // and flag operands which copy the outgoing args into the appropriate regs.
4215   SDValue InFlag;
4216   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
4217     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
4218                              RegsToPass[i].second, InFlag);
4219     InFlag = Chain.getValue(1);
4220   }
4221
4222   if (isTailCall)
4223     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
4224                     FPOp, true, TailCallArguments);
4225
4226   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
4227                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
4228                     Ins, InVals);
4229 }
4230
4231 bool
4232 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
4233                                   MachineFunction &MF, bool isVarArg,
4234                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
4235                                   LLVMContext &Context) const {
4236   SmallVector<CCValAssign, 16> RVLocs;
4237   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
4238                  RVLocs, Context);
4239   return CCInfo.CheckReturn(Outs, RetCC_PPC);
4240 }
4241
4242 SDValue
4243 PPCTargetLowering::LowerReturn(SDValue Chain,
4244                                CallingConv::ID CallConv, bool isVarArg,
4245                                const SmallVectorImpl<ISD::OutputArg> &Outs,
4246                                const SmallVectorImpl<SDValue> &OutVals,
4247                                DebugLoc dl, SelectionDAG &DAG) const {
4248
4249   SmallVector<CCValAssign, 16> RVLocs;
4250   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
4251                  getTargetMachine(), RVLocs, *DAG.getContext());
4252   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
4253
4254   // If this is the first return lowered for this function, add the regs to the
4255   // liveout set for the function.
4256   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
4257     for (unsigned i = 0; i != RVLocs.size(); ++i)
4258       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
4259   }
4260
4261   SDValue Flag;
4262
4263   // Copy the result values into the output registers.
4264   for (unsigned i = 0; i != RVLocs.size(); ++i) {
4265     CCValAssign &VA = RVLocs[i];
4266     assert(VA.isRegLoc() && "Can only return in registers!");
4267     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
4268                              OutVals[i], Flag);
4269     Flag = Chain.getValue(1);
4270   }
4271
4272   if (Flag.getNode())
4273     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
4274   else
4275     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
4276 }
4277
4278 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
4279                                    const PPCSubtarget &Subtarget) const {
4280   // When we pop the dynamic allocation we need to restore the SP link.
4281   DebugLoc dl = Op.getDebugLoc();
4282
4283   // Get the corect type for pointers.
4284   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4285
4286   // Construct the stack pointer operand.
4287   bool isPPC64 = Subtarget.isPPC64();
4288   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
4289   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
4290
4291   // Get the operands for the STACKRESTORE.
4292   SDValue Chain = Op.getOperand(0);
4293   SDValue SaveSP = Op.getOperand(1);
4294
4295   // Load the old link SP.
4296   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
4297                                    MachinePointerInfo(),
4298                                    false, false, false, 0);
4299
4300   // Restore the stack pointer.
4301   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
4302
4303   // Store the old link SP.
4304   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
4305                       false, false, 0);
4306 }
4307
4308
4309
4310 SDValue
4311 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
4312   MachineFunction &MF = DAG.getMachineFunction();
4313   bool isPPC64 = PPCSubTarget.isPPC64();
4314   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4315   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4316
4317   // Get current frame pointer save index.  The users of this index will be
4318   // primarily DYNALLOC instructions.
4319   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4320   int RASI = FI->getReturnAddrSaveIndex();
4321
4322   // If the frame pointer save index hasn't been defined yet.
4323   if (!RASI) {
4324     // Find out what the fix offset of the frame pointer save area.
4325     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
4326     // Allocate the frame index for frame pointer save area.
4327     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
4328     // Save the result.
4329     FI->setReturnAddrSaveIndex(RASI);
4330   }
4331   return DAG.getFrameIndex(RASI, PtrVT);
4332 }
4333
4334 SDValue
4335 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
4336   MachineFunction &MF = DAG.getMachineFunction();
4337   bool isPPC64 = PPCSubTarget.isPPC64();
4338   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4339   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4340
4341   // Get current frame pointer save index.  The users of this index will be
4342   // primarily DYNALLOC instructions.
4343   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4344   int FPSI = FI->getFramePointerSaveIndex();
4345
4346   // If the frame pointer save index hasn't been defined yet.
4347   if (!FPSI) {
4348     // Find out what the fix offset of the frame pointer save area.
4349     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
4350                                                            isDarwinABI);
4351
4352     // Allocate the frame index for frame pointer save area.
4353     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
4354     // Save the result.
4355     FI->setFramePointerSaveIndex(FPSI);
4356   }
4357   return DAG.getFrameIndex(FPSI, PtrVT);
4358 }
4359
4360 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
4361                                          SelectionDAG &DAG,
4362                                          const PPCSubtarget &Subtarget) const {
4363   // Get the inputs.
4364   SDValue Chain = Op.getOperand(0);
4365   SDValue Size  = Op.getOperand(1);
4366   DebugLoc dl = Op.getDebugLoc();
4367
4368   // Get the corect type for pointers.
4369   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4370   // Negate the size.
4371   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
4372                                   DAG.getConstant(0, PtrVT), Size);
4373   // Construct a node for the frame pointer save index.
4374   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
4375   // Build a DYNALLOC node.
4376   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
4377   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
4378   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
4379 }
4380
4381 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
4382 /// possible.
4383 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
4384   // Not FP? Not a fsel.
4385   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
4386       !Op.getOperand(2).getValueType().isFloatingPoint())
4387     return Op;
4388
4389   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
4390
4391   // Cannot handle SETEQ/SETNE.
4392   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
4393
4394   EVT ResVT = Op.getValueType();
4395   EVT CmpVT = Op.getOperand(0).getValueType();
4396   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4397   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
4398   DebugLoc dl = Op.getDebugLoc();
4399
4400   // If the RHS of the comparison is a 0.0, we don't need to do the
4401   // subtraction at all.
4402   if (isFloatingPointZero(RHS))
4403     switch (CC) {
4404     default: break;       // SETUO etc aren't handled by fsel.
4405     case ISD::SETULT:
4406     case ISD::SETLT:
4407       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4408     case ISD::SETOGE:
4409     case ISD::SETGE:
4410       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4411         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4412       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
4413     case ISD::SETUGT:
4414     case ISD::SETGT:
4415       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4416     case ISD::SETOLE:
4417     case ISD::SETLE:
4418       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4419         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4420       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
4421                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
4422     }
4423
4424   SDValue Cmp;
4425   switch (CC) {
4426   default: break;       // SETUO etc aren't handled by fsel.
4427   case ISD::SETULT:
4428   case ISD::SETLT:
4429     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4430     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4431       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4432       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4433   case ISD::SETOGE:
4434   case ISD::SETGE:
4435     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4436     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4437       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4438       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4439   case ISD::SETUGT:
4440   case ISD::SETGT:
4441     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4442     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4443       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4444       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4445   case ISD::SETOLE:
4446   case ISD::SETLE:
4447     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4448     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4449       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4450       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4451   }
4452   return Op;
4453 }
4454
4455 // FIXME: Split this code up when LegalizeDAGTypes lands.
4456 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
4457                                            DebugLoc dl) const {
4458   assert(Op.getOperand(0).getValueType().isFloatingPoint());
4459   SDValue Src = Op.getOperand(0);
4460   if (Src.getValueType() == MVT::f32)
4461     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
4462
4463   SDValue Tmp;
4464   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4465   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
4466   case MVT::i32:
4467     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
4468                                                          PPCISD::FCTIDZ,
4469                       dl, MVT::f64, Src);
4470     break;
4471   case MVT::i64:
4472     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
4473     break;
4474   }
4475
4476   // Convert the FP value to an int value through memory.
4477   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
4478
4479   // Emit a store to the stack slot.
4480   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
4481                                MachinePointerInfo(), false, false, 0);
4482
4483   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
4484   // add in a bias.
4485   if (Op.getValueType() == MVT::i32)
4486     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
4487                         DAG.getConstant(4, FIPtr.getValueType()));
4488   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
4489                      false, false, false, 0);
4490 }
4491
4492 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
4493                                            SelectionDAG &DAG) const {
4494   DebugLoc dl = Op.getDebugLoc();
4495   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
4496   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
4497     return SDValue();
4498
4499   if (Op.getOperand(0).getValueType() == MVT::i64) {
4500     SDValue SINT = Op.getOperand(0);
4501     // When converting to single-precision, we actually need to convert
4502     // to double-precision first and then round to single-precision.
4503     // To avoid double-rounding effects during that operation, we have
4504     // to prepare the input operand.  Bits that might be truncated when
4505     // converting to double-precision are replaced by a bit that won't
4506     // be lost at this stage, but is below the single-precision rounding
4507     // position.
4508     //
4509     // However, if -enable-unsafe-fp-math is in effect, accept double
4510     // rounding to avoid the extra overhead.
4511     if (Op.getValueType() == MVT::f32 &&
4512         !DAG.getTarget().Options.UnsafeFPMath) {
4513
4514       // Twiddle input to make sure the low 11 bits are zero.  (If this
4515       // is the case, we are guaranteed the value will fit into the 53 bit
4516       // mantissa of an IEEE double-precision value without rounding.)
4517       // If any of those low 11 bits were not zero originally, make sure
4518       // bit 12 (value 2048) is set instead, so that the final rounding
4519       // to single-precision gets the correct result.
4520       SDValue Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4521                                   SINT, DAG.getConstant(2047, MVT::i64));
4522       Round = DAG.getNode(ISD::ADD, dl, MVT::i64,
4523                           Round, DAG.getConstant(2047, MVT::i64));
4524       Round = DAG.getNode(ISD::OR, dl, MVT::i64, Round, SINT);
4525       Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4526                           Round, DAG.getConstant(-2048, MVT::i64));
4527
4528       // However, we cannot use that value unconditionally: if the magnitude
4529       // of the input value is small, the bit-twiddling we did above might
4530       // end up visibly changing the output.  Fortunately, in that case, we
4531       // don't need to twiddle bits since the original input will convert
4532       // exactly to double-precision floating-point already.  Therefore,
4533       // construct a conditional to use the original value if the top 11
4534       // bits are all sign-bit copies, and use the rounded value computed
4535       // above otherwise.
4536       SDValue Cond = DAG.getNode(ISD::SRA, dl, MVT::i64,
4537                                  SINT, DAG.getConstant(53, MVT::i32));
4538       Cond = DAG.getNode(ISD::ADD, dl, MVT::i64,
4539                          Cond, DAG.getConstant(1, MVT::i64));
4540       Cond = DAG.getSetCC(dl, MVT::i32,
4541                           Cond, DAG.getConstant(1, MVT::i64), ISD::SETUGT);
4542
4543       SINT = DAG.getNode(ISD::SELECT, dl, MVT::i64, Cond, Round, SINT);
4544     }
4545     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, SINT);
4546     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
4547     if (Op.getValueType() == MVT::f32)
4548       FP = DAG.getNode(ISD::FP_ROUND, dl,
4549                        MVT::f32, FP, DAG.getIntPtrConstant(0));
4550     return FP;
4551   }
4552
4553   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
4554          "Unhandled SINT_TO_FP type in custom expander!");
4555   // Since we only generate this in 64-bit mode, we can take advantage of
4556   // 64-bit registers.  In particular, sign extend the input value into the
4557   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
4558   // then lfd it and fcfid it.
4559   MachineFunction &MF = DAG.getMachineFunction();
4560   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
4561   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
4562   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4563   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4564
4565   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
4566                                 Op.getOperand(0));
4567
4568   // STD the extended value into the stack slot.
4569   MachineMemOperand *MMO =
4570     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
4571                             MachineMemOperand::MOStore, 8, 8);
4572   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
4573   SDValue Store =
4574     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
4575                             Ops, 4, MVT::i64, MMO);
4576   // Load the value as a double.
4577   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
4578                            false, false, false, 0);
4579
4580   // FCFID it and return it.
4581   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
4582   if (Op.getValueType() == MVT::f32)
4583     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
4584   return FP;
4585 }
4586
4587 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4588                                             SelectionDAG &DAG) const {
4589   DebugLoc dl = Op.getDebugLoc();
4590   /*
4591    The rounding mode is in bits 30:31 of FPSR, and has the following
4592    settings:
4593      00 Round to nearest
4594      01 Round to 0
4595      10 Round to +inf
4596      11 Round to -inf
4597
4598   FLT_ROUNDS, on the other hand, expects the following:
4599     -1 Undefined
4600      0 Round to 0
4601      1 Round to nearest
4602      2 Round to +inf
4603      3 Round to -inf
4604
4605   To perform the conversion, we do:
4606     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
4607   */
4608
4609   MachineFunction &MF = DAG.getMachineFunction();
4610   EVT VT = Op.getValueType();
4611   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4612   std::vector<EVT> NodeTys;
4613   SDValue MFFSreg, InFlag;
4614
4615   // Save FP Control Word to register
4616   NodeTys.push_back(MVT::f64);    // return register
4617   NodeTys.push_back(MVT::Glue);   // unused in this context
4618   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4619
4620   // Save FP register to stack slot
4621   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
4622   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
4623   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
4624                                StackSlot, MachinePointerInfo(), false, false,0);
4625
4626   // Load FP Control Word from low 32 bits of stack slot.
4627   SDValue Four = DAG.getConstant(4, PtrVT);
4628   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
4629   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
4630                             false, false, false, 0);
4631
4632   // Transform as necessary
4633   SDValue CWD1 =
4634     DAG.getNode(ISD::AND, dl, MVT::i32,
4635                 CWD, DAG.getConstant(3, MVT::i32));
4636   SDValue CWD2 =
4637     DAG.getNode(ISD::SRL, dl, MVT::i32,
4638                 DAG.getNode(ISD::AND, dl, MVT::i32,
4639                             DAG.getNode(ISD::XOR, dl, MVT::i32,
4640                                         CWD, DAG.getConstant(3, MVT::i32)),
4641                             DAG.getConstant(3, MVT::i32)),
4642                 DAG.getConstant(1, MVT::i32));
4643
4644   SDValue RetVal =
4645     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
4646
4647   return DAG.getNode((VT.getSizeInBits() < 16 ?
4648                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
4649 }
4650
4651 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4652   EVT VT = Op.getValueType();
4653   unsigned BitWidth = VT.getSizeInBits();
4654   DebugLoc dl = Op.getDebugLoc();
4655   assert(Op.getNumOperands() == 3 &&
4656          VT == Op.getOperand(1).getValueType() &&
4657          "Unexpected SHL!");
4658
4659   // Expand into a bunch of logical ops.  Note that these ops
4660   // depend on the PPC behavior for oversized shift amounts.
4661   SDValue Lo = Op.getOperand(0);
4662   SDValue Hi = Op.getOperand(1);
4663   SDValue Amt = Op.getOperand(2);
4664   EVT AmtVT = Amt.getValueType();
4665
4666   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4667                              DAG.getConstant(BitWidth, AmtVT), Amt);
4668   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
4669   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
4670   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
4671   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4672                              DAG.getConstant(-BitWidth, AmtVT));
4673   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
4674   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4675   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
4676   SDValue OutOps[] = { OutLo, OutHi };
4677   return DAG.getMergeValues(OutOps, 2, dl);
4678 }
4679
4680 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4681   EVT VT = Op.getValueType();
4682   DebugLoc dl = Op.getDebugLoc();
4683   unsigned BitWidth = VT.getSizeInBits();
4684   assert(Op.getNumOperands() == 3 &&
4685          VT == Op.getOperand(1).getValueType() &&
4686          "Unexpected SRL!");
4687
4688   // Expand into a bunch of logical ops.  Note that these ops
4689   // depend on the PPC behavior for oversized shift amounts.
4690   SDValue Lo = Op.getOperand(0);
4691   SDValue Hi = Op.getOperand(1);
4692   SDValue Amt = Op.getOperand(2);
4693   EVT AmtVT = Amt.getValueType();
4694
4695   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4696                              DAG.getConstant(BitWidth, AmtVT), Amt);
4697   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4698   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4699   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4700   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4701                              DAG.getConstant(-BitWidth, AmtVT));
4702   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
4703   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4704   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
4705   SDValue OutOps[] = { OutLo, OutHi };
4706   return DAG.getMergeValues(OutOps, 2, dl);
4707 }
4708
4709 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
4710   DebugLoc dl = Op.getDebugLoc();
4711   EVT VT = Op.getValueType();
4712   unsigned BitWidth = VT.getSizeInBits();
4713   assert(Op.getNumOperands() == 3 &&
4714          VT == Op.getOperand(1).getValueType() &&
4715          "Unexpected SRA!");
4716
4717   // Expand into a bunch of logical ops, followed by a select_cc.
4718   SDValue Lo = Op.getOperand(0);
4719   SDValue Hi = Op.getOperand(1);
4720   SDValue Amt = Op.getOperand(2);
4721   EVT AmtVT = Amt.getValueType();
4722
4723   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4724                              DAG.getConstant(BitWidth, AmtVT), Amt);
4725   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4726   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4727   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4728   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4729                              DAG.getConstant(-BitWidth, AmtVT));
4730   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
4731   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
4732   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
4733                                   Tmp4, Tmp6, ISD::SETLE);
4734   SDValue OutOps[] = { OutLo, OutHi };
4735   return DAG.getMergeValues(OutOps, 2, dl);
4736 }
4737
4738 //===----------------------------------------------------------------------===//
4739 // Vector related lowering.
4740 //
4741
4742 /// BuildSplatI - Build a canonical splati of Val with an element size of
4743 /// SplatSize.  Cast the result to VT.
4744 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
4745                              SelectionDAG &DAG, DebugLoc dl) {
4746   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
4747
4748   static const EVT VTys[] = { // canonical VT to use for each size.
4749     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
4750   };
4751
4752   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
4753
4754   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
4755   if (Val == -1)
4756     SplatSize = 1;
4757
4758   EVT CanonicalVT = VTys[SplatSize-1];
4759
4760   // Build a canonical splat for this value.
4761   SDValue Elt = DAG.getConstant(Val, MVT::i32);
4762   SmallVector<SDValue, 8> Ops;
4763   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
4764   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
4765                               &Ops[0], Ops.size());
4766   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
4767 }
4768
4769 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
4770 /// specified intrinsic ID.
4771 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
4772                                 SelectionDAG &DAG, DebugLoc dl,
4773                                 EVT DestVT = MVT::Other) {
4774   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
4775   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4776                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
4777 }
4778
4779 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
4780 /// specified intrinsic ID.
4781 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
4782                                 SDValue Op2, SelectionDAG &DAG,
4783                                 DebugLoc dl, EVT DestVT = MVT::Other) {
4784   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
4785   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4786                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
4787 }
4788
4789
4790 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
4791 /// amount.  The result has the specified value type.
4792 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
4793                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4794   // Force LHS/RHS to be the right type.
4795   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
4796   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
4797
4798   int Ops[16];
4799   for (unsigned i = 0; i != 16; ++i)
4800     Ops[i] = i + Amt;
4801   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
4802   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4803 }
4804
4805 // If this is a case we can't handle, return null and let the default
4806 // expansion code take care of it.  If we CAN select this case, and if it
4807 // selects to a single instruction, return Op.  Otherwise, if we can codegen
4808 // this case more efficiently than a constant pool load, lower it to the
4809 // sequence of ops that should be used.
4810 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
4811                                              SelectionDAG &DAG) const {
4812   DebugLoc dl = Op.getDebugLoc();
4813   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4814   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
4815
4816   // Check if this is a splat of a constant value.
4817   APInt APSplatBits, APSplatUndef;
4818   unsigned SplatBitSize;
4819   bool HasAnyUndefs;
4820   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
4821                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
4822     return SDValue();
4823
4824   unsigned SplatBits = APSplatBits.getZExtValue();
4825   unsigned SplatUndef = APSplatUndef.getZExtValue();
4826   unsigned SplatSize = SplatBitSize / 8;
4827
4828   // First, handle single instruction cases.
4829
4830   // All zeros?
4831   if (SplatBits == 0) {
4832     // Canonicalize all zero vectors to be v4i32.
4833     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
4834       SDValue Z = DAG.getConstant(0, MVT::i32);
4835       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
4836       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
4837     }
4838     return Op;
4839   }
4840
4841   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
4842   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
4843                     (32-SplatBitSize));
4844   if (SextVal >= -16 && SextVal <= 15)
4845     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
4846
4847
4848   // Two instruction sequences.
4849
4850   // If this value is in the range [-32,30] and is even, use:
4851   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4852   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4853     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4854     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4855     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4856   }
4857
4858   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4859   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4860   // for fneg/fabs.
4861   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4862     // Make -1 and vspltisw -1:
4863     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4864
4865     // Make the VSLW intrinsic, computing 0x8000_0000.
4866     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4867                                    OnesV, DAG, dl);
4868
4869     // xor by OnesV to invert it.
4870     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4871     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4872   }
4873
4874   // Check to see if this is a wide variety of vsplti*, binop self cases.
4875   static const signed char SplatCsts[] = {
4876     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4877     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4878   };
4879
4880   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4881     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4882     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4883     int i = SplatCsts[idx];
4884
4885     // Figure out what shift amount will be used by altivec if shifted by i in
4886     // this splat size.
4887     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4888
4889     // vsplti + shl self.
4890     if (SextVal == (int)((unsigned)i << TypeShiftAmt)) {
4891       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4892       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4893         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4894         Intrinsic::ppc_altivec_vslw
4895       };
4896       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4897       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4898     }
4899
4900     // vsplti + srl self.
4901     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4902       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4903       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4904         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4905         Intrinsic::ppc_altivec_vsrw
4906       };
4907       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4908       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4909     }
4910
4911     // vsplti + sra self.
4912     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4913       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4914       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4915         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4916         Intrinsic::ppc_altivec_vsraw
4917       };
4918       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4919       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4920     }
4921
4922     // vsplti + rol self.
4923     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4924                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4925       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4926       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4927         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4928         Intrinsic::ppc_altivec_vrlw
4929       };
4930       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4931       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4932     }
4933
4934     // t = vsplti c, result = vsldoi t, t, 1
4935     if (SextVal == (int)(((unsigned)i << 8) | (i < 0 ? 0xFF : 0))) {
4936       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4937       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4938     }
4939     // t = vsplti c, result = vsldoi t, t, 2
4940     if (SextVal == (int)(((unsigned)i << 16) | (i < 0 ? 0xFFFF : 0))) {
4941       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4942       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4943     }
4944     // t = vsplti c, result = vsldoi t, t, 3
4945     if (SextVal == (int)(((unsigned)i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4946       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4947       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4948     }
4949   }
4950
4951   // Three instruction sequences.
4952
4953   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4954   if (SextVal >= 0 && SextVal <= 31) {
4955     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4956     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4957     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4958     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4959   }
4960   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4961   if (SextVal >= -31 && SextVal <= 0) {
4962     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4963     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4964     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4965     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4966   }
4967
4968   return SDValue();
4969 }
4970
4971 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4972 /// the specified operations to build the shuffle.
4973 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4974                                       SDValue RHS, SelectionDAG &DAG,
4975                                       DebugLoc dl) {
4976   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4977   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4978   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4979
4980   enum {
4981     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4982     OP_VMRGHW,
4983     OP_VMRGLW,
4984     OP_VSPLTISW0,
4985     OP_VSPLTISW1,
4986     OP_VSPLTISW2,
4987     OP_VSPLTISW3,
4988     OP_VSLDOI4,
4989     OP_VSLDOI8,
4990     OP_VSLDOI12
4991   };
4992
4993   if (OpNum == OP_COPY) {
4994     if (LHSID == (1*9+2)*9+3) return LHS;
4995     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4996     return RHS;
4997   }
4998
4999   SDValue OpLHS, OpRHS;
5000   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5001   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5002
5003   int ShufIdxs[16];
5004   switch (OpNum) {
5005   default: llvm_unreachable("Unknown i32 permute!");
5006   case OP_VMRGHW:
5007     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
5008     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
5009     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
5010     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
5011     break;
5012   case OP_VMRGLW:
5013     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
5014     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
5015     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
5016     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
5017     break;
5018   case OP_VSPLTISW0:
5019     for (unsigned i = 0; i != 16; ++i)
5020       ShufIdxs[i] = (i&3)+0;
5021     break;
5022   case OP_VSPLTISW1:
5023     for (unsigned i = 0; i != 16; ++i)
5024       ShufIdxs[i] = (i&3)+4;
5025     break;
5026   case OP_VSPLTISW2:
5027     for (unsigned i = 0; i != 16; ++i)
5028       ShufIdxs[i] = (i&3)+8;
5029     break;
5030   case OP_VSPLTISW3:
5031     for (unsigned i = 0; i != 16; ++i)
5032       ShufIdxs[i] = (i&3)+12;
5033     break;
5034   case OP_VSLDOI4:
5035     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
5036   case OP_VSLDOI8:
5037     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
5038   case OP_VSLDOI12:
5039     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
5040   }
5041   EVT VT = OpLHS.getValueType();
5042   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
5043   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
5044   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
5045   return DAG.getNode(ISD::BITCAST, dl, VT, T);
5046 }
5047
5048 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
5049 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
5050 /// return the code it can be lowered into.  Worst case, it can always be
5051 /// lowered into a vperm.
5052 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5053                                                SelectionDAG &DAG) const {
5054   DebugLoc dl = Op.getDebugLoc();
5055   SDValue V1 = Op.getOperand(0);
5056   SDValue V2 = Op.getOperand(1);
5057   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5058   EVT VT = Op.getValueType();
5059
5060   // Cases that are handled by instructions that take permute immediates
5061   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
5062   // selected by the instruction selector.
5063   if (V2.getOpcode() == ISD::UNDEF) {
5064     if (PPC::isSplatShuffleMask(SVOp, 1) ||
5065         PPC::isSplatShuffleMask(SVOp, 2) ||
5066         PPC::isSplatShuffleMask(SVOp, 4) ||
5067         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
5068         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
5069         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
5070         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
5071         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
5072         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
5073         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
5074         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
5075         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
5076       return Op;
5077     }
5078   }
5079
5080   // Altivec has a variety of "shuffle immediates" that take two vector inputs
5081   // and produce a fixed permutation.  If any of these match, do not lower to
5082   // VPERM.
5083   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
5084       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
5085       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
5086       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
5087       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
5088       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
5089       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
5090       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
5091       PPC::isVMRGHShuffleMask(SVOp, 4, false))
5092     return Op;
5093
5094   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
5095   // perfect shuffle table to emit an optimal matching sequence.
5096   ArrayRef<int> PermMask = SVOp->getMask();
5097
5098   unsigned PFIndexes[4];
5099   bool isFourElementShuffle = true;
5100   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
5101     unsigned EltNo = 8;   // Start out undef.
5102     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
5103       if (PermMask[i*4+j] < 0)
5104         continue;   // Undef, ignore it.
5105
5106       unsigned ByteSource = PermMask[i*4+j];
5107       if ((ByteSource & 3) != j) {
5108         isFourElementShuffle = false;
5109         break;
5110       }
5111
5112       if (EltNo == 8) {
5113         EltNo = ByteSource/4;
5114       } else if (EltNo != ByteSource/4) {
5115         isFourElementShuffle = false;
5116         break;
5117       }
5118     }
5119     PFIndexes[i] = EltNo;
5120   }
5121
5122   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
5123   // perfect shuffle vector to determine if it is cost effective to do this as
5124   // discrete instructions, or whether we should use a vperm.
5125   if (isFourElementShuffle) {
5126     // Compute the index in the perfect shuffle table.
5127     unsigned PFTableIndex =
5128       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5129
5130     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5131     unsigned Cost  = (PFEntry >> 30);
5132
5133     // Determining when to avoid vperm is tricky.  Many things affect the cost
5134     // of vperm, particularly how many times the perm mask needs to be computed.
5135     // For example, if the perm mask can be hoisted out of a loop or is already
5136     // used (perhaps because there are multiple permutes with the same shuffle
5137     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
5138     // the loop requires an extra register.
5139     //
5140     // As a compromise, we only emit discrete instructions if the shuffle can be
5141     // generated in 3 or fewer operations.  When we have loop information
5142     // available, if this block is within a loop, we should avoid using vperm
5143     // for 3-operation perms and use a constant pool load instead.
5144     if (Cost < 3)
5145       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5146   }
5147
5148   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
5149   // vector that will get spilled to the constant pool.
5150   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
5151
5152   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
5153   // that it is in input element units, not in bytes.  Convert now.
5154   EVT EltVT = V1.getValueType().getVectorElementType();
5155   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
5156
5157   SmallVector<SDValue, 16> ResultMask;
5158   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
5159     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
5160
5161     for (unsigned j = 0; j != BytesPerElement; ++j)
5162       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
5163                                            MVT::i32));
5164   }
5165
5166   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
5167                                     &ResultMask[0], ResultMask.size());
5168   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
5169 }
5170
5171 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
5172 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
5173 /// information about the intrinsic.
5174 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
5175                                   bool &isDot) {
5176   unsigned IntrinsicID =
5177     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
5178   CompareOpc = -1;
5179   isDot = false;
5180   switch (IntrinsicID) {
5181   default: return false;
5182     // Comparison predicates.
5183   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
5184   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
5185   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
5186   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
5187   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
5188   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
5189   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
5190   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
5191   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
5192   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
5193   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
5194   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
5195   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
5196
5197     // Normal Comparisons.
5198   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
5199   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
5200   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
5201   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
5202   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
5203   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
5204   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
5205   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
5206   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
5207   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
5208   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
5209   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
5210   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
5211   }
5212   return true;
5213 }
5214
5215 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
5216 /// lower, do it, otherwise return null.
5217 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
5218                                                    SelectionDAG &DAG) const {
5219   // If this is a lowered altivec predicate compare, CompareOpc is set to the
5220   // opcode number of the comparison.
5221   DebugLoc dl = Op.getDebugLoc();
5222   int CompareOpc;
5223   bool isDot;
5224   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
5225     return SDValue();    // Don't custom lower most intrinsics.
5226
5227   // If this is a non-dot comparison, make the VCMP node and we are done.
5228   if (!isDot) {
5229     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
5230                               Op.getOperand(1), Op.getOperand(2),
5231                               DAG.getConstant(CompareOpc, MVT::i32));
5232     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
5233   }
5234
5235   // Create the PPCISD altivec 'dot' comparison node.
5236   SDValue Ops[] = {
5237     Op.getOperand(2),  // LHS
5238     Op.getOperand(3),  // RHS
5239     DAG.getConstant(CompareOpc, MVT::i32)
5240   };
5241   std::vector<EVT> VTs;
5242   VTs.push_back(Op.getOperand(2).getValueType());
5243   VTs.push_back(MVT::Glue);
5244   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5245
5246   // Now that we have the comparison, emit a copy from the CR to a GPR.
5247   // This is flagged to the above dot comparison.
5248   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
5249                                 DAG.getRegister(PPC::CR6, MVT::i32),
5250                                 CompNode.getValue(1));
5251
5252   // Unpack the result based on how the target uses it.
5253   unsigned BitNo;   // Bit # of CR6.
5254   bool InvertBit;   // Invert result?
5255   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
5256   default:  // Can't happen, don't crash on invalid number though.
5257   case 0:   // Return the value of the EQ bit of CR6.
5258     BitNo = 0; InvertBit = false;
5259     break;
5260   case 1:   // Return the inverted value of the EQ bit of CR6.
5261     BitNo = 0; InvertBit = true;
5262     break;
5263   case 2:   // Return the value of the LT bit of CR6.
5264     BitNo = 2; InvertBit = false;
5265     break;
5266   case 3:   // Return the inverted value of the LT bit of CR6.
5267     BitNo = 2; InvertBit = true;
5268     break;
5269   }
5270
5271   // Shift the bit into the low position.
5272   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
5273                       DAG.getConstant(8-(3-BitNo), MVT::i32));
5274   // Isolate the bit.
5275   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
5276                       DAG.getConstant(1, MVT::i32));
5277
5278   // If we are supposed to, toggle the bit.
5279   if (InvertBit)
5280     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
5281                         DAG.getConstant(1, MVT::i32));
5282   return Flags;
5283 }
5284
5285 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
5286                                                    SelectionDAG &DAG) const {
5287   DebugLoc dl = Op.getDebugLoc();
5288   // Create a stack slot that is 16-byte aligned.
5289   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
5290   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
5291   EVT PtrVT = getPointerTy();
5292   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
5293
5294   // Store the input value into Value#0 of the stack slot.
5295   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
5296                                Op.getOperand(0), FIdx, MachinePointerInfo(),
5297                                false, false, 0);
5298   // Load it out.
5299   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
5300                      false, false, false, 0);
5301 }
5302
5303 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
5304   DebugLoc dl = Op.getDebugLoc();
5305   if (Op.getValueType() == MVT::v4i32) {
5306     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5307
5308     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
5309     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
5310
5311     SDValue RHSSwap =   // = vrlw RHS, 16
5312       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
5313
5314     // Shrinkify inputs to v8i16.
5315     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
5316     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
5317     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
5318
5319     // Low parts multiplied together, generating 32-bit results (we ignore the
5320     // top parts).
5321     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
5322                                         LHS, RHS, DAG, dl, MVT::v4i32);
5323
5324     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
5325                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
5326     // Shift the high parts up 16 bits.
5327     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
5328                               Neg16, DAG, dl);
5329     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
5330   } else if (Op.getValueType() == MVT::v8i16) {
5331     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5332
5333     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
5334
5335     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
5336                             LHS, RHS, Zero, DAG, dl);
5337   } else if (Op.getValueType() == MVT::v16i8) {
5338     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5339
5340     // Multiply the even 8-bit parts, producing 16-bit sums.
5341     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
5342                                            LHS, RHS, DAG, dl, MVT::v8i16);
5343     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
5344
5345     // Multiply the odd 8-bit parts, producing 16-bit sums.
5346     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
5347                                           LHS, RHS, DAG, dl, MVT::v8i16);
5348     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
5349
5350     // Merge the results together.
5351     int Ops[16];
5352     for (unsigned i = 0; i != 8; ++i) {
5353       Ops[i*2  ] = 2*i+1;
5354       Ops[i*2+1] = 2*i+1+16;
5355     }
5356     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
5357   } else {
5358     llvm_unreachable("Unknown mul to lower!");
5359   }
5360 }
5361
5362 /// LowerOperation - Provide custom lowering hooks for some operations.
5363 ///
5364 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
5365   switch (Op.getOpcode()) {
5366   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
5367   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
5368   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
5369   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
5370   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
5371   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
5372   case ISD::SETCC:              return LowerSETCC(Op, DAG);
5373   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
5374   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
5375   case ISD::VASTART:
5376     return LowerVASTART(Op, DAG, PPCSubTarget);
5377
5378   case ISD::VAARG:
5379     return LowerVAARG(Op, DAG, PPCSubTarget);
5380
5381   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
5382   case ISD::DYNAMIC_STACKALLOC:
5383     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
5384
5385   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
5386   case ISD::FP_TO_UINT:
5387   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
5388                                                        Op.getDebugLoc());
5389   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
5390   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
5391
5392   // Lower 64-bit shifts.
5393   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
5394   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
5395   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
5396
5397   // Vector-related lowering.
5398   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
5399   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
5400   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
5401   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
5402   case ISD::MUL:                return LowerMUL(Op, DAG);
5403
5404   // Frame & Return address.
5405   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
5406   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
5407   }
5408 }
5409
5410 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
5411                                            SmallVectorImpl<SDValue>&Results,
5412                                            SelectionDAG &DAG) const {
5413   const TargetMachine &TM = getTargetMachine();
5414   DebugLoc dl = N->getDebugLoc();
5415   switch (N->getOpcode()) {
5416   default:
5417     llvm_unreachable("Do not know how to custom type legalize this operation!");
5418   case ISD::VAARG: {
5419     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
5420         || TM.getSubtarget<PPCSubtarget>().isPPC64())
5421       return;
5422
5423     EVT VT = N->getValueType(0);
5424
5425     if (VT == MVT::i64) {
5426       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
5427
5428       Results.push_back(NewNode);
5429       Results.push_back(NewNode.getValue(1));
5430     }
5431     return;
5432   }
5433   case ISD::FP_ROUND_INREG: {
5434     assert(N->getValueType(0) == MVT::ppcf128);
5435     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
5436     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5437                              MVT::f64, N->getOperand(0),
5438                              DAG.getIntPtrConstant(0));
5439     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5440                              MVT::f64, N->getOperand(0),
5441                              DAG.getIntPtrConstant(1));
5442
5443     // This sequence changes FPSCR to do round-to-zero, adds the two halves
5444     // of the long double, and puts FPSCR back the way it was.  We do not
5445     // actually model FPSCR.
5446     std::vector<EVT> NodeTys;
5447     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
5448
5449     NodeTys.push_back(MVT::f64);   // Return register
5450     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
5451     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
5452     MFFSreg = Result.getValue(0);
5453     InFlag = Result.getValue(1);
5454
5455     NodeTys.clear();
5456     NodeTys.push_back(MVT::Glue);   // Returns a flag
5457     Ops[0] = DAG.getConstant(31, MVT::i32);
5458     Ops[1] = InFlag;
5459     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
5460     InFlag = Result.getValue(0);
5461
5462     NodeTys.clear();
5463     NodeTys.push_back(MVT::Glue);   // Returns a flag
5464     Ops[0] = DAG.getConstant(30, MVT::i32);
5465     Ops[1] = InFlag;
5466     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
5467     InFlag = Result.getValue(0);
5468
5469     NodeTys.clear();
5470     NodeTys.push_back(MVT::f64);    // result of add
5471     NodeTys.push_back(MVT::Glue);   // Returns a flag
5472     Ops[0] = Lo;
5473     Ops[1] = Hi;
5474     Ops[2] = InFlag;
5475     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
5476     FPreg = Result.getValue(0);
5477     InFlag = Result.getValue(1);
5478
5479     NodeTys.clear();
5480     NodeTys.push_back(MVT::f64);
5481     Ops[0] = DAG.getConstant(1, MVT::i32);
5482     Ops[1] = MFFSreg;
5483     Ops[2] = FPreg;
5484     Ops[3] = InFlag;
5485     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
5486     FPreg = Result.getValue(0);
5487
5488     // We know the low half is about to be thrown away, so just use something
5489     // convenient.
5490     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
5491                                 FPreg, FPreg));
5492     return;
5493   }
5494   case ISD::FP_TO_SINT:
5495     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
5496     return;
5497   }
5498 }
5499
5500
5501 //===----------------------------------------------------------------------===//
5502 //  Other Lowering Code
5503 //===----------------------------------------------------------------------===//
5504
5505 MachineBasicBlock *
5506 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
5507                                     bool is64bit, unsigned BinOpcode) const {
5508   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5509   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5510
5511   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5512   MachineFunction *F = BB->getParent();
5513   MachineFunction::iterator It = BB;
5514   ++It;
5515
5516   unsigned dest = MI->getOperand(0).getReg();
5517   unsigned ptrA = MI->getOperand(1).getReg();
5518   unsigned ptrB = MI->getOperand(2).getReg();
5519   unsigned incr = MI->getOperand(3).getReg();
5520   DebugLoc dl = MI->getDebugLoc();
5521
5522   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5523   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5524   F->insert(It, loopMBB);
5525   F->insert(It, exitMBB);
5526   exitMBB->splice(exitMBB->begin(), BB,
5527                   llvm::next(MachineBasicBlock::iterator(MI)),
5528                   BB->end());
5529   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5530
5531   MachineRegisterInfo &RegInfo = F->getRegInfo();
5532   unsigned TmpReg = (!BinOpcode) ? incr :
5533     RegInfo.createVirtualRegister(
5534        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5535                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
5536
5537   //  thisMBB:
5538   //   ...
5539   //   fallthrough --> loopMBB
5540   BB->addSuccessor(loopMBB);
5541
5542   //  loopMBB:
5543   //   l[wd]arx dest, ptr
5544   //   add r0, dest, incr
5545   //   st[wd]cx. r0, ptr
5546   //   bne- loopMBB
5547   //   fallthrough --> exitMBB
5548   BB = loopMBB;
5549   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5550     .addReg(ptrA).addReg(ptrB);
5551   if (BinOpcode)
5552     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
5553   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5554     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
5555   BuildMI(BB, dl, TII->get(PPC::BCC))
5556     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5557   BB->addSuccessor(loopMBB);
5558   BB->addSuccessor(exitMBB);
5559
5560   //  exitMBB:
5561   //   ...
5562   BB = exitMBB;
5563   return BB;
5564 }
5565
5566 MachineBasicBlock *
5567 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
5568                                             MachineBasicBlock *BB,
5569                                             bool is8bit,    // operation
5570                                             unsigned BinOpcode) const {
5571   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5572   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5573   // In 64 bit mode we have to use 64 bits for addresses, even though the
5574   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
5575   // registers without caring whether they're 32 or 64, but here we're
5576   // doing actual arithmetic on the addresses.
5577   bool is64bit = PPCSubTarget.isPPC64();
5578   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5579
5580   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5581   MachineFunction *F = BB->getParent();
5582   MachineFunction::iterator It = BB;
5583   ++It;
5584
5585   unsigned dest = MI->getOperand(0).getReg();
5586   unsigned ptrA = MI->getOperand(1).getReg();
5587   unsigned ptrB = MI->getOperand(2).getReg();
5588   unsigned incr = MI->getOperand(3).getReg();
5589   DebugLoc dl = MI->getDebugLoc();
5590
5591   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5592   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5593   F->insert(It, loopMBB);
5594   F->insert(It, exitMBB);
5595   exitMBB->splice(exitMBB->begin(), BB,
5596                   llvm::next(MachineBasicBlock::iterator(MI)),
5597                   BB->end());
5598   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5599
5600   MachineRegisterInfo &RegInfo = F->getRegInfo();
5601   const TargetRegisterClass *RC =
5602     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5603               (const TargetRegisterClass *) &PPC::GPRCRegClass;
5604   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5605   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5606   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5607   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
5608   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5609   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5610   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5611   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5612   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
5613   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5614   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5615   unsigned Ptr1Reg;
5616   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
5617
5618   //  thisMBB:
5619   //   ...
5620   //   fallthrough --> loopMBB
5621   BB->addSuccessor(loopMBB);
5622
5623   // The 4-byte load must be aligned, while a char or short may be
5624   // anywhere in the word.  Hence all this nasty bookkeeping code.
5625   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5626   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5627   //   xori shift, shift1, 24 [16]
5628   //   rlwinm ptr, ptr1, 0, 0, 29
5629   //   slw incr2, incr, shift
5630   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5631   //   slw mask, mask2, shift
5632   //  loopMBB:
5633   //   lwarx tmpDest, ptr
5634   //   add tmp, tmpDest, incr2
5635   //   andc tmp2, tmpDest, mask
5636   //   and tmp3, tmp, mask
5637   //   or tmp4, tmp3, tmp2
5638   //   stwcx. tmp4, ptr
5639   //   bne- loopMBB
5640   //   fallthrough --> exitMBB
5641   //   srw dest, tmpDest, shift
5642   if (ptrA != ZeroReg) {
5643     Ptr1Reg = RegInfo.createVirtualRegister(RC);
5644     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5645       .addReg(ptrA).addReg(ptrB);
5646   } else {
5647     Ptr1Reg = ptrB;
5648   }
5649   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5650       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5651   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5652       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5653   if (is64bit)
5654     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5655       .addReg(Ptr1Reg).addImm(0).addImm(61);
5656   else
5657     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5658       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5659   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
5660       .addReg(incr).addReg(ShiftReg);
5661   if (is8bit)
5662     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5663   else {
5664     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5665     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
5666   }
5667   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5668       .addReg(Mask2Reg).addReg(ShiftReg);
5669
5670   BB = loopMBB;
5671   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5672     .addReg(ZeroReg).addReg(PtrReg);
5673   if (BinOpcode)
5674     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
5675       .addReg(Incr2Reg).addReg(TmpDestReg);
5676   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
5677     .addReg(TmpDestReg).addReg(MaskReg);
5678   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
5679     .addReg(TmpReg).addReg(MaskReg);
5680   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
5681     .addReg(Tmp3Reg).addReg(Tmp2Reg);
5682   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5683     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
5684   BuildMI(BB, dl, TII->get(PPC::BCC))
5685     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5686   BB->addSuccessor(loopMBB);
5687   BB->addSuccessor(exitMBB);
5688
5689   //  exitMBB:
5690   //   ...
5691   BB = exitMBB;
5692   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
5693     .addReg(ShiftReg);
5694   return BB;
5695 }
5696
5697 MachineBasicBlock *
5698 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
5699                                                MachineBasicBlock *BB) const {
5700   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5701
5702   // To "insert" these instructions we actually have to insert their
5703   // control-flow patterns.
5704   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5705   MachineFunction::iterator It = BB;
5706   ++It;
5707
5708   MachineFunction *F = BB->getParent();
5709
5710   if (PPCSubTarget.hasISEL() && (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5711                                  MI->getOpcode() == PPC::SELECT_CC_I8)) {
5712     unsigned OpCode = MI->getOpcode() == PPC::SELECT_CC_I8 ?
5713                                          PPC::ISEL8 : PPC::ISEL;
5714     unsigned SelectPred = MI->getOperand(4).getImm();
5715     DebugLoc dl = MI->getDebugLoc();
5716
5717     // The SelectPred is ((BI << 5) | BO) for a BCC
5718     unsigned BO = SelectPred & 0xF;
5719     assert((BO == 12 || BO == 4) && "invalid predicate BO field for isel");
5720
5721     unsigned TrueOpNo, FalseOpNo;
5722     if (BO == 12) {
5723       TrueOpNo = 2;
5724       FalseOpNo = 3;
5725     } else {
5726       TrueOpNo = 3;
5727       FalseOpNo = 2;
5728       SelectPred = PPC::InvertPredicate((PPC::Predicate)SelectPred);
5729     }
5730
5731     BuildMI(*BB, MI, dl, TII->get(OpCode), MI->getOperand(0).getReg())
5732       .addReg(MI->getOperand(TrueOpNo).getReg())
5733       .addReg(MI->getOperand(FalseOpNo).getReg())
5734       .addImm(SelectPred).addReg(MI->getOperand(1).getReg());
5735   } else if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5736              MI->getOpcode() == PPC::SELECT_CC_I8 ||
5737              MI->getOpcode() == PPC::SELECT_CC_F4 ||
5738              MI->getOpcode() == PPC::SELECT_CC_F8 ||
5739              MI->getOpcode() == PPC::SELECT_CC_VRRC) {
5740
5741
5742     // The incoming instruction knows the destination vreg to set, the
5743     // condition code register to branch on, the true/false values to
5744     // select between, and a branch opcode to use.
5745
5746     //  thisMBB:
5747     //  ...
5748     //   TrueVal = ...
5749     //   cmpTY ccX, r1, r2
5750     //   bCC copy1MBB
5751     //   fallthrough --> copy0MBB
5752     MachineBasicBlock *thisMBB = BB;
5753     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
5754     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
5755     unsigned SelectPred = MI->getOperand(4).getImm();
5756     DebugLoc dl = MI->getDebugLoc();
5757     F->insert(It, copy0MBB);
5758     F->insert(It, sinkMBB);
5759
5760     // Transfer the remainder of BB and its successor edges to sinkMBB.
5761     sinkMBB->splice(sinkMBB->begin(), BB,
5762                     llvm::next(MachineBasicBlock::iterator(MI)),
5763                     BB->end());
5764     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
5765
5766     // Next, add the true and fallthrough blocks as its successors.
5767     BB->addSuccessor(copy0MBB);
5768     BB->addSuccessor(sinkMBB);
5769
5770     BuildMI(BB, dl, TII->get(PPC::BCC))
5771       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
5772
5773     //  copy0MBB:
5774     //   %FalseValue = ...
5775     //   # fallthrough to sinkMBB
5776     BB = copy0MBB;
5777
5778     // Update machine-CFG edges
5779     BB->addSuccessor(sinkMBB);
5780
5781     //  sinkMBB:
5782     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5783     //  ...
5784     BB = sinkMBB;
5785     BuildMI(*BB, BB->begin(), dl,
5786             TII->get(PPC::PHI), MI->getOperand(0).getReg())
5787       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
5788       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5789   }
5790   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
5791     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
5792   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
5793     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
5794   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
5795     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
5796   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
5797     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
5798
5799   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
5800     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
5801   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
5802     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
5803   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
5804     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
5805   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
5806     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
5807
5808   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
5809     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
5810   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
5811     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
5812   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
5813     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
5814   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
5815     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
5816
5817   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
5818     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
5819   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
5820     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
5821   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
5822     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
5823   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
5824     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
5825
5826   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
5827     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
5828   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
5829     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
5830   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
5831     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
5832   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
5833     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
5834
5835   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
5836     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
5837   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
5838     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
5839   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
5840     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
5841   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
5842     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
5843
5844   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
5845     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
5846   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
5847     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
5848   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
5849     BB = EmitAtomicBinary(MI, BB, false, 0);
5850   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
5851     BB = EmitAtomicBinary(MI, BB, true, 0);
5852
5853   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
5854            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
5855     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
5856
5857     unsigned dest   = MI->getOperand(0).getReg();
5858     unsigned ptrA   = MI->getOperand(1).getReg();
5859     unsigned ptrB   = MI->getOperand(2).getReg();
5860     unsigned oldval = MI->getOperand(3).getReg();
5861     unsigned newval = MI->getOperand(4).getReg();
5862     DebugLoc dl     = MI->getDebugLoc();
5863
5864     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5865     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5866     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5867     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5868     F->insert(It, loop1MBB);
5869     F->insert(It, loop2MBB);
5870     F->insert(It, midMBB);
5871     F->insert(It, exitMBB);
5872     exitMBB->splice(exitMBB->begin(), BB,
5873                     llvm::next(MachineBasicBlock::iterator(MI)),
5874                     BB->end());
5875     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5876
5877     //  thisMBB:
5878     //   ...
5879     //   fallthrough --> loopMBB
5880     BB->addSuccessor(loop1MBB);
5881
5882     // loop1MBB:
5883     //   l[wd]arx dest, ptr
5884     //   cmp[wd] dest, oldval
5885     //   bne- midMBB
5886     // loop2MBB:
5887     //   st[wd]cx. newval, ptr
5888     //   bne- loopMBB
5889     //   b exitBB
5890     // midMBB:
5891     //   st[wd]cx. dest, ptr
5892     // exitBB:
5893     BB = loop1MBB;
5894     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5895       .addReg(ptrA).addReg(ptrB);
5896     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5897       .addReg(oldval).addReg(dest);
5898     BuildMI(BB, dl, TII->get(PPC::BCC))
5899       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5900     BB->addSuccessor(loop2MBB);
5901     BB->addSuccessor(midMBB);
5902
5903     BB = loop2MBB;
5904     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5905       .addReg(newval).addReg(ptrA).addReg(ptrB);
5906     BuildMI(BB, dl, TII->get(PPC::BCC))
5907       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5908     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5909     BB->addSuccessor(loop1MBB);
5910     BB->addSuccessor(exitMBB);
5911
5912     BB = midMBB;
5913     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5914       .addReg(dest).addReg(ptrA).addReg(ptrB);
5915     BB->addSuccessor(exitMBB);
5916
5917     //  exitMBB:
5918     //   ...
5919     BB = exitMBB;
5920   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5921              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5922     // We must use 64-bit registers for addresses when targeting 64-bit,
5923     // since we're actually doing arithmetic on them.  Other registers
5924     // can be 32-bit.
5925     bool is64bit = PPCSubTarget.isPPC64();
5926     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5927
5928     unsigned dest   = MI->getOperand(0).getReg();
5929     unsigned ptrA   = MI->getOperand(1).getReg();
5930     unsigned ptrB   = MI->getOperand(2).getReg();
5931     unsigned oldval = MI->getOperand(3).getReg();
5932     unsigned newval = MI->getOperand(4).getReg();
5933     DebugLoc dl     = MI->getDebugLoc();
5934
5935     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5936     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5937     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5938     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5939     F->insert(It, loop1MBB);
5940     F->insert(It, loop2MBB);
5941     F->insert(It, midMBB);
5942     F->insert(It, exitMBB);
5943     exitMBB->splice(exitMBB->begin(), BB,
5944                     llvm::next(MachineBasicBlock::iterator(MI)),
5945                     BB->end());
5946     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5947
5948     MachineRegisterInfo &RegInfo = F->getRegInfo();
5949     const TargetRegisterClass *RC =
5950       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5951                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5952     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5953     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5954     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5955     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5956     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5957     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5958     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5959     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5960     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5961     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5962     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5963     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5964     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5965     unsigned Ptr1Reg;
5966     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5967     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5968     //  thisMBB:
5969     //   ...
5970     //   fallthrough --> loopMBB
5971     BB->addSuccessor(loop1MBB);
5972
5973     // The 4-byte load must be aligned, while a char or short may be
5974     // anywhere in the word.  Hence all this nasty bookkeeping code.
5975     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5976     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5977     //   xori shift, shift1, 24 [16]
5978     //   rlwinm ptr, ptr1, 0, 0, 29
5979     //   slw newval2, newval, shift
5980     //   slw oldval2, oldval,shift
5981     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5982     //   slw mask, mask2, shift
5983     //   and newval3, newval2, mask
5984     //   and oldval3, oldval2, mask
5985     // loop1MBB:
5986     //   lwarx tmpDest, ptr
5987     //   and tmp, tmpDest, mask
5988     //   cmpw tmp, oldval3
5989     //   bne- midMBB
5990     // loop2MBB:
5991     //   andc tmp2, tmpDest, mask
5992     //   or tmp4, tmp2, newval3
5993     //   stwcx. tmp4, ptr
5994     //   bne- loop1MBB
5995     //   b exitBB
5996     // midMBB:
5997     //   stwcx. tmpDest, ptr
5998     // exitBB:
5999     //   srw dest, tmpDest, shift
6000     if (ptrA != ZeroReg) {
6001       Ptr1Reg = RegInfo.createVirtualRegister(RC);
6002       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
6003         .addReg(ptrA).addReg(ptrB);
6004     } else {
6005       Ptr1Reg = ptrB;
6006     }
6007     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
6008         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
6009     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
6010         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
6011     if (is64bit)
6012       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
6013         .addReg(Ptr1Reg).addImm(0).addImm(61);
6014     else
6015       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
6016         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
6017     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
6018         .addReg(newval).addReg(ShiftReg);
6019     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
6020         .addReg(oldval).addReg(ShiftReg);
6021     if (is8bit)
6022       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
6023     else {
6024       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
6025       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
6026         .addReg(Mask3Reg).addImm(65535);
6027     }
6028     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
6029         .addReg(Mask2Reg).addReg(ShiftReg);
6030     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
6031         .addReg(NewVal2Reg).addReg(MaskReg);
6032     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
6033         .addReg(OldVal2Reg).addReg(MaskReg);
6034
6035     BB = loop1MBB;
6036     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
6037         .addReg(ZeroReg).addReg(PtrReg);
6038     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
6039         .addReg(TmpDestReg).addReg(MaskReg);
6040     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
6041         .addReg(TmpReg).addReg(OldVal3Reg);
6042     BuildMI(BB, dl, TII->get(PPC::BCC))
6043         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
6044     BB->addSuccessor(loop2MBB);
6045     BB->addSuccessor(midMBB);
6046
6047     BB = loop2MBB;
6048     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
6049         .addReg(TmpDestReg).addReg(MaskReg);
6050     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
6051         .addReg(Tmp2Reg).addReg(NewVal3Reg);
6052     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
6053         .addReg(ZeroReg).addReg(PtrReg);
6054     BuildMI(BB, dl, TII->get(PPC::BCC))
6055       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
6056     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
6057     BB->addSuccessor(loop1MBB);
6058     BB->addSuccessor(exitMBB);
6059
6060     BB = midMBB;
6061     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
6062       .addReg(ZeroReg).addReg(PtrReg);
6063     BB->addSuccessor(exitMBB);
6064
6065     //  exitMBB:
6066     //   ...
6067     BB = exitMBB;
6068     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
6069       .addReg(ShiftReg);
6070   } else {
6071     llvm_unreachable("Unexpected instr type to insert");
6072   }
6073
6074   MI->eraseFromParent();   // The pseudo instruction is gone now.
6075   return BB;
6076 }
6077
6078 //===----------------------------------------------------------------------===//
6079 // Target Optimization Hooks
6080 //===----------------------------------------------------------------------===//
6081
6082 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
6083                                              DAGCombinerInfo &DCI) const {
6084   const TargetMachine &TM = getTargetMachine();
6085   SelectionDAG &DAG = DCI.DAG;
6086   DebugLoc dl = N->getDebugLoc();
6087   switch (N->getOpcode()) {
6088   default: break;
6089   case PPCISD::SHL:
6090     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6091       if (C->isNullValue())   // 0 << V -> 0.
6092         return N->getOperand(0);
6093     }
6094     break;
6095   case PPCISD::SRL:
6096     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6097       if (C->isNullValue())   // 0 >>u V -> 0.
6098         return N->getOperand(0);
6099     }
6100     break;
6101   case PPCISD::SRA:
6102     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6103       if (C->isNullValue() ||   //  0 >>s V -> 0.
6104           C->isAllOnesValue())    // -1 >>s V -> -1.
6105         return N->getOperand(0);
6106     }
6107     break;
6108
6109   case ISD::SINT_TO_FP:
6110     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
6111       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
6112         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
6113         // We allow the src/dst to be either f32/f64, but the intermediate
6114         // type must be i64.
6115         if (N->getOperand(0).getValueType() == MVT::i64 &&
6116             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
6117           SDValue Val = N->getOperand(0).getOperand(0);
6118           if (Val.getValueType() == MVT::f32) {
6119             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
6120             DCI.AddToWorklist(Val.getNode());
6121           }
6122
6123           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
6124           DCI.AddToWorklist(Val.getNode());
6125           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
6126           DCI.AddToWorklist(Val.getNode());
6127           if (N->getValueType(0) == MVT::f32) {
6128             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
6129                               DAG.getIntPtrConstant(0));
6130             DCI.AddToWorklist(Val.getNode());
6131           }
6132           return Val;
6133         } else if (N->getOperand(0).getValueType() == MVT::i32) {
6134           // If the intermediate type is i32, we can avoid the load/store here
6135           // too.
6136         }
6137       }
6138     }
6139     break;
6140   case ISD::STORE:
6141     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
6142     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
6143         !cast<StoreSDNode>(N)->isTruncatingStore() &&
6144         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
6145         N->getOperand(1).getValueType() == MVT::i32 &&
6146         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
6147       SDValue Val = N->getOperand(1).getOperand(0);
6148       if (Val.getValueType() == MVT::f32) {
6149         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
6150         DCI.AddToWorklist(Val.getNode());
6151       }
6152       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
6153       DCI.AddToWorklist(Val.getNode());
6154
6155       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
6156                         N->getOperand(2), N->getOperand(3));
6157       DCI.AddToWorklist(Val.getNode());
6158       return Val;
6159     }
6160
6161     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
6162     if (cast<StoreSDNode>(N)->isUnindexed() &&
6163         N->getOperand(1).getOpcode() == ISD::BSWAP &&
6164         N->getOperand(1).getNode()->hasOneUse() &&
6165         (N->getOperand(1).getValueType() == MVT::i32 ||
6166          N->getOperand(1).getValueType() == MVT::i16)) {
6167       SDValue BSwapOp = N->getOperand(1).getOperand(0);
6168       // Do an any-extend to 32-bits if this is a half-word input.
6169       if (BSwapOp.getValueType() == MVT::i16)
6170         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
6171
6172       SDValue Ops[] = {
6173         N->getOperand(0), BSwapOp, N->getOperand(2),
6174         DAG.getValueType(N->getOperand(1).getValueType())
6175       };
6176       return
6177         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
6178                                 Ops, array_lengthof(Ops),
6179                                 cast<StoreSDNode>(N)->getMemoryVT(),
6180                                 cast<StoreSDNode>(N)->getMemOperand());
6181     }
6182     break;
6183   case ISD::BSWAP:
6184     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
6185     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
6186         N->getOperand(0).hasOneUse() &&
6187         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
6188       SDValue Load = N->getOperand(0);
6189       LoadSDNode *LD = cast<LoadSDNode>(Load);
6190       // Create the byte-swapping load.
6191       SDValue Ops[] = {
6192         LD->getChain(),    // Chain
6193         LD->getBasePtr(),  // Ptr
6194         DAG.getValueType(N->getValueType(0)) // VT
6195       };
6196       SDValue BSLoad =
6197         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
6198                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
6199                                 LD->getMemoryVT(), LD->getMemOperand());
6200
6201       // If this is an i16 load, insert the truncate.
6202       SDValue ResVal = BSLoad;
6203       if (N->getValueType(0) == MVT::i16)
6204         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
6205
6206       // First, combine the bswap away.  This makes the value produced by the
6207       // load dead.
6208       DCI.CombineTo(N, ResVal);
6209
6210       // Next, combine the load away, we give it a bogus result value but a real
6211       // chain result.  The result value is dead because the bswap is dead.
6212       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
6213
6214       // Return N so it doesn't get rechecked!
6215       return SDValue(N, 0);
6216     }
6217
6218     break;
6219   case PPCISD::VCMP: {
6220     // If a VCMPo node already exists with exactly the same operands as this
6221     // node, use its result instead of this node (VCMPo computes both a CR6 and
6222     // a normal output).
6223     //
6224     if (!N->getOperand(0).hasOneUse() &&
6225         !N->getOperand(1).hasOneUse() &&
6226         !N->getOperand(2).hasOneUse()) {
6227
6228       // Scan all of the users of the LHS, looking for VCMPo's that match.
6229       SDNode *VCMPoNode = 0;
6230
6231       SDNode *LHSN = N->getOperand(0).getNode();
6232       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
6233            UI != E; ++UI)
6234         if (UI->getOpcode() == PPCISD::VCMPo &&
6235             UI->getOperand(1) == N->getOperand(1) &&
6236             UI->getOperand(2) == N->getOperand(2) &&
6237             UI->getOperand(0) == N->getOperand(0)) {
6238           VCMPoNode = *UI;
6239           break;
6240         }
6241
6242       // If there is no VCMPo node, or if the flag value has a single use, don't
6243       // transform this.
6244       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
6245         break;
6246
6247       // Look at the (necessarily single) use of the flag value.  If it has a
6248       // chain, this transformation is more complex.  Note that multiple things
6249       // could use the value result, which we should ignore.
6250       SDNode *FlagUser = 0;
6251       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
6252            FlagUser == 0; ++UI) {
6253         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
6254         SDNode *User = *UI;
6255         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
6256           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
6257             FlagUser = User;
6258             break;
6259           }
6260         }
6261       }
6262
6263       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
6264       // give up for right now.
6265       if (FlagUser->getOpcode() == PPCISD::MFCR)
6266         return SDValue(VCMPoNode, 0);
6267     }
6268     break;
6269   }
6270   case ISD::BR_CC: {
6271     // If this is a branch on an altivec predicate comparison, lower this so
6272     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
6273     // lowering is done pre-legalize, because the legalizer lowers the predicate
6274     // compare down to code that is difficult to reassemble.
6275     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
6276     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
6277     int CompareOpc;
6278     bool isDot;
6279
6280     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
6281         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
6282         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
6283       assert(isDot && "Can't compare against a vector result!");
6284
6285       // If this is a comparison against something other than 0/1, then we know
6286       // that the condition is never/always true.
6287       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
6288       if (Val != 0 && Val != 1) {
6289         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
6290           return N->getOperand(0);
6291         // Always !=, turn it into an unconditional branch.
6292         return DAG.getNode(ISD::BR, dl, MVT::Other,
6293                            N->getOperand(0), N->getOperand(4));
6294       }
6295
6296       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
6297
6298       // Create the PPCISD altivec 'dot' comparison node.
6299       std::vector<EVT> VTs;
6300       SDValue Ops[] = {
6301         LHS.getOperand(2),  // LHS of compare
6302         LHS.getOperand(3),  // RHS of compare
6303         DAG.getConstant(CompareOpc, MVT::i32)
6304       };
6305       VTs.push_back(LHS.getOperand(2).getValueType());
6306       VTs.push_back(MVT::Glue);
6307       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
6308
6309       // Unpack the result based on how the target uses it.
6310       PPC::Predicate CompOpc;
6311       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
6312       default:  // Can't happen, don't crash on invalid number though.
6313       case 0:   // Branch on the value of the EQ bit of CR6.
6314         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
6315         break;
6316       case 1:   // Branch on the inverted value of the EQ bit of CR6.
6317         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
6318         break;
6319       case 2:   // Branch on the value of the LT bit of CR6.
6320         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
6321         break;
6322       case 3:   // Branch on the inverted value of the LT bit of CR6.
6323         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
6324         break;
6325       }
6326
6327       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
6328                          DAG.getConstant(CompOpc, MVT::i32),
6329                          DAG.getRegister(PPC::CR6, MVT::i32),
6330                          N->getOperand(4), CompNode.getValue(1));
6331     }
6332     break;
6333   }
6334   }
6335
6336   return SDValue();
6337 }
6338
6339 //===----------------------------------------------------------------------===//
6340 // Inline Assembly Support
6341 //===----------------------------------------------------------------------===//
6342
6343 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6344                                                        APInt &KnownZero,
6345                                                        APInt &KnownOne,
6346                                                        const SelectionDAG &DAG,
6347                                                        unsigned Depth) const {
6348   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
6349   switch (Op.getOpcode()) {
6350   default: break;
6351   case PPCISD::LBRX: {
6352     // lhbrx is known to have the top bits cleared out.
6353     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
6354       KnownZero = 0xFFFF0000;
6355     break;
6356   }
6357   case ISD::INTRINSIC_WO_CHAIN: {
6358     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
6359     default: break;
6360     case Intrinsic::ppc_altivec_vcmpbfp_p:
6361     case Intrinsic::ppc_altivec_vcmpeqfp_p:
6362     case Intrinsic::ppc_altivec_vcmpequb_p:
6363     case Intrinsic::ppc_altivec_vcmpequh_p:
6364     case Intrinsic::ppc_altivec_vcmpequw_p:
6365     case Intrinsic::ppc_altivec_vcmpgefp_p:
6366     case Intrinsic::ppc_altivec_vcmpgtfp_p:
6367     case Intrinsic::ppc_altivec_vcmpgtsb_p:
6368     case Intrinsic::ppc_altivec_vcmpgtsh_p:
6369     case Intrinsic::ppc_altivec_vcmpgtsw_p:
6370     case Intrinsic::ppc_altivec_vcmpgtub_p:
6371     case Intrinsic::ppc_altivec_vcmpgtuh_p:
6372     case Intrinsic::ppc_altivec_vcmpgtuw_p:
6373       KnownZero = ~1U;  // All bits but the low one are known to be zero.
6374       break;
6375     }
6376   }
6377   }
6378 }
6379
6380
6381 /// getConstraintType - Given a constraint, return the type of
6382 /// constraint it is for this target.
6383 PPCTargetLowering::ConstraintType
6384 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
6385   if (Constraint.size() == 1) {
6386     switch (Constraint[0]) {
6387     default: break;
6388     case 'b':
6389     case 'r':
6390     case 'f':
6391     case 'v':
6392     case 'y':
6393       return C_RegisterClass;
6394     }
6395   }
6396   return TargetLowering::getConstraintType(Constraint);
6397 }
6398
6399 /// Examine constraint type and operand type and determine a weight value.
6400 /// This object must already have been set up with the operand type
6401 /// and the current alternative constraint selected.
6402 TargetLowering::ConstraintWeight
6403 PPCTargetLowering::getSingleConstraintMatchWeight(
6404     AsmOperandInfo &info, const char *constraint) const {
6405   ConstraintWeight weight = CW_Invalid;
6406   Value *CallOperandVal = info.CallOperandVal;
6407     // If we don't have a value, we can't do a match,
6408     // but allow it at the lowest weight.
6409   if (CallOperandVal == NULL)
6410     return CW_Default;
6411   Type *type = CallOperandVal->getType();
6412   // Look at the constraint type.
6413   switch (*constraint) {
6414   default:
6415     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6416     break;
6417   case 'b':
6418     if (type->isIntegerTy())
6419       weight = CW_Register;
6420     break;
6421   case 'f':
6422     if (type->isFloatTy())
6423       weight = CW_Register;
6424     break;
6425   case 'd':
6426     if (type->isDoubleTy())
6427       weight = CW_Register;
6428     break;
6429   case 'v':
6430     if (type->isVectorTy())
6431       weight = CW_Register;
6432     break;
6433   case 'y':
6434     weight = CW_Register;
6435     break;
6436   }
6437   return weight;
6438 }
6439
6440 std::pair<unsigned, const TargetRegisterClass*>
6441 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
6442                                                 EVT VT) const {
6443   if (Constraint.size() == 1) {
6444     // GCC RS6000 Constraint Letters
6445     switch (Constraint[0]) {
6446     case 'b':   // R1-R31
6447     case 'r':   // R0-R31
6448       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
6449         return std::make_pair(0U, &PPC::G8RCRegClass);
6450       return std::make_pair(0U, &PPC::GPRCRegClass);
6451     case 'f':
6452       if (VT == MVT::f32)
6453         return std::make_pair(0U, &PPC::F4RCRegClass);
6454       if (VT == MVT::f64)
6455         return std::make_pair(0U, &PPC::F8RCRegClass);
6456       break;
6457     case 'v':
6458       return std::make_pair(0U, &PPC::VRRCRegClass);
6459     case 'y':   // crrc
6460       return std::make_pair(0U, &PPC::CRRCRegClass);
6461     }
6462   }
6463
6464   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
6465 }
6466
6467
6468 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6469 /// vector.  If it is invalid, don't add anything to Ops.
6470 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
6471                                                      std::string &Constraint,
6472                                                      std::vector<SDValue>&Ops,
6473                                                      SelectionDAG &DAG) const {
6474   SDValue Result(0,0);
6475
6476   // Only support length 1 constraints.
6477   if (Constraint.length() > 1) return;
6478
6479   char Letter = Constraint[0];
6480   switch (Letter) {
6481   default: break;
6482   case 'I':
6483   case 'J':
6484   case 'K':
6485   case 'L':
6486   case 'M':
6487   case 'N':
6488   case 'O':
6489   case 'P': {
6490     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
6491     if (!CST) return; // Must be an immediate to match.
6492     unsigned Value = CST->getZExtValue();
6493     switch (Letter) {
6494     default: llvm_unreachable("Unknown constraint letter!");
6495     case 'I':  // "I" is a signed 16-bit constant.
6496       if ((short)Value == (int)Value)
6497         Result = DAG.getTargetConstant(Value, Op.getValueType());
6498       break;
6499     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
6500     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
6501       if ((short)Value == 0)
6502         Result = DAG.getTargetConstant(Value, Op.getValueType());
6503       break;
6504     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
6505       if ((Value >> 16) == 0)
6506         Result = DAG.getTargetConstant(Value, Op.getValueType());
6507       break;
6508     case 'M':  // "M" is a constant that is greater than 31.
6509       if (Value > 31)
6510         Result = DAG.getTargetConstant(Value, Op.getValueType());
6511       break;
6512     case 'N':  // "N" is a positive constant that is an exact power of two.
6513       if ((int)Value > 0 && isPowerOf2_32(Value))
6514         Result = DAG.getTargetConstant(Value, Op.getValueType());
6515       break;
6516     case 'O':  // "O" is the constant zero.
6517       if (Value == 0)
6518         Result = DAG.getTargetConstant(Value, Op.getValueType());
6519       break;
6520     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
6521       if ((short)-Value == (int)-Value)
6522         Result = DAG.getTargetConstant(Value, Op.getValueType());
6523       break;
6524     }
6525     break;
6526   }
6527   }
6528
6529   if (Result.getNode()) {
6530     Ops.push_back(Result);
6531     return;
6532   }
6533
6534   // Handle standard constraint letters.
6535   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6536 }
6537
6538 // isLegalAddressingMode - Return true if the addressing mode represented
6539 // by AM is legal for this target, for a load/store of the specified type.
6540 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6541                                               Type *Ty) const {
6542   // FIXME: PPC does not allow r+i addressing modes for vectors!
6543
6544   // PPC allows a sign-extended 16-bit immediate field.
6545   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
6546     return false;
6547
6548   // No global is ever allowed as a base.
6549   if (AM.BaseGV)
6550     return false;
6551
6552   // PPC only support r+r,
6553   switch (AM.Scale) {
6554   case 0:  // "r+i" or just "i", depending on HasBaseReg.
6555     break;
6556   case 1:
6557     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
6558       return false;
6559     // Otherwise we have r+r or r+i.
6560     break;
6561   case 2:
6562     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
6563       return false;
6564     // Allow 2*r as r+r.
6565     break;
6566   default:
6567     // No other scales are supported.
6568     return false;
6569   }
6570
6571   return true;
6572 }
6573
6574 /// isLegalAddressImmediate - Return true if the integer value can be used
6575 /// as the offset of the target addressing mode for load / store of the
6576 /// given type.
6577 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
6578   // PPC allows a sign-extended 16-bit immediate field.
6579   return (V > -(1 << 16) && V < (1 << 16)-1);
6580 }
6581
6582 bool PPCTargetLowering::isLegalAddressImmediate(GlobalValue* GV) const {
6583   return false;
6584 }
6585
6586 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
6587                                            SelectionDAG &DAG) const {
6588   MachineFunction &MF = DAG.getMachineFunction();
6589   MachineFrameInfo *MFI = MF.getFrameInfo();
6590   MFI->setReturnAddressIsTaken(true);
6591
6592   DebugLoc dl = Op.getDebugLoc();
6593   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6594
6595   // Make sure the function does not optimize away the store of the RA to
6596   // the stack.
6597   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
6598   FuncInfo->setLRStoreRequired();
6599   bool isPPC64 = PPCSubTarget.isPPC64();
6600   bool isDarwinABI = PPCSubTarget.isDarwinABI();
6601
6602   if (Depth > 0) {
6603     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6604     SDValue Offset =
6605
6606       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
6607                       isPPC64? MVT::i64 : MVT::i32);
6608     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6609                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6610                                    FrameAddr, Offset),
6611                        MachinePointerInfo(), false, false, false, 0);
6612   }
6613
6614   // Just load the return address off the stack.
6615   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
6616   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6617                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
6618 }
6619
6620 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
6621                                           SelectionDAG &DAG) const {
6622   DebugLoc dl = Op.getDebugLoc();
6623   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6624
6625   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
6626   bool isPPC64 = PtrVT == MVT::i64;
6627
6628   MachineFunction &MF = DAG.getMachineFunction();
6629   MachineFrameInfo *MFI = MF.getFrameInfo();
6630   MFI->setFrameAddressIsTaken(true);
6631   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
6632                MFI->hasVarSizedObjects()) &&
6633                   MFI->getStackSize() &&
6634                   !MF.getFunction()->getFnAttributes().
6635                     hasAttribute(Attributes::Naked);
6636   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
6637                                 (is31 ? PPC::R31 : PPC::R1);
6638   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
6639                                          PtrVT);
6640   while (Depth--)
6641     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
6642                             FrameAddr, MachinePointerInfo(), false, false,
6643                             false, 0);
6644   return FrameAddr;
6645 }
6646
6647 bool
6648 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
6649   // The PowerPC target isn't yet aware of offsets.
6650   return false;
6651 }
6652
6653 /// getOptimalMemOpType - Returns the target specific optimal type for load
6654 /// and store operations as a result of memset, memcpy, and memmove
6655 /// lowering. If DstAlign is zero that means it's safe to destination
6656 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
6657 /// means there isn't a need to check it against alignment requirement,
6658 /// probably because the source does not need to be loaded. If
6659 /// 'IsZeroVal' is true, that means it's safe to return a
6660 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
6661 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
6662 /// constant so it does not need to be loaded.
6663 /// It returns EVT::Other if the type should be determined using generic
6664 /// target-independent logic.
6665 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
6666                                            unsigned DstAlign, unsigned SrcAlign,
6667                                            bool IsZeroVal,
6668                                            bool MemcpyStrSrc,
6669                                            MachineFunction &MF) const {
6670   if (this->PPCSubTarget.isPPC64()) {
6671     return MVT::i64;
6672   } else {
6673     return MVT::i32;
6674   }
6675 }
6676
6677 /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
6678 /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
6679 /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
6680 /// is expanded to mul + add.
6681 bool PPCTargetLowering::isFMAFasterThanMulAndAdd(EVT VT) const {
6682   if (!VT.isSimple())
6683     return false;
6684
6685   switch (VT.getSimpleVT().SimpleTy) {
6686   case MVT::f32:
6687   case MVT::f64:
6688   case MVT::v4f32:
6689     return true;
6690   default:
6691     break;
6692   }
6693
6694   return false;
6695 }
6696
6697 Sched::Preference PPCTargetLowering::getSchedulingPreference(SDNode *N) const {
6698   if (DisableILPPref)
6699     return TargetLowering::getSchedulingPreference(N);
6700
6701   return Sched::ILP;
6702 }
6703