lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include "llvm/Target/TargetOptions.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/DerivedTypes.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                      CCValAssign::LocInfo &LocInfo,
  41                                      ISD::ArgFlagsTy &ArgFlags,
  42                                      CCState &State);
  43 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                             MVT &LocVT,
  45                                             CCValAssign::LocInfo &LocInfo,
  46                                             ISD::ArgFlagsTy &ArgFlags,
  47                                             CCState &State);
  48 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                               MVT &LocVT,
  50                                               CCValAssign::LocInfo &LocInfo,
  51                                               ISD::ArgFlagsTy &ArgFlags,
  52                                               CCState &State);
  53
  54 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  55 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  56                                      cl::Hidden);
  57
  58 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  59   if (TM.getSubtargetImpl()->isDarwin())
  60     return new TargetLoweringObjectFileMachO();
  61
  62   return new TargetLoweringObjectFileELF();
  63 }
  64
  65 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  66   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  67
  68   setPow2DivIsCheap();
  69
  70   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  71   setUseUnderscoreSetJmp(true);
  72   setUseUnderscoreLongJmp(true);
  73
  74   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  75   // arguments are at least 4/8 bytes aligned.
  76   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  77
  78   // Set up the register classes.
  79   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  80   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  81   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  82
  83   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  84   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  85   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  86
  87   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  88
  89   // PowerPC has pre-inc load and store's.
  90   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  91   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  95   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  96   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 100
 101   // This is used in the ppcf128->int sequence.  Note it has different semantics
 102   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 103   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 104
 105   // We do not currently implment this libm ops for PowerPC.
 106   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 107   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 108   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 109   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 110   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 111
 112   // PowerPC has no SREM/UREM instructions
 113   setOperationAction(ISD::SREM, MVT::i32, Expand);
 114   setOperationAction(ISD::UREM, MVT::i32, Expand);
 115   setOperationAction(ISD::SREM, MVT::i64, Expand);
 116   setOperationAction(ISD::UREM, MVT::i64, Expand);
 117
 118   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 119   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 120   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 121   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 122   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 123   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 124   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 125   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 126   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 127
 128   // We don't support sin/cos/sqrt/fmod/pow
 129   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 130   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 131   setOperationAction(ISD::FREM , MVT::f64, Expand);
 132   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 133   setOperationAction(ISD::FMA  , MVT::f64, Expand);
 134   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 135   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 136   setOperationAction(ISD::FREM , MVT::f32, Expand);
 137   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 138   setOperationAction(ISD::FMA  , MVT::f32, Expand);
 139
 140   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 141
 142   // If we're enabling GP optimizations, use hardware square root
 143   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 144     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 145     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 146   }
 147
 148   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 149   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 150
 151   // PowerPC does not have BSWAP, CTPOP or CTTZ
 152   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 153   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 154   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 155   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 156   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 157   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 158   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 159   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 160   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 161   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 162
 163   // PowerPC does not have ROTR
 164   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 165   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 166
 167   // PowerPC does not have Select
 168   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 169   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 170   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 171   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 172
 173   // PowerPC wants to turn select_cc of FP into fsel when possible.
 174   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 175   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 176
 177   // PowerPC wants to optimize integer setcc a bit
 178   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 179
 180   // PowerPC does not have BRCOND which requires SetCC
 181   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 182
 183   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 184
 185   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 186   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 187
 188   // PowerPC does not have [U|S]INT_TO_FP
 189   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 190   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 191
 192   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 193   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 194   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 195   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 196
 197   // We cannot sextinreg(i1).  Expand to shifts.
 198   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 199
 200   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 201   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 202   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 203   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 204
 205
 206   // We want to legalize GlobalAddress and ConstantPool nodes into the
 207   // appropriate instructions to materialize the address.
 208   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 209   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 210   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 211   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 212   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 213   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 214   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 215   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 216   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 217   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 218
 219   // TRAP is legal.
 220   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 221
 222   // TRAMPOLINE is custom lowered.
 223   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 224   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 225
 226   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 227   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 228
 229   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 230   if (TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 231       && !TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 232     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 233     setOperationAction(ISD::VAARG, MVT::i64, Custom);
 234   } else
 235     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 236
 237   // Use the default implementation.
 238   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 239   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 240   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 241   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 242   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 243   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 244
 245   // We want to custom lower some of our intrinsics.
 246   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 247
 248   // Comparisons that require checking two conditions.
 249   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 250   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 251   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 252   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 253   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 254   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 255   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 256   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 257   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 258   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 259   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 260   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 261
 262   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 263     // They also have instructions for converting between i64 and fp.
 264     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 265     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 266     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 267     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 268     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 269     // We cannot do this with Promote because i64 is not a legal type.
 270     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 271
 272     // FIXME: disable this lowered code.  This generates 64-bit register values,
 273     // and we don't model the fact that the top part is clobbered by calls.  We
 274     // need to flag these together so that the value isn't live across a call.
 275     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 276   } else {
 277     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 278     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 279   }
 280
 281   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 282     // 64-bit PowerPC implementations can support i64 types directly
 283     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 284     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 285     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 286     // 64-bit PowerPC wants to expand i128 shifts itself.
 287     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 288     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 289     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 290   } else {
 291     // 32-bit PowerPC wants to expand i64 shifts itself.
 292     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 293     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 294     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 295   }
 296
 297   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 298     // First set operation action for all vector types to expand. Then we
 299     // will selectively turn on ones that can be effectively codegen'd.
 300     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 301          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 302       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 303
 304       // add/sub are legal for all supported vector VT's.
 305       setOperationAction(ISD::ADD , VT, Legal);
 306       setOperationAction(ISD::SUB , VT, Legal);
 307
 308       // We promote all shuffles to v16i8.
 309       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 310       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 311
 312       // We promote all non-typed operations to v4i32.
 313       setOperationAction(ISD::AND   , VT, Promote);
 314       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 315       setOperationAction(ISD::OR    , VT, Promote);
 316       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 317       setOperationAction(ISD::XOR   , VT, Promote);
 318       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 319       setOperationAction(ISD::LOAD  , VT, Promote);
 320       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 321       setOperationAction(ISD::SELECT, VT, Promote);
 322       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 323       setOperationAction(ISD::STORE, VT, Promote);
 324       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 325
 326       // No other operations are legal.
 327       setOperationAction(ISD::MUL , VT, Expand);
 328       setOperationAction(ISD::SDIV, VT, Expand);
 329       setOperationAction(ISD::SREM, VT, Expand);
 330       setOperationAction(ISD::UDIV, VT, Expand);
 331       setOperationAction(ISD::UREM, VT, Expand);
 332       setOperationAction(ISD::FDIV, VT, Expand);
 333       setOperationAction(ISD::FNEG, VT, Expand);
 334       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 335       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 336       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 337       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 338       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 339       setOperationAction(ISD::UDIVREM, VT, Expand);
 340       setOperationAction(ISD::SDIVREM, VT, Expand);
 341       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 342       setOperationAction(ISD::FPOW, VT, Expand);
 343       setOperationAction(ISD::CTPOP, VT, Expand);
 344       setOperationAction(ISD::CTLZ, VT, Expand);
 345       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 346       setOperationAction(ISD::CTTZ, VT, Expand);
 347       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 348     }
 349
 350     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 351     // with merges, splats, etc.
 352     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 353
 354     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 355     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 356     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 357     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 358     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 359     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 360
 361     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 362     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 363     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 364     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 365
 366     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 367     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 368     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 369     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 370
 371     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 372     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 373
 374     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 375     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 376     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 377     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 378   }
 379
 380   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 381   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 382
 383   setBooleanContents(ZeroOrOneBooleanContent);
 384   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 385
 386   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 387     setStackPointerRegisterToSaveRestore(PPC::X1);
 388     setExceptionPointerRegister(PPC::X3);
 389     setExceptionSelectorRegister(PPC::X4);
 390   } else {
 391     setStackPointerRegisterToSaveRestore(PPC::R1);
 392     setExceptionPointerRegister(PPC::R3);
 393     setExceptionSelectorRegister(PPC::R4);
 394   }
 395
 396   // We have target-specific dag combine patterns for the following nodes:
 397   setTargetDAGCombine(ISD::SINT_TO_FP);
 398   setTargetDAGCombine(ISD::STORE);
 399   setTargetDAGCombine(ISD::BR_CC);
 400   setTargetDAGCombine(ISD::BSWAP);
 401
 402   // Darwin long double math library functions have $LDBL128 appended.
 403   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 404     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 405     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 406     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 407     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 408     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 409     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 410     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 411     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 412     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 413     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 414   }
 415
 416   setMinFunctionAlignment(2);
 417   if (PPCSubTarget.isDarwin())
 418     setPrefFunctionAlignment(4);
 419
 420   setInsertFencesForAtomic(true);
 421
 422   setSchedulingPreference(Sched::Hybrid);
 423
 424   computeRegisterProperties();
 425 }
 426
 427 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 428 /// function arguments in the caller parameter area.
 429 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 430   const TargetMachine &TM = getTargetMachine();
 431   // Darwin passes everything on 4 byte boundary.
 432   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 433     return 4;
 434   // FIXME SVR4 TBD
 435   return 4;
 436 }
 437
 438 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 439   switch (Opcode) {
 440   default: return 0;
 441   case PPCISD::FSEL:            return "PPCISD::FSEL";
 442   case PPCISD::FCFID:           return "PPCISD::FCFID";
 443   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 444   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 445   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 446   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 447   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 448   case PPCISD::VPERM:           return "PPCISD::VPERM";
 449   case PPCISD::Hi:              return "PPCISD::Hi";
 450   case PPCISD::Lo:              return "PPCISD::Lo";
 451   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 452   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 453   case PPCISD::LOAD:            return "PPCISD::LOAD";
 454   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 455   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 456   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 457   case PPCISD::SRL:             return "PPCISD::SRL";
 458   case PPCISD::SRA:             return "PPCISD::SRA";
 459   case PPCISD::SHL:             return "PPCISD::SHL";
 460   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 461   case PPCISD::STD_32:          return "PPCISD::STD_32";
 462   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 463   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 464   case PPCISD::NOP:             return "PPCISD::NOP";
 465   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 466   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 467   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 468   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 469   case PPCISD::MFCR:            return "PPCISD::MFCR";
 470   case PPCISD::VCMP:            return "PPCISD::VCMP";
 471   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 472   case PPCISD::LBRX:            return "PPCISD::LBRX";
 473   case PPCISD::STBRX:           return "PPCISD::STBRX";
 474   case PPCISD::LARX:            return "PPCISD::LARX";
 475   case PPCISD::STCX:            return "PPCISD::STCX";
 476   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 477   case PPCISD::MFFS:            return "PPCISD::MFFS";
 478   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 479   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 480   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 481   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 482   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 483   }
 484 }
 485
 486 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 487   return MVT::i32;
 488 }
 489
 490 //===----------------------------------------------------------------------===//
 491 // Node matching predicates, for use by the tblgen matching code.
 492 //===----------------------------------------------------------------------===//
 493
 494 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 495 static bool isFloatingPointZero(SDValue Op) {
 496   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 497     return CFP->getValueAPF().isZero();
 498   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 499     // Maybe this has already been legalized into the constant pool?
 500     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 501       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 502         return CFP->getValueAPF().isZero();
 503   }
 504   return false;
 505 }
 506
 507 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 508 /// true if Op is undef or if it matches the specified value.
 509 static bool isConstantOrUndef(int Op, int Val) {
 510   return Op < 0 || Op == Val;
 511 }
 512
 513 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 514 /// VPKUHUM instruction.
 515 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 516   if (!isUnary) {
 517     for (unsigned i = 0; i != 16; ++i)
 518       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 519         return false;
 520   } else {
 521     for (unsigned i = 0; i != 8; ++i)
 522       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 523           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 524         return false;
 525   }
 526   return true;
 527 }
 528
 529 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 530 /// VPKUWUM instruction.
 531 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 532   if (!isUnary) {
 533     for (unsigned i = 0; i != 16; i += 2)
 534       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 535           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 536         return false;
 537   } else {
 538     for (unsigned i = 0; i != 8; i += 2)
 539       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 540           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 541           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 542           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 543         return false;
 544   }
 545   return true;
 546 }
 547
 548 /// isVMerge - Common function, used to match vmrg* shuffles.
 549 ///
 550 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 551                      unsigned LHSStart, unsigned RHSStart) {
 552   assert(N->getValueType(0) == MVT::v16i8 &&
 553          "PPC only supports shuffles by bytes!");
 554   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 555          "Unsupported merge size!");
 556
 557   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 558     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 559       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 560                              LHSStart+j+i*UnitSize) ||
 561           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 562                              RHSStart+j+i*UnitSize))
 563         return false;
 564     }
 565   return true;
 566 }
 567
 568 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 569 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 570 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 571                              bool isUnary) {
 572   if (!isUnary)
 573     return isVMerge(N, UnitSize, 8, 24);
 574   return isVMerge(N, UnitSize, 8, 8);
 575 }
 576
 577 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 578 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 579 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 580                              bool isUnary) {
 581   if (!isUnary)
 582     return isVMerge(N, UnitSize, 0, 16);
 583   return isVMerge(N, UnitSize, 0, 0);
 584 }
 585
 586
 587 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 588 /// amount, otherwise return -1.
 589 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 590   assert(N->getValueType(0) == MVT::v16i8 &&
 591          "PPC only supports shuffles by bytes!");
 592
 593   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 594
 595   // Find the first non-undef value in the shuffle mask.
 596   unsigned i;
 597   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 598     /*search*/;
 599
 600   if (i == 16) return -1;  // all undef.
 601
 602   // Otherwise, check to see if the rest of the elements are consecutively
 603   // numbered from this value.
 604   unsigned ShiftAmt = SVOp->getMaskElt(i);
 605   if (ShiftAmt < i) return -1;
 606   ShiftAmt -= i;
 607
 608   if (!isUnary) {
 609     // Check the rest of the elements to see if they are consecutive.
 610     for (++i; i != 16; ++i)
 611       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 612         return -1;
 613   } else {
 614     // Check the rest of the elements to see if they are consecutive.
 615     for (++i; i != 16; ++i)
 616       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 617         return -1;
 618   }
 619   return ShiftAmt;
 620 }
 621
 622 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 623 /// specifies a splat of a single element that is suitable for input to
 624 /// VSPLTB/VSPLTH/VSPLTW.
 625 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 626   assert(N->getValueType(0) == MVT::v16i8 &&
 627          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 628
 629   // This is a splat operation if each element of the permute is the same, and
 630   // if the value doesn't reference the second vector.
 631   unsigned ElementBase = N->getMaskElt(0);
 632
 633   // FIXME: Handle UNDEF elements too!
 634   if (ElementBase >= 16)
 635     return false;
 636
 637   // Check that the indices are consecutive, in the case of a multi-byte element
 638   // splatted with a v16i8 mask.
 639   for (unsigned i = 1; i != EltSize; ++i)
 640     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 641       return false;
 642
 643   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 644     if (N->getMaskElt(i) < 0) continue;
 645     for (unsigned j = 0; j != EltSize; ++j)
 646       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 647         return false;
 648   }
 649   return true;
 650 }
 651
 652 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 653 /// are -0.0.
 654 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 655   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 656
 657   APInt APVal, APUndef;
 658   unsigned BitSize;
 659   bool HasAnyUndefs;
 660
 661   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 662     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 663       return CFP->getValueAPF().isNegZero();
 664
 665   return false;
 666 }
 667
 668 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 669 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 670 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 671   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 672   assert(isSplatShuffleMask(SVOp, EltSize));
 673   return SVOp->getMaskElt(0) / EltSize;
 674 }
 675
 676 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 677 /// by using a vspltis[bhw] instruction of the specified element size, return
 678 /// the constant being splatted.  The ByteSize field indicates the number of
 679 /// bytes of each element [124] -> [bhw].
 680 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 681   SDValue OpVal(0, 0);
 682
 683   // If ByteSize of the splat is bigger than the element size of the
 684   // build_vector, then we have a case where we are checking for a splat where
 685   // multiple elements of the buildvector are folded together into a single
 686   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 687   unsigned EltSize = 16/N->getNumOperands();
 688   if (EltSize < ByteSize) {
 689     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 690     SDValue UniquedVals[4];
 691     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 692
 693     // See if all of the elements in the buildvector agree across.
 694     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 695       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 696       // If the element isn't a constant, bail fully out.
 697       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 698
 699
 700       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 701         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 702       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 703         return SDValue();  // no match.
 704     }
 705
 706     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 707     // either constant or undef values that are identical for each chunk.  See
 708     // if these chunks can form into a larger vspltis*.
 709
 710     // Check to see if all of the leading entries are either 0 or -1.  If
 711     // neither, then this won't fit into the immediate field.
 712     bool LeadingZero = true;
 713     bool LeadingOnes = true;
 714     for (unsigned i = 0; i != Multiple-1; ++i) {
 715       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 716
 717       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 718       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 719     }
 720     // Finally, check the least significant entry.
 721     if (LeadingZero) {
 722       if (UniquedVals[Multiple-1].getNode() == 0)
 723         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 724       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 725       if (Val < 16)
 726         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 727     }
 728     if (LeadingOnes) {
 729       if (UniquedVals[Multiple-1].getNode() == 0)
 730         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 731       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 732       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 733         return DAG.getTargetConstant(Val, MVT::i32);
 734     }
 735
 736     return SDValue();
 737   }
 738
 739   // Check to see if this buildvec has a single non-undef value in its elements.
 740   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 741     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 742     if (OpVal.getNode() == 0)
 743       OpVal = N->getOperand(i);
 744     else if (OpVal != N->getOperand(i))
 745       return SDValue();
 746   }
 747
 748   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 749
 750   unsigned ValSizeInBytes = EltSize;
 751   uint64_t Value = 0;
 752   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 753     Value = CN->getZExtValue();
 754   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 755     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 756     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 757   }
 758
 759   // If the splat value is larger than the element value, then we can never do
 760   // this splat.  The only case that we could fit the replicated bits into our
 761   // immediate field for would be zero, and we prefer to use vxor for it.
 762   if (ValSizeInBytes < ByteSize) return SDValue();
 763
 764   // If the element value is larger than the splat value, cut it in half and
 765   // check to see if the two halves are equal.  Continue doing this until we
 766   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 767   while (ValSizeInBytes > ByteSize) {
 768     ValSizeInBytes >>= 1;
 769
 770     // If the top half equals the bottom half, we're still ok.
 771     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 772          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 773       return SDValue();
 774   }
 775
 776   // Properly sign extend the value.
 777   int ShAmt = (4-ByteSize)*8;
 778   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 779
 780   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 781   if (MaskVal == 0) return SDValue();
 782
 783   // Finally, if this value fits in a 5 bit sext field, return it
 784   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 785     return DAG.getTargetConstant(MaskVal, MVT::i32);
 786   return SDValue();
 787 }
 788
 789 //===----------------------------------------------------------------------===//
 790 //  Addressing Mode Selection
 791 //===----------------------------------------------------------------------===//
 792
 793 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 794 /// or 64-bit immediate, and if the value can be accurately represented as a
 795 /// sign extension from a 16-bit value.  If so, this returns true and the
 796 /// immediate.
 797 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 798   if (N->getOpcode() != ISD::Constant)
 799     return false;
 800
 801   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 802   if (N->getValueType(0) == MVT::i32)
 803     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 804   else
 805     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 806 }
 807 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 808   return isIntS16Immediate(Op.getNode(), Imm);
 809 }
 810
 811
 812 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 813 /// can be represented as an indexed [r+r] operation.  Returns false if it
 814 /// can be more efficiently represented with [r+imm].
 815 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 816                                             SDValue &Index,
 817                                             SelectionDAG &DAG) const {
 818   short imm = 0;
 819   if (N.getOpcode() == ISD::ADD) {
 820     if (isIntS16Immediate(N.getOperand(1), imm))
 821       return false;    // r+i
 822     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 823       return false;    // r+i
 824
 825     Base = N.getOperand(0);
 826     Index = N.getOperand(1);
 827     return true;
 828   } else if (N.getOpcode() == ISD::OR) {
 829     if (isIntS16Immediate(N.getOperand(1), imm))
 830       return false;    // r+i can fold it if we can.
 831
 832     // If this is an or of disjoint bitfields, we can codegen this as an add
 833     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 834     // disjoint.
 835     APInt LHSKnownZero, LHSKnownOne;
 836     APInt RHSKnownZero, RHSKnownOne;
 837     DAG.ComputeMaskedBits(N.getOperand(0),
 838                           APInt::getAllOnesValue(N.getOperand(0)
 839                             .getValueSizeInBits()),
 840                           LHSKnownZero, LHSKnownOne);
 841
 842     if (LHSKnownZero.getBoolValue()) {
 843       DAG.ComputeMaskedBits(N.getOperand(1),
 844                             APInt::getAllOnesValue(N.getOperand(1)
 845                               .getValueSizeInBits()),
 846                             RHSKnownZero, RHSKnownOne);
 847       // If all of the bits are known zero on the LHS or RHS, the add won't
 848       // carry.
 849       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 850         Base = N.getOperand(0);
 851         Index = N.getOperand(1);
 852         return true;
 853       }
 854     }
 855   }
 856
 857   return false;
 858 }
 859
 860 /// Returns true if the address N can be represented by a base register plus
 861 /// a signed 16-bit displacement [r+imm], and if it is not better
 862 /// represented as reg+reg.
 863 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 864                                             SDValue &Base,
 865                                             SelectionDAG &DAG) const {
 866   // FIXME dl should come from parent load or store, not from address
 867   DebugLoc dl = N.getDebugLoc();
 868   // If this can be more profitably realized as r+r, fail.
 869   if (SelectAddressRegReg(N, Disp, Base, DAG))
 870     return false;
 871
 872   if (N.getOpcode() == ISD::ADD) {
 873     short imm = 0;
 874     if (isIntS16Immediate(N.getOperand(1), imm)) {
 875       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 876       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 877         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 878       } else {
 879         Base = N.getOperand(0);
 880       }
 881       return true; // [r+i]
 882     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 883       // Match LOAD (ADD (X, Lo(G))).
 884      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 885              && "Cannot handle constant offsets yet!");
 886       Disp = N.getOperand(1).getOperand(0);  // The global address.
 887       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 888              Disp.getOpcode() == ISD::TargetConstantPool ||
 889              Disp.getOpcode() == ISD::TargetJumpTable);
 890       Base = N.getOperand(0);
 891       return true;  // [&g+r]
 892     }
 893   } else if (N.getOpcode() == ISD::OR) {
 894     short imm = 0;
 895     if (isIntS16Immediate(N.getOperand(1), imm)) {
 896       // If this is an or of disjoint bitfields, we can codegen this as an add
 897       // (for better address arithmetic) if the LHS and RHS of the OR are
 898       // provably disjoint.
 899       APInt LHSKnownZero, LHSKnownOne;
 900       DAG.ComputeMaskedBits(N.getOperand(0),
 901                             APInt::getAllOnesValue(N.getOperand(0)
 902                                                    .getValueSizeInBits()),
 903                             LHSKnownZero, LHSKnownOne);
 904
 905       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 906         // If all of the bits are known zero on the LHS or RHS, the add won't
 907         // carry.
 908         Base = N.getOperand(0);
 909         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 910         return true;
 911       }
 912     }
 913   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 914     // Loading from a constant address.
 915
 916     // If this address fits entirely in a 16-bit sext immediate field, codegen
 917     // this as "d, 0"
 918     short Imm;
 919     if (isIntS16Immediate(CN, Imm)) {
 920       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 921       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 922                              CN->getValueType(0));
 923       return true;
 924     }
 925
 926     // Handle 32-bit sext immediates with LIS + addr mode.
 927     if (CN->getValueType(0) == MVT::i32 ||
 928         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 929       int Addr = (int)CN->getZExtValue();
 930
 931       // Otherwise, break this down into an LIS + disp.
 932       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 933
 934       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 935       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 936       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 937       return true;
 938     }
 939   }
 940
 941   Disp = DAG.getTargetConstant(0, getPointerTy());
 942   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 943     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 944   else
 945     Base = N;
 946   return true;      // [r+0]
 947 }
 948
 949 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 950 /// represented as an indexed [r+r] operation.
 951 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 952                                                 SDValue &Index,
 953                                                 SelectionDAG &DAG) const {
 954   // Check to see if we can easily represent this as an [r+r] address.  This
 955   // will fail if it thinks that the address is more profitably represented as
 956   // reg+imm, e.g. where imm = 0.
 957   if (SelectAddressRegReg(N, Base, Index, DAG))
 958     return true;
 959
 960   // If the operand is an addition, always emit this as [r+r], since this is
 961   // better (for code size, and execution, as the memop does the add for free)
 962   // than emitting an explicit add.
 963   if (N.getOpcode() == ISD::ADD) {
 964     Base = N.getOperand(0);
 965     Index = N.getOperand(1);
 966     return true;
 967   }
 968
 969   // Otherwise, do it the hard way, using R0 as the base register.
 970   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 971                          N.getValueType());
 972   Index = N;
 973   return true;
 974 }
 975
 976 /// SelectAddressRegImmShift - Returns true if the address N can be
 977 /// represented by a base register plus a signed 14-bit displacement
 978 /// [r+imm*4].  Suitable for use by STD and friends.
 979 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 980                                                  SDValue &Base,
 981                                                  SelectionDAG &DAG) const {
 982   // FIXME dl should come from the parent load or store, not the address
 983   DebugLoc dl = N.getDebugLoc();
 984   // If this can be more profitably realized as r+r, fail.
 985   if (SelectAddressRegReg(N, Disp, Base, DAG))
 986     return false;
 987
 988   if (N.getOpcode() == ISD::ADD) {
 989     short imm = 0;
 990     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 991       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 992       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 993         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 994       } else {
 995         Base = N.getOperand(0);
 996       }
 997       return true; // [r+i]
 998     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 999       // Match LOAD (ADD (X, Lo(G))).
1000      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1001              && "Cannot handle constant offsets yet!");
1002       Disp = N.getOperand(1).getOperand(0);  // The global address.
1003       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1004              Disp.getOpcode() == ISD::TargetConstantPool ||
1005              Disp.getOpcode() == ISD::TargetJumpTable);
1006       Base = N.getOperand(0);
1007       return true;  // [&g+r]
1008     }
1009   } else if (N.getOpcode() == ISD::OR) {
1010     short imm = 0;
1011     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1012       // If this is an or of disjoint bitfields, we can codegen this as an add
1013       // (for better address arithmetic) if the LHS and RHS of the OR are
1014       // provably disjoint.
1015       APInt LHSKnownZero, LHSKnownOne;
1016       DAG.ComputeMaskedBits(N.getOperand(0),
1017                             APInt::getAllOnesValue(N.getOperand(0)
1018                                                    .getValueSizeInBits()),
1019                             LHSKnownZero, LHSKnownOne);
1020       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1021         // If all of the bits are known zero on the LHS or RHS, the add won't
1022         // carry.
1023         Base = N.getOperand(0);
1024         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1025         return true;
1026       }
1027     }
1028   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1029     // Loading from a constant address.  Verify low two bits are clear.
1030     if ((CN->getZExtValue() & 3) == 0) {
1031       // If this address fits entirely in a 14-bit sext immediate field, codegen
1032       // this as "d, 0"
1033       short Imm;
1034       if (isIntS16Immediate(CN, Imm)) {
1035         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1036         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1037                                CN->getValueType(0));
1038         return true;
1039       }
1040
1041       // Fold the low-part of 32-bit absolute addresses into addr mode.
1042       if (CN->getValueType(0) == MVT::i32 ||
1043           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1044         int Addr = (int)CN->getZExtValue();
1045
1046         // Otherwise, break this down into an LIS + disp.
1047         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1048         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1049         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1050         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1051         return true;
1052       }
1053     }
1054   }
1055
1056   Disp = DAG.getTargetConstant(0, getPointerTy());
1057   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1058     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1059   else
1060     Base = N;
1061   return true;      // [r+0]
1062 }
1063
1064
1065 /// getPreIndexedAddressParts - returns true by value, base pointer and
1066 /// offset pointer and addressing mode by reference if the node's address
1067 /// can be legally represented as pre-indexed load / store address.
1068 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1069                                                   SDValue &Offset,
1070                                                   ISD::MemIndexedMode &AM,
1071                                                   SelectionDAG &DAG) const {
1072   // Disabled by default for now.
1073   if (!EnablePPCPreinc) return false;
1074
1075   SDValue Ptr;
1076   EVT VT;
1077   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1078     Ptr = LD->getBasePtr();
1079     VT = LD->getMemoryVT();
1080
1081   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1082     Ptr = ST->getBasePtr();
1083     VT  = ST->getMemoryVT();
1084   } else
1085     return false;
1086
1087   // PowerPC doesn't have preinc load/store instructions for vectors.
1088   if (VT.isVector())
1089     return false;
1090
1091   // TODO: Check reg+reg first.
1092
1093   // LDU/STU use reg+imm*4, others use reg+imm.
1094   if (VT != MVT::i64) {
1095     // reg + imm
1096     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1097       return false;
1098   } else {
1099     // reg + imm * 4.
1100     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1101       return false;
1102   }
1103
1104   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1105     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1106     // sext i32 to i64 when addr mode is r+i.
1107     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1108         LD->getExtensionType() == ISD::SEXTLOAD &&
1109         isa<ConstantSDNode>(Offset))
1110       return false;
1111   }
1112
1113   AM = ISD::PRE_INC;
1114   return true;
1115 }
1116
1117 //===----------------------------------------------------------------------===//
1118 //  LowerOperation implementation
1119 //===----------------------------------------------------------------------===//
1120
1121 /// GetLabelAccessInfo - Return true if we should reference labels using a
1122 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1123 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1124                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1125   HiOpFlags = PPCII::MO_HA16;
1126   LoOpFlags = PPCII::MO_LO16;
1127
1128   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1129   // non-darwin platform.  We don't support PIC on other platforms yet.
1130   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1131                TM.getSubtarget<PPCSubtarget>().isDarwin();
1132   if (isPIC) {
1133     HiOpFlags |= PPCII::MO_PIC_FLAG;
1134     LoOpFlags |= PPCII::MO_PIC_FLAG;
1135   }
1136
1137   // If this is a reference to a global value that requires a non-lazy-ptr, make
1138   // sure that instruction lowering adds it.
1139   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1140     HiOpFlags |= PPCII::MO_NLP_FLAG;
1141     LoOpFlags |= PPCII::MO_NLP_FLAG;
1142
1143     if (GV->hasHiddenVisibility()) {
1144       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1145       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1146     }
1147   }
1148
1149   return isPIC;
1150 }
1151
1152 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1153                              SelectionDAG &DAG) {
1154   EVT PtrVT = HiPart.getValueType();
1155   SDValue Zero = DAG.getConstant(0, PtrVT);
1156   DebugLoc DL = HiPart.getDebugLoc();
1157
1158   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1159   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1160
1161   // With PIC, the first instruction is actually "GR+hi(&G)".
1162   if (isPIC)
1163     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1164                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1165
1166   // Generate non-pic code that has direct accesses to the constant pool.
1167   // The address of the global is just (hi(&g)+lo(&g)).
1168   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1169 }
1170
1171 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1172                                              SelectionDAG &DAG) const {
1173   EVT PtrVT = Op.getValueType();
1174   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1175   const Constant *C = CP->getConstVal();
1176
1177   unsigned MOHiFlag, MOLoFlag;
1178   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1179   SDValue CPIHi =
1180     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1181   SDValue CPILo =
1182     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1183   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1184 }
1185
1186 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1187   EVT PtrVT = Op.getValueType();
1188   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1189
1190   unsigned MOHiFlag, MOLoFlag;
1191   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1192   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1193   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1194   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1195 }
1196
1197 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1198                                              SelectionDAG &DAG) const {
1199   EVT PtrVT = Op.getValueType();
1200
1201   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1202
1203   unsigned MOHiFlag, MOLoFlag;
1204   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1205   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1206   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1207   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1208 }
1209
1210 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1211                                               SelectionDAG &DAG) const {
1212   EVT PtrVT = Op.getValueType();
1213   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1214   DebugLoc DL = GSDN->getDebugLoc();
1215   const GlobalValue *GV = GSDN->getGlobal();
1216
1217   // 64-bit SVR4 ABI code is always position-independent.
1218   // The actual address of the GlobalValue is stored in the TOC.
1219   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1220     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1221     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1222                        DAG.getRegister(PPC::X2, MVT::i64));
1223   }
1224
1225   unsigned MOHiFlag, MOLoFlag;
1226   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1227
1228   SDValue GAHi =
1229     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1230   SDValue GALo =
1231     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1232
1233   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1234
1235   // If the global reference is actually to a non-lazy-pointer, we have to do an
1236   // extra load to get the address of the global.
1237   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1238     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1239                       false, false, false, 0);
1240   return Ptr;
1241 }
1242
1243 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1244   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1245   DebugLoc dl = Op.getDebugLoc();
1246
1247   // If we're comparing for equality to zero, expose the fact that this is
1248   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1249   // fold the new nodes.
1250   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1251     if (C->isNullValue() && CC == ISD::SETEQ) {
1252       EVT VT = Op.getOperand(0).getValueType();
1253       SDValue Zext = Op.getOperand(0);
1254       if (VT.bitsLT(MVT::i32)) {
1255         VT = MVT::i32;
1256         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1257       }
1258       unsigned Log2b = Log2_32(VT.getSizeInBits());
1259       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1260       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1261                                 DAG.getConstant(Log2b, MVT::i32));
1262       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1263     }
1264     // Leave comparisons against 0 and -1 alone for now, since they're usually
1265     // optimized.  FIXME: revisit this when we can custom lower all setcc
1266     // optimizations.
1267     if (C->isAllOnesValue() || C->isNullValue())
1268       return SDValue();
1269   }
1270
1271   // If we have an integer seteq/setne, turn it into a compare against zero
1272   // by xor'ing the rhs with the lhs, which is faster than setting a
1273   // condition register, reading it back out, and masking the correct bit.  The
1274   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1275   // the result to other bit-twiddling opportunities.
1276   EVT LHSVT = Op.getOperand(0).getValueType();
1277   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1278     EVT VT = Op.getValueType();
1279     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1280                                 Op.getOperand(1));
1281     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1282   }
1283   return SDValue();
1284 }
1285
1286 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1287                                       const PPCSubtarget &Subtarget) const {
1288   SDNode *Node = Op.getNode();
1289   EVT VT = Node->getValueType(0);
1290   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1291   SDValue InChain = Node->getOperand(0);
1292   SDValue VAListPtr = Node->getOperand(1);
1293   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1294   DebugLoc dl = Node->getDebugLoc();
1295
1296   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1297
1298   // gpr_index
1299   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1300                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1301                                     false, false, 0);
1302   InChain = GprIndex.getValue(1);
1303
1304   if (VT == MVT::i64) {
1305     // Check if GprIndex is even
1306     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1307                                  DAG.getConstant(1, MVT::i32));
1308     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1309                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1310     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1311                                           DAG.getConstant(1, MVT::i32));
1312     // Align GprIndex to be even if it isn't
1313     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1314                            GprIndex);
1315   }
1316
1317   // fpr index is 1 byte after gpr
1318   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1319                                DAG.getConstant(1, MVT::i32));
1320
1321   // fpr
1322   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1323                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1324                                     false, false, 0);
1325   InChain = FprIndex.getValue(1);
1326
1327   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1328                                        DAG.getConstant(8, MVT::i32));
1329
1330   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1331                                         DAG.getConstant(4, MVT::i32));
1332
1333   // areas
1334   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1335                                      MachinePointerInfo(), false, false,
1336                                      false, 0);
1337   InChain = OverflowArea.getValue(1);
1338
1339   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1340                                     MachinePointerInfo(), false, false,
1341                                     false, 0);
1342   InChain = RegSaveArea.getValue(1);
1343
1344   // select overflow_area if index > 8
1345   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1346                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1347
1348   // adjustment constant gpr_index * 4/8
1349   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1350                                     VT.isInteger() ? GprIndex : FprIndex,
1351                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1352                                                     MVT::i32));
1353
1354   // OurReg = RegSaveArea + RegConstant
1355   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1356                                RegConstant);
1357
1358   // Floating types are 32 bytes into RegSaveArea
1359   if (VT.isFloatingPoint())
1360     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1361                          DAG.getConstant(32, MVT::i32));
1362
1363   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1364   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1365                                    VT.isInteger() ? GprIndex : FprIndex,
1366                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1367                                                    MVT::i32));
1368
1369   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1370                               VT.isInteger() ? VAListPtr : FprPtr,
1371                               MachinePointerInfo(SV),
1372                               MVT::i8, false, false, 0);
1373
1374   // determine if we should load from reg_save_area or overflow_area
1375   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1376
1377   // increase overflow_area by 4/8 if gpr/fpr > 8
1378   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1379                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1380                                           MVT::i32));
1381
1382   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1383                              OverflowAreaPlusN);
1384
1385   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1386                               OverflowAreaPtr,
1387                               MachinePointerInfo(),
1388                               MVT::i32, false, false, 0);
1389
1390   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1391                      false, false, false, 0);
1392 }
1393
1394 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1395                                                   SelectionDAG &DAG) const {
1396   return Op.getOperand(0);
1397 }
1398
1399 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1400                                                 SelectionDAG &DAG) const {
1401   SDValue Chain = Op.getOperand(0);
1402   SDValue Trmp = Op.getOperand(1); // trampoline
1403   SDValue FPtr = Op.getOperand(2); // nested function
1404   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1405   DebugLoc dl = Op.getDebugLoc();
1406
1407   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1408   bool isPPC64 = (PtrVT == MVT::i64);
1409   Type *IntPtrTy =
1410     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1411                                                              *DAG.getContext());
1412
1413   TargetLowering::ArgListTy Args;
1414   TargetLowering::ArgListEntry Entry;
1415
1416   Entry.Ty = IntPtrTy;
1417   Entry.Node = Trmp; Args.push_back(Entry);
1418
1419   // TrampSize == (isPPC64 ? 48 : 40);
1420   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1421                                isPPC64 ? MVT::i64 : MVT::i32);
1422   Args.push_back(Entry);
1423
1424   Entry.Node = FPtr; Args.push_back(Entry);
1425   Entry.Node = Nest; Args.push_back(Entry);
1426
1427   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1428   std::pair<SDValue, SDValue> CallResult =
1429     LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
1430                 false, false, false, false, 0, CallingConv::C,
1431                 /*isTailCall=*/false,
1432                 /*doesNotRet=*/false, /*isReturnValueUsed=*/true,
1433                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1434                 Args, DAG, dl);
1435
1436   return CallResult.second;
1437 }
1438
1439 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1440                                         const PPCSubtarget &Subtarget) const {
1441   MachineFunction &MF = DAG.getMachineFunction();
1442   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1443
1444   DebugLoc dl = Op.getDebugLoc();
1445
1446   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1447     // vastart just stores the address of the VarArgsFrameIndex slot into the
1448     // memory location argument.
1449     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1450     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1451     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1452     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1453                         MachinePointerInfo(SV),
1454                         false, false, 0);
1455   }
1456
1457   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1458   // We suppose the given va_list is already allocated.
1459   //
1460   // typedef struct {
1461   //  char gpr;     /* index into the array of 8 GPRs
1462   //                 * stored in the register save area
1463   //                 * gpr=0 corresponds to r3,
1464   //                 * gpr=1 to r4, etc.
1465   //                 */
1466   //  char fpr;     /* index into the array of 8 FPRs
1467   //                 * stored in the register save area
1468   //                 * fpr=0 corresponds to f1,
1469   //                 * fpr=1 to f2, etc.
1470   //                 */
1471   //  char *overflow_arg_area;
1472   //                /* location on stack that holds
1473   //                 * the next overflow argument
1474   //                 */
1475   //  char *reg_save_area;
1476   //               /* where r3:r10 and f1:f8 (if saved)
1477   //                * are stored
1478   //                */
1479   // } va_list[1];
1480
1481
1482   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1483   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1484
1485
1486   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1487
1488   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1489                                             PtrVT);
1490   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1491                                  PtrVT);
1492
1493   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1494   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1495
1496   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1497   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1498
1499   uint64_t FPROffset = 1;
1500   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1501
1502   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1503
1504   // Store first byte : number of int regs
1505   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1506                                          Op.getOperand(1),
1507                                          MachinePointerInfo(SV),
1508                                          MVT::i8, false, false, 0);
1509   uint64_t nextOffset = FPROffset;
1510   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1511                                   ConstFPROffset);
1512
1513   // Store second byte : number of float regs
1514   SDValue secondStore =
1515     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1516                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1517                       false, false, 0);
1518   nextOffset += StackOffset;
1519   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1520
1521   // Store second word : arguments given on stack
1522   SDValue thirdStore =
1523     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1524                  MachinePointerInfo(SV, nextOffset),
1525                  false, false, 0);
1526   nextOffset += FrameOffset;
1527   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1528
1529   // Store third word : arguments given in registers
1530   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1531                       MachinePointerInfo(SV, nextOffset),
1532                       false, false, 0);
1533
1534 }
1535
1536 #include "PPCGenCallingConv.inc"
1537
1538 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1539                                      CCValAssign::LocInfo &LocInfo,
1540                                      ISD::ArgFlagsTy &ArgFlags,
1541                                      CCState &State) {
1542   return true;
1543 }
1544
1545 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1546                                             MVT &LocVT,
1547                                             CCValAssign::LocInfo &LocInfo,
1548                                             ISD::ArgFlagsTy &ArgFlags,
1549                                             CCState &State) {
1550   static const unsigned ArgRegs[] = {
1551     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1552     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1553   };
1554   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1555
1556   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1557
1558   // Skip one register if the first unallocated register has an even register
1559   // number and there are still argument registers available which have not been
1560   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1561   // need to skip a register if RegNum is odd.
1562   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1563     State.AllocateReg(ArgRegs[RegNum]);
1564   }
1565
1566   // Always return false here, as this function only makes sure that the first
1567   // unallocated register has an odd register number and does not actually
1568   // allocate a register for the current argument.
1569   return false;
1570 }
1571
1572 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1573                                               MVT &LocVT,
1574                                               CCValAssign::LocInfo &LocInfo,
1575                                               ISD::ArgFlagsTy &ArgFlags,
1576                                               CCState &State) {
1577   static const unsigned ArgRegs[] = {
1578     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1579     PPC::F8
1580   };
1581
1582   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1583
1584   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1585
1586   // If there is only one Floating-point register left we need to put both f64
1587   // values of a split ppc_fp128 value on the stack.
1588   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1589     State.AllocateReg(ArgRegs[RegNum]);
1590   }
1591
1592   // Always return false here, as this function only makes sure that the two f64
1593   // values a ppc_fp128 value is split into are both passed in registers or both
1594   // passed on the stack and does not actually allocate a register for the
1595   // current argument.
1596   return false;
1597 }
1598
1599 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1600 /// on Darwin.
1601 static const unsigned *GetFPR() {
1602   static const unsigned FPR[] = {
1603     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1604     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1605   };
1606
1607   return FPR;
1608 }
1609
1610 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1611 /// the stack.
1612 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1613                                        unsigned PtrByteSize) {
1614   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1615   if (Flags.isByVal())
1616     ArgSize = Flags.getByValSize();
1617   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1618
1619   return ArgSize;
1620 }
1621
1622 SDValue
1623 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1624                                         CallingConv::ID CallConv, bool isVarArg,
1625                                         const SmallVectorImpl<ISD::InputArg>
1626                                           &Ins,
1627                                         DebugLoc dl, SelectionDAG &DAG,
1628                                         SmallVectorImpl<SDValue> &InVals)
1629                                           const {
1630   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1631     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1632                                      dl, DAG, InVals);
1633   } else {
1634     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1635                                        dl, DAG, InVals);
1636   }
1637 }
1638
1639 SDValue
1640 PPCTargetLowering::LowerFormalArguments_SVR4(
1641                                       SDValue Chain,
1642                                       CallingConv::ID CallConv, bool isVarArg,
1643                                       const SmallVectorImpl<ISD::InputArg>
1644                                         &Ins,
1645                                       DebugLoc dl, SelectionDAG &DAG,
1646                                       SmallVectorImpl<SDValue> &InVals) const {
1647
1648   // 32-bit SVR4 ABI Stack Frame Layout:
1649   //              +-----------------------------------+
1650   //        +-->  |            Back chain             |
1651   //        |     +-----------------------------------+
1652   //        |     | Floating-point register save area |
1653   //        |     +-----------------------------------+
1654   //        |     |    General register save area     |
1655   //        |     +-----------------------------------+
1656   //        |     |          CR save word             |
1657   //        |     +-----------------------------------+
1658   //        |     |         VRSAVE save word          |
1659   //        |     +-----------------------------------+
1660   //        |     |         Alignment padding         |
1661   //        |     +-----------------------------------+
1662   //        |     |     Vector register save area     |
1663   //        |     +-----------------------------------+
1664   //        |     |       Local variable space        |
1665   //        |     +-----------------------------------+
1666   //        |     |        Parameter list area        |
1667   //        |     +-----------------------------------+
1668   //        |     |           LR save word            |
1669   //        |     +-----------------------------------+
1670   // SP-->  +---  |            Back chain             |
1671   //              +-----------------------------------+
1672   //
1673   // Specifications:
1674   //   System V Application Binary Interface PowerPC Processor Supplement
1675   //   AltiVec Technology Programming Interface Manual
1676
1677   MachineFunction &MF = DAG.getMachineFunction();
1678   MachineFrameInfo *MFI = MF.getFrameInfo();
1679   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1680
1681   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1682   // Potential tail calls could cause overwriting of argument stack slots.
1683   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1684                        (CallConv == CallingConv::Fast));
1685   unsigned PtrByteSize = 4;
1686
1687   // Assign locations to all of the incoming arguments.
1688   SmallVector<CCValAssign, 16> ArgLocs;
1689   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1690                  getTargetMachine(), ArgLocs, *DAG.getContext());
1691
1692   // Reserve space for the linkage area on the stack.
1693   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1694
1695   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1696
1697   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1698     CCValAssign &VA = ArgLocs[i];
1699
1700     // Arguments stored in registers.
1701     if (VA.isRegLoc()) {
1702       const TargetRegisterClass *RC;
1703       EVT ValVT = VA.getValVT();
1704
1705       switch (ValVT.getSimpleVT().SimpleTy) {
1706         default:
1707           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1708         case MVT::i32:
1709           RC = PPC::GPRCRegisterClass;
1710           break;
1711         case MVT::f32:
1712           RC = PPC::F4RCRegisterClass;
1713           break;
1714         case MVT::f64:
1715           RC = PPC::F8RCRegisterClass;
1716           break;
1717         case MVT::v16i8:
1718         case MVT::v8i16:
1719         case MVT::v4i32:
1720         case MVT::v4f32:
1721           RC = PPC::VRRCRegisterClass;
1722           break;
1723       }
1724
1725       // Transform the arguments stored in physical registers into virtual ones.
1726       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1727       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1728
1729       InVals.push_back(ArgValue);
1730     } else {
1731       // Argument stored in memory.
1732       assert(VA.isMemLoc());
1733
1734       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1735       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1736                                       isImmutable);
1737
1738       // Create load nodes to retrieve arguments from the stack.
1739       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1740       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1741                                    MachinePointerInfo(),
1742                                    false, false, false, 0));
1743     }
1744   }
1745
1746   // Assign locations to all of the incoming aggregate by value arguments.
1747   // Aggregates passed by value are stored in the local variable space of the
1748   // caller's stack frame, right above the parameter list area.
1749   SmallVector<CCValAssign, 16> ByValArgLocs;
1750   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1751                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1752
1753   // Reserve stack space for the allocations in CCInfo.
1754   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1755
1756   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1757
1758   // Area that is at least reserved in the caller of this function.
1759   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1760
1761   // Set the size that is at least reserved in caller of this function.  Tail
1762   // call optimized function's reserved stack space needs to be aligned so that
1763   // taking the difference between two stack areas will result in an aligned
1764   // stack.
1765   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1766
1767   MinReservedArea =
1768     std::max(MinReservedArea,
1769              PPCFrameLowering::getMinCallFrameSize(false, false));
1770
1771   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1772     getStackAlignment();
1773   unsigned AlignMask = TargetAlign-1;
1774   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1775
1776   FI->setMinReservedArea(MinReservedArea);
1777
1778   SmallVector<SDValue, 8> MemOps;
1779
1780   // If the function takes variable number of arguments, make a frame index for
1781   // the start of the first vararg value... for expansion of llvm.va_start.
1782   if (isVarArg) {
1783     static const unsigned GPArgRegs[] = {
1784       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1785       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1786     };
1787     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1788
1789     static const unsigned FPArgRegs[] = {
1790       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1791       PPC::F8
1792     };
1793     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1794
1795     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1796                                                           NumGPArgRegs));
1797     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1798                                                           NumFPArgRegs));
1799
1800     // Make room for NumGPArgRegs and NumFPArgRegs.
1801     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1802                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1803
1804     FuncInfo->setVarArgsStackOffset(
1805       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1806                              CCInfo.getNextStackOffset(), true));
1807
1808     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1809     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1810
1811     // The fixed integer arguments of a variadic function are stored to the
1812     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1813     // the result of va_next.
1814     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1815       // Get an existing live-in vreg, or add a new one.
1816       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1817       if (!VReg)
1818         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1819
1820       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1821       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1822                                    MachinePointerInfo(), false, false, 0);
1823       MemOps.push_back(Store);
1824       // Increment the address by four for the next argument to store
1825       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1826       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1827     }
1828
1829     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1830     // is set.
1831     // The double arguments are stored to the VarArgsFrameIndex
1832     // on the stack.
1833     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1834       // Get an existing live-in vreg, or add a new one.
1835       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1836       if (!VReg)
1837         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1838
1839       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1840       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1841                                    MachinePointerInfo(), false, false, 0);
1842       MemOps.push_back(Store);
1843       // Increment the address by eight for the next argument to store
1844       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1845                                          PtrVT);
1846       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1847     }
1848   }
1849
1850   if (!MemOps.empty())
1851     Chain = DAG.getNode(ISD::TokenFactor, dl,
1852                         MVT::Other, &MemOps[0], MemOps.size());
1853
1854   return Chain;
1855 }
1856
1857 SDValue
1858 PPCTargetLowering::LowerFormalArguments_Darwin(
1859                                       SDValue Chain,
1860                                       CallingConv::ID CallConv, bool isVarArg,
1861                                       const SmallVectorImpl<ISD::InputArg>
1862                                         &Ins,
1863                                       DebugLoc dl, SelectionDAG &DAG,
1864                                       SmallVectorImpl<SDValue> &InVals) const {
1865   // TODO: add description of PPC stack frame format, or at least some docs.
1866   //
1867   MachineFunction &MF = DAG.getMachineFunction();
1868   MachineFrameInfo *MFI = MF.getFrameInfo();
1869   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1870
1871   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1872   bool isPPC64 = PtrVT == MVT::i64;
1873   // Potential tail calls could cause overwriting of argument stack slots.
1874   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1875                        (CallConv == CallingConv::Fast));
1876   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1877
1878   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
1879   // Area that is at least reserved in caller of this function.
1880   unsigned MinReservedArea = ArgOffset;
1881
1882   static const unsigned GPR_32[] = {           // 32-bit registers.
1883     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1884     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1885   };
1886   static const unsigned GPR_64[] = {           // 64-bit registers.
1887     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1888     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1889   };
1890
1891   static const unsigned *FPR = GetFPR();
1892
1893   static const unsigned VR[] = {
1894     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1895     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1896   };
1897
1898   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1899   const unsigned Num_FPR_Regs = 13;
1900   const unsigned Num_VR_Regs  = array_lengthof( VR);
1901
1902   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1903
1904   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1905
1906   // In 32-bit non-varargs functions, the stack space for vectors is after the
1907   // stack space for non-vectors.  We do not use this space unless we have
1908   // too many vectors to fit in registers, something that only occurs in
1909   // constructed examples:), but we have to walk the arglist to figure
1910   // that out...for the pathological case, compute VecArgOffset as the
1911   // start of the vector parameter area.  Computing VecArgOffset is the
1912   // entire point of the following loop.
1913   unsigned VecArgOffset = ArgOffset;
1914   if (!isVarArg && !isPPC64) {
1915     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1916          ++ArgNo) {
1917       EVT ObjectVT = Ins[ArgNo].VT;
1918       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1919
1920       if (Flags.isByVal()) {
1921         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1922         unsigned ObjSize = Flags.getByValSize();
1923         unsigned ArgSize =
1924                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1925         VecArgOffset += ArgSize;
1926         continue;
1927       }
1928
1929       switch(ObjectVT.getSimpleVT().SimpleTy) {
1930       default: llvm_unreachable("Unhandled argument type!");
1931       case MVT::i32:
1932       case MVT::f32:
1933         VecArgOffset += isPPC64 ? 8 : 4;
1934         break;
1935       case MVT::i64:  // PPC64
1936       case MVT::f64:
1937         VecArgOffset += 8;
1938         break;
1939       case MVT::v4f32:
1940       case MVT::v4i32:
1941       case MVT::v8i16:
1942       case MVT::v16i8:
1943         // Nothing to do, we're only looking at Nonvector args here.
1944         break;
1945       }
1946     }
1947   }
1948   // We've found where the vector parameter area in memory is.  Skip the
1949   // first 12 parameters; these don't use that memory.
1950   VecArgOffset = ((VecArgOffset+15)/16)*16;
1951   VecArgOffset += 12*16;
1952
1953   // Add DAG nodes to load the arguments or copy them out of registers.  On
1954   // entry to a function on PPC, the arguments start after the linkage area,
1955   // although the first ones are often in registers.
1956
1957   SmallVector<SDValue, 8> MemOps;
1958   unsigned nAltivecParamsAtEnd = 0;
1959   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1960     SDValue ArgVal;
1961     bool needsLoad = false;
1962     EVT ObjectVT = Ins[ArgNo].VT;
1963     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1964     unsigned ArgSize = ObjSize;
1965     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1966
1967     unsigned CurArgOffset = ArgOffset;
1968
1969     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1970     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1971         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1972       if (isVarArg || isPPC64) {
1973         MinReservedArea = ((MinReservedArea+15)/16)*16;
1974         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1975                                                   Flags,
1976                                                   PtrByteSize);
1977       } else  nAltivecParamsAtEnd++;
1978     } else
1979       // Calculate min reserved area.
1980       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1981                                                 Flags,
1982                                                 PtrByteSize);
1983
1984     // FIXME the codegen can be much improved in some cases.
1985     // We do not have to keep everything in memory.
1986     if (Flags.isByVal()) {
1987       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1988       ObjSize = Flags.getByValSize();
1989       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1990       // Objects of size 1 and 2 are right justified, everything else is
1991       // left justified.  This means the memory address is adjusted forwards.
1992       if (ObjSize==1 || ObjSize==2) {
1993         CurArgOffset = CurArgOffset + (4 - ObjSize);
1994       }
1995       // The value of the object is its address.
1996       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
1997       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1998       InVals.push_back(FIN);
1999       if (ObjSize==1 || ObjSize==2) {
2000         if (GPR_idx != Num_GPR_Regs) {
2001           unsigned VReg;
2002           if (isPPC64)
2003             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2004           else
2005             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2006           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2007           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2008                                             MachinePointerInfo(),
2009                                             ObjSize==1 ? MVT::i8 : MVT::i16,
2010                                             false, false, 0);
2011           MemOps.push_back(Store);
2012           ++GPR_idx;
2013         }
2014
2015         ArgOffset += PtrByteSize;
2016
2017         continue;
2018       }
2019       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2020         // Store whatever pieces of the object are in registers
2021         // to memory.  ArgVal will be address of the beginning of
2022         // the object.
2023         if (GPR_idx != Num_GPR_Regs) {
2024           unsigned VReg;
2025           if (isPPC64)
2026             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2027           else
2028             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2029           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2030           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2031           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2032           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2033                                        MachinePointerInfo(),
2034                                        false, false, 0);
2035           MemOps.push_back(Store);
2036           ++GPR_idx;
2037           ArgOffset += PtrByteSize;
2038         } else {
2039           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2040           break;
2041         }
2042       }
2043       continue;
2044     }
2045
2046     switch (ObjectVT.getSimpleVT().SimpleTy) {
2047     default: llvm_unreachable("Unhandled argument type!");
2048     case MVT::i32:
2049       if (!isPPC64) {
2050         if (GPR_idx != Num_GPR_Regs) {
2051           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2052           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2053           ++GPR_idx;
2054         } else {
2055           needsLoad = true;
2056           ArgSize = PtrByteSize;
2057         }
2058         // All int arguments reserve stack space in the Darwin ABI.
2059         ArgOffset += PtrByteSize;
2060         break;
2061       }
2062       // FALLTHROUGH
2063     case MVT::i64:  // PPC64
2064       if (GPR_idx != Num_GPR_Regs) {
2065         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2066         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2067
2068         if (ObjectVT == MVT::i32) {
2069           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2070           // value to MVT::i64 and then truncate to the correct register size.
2071           if (Flags.isSExt())
2072             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2073                                  DAG.getValueType(ObjectVT));
2074           else if (Flags.isZExt())
2075             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2076                                  DAG.getValueType(ObjectVT));
2077
2078           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2079         }
2080
2081         ++GPR_idx;
2082       } else {
2083         needsLoad = true;
2084         ArgSize = PtrByteSize;
2085       }
2086       // All int arguments reserve stack space in the Darwin ABI.
2087       ArgOffset += 8;
2088       break;
2089
2090     case MVT::f32:
2091     case MVT::f64:
2092       // Every 4 bytes of argument space consumes one of the GPRs available for
2093       // argument passing.
2094       if (GPR_idx != Num_GPR_Regs) {
2095         ++GPR_idx;
2096         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2097           ++GPR_idx;
2098       }
2099       if (FPR_idx != Num_FPR_Regs) {
2100         unsigned VReg;
2101
2102         if (ObjectVT == MVT::f32)
2103           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2104         else
2105           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2106
2107         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2108         ++FPR_idx;
2109       } else {
2110         needsLoad = true;
2111       }
2112
2113       // All FP arguments reserve stack space in the Darwin ABI.
2114       ArgOffset += isPPC64 ? 8 : ObjSize;
2115       break;
2116     case MVT::v4f32:
2117     case MVT::v4i32:
2118     case MVT::v8i16:
2119     case MVT::v16i8:
2120       // Note that vector arguments in registers don't reserve stack space,
2121       // except in varargs functions.
2122       if (VR_idx != Num_VR_Regs) {
2123         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2124         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2125         if (isVarArg) {
2126           while ((ArgOffset % 16) != 0) {
2127             ArgOffset += PtrByteSize;
2128             if (GPR_idx != Num_GPR_Regs)
2129               GPR_idx++;
2130           }
2131           ArgOffset += 16;
2132           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2133         }
2134         ++VR_idx;
2135       } else {
2136         if (!isVarArg && !isPPC64) {
2137           // Vectors go after all the nonvectors.
2138           CurArgOffset = VecArgOffset;
2139           VecArgOffset += 16;
2140         } else {
2141           // Vectors are aligned.
2142           ArgOffset = ((ArgOffset+15)/16)*16;
2143           CurArgOffset = ArgOffset;
2144           ArgOffset += 16;
2145         }
2146         needsLoad = true;
2147       }
2148       break;
2149     }
2150
2151     // We need to load the argument to a virtual register if we determined above
2152     // that we ran out of physical registers of the appropriate type.
2153     if (needsLoad) {
2154       int FI = MFI->CreateFixedObject(ObjSize,
2155                                       CurArgOffset + (ArgSize - ObjSize),
2156                                       isImmutable);
2157       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2158       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2159                            false, false, false, 0);
2160     }
2161
2162     InVals.push_back(ArgVal);
2163   }
2164
2165   // Set the size that is at least reserved in caller of this function.  Tail
2166   // call optimized function's reserved stack space needs to be aligned so that
2167   // taking the difference between two stack areas will result in an aligned
2168   // stack.
2169   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2170   // Add the Altivec parameters at the end, if needed.
2171   if (nAltivecParamsAtEnd) {
2172     MinReservedArea = ((MinReservedArea+15)/16)*16;
2173     MinReservedArea += 16*nAltivecParamsAtEnd;
2174   }
2175   MinReservedArea =
2176     std::max(MinReservedArea,
2177              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2178   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2179     getStackAlignment();
2180   unsigned AlignMask = TargetAlign-1;
2181   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2182   FI->setMinReservedArea(MinReservedArea);
2183
2184   // If the function takes variable number of arguments, make a frame index for
2185   // the start of the first vararg value... for expansion of llvm.va_start.
2186   if (isVarArg) {
2187     int Depth = ArgOffset;
2188
2189     FuncInfo->setVarArgsFrameIndex(
2190       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2191                              Depth, true));
2192     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2193
2194     // If this function is vararg, store any remaining integer argument regs
2195     // to their spots on the stack so that they may be loaded by deferencing the
2196     // result of va_next.
2197     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2198       unsigned VReg;
2199
2200       if (isPPC64)
2201         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2202       else
2203         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2204
2205       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2206       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2207                                    MachinePointerInfo(), false, false, 0);
2208       MemOps.push_back(Store);
2209       // Increment the address by four for the next argument to store
2210       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2211       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2212     }
2213   }
2214
2215   if (!MemOps.empty())
2216     Chain = DAG.getNode(ISD::TokenFactor, dl,
2217                         MVT::Other, &MemOps[0], MemOps.size());
2218
2219   return Chain;
2220 }
2221
2222 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2223 /// linkage area for the Darwin ABI.
2224 static unsigned
2225 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2226                                      bool isPPC64,
2227                                      bool isVarArg,
2228                                      unsigned CC,
2229                                      const SmallVectorImpl<ISD::OutputArg>
2230                                        &Outs,
2231                                      const SmallVectorImpl<SDValue> &OutVals,
2232                                      unsigned &nAltivecParamsAtEnd) {
2233   // Count how many bytes are to be pushed on the stack, including the linkage
2234   // area, and parameter passing area.  We start with 24/48 bytes, which is
2235   // prereserved space for [SP][CR][LR][3 x unused].
2236   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2237   unsigned NumOps = Outs.size();
2238   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2239
2240   // Add up all the space actually used.
2241   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2242   // they all go in registers, but we must reserve stack space for them for
2243   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2244   // assigned stack space in order, with padding so Altivec parameters are
2245   // 16-byte aligned.
2246   nAltivecParamsAtEnd = 0;
2247   for (unsigned i = 0; i != NumOps; ++i) {
2248     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2249     EVT ArgVT = Outs[i].VT;
2250     // Varargs Altivec parameters are padded to a 16 byte boundary.
2251     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2252         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2253       if (!isVarArg && !isPPC64) {
2254         // Non-varargs Altivec parameters go after all the non-Altivec
2255         // parameters; handle those later so we know how much padding we need.
2256         nAltivecParamsAtEnd++;
2257         continue;
2258       }
2259       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2260       NumBytes = ((NumBytes+15)/16)*16;
2261     }
2262     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2263   }
2264
2265    // Allow for Altivec parameters at the end, if needed.
2266   if (nAltivecParamsAtEnd) {
2267     NumBytes = ((NumBytes+15)/16)*16;
2268     NumBytes += 16*nAltivecParamsAtEnd;
2269   }
2270
2271   // The prolog code of the callee may store up to 8 GPR argument registers to
2272   // the stack, allowing va_start to index over them in memory if its varargs.
2273   // Because we cannot tell if this is needed on the caller side, we have to
2274   // conservatively assume that it is needed.  As such, make sure we have at
2275   // least enough stack space for the caller to store the 8 GPRs.
2276   NumBytes = std::max(NumBytes,
2277                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2278
2279   // Tail call needs the stack to be aligned.
2280   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2281     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2282       getFrameLowering()->getStackAlignment();
2283     unsigned AlignMask = TargetAlign-1;
2284     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2285   }
2286
2287   return NumBytes;
2288 }
2289
2290 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2291 /// adjusted to accommodate the arguments for the tailcall.
2292 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2293                                    unsigned ParamSize) {
2294
2295   if (!isTailCall) return 0;
2296
2297   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2298   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2299   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2300   // Remember only if the new adjustement is bigger.
2301   if (SPDiff < FI->getTailCallSPDelta())
2302     FI->setTailCallSPDelta(SPDiff);
2303
2304   return SPDiff;
2305 }
2306
2307 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2308 /// for tail call optimization. Targets which want to do tail call
2309 /// optimization should implement this function.
2310 bool
2311 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2312                                                      CallingConv::ID CalleeCC,
2313                                                      bool isVarArg,
2314                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2315                                                      SelectionDAG& DAG) const {
2316   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2317     return false;
2318
2319   // Variable argument functions are not supported.
2320   if (isVarArg)
2321     return false;
2322
2323   MachineFunction &MF = DAG.getMachineFunction();
2324   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2325   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2326     // Functions containing by val parameters are not supported.
2327     for (unsigned i = 0; i != Ins.size(); i++) {
2328        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2329        if (Flags.isByVal()) return false;
2330     }
2331
2332     // Non PIC/GOT  tail calls are supported.
2333     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2334       return true;
2335
2336     // At the moment we can only do local tail calls (in same module, hidden
2337     // or protected) if we are generating PIC.
2338     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2339       return G->getGlobal()->hasHiddenVisibility()
2340           || G->getGlobal()->hasProtectedVisibility();
2341   }
2342
2343   return false;
2344 }
2345
2346 /// isCallCompatibleAddress - Return the immediate to use if the specified
2347 /// 32-bit value is representable in the immediate field of a BxA instruction.
2348 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2349   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2350   if (!C) return 0;
2351
2352   int Addr = C->getZExtValue();
2353   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2354       (Addr << 6 >> 6) != Addr)
2355     return 0;  // Top 6 bits have to be sext of immediate.
2356
2357   return DAG.getConstant((int)C->getZExtValue() >> 2,
2358                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2359 }
2360
2361 namespace {
2362
2363 struct TailCallArgumentInfo {
2364   SDValue Arg;
2365   SDValue FrameIdxOp;
2366   int       FrameIdx;
2367
2368   TailCallArgumentInfo() : FrameIdx(0) {}
2369 };
2370
2371 }
2372
2373 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2374 static void
2375 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2376                                            SDValue Chain,
2377                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2378                    SmallVector<SDValue, 8> &MemOpChains,
2379                    DebugLoc dl) {
2380   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2381     SDValue Arg = TailCallArgs[i].Arg;
2382     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2383     int FI = TailCallArgs[i].FrameIdx;
2384     // Store relative to framepointer.
2385     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2386                                        MachinePointerInfo::getFixedStack(FI),
2387                                        false, false, 0));
2388   }
2389 }
2390
2391 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2392 /// the appropriate stack slot for the tail call optimized function call.
2393 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2394                                                MachineFunction &MF,
2395                                                SDValue Chain,
2396                                                SDValue OldRetAddr,
2397                                                SDValue OldFP,
2398                                                int SPDiff,
2399                                                bool isPPC64,
2400                                                bool isDarwinABI,
2401                                                DebugLoc dl) {
2402   if (SPDiff) {
2403     // Calculate the new stack slot for the return address.
2404     int SlotSize = isPPC64 ? 8 : 4;
2405     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2406                                                                    isDarwinABI);
2407     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2408                                                           NewRetAddrLoc, true);
2409     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2410     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2411     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2412                          MachinePointerInfo::getFixedStack(NewRetAddr),
2413                          false, false, 0);
2414
2415     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2416     // slot as the FP is never overwritten.
2417     if (isDarwinABI) {
2418       int NewFPLoc =
2419         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2420       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2421                                                           true);
2422       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2423       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2424                            MachinePointerInfo::getFixedStack(NewFPIdx),
2425                            false, false, 0);
2426     }
2427   }
2428   return Chain;
2429 }
2430
2431 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2432 /// the position of the argument.
2433 static void
2434 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2435                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2436                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2437   int Offset = ArgOffset + SPDiff;
2438   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2439   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2440   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2441   SDValue FIN = DAG.getFrameIndex(FI, VT);
2442   TailCallArgumentInfo Info;
2443   Info.Arg = Arg;
2444   Info.FrameIdxOp = FIN;
2445   Info.FrameIdx = FI;
2446   TailCallArguments.push_back(Info);
2447 }
2448
2449 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2450 /// stack slot. Returns the chain as result and the loaded frame pointers in
2451 /// LROpOut/FPOpout. Used when tail calling.
2452 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2453                                                         int SPDiff,
2454                                                         SDValue Chain,
2455                                                         SDValue &LROpOut,
2456                                                         SDValue &FPOpOut,
2457                                                         bool isDarwinABI,
2458                                                         DebugLoc dl) const {
2459   if (SPDiff) {
2460     // Load the LR and FP stack slot for later adjusting.
2461     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2462     LROpOut = getReturnAddrFrameIndex(DAG);
2463     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2464                           false, false, false, 0);
2465     Chain = SDValue(LROpOut.getNode(), 1);
2466
2467     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2468     // slot as the FP is never overwritten.
2469     if (isDarwinABI) {
2470       FPOpOut = getFramePointerFrameIndex(DAG);
2471       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2472                             false, false, false, 0);
2473       Chain = SDValue(FPOpOut.getNode(), 1);
2474     }
2475   }
2476   return Chain;
2477 }
2478
2479 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2480 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2481 /// specified by the specific parameter attribute. The copy will be passed as
2482 /// a byval function parameter.
2483 /// Sometimes what we are copying is the end of a larger object, the part that
2484 /// does not fit in registers.
2485 static SDValue
2486 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2487                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2488                           DebugLoc dl) {
2489   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2490   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2491                        false, false, MachinePointerInfo(0),
2492                        MachinePointerInfo(0));
2493 }
2494
2495 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2496 /// tail calls.
2497 static void
2498 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2499                  SDValue Arg, SDValue PtrOff, int SPDiff,
2500                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2501                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2502                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2503                  DebugLoc dl) {
2504   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2505   if (!isTailCall) {
2506     if (isVector) {
2507       SDValue StackPtr;
2508       if (isPPC64)
2509         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2510       else
2511         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2512       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2513                            DAG.getConstant(ArgOffset, PtrVT));
2514     }
2515     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2516                                        MachinePointerInfo(), false, false, 0));
2517   // Calculate and remember argument location.
2518   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2519                                   TailCallArguments);
2520 }
2521
2522 static
2523 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2524                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2525                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2526                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2527   MachineFunction &MF = DAG.getMachineFunction();
2528
2529   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2530   // might overwrite each other in case of tail call optimization.
2531   SmallVector<SDValue, 8> MemOpChains2;
2532   // Do not flag preceding copytoreg stuff together with the following stuff.
2533   InFlag = SDValue();
2534   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2535                                     MemOpChains2, dl);
2536   if (!MemOpChains2.empty())
2537     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2538                         &MemOpChains2[0], MemOpChains2.size());
2539
2540   // Store the return address to the appropriate stack slot.
2541   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2542                                         isPPC64, isDarwinABI, dl);
2543
2544   // Emit callseq_end just before tailcall node.
2545   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2546                              DAG.getIntPtrConstant(0, true), InFlag);
2547   InFlag = Chain.getValue(1);
2548 }
2549
2550 static
2551 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2552                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2553                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2554                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2555                      const PPCSubtarget &PPCSubTarget) {
2556
2557   bool isPPC64 = PPCSubTarget.isPPC64();
2558   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2559
2560   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2561   NodeTys.push_back(MVT::Other);   // Returns a chain
2562   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2563
2564   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2565
2566   bool needIndirectCall = true;
2567   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2568     // If this is an absolute destination address, use the munged value.
2569     Callee = SDValue(Dest, 0);
2570     needIndirectCall = false;
2571   }
2572
2573   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2574     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2575     // Use indirect calls for ALL functions calls in JIT mode, since the
2576     // far-call stubs may be outside relocation limits for a BL instruction.
2577     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2578       unsigned OpFlags = 0;
2579       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2580           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2581            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2582           (G->getGlobal()->isDeclaration() ||
2583            G->getGlobal()->isWeakForLinker())) {
2584         // PC-relative references to external symbols should go through $stub,
2585         // unless we're building with the leopard linker or later, which
2586         // automatically synthesizes these stubs.
2587         OpFlags = PPCII::MO_DARWIN_STUB;
2588       }
2589
2590       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2591       // every direct call is) turn it into a TargetGlobalAddress /
2592       // TargetExternalSymbol node so that legalize doesn't hack it.
2593       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2594                                           Callee.getValueType(),
2595                                           0, OpFlags);
2596       needIndirectCall = false;
2597     }
2598   }
2599
2600   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2601     unsigned char OpFlags = 0;
2602
2603     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2604         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2605          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2606       // PC-relative references to external symbols should go through $stub,
2607       // unless we're building with the leopard linker or later, which
2608       // automatically synthesizes these stubs.
2609       OpFlags = PPCII::MO_DARWIN_STUB;
2610     }
2611
2612     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2613                                          OpFlags);
2614     needIndirectCall = false;
2615   }
2616
2617   if (needIndirectCall) {
2618     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2619     // to do the call, we can't use PPCISD::CALL.
2620     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2621
2622     if (isSVR4ABI && isPPC64) {
2623       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2624       // entry point, but to the function descriptor (the function entry point
2625       // address is part of the function descriptor though).
2626       // The function descriptor is a three doubleword structure with the
2627       // following fields: function entry point, TOC base address and
2628       // environment pointer.
2629       // Thus for a call through a function pointer, the following actions need
2630       // to be performed:
2631       //   1. Save the TOC of the caller in the TOC save area of its stack
2632       //      frame (this is done in LowerCall_Darwin()).
2633       //   2. Load the address of the function entry point from the function
2634       //      descriptor.
2635       //   3. Load the TOC of the callee from the function descriptor into r2.
2636       //   4. Load the environment pointer from the function descriptor into
2637       //      r11.
2638       //   5. Branch to the function entry point address.
2639       //   6. On return of the callee, the TOC of the caller needs to be
2640       //      restored (this is done in FinishCall()).
2641       //
2642       // All those operations are flagged together to ensure that no other
2643       // operations can be scheduled in between. E.g. without flagging the
2644       // operations together, a TOC access in the caller could be scheduled
2645       // between the load of the callee TOC and the branch to the callee, which
2646       // results in the TOC access going through the TOC of the callee instead
2647       // of going through the TOC of the caller, which leads to incorrect code.
2648
2649       // Load the address of the function entry point from the function
2650       // descriptor.
2651       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
2652       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2653                                         InFlag.getNode() ? 3 : 2);
2654       Chain = LoadFuncPtr.getValue(1);
2655       InFlag = LoadFuncPtr.getValue(2);
2656
2657       // Load environment pointer into r11.
2658       // Offset of the environment pointer within the function descriptor.
2659       SDValue PtrOff = DAG.getIntPtrConstant(16);
2660
2661       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2662       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2663                                        InFlag);
2664       Chain = LoadEnvPtr.getValue(1);
2665       InFlag = LoadEnvPtr.getValue(2);
2666
2667       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2668                                         InFlag);
2669       Chain = EnvVal.getValue(0);
2670       InFlag = EnvVal.getValue(1);
2671
2672       // Load TOC of the callee into r2. We are using a target-specific load
2673       // with r2 hard coded, because the result of a target-independent load
2674       // would never go directly into r2, since r2 is a reserved register (which
2675       // prevents the register allocator from allocating it), resulting in an
2676       // additional register being allocated and an unnecessary move instruction
2677       // being generated.
2678       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2679       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2680                                        Callee, InFlag);
2681       Chain = LoadTOCPtr.getValue(0);
2682       InFlag = LoadTOCPtr.getValue(1);
2683
2684       MTCTROps[0] = Chain;
2685       MTCTROps[1] = LoadFuncPtr;
2686       MTCTROps[2] = InFlag;
2687     }
2688
2689     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2690                         2 + (InFlag.getNode() != 0));
2691     InFlag = Chain.getValue(1);
2692
2693     NodeTys.clear();
2694     NodeTys.push_back(MVT::Other);
2695     NodeTys.push_back(MVT::Glue);
2696     Ops.push_back(Chain);
2697     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2698     Callee.setNode(0);
2699     // Add CTR register as callee so a bctr can be emitted later.
2700     if (isTailCall)
2701       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
2702   }
2703
2704   // If this is a direct call, pass the chain and the callee.
2705   if (Callee.getNode()) {
2706     Ops.push_back(Chain);
2707     Ops.push_back(Callee);
2708   }
2709   // If this is a tail call add stack pointer delta.
2710   if (isTailCall)
2711     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2712
2713   // Add argument registers to the end of the list so that they are known live
2714   // into the call.
2715   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2716     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2717                                   RegsToPass[i].second.getValueType()));
2718
2719   return CallOpc;
2720 }
2721
2722 SDValue
2723 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2724                                    CallingConv::ID CallConv, bool isVarArg,
2725                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2726                                    DebugLoc dl, SelectionDAG &DAG,
2727                                    SmallVectorImpl<SDValue> &InVals) const {
2728
2729   SmallVector<CCValAssign, 16> RVLocs;
2730   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2731                     getTargetMachine(), RVLocs, *DAG.getContext());
2732   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2733
2734   // Copy all of the result registers out of their specified physreg.
2735   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2736     CCValAssign &VA = RVLocs[i];
2737     EVT VT = VA.getValVT();
2738     assert(VA.isRegLoc() && "Can only return in registers!");
2739     Chain = DAG.getCopyFromReg(Chain, dl,
2740                                VA.getLocReg(), VT, InFlag).getValue(1);
2741     InVals.push_back(Chain.getValue(0));
2742     InFlag = Chain.getValue(2);
2743   }
2744
2745   return Chain;
2746 }
2747
2748 SDValue
2749 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2750                               bool isTailCall, bool isVarArg,
2751                               SelectionDAG &DAG,
2752                               SmallVector<std::pair<unsigned, SDValue>, 8>
2753                                 &RegsToPass,
2754                               SDValue InFlag, SDValue Chain,
2755                               SDValue &Callee,
2756                               int SPDiff, unsigned NumBytes,
2757                               const SmallVectorImpl<ISD::InputArg> &Ins,
2758                               SmallVectorImpl<SDValue> &InVals) const {
2759   std::vector<EVT> NodeTys;
2760   SmallVector<SDValue, 8> Ops;
2761   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2762                                  isTailCall, RegsToPass, Ops, NodeTys,
2763                                  PPCSubTarget);
2764
2765   // When performing tail call optimization the callee pops its arguments off
2766   // the stack. Account for this here so these bytes can be pushed back on in
2767   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2768   int BytesCalleePops =
2769     (CallConv == CallingConv::Fast &&
2770      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
2771
2772   if (InFlag.getNode())
2773     Ops.push_back(InFlag);
2774
2775   // Emit tail call.
2776   if (isTailCall) {
2777     // If this is the first return lowered for this function, add the regs
2778     // to the liveout set for the function.
2779     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2780       SmallVector<CCValAssign, 16> RVLocs;
2781       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2782                      getTargetMachine(), RVLocs, *DAG.getContext());
2783       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2784       for (unsigned i = 0; i != RVLocs.size(); ++i)
2785         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2786     }
2787
2788     assert(((Callee.getOpcode() == ISD::Register &&
2789              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2790             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2791             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2792             isa<ConstantSDNode>(Callee)) &&
2793     "Expecting an global address, external symbol, absolute value or register");
2794
2795     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2796   }
2797
2798   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2799   InFlag = Chain.getValue(1);
2800
2801   // Add a NOP immediately after the branch instruction when using the 64-bit
2802   // SVR4 ABI. At link time, if caller and callee are in a different module and
2803   // thus have a different TOC, the call will be replaced with a call to a stub
2804   // function which saves the current TOC, loads the TOC of the callee and
2805   // branches to the callee. The NOP will be replaced with a load instruction
2806   // which restores the TOC of the caller from the TOC save slot of the current
2807   // stack frame. If caller and callee belong to the same module (and have the
2808   // same TOC), the NOP will remain unchanged.
2809   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2810     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2811     if (CallOpc == PPCISD::BCTRL_SVR4) {
2812       // This is a call through a function pointer.
2813       // Restore the caller TOC from the save area into R2.
2814       // See PrepareCall() for more information about calls through function
2815       // pointers in the 64-bit SVR4 ABI.
2816       // We are using a target-specific load with r2 hard coded, because the
2817       // result of a target-independent load would never go directly into r2,
2818       // since r2 is a reserved register (which prevents the register allocator
2819       // from allocating it), resulting in an additional register being
2820       // allocated and an unnecessary move instruction being generated.
2821       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2822       InFlag = Chain.getValue(1);
2823     } else {
2824       // Otherwise insert NOP.
2825       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Glue, InFlag);
2826     }
2827   }
2828
2829   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2830                              DAG.getIntPtrConstant(BytesCalleePops, true),
2831                              InFlag);
2832   if (!Ins.empty())
2833     InFlag = Chain.getValue(1);
2834
2835   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2836                          Ins, dl, DAG, InVals);
2837 }
2838
2839 SDValue
2840 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2841                              CallingConv::ID CallConv, bool isVarArg,
2842                              bool doesNotRet, bool &isTailCall,
2843                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2844                              const SmallVectorImpl<SDValue> &OutVals,
2845                              const SmallVectorImpl<ISD::InputArg> &Ins,
2846                              DebugLoc dl, SelectionDAG &DAG,
2847                              SmallVectorImpl<SDValue> &InVals) const {
2848   if (isTailCall)
2849     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2850                                                    Ins, DAG);
2851
2852   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2853     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2854                           isTailCall, Outs, OutVals, Ins,
2855                           dl, DAG, InVals);
2856
2857   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2858                           isTailCall, Outs, OutVals, Ins,
2859                           dl, DAG, InVals);
2860 }
2861
2862 SDValue
2863 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2864                                   CallingConv::ID CallConv, bool isVarArg,
2865                                   bool isTailCall,
2866                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2867                                   const SmallVectorImpl<SDValue> &OutVals,
2868                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2869                                   DebugLoc dl, SelectionDAG &DAG,
2870                                   SmallVectorImpl<SDValue> &InVals) const {
2871   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2872   // of the 32-bit SVR4 ABI stack frame layout.
2873
2874   assert((CallConv == CallingConv::C ||
2875           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2876
2877   unsigned PtrByteSize = 4;
2878
2879   MachineFunction &MF = DAG.getMachineFunction();
2880
2881   // Mark this function as potentially containing a function that contains a
2882   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2883   // and restoring the callers stack pointer in this functions epilog. This is
2884   // done because by tail calling the called function might overwrite the value
2885   // in this function's (MF) stack pointer stack slot 0(SP).
2886   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
2887       CallConv == CallingConv::Fast)
2888     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2889
2890   // Count how many bytes are to be pushed on the stack, including the linkage
2891   // area, parameter list area and the part of the local variable space which
2892   // contains copies of aggregates which are passed by value.
2893
2894   // Assign locations to all of the outgoing arguments.
2895   SmallVector<CCValAssign, 16> ArgLocs;
2896   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2897                  getTargetMachine(), ArgLocs, *DAG.getContext());
2898
2899   // Reserve space for the linkage area on the stack.
2900   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
2901
2902   if (isVarArg) {
2903     // Handle fixed and variable vector arguments differently.
2904     // Fixed vector arguments go into registers as long as registers are
2905     // available. Variable vector arguments always go into memory.
2906     unsigned NumArgs = Outs.size();
2907
2908     for (unsigned i = 0; i != NumArgs; ++i) {
2909       MVT ArgVT = Outs[i].VT;
2910       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2911       bool Result;
2912
2913       if (Outs[i].IsFixed) {
2914         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2915                              CCInfo);
2916       } else {
2917         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2918                                     ArgFlags, CCInfo);
2919       }
2920
2921       if (Result) {
2922 #ifndef NDEBUG
2923         errs() << "Call operand #" << i << " has unhandled type "
2924              << EVT(ArgVT).getEVTString() << "\n";
2925 #endif
2926         llvm_unreachable(0);
2927       }
2928     }
2929   } else {
2930     // All arguments are treated the same.
2931     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2932   }
2933
2934   // Assign locations to all of the outgoing aggregate by value arguments.
2935   SmallVector<CCValAssign, 16> ByValArgLocs;
2936   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2937                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
2938
2939   // Reserve stack space for the allocations in CCInfo.
2940   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2941
2942   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2943
2944   // Size of the linkage area, parameter list area and the part of the local
2945   // space variable where copies of aggregates which are passed by value are
2946   // stored.
2947   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2948
2949   // Calculate by how many bytes the stack has to be adjusted in case of tail
2950   // call optimization.
2951   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2952
2953   // Adjust the stack pointer for the new arguments...
2954   // These operations are automatically eliminated by the prolog/epilog pass
2955   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2956   SDValue CallSeqStart = Chain;
2957
2958   // Load the return address and frame pointer so it can be moved somewhere else
2959   // later.
2960   SDValue LROp, FPOp;
2961   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2962                                        dl);
2963
2964   // Set up a copy of the stack pointer for use loading and storing any
2965   // arguments that may not fit in the registers available for argument
2966   // passing.
2967   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2968
2969   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2970   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2971   SmallVector<SDValue, 8> MemOpChains;
2972
2973   bool seenFloatArg = false;
2974   // Walk the register/memloc assignments, inserting copies/loads.
2975   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2976        i != e;
2977        ++i) {
2978     CCValAssign &VA = ArgLocs[i];
2979     SDValue Arg = OutVals[i];
2980     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2981
2982     if (Flags.isByVal()) {
2983       // Argument is an aggregate which is passed by value, thus we need to
2984       // create a copy of it in the local variable space of the current stack
2985       // frame (which is the stack frame of the caller) and pass the address of
2986       // this copy to the callee.
2987       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2988       CCValAssign &ByValVA = ByValArgLocs[j++];
2989       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2990
2991       // Memory reserved in the local variable space of the callers stack frame.
2992       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2993
2994       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2995       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2996
2997       // Create a copy of the argument in the local area of the current
2998       // stack frame.
2999       SDValue MemcpyCall =
3000         CreateCopyOfByValArgument(Arg, PtrOff,
3001                                   CallSeqStart.getNode()->getOperand(0),
3002                                   Flags, DAG, dl);
3003
3004       // This must go outside the CALLSEQ_START..END.
3005       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3006                            CallSeqStart.getNode()->getOperand(1));
3007       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3008                              NewCallSeqStart.getNode());
3009       Chain = CallSeqStart = NewCallSeqStart;
3010
3011       // Pass the address of the aggregate copy on the stack either in a
3012       // physical register or in the parameter list area of the current stack
3013       // frame to the callee.
3014       Arg = PtrOff;
3015     }
3016
3017     if (VA.isRegLoc()) {
3018       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3019       // Put argument in a physical register.
3020       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3021     } else {
3022       // Put argument in the parameter list area of the current stack frame.
3023       assert(VA.isMemLoc());
3024       unsigned LocMemOffset = VA.getLocMemOffset();
3025
3026       if (!isTailCall) {
3027         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3028         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3029
3030         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3031                                            MachinePointerInfo(),
3032                                            false, false, 0));
3033       } else {
3034         // Calculate and remember argument location.
3035         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3036                                  TailCallArguments);
3037       }
3038     }
3039   }
3040
3041   if (!MemOpChains.empty())
3042     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3043                         &MemOpChains[0], MemOpChains.size());
3044
3045   // Set CR6 to true if this is a vararg call with floating args passed in
3046   // registers.
3047   if (isVarArg) {
3048     SDValue SetCR(DAG.getMachineNode(seenFloatArg ? PPC::CRSET : PPC::CRUNSET,
3049                                      dl, MVT::i32), 0);
3050     RegsToPass.push_back(std::make_pair(unsigned(PPC::CR1EQ), SetCR));
3051   }
3052
3053   // Build a sequence of copy-to-reg nodes chained together with token chain
3054   // and flag operands which copy the outgoing args into the appropriate regs.
3055   SDValue InFlag;
3056   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3057     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3058                              RegsToPass[i].second, InFlag);
3059     InFlag = Chain.getValue(1);
3060   }
3061
3062   if (isTailCall)
3063     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3064                     false, TailCallArguments);
3065
3066   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3067                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3068                     Ins, InVals);
3069 }
3070
3071 SDValue
3072 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
3073                                     CallingConv::ID CallConv, bool isVarArg,
3074                                     bool isTailCall,
3075                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3076                                     const SmallVectorImpl<SDValue> &OutVals,
3077                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3078                                     DebugLoc dl, SelectionDAG &DAG,
3079                                     SmallVectorImpl<SDValue> &InVals) const {
3080
3081   unsigned NumOps  = Outs.size();
3082
3083   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3084   bool isPPC64 = PtrVT == MVT::i64;
3085   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3086
3087   MachineFunction &MF = DAG.getMachineFunction();
3088
3089   // Mark this function as potentially containing a function that contains a
3090   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3091   // and restoring the callers stack pointer in this functions epilog. This is
3092   // done because by tail calling the called function might overwrite the value
3093   // in this function's (MF) stack pointer stack slot 0(SP).
3094   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3095       CallConv == CallingConv::Fast)
3096     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3097
3098   unsigned nAltivecParamsAtEnd = 0;
3099
3100   // Count how many bytes are to be pushed on the stack, including the linkage
3101   // area, and parameter passing area.  We start with 24/48 bytes, which is
3102   // prereserved space for [SP][CR][LR][3 x unused].
3103   unsigned NumBytes =
3104     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3105                                          Outs, OutVals,
3106                                          nAltivecParamsAtEnd);
3107
3108   // Calculate by how many bytes the stack has to be adjusted in case of tail
3109   // call optimization.
3110   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3111
3112   // To protect arguments on the stack from being clobbered in a tail call,
3113   // force all the loads to happen before doing any other lowering.
3114   if (isTailCall)
3115     Chain = DAG.getStackArgumentTokenFactor(Chain);
3116
3117   // Adjust the stack pointer for the new arguments...
3118   // These operations are automatically eliminated by the prolog/epilog pass
3119   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3120   SDValue CallSeqStart = Chain;
3121
3122   // Load the return address and frame pointer so it can be move somewhere else
3123   // later.
3124   SDValue LROp, FPOp;
3125   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3126                                        dl);
3127
3128   // Set up a copy of the stack pointer for use loading and storing any
3129   // arguments that may not fit in the registers available for argument
3130   // passing.
3131   SDValue StackPtr;
3132   if (isPPC64)
3133     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3134   else
3135     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3136
3137   // Figure out which arguments are going to go in registers, and which in
3138   // memory.  Also, if this is a vararg function, floating point operations
3139   // must be stored to our stack, and loaded into integer regs as well, if
3140   // any integer regs are available for argument passing.
3141   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3142   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3143
3144   static const unsigned GPR_32[] = {           // 32-bit registers.
3145     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3146     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3147   };
3148   static const unsigned GPR_64[] = {           // 64-bit registers.
3149     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3150     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3151   };
3152   static const unsigned *FPR = GetFPR();
3153
3154   static const unsigned VR[] = {
3155     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3156     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3157   };
3158   const unsigned NumGPRs = array_lengthof(GPR_32);
3159   const unsigned NumFPRs = 13;
3160   const unsigned NumVRs  = array_lengthof(VR);
3161
3162   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3163
3164   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3165   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3166
3167   SmallVector<SDValue, 8> MemOpChains;
3168   for (unsigned i = 0; i != NumOps; ++i) {
3169     SDValue Arg = OutVals[i];
3170     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3171
3172     // PtrOff will be used to store the current argument to the stack if a
3173     // register cannot be found for it.
3174     SDValue PtrOff;
3175
3176     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3177
3178     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3179
3180     // On PPC64, promote integers to 64-bit values.
3181     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3182       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3183       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3184       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3185     }
3186
3187     // FIXME memcpy is used way more than necessary.  Correctness first.
3188     if (Flags.isByVal()) {
3189       unsigned Size = Flags.getByValSize();
3190       if (Size==1 || Size==2) {
3191         // Very small objects are passed right-justified.
3192         // Everything else is passed left-justified.
3193         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3194         if (GPR_idx != NumGPRs) {
3195           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3196                                         MachinePointerInfo(), VT,
3197                                         false, false, 0);
3198           MemOpChains.push_back(Load.getValue(1));
3199           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3200
3201           ArgOffset += PtrByteSize;
3202         } else {
3203           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3204           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3205           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3206                                 CallSeqStart.getNode()->getOperand(0),
3207                                 Flags, DAG, dl);
3208           // This must go outside the CALLSEQ_START..END.
3209           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3210                                CallSeqStart.getNode()->getOperand(1));
3211           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3212                                  NewCallSeqStart.getNode());
3213           Chain = CallSeqStart = NewCallSeqStart;
3214           ArgOffset += PtrByteSize;
3215         }
3216         continue;
3217       }
3218       // Copy entire object into memory.  There are cases where gcc-generated
3219       // code assumes it is there, even if it could be put entirely into
3220       // registers.  (This is not what the doc says.)
3221       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3222                             CallSeqStart.getNode()->getOperand(0),
3223                             Flags, DAG, dl);
3224       // This must go outside the CALLSEQ_START..END.
3225       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3226                            CallSeqStart.getNode()->getOperand(1));
3227       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3228       Chain = CallSeqStart = NewCallSeqStart;
3229       // And copy the pieces of it that fit into registers.
3230       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3231         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3232         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3233         if (GPR_idx != NumGPRs) {
3234           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3235                                      MachinePointerInfo(),
3236                                      false, false, false, 0);
3237           MemOpChains.push_back(Load.getValue(1));
3238           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3239           ArgOffset += PtrByteSize;
3240         } else {
3241           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3242           break;
3243         }
3244       }
3245       continue;
3246     }
3247
3248     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3249     default: llvm_unreachable("Unexpected ValueType for argument!");
3250     case MVT::i32:
3251     case MVT::i64:
3252       if (GPR_idx != NumGPRs) {
3253         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3254       } else {
3255         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3256                          isPPC64, isTailCall, false, MemOpChains,
3257                          TailCallArguments, dl);
3258       }
3259       ArgOffset += PtrByteSize;
3260       break;
3261     case MVT::f32:
3262     case MVT::f64:
3263       if (FPR_idx != NumFPRs) {
3264         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3265
3266         if (isVarArg) {
3267           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3268                                        MachinePointerInfo(), false, false, 0);
3269           MemOpChains.push_back(Store);
3270
3271           // Float varargs are always shadowed in available integer registers
3272           if (GPR_idx != NumGPRs) {
3273             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3274                                        MachinePointerInfo(), false, false,
3275                                        false, 0);
3276             MemOpChains.push_back(Load.getValue(1));
3277             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3278           }
3279           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3280             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3281             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3282             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3283                                        MachinePointerInfo(),
3284                                        false, false, false, 0);
3285             MemOpChains.push_back(Load.getValue(1));
3286             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3287           }
3288         } else {
3289           // If we have any FPRs remaining, we may also have GPRs remaining.
3290           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3291           // GPRs.
3292           if (GPR_idx != NumGPRs)
3293             ++GPR_idx;
3294           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3295               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3296             ++GPR_idx;
3297         }
3298       } else {
3299         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3300                          isPPC64, isTailCall, false, MemOpChains,
3301                          TailCallArguments, dl);
3302       }
3303       if (isPPC64)
3304         ArgOffset += 8;
3305       else
3306         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3307       break;
3308     case MVT::v4f32:
3309     case MVT::v4i32:
3310     case MVT::v8i16:
3311     case MVT::v16i8:
3312       if (isVarArg) {
3313         // These go aligned on the stack, or in the corresponding R registers
3314         // when within range.  The Darwin PPC ABI doc claims they also go in
3315         // V registers; in fact gcc does this only for arguments that are
3316         // prototyped, not for those that match the ...  We do it for all
3317         // arguments, seems to work.
3318         while (ArgOffset % 16 !=0) {
3319           ArgOffset += PtrByteSize;
3320           if (GPR_idx != NumGPRs)
3321             GPR_idx++;
3322         }
3323         // We could elide this store in the case where the object fits
3324         // entirely in R registers.  Maybe later.
3325         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3326                             DAG.getConstant(ArgOffset, PtrVT));
3327         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3328                                      MachinePointerInfo(), false, false, 0);
3329         MemOpChains.push_back(Store);
3330         if (VR_idx != NumVRs) {
3331           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3332                                      MachinePointerInfo(),
3333                                      false, false, false, 0);
3334           MemOpChains.push_back(Load.getValue(1));
3335           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3336         }
3337         ArgOffset += 16;
3338         for (unsigned i=0; i<16; i+=PtrByteSize) {
3339           if (GPR_idx == NumGPRs)
3340             break;
3341           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3342                                   DAG.getConstant(i, PtrVT));
3343           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3344                                      false, false, false, 0);
3345           MemOpChains.push_back(Load.getValue(1));
3346           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3347         }
3348         break;
3349       }
3350
3351       // Non-varargs Altivec params generally go in registers, but have
3352       // stack space allocated at the end.
3353       if (VR_idx != NumVRs) {
3354         // Doesn't have GPR space allocated.
3355         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3356       } else if (nAltivecParamsAtEnd==0) {
3357         // We are emitting Altivec params in order.
3358         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3359                          isPPC64, isTailCall, true, MemOpChains,
3360                          TailCallArguments, dl);
3361         ArgOffset += 16;
3362       }
3363       break;
3364     }
3365   }
3366   // If all Altivec parameters fit in registers, as they usually do,
3367   // they get stack space following the non-Altivec parameters.  We
3368   // don't track this here because nobody below needs it.
3369   // If there are more Altivec parameters than fit in registers emit
3370   // the stores here.
3371   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3372     unsigned j = 0;
3373     // Offset is aligned; skip 1st 12 params which go in V registers.
3374     ArgOffset = ((ArgOffset+15)/16)*16;
3375     ArgOffset += 12*16;
3376     for (unsigned i = 0; i != NumOps; ++i) {
3377       SDValue Arg = OutVals[i];
3378       EVT ArgType = Outs[i].VT;
3379       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3380           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3381         if (++j > NumVRs) {
3382           SDValue PtrOff;
3383           // We are emitting Altivec params in order.
3384           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3385                            isPPC64, isTailCall, true, MemOpChains,
3386                            TailCallArguments, dl);
3387           ArgOffset += 16;
3388         }
3389       }
3390     }
3391   }
3392
3393   if (!MemOpChains.empty())
3394     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3395                         &MemOpChains[0], MemOpChains.size());
3396
3397   // Check if this is an indirect call (MTCTR/BCTRL).
3398   // See PrepareCall() for more information about calls through function
3399   // pointers in the 64-bit SVR4 ABI.
3400   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3401       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3402       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3403       !isBLACompatibleAddress(Callee, DAG)) {
3404     // Load r2 into a virtual register and store it to the TOC save area.
3405     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3406     // TOC save area offset.
3407     SDValue PtrOff = DAG.getIntPtrConstant(40);
3408     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3409     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3410                          false, false, 0);
3411   }
3412
3413   // On Darwin, R12 must contain the address of an indirect callee.  This does
3414   // not mean the MTCTR instruction must use R12; it's easier to model this as
3415   // an extra parameter, so do that.
3416   if (!isTailCall &&
3417       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3418       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3419       !isBLACompatibleAddress(Callee, DAG))
3420     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3421                                                    PPC::R12), Callee));
3422
3423   // Build a sequence of copy-to-reg nodes chained together with token chain
3424   // and flag operands which copy the outgoing args into the appropriate regs.
3425   SDValue InFlag;
3426   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3427     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3428                              RegsToPass[i].second, InFlag);
3429     InFlag = Chain.getValue(1);
3430   }
3431
3432   if (isTailCall)
3433     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3434                     FPOp, true, TailCallArguments);
3435
3436   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3437                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3438                     Ins, InVals);
3439 }
3440
3441 bool
3442 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
3443                                   MachineFunction &MF, bool isVarArg,
3444                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
3445                                   LLVMContext &Context) const {
3446   SmallVector<CCValAssign, 16> RVLocs;
3447   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
3448                  RVLocs, Context);
3449   return CCInfo.CheckReturn(Outs, RetCC_PPC);
3450 }
3451
3452 SDValue
3453 PPCTargetLowering::LowerReturn(SDValue Chain,
3454                                CallingConv::ID CallConv, bool isVarArg,
3455                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3456                                const SmallVectorImpl<SDValue> &OutVals,
3457                                DebugLoc dl, SelectionDAG &DAG) const {
3458
3459   SmallVector<CCValAssign, 16> RVLocs;
3460   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3461                  getTargetMachine(), RVLocs, *DAG.getContext());
3462   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3463
3464   // If this is the first return lowered for this function, add the regs to the
3465   // liveout set for the function.
3466   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3467     for (unsigned i = 0; i != RVLocs.size(); ++i)
3468       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3469   }
3470
3471   SDValue Flag;
3472
3473   // Copy the result values into the output registers.
3474   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3475     CCValAssign &VA = RVLocs[i];
3476     assert(VA.isRegLoc() && "Can only return in registers!");
3477     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3478                              OutVals[i], Flag);
3479     Flag = Chain.getValue(1);
3480   }
3481
3482   if (Flag.getNode())
3483     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3484   else
3485     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3486 }
3487
3488 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3489                                    const PPCSubtarget &Subtarget) const {
3490   // When we pop the dynamic allocation we need to restore the SP link.
3491   DebugLoc dl = Op.getDebugLoc();
3492
3493   // Get the corect type for pointers.
3494   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3495
3496   // Construct the stack pointer operand.
3497   bool isPPC64 = Subtarget.isPPC64();
3498   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3499   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3500
3501   // Get the operands for the STACKRESTORE.
3502   SDValue Chain = Op.getOperand(0);
3503   SDValue SaveSP = Op.getOperand(1);
3504
3505   // Load the old link SP.
3506   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3507                                    MachinePointerInfo(),
3508                                    false, false, false, 0);
3509
3510   // Restore the stack pointer.
3511   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3512
3513   // Store the old link SP.
3514   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3515                       false, false, 0);
3516 }
3517
3518
3519
3520 SDValue
3521 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3522   MachineFunction &MF = DAG.getMachineFunction();
3523   bool isPPC64 = PPCSubTarget.isPPC64();
3524   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3525   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3526
3527   // Get current frame pointer save index.  The users of this index will be
3528   // primarily DYNALLOC instructions.
3529   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3530   int RASI = FI->getReturnAddrSaveIndex();
3531
3532   // If the frame pointer save index hasn't been defined yet.
3533   if (!RASI) {
3534     // Find out what the fix offset of the frame pointer save area.
3535     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
3536     // Allocate the frame index for frame pointer save area.
3537     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3538     // Save the result.
3539     FI->setReturnAddrSaveIndex(RASI);
3540   }
3541   return DAG.getFrameIndex(RASI, PtrVT);
3542 }
3543
3544 SDValue
3545 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3546   MachineFunction &MF = DAG.getMachineFunction();
3547   bool isPPC64 = PPCSubTarget.isPPC64();
3548   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3549   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3550
3551   // Get current frame pointer save index.  The users of this index will be
3552   // primarily DYNALLOC instructions.
3553   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3554   int FPSI = FI->getFramePointerSaveIndex();
3555
3556   // If the frame pointer save index hasn't been defined yet.
3557   if (!FPSI) {
3558     // Find out what the fix offset of the frame pointer save area.
3559     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
3560                                                            isDarwinABI);
3561
3562     // Allocate the frame index for frame pointer save area.
3563     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3564     // Save the result.
3565     FI->setFramePointerSaveIndex(FPSI);
3566   }
3567   return DAG.getFrameIndex(FPSI, PtrVT);
3568 }
3569
3570 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3571                                          SelectionDAG &DAG,
3572                                          const PPCSubtarget &Subtarget) const {
3573   // Get the inputs.
3574   SDValue Chain = Op.getOperand(0);
3575   SDValue Size  = Op.getOperand(1);
3576   DebugLoc dl = Op.getDebugLoc();
3577
3578   // Get the corect type for pointers.
3579   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3580   // Negate the size.
3581   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3582                                   DAG.getConstant(0, PtrVT), Size);
3583   // Construct a node for the frame pointer save index.
3584   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3585   // Build a DYNALLOC node.
3586   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3587   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3588   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3589 }
3590
3591 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3592 /// possible.
3593 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3594   // Not FP? Not a fsel.
3595   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3596       !Op.getOperand(2).getValueType().isFloatingPoint())
3597     return Op;
3598
3599   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3600
3601   // Cannot handle SETEQ/SETNE.
3602   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3603
3604   EVT ResVT = Op.getValueType();
3605   EVT CmpVT = Op.getOperand(0).getValueType();
3606   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3607   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3608   DebugLoc dl = Op.getDebugLoc();
3609
3610   // If the RHS of the comparison is a 0.0, we don't need to do the
3611   // subtraction at all.
3612   if (isFloatingPointZero(RHS))
3613     switch (CC) {
3614     default: break;       // SETUO etc aren't handled by fsel.
3615     case ISD::SETULT:
3616     case ISD::SETLT:
3617       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3618     case ISD::SETOGE:
3619     case ISD::SETGE:
3620       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3621         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3622       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3623     case ISD::SETUGT:
3624     case ISD::SETGT:
3625       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3626     case ISD::SETOLE:
3627     case ISD::SETLE:
3628       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3629         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3630       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3631                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3632     }
3633
3634   SDValue Cmp;
3635   switch (CC) {
3636   default: break;       // SETUO etc aren't handled by fsel.
3637   case ISD::SETULT:
3638   case ISD::SETLT:
3639     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3640     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3641       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3642       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3643   case ISD::SETOGE:
3644   case ISD::SETGE:
3645     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3646     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3647       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3648       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3649   case ISD::SETUGT:
3650   case ISD::SETGT:
3651     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3652     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3653       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3654       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3655   case ISD::SETOLE:
3656   case ISD::SETLE:
3657     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3658     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3659       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3660       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3661   }
3662   return Op;
3663 }
3664
3665 // FIXME: Split this code up when LegalizeDAGTypes lands.
3666 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3667                                            DebugLoc dl) const {
3668   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3669   SDValue Src = Op.getOperand(0);
3670   if (Src.getValueType() == MVT::f32)
3671     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3672
3673   SDValue Tmp;
3674   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3675   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3676   case MVT::i32:
3677     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3678                                                          PPCISD::FCTIDZ,
3679                       dl, MVT::f64, Src);
3680     break;
3681   case MVT::i64:
3682     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3683     break;
3684   }
3685
3686   // Convert the FP value to an int value through memory.
3687   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3688
3689   // Emit a store to the stack slot.
3690   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3691                                MachinePointerInfo(), false, false, 0);
3692
3693   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3694   // add in a bias.
3695   if (Op.getValueType() == MVT::i32)
3696     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3697                         DAG.getConstant(4, FIPtr.getValueType()));
3698   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3699                      false, false, false, 0);
3700 }
3701
3702 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3703                                            SelectionDAG &DAG) const {
3704   DebugLoc dl = Op.getDebugLoc();
3705   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3706   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3707     return SDValue();
3708
3709   if (Op.getOperand(0).getValueType() == MVT::i64) {
3710     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
3711     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3712     if (Op.getValueType() == MVT::f32)
3713       FP = DAG.getNode(ISD::FP_ROUND, dl,
3714                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3715     return FP;
3716   }
3717
3718   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3719          "Unhandled SINT_TO_FP type in custom expander!");
3720   // Since we only generate this in 64-bit mode, we can take advantage of
3721   // 64-bit registers.  In particular, sign extend the input value into the
3722   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3723   // then lfd it and fcfid it.
3724   MachineFunction &MF = DAG.getMachineFunction();
3725   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3726   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3727   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3728   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3729
3730   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3731                                 Op.getOperand(0));
3732
3733   // STD the extended value into the stack slot.
3734   MachineMemOperand *MMO =
3735     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3736                             MachineMemOperand::MOStore, 8, 8);
3737   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3738   SDValue Store =
3739     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3740                             Ops, 4, MVT::i64, MMO);
3741   // Load the value as a double.
3742   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3743                            false, false, false, 0);
3744
3745   // FCFID it and return it.
3746   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3747   if (Op.getValueType() == MVT::f32)
3748     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3749   return FP;
3750 }
3751
3752 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3753                                             SelectionDAG &DAG) const {
3754   DebugLoc dl = Op.getDebugLoc();
3755   /*
3756    The rounding mode is in bits 30:31 of FPSR, and has the following
3757    settings:
3758      00 Round to nearest
3759      01 Round to 0
3760      10 Round to +inf
3761      11 Round to -inf
3762
3763   FLT_ROUNDS, on the other hand, expects the following:
3764     -1 Undefined
3765      0 Round to 0
3766      1 Round to nearest
3767      2 Round to +inf
3768      3 Round to -inf
3769
3770   To perform the conversion, we do:
3771     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3772   */
3773
3774   MachineFunction &MF = DAG.getMachineFunction();
3775   EVT VT = Op.getValueType();
3776   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3777   std::vector<EVT> NodeTys;
3778   SDValue MFFSreg, InFlag;
3779
3780   // Save FP Control Word to register
3781   NodeTys.push_back(MVT::f64);    // return register
3782   NodeTys.push_back(MVT::Glue);   // unused in this context
3783   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3784
3785   // Save FP register to stack slot
3786   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3787   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3788   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3789                                StackSlot, MachinePointerInfo(), false, false,0);
3790
3791   // Load FP Control Word from low 32 bits of stack slot.
3792   SDValue Four = DAG.getConstant(4, PtrVT);
3793   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3794   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3795                             false, false, false, 0);
3796
3797   // Transform as necessary
3798   SDValue CWD1 =
3799     DAG.getNode(ISD::AND, dl, MVT::i32,
3800                 CWD, DAG.getConstant(3, MVT::i32));
3801   SDValue CWD2 =
3802     DAG.getNode(ISD::SRL, dl, MVT::i32,
3803                 DAG.getNode(ISD::AND, dl, MVT::i32,
3804                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3805                                         CWD, DAG.getConstant(3, MVT::i32)),
3806                             DAG.getConstant(3, MVT::i32)),
3807                 DAG.getConstant(1, MVT::i32));
3808
3809   SDValue RetVal =
3810     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3811
3812   return DAG.getNode((VT.getSizeInBits() < 16 ?
3813                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3814 }
3815
3816 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3817   EVT VT = Op.getValueType();
3818   unsigned BitWidth = VT.getSizeInBits();
3819   DebugLoc dl = Op.getDebugLoc();
3820   assert(Op.getNumOperands() == 3 &&
3821          VT == Op.getOperand(1).getValueType() &&
3822          "Unexpected SHL!");
3823
3824   // Expand into a bunch of logical ops.  Note that these ops
3825   // depend on the PPC behavior for oversized shift amounts.
3826   SDValue Lo = Op.getOperand(0);
3827   SDValue Hi = Op.getOperand(1);
3828   SDValue Amt = Op.getOperand(2);
3829   EVT AmtVT = Amt.getValueType();
3830
3831   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3832                              DAG.getConstant(BitWidth, AmtVT), Amt);
3833   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3834   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3835   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3836   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3837                              DAG.getConstant(-BitWidth, AmtVT));
3838   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3839   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3840   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3841   SDValue OutOps[] = { OutLo, OutHi };
3842   return DAG.getMergeValues(OutOps, 2, dl);
3843 }
3844
3845 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3846   EVT VT = Op.getValueType();
3847   DebugLoc dl = Op.getDebugLoc();
3848   unsigned BitWidth = VT.getSizeInBits();
3849   assert(Op.getNumOperands() == 3 &&
3850          VT == Op.getOperand(1).getValueType() &&
3851          "Unexpected SRL!");
3852
3853   // Expand into a bunch of logical ops.  Note that these ops
3854   // depend on the PPC behavior for oversized shift amounts.
3855   SDValue Lo = Op.getOperand(0);
3856   SDValue Hi = Op.getOperand(1);
3857   SDValue Amt = Op.getOperand(2);
3858   EVT AmtVT = Amt.getValueType();
3859
3860   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3861                              DAG.getConstant(BitWidth, AmtVT), Amt);
3862   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3863   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3864   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3865   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3866                              DAG.getConstant(-BitWidth, AmtVT));
3867   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3868   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3869   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3870   SDValue OutOps[] = { OutLo, OutHi };
3871   return DAG.getMergeValues(OutOps, 2, dl);
3872 }
3873
3874 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3875   DebugLoc dl = Op.getDebugLoc();
3876   EVT VT = Op.getValueType();
3877   unsigned BitWidth = VT.getSizeInBits();
3878   assert(Op.getNumOperands() == 3 &&
3879          VT == Op.getOperand(1).getValueType() &&
3880          "Unexpected SRA!");
3881
3882   // Expand into a bunch of logical ops, followed by a select_cc.
3883   SDValue Lo = Op.getOperand(0);
3884   SDValue Hi = Op.getOperand(1);
3885   SDValue Amt = Op.getOperand(2);
3886   EVT AmtVT = Amt.getValueType();
3887
3888   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3889                              DAG.getConstant(BitWidth, AmtVT), Amt);
3890   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3891   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3892   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3893   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3894                              DAG.getConstant(-BitWidth, AmtVT));
3895   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3896   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3897   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3898                                   Tmp4, Tmp6, ISD::SETLE);
3899   SDValue OutOps[] = { OutLo, OutHi };
3900   return DAG.getMergeValues(OutOps, 2, dl);
3901 }
3902
3903 //===----------------------------------------------------------------------===//
3904 // Vector related lowering.
3905 //
3906
3907 /// BuildSplatI - Build a canonical splati of Val with an element size of
3908 /// SplatSize.  Cast the result to VT.
3909 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3910                              SelectionDAG &DAG, DebugLoc dl) {
3911   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3912
3913   static const EVT VTys[] = { // canonical VT to use for each size.
3914     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3915   };
3916
3917   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3918
3919   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3920   if (Val == -1)
3921     SplatSize = 1;
3922
3923   EVT CanonicalVT = VTys[SplatSize-1];
3924
3925   // Build a canonical splat for this value.
3926   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3927   SmallVector<SDValue, 8> Ops;
3928   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3929   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3930                               &Ops[0], Ops.size());
3931   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
3932 }
3933
3934 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3935 /// specified intrinsic ID.
3936 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3937                                 SelectionDAG &DAG, DebugLoc dl,
3938                                 EVT DestVT = MVT::Other) {
3939   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3940   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3941                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3942 }
3943
3944 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3945 /// specified intrinsic ID.
3946 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3947                                 SDValue Op2, SelectionDAG &DAG,
3948                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3949   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3950   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3951                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3952 }
3953
3954
3955 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3956 /// amount.  The result has the specified value type.
3957 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3958                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3959   // Force LHS/RHS to be the right type.
3960   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
3961   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
3962
3963   int Ops[16];
3964   for (unsigned i = 0; i != 16; ++i)
3965     Ops[i] = i + Amt;
3966   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3967   return DAG.getNode(ISD::BITCAST, dl, VT, T);
3968 }
3969
3970 // If this is a case we can't handle, return null and let the default
3971 // expansion code take care of it.  If we CAN select this case, and if it
3972 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3973 // this case more efficiently than a constant pool load, lower it to the
3974 // sequence of ops that should be used.
3975 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3976                                              SelectionDAG &DAG) const {
3977   DebugLoc dl = Op.getDebugLoc();
3978   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3979   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3980
3981   // Check if this is a splat of a constant value.
3982   APInt APSplatBits, APSplatUndef;
3983   unsigned SplatBitSize;
3984   bool HasAnyUndefs;
3985   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3986                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3987     return SDValue();
3988
3989   unsigned SplatBits = APSplatBits.getZExtValue();
3990   unsigned SplatUndef = APSplatUndef.getZExtValue();
3991   unsigned SplatSize = SplatBitSize / 8;
3992
3993   // First, handle single instruction cases.
3994
3995   // All zeros?
3996   if (SplatBits == 0) {
3997     // Canonicalize all zero vectors to be v4i32.
3998     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3999       SDValue Z = DAG.getConstant(0, MVT::i32);
4000       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
4001       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
4002     }
4003     return Op;
4004   }
4005
4006   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
4007   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
4008                     (32-SplatBitSize));
4009   if (SextVal >= -16 && SextVal <= 15)
4010     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
4011
4012
4013   // Two instruction sequences.
4014
4015   // If this value is in the range [-32,30] and is even, use:
4016   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4017   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4018     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4019     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4020     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4021   }
4022
4023   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4024   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4025   // for fneg/fabs.
4026   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4027     // Make -1 and vspltisw -1:
4028     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4029
4030     // Make the VSLW intrinsic, computing 0x8000_0000.
4031     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4032                                    OnesV, DAG, dl);
4033
4034     // xor by OnesV to invert it.
4035     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4036     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4037   }
4038
4039   // Check to see if this is a wide variety of vsplti*, binop self cases.
4040   static const signed char SplatCsts[] = {
4041     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4042     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4043   };
4044
4045   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4046     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4047     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4048     int i = SplatCsts[idx];
4049
4050     // Figure out what shift amount will be used by altivec if shifted by i in
4051     // this splat size.
4052     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4053
4054     // vsplti + shl self.
4055     if (SextVal == (i << (int)TypeShiftAmt)) {
4056       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4057       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4058         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4059         Intrinsic::ppc_altivec_vslw
4060       };
4061       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4062       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4063     }
4064
4065     // vsplti + srl self.
4066     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4067       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4068       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4069         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4070         Intrinsic::ppc_altivec_vsrw
4071       };
4072       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4073       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4074     }
4075
4076     // vsplti + sra self.
4077     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4078       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4079       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4080         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4081         Intrinsic::ppc_altivec_vsraw
4082       };
4083       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4084       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4085     }
4086
4087     // vsplti + rol self.
4088     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4089                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4090       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4091       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4092         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4093         Intrinsic::ppc_altivec_vrlw
4094       };
4095       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4096       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4097     }
4098
4099     // t = vsplti c, result = vsldoi t, t, 1
4100     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
4101       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4102       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4103     }
4104     // t = vsplti c, result = vsldoi t, t, 2
4105     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
4106       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4107       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4108     }
4109     // t = vsplti c, result = vsldoi t, t, 3
4110     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4111       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4112       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4113     }
4114   }
4115
4116   // Three instruction sequences.
4117
4118   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4119   if (SextVal >= 0 && SextVal <= 31) {
4120     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4121     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4122     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4123     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4124   }
4125   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4126   if (SextVal >= -31 && SextVal <= 0) {
4127     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4128     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4129     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4130     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4131   }
4132
4133   return SDValue();
4134 }
4135
4136 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4137 /// the specified operations to build the shuffle.
4138 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4139                                       SDValue RHS, SelectionDAG &DAG,
4140                                       DebugLoc dl) {
4141   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4142   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4143   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4144
4145   enum {
4146     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4147     OP_VMRGHW,
4148     OP_VMRGLW,
4149     OP_VSPLTISW0,
4150     OP_VSPLTISW1,
4151     OP_VSPLTISW2,
4152     OP_VSPLTISW3,
4153     OP_VSLDOI4,
4154     OP_VSLDOI8,
4155     OP_VSLDOI12
4156   };
4157
4158   if (OpNum == OP_COPY) {
4159     if (LHSID == (1*9+2)*9+3) return LHS;
4160     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4161     return RHS;
4162   }
4163
4164   SDValue OpLHS, OpRHS;
4165   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4166   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4167
4168   int ShufIdxs[16];
4169   switch (OpNum) {
4170   default: llvm_unreachable("Unknown i32 permute!");
4171   case OP_VMRGHW:
4172     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4173     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4174     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4175     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4176     break;
4177   case OP_VMRGLW:
4178     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4179     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4180     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4181     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4182     break;
4183   case OP_VSPLTISW0:
4184     for (unsigned i = 0; i != 16; ++i)
4185       ShufIdxs[i] = (i&3)+0;
4186     break;
4187   case OP_VSPLTISW1:
4188     for (unsigned i = 0; i != 16; ++i)
4189       ShufIdxs[i] = (i&3)+4;
4190     break;
4191   case OP_VSPLTISW2:
4192     for (unsigned i = 0; i != 16; ++i)
4193       ShufIdxs[i] = (i&3)+8;
4194     break;
4195   case OP_VSPLTISW3:
4196     for (unsigned i = 0; i != 16; ++i)
4197       ShufIdxs[i] = (i&3)+12;
4198     break;
4199   case OP_VSLDOI4:
4200     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4201   case OP_VSLDOI8:
4202     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4203   case OP_VSLDOI12:
4204     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4205   }
4206   EVT VT = OpLHS.getValueType();
4207   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4208   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4209   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4210   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4211 }
4212
4213 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4214 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4215 /// return the code it can be lowered into.  Worst case, it can always be
4216 /// lowered into a vperm.
4217 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4218                                                SelectionDAG &DAG) const {
4219   DebugLoc dl = Op.getDebugLoc();
4220   SDValue V1 = Op.getOperand(0);
4221   SDValue V2 = Op.getOperand(1);
4222   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4223   EVT VT = Op.getValueType();
4224
4225   // Cases that are handled by instructions that take permute immediates
4226   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4227   // selected by the instruction selector.
4228   if (V2.getOpcode() == ISD::UNDEF) {
4229     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4230         PPC::isSplatShuffleMask(SVOp, 2) ||
4231         PPC::isSplatShuffleMask(SVOp, 4) ||
4232         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4233         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4234         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4235         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4236         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4237         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4238         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4239         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4240         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4241       return Op;
4242     }
4243   }
4244
4245   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4246   // and produce a fixed permutation.  If any of these match, do not lower to
4247   // VPERM.
4248   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4249       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4250       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4251       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4252       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4253       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4254       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4255       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4256       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4257     return Op;
4258
4259   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4260   // perfect shuffle table to emit an optimal matching sequence.
4261   ArrayRef<int> PermMask = SVOp->getMask();
4262
4263   unsigned PFIndexes[4];
4264   bool isFourElementShuffle = true;
4265   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4266     unsigned EltNo = 8;   // Start out undef.
4267     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4268       if (PermMask[i*4+j] < 0)
4269         continue;   // Undef, ignore it.
4270
4271       unsigned ByteSource = PermMask[i*4+j];
4272       if ((ByteSource & 3) != j) {
4273         isFourElementShuffle = false;
4274         break;
4275       }
4276
4277       if (EltNo == 8) {
4278         EltNo = ByteSource/4;
4279       } else if (EltNo != ByteSource/4) {
4280         isFourElementShuffle = false;
4281         break;
4282       }
4283     }
4284     PFIndexes[i] = EltNo;
4285   }
4286
4287   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4288   // perfect shuffle vector to determine if it is cost effective to do this as
4289   // discrete instructions, or whether we should use a vperm.
4290   if (isFourElementShuffle) {
4291     // Compute the index in the perfect shuffle table.
4292     unsigned PFTableIndex =
4293       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4294
4295     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4296     unsigned Cost  = (PFEntry >> 30);
4297
4298     // Determining when to avoid vperm is tricky.  Many things affect the cost
4299     // of vperm, particularly how many times the perm mask needs to be computed.
4300     // For example, if the perm mask can be hoisted out of a loop or is already
4301     // used (perhaps because there are multiple permutes with the same shuffle
4302     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4303     // the loop requires an extra register.
4304     //
4305     // As a compromise, we only emit discrete instructions if the shuffle can be
4306     // generated in 3 or fewer operations.  When we have loop information
4307     // available, if this block is within a loop, we should avoid using vperm
4308     // for 3-operation perms and use a constant pool load instead.
4309     if (Cost < 3)
4310       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4311   }
4312
4313   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4314   // vector that will get spilled to the constant pool.
4315   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4316
4317   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4318   // that it is in input element units, not in bytes.  Convert now.
4319   EVT EltVT = V1.getValueType().getVectorElementType();
4320   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4321
4322   SmallVector<SDValue, 16> ResultMask;
4323   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4324     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4325
4326     for (unsigned j = 0; j != BytesPerElement; ++j)
4327       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4328                                            MVT::i32));
4329   }
4330
4331   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4332                                     &ResultMask[0], ResultMask.size());
4333   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4334 }
4335
4336 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4337 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4338 /// information about the intrinsic.
4339 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4340                                   bool &isDot) {
4341   unsigned IntrinsicID =
4342     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4343   CompareOpc = -1;
4344   isDot = false;
4345   switch (IntrinsicID) {
4346   default: return false;
4347     // Comparison predicates.
4348   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4349   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4350   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4351   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4352   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4353   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4354   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4355   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4356   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4357   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4358   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4359   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4360   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4361
4362     // Normal Comparisons.
4363   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4364   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4365   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4366   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4367   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4368   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4369   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4370   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4371   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4372   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4373   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4374   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4375   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4376   }
4377   return true;
4378 }
4379
4380 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4381 /// lower, do it, otherwise return null.
4382 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4383                                                    SelectionDAG &DAG) const {
4384   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4385   // opcode number of the comparison.
4386   DebugLoc dl = Op.getDebugLoc();
4387   int CompareOpc;
4388   bool isDot;
4389   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4390     return SDValue();    // Don't custom lower most intrinsics.
4391
4392   // If this is a non-dot comparison, make the VCMP node and we are done.
4393   if (!isDot) {
4394     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4395                               Op.getOperand(1), Op.getOperand(2),
4396                               DAG.getConstant(CompareOpc, MVT::i32));
4397     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4398   }
4399
4400   // Create the PPCISD altivec 'dot' comparison node.
4401   SDValue Ops[] = {
4402     Op.getOperand(2),  // LHS
4403     Op.getOperand(3),  // RHS
4404     DAG.getConstant(CompareOpc, MVT::i32)
4405   };
4406   std::vector<EVT> VTs;
4407   VTs.push_back(Op.getOperand(2).getValueType());
4408   VTs.push_back(MVT::Glue);
4409   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4410
4411   // Now that we have the comparison, emit a copy from the CR to a GPR.
4412   // This is flagged to the above dot comparison.
4413   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4414                                 DAG.getRegister(PPC::CR6, MVT::i32),
4415                                 CompNode.getValue(1));
4416
4417   // Unpack the result based on how the target uses it.
4418   unsigned BitNo;   // Bit # of CR6.
4419   bool InvertBit;   // Invert result?
4420   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4421   default:  // Can't happen, don't crash on invalid number though.
4422   case 0:   // Return the value of the EQ bit of CR6.
4423     BitNo = 0; InvertBit = false;
4424     break;
4425   case 1:   // Return the inverted value of the EQ bit of CR6.
4426     BitNo = 0; InvertBit = true;
4427     break;
4428   case 2:   // Return the value of the LT bit of CR6.
4429     BitNo = 2; InvertBit = false;
4430     break;
4431   case 3:   // Return the inverted value of the LT bit of CR6.
4432     BitNo = 2; InvertBit = true;
4433     break;
4434   }
4435
4436   // Shift the bit into the low position.
4437   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4438                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4439   // Isolate the bit.
4440   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4441                       DAG.getConstant(1, MVT::i32));
4442
4443   // If we are supposed to, toggle the bit.
4444   if (InvertBit)
4445     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4446                         DAG.getConstant(1, MVT::i32));
4447   return Flags;
4448 }
4449
4450 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4451                                                    SelectionDAG &DAG) const {
4452   DebugLoc dl = Op.getDebugLoc();
4453   // Create a stack slot that is 16-byte aligned.
4454   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4455   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4456   EVT PtrVT = getPointerTy();
4457   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4458
4459   // Store the input value into Value#0 of the stack slot.
4460   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4461                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4462                                false, false, 0);
4463   // Load it out.
4464   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4465                      false, false, false, 0);
4466 }
4467
4468 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4469   DebugLoc dl = Op.getDebugLoc();
4470   if (Op.getValueType() == MVT::v4i32) {
4471     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4472
4473     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4474     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4475
4476     SDValue RHSSwap =   // = vrlw RHS, 16
4477       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4478
4479     // Shrinkify inputs to v8i16.
4480     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4481     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4482     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4483
4484     // Low parts multiplied together, generating 32-bit results (we ignore the
4485     // top parts).
4486     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4487                                         LHS, RHS, DAG, dl, MVT::v4i32);
4488
4489     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4490                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4491     // Shift the high parts up 16 bits.
4492     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4493                               Neg16, DAG, dl);
4494     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4495   } else if (Op.getValueType() == MVT::v8i16) {
4496     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4497
4498     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4499
4500     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4501                             LHS, RHS, Zero, DAG, dl);
4502   } else if (Op.getValueType() == MVT::v16i8) {
4503     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4504
4505     // Multiply the even 8-bit parts, producing 16-bit sums.
4506     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4507                                            LHS, RHS, DAG, dl, MVT::v8i16);
4508     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
4509
4510     // Multiply the odd 8-bit parts, producing 16-bit sums.
4511     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4512                                           LHS, RHS, DAG, dl, MVT::v8i16);
4513     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
4514
4515     // Merge the results together.
4516     int Ops[16];
4517     for (unsigned i = 0; i != 8; ++i) {
4518       Ops[i*2  ] = 2*i+1;
4519       Ops[i*2+1] = 2*i+1+16;
4520     }
4521     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4522   } else {
4523     llvm_unreachable("Unknown mul to lower!");
4524   }
4525 }
4526
4527 /// LowerOperation - Provide custom lowering hooks for some operations.
4528 ///
4529 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4530   switch (Op.getOpcode()) {
4531   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4532   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4533   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4534   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4535   case ISD::GlobalTLSAddress:   llvm_unreachable("TLS not implemented for PPC");
4536   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4537   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4538   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
4539   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
4540   case ISD::VASTART:
4541     return LowerVASTART(Op, DAG, PPCSubTarget);
4542
4543   case ISD::VAARG:
4544     return LowerVAARG(Op, DAG, PPCSubTarget);
4545
4546   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4547   case ISD::DYNAMIC_STACKALLOC:
4548     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4549
4550   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4551   case ISD::FP_TO_UINT:
4552   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4553                                                        Op.getDebugLoc());
4554   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4555   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4556
4557   // Lower 64-bit shifts.
4558   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4559   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4560   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4561
4562   // Vector-related lowering.
4563   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4564   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4565   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4566   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4567   case ISD::MUL:                return LowerMUL(Op, DAG);
4568
4569   // Frame & Return address.
4570   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4571   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4572   }
4573 }
4574
4575 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4576                                            SmallVectorImpl<SDValue>&Results,
4577                                            SelectionDAG &DAG) const {
4578   const TargetMachine &TM = getTargetMachine();
4579   DebugLoc dl = N->getDebugLoc();
4580   switch (N->getOpcode()) {
4581   default:
4582     llvm_unreachable("Do not know how to custom type legalize this operation!");
4583   case ISD::VAARG: {
4584     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
4585         || TM.getSubtarget<PPCSubtarget>().isPPC64())
4586       return;
4587
4588     EVT VT = N->getValueType(0);
4589
4590     if (VT == MVT::i64) {
4591       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
4592
4593       Results.push_back(NewNode);
4594       Results.push_back(NewNode.getValue(1));
4595     }
4596     return;
4597   }
4598   case ISD::FP_ROUND_INREG: {
4599     assert(N->getValueType(0) == MVT::ppcf128);
4600     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4601     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4602                              MVT::f64, N->getOperand(0),
4603                              DAG.getIntPtrConstant(0));
4604     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4605                              MVT::f64, N->getOperand(0),
4606                              DAG.getIntPtrConstant(1));
4607
4608     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4609     // of the long double, and puts FPSCR back the way it was.  We do not
4610     // actually model FPSCR.
4611     std::vector<EVT> NodeTys;
4612     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4613
4614     NodeTys.push_back(MVT::f64);   // Return register
4615     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
4616     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4617     MFFSreg = Result.getValue(0);
4618     InFlag = Result.getValue(1);
4619
4620     NodeTys.clear();
4621     NodeTys.push_back(MVT::Glue);   // Returns a flag
4622     Ops[0] = DAG.getConstant(31, MVT::i32);
4623     Ops[1] = InFlag;
4624     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4625     InFlag = Result.getValue(0);
4626
4627     NodeTys.clear();
4628     NodeTys.push_back(MVT::Glue);   // Returns a flag
4629     Ops[0] = DAG.getConstant(30, MVT::i32);
4630     Ops[1] = InFlag;
4631     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4632     InFlag = Result.getValue(0);
4633
4634     NodeTys.clear();
4635     NodeTys.push_back(MVT::f64);    // result of add
4636     NodeTys.push_back(MVT::Glue);   // Returns a flag
4637     Ops[0] = Lo;
4638     Ops[1] = Hi;
4639     Ops[2] = InFlag;
4640     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4641     FPreg = Result.getValue(0);
4642     InFlag = Result.getValue(1);
4643
4644     NodeTys.clear();
4645     NodeTys.push_back(MVT::f64);
4646     Ops[0] = DAG.getConstant(1, MVT::i32);
4647     Ops[1] = MFFSreg;
4648     Ops[2] = FPreg;
4649     Ops[3] = InFlag;
4650     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4651     FPreg = Result.getValue(0);
4652
4653     // We know the low half is about to be thrown away, so just use something
4654     // convenient.
4655     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4656                                 FPreg, FPreg));
4657     return;
4658   }
4659   case ISD::FP_TO_SINT:
4660     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4661     return;
4662   }
4663 }
4664
4665
4666 //===----------------------------------------------------------------------===//
4667 //  Other Lowering Code
4668 //===----------------------------------------------------------------------===//
4669
4670 MachineBasicBlock *
4671 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4672                                     bool is64bit, unsigned BinOpcode) const {
4673   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4674   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4675
4676   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4677   MachineFunction *F = BB->getParent();
4678   MachineFunction::iterator It = BB;
4679   ++It;
4680
4681   unsigned dest = MI->getOperand(0).getReg();
4682   unsigned ptrA = MI->getOperand(1).getReg();
4683   unsigned ptrB = MI->getOperand(2).getReg();
4684   unsigned incr = MI->getOperand(3).getReg();
4685   DebugLoc dl = MI->getDebugLoc();
4686
4687   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4688   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4689   F->insert(It, loopMBB);
4690   F->insert(It, exitMBB);
4691   exitMBB->splice(exitMBB->begin(), BB,
4692                   llvm::next(MachineBasicBlock::iterator(MI)),
4693                   BB->end());
4694   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4695
4696   MachineRegisterInfo &RegInfo = F->getRegInfo();
4697   unsigned TmpReg = (!BinOpcode) ? incr :
4698     RegInfo.createVirtualRegister(
4699        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4700                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4701
4702   //  thisMBB:
4703   //   ...
4704   //   fallthrough --> loopMBB
4705   BB->addSuccessor(loopMBB);
4706
4707   //  loopMBB:
4708   //   l[wd]arx dest, ptr
4709   //   add r0, dest, incr
4710   //   st[wd]cx. r0, ptr
4711   //   bne- loopMBB
4712   //   fallthrough --> exitMBB
4713   BB = loopMBB;
4714   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4715     .addReg(ptrA).addReg(ptrB);
4716   if (BinOpcode)
4717     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4718   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4719     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4720   BuildMI(BB, dl, TII->get(PPC::BCC))
4721     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4722   BB->addSuccessor(loopMBB);
4723   BB->addSuccessor(exitMBB);
4724
4725   //  exitMBB:
4726   //   ...
4727   BB = exitMBB;
4728   return BB;
4729 }
4730
4731 MachineBasicBlock *
4732 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4733                                             MachineBasicBlock *BB,
4734                                             bool is8bit,    // operation
4735                                             unsigned BinOpcode) const {
4736   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4737   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4738   // In 64 bit mode we have to use 64 bits for addresses, even though the
4739   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4740   // registers without caring whether they're 32 or 64, but here we're
4741   // doing actual arithmetic on the addresses.
4742   bool is64bit = PPCSubTarget.isPPC64();
4743   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
4744
4745   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4746   MachineFunction *F = BB->getParent();
4747   MachineFunction::iterator It = BB;
4748   ++It;
4749
4750   unsigned dest = MI->getOperand(0).getReg();
4751   unsigned ptrA = MI->getOperand(1).getReg();
4752   unsigned ptrB = MI->getOperand(2).getReg();
4753   unsigned incr = MI->getOperand(3).getReg();
4754   DebugLoc dl = MI->getDebugLoc();
4755
4756   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4757   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4758   F->insert(It, loopMBB);
4759   F->insert(It, exitMBB);
4760   exitMBB->splice(exitMBB->begin(), BB,
4761                   llvm::next(MachineBasicBlock::iterator(MI)),
4762                   BB->end());
4763   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4764
4765   MachineRegisterInfo &RegInfo = F->getRegInfo();
4766   const TargetRegisterClass *RC =
4767     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4768               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4769   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4770   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4771   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4772   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4773   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4774   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4775   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4776   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4777   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4778   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4779   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4780   unsigned Ptr1Reg;
4781   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4782
4783   //  thisMBB:
4784   //   ...
4785   //   fallthrough --> loopMBB
4786   BB->addSuccessor(loopMBB);
4787
4788   // The 4-byte load must be aligned, while a char or short may be
4789   // anywhere in the word.  Hence all this nasty bookkeeping code.
4790   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4791   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4792   //   xori shift, shift1, 24 [16]
4793   //   rlwinm ptr, ptr1, 0, 0, 29
4794   //   slw incr2, incr, shift
4795   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4796   //   slw mask, mask2, shift
4797   //  loopMBB:
4798   //   lwarx tmpDest, ptr
4799   //   add tmp, tmpDest, incr2
4800   //   andc tmp2, tmpDest, mask
4801   //   and tmp3, tmp, mask
4802   //   or tmp4, tmp3, tmp2
4803   //   stwcx. tmp4, ptr
4804   //   bne- loopMBB
4805   //   fallthrough --> exitMBB
4806   //   srw dest, tmpDest, shift
4807   if (ptrA != ZeroReg) {
4808     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4809     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4810       .addReg(ptrA).addReg(ptrB);
4811   } else {
4812     Ptr1Reg = ptrB;
4813   }
4814   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4815       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4816   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4817       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4818   if (is64bit)
4819     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4820       .addReg(Ptr1Reg).addImm(0).addImm(61);
4821   else
4822     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4823       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4824   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4825       .addReg(incr).addReg(ShiftReg);
4826   if (is8bit)
4827     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4828   else {
4829     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4830     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4831   }
4832   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4833       .addReg(Mask2Reg).addReg(ShiftReg);
4834
4835   BB = loopMBB;
4836   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4837     .addReg(ZeroReg).addReg(PtrReg);
4838   if (BinOpcode)
4839     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4840       .addReg(Incr2Reg).addReg(TmpDestReg);
4841   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4842     .addReg(TmpDestReg).addReg(MaskReg);
4843   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4844     .addReg(TmpReg).addReg(MaskReg);
4845   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4846     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4847   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4848     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
4849   BuildMI(BB, dl, TII->get(PPC::BCC))
4850     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4851   BB->addSuccessor(loopMBB);
4852   BB->addSuccessor(exitMBB);
4853
4854   //  exitMBB:
4855   //   ...
4856   BB = exitMBB;
4857   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
4858     .addReg(ShiftReg);
4859   return BB;
4860 }
4861
4862 MachineBasicBlock *
4863 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4864                                                MachineBasicBlock *BB) const {
4865   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4866
4867   // To "insert" these instructions we actually have to insert their
4868   // control-flow patterns.
4869   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4870   MachineFunction::iterator It = BB;
4871   ++It;
4872
4873   MachineFunction *F = BB->getParent();
4874
4875   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4876       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4877       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4878       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4879       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4880
4881     // The incoming instruction knows the destination vreg to set, the
4882     // condition code register to branch on, the true/false values to
4883     // select between, and a branch opcode to use.
4884
4885     //  thisMBB:
4886     //  ...
4887     //   TrueVal = ...
4888     //   cmpTY ccX, r1, r2
4889     //   bCC copy1MBB
4890     //   fallthrough --> copy0MBB
4891     MachineBasicBlock *thisMBB = BB;
4892     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4893     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4894     unsigned SelectPred = MI->getOperand(4).getImm();
4895     DebugLoc dl = MI->getDebugLoc();
4896     F->insert(It, copy0MBB);
4897     F->insert(It, sinkMBB);
4898
4899     // Transfer the remainder of BB and its successor edges to sinkMBB.
4900     sinkMBB->splice(sinkMBB->begin(), BB,
4901                     llvm::next(MachineBasicBlock::iterator(MI)),
4902                     BB->end());
4903     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4904
4905     // Next, add the true and fallthrough blocks as its successors.
4906     BB->addSuccessor(copy0MBB);
4907     BB->addSuccessor(sinkMBB);
4908
4909     BuildMI(BB, dl, TII->get(PPC::BCC))
4910       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4911
4912     //  copy0MBB:
4913     //   %FalseValue = ...
4914     //   # fallthrough to sinkMBB
4915     BB = copy0MBB;
4916
4917     // Update machine-CFG edges
4918     BB->addSuccessor(sinkMBB);
4919
4920     //  sinkMBB:
4921     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4922     //  ...
4923     BB = sinkMBB;
4924     BuildMI(*BB, BB->begin(), dl,
4925             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4926       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4927       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4928   }
4929   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4930     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4931   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4932     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4933   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4934     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4935   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4936     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4937
4938   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4939     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4940   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4941     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4942   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4943     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4944   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4945     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4946
4947   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4948     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4949   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4950     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4951   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4952     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4953   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4954     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4955
4956   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4957     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4958   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4959     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4960   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4961     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4962   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4963     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4964
4965   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4966     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4967   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4968     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4969   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4970     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4971   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4972     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4973
4974   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4975     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4976   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4977     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4978   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4979     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4980   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4981     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4982
4983   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4984     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4985   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4986     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4987   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4988     BB = EmitAtomicBinary(MI, BB, false, 0);
4989   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4990     BB = EmitAtomicBinary(MI, BB, true, 0);
4991
4992   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4993            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4994     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4995
4996     unsigned dest   = MI->getOperand(0).getReg();
4997     unsigned ptrA   = MI->getOperand(1).getReg();
4998     unsigned ptrB   = MI->getOperand(2).getReg();
4999     unsigned oldval = MI->getOperand(3).getReg();
5000     unsigned newval = MI->getOperand(4).getReg();
5001     DebugLoc dl     = MI->getDebugLoc();
5002
5003     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5004     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5005     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5006     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5007     F->insert(It, loop1MBB);
5008     F->insert(It, loop2MBB);
5009     F->insert(It, midMBB);
5010     F->insert(It, exitMBB);
5011     exitMBB->splice(exitMBB->begin(), BB,
5012                     llvm::next(MachineBasicBlock::iterator(MI)),
5013                     BB->end());
5014     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5015
5016     //  thisMBB:
5017     //   ...
5018     //   fallthrough --> loopMBB
5019     BB->addSuccessor(loop1MBB);
5020
5021     // loop1MBB:
5022     //   l[wd]arx dest, ptr
5023     //   cmp[wd] dest, oldval
5024     //   bne- midMBB
5025     // loop2MBB:
5026     //   st[wd]cx. newval, ptr
5027     //   bne- loopMBB
5028     //   b exitBB
5029     // midMBB:
5030     //   st[wd]cx. dest, ptr
5031     // exitBB:
5032     BB = loop1MBB;
5033     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5034       .addReg(ptrA).addReg(ptrB);
5035     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5036       .addReg(oldval).addReg(dest);
5037     BuildMI(BB, dl, TII->get(PPC::BCC))
5038       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5039     BB->addSuccessor(loop2MBB);
5040     BB->addSuccessor(midMBB);
5041
5042     BB = loop2MBB;
5043     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5044       .addReg(newval).addReg(ptrA).addReg(ptrB);
5045     BuildMI(BB, dl, TII->get(PPC::BCC))
5046       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5047     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5048     BB->addSuccessor(loop1MBB);
5049     BB->addSuccessor(exitMBB);
5050
5051     BB = midMBB;
5052     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5053       .addReg(dest).addReg(ptrA).addReg(ptrB);
5054     BB->addSuccessor(exitMBB);
5055
5056     //  exitMBB:
5057     //   ...
5058     BB = exitMBB;
5059   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5060              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5061     // We must use 64-bit registers for addresses when targeting 64-bit,
5062     // since we're actually doing arithmetic on them.  Other registers
5063     // can be 32-bit.
5064     bool is64bit = PPCSubTarget.isPPC64();
5065     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5066
5067     unsigned dest   = MI->getOperand(0).getReg();
5068     unsigned ptrA   = MI->getOperand(1).getReg();
5069     unsigned ptrB   = MI->getOperand(2).getReg();
5070     unsigned oldval = MI->getOperand(3).getReg();
5071     unsigned newval = MI->getOperand(4).getReg();
5072     DebugLoc dl     = MI->getDebugLoc();
5073
5074     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5075     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5076     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5077     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5078     F->insert(It, loop1MBB);
5079     F->insert(It, loop2MBB);
5080     F->insert(It, midMBB);
5081     F->insert(It, exitMBB);
5082     exitMBB->splice(exitMBB->begin(), BB,
5083                     llvm::next(MachineBasicBlock::iterator(MI)),
5084                     BB->end());
5085     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5086
5087     MachineRegisterInfo &RegInfo = F->getRegInfo();
5088     const TargetRegisterClass *RC =
5089       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5090                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5091     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5092     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5093     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5094     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5095     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5096     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5097     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5098     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5099     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5100     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5101     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5102     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5103     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5104     unsigned Ptr1Reg;
5105     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5106     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5107     //  thisMBB:
5108     //   ...
5109     //   fallthrough --> loopMBB
5110     BB->addSuccessor(loop1MBB);
5111
5112     // The 4-byte load must be aligned, while a char or short may be
5113     // anywhere in the word.  Hence all this nasty bookkeeping code.
5114     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5115     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5116     //   xori shift, shift1, 24 [16]
5117     //   rlwinm ptr, ptr1, 0, 0, 29
5118     //   slw newval2, newval, shift
5119     //   slw oldval2, oldval,shift
5120     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5121     //   slw mask, mask2, shift
5122     //   and newval3, newval2, mask
5123     //   and oldval3, oldval2, mask
5124     // loop1MBB:
5125     //   lwarx tmpDest, ptr
5126     //   and tmp, tmpDest, mask
5127     //   cmpw tmp, oldval3
5128     //   bne- midMBB
5129     // loop2MBB:
5130     //   andc tmp2, tmpDest, mask
5131     //   or tmp4, tmp2, newval3
5132     //   stwcx. tmp4, ptr
5133     //   bne- loop1MBB
5134     //   b exitBB
5135     // midMBB:
5136     //   stwcx. tmpDest, ptr
5137     // exitBB:
5138     //   srw dest, tmpDest, shift
5139     if (ptrA != ZeroReg) {
5140       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5141       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5142         .addReg(ptrA).addReg(ptrB);
5143     } else {
5144       Ptr1Reg = ptrB;
5145     }
5146     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5147         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5148     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5149         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5150     if (is64bit)
5151       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5152         .addReg(Ptr1Reg).addImm(0).addImm(61);
5153     else
5154       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5155         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5156     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5157         .addReg(newval).addReg(ShiftReg);
5158     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5159         .addReg(oldval).addReg(ShiftReg);
5160     if (is8bit)
5161       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5162     else {
5163       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5164       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5165         .addReg(Mask3Reg).addImm(65535);
5166     }
5167     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5168         .addReg(Mask2Reg).addReg(ShiftReg);
5169     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5170         .addReg(NewVal2Reg).addReg(MaskReg);
5171     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5172         .addReg(OldVal2Reg).addReg(MaskReg);
5173
5174     BB = loop1MBB;
5175     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5176         .addReg(ZeroReg).addReg(PtrReg);
5177     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5178         .addReg(TmpDestReg).addReg(MaskReg);
5179     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5180         .addReg(TmpReg).addReg(OldVal3Reg);
5181     BuildMI(BB, dl, TII->get(PPC::BCC))
5182         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5183     BB->addSuccessor(loop2MBB);
5184     BB->addSuccessor(midMBB);
5185
5186     BB = loop2MBB;
5187     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5188         .addReg(TmpDestReg).addReg(MaskReg);
5189     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5190         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5191     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5192         .addReg(ZeroReg).addReg(PtrReg);
5193     BuildMI(BB, dl, TII->get(PPC::BCC))
5194       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5195     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5196     BB->addSuccessor(loop1MBB);
5197     BB->addSuccessor(exitMBB);
5198
5199     BB = midMBB;
5200     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5201       .addReg(ZeroReg).addReg(PtrReg);
5202     BB->addSuccessor(exitMBB);
5203
5204     //  exitMBB:
5205     //   ...
5206     BB = exitMBB;
5207     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5208       .addReg(ShiftReg);
5209   } else {
5210     llvm_unreachable("Unexpected instr type to insert");
5211   }
5212
5213   MI->eraseFromParent();   // The pseudo instruction is gone now.
5214   return BB;
5215 }
5216
5217 //===----------------------------------------------------------------------===//
5218 // Target Optimization Hooks
5219 //===----------------------------------------------------------------------===//
5220
5221 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5222                                              DAGCombinerInfo &DCI) const {
5223   const TargetMachine &TM = getTargetMachine();
5224   SelectionDAG &DAG = DCI.DAG;
5225   DebugLoc dl = N->getDebugLoc();
5226   switch (N->getOpcode()) {
5227   default: break;
5228   case PPCISD::SHL:
5229     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5230       if (C->isNullValue())   // 0 << V -> 0.
5231         return N->getOperand(0);
5232     }
5233     break;
5234   case PPCISD::SRL:
5235     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5236       if (C->isNullValue())   // 0 >>u V -> 0.
5237         return N->getOperand(0);
5238     }
5239     break;
5240   case PPCISD::SRA:
5241     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5242       if (C->isNullValue() ||   //  0 >>s V -> 0.
5243           C->isAllOnesValue())    // -1 >>s V -> -1.
5244         return N->getOperand(0);
5245     }
5246     break;
5247
5248   case ISD::SINT_TO_FP:
5249     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5250       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5251         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5252         // We allow the src/dst to be either f32/f64, but the intermediate
5253         // type must be i64.
5254         if (N->getOperand(0).getValueType() == MVT::i64 &&
5255             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5256           SDValue Val = N->getOperand(0).getOperand(0);
5257           if (Val.getValueType() == MVT::f32) {
5258             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5259             DCI.AddToWorklist(Val.getNode());
5260           }
5261
5262           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5263           DCI.AddToWorklist(Val.getNode());
5264           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5265           DCI.AddToWorklist(Val.getNode());
5266           if (N->getValueType(0) == MVT::f32) {
5267             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5268                               DAG.getIntPtrConstant(0));
5269             DCI.AddToWorklist(Val.getNode());
5270           }
5271           return Val;
5272         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5273           // If the intermediate type is i32, we can avoid the load/store here
5274           // too.
5275         }
5276       }
5277     }
5278     break;
5279   case ISD::STORE:
5280     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5281     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5282         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5283         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5284         N->getOperand(1).getValueType() == MVT::i32 &&
5285         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5286       SDValue Val = N->getOperand(1).getOperand(0);
5287       if (Val.getValueType() == MVT::f32) {
5288         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5289         DCI.AddToWorklist(Val.getNode());
5290       }
5291       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5292       DCI.AddToWorklist(Val.getNode());
5293
5294       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5295                         N->getOperand(2), N->getOperand(3));
5296       DCI.AddToWorklist(Val.getNode());
5297       return Val;
5298     }
5299
5300     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5301     if (cast<StoreSDNode>(N)->isUnindexed() &&
5302         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5303         N->getOperand(1).getNode()->hasOneUse() &&
5304         (N->getOperand(1).getValueType() == MVT::i32 ||
5305          N->getOperand(1).getValueType() == MVT::i16)) {
5306       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5307       // Do an any-extend to 32-bits if this is a half-word input.
5308       if (BSwapOp.getValueType() == MVT::i16)
5309         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5310
5311       SDValue Ops[] = {
5312         N->getOperand(0), BSwapOp, N->getOperand(2),
5313         DAG.getValueType(N->getOperand(1).getValueType())
5314       };
5315       return
5316         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5317                                 Ops, array_lengthof(Ops),
5318                                 cast<StoreSDNode>(N)->getMemoryVT(),
5319                                 cast<StoreSDNode>(N)->getMemOperand());
5320     }
5321     break;
5322   case ISD::BSWAP:
5323     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5324     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5325         N->getOperand(0).hasOneUse() &&
5326         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5327       SDValue Load = N->getOperand(0);
5328       LoadSDNode *LD = cast<LoadSDNode>(Load);
5329       // Create the byte-swapping load.
5330       SDValue Ops[] = {
5331         LD->getChain(),    // Chain
5332         LD->getBasePtr(),  // Ptr
5333         DAG.getValueType(N->getValueType(0)) // VT
5334       };
5335       SDValue BSLoad =
5336         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5337                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5338                                 LD->getMemoryVT(), LD->getMemOperand());
5339
5340       // If this is an i16 load, insert the truncate.
5341       SDValue ResVal = BSLoad;
5342       if (N->getValueType(0) == MVT::i16)
5343         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5344
5345       // First, combine the bswap away.  This makes the value produced by the
5346       // load dead.
5347       DCI.CombineTo(N, ResVal);
5348
5349       // Next, combine the load away, we give it a bogus result value but a real
5350       // chain result.  The result value is dead because the bswap is dead.
5351       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5352
5353       // Return N so it doesn't get rechecked!
5354       return SDValue(N, 0);
5355     }
5356
5357     break;
5358   case PPCISD::VCMP: {
5359     // If a VCMPo node already exists with exactly the same operands as this
5360     // node, use its result instead of this node (VCMPo computes both a CR6 and
5361     // a normal output).
5362     //
5363     if (!N->getOperand(0).hasOneUse() &&
5364         !N->getOperand(1).hasOneUse() &&
5365         !N->getOperand(2).hasOneUse()) {
5366
5367       // Scan all of the users of the LHS, looking for VCMPo's that match.
5368       SDNode *VCMPoNode = 0;
5369
5370       SDNode *LHSN = N->getOperand(0).getNode();
5371       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5372            UI != E; ++UI)
5373         if (UI->getOpcode() == PPCISD::VCMPo &&
5374             UI->getOperand(1) == N->getOperand(1) &&
5375             UI->getOperand(2) == N->getOperand(2) &&
5376             UI->getOperand(0) == N->getOperand(0)) {
5377           VCMPoNode = *UI;
5378           break;
5379         }
5380
5381       // If there is no VCMPo node, or if the flag value has a single use, don't
5382       // transform this.
5383       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5384         break;
5385
5386       // Look at the (necessarily single) use of the flag value.  If it has a
5387       // chain, this transformation is more complex.  Note that multiple things
5388       // could use the value result, which we should ignore.
5389       SDNode *FlagUser = 0;
5390       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5391            FlagUser == 0; ++UI) {
5392         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5393         SDNode *User = *UI;
5394         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5395           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5396             FlagUser = User;
5397             break;
5398           }
5399         }
5400       }
5401
5402       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5403       // give up for right now.
5404       if (FlagUser->getOpcode() == PPCISD::MFCR)
5405         return SDValue(VCMPoNode, 0);
5406     }
5407     break;
5408   }
5409   case ISD::BR_CC: {
5410     // If this is a branch on an altivec predicate comparison, lower this so
5411     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5412     // lowering is done pre-legalize, because the legalizer lowers the predicate
5413     // compare down to code that is difficult to reassemble.
5414     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5415     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5416     int CompareOpc;
5417     bool isDot;
5418
5419     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5420         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5421         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5422       assert(isDot && "Can't compare against a vector result!");
5423
5424       // If this is a comparison against something other than 0/1, then we know
5425       // that the condition is never/always true.
5426       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5427       if (Val != 0 && Val != 1) {
5428         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5429           return N->getOperand(0);
5430         // Always !=, turn it into an unconditional branch.
5431         return DAG.getNode(ISD::BR, dl, MVT::Other,
5432                            N->getOperand(0), N->getOperand(4));
5433       }
5434
5435       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5436
5437       // Create the PPCISD altivec 'dot' comparison node.
5438       std::vector<EVT> VTs;
5439       SDValue Ops[] = {
5440         LHS.getOperand(2),  // LHS of compare
5441         LHS.getOperand(3),  // RHS of compare
5442         DAG.getConstant(CompareOpc, MVT::i32)
5443       };
5444       VTs.push_back(LHS.getOperand(2).getValueType());
5445       VTs.push_back(MVT::Glue);
5446       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5447
5448       // Unpack the result based on how the target uses it.
5449       PPC::Predicate CompOpc;
5450       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5451       default:  // Can't happen, don't crash on invalid number though.
5452       case 0:   // Branch on the value of the EQ bit of CR6.
5453         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5454         break;
5455       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5456         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5457         break;
5458       case 2:   // Branch on the value of the LT bit of CR6.
5459         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5460         break;
5461       case 3:   // Branch on the inverted value of the LT bit of CR6.
5462         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5463         break;
5464       }
5465
5466       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5467                          DAG.getConstant(CompOpc, MVT::i32),
5468                          DAG.getRegister(PPC::CR6, MVT::i32),
5469                          N->getOperand(4), CompNode.getValue(1));
5470     }
5471     break;
5472   }
5473   }
5474
5475   return SDValue();
5476 }
5477
5478 //===----------------------------------------------------------------------===//
5479 // Inline Assembly Support
5480 //===----------------------------------------------------------------------===//
5481
5482 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5483                                                        const APInt &Mask,
5484                                                        APInt &KnownZero,
5485                                                        APInt &KnownOne,
5486                                                        const SelectionDAG &DAG,
5487                                                        unsigned Depth) const {
5488   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5489   switch (Op.getOpcode()) {
5490   default: break;
5491   case PPCISD::LBRX: {
5492     // lhbrx is known to have the top bits cleared out.
5493     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5494       KnownZero = 0xFFFF0000;
5495     break;
5496   }
5497   case ISD::INTRINSIC_WO_CHAIN: {
5498     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5499     default: break;
5500     case Intrinsic::ppc_altivec_vcmpbfp_p:
5501     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5502     case Intrinsic::ppc_altivec_vcmpequb_p:
5503     case Intrinsic::ppc_altivec_vcmpequh_p:
5504     case Intrinsic::ppc_altivec_vcmpequw_p:
5505     case Intrinsic::ppc_altivec_vcmpgefp_p:
5506     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5507     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5508     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5509     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5510     case Intrinsic::ppc_altivec_vcmpgtub_p:
5511     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5512     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5513       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5514       break;
5515     }
5516   }
5517   }
5518 }
5519
5520
5521 /// getConstraintType - Given a constraint, return the type of
5522 /// constraint it is for this target.
5523 PPCTargetLowering::ConstraintType
5524 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5525   if (Constraint.size() == 1) {
5526     switch (Constraint[0]) {
5527     default: break;
5528     case 'b':
5529     case 'r':
5530     case 'f':
5531     case 'v':
5532     case 'y':
5533       return C_RegisterClass;
5534     }
5535   }
5536   return TargetLowering::getConstraintType(Constraint);
5537 }
5538
5539 /// Examine constraint type and operand type and determine a weight value.
5540 /// This object must already have been set up with the operand type
5541 /// and the current alternative constraint selected.
5542 TargetLowering::ConstraintWeight
5543 PPCTargetLowering::getSingleConstraintMatchWeight(
5544     AsmOperandInfo &info, const char *constraint) const {
5545   ConstraintWeight weight = CW_Invalid;
5546   Value *CallOperandVal = info.CallOperandVal;
5547     // If we don't have a value, we can't do a match,
5548     // but allow it at the lowest weight.
5549   if (CallOperandVal == NULL)
5550     return CW_Default;
5551   Type *type = CallOperandVal->getType();
5552   // Look at the constraint type.
5553   switch (*constraint) {
5554   default:
5555     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5556     break;
5557   case 'b':
5558     if (type->isIntegerTy())
5559       weight = CW_Register;
5560     break;
5561   case 'f':
5562     if (type->isFloatTy())
5563       weight = CW_Register;
5564     break;
5565   case 'd':
5566     if (type->isDoubleTy())
5567       weight = CW_Register;
5568     break;
5569   case 'v':
5570     if (type->isVectorTy())
5571       weight = CW_Register;
5572     break;
5573   case 'y':
5574     weight = CW_Register;
5575     break;
5576   }
5577   return weight;
5578 }
5579
5580 std::pair<unsigned, const TargetRegisterClass*>
5581 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5582                                                 EVT VT) const {
5583   if (Constraint.size() == 1) {
5584     // GCC RS6000 Constraint Letters
5585     switch (Constraint[0]) {
5586     case 'b':   // R1-R31
5587     case 'r':   // R0-R31
5588       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5589         return std::make_pair(0U, PPC::G8RCRegisterClass);
5590       return std::make_pair(0U, PPC::GPRCRegisterClass);
5591     case 'f':
5592       if (VT == MVT::f32)
5593         return std::make_pair(0U, PPC::F4RCRegisterClass);
5594       else if (VT == MVT::f64)
5595         return std::make_pair(0U, PPC::F8RCRegisterClass);
5596       break;
5597     case 'v':
5598       return std::make_pair(0U, PPC::VRRCRegisterClass);
5599     case 'y':   // crrc
5600       return std::make_pair(0U, PPC::CRRCRegisterClass);
5601     }
5602   }
5603
5604   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5605 }
5606
5607
5608 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5609 /// vector.  If it is invalid, don't add anything to Ops.
5610 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5611                                                      std::string &Constraint,
5612                                                      std::vector<SDValue>&Ops,
5613                                                      SelectionDAG &DAG) const {
5614   SDValue Result(0,0);
5615
5616   // Only support length 1 constraints.
5617   if (Constraint.length() > 1) return;
5618
5619   char Letter = Constraint[0];
5620   switch (Letter) {
5621   default: break;
5622   case 'I':
5623   case 'J':
5624   case 'K':
5625   case 'L':
5626   case 'M':
5627   case 'N':
5628   case 'O':
5629   case 'P': {
5630     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5631     if (!CST) return; // Must be an immediate to match.
5632     unsigned Value = CST->getZExtValue();
5633     switch (Letter) {
5634     default: llvm_unreachable("Unknown constraint letter!");
5635     case 'I':  // "I" is a signed 16-bit constant.
5636       if ((short)Value == (int)Value)
5637         Result = DAG.getTargetConstant(Value, Op.getValueType());
5638       break;
5639     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5640     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5641       if ((short)Value == 0)
5642         Result = DAG.getTargetConstant(Value, Op.getValueType());
5643       break;
5644     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5645       if ((Value >> 16) == 0)
5646         Result = DAG.getTargetConstant(Value, Op.getValueType());
5647       break;
5648     case 'M':  // "M" is a constant that is greater than 31.
5649       if (Value > 31)
5650         Result = DAG.getTargetConstant(Value, Op.getValueType());
5651       break;
5652     case 'N':  // "N" is a positive constant that is an exact power of two.
5653       if ((int)Value > 0 && isPowerOf2_32(Value))
5654         Result = DAG.getTargetConstant(Value, Op.getValueType());
5655       break;
5656     case 'O':  // "O" is the constant zero.
5657       if (Value == 0)
5658         Result = DAG.getTargetConstant(Value, Op.getValueType());
5659       break;
5660     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5661       if ((short)-Value == (int)-Value)
5662         Result = DAG.getTargetConstant(Value, Op.getValueType());
5663       break;
5664     }
5665     break;
5666   }
5667   }
5668
5669   if (Result.getNode()) {
5670     Ops.push_back(Result);
5671     return;
5672   }
5673
5674   // Handle standard constraint letters.
5675   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5676 }
5677
5678 // isLegalAddressingMode - Return true if the addressing mode represented
5679 // by AM is legal for this target, for a load/store of the specified type.
5680 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5681                                               Type *Ty) const {
5682   // FIXME: PPC does not allow r+i addressing modes for vectors!
5683
5684   // PPC allows a sign-extended 16-bit immediate field.
5685   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5686     return false;
5687
5688   // No global is ever allowed as a base.
5689   if (AM.BaseGV)
5690     return false;
5691
5692   // PPC only support r+r,
5693   switch (AM.Scale) {
5694   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5695     break;
5696   case 1:
5697     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5698       return false;
5699     // Otherwise we have r+r or r+i.
5700     break;
5701   case 2:
5702     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5703       return false;
5704     // Allow 2*r as r+r.
5705     break;
5706   default:
5707     // No other scales are supported.
5708     return false;
5709   }
5710
5711   return true;
5712 }
5713
5714 /// isLegalAddressImmediate - Return true if the integer value can be used
5715 /// as the offset of the target addressing mode for load / store of the
5716 /// given type.
5717 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
5718   // PPC allows a sign-extended 16-bit immediate field.
5719   return (V > -(1 << 16) && V < (1 << 16)-1);
5720 }
5721
5722 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5723   return false;
5724 }
5725
5726 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5727                                            SelectionDAG &DAG) const {
5728   MachineFunction &MF = DAG.getMachineFunction();
5729   MachineFrameInfo *MFI = MF.getFrameInfo();
5730   MFI->setReturnAddressIsTaken(true);
5731
5732   DebugLoc dl = Op.getDebugLoc();
5733   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5734
5735   // Make sure the function does not optimize away the store of the RA to
5736   // the stack.
5737   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5738   FuncInfo->setLRStoreRequired();
5739   bool isPPC64 = PPCSubTarget.isPPC64();
5740   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5741
5742   if (Depth > 0) {
5743     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5744     SDValue Offset =
5745
5746       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
5747                       isPPC64? MVT::i64 : MVT::i32);
5748     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5749                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5750                                    FrameAddr, Offset),
5751                        MachinePointerInfo(), false, false, false, 0);
5752   }
5753
5754   // Just load the return address off the stack.
5755   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5756   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5757                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
5758 }
5759
5760 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5761                                           SelectionDAG &DAG) const {
5762   DebugLoc dl = Op.getDebugLoc();
5763   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5764
5765   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5766   bool isPPC64 = PtrVT == MVT::i64;
5767
5768   MachineFunction &MF = DAG.getMachineFunction();
5769   MachineFrameInfo *MFI = MF.getFrameInfo();
5770   MFI->setFrameAddressIsTaken(true);
5771   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
5772                MFI->hasVarSizedObjects()) &&
5773                   MFI->getStackSize() &&
5774                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5775   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5776                                 (is31 ? PPC::R31 : PPC::R1);
5777   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5778                                          PtrVT);
5779   while (Depth--)
5780     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5781                             FrameAddr, MachinePointerInfo(), false, false,
5782                             false, 0);
5783   return FrameAddr;
5784 }
5785
5786 bool
5787 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5788   // The PowerPC target isn't yet aware of offsets.
5789   return false;
5790 }
5791
5792 /// getOptimalMemOpType - Returns the target specific optimal type for load
5793 /// and store operations as a result of memset, memcpy, and memmove
5794 /// lowering. If DstAlign is zero that means it's safe to destination
5795 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5796 /// means there isn't a need to check it against alignment requirement,
5797 /// probably because the source does not need to be loaded. If
5798 /// 'IsZeroVal' is true, that means it's safe to return a
5799 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5800 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5801 /// constant so it does not need to be loaded.
5802 /// It returns EVT::Other if the type should be determined using generic
5803 /// target-independent logic.
5804 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5805                                            unsigned DstAlign, unsigned SrcAlign,
5806                                            bool IsZeroVal,
5807                                            bool MemcpyStrSrc,
5808                                            MachineFunction &MF) const {
5809   if (this->PPCSubTarget.isPPC64()) {
5810     return MVT::i64;
5811   } else {
5812     return MVT::i32;
5813   }
5814 }