lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/DerivedTypes.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  39 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  40                                      cl::Hidden);
  41
  42 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  43   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  44
  45   setPow2DivIsCheap();
  46
  47   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  48   setUseUnderscoreSetJmp(true);
  49   setUseUnderscoreLongJmp(true);
  50
  51   // Set up the register classes.
  52   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  53   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  54   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  55
  56   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  57   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  58   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  59
  60   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  61
  62   // PowerPC has pre-inc load and store's.
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  67   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  72   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  73
  74   // This is used in the ppcf128->int sequence.  Note it has different semantics
  75   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  76   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  77
  78   // PowerPC has no SREM/UREM instructions
  79   setOperationAction(ISD::SREM, MVT::i32, Expand);
  80   setOperationAction(ISD::UREM, MVT::i32, Expand);
  81   setOperationAction(ISD::SREM, MVT::i64, Expand);
  82   setOperationAction(ISD::UREM, MVT::i64, Expand);
  83
  84   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  85   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  86   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  87   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  88   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  89   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  90   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  91   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  92   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  93
  94   // We don't support sin/cos/sqrt/fmod/pow
  95   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  96   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  97   setOperationAction(ISD::FREM , MVT::f64, Expand);
  98   setOperationAction(ISD::FPOW , MVT::f64, Expand);
  99   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 100   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 101   setOperationAction(ISD::FREM , MVT::f32, Expand);
 102   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 103
 104   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 105
 106   // If we're enabling GP optimizations, use hardware square root
 107   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 108     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 109     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 110   }
 111
 112   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 113   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 114
 115   // PowerPC does not have BSWAP, CTPOP or CTTZ
 116   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 117   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 118   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 119   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 120   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 121   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 122
 123   // PowerPC does not have ROTR
 124   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 125   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 126
 127   // PowerPC does not have Select
 128   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 129   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 130   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 131   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 132
 133   // PowerPC wants to turn select_cc of FP into fsel when possible.
 134   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 136
 137   // PowerPC wants to optimize integer setcc a bit
 138   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 139
 140   // PowerPC does not have BRCOND which requires SetCC
 141   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 142
 143   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 144
 145   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 146   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 147
 148   // PowerPC does not have [U|S]INT_TO_FP
 149   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 150   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 151
 152   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 153   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 154   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 155   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 156
 157   // We cannot sextinreg(i1).  Expand to shifts.
 158   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 159
 160   // Support label based line numbers.
 161   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 162   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 163
 164   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 165   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 166   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 167   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 168
 169
 170   // We want to legalize GlobalAddress and ConstantPool nodes into the
 171   // appropriate instructions to materialize the address.
 172   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 173   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 174   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 175   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 176   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 177   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 178   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 179   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 180
 181   // RET must be custom lowered, to meet ABI requirements.
 182   setOperationAction(ISD::RET               , MVT::Other, Custom);
 183
 184   // TRAP is legal.
 185   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 186
 187   // TRAMPOLINE is custom lowered.
 188   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 189
 190   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 191   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 192
 193   // VAARG is custom lowered with ELF 32 ABI
 194   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 195     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 196   else
 197     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 198
 199   // Use the default implementation.
 200   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 201   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 202   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 203   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 204   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 205   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 206
 207   // We want to custom lower some of our intrinsics.
 208   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 209
 210   // Comparisons that require checking two conditions.
 211   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 212   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 213   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 214   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 215   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 216   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 217   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 218   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 219   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 220   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 221   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 222   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 223
 224   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 225     // They also have instructions for converting between i64 and fp.
 226     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 227     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 228     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 229     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 230     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 231     // We cannot do this with Promote because i64 is not a legal type.
 232     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 233
 234     // FIXME: disable this lowered code.  This generates 64-bit register values,
 235     // and we don't model the fact that the top part is clobbered by calls.  We
 236     // need to flag these together so that the value isn't live across a call.
 237     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 238   } else {
 239     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 240     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 241   }
 242
 243   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 244     // 64-bit PowerPC implementations can support i64 types directly
 245     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 246     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 247     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 248     // 64-bit PowerPC wants to expand i128 shifts itself.
 249     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 250     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 251     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 252   } else {
 253     // 32-bit PowerPC wants to expand i64 shifts itself.
 254     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 255     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 256     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 257   }
 258
 259   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 260     // First set operation action for all vector types to expand. Then we
 261     // will selectively turn on ones that can be effectively codegen'd.
 262     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 263          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 264       MVT VT = (MVT::SimpleValueType)i;
 265
 266       // add/sub are legal for all supported vector VT's.
 267       setOperationAction(ISD::ADD , VT, Legal);
 268       setOperationAction(ISD::SUB , VT, Legal);
 269
 270       // We promote all shuffles to v16i8.
 271       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 272       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 273
 274       // We promote all non-typed operations to v4i32.
 275       setOperationAction(ISD::AND   , VT, Promote);
 276       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 277       setOperationAction(ISD::OR    , VT, Promote);
 278       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 279       setOperationAction(ISD::XOR   , VT, Promote);
 280       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 281       setOperationAction(ISD::LOAD  , VT, Promote);
 282       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 283       setOperationAction(ISD::SELECT, VT, Promote);
 284       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 285       setOperationAction(ISD::STORE, VT, Promote);
 286       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 287
 288       // No other operations are legal.
 289       setOperationAction(ISD::MUL , VT, Expand);
 290       setOperationAction(ISD::SDIV, VT, Expand);
 291       setOperationAction(ISD::SREM, VT, Expand);
 292       setOperationAction(ISD::UDIV, VT, Expand);
 293       setOperationAction(ISD::UREM, VT, Expand);
 294       setOperationAction(ISD::FDIV, VT, Expand);
 295       setOperationAction(ISD::FNEG, VT, Expand);
 296       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 297       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 298       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 299       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 300       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 301       setOperationAction(ISD::UDIVREM, VT, Expand);
 302       setOperationAction(ISD::SDIVREM, VT, Expand);
 303       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 304       setOperationAction(ISD::FPOW, VT, Expand);
 305       setOperationAction(ISD::CTPOP, VT, Expand);
 306       setOperationAction(ISD::CTLZ, VT, Expand);
 307       setOperationAction(ISD::CTTZ, VT, Expand);
 308     }
 309
 310     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 311     // with merges, splats, etc.
 312     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 313
 314     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 315     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 316     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 317     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 318     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 319     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 320
 321     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 322     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 323     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 324     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 325
 326     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 327     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 328     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 329     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 330
 331     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 332     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 333
 334     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 335     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 336     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 337     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 338   }
 339
 340   setShiftAmountType(MVT::i32);
 341   setBooleanContents(ZeroOrOneBooleanContent);
 342
 343   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 344     setStackPointerRegisterToSaveRestore(PPC::X1);
 345     setExceptionPointerRegister(PPC::X3);
 346     setExceptionSelectorRegister(PPC::X4);
 347   } else {
 348     setStackPointerRegisterToSaveRestore(PPC::R1);
 349     setExceptionPointerRegister(PPC::R3);
 350     setExceptionSelectorRegister(PPC::R4);
 351   }
 352
 353   // We have target-specific dag combine patterns for the following nodes:
 354   setTargetDAGCombine(ISD::SINT_TO_FP);
 355   setTargetDAGCombine(ISD::STORE);
 356   setTargetDAGCombine(ISD::BR_CC);
 357   setTargetDAGCombine(ISD::BSWAP);
 358
 359   // Darwin long double math library functions have $LDBL128 appended.
 360   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 361     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 362     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 363     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 364     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 365     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 366     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 367     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 368     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 369     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 370     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 371   }
 372
 373   computeRegisterProperties();
 374 }
 375
 376 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 377 /// function arguments in the caller parameter area.
 378 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 379   TargetMachine &TM = getTargetMachine();
 380   // Darwin passes everything on 4 byte boundary.
 381   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 382     return 4;
 383   // FIXME Elf TBD
 384   return 4;
 385 }
 386
 387 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 388   switch (Opcode) {
 389   default: return 0;
 390   case PPCISD::FSEL:            return "PPCISD::FSEL";
 391   case PPCISD::FCFID:           return "PPCISD::FCFID";
 392   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 393   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 394   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 395   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 396   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 397   case PPCISD::VPERM:           return "PPCISD::VPERM";
 398   case PPCISD::Hi:              return "PPCISD::Hi";
 399   case PPCISD::Lo:              return "PPCISD::Lo";
 400   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 401   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 402   case PPCISD::SRL:             return "PPCISD::SRL";
 403   case PPCISD::SRA:             return "PPCISD::SRA";
 404   case PPCISD::SHL:             return "PPCISD::SHL";
 405   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 406   case PPCISD::STD_32:          return "PPCISD::STD_32";
 407   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 408   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 409   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 410   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 411   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 412   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 413   case PPCISD::MFCR:            return "PPCISD::MFCR";
 414   case PPCISD::VCMP:            return "PPCISD::VCMP";
 415   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 416   case PPCISD::LBRX:            return "PPCISD::LBRX";
 417   case PPCISD::STBRX:           return "PPCISD::STBRX";
 418   case PPCISD::LARX:            return "PPCISD::LARX";
 419   case PPCISD::STCX:            return "PPCISD::STCX";
 420   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 421   case PPCISD::MFFS:            return "PPCISD::MFFS";
 422   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 423   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 424   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 425   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 426   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 427   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 428   }
 429 }
 430
 431
 432 MVT PPCTargetLowering::getSetCCResultType(MVT VT) const {
 433   return MVT::i32;
 434 }
 435
 436
 437 //===----------------------------------------------------------------------===//
 438 // Node matching predicates, for use by the tblgen matching code.
 439 //===----------------------------------------------------------------------===//
 440
 441 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 442 static bool isFloatingPointZero(SDValue Op) {
 443   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 444     return CFP->getValueAPF().isZero();
 445   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 446     // Maybe this has already been legalized into the constant pool?
 447     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 448       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 449         return CFP->getValueAPF().isZero();
 450   }
 451   return false;
 452 }
 453
 454 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 455 /// true if Op is undef or if it matches the specified value.
 456 static bool isConstantOrUndef(int Op, int Val) {
 457   return Op < 0 || Op == Val;
 458 }
 459
 460 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 461 /// VPKUHUM instruction.
 462 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 463   if (!isUnary) {
 464     for (unsigned i = 0; i != 16; ++i)
 465       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 466         return false;
 467   } else {
 468     for (unsigned i = 0; i != 8; ++i)
 469       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 470           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 471         return false;
 472   }
 473   return true;
 474 }
 475
 476 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 477 /// VPKUWUM instruction.
 478 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 479   if (!isUnary) {
 480     for (unsigned i = 0; i != 16; i += 2)
 481       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 482           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 483         return false;
 484   } else {
 485     for (unsigned i = 0; i != 8; i += 2)
 486       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 487           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 488           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 489           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 490         return false;
 491   }
 492   return true;
 493 }
 494
 495 /// isVMerge - Common function, used to match vmrg* shuffles.
 496 ///
 497 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 498                      unsigned LHSStart, unsigned RHSStart) {
 499   assert(N->getValueType(0) == MVT::v16i8 &&
 500          "PPC only supports shuffles by bytes!");
 501   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 502          "Unsupported merge size!");
 503
 504   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 505     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 506       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 507                              LHSStart+j+i*UnitSize) ||
 508           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 509                              RHSStart+j+i*UnitSize))
 510         return false;
 511     }
 512   return true;
 513 }
 514
 515 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 516 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 517 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 518                              bool isUnary) {
 519   if (!isUnary)
 520     return isVMerge(N, UnitSize, 8, 24);
 521   return isVMerge(N, UnitSize, 8, 8);
 522 }
 523
 524 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 525 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 526 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 527                              bool isUnary) {
 528   if (!isUnary)
 529     return isVMerge(N, UnitSize, 0, 16);
 530   return isVMerge(N, UnitSize, 0, 0);
 531 }
 532
 533
 534 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 535 /// amount, otherwise return -1.
 536 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 537   assert(N->getValueType(0) == MVT::v16i8 &&
 538          "PPC only supports shuffles by bytes!");
 539
 540   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 541
 542   // Find the first non-undef value in the shuffle mask.
 543   unsigned i;
 544   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 545     /*search*/;
 546
 547   if (i == 16) return -1;  // all undef.
 548
 549   // Otherwise, check to see if the rest of the elements are consecutively
 550   // numbered from this value.
 551   unsigned ShiftAmt = SVOp->getMaskElt(i);
 552   if (ShiftAmt < i) return -1;
 553   ShiftAmt -= i;
 554
 555   if (!isUnary) {
 556     // Check the rest of the elements to see if they are consecutive.
 557     for (++i; i != 16; ++i)
 558       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 559         return -1;
 560   } else {
 561     // Check the rest of the elements to see if they are consecutive.
 562     for (++i; i != 16; ++i)
 563       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 564         return -1;
 565   }
 566   return ShiftAmt;
 567 }
 568
 569 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 570 /// specifies a splat of a single element that is suitable for input to
 571 /// VSPLTB/VSPLTH/VSPLTW.
 572 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 573   assert(N->getValueType(0) == MVT::v16i8 &&
 574          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 575
 576   // This is a splat operation if each element of the permute is the same, and
 577   // if the value doesn't reference the second vector.
 578   unsigned ElementBase = N->getMaskElt(0);
 579
 580   // FIXME: Handle UNDEF elements too!
 581   if (ElementBase >= 16)
 582     return false;
 583
 584   // Check that the indices are consecutive, in the case of a multi-byte element
 585   // splatted with a v16i8 mask.
 586   for (unsigned i = 1; i != EltSize; ++i)
 587     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 588       return false;
 589
 590   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 591     if (N->getMaskElt(i) < 0) continue;
 592     for (unsigned j = 0; j != EltSize; ++j)
 593       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 594         return false;
 595   }
 596   return true;
 597 }
 598
 599 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 600 /// are -0.0.
 601 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 602   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 603
 604   APInt APVal, APUndef;
 605   unsigned BitSize;
 606   bool HasAnyUndefs;
 607
 608   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32))
 609     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 610       return CFP->getValueAPF().isNegZero();
 611
 612   return false;
 613 }
 614
 615 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 616 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 617 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 618   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 619   assert(isSplatShuffleMask(SVOp, EltSize));
 620   return SVOp->getMaskElt(0) / EltSize;
 621 }
 622
 623 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 624 /// by using a vspltis[bhw] instruction of the specified element size, return
 625 /// the constant being splatted.  The ByteSize field indicates the number of
 626 /// bytes of each element [124] -> [bhw].
 627 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 628   SDValue OpVal(0, 0);
 629
 630   // If ByteSize of the splat is bigger than the element size of the
 631   // build_vector, then we have a case where we are checking for a splat where
 632   // multiple elements of the buildvector are folded together into a single
 633   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 634   unsigned EltSize = 16/N->getNumOperands();
 635   if (EltSize < ByteSize) {
 636     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 637     SDValue UniquedVals[4];
 638     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 639
 640     // See if all of the elements in the buildvector agree across.
 641     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 642       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 643       // If the element isn't a constant, bail fully out.
 644       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 645
 646
 647       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 648         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 649       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 650         return SDValue();  // no match.
 651     }
 652
 653     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 654     // either constant or undef values that are identical for each chunk.  See
 655     // if these chunks can form into a larger vspltis*.
 656
 657     // Check to see if all of the leading entries are either 0 or -1.  If
 658     // neither, then this won't fit into the immediate field.
 659     bool LeadingZero = true;
 660     bool LeadingOnes = true;
 661     for (unsigned i = 0; i != Multiple-1; ++i) {
 662       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 663
 664       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 665       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 666     }
 667     // Finally, check the least significant entry.
 668     if (LeadingZero) {
 669       if (UniquedVals[Multiple-1].getNode() == 0)
 670         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 671       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 672       if (Val < 16)
 673         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 674     }
 675     if (LeadingOnes) {
 676       if (UniquedVals[Multiple-1].getNode() == 0)
 677         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 678       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 679       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 680         return DAG.getTargetConstant(Val, MVT::i32);
 681     }
 682
 683     return SDValue();
 684   }
 685
 686   // Check to see if this buildvec has a single non-undef value in its elements.
 687   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 688     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 689     if (OpVal.getNode() == 0)
 690       OpVal = N->getOperand(i);
 691     else if (OpVal != N->getOperand(i))
 692       return SDValue();
 693   }
 694
 695   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 696
 697   unsigned ValSizeInBytes = EltSize;
 698   uint64_t Value = 0;
 699   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 700     Value = CN->getZExtValue();
 701   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 702     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 703     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 704   }
 705
 706   // If the splat value is larger than the element value, then we can never do
 707   // this splat.  The only case that we could fit the replicated bits into our
 708   // immediate field for would be zero, and we prefer to use vxor for it.
 709   if (ValSizeInBytes < ByteSize) return SDValue();
 710
 711   // If the element value is larger than the splat value, cut it in half and
 712   // check to see if the two halves are equal.  Continue doing this until we
 713   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 714   while (ValSizeInBytes > ByteSize) {
 715     ValSizeInBytes >>= 1;
 716
 717     // If the top half equals the bottom half, we're still ok.
 718     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 719          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 720       return SDValue();
 721   }
 722
 723   // Properly sign extend the value.
 724   int ShAmt = (4-ByteSize)*8;
 725   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 726
 727   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 728   if (MaskVal == 0) return SDValue();
 729
 730   // Finally, if this value fits in a 5 bit sext field, return it
 731   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 732     return DAG.getTargetConstant(MaskVal, MVT::i32);
 733   return SDValue();
 734 }
 735
 736 //===----------------------------------------------------------------------===//
 737 //  Addressing Mode Selection
 738 //===----------------------------------------------------------------------===//
 739
 740 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 741 /// or 64-bit immediate, and if the value can be accurately represented as a
 742 /// sign extension from a 16-bit value.  If so, this returns true and the
 743 /// immediate.
 744 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 745   if (N->getOpcode() != ISD::Constant)
 746     return false;
 747
 748   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 749   if (N->getValueType(0) == MVT::i32)
 750     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 751   else
 752     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 753 }
 754 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 755   return isIntS16Immediate(Op.getNode(), Imm);
 756 }
 757
 758
 759 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 760 /// can be represented as an indexed [r+r] operation.  Returns false if it
 761 /// can be more efficiently represented with [r+imm].
 762 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 763                                             SDValue &Index,
 764                                             SelectionDAG &DAG) const {
 765   short imm = 0;
 766   if (N.getOpcode() == ISD::ADD) {
 767     if (isIntS16Immediate(N.getOperand(1), imm))
 768       return false;    // r+i
 769     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 770       return false;    // r+i
 771
 772     Base = N.getOperand(0);
 773     Index = N.getOperand(1);
 774     return true;
 775   } else if (N.getOpcode() == ISD::OR) {
 776     if (isIntS16Immediate(N.getOperand(1), imm))
 777       return false;    // r+i can fold it if we can.
 778
 779     // If this is an or of disjoint bitfields, we can codegen this as an add
 780     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 781     // disjoint.
 782     APInt LHSKnownZero, LHSKnownOne;
 783     APInt RHSKnownZero, RHSKnownOne;
 784     DAG.ComputeMaskedBits(N.getOperand(0),
 785                           APInt::getAllOnesValue(N.getOperand(0)
 786                             .getValueSizeInBits()),
 787                           LHSKnownZero, LHSKnownOne);
 788
 789     if (LHSKnownZero.getBoolValue()) {
 790       DAG.ComputeMaskedBits(N.getOperand(1),
 791                             APInt::getAllOnesValue(N.getOperand(1)
 792                               .getValueSizeInBits()),
 793                             RHSKnownZero, RHSKnownOne);
 794       // If all of the bits are known zero on the LHS or RHS, the add won't
 795       // carry.
 796       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 797         Base = N.getOperand(0);
 798         Index = N.getOperand(1);
 799         return true;
 800       }
 801     }
 802   }
 803
 804   return false;
 805 }
 806
 807 /// Returns true if the address N can be represented by a base register plus
 808 /// a signed 16-bit displacement [r+imm], and if it is not better
 809 /// represented as reg+reg.
 810 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 811                                             SDValue &Base,
 812                                             SelectionDAG &DAG) const {
 813   // FIXME dl should come from parent load or store, not from address
 814   DebugLoc dl = N.getDebugLoc();
 815   // If this can be more profitably realized as r+r, fail.
 816   if (SelectAddressRegReg(N, Disp, Base, DAG))
 817     return false;
 818
 819   if (N.getOpcode() == ISD::ADD) {
 820     short imm = 0;
 821     if (isIntS16Immediate(N.getOperand(1), imm)) {
 822       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 823       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 824         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 825       } else {
 826         Base = N.getOperand(0);
 827       }
 828       return true; // [r+i]
 829     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 830       // Match LOAD (ADD (X, Lo(G))).
 831      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 832              && "Cannot handle constant offsets yet!");
 833       Disp = N.getOperand(1).getOperand(0);  // The global address.
 834       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 835              Disp.getOpcode() == ISD::TargetConstantPool ||
 836              Disp.getOpcode() == ISD::TargetJumpTable);
 837       Base = N.getOperand(0);
 838       return true;  // [&g+r]
 839     }
 840   } else if (N.getOpcode() == ISD::OR) {
 841     short imm = 0;
 842     if (isIntS16Immediate(N.getOperand(1), imm)) {
 843       // If this is an or of disjoint bitfields, we can codegen this as an add
 844       // (for better address arithmetic) if the LHS and RHS of the OR are
 845       // provably disjoint.
 846       APInt LHSKnownZero, LHSKnownOne;
 847       DAG.ComputeMaskedBits(N.getOperand(0),
 848                             APInt::getAllOnesValue(N.getOperand(0)
 849                                                    .getValueSizeInBits()),
 850                             LHSKnownZero, LHSKnownOne);
 851
 852       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 853         // If all of the bits are known zero on the LHS or RHS, the add won't
 854         // carry.
 855         Base = N.getOperand(0);
 856         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 857         return true;
 858       }
 859     }
 860   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 861     // Loading from a constant address.
 862
 863     // If this address fits entirely in a 16-bit sext immediate field, codegen
 864     // this as "d, 0"
 865     short Imm;
 866     if (isIntS16Immediate(CN, Imm)) {
 867       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 868       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 869       return true;
 870     }
 871
 872     // Handle 32-bit sext immediates with LIS + addr mode.
 873     if (CN->getValueType(0) == MVT::i32 ||
 874         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 875       int Addr = (int)CN->getZExtValue();
 876
 877       // Otherwise, break this down into an LIS + disp.
 878       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 879
 880       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 881       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 882       Base = SDValue(DAG.getTargetNode(Opc, dl, CN->getValueType(0), Base), 0);
 883       return true;
 884     }
 885   }
 886
 887   Disp = DAG.getTargetConstant(0, getPointerTy());
 888   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 889     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 890   else
 891     Base = N;
 892   return true;      // [r+0]
 893 }
 894
 895 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 896 /// represented as an indexed [r+r] operation.
 897 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 898                                                 SDValue &Index,
 899                                                 SelectionDAG &DAG) const {
 900   // Check to see if we can easily represent this as an [r+r] address.  This
 901   // will fail if it thinks that the address is more profitably represented as
 902   // reg+imm, e.g. where imm = 0.
 903   if (SelectAddressRegReg(N, Base, Index, DAG))
 904     return true;
 905
 906   // If the operand is an addition, always emit this as [r+r], since this is
 907   // better (for code size, and execution, as the memop does the add for free)
 908   // than emitting an explicit add.
 909   if (N.getOpcode() == ISD::ADD) {
 910     Base = N.getOperand(0);
 911     Index = N.getOperand(1);
 912     return true;
 913   }
 914
 915   // Otherwise, do it the hard way, using R0 as the base register.
 916   Base = DAG.getRegister(PPC::R0, N.getValueType());
 917   Index = N;
 918   return true;
 919 }
 920
 921 /// SelectAddressRegImmShift - Returns true if the address N can be
 922 /// represented by a base register plus a signed 14-bit displacement
 923 /// [r+imm*4].  Suitable for use by STD and friends.
 924 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 925                                                  SDValue &Base,
 926                                                  SelectionDAG &DAG) const {
 927   // FIXME dl should come from the parent load or store, not the address
 928   DebugLoc dl = N.getDebugLoc();
 929   // If this can be more profitably realized as r+r, fail.
 930   if (SelectAddressRegReg(N, Disp, Base, DAG))
 931     return false;
 932
 933   if (N.getOpcode() == ISD::ADD) {
 934     short imm = 0;
 935     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 936       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 937       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 938         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 939       } else {
 940         Base = N.getOperand(0);
 941       }
 942       return true; // [r+i]
 943     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 944       // Match LOAD (ADD (X, Lo(G))).
 945      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 946              && "Cannot handle constant offsets yet!");
 947       Disp = N.getOperand(1).getOperand(0);  // The global address.
 948       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 949              Disp.getOpcode() == ISD::TargetConstantPool ||
 950              Disp.getOpcode() == ISD::TargetJumpTable);
 951       Base = N.getOperand(0);
 952       return true;  // [&g+r]
 953     }
 954   } else if (N.getOpcode() == ISD::OR) {
 955     short imm = 0;
 956     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 957       // If this is an or of disjoint bitfields, we can codegen this as an add
 958       // (for better address arithmetic) if the LHS and RHS of the OR are
 959       // provably disjoint.
 960       APInt LHSKnownZero, LHSKnownOne;
 961       DAG.ComputeMaskedBits(N.getOperand(0),
 962                             APInt::getAllOnesValue(N.getOperand(0)
 963                                                    .getValueSizeInBits()),
 964                             LHSKnownZero, LHSKnownOne);
 965       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 966         // If all of the bits are known zero on the LHS or RHS, the add won't
 967         // carry.
 968         Base = N.getOperand(0);
 969         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 970         return true;
 971       }
 972     }
 973   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 974     // Loading from a constant address.  Verify low two bits are clear.
 975     if ((CN->getZExtValue() & 3) == 0) {
 976       // If this address fits entirely in a 14-bit sext immediate field, codegen
 977       // this as "d, 0"
 978       short Imm;
 979       if (isIntS16Immediate(CN, Imm)) {
 980         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 981         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 982         return true;
 983       }
 984
 985       // Fold the low-part of 32-bit absolute addresses into addr mode.
 986       if (CN->getValueType(0) == MVT::i32 ||
 987           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 988         int Addr = (int)CN->getZExtValue();
 989
 990         // Otherwise, break this down into an LIS + disp.
 991         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 992         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 993         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 994         Base = SDValue(DAG.getTargetNode(Opc, dl, CN->getValueType(0), Base),0);
 995         return true;
 996       }
 997     }
 998   }
 999
1000   Disp = DAG.getTargetConstant(0, getPointerTy());
1001   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1002     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1003   else
1004     Base = N;
1005   return true;      // [r+0]
1006 }
1007
1008
1009 /// getPreIndexedAddressParts - returns true by value, base pointer and
1010 /// offset pointer and addressing mode by reference if the node's address
1011 /// can be legally represented as pre-indexed load / store address.
1012 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1013                                                   SDValue &Offset,
1014                                                   ISD::MemIndexedMode &AM,
1015                                                   SelectionDAG &DAG) const {
1016   // Disabled by default for now.
1017   if (!EnablePPCPreinc) return false;
1018
1019   SDValue Ptr;
1020   MVT VT;
1021   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1022     Ptr = LD->getBasePtr();
1023     VT = LD->getMemoryVT();
1024
1025   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1026     ST = ST;
1027     Ptr = ST->getBasePtr();
1028     VT  = ST->getMemoryVT();
1029   } else
1030     return false;
1031
1032   // PowerPC doesn't have preinc load/store instructions for vectors.
1033   if (VT.isVector())
1034     return false;
1035
1036   // TODO: Check reg+reg first.
1037
1038   // LDU/STU use reg+imm*4, others use reg+imm.
1039   if (VT != MVT::i64) {
1040     // reg + imm
1041     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1042       return false;
1043   } else {
1044     // reg + imm * 4.
1045     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1046       return false;
1047   }
1048
1049   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1050     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1051     // sext i32 to i64 when addr mode is r+i.
1052     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1053         LD->getExtensionType() == ISD::SEXTLOAD &&
1054         isa<ConstantSDNode>(Offset))
1055       return false;
1056   }
1057
1058   AM = ISD::PRE_INC;
1059   return true;
1060 }
1061
1062 //===----------------------------------------------------------------------===//
1063 //  LowerOperation implementation
1064 //===----------------------------------------------------------------------===//
1065
1066 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1067                                              SelectionDAG &DAG) {
1068   MVT PtrVT = Op.getValueType();
1069   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1070   Constant *C = CP->getConstVal();
1071   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1072   SDValue Zero = DAG.getConstant(0, PtrVT);
1073   // FIXME there isn't really any debug info here
1074   DebugLoc dl = Op.getDebugLoc();
1075
1076   const TargetMachine &TM = DAG.getTarget();
1077
1078   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, CPI, Zero);
1079   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, CPI, Zero);
1080
1081   // If this is a non-darwin platform, we don't support non-static relo models
1082   // yet.
1083   if (TM.getRelocationModel() == Reloc::Static ||
1084       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1085     // Generate non-pic code that has direct accesses to the constant pool.
1086     // The address of the global is just (hi(&g)+lo(&g)).
1087     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1088   }
1089
1090   if (TM.getRelocationModel() == Reloc::PIC_) {
1091     // With PIC, the first instruction is actually "GR+hi(&G)".
1092     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1093                      DAG.getNode(PPCISD::GlobalBaseReg,
1094                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1095   }
1096
1097   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1098   return Lo;
1099 }
1100
1101 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1102   MVT PtrVT = Op.getValueType();
1103   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1104   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1105   SDValue Zero = DAG.getConstant(0, PtrVT);
1106   // FIXME there isn't really any debug loc here
1107   DebugLoc dl = Op.getDebugLoc();
1108
1109   const TargetMachine &TM = DAG.getTarget();
1110
1111   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, JTI, Zero);
1112   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, JTI, Zero);
1113
1114   // If this is a non-darwin platform, we don't support non-static relo models
1115   // yet.
1116   if (TM.getRelocationModel() == Reloc::Static ||
1117       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1118     // Generate non-pic code that has direct accesses to the constant pool.
1119     // The address of the global is just (hi(&g)+lo(&g)).
1120     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1121   }
1122
1123   if (TM.getRelocationModel() == Reloc::PIC_) {
1124     // With PIC, the first instruction is actually "GR+hi(&G)".
1125     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1126                      DAG.getNode(PPCISD::GlobalBaseReg,
1127                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1128   }
1129
1130   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1131   return Lo;
1132 }
1133
1134 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1135                                                    SelectionDAG &DAG) {
1136   assert(0 && "TLS not implemented for PPC.");
1137   return SDValue(); // Not reached
1138 }
1139
1140 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1141                                               SelectionDAG &DAG) {
1142   MVT PtrVT = Op.getValueType();
1143   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1144   GlobalValue *GV = GSDN->getGlobal();
1145   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1146   SDValue Zero = DAG.getConstant(0, PtrVT);
1147   // FIXME there isn't really any debug info here
1148   DebugLoc dl = GSDN->getDebugLoc();
1149
1150   const TargetMachine &TM = DAG.getTarget();
1151
1152   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1153   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1154
1155   // If this is a non-darwin platform, we don't support non-static relo models
1156   // yet.
1157   if (TM.getRelocationModel() == Reloc::Static ||
1158       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1159     // Generate non-pic code that has direct accesses to globals.
1160     // The address of the global is just (hi(&g)+lo(&g)).
1161     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1162   }
1163
1164   if (TM.getRelocationModel() == Reloc::PIC_) {
1165     // With PIC, the first instruction is actually "GR+hi(&G)".
1166     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1167                      DAG.getNode(PPCISD::GlobalBaseReg,
1168                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1169   }
1170
1171   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1172
1173   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1174     return Lo;
1175
1176   // If the global is weak or external, we have to go through the lazy
1177   // resolution stub.
1178   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, NULL, 0);
1179 }
1180
1181 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1182   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1183   DebugLoc dl = Op.getDebugLoc();
1184
1185   // If we're comparing for equality to zero, expose the fact that this is
1186   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1187   // fold the new nodes.
1188   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1189     if (C->isNullValue() && CC == ISD::SETEQ) {
1190       MVT VT = Op.getOperand(0).getValueType();
1191       SDValue Zext = Op.getOperand(0);
1192       if (VT.bitsLT(MVT::i32)) {
1193         VT = MVT::i32;
1194         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1195       }
1196       unsigned Log2b = Log2_32(VT.getSizeInBits());
1197       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1198       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1199                                 DAG.getConstant(Log2b, MVT::i32));
1200       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1201     }
1202     // Leave comparisons against 0 and -1 alone for now, since they're usually
1203     // optimized.  FIXME: revisit this when we can custom lower all setcc
1204     // optimizations.
1205     if (C->isAllOnesValue() || C->isNullValue())
1206       return SDValue();
1207   }
1208
1209   // If we have an integer seteq/setne, turn it into a compare against zero
1210   // by xor'ing the rhs with the lhs, which is faster than setting a
1211   // condition register, reading it back out, and masking the correct bit.  The
1212   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1213   // the result to other bit-twiddling opportunities.
1214   MVT LHSVT = Op.getOperand(0).getValueType();
1215   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1216     MVT VT = Op.getValueType();
1217     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1218                                 Op.getOperand(1));
1219     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1220   }
1221   return SDValue();
1222 }
1223
1224 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1225                               int VarArgsFrameIndex,
1226                               int VarArgsStackOffset,
1227                               unsigned VarArgsNumGPR,
1228                               unsigned VarArgsNumFPR,
1229                               const PPCSubtarget &Subtarget) {
1230
1231   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1232   return SDValue(); // Not reached
1233 }
1234
1235 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1236   SDValue Chain = Op.getOperand(0);
1237   SDValue Trmp = Op.getOperand(1); // trampoline
1238   SDValue FPtr = Op.getOperand(2); // nested function
1239   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1240   DebugLoc dl = Op.getDebugLoc();
1241
1242   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1243   bool isPPC64 = (PtrVT == MVT::i64);
1244   const Type *IntPtrTy =
1245     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType();
1246
1247   TargetLowering::ArgListTy Args;
1248   TargetLowering::ArgListEntry Entry;
1249
1250   Entry.Ty = IntPtrTy;
1251   Entry.Node = Trmp; Args.push_back(Entry);
1252
1253   // TrampSize == (isPPC64 ? 48 : 40);
1254   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1255                                isPPC64 ? MVT::i64 : MVT::i32);
1256   Args.push_back(Entry);
1257
1258   Entry.Node = FPtr; Args.push_back(Entry);
1259   Entry.Node = Nest; Args.push_back(Entry);
1260
1261   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1262   std::pair<SDValue, SDValue> CallResult =
1263     LowerCallTo(Chain, Op.getValueType().getTypeForMVT(), false, false,
1264                 false, false, CallingConv::C, false,
1265                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1266                 Args, DAG, dl);
1267
1268   SDValue Ops[] =
1269     { CallResult.first, CallResult.second };
1270
1271   return DAG.getMergeValues(Ops, 2, dl);
1272 }
1273
1274 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1275                                         int VarArgsFrameIndex,
1276                                         int VarArgsStackOffset,
1277                                         unsigned VarArgsNumGPR,
1278                                         unsigned VarArgsNumFPR,
1279                                         const PPCSubtarget &Subtarget) {
1280   DebugLoc dl = Op.getDebugLoc();
1281
1282   if (Subtarget.isMachoABI()) {
1283     // vastart just stores the address of the VarArgsFrameIndex slot into the
1284     // memory location argument.
1285     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1286     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1287     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1288     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1289   }
1290
1291   // For ELF 32 ABI we follow the layout of the va_list struct.
1292   // We suppose the given va_list is already allocated.
1293   //
1294   // typedef struct {
1295   //  char gpr;     /* index into the array of 8 GPRs
1296   //                 * stored in the register save area
1297   //                 * gpr=0 corresponds to r3,
1298   //                 * gpr=1 to r4, etc.
1299   //                 */
1300   //  char fpr;     /* index into the array of 8 FPRs
1301   //                 * stored in the register save area
1302   //                 * fpr=0 corresponds to f1,
1303   //                 * fpr=1 to f2, etc.
1304   //                 */
1305   //  char *overflow_arg_area;
1306   //                /* location on stack that holds
1307   //                 * the next overflow argument
1308   //                 */
1309   //  char *reg_save_area;
1310   //               /* where r3:r10 and f1:f8 (if saved)
1311   //                * are stored
1312   //                */
1313   // } va_list[1];
1314
1315
1316   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1317   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1318
1319
1320   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1321
1322   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1323   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1324
1325   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1326   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1327
1328   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1329   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1330
1331   uint64_t FPROffset = 1;
1332   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1333
1334   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1335
1336   // Store first byte : number of int regs
1337   SDValue firstStore = DAG.getStore(Op.getOperand(0), dl, ArgGPR,
1338                                       Op.getOperand(1), SV, 0);
1339   uint64_t nextOffset = FPROffset;
1340   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1341                                   ConstFPROffset);
1342
1343   // Store second byte : number of float regs
1344   SDValue secondStore =
1345     DAG.getStore(firstStore, dl, ArgFPR, nextPtr, SV, nextOffset);
1346   nextOffset += StackOffset;
1347   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1348
1349   // Store second word : arguments given on stack
1350   SDValue thirdStore =
1351     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr, SV, nextOffset);
1352   nextOffset += FrameOffset;
1353   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1354
1355   // Store third word : arguments given in registers
1356   return DAG.getStore(thirdStore, dl, FR, nextPtr, SV, nextOffset);
1357
1358 }
1359
1360 #include "PPCGenCallingConv.inc"
1361
1362 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1363 /// depending on which subtarget is selected.
1364 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1365   if (Subtarget.isMachoABI()) {
1366     static const unsigned FPR[] = {
1367       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1368       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1369     };
1370     return FPR;
1371   }
1372
1373
1374   static const unsigned FPR[] = {
1375     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1376     PPC::F8
1377   };
1378   return FPR;
1379 }
1380
1381 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1382 /// the stack.
1383 static unsigned CalculateStackSlotSize(SDValue Arg, ISD::ArgFlagsTy Flags,
1384                                        bool isVarArg, unsigned PtrByteSize) {
1385   MVT ArgVT = Arg.getValueType();
1386   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1387   if (Flags.isByVal())
1388     ArgSize = Flags.getByValSize();
1389   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1390
1391   return ArgSize;
1392 }
1393
1394 SDValue
1395 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1396                                          SelectionDAG &DAG,
1397                                          int &VarArgsFrameIndex,
1398                                          int &VarArgsStackOffset,
1399                                          unsigned &VarArgsNumGPR,
1400                                          unsigned &VarArgsNumFPR,
1401                                          const PPCSubtarget &Subtarget) {
1402   // TODO: add description of PPC stack frame format, or at least some docs.
1403   //
1404   MachineFunction &MF = DAG.getMachineFunction();
1405   MachineFrameInfo *MFI = MF.getFrameInfo();
1406   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1407   SmallVector<SDValue, 8> ArgValues;
1408   SDValue Root = Op.getOperand(0);
1409   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1410   DebugLoc dl = Op.getDebugLoc();
1411
1412   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1413   bool isPPC64 = PtrVT == MVT::i64;
1414   bool isMachoABI = Subtarget.isMachoABI();
1415   bool isELF32_ABI = Subtarget.isELF32_ABI();
1416   // Potential tail calls could cause overwriting of argument stack slots.
1417   unsigned CC = MF.getFunction()->getCallingConv();
1418   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1419   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1420
1421   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1422   // Area that is at least reserved in caller of this function.
1423   unsigned MinReservedArea = ArgOffset;
1424
1425   static const unsigned GPR_32[] = {           // 32-bit registers.
1426     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1427     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1428   };
1429   static const unsigned GPR_64[] = {           // 64-bit registers.
1430     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1431     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1432   };
1433
1434   static const unsigned *FPR = GetFPR(Subtarget);
1435
1436   static const unsigned VR[] = {
1437     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1438     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1439   };
1440
1441   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1442   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1443   const unsigned Num_VR_Regs  = array_lengthof( VR);
1444
1445   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1446
1447   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1448
1449   // In 32-bit non-varargs functions, the stack space for vectors is after the
1450   // stack space for non-vectors.  We do not use this space unless we have
1451   // too many vectors to fit in registers, something that only occurs in
1452   // constructed examples:), but we have to walk the arglist to figure
1453   // that out...for the pathological case, compute VecArgOffset as the
1454   // start of the vector parameter area.  Computing VecArgOffset is the
1455   // entire point of the following loop.
1456   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1457   // to handle Elf here.
1458   unsigned VecArgOffset = ArgOffset;
1459   if (!isVarArg && !isPPC64) {
1460     for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e;
1461          ++ArgNo) {
1462       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1463       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1464       ISD::ArgFlagsTy Flags =
1465         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1466
1467       if (Flags.isByVal()) {
1468         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1469         ObjSize = Flags.getByValSize();
1470         unsigned ArgSize =
1471                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1472         VecArgOffset += ArgSize;
1473         continue;
1474       }
1475
1476       switch(ObjectVT.getSimpleVT()) {
1477       default: assert(0 && "Unhandled argument type!");
1478       case MVT::i32:
1479       case MVT::f32:
1480         VecArgOffset += isPPC64 ? 8 : 4;
1481         break;
1482       case MVT::i64:  // PPC64
1483       case MVT::f64:
1484         VecArgOffset += 8;
1485         break;
1486       case MVT::v4f32:
1487       case MVT::v4i32:
1488       case MVT::v8i16:
1489       case MVT::v16i8:
1490         // Nothing to do, we're only looking at Nonvector args here.
1491         break;
1492       }
1493     }
1494   }
1495   // We've found where the vector parameter area in memory is.  Skip the
1496   // first 12 parameters; these don't use that memory.
1497   VecArgOffset = ((VecArgOffset+15)/16)*16;
1498   VecArgOffset += 12*16;
1499
1500   // Add DAG nodes to load the arguments or copy them out of registers.  On
1501   // entry to a function on PPC, the arguments start after the linkage area,
1502   // although the first ones are often in registers.
1503   //
1504   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1505   // represented with two words (long long or double) must be copied to an
1506   // even GPR_idx value or to an even ArgOffset value.
1507
1508   SmallVector<SDValue, 8> MemOps;
1509   unsigned nAltivecParamsAtEnd = 0;
1510   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues() - 1;
1511        ArgNo != e; ++ArgNo) {
1512     SDValue ArgVal;
1513     bool needsLoad = false;
1514     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1515     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1516     unsigned ArgSize = ObjSize;
1517     ISD::ArgFlagsTy Flags =
1518       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1519     // See if next argument requires stack alignment in ELF
1520     bool Align = Flags.isSplit();
1521
1522     unsigned CurArgOffset = ArgOffset;
1523
1524     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1525     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1526         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1527       if (isVarArg || isPPC64) {
1528         MinReservedArea = ((MinReservedArea+15)/16)*16;
1529         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1530                                                   Flags,
1531                                                   isVarArg,
1532                                                   PtrByteSize);
1533       } else  nAltivecParamsAtEnd++;
1534     } else
1535       // Calculate min reserved area.
1536       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1537                                                 Flags,
1538                                                 isVarArg,
1539                                                 PtrByteSize);
1540
1541     // FIXME alignment for ELF may not be right
1542     // FIXME the codegen can be much improved in some cases.
1543     // We do not have to keep everything in memory.
1544     if (Flags.isByVal()) {
1545       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1546       ObjSize = Flags.getByValSize();
1547       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1548       // Double word align in ELF
1549       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1550       // Objects of size 1 and 2 are right justified, everything else is
1551       // left justified.  This means the memory address is adjusted forwards.
1552       if (ObjSize==1 || ObjSize==2) {
1553         CurArgOffset = CurArgOffset + (4 - ObjSize);
1554       }
1555       // The value of the object is its address.
1556       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1557       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1558       ArgValues.push_back(FIN);
1559       if (ObjSize==1 || ObjSize==2) {
1560         if (GPR_idx != Num_GPR_Regs) {
1561           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1562           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1563           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1564           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1565                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1566           MemOps.push_back(Store);
1567           ++GPR_idx;
1568           if (isMachoABI) ArgOffset += PtrByteSize;
1569         } else {
1570           ArgOffset += PtrByteSize;
1571         }
1572         continue;
1573       }
1574       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1575         // Store whatever pieces of the object are in registers
1576         // to memory.  ArgVal will be address of the beginning of
1577         // the object.
1578         if (GPR_idx != Num_GPR_Regs) {
1579           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1580           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1581           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1582           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1583           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1584           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1585           MemOps.push_back(Store);
1586           ++GPR_idx;
1587           if (isMachoABI) ArgOffset += PtrByteSize;
1588         } else {
1589           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1590           break;
1591         }
1592       }
1593       continue;
1594     }
1595
1596     switch (ObjectVT.getSimpleVT()) {
1597     default: assert(0 && "Unhandled argument type!");
1598     case MVT::i32:
1599       if (!isPPC64) {
1600         // Double word align in ELF
1601         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1602
1603         if (GPR_idx != Num_GPR_Regs) {
1604           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1605           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1606           ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
1607           ++GPR_idx;
1608         } else {
1609           needsLoad = true;
1610           ArgSize = PtrByteSize;
1611         }
1612         // Stack align in ELF
1613         if (needsLoad && Align && isELF32_ABI)
1614           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1615         // All int arguments reserve stack space in Macho ABI.
1616         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1617         break;
1618       }
1619       // FALLTHROUGH
1620     case MVT::i64:  // PPC64
1621       if (GPR_idx != Num_GPR_Regs) {
1622         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1623         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1624         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1625
1626         if (ObjectVT == MVT::i32) {
1627           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1628           // value to MVT::i64 and then truncate to the correct register size.
1629           if (Flags.isSExt())
1630             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1631                                  DAG.getValueType(ObjectVT));
1632           else if (Flags.isZExt())
1633             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1634                                  DAG.getValueType(ObjectVT));
1635
1636           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1637         }
1638
1639         ++GPR_idx;
1640       } else {
1641         needsLoad = true;
1642         ArgSize = PtrByteSize;
1643       }
1644       // All int arguments reserve stack space in Macho ABI.
1645       if (isMachoABI || needsLoad) ArgOffset += 8;
1646       break;
1647
1648     case MVT::f32:
1649     case MVT::f64:
1650       // Every 4 bytes of argument space consumes one of the GPRs available for
1651       // argument passing.
1652       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1653         ++GPR_idx;
1654         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1655           ++GPR_idx;
1656       }
1657       if (FPR_idx != Num_FPR_Regs) {
1658         unsigned VReg;
1659         if (ObjectVT == MVT::f32)
1660           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1661         else
1662           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1663         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1664         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1665         ++FPR_idx;
1666       } else {
1667         needsLoad = true;
1668       }
1669
1670       // Stack align in ELF
1671       if (needsLoad && Align && isELF32_ABI)
1672         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1673       // All FP arguments reserve stack space in Macho ABI.
1674       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1675       break;
1676     case MVT::v4f32:
1677     case MVT::v4i32:
1678     case MVT::v8i16:
1679     case MVT::v16i8:
1680       // Note that vector arguments in registers don't reserve stack space,
1681       // except in varargs functions.
1682       if (VR_idx != Num_VR_Regs) {
1683         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1684         RegInfo.addLiveIn(VR[VR_idx], VReg);
1685         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1686         if (isVarArg) {
1687           while ((ArgOffset % 16) != 0) {
1688             ArgOffset += PtrByteSize;
1689             if (GPR_idx != Num_GPR_Regs)
1690               GPR_idx++;
1691           }
1692           ArgOffset += 16;
1693           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1694         }
1695         ++VR_idx;
1696       } else {
1697         if (!isVarArg && !isPPC64) {
1698           // Vectors go after all the nonvectors.
1699           CurArgOffset = VecArgOffset;
1700           VecArgOffset += 16;
1701         } else {
1702           // Vectors are aligned.
1703           ArgOffset = ((ArgOffset+15)/16)*16;
1704           CurArgOffset = ArgOffset;
1705           ArgOffset += 16;
1706         }
1707         needsLoad = true;
1708       }
1709       break;
1710     }
1711
1712     // We need to load the argument to a virtual register if we determined above
1713     // that we ran out of physical registers of the appropriate type.
1714     if (needsLoad) {
1715       int FI = MFI->CreateFixedObject(ObjSize,
1716                                       CurArgOffset + (ArgSize - ObjSize),
1717                                       isImmutable);
1718       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1719       ArgVal = DAG.getLoad(ObjectVT, dl, Root, FIN, NULL, 0);
1720     }
1721
1722     ArgValues.push_back(ArgVal);
1723   }
1724
1725   // Set the size that is at least reserved in caller of this function.  Tail
1726   // call optimized function's reserved stack space needs to be aligned so that
1727   // taking the difference between two stack areas will result in an aligned
1728   // stack.
1729   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1730   // Add the Altivec parameters at the end, if needed.
1731   if (nAltivecParamsAtEnd) {
1732     MinReservedArea = ((MinReservedArea+15)/16)*16;
1733     MinReservedArea += 16*nAltivecParamsAtEnd;
1734   }
1735   MinReservedArea =
1736     std::max(MinReservedArea,
1737              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1738   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1739     getStackAlignment();
1740   unsigned AlignMask = TargetAlign-1;
1741   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1742   FI->setMinReservedArea(MinReservedArea);
1743
1744   // If the function takes variable number of arguments, make a frame index for
1745   // the start of the first vararg value... for expansion of llvm.va_start.
1746   if (isVarArg) {
1747
1748     int depth;
1749     if (isELF32_ABI) {
1750       VarArgsNumGPR = GPR_idx;
1751       VarArgsNumFPR = FPR_idx;
1752
1753       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1754       // pointer.
1755       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1756                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1757                 PtrVT.getSizeInBits()/8);
1758
1759       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1760                                                   ArgOffset);
1761
1762     }
1763     else
1764       depth = ArgOffset;
1765
1766     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1767                                                depth);
1768     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1769
1770     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1771     // stored to the VarArgsFrameIndex on the stack.
1772     if (isELF32_ABI) {
1773       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1774         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1775         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1776         MemOps.push_back(Store);
1777         // Increment the address by four for the next argument to store
1778         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1779         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1780       }
1781     }
1782
1783     // If this function is vararg, store any remaining integer argument regs
1784     // to their spots on the stack so that they may be loaded by deferencing the
1785     // result of va_next.
1786     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1787       unsigned VReg;
1788       if (isPPC64)
1789         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1790       else
1791         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1792
1793       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1794       SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1795       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1796       MemOps.push_back(Store);
1797       // Increment the address by four for the next argument to store
1798       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1799       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1800     }
1801
1802     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1803     // on the stack.
1804     if (isELF32_ABI) {
1805       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1806         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1807         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1808         MemOps.push_back(Store);
1809         // Increment the address by eight for the next argument to store
1810         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1811                                            PtrVT);
1812         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1813       }
1814
1815       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1816         unsigned VReg;
1817         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1818
1819         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1820         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::f64);
1821         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1822         MemOps.push_back(Store);
1823         // Increment the address by eight for the next argument to store
1824         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1825                                            PtrVT);
1826         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1827       }
1828     }
1829   }
1830
1831   if (!MemOps.empty())
1832     Root = DAG.getNode(ISD::TokenFactor, dl,
1833                        MVT::Other, &MemOps[0], MemOps.size());
1834
1835   ArgValues.push_back(Root);
1836
1837   // Return the new list of results.
1838   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1839                      &ArgValues[0], ArgValues.size());
1840 }
1841
1842 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1843 /// linkage area.
1844 static unsigned
1845 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1846                                      bool isPPC64,
1847                                      bool isMachoABI,
1848                                      bool isVarArg,
1849                                      unsigned CC,
1850                                      CallSDNode *TheCall,
1851                                      unsigned &nAltivecParamsAtEnd) {
1852   // Count how many bytes are to be pushed on the stack, including the linkage
1853   // area, and parameter passing area.  We start with 24/48 bytes, which is
1854   // prereserved space for [SP][CR][LR][3 x unused].
1855   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1856   unsigned NumOps = TheCall->getNumArgs();
1857   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1858
1859   // Add up all the space actually used.
1860   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1861   // they all go in registers, but we must reserve stack space for them for
1862   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1863   // assigned stack space in order, with padding so Altivec parameters are
1864   // 16-byte aligned.
1865   nAltivecParamsAtEnd = 0;
1866   for (unsigned i = 0; i != NumOps; ++i) {
1867     SDValue Arg = TheCall->getArg(i);
1868     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1869     MVT ArgVT = Arg.getValueType();
1870     // Varargs Altivec parameters are padded to a 16 byte boundary.
1871     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1872         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1873       if (!isVarArg && !isPPC64) {
1874         // Non-varargs Altivec parameters go after all the non-Altivec
1875         // parameters; handle those later so we know how much padding we need.
1876         nAltivecParamsAtEnd++;
1877         continue;
1878       }
1879       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1880       NumBytes = ((NumBytes+15)/16)*16;
1881     }
1882     NumBytes += CalculateStackSlotSize(Arg, Flags, isVarArg, PtrByteSize);
1883   }
1884
1885    // Allow for Altivec parameters at the end, if needed.
1886   if (nAltivecParamsAtEnd) {
1887     NumBytes = ((NumBytes+15)/16)*16;
1888     NumBytes += 16*nAltivecParamsAtEnd;
1889   }
1890
1891   // The prolog code of the callee may store up to 8 GPR argument registers to
1892   // the stack, allowing va_start to index over them in memory if its varargs.
1893   // Because we cannot tell if this is needed on the caller side, we have to
1894   // conservatively assume that it is needed.  As such, make sure we have at
1895   // least enough stack space for the caller to store the 8 GPRs.
1896   NumBytes = std::max(NumBytes,
1897                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1898
1899   // Tail call needs the stack to be aligned.
1900   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1901     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1902       getStackAlignment();
1903     unsigned AlignMask = TargetAlign-1;
1904     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1905   }
1906
1907   return NumBytes;
1908 }
1909
1910 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1911 /// adjusted to accomodate the arguments for the tailcall.
1912 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1913                                    unsigned ParamSize) {
1914
1915   if (!IsTailCall) return 0;
1916
1917   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1918   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1919   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1920   // Remember only if the new adjustement is bigger.
1921   if (SPDiff < FI->getTailCallSPDelta())
1922     FI->setTailCallSPDelta(SPDiff);
1923
1924   return SPDiff;
1925 }
1926
1927 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1928 /// following the call is a return. A function is eligible if caller/callee
1929 /// calling conventions match, currently only fastcc supports tail calls, and
1930 /// the function CALL is immediatly followed by a RET.
1931 bool
1932 PPCTargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1933                                                      SDValue Ret,
1934                                                      SelectionDAG& DAG) const {
1935   // Variable argument functions are not supported.
1936   if (!PerformTailCallOpt || TheCall->isVarArg())
1937     return false;
1938
1939   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1940     MachineFunction &MF = DAG.getMachineFunction();
1941     unsigned CallerCC = MF.getFunction()->getCallingConv();
1942     unsigned CalleeCC = TheCall->getCallingConv();
1943     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1944       // Functions containing by val parameters are not supported.
1945       for (unsigned i = 0; i != TheCall->getNumArgs(); i++) {
1946          ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1947          if (Flags.isByVal()) return false;
1948       }
1949
1950       SDValue Callee = TheCall->getCallee();
1951       // Non PIC/GOT  tail calls are supported.
1952       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1953         return true;
1954
1955       // At the moment we can only do local tail calls (in same module, hidden
1956       // or protected) if we are generating PIC.
1957       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1958         return G->getGlobal()->hasHiddenVisibility()
1959             || G->getGlobal()->hasProtectedVisibility();
1960     }
1961   }
1962
1963   return false;
1964 }
1965
1966 /// isCallCompatibleAddress - Return the immediate to use if the specified
1967 /// 32-bit value is representable in the immediate field of a BxA instruction.
1968 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1969   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1970   if (!C) return 0;
1971
1972   int Addr = C->getZExtValue();
1973   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1974       (Addr << 6 >> 6) != Addr)
1975     return 0;  // Top 6 bits have to be sext of immediate.
1976
1977   return DAG.getConstant((int)C->getZExtValue() >> 2,
1978                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
1979 }
1980
1981 namespace {
1982
1983 struct TailCallArgumentInfo {
1984   SDValue Arg;
1985   SDValue FrameIdxOp;
1986   int       FrameIdx;
1987
1988   TailCallArgumentInfo() : FrameIdx(0) {}
1989 };
1990
1991 }
1992
1993 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
1994 static void
1995 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
1996                                            SDValue Chain,
1997                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
1998                    SmallVector<SDValue, 8> &MemOpChains,
1999                    DebugLoc dl) {
2000   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2001     SDValue Arg = TailCallArgs[i].Arg;
2002     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2003     int FI = TailCallArgs[i].FrameIdx;
2004     // Store relative to framepointer.
2005     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2006                                        PseudoSourceValue::getFixedStack(FI),
2007                                        0));
2008   }
2009 }
2010
2011 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2012 /// the appropriate stack slot for the tail call optimized function call.
2013 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2014                                                MachineFunction &MF,
2015                                                SDValue Chain,
2016                                                SDValue OldRetAddr,
2017                                                SDValue OldFP,
2018                                                int SPDiff,
2019                                                bool isPPC64,
2020                                                bool isMachoABI,
2021                                                DebugLoc dl) {
2022   if (SPDiff) {
2023     // Calculate the new stack slot for the return address.
2024     int SlotSize = isPPC64 ? 8 : 4;
2025     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2026                                                                    isMachoABI);
2027     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2028                                                           NewRetAddrLoc);
2029     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
2030                                                                     isMachoABI);
2031     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
2032
2033     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2034     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2035     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2036                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
2037     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2038     Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2039                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
2040   }
2041   return Chain;
2042 }
2043
2044 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2045 /// the position of the argument.
2046 static void
2047 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2048                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2049                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2050   int Offset = ArgOffset + SPDiff;
2051   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2052   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
2053   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2054   SDValue FIN = DAG.getFrameIndex(FI, VT);
2055   TailCallArgumentInfo Info;
2056   Info.Arg = Arg;
2057   Info.FrameIdxOp = FIN;
2058   Info.FrameIdx = FI;
2059   TailCallArguments.push_back(Info);
2060 }
2061
2062 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2063 /// stack slot. Returns the chain as result and the loaded frame pointers in
2064 /// LROpOut/FPOpout. Used when tail calling.
2065 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2066                                                         int SPDiff,
2067                                                         SDValue Chain,
2068                                                         SDValue &LROpOut,
2069                                                         SDValue &FPOpOut,
2070                                                         DebugLoc dl) {
2071   if (SPDiff) {
2072     // Load the LR and FP stack slot for later adjusting.
2073     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2074     LROpOut = getReturnAddrFrameIndex(DAG);
2075     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, NULL, 0);
2076     Chain = SDValue(LROpOut.getNode(), 1);
2077     FPOpOut = getFramePointerFrameIndex(DAG);
2078     FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, NULL, 0);
2079     Chain = SDValue(FPOpOut.getNode(), 1);
2080   }
2081   return Chain;
2082 }
2083
2084 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2085 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2086 /// specified by the specific parameter attribute. The copy will be passed as
2087 /// a byval function parameter.
2088 /// Sometimes what we are copying is the end of a larger object, the part that
2089 /// does not fit in registers.
2090 static SDValue
2091 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2092                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2093                           unsigned Size, DebugLoc dl) {
2094   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2095   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2096                        false, NULL, 0, NULL, 0);
2097 }
2098
2099 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2100 /// tail calls.
2101 static void
2102 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2103                  SDValue Arg, SDValue PtrOff, int SPDiff,
2104                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2105                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2106                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments,
2107                  DebugLoc dl) {
2108   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2109   if (!isTailCall) {
2110     if (isVector) {
2111       SDValue StackPtr;
2112       if (isPPC64)
2113         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2114       else
2115         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2116       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2117                            DAG.getConstant(ArgOffset, PtrVT));
2118     }
2119     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0));
2120   // Calculate and remember argument location.
2121   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2122                                   TailCallArguments);
2123 }
2124
2125 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2126                                        const PPCSubtarget &Subtarget,
2127                                        TargetMachine &TM) {
2128   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
2129   SDValue Chain  = TheCall->getChain();
2130   bool isVarArg   = TheCall->isVarArg();
2131   unsigned CC     = TheCall->getCallingConv();
2132   bool isTailCall = TheCall->isTailCall()
2133                  && CC == CallingConv::Fast && PerformTailCallOpt;
2134   SDValue Callee = TheCall->getCallee();
2135   unsigned NumOps  = TheCall->getNumArgs();
2136   DebugLoc dl = TheCall->getDebugLoc();
2137
2138   bool isMachoABI = Subtarget.isMachoABI();
2139   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2140
2141   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2142   bool isPPC64 = PtrVT == MVT::i64;
2143   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2144
2145   MachineFunction &MF = DAG.getMachineFunction();
2146
2147   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2148   // SelectExpr to use to put the arguments in the appropriate registers.
2149   std::vector<SDValue> args_to_use;
2150
2151   // Mark this function as potentially containing a function that contains a
2152   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2153   // and restoring the callers stack pointer in this functions epilog. This is
2154   // done because by tail calling the called function might overwrite the value
2155   // in this function's (MF) stack pointer stack slot 0(SP).
2156   if (PerformTailCallOpt && CC==CallingConv::Fast)
2157     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2158
2159   unsigned nAltivecParamsAtEnd = 0;
2160
2161   // Count how many bytes are to be pushed on the stack, including the linkage
2162   // area, and parameter passing area.  We start with 24/48 bytes, which is
2163   // prereserved space for [SP][CR][LR][3 x unused].
2164   unsigned NumBytes =
2165     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2166                                          TheCall, nAltivecParamsAtEnd);
2167
2168   // Calculate by how many bytes the stack has to be adjusted in case of tail
2169   // call optimization.
2170   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2171
2172   // Adjust the stack pointer for the new arguments...
2173   // These operations are automatically eliminated by the prolog/epilog pass
2174   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2175   SDValue CallSeqStart = Chain;
2176
2177   // Load the return address and frame pointer so it can be move somewhere else
2178   // later.
2179   SDValue LROp, FPOp;
2180   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, dl);
2181
2182   // Set up a copy of the stack pointer for use loading and storing any
2183   // arguments that may not fit in the registers available for argument
2184   // passing.
2185   SDValue StackPtr;
2186   if (isPPC64)
2187     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2188   else
2189     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2190
2191   // Figure out which arguments are going to go in registers, and which in
2192   // memory.  Also, if this is a vararg function, floating point operations
2193   // must be stored to our stack, and loaded into integer regs as well, if
2194   // any integer regs are available for argument passing.
2195   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2196   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2197
2198   static const unsigned GPR_32[] = {           // 32-bit registers.
2199     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2200     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2201   };
2202   static const unsigned GPR_64[] = {           // 64-bit registers.
2203     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2204     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2205   };
2206   static const unsigned *FPR = GetFPR(Subtarget);
2207
2208   static const unsigned VR[] = {
2209     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2210     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2211   };
2212   const unsigned NumGPRs = array_lengthof(GPR_32);
2213   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2214   const unsigned NumVRs  = array_lengthof( VR);
2215
2216   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2217
2218   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2219   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2220
2221   SmallVector<SDValue, 8> MemOpChains;
2222   for (unsigned i = 0; i != NumOps; ++i) {
2223     bool inMem = false;
2224     SDValue Arg = TheCall->getArg(i);
2225     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
2226     // See if next argument requires stack alignment in ELF
2227     bool Align = Flags.isSplit();
2228
2229     // PtrOff will be used to store the current argument to the stack if a
2230     // register cannot be found for it.
2231     SDValue PtrOff;
2232
2233     // Stack align in ELF 32
2234     if (isELF32_ABI && Align)
2235       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2236                                StackPtr.getValueType());
2237     else
2238       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2239
2240     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
2241
2242     // On PPC64, promote integers to 64-bit values.
2243     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2244       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2245       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2246       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
2247     }
2248
2249     // FIXME Elf untested, what are alignment rules?
2250     // FIXME memcpy is used way more than necessary.  Correctness first.
2251     if (Flags.isByVal()) {
2252       unsigned Size = Flags.getByValSize();
2253       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2254       if (Size==1 || Size==2) {
2255         // Very small objects are passed right-justified.
2256         // Everything else is passed left-justified.
2257         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2258         if (GPR_idx != NumGPRs) {
2259           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
2260                                           NULL, 0, VT);
2261           MemOpChains.push_back(Load.getValue(1));
2262           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2263           if (isMachoABI)
2264             ArgOffset += PtrByteSize;
2265         } else {
2266           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2267           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
2268           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2269                                 CallSeqStart.getNode()->getOperand(0),
2270                                 Flags, DAG, Size, dl);
2271           // This must go outside the CALLSEQ_START..END.
2272           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2273                                CallSeqStart.getNode()->getOperand(1));
2274           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2275                                  NewCallSeqStart.getNode());
2276           Chain = CallSeqStart = NewCallSeqStart;
2277           ArgOffset += PtrByteSize;
2278         }
2279         continue;
2280       }
2281       // Copy entire object into memory.  There are cases where gcc-generated
2282       // code assumes it is there, even if it could be put entirely into
2283       // registers.  (This is not what the doc says.)
2284       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2285                             CallSeqStart.getNode()->getOperand(0),
2286                             Flags, DAG, Size, dl);
2287       // This must go outside the CALLSEQ_START..END.
2288       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2289                            CallSeqStart.getNode()->getOperand(1));
2290       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2291       Chain = CallSeqStart = NewCallSeqStart;
2292       // And copy the pieces of it that fit into registers.
2293       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2294         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2295         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
2296         if (GPR_idx != NumGPRs) {
2297           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg, NULL, 0);
2298           MemOpChains.push_back(Load.getValue(1));
2299           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2300           if (isMachoABI)
2301             ArgOffset += PtrByteSize;
2302         } else {
2303           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2304           break;
2305         }
2306       }
2307       continue;
2308     }
2309
2310     switch (Arg.getValueType().getSimpleVT()) {
2311     default: assert(0 && "Unexpected ValueType for argument!");
2312     case MVT::i32:
2313     case MVT::i64:
2314       // Double word align in ELF
2315       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2316       if (GPR_idx != NumGPRs) {
2317         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2318       } else {
2319         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2320                          isPPC64, isTailCall, false, MemOpChains,
2321                          TailCallArguments, dl);
2322         inMem = true;
2323       }
2324       if (inMem || isMachoABI) {
2325         // Stack align in ELF
2326         if (isELF32_ABI && Align)
2327           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2328
2329         ArgOffset += PtrByteSize;
2330       }
2331       break;
2332     case MVT::f32:
2333     case MVT::f64:
2334       if (FPR_idx != NumFPRs) {
2335         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2336
2337         if (isVarArg) {
2338           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2339           MemOpChains.push_back(Store);
2340
2341           // Float varargs are always shadowed in available integer registers
2342           if (GPR_idx != NumGPRs) {
2343             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2344             MemOpChains.push_back(Load.getValue(1));
2345             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2346                                                                 Load));
2347           }
2348           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2349             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2350             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
2351             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2352             MemOpChains.push_back(Load.getValue(1));
2353             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2354                                                                 Load));
2355           }
2356         } else {
2357           // If we have any FPRs remaining, we may also have GPRs remaining.
2358           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2359           // GPRs.
2360           if (isMachoABI) {
2361             if (GPR_idx != NumGPRs)
2362               ++GPR_idx;
2363             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2364                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2365               ++GPR_idx;
2366           }
2367         }
2368       } else {
2369         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2370                          isPPC64, isTailCall, false, MemOpChains,
2371                          TailCallArguments, dl);
2372         inMem = true;
2373       }
2374       if (inMem || isMachoABI) {
2375         // Stack align in ELF
2376         if (isELF32_ABI && Align)
2377           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2378         if (isPPC64)
2379           ArgOffset += 8;
2380         else
2381           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2382       }
2383       break;
2384     case MVT::v4f32:
2385     case MVT::v4i32:
2386     case MVT::v8i16:
2387     case MVT::v16i8:
2388       if (isVarArg) {
2389         // These go aligned on the stack, or in the corresponding R registers
2390         // when within range.  The Darwin PPC ABI doc claims they also go in
2391         // V registers; in fact gcc does this only for arguments that are
2392         // prototyped, not for those that match the ...  We do it for all
2393         // arguments, seems to work.
2394         while (ArgOffset % 16 !=0) {
2395           ArgOffset += PtrByteSize;
2396           if (GPR_idx != NumGPRs)
2397             GPR_idx++;
2398         }
2399         // We could elide this store in the case where the object fits
2400         // entirely in R registers.  Maybe later.
2401         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2402                             DAG.getConstant(ArgOffset, PtrVT));
2403         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2404         MemOpChains.push_back(Store);
2405         if (VR_idx != NumVRs) {
2406           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff, NULL, 0);
2407           MemOpChains.push_back(Load.getValue(1));
2408           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2409         }
2410         ArgOffset += 16;
2411         for (unsigned i=0; i<16; i+=PtrByteSize) {
2412           if (GPR_idx == NumGPRs)
2413             break;
2414           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
2415                                   DAG.getConstant(i, PtrVT));
2416           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, NULL, 0);
2417           MemOpChains.push_back(Load.getValue(1));
2418           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2419         }
2420         break;
2421       }
2422
2423       // Non-varargs Altivec params generally go in registers, but have
2424       // stack space allocated at the end.
2425       if (VR_idx != NumVRs) {
2426         // Doesn't have GPR space allocated.
2427         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2428       } else if (nAltivecParamsAtEnd==0) {
2429         // We are emitting Altivec params in order.
2430         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2431                          isPPC64, isTailCall, true, MemOpChains,
2432                          TailCallArguments, dl);
2433         ArgOffset += 16;
2434       }
2435       break;
2436     }
2437   }
2438   // If all Altivec parameters fit in registers, as they usually do,
2439   // they get stack space following the non-Altivec parameters.  We
2440   // don't track this here because nobody below needs it.
2441   // If there are more Altivec parameters than fit in registers emit
2442   // the stores here.
2443   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2444     unsigned j = 0;
2445     // Offset is aligned; skip 1st 12 params which go in V registers.
2446     ArgOffset = ((ArgOffset+15)/16)*16;
2447     ArgOffset += 12*16;
2448     for (unsigned i = 0; i != NumOps; ++i) {
2449       SDValue Arg = TheCall->getArg(i);
2450       MVT ArgType = Arg.getValueType();
2451       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2452           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2453         if (++j > NumVRs) {
2454           SDValue PtrOff;
2455           // We are emitting Altivec params in order.
2456           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2457                            isPPC64, isTailCall, true, MemOpChains,
2458                            TailCallArguments, dl);
2459           ArgOffset += 16;
2460         }
2461       }
2462     }
2463   }
2464
2465   if (!MemOpChains.empty())
2466     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2467                         &MemOpChains[0], MemOpChains.size());
2468
2469   // Build a sequence of copy-to-reg nodes chained together with token chain
2470   // and flag operands which copy the outgoing args into the appropriate regs.
2471   SDValue InFlag;
2472   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2473     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2474                              RegsToPass[i].second, InFlag);
2475     InFlag = Chain.getValue(1);
2476   }
2477
2478   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2479   if (isVarArg && isELF32_ABI) {
2480     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, dl, MVT::i32), 0);
2481     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2482     InFlag = Chain.getValue(1);
2483   }
2484
2485   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2486   // might overwrite each other in case of tail call optimization.
2487   if (isTailCall) {
2488     SmallVector<SDValue, 8> MemOpChains2;
2489     // Do not flag preceeding copytoreg stuff together with the following stuff.
2490     InFlag = SDValue();
2491     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2492                                       MemOpChains2, dl);
2493     if (!MemOpChains2.empty())
2494       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2495                           &MemOpChains2[0], MemOpChains2.size());
2496
2497     // Store the return address to the appropriate stack slot.
2498     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2499                                           isPPC64, isMachoABI, dl);
2500   }
2501
2502   // Emit callseq_end just before tailcall node.
2503   if (isTailCall) {
2504     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2505                                DAG.getIntPtrConstant(0, true), InFlag);
2506     InFlag = Chain.getValue(1);
2507   }
2508
2509   std::vector<MVT> NodeTys;
2510   NodeTys.push_back(MVT::Other);   // Returns a chain
2511   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2512
2513   SmallVector<SDValue, 8> Ops;
2514   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2515
2516   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2517   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2518   // node so that legalize doesn't hack it.
2519   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2520     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2521   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2522     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2523   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2524     // If this is an absolute destination address, use the munged value.
2525     Callee = SDValue(Dest, 0);
2526   else {
2527     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2528     // to do the call, we can't use PPCISD::CALL.
2529     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2530     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2531                         2 + (InFlag.getNode() != 0));
2532     InFlag = Chain.getValue(1);
2533
2534     // Copy the callee address into R12/X12 on darwin.
2535     if (isMachoABI) {
2536       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2537       Chain = DAG.getCopyToReg(Chain, dl, Reg, Callee, InFlag);
2538       InFlag = Chain.getValue(1);
2539     }
2540
2541     NodeTys.clear();
2542     NodeTys.push_back(MVT::Other);
2543     NodeTys.push_back(MVT::Flag);
2544     Ops.push_back(Chain);
2545     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2546     Callee.setNode(0);
2547     // Add CTR register as callee so a bctr can be emitted later.
2548     if (isTailCall)
2549       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2550   }
2551
2552   // If this is a direct call, pass the chain and the callee.
2553   if (Callee.getNode()) {
2554     Ops.push_back(Chain);
2555     Ops.push_back(Callee);
2556   }
2557   // If this is a tail call add stack pointer delta.
2558   if (isTailCall)
2559     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2560
2561   // Add argument registers to the end of the list so that they are known live
2562   // into the call.
2563   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2564     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2565                                   RegsToPass[i].second.getValueType()));
2566
2567   // When performing tail call optimization the callee pops its arguments off
2568   // the stack. Account for this here so these bytes can be pushed back on in
2569   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2570   int BytesCalleePops =
2571     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2572
2573   if (InFlag.getNode())
2574     Ops.push_back(InFlag);
2575
2576   // Emit tail call.
2577   if (isTailCall) {
2578     assert(InFlag.getNode() &&
2579            "Flag must be set. Depend on flag being set in LowerRET");
2580     Chain = DAG.getNode(PPCISD::TAILCALL, dl,
2581                         TheCall->getVTList(), &Ops[0], Ops.size());
2582     return SDValue(Chain.getNode(), Op.getResNo());
2583   }
2584
2585   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2586   InFlag = Chain.getValue(1);
2587
2588   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2589                              DAG.getIntPtrConstant(BytesCalleePops, true),
2590                              InFlag);
2591   if (TheCall->getValueType(0) != MVT::Other)
2592     InFlag = Chain.getValue(1);
2593
2594   SmallVector<SDValue, 16> ResultVals;
2595   SmallVector<CCValAssign, 16> RVLocs;
2596   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2597   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2598   CCInfo.AnalyzeCallResult(TheCall, RetCC_PPC);
2599
2600   // Copy all of the result registers out of their specified physreg.
2601   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2602     CCValAssign &VA = RVLocs[i];
2603     MVT VT = VA.getValVT();
2604     assert(VA.isRegLoc() && "Can only return in registers!");
2605     Chain = DAG.getCopyFromReg(Chain, dl,
2606                                VA.getLocReg(), VT, InFlag).getValue(1);
2607     ResultVals.push_back(Chain.getValue(0));
2608     InFlag = Chain.getValue(2);
2609   }
2610
2611   // If the function returns void, just return the chain.
2612   if (RVLocs.empty())
2613     return Chain;
2614
2615   // Otherwise, merge everything together with a MERGE_VALUES node.
2616   ResultVals.push_back(Chain);
2617   SDValue Res = DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
2618                             &ResultVals[0], ResultVals.size());
2619   return Res.getValue(Op.getResNo());
2620 }
2621
2622 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2623                                       TargetMachine &TM) {
2624   SmallVector<CCValAssign, 16> RVLocs;
2625   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2626   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2627   DebugLoc dl = Op.getDebugLoc();
2628   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2629   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_PPC);
2630
2631   // If this is the first return lowered for this function, add the regs to the
2632   // liveout set for the function.
2633   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2634     for (unsigned i = 0; i != RVLocs.size(); ++i)
2635       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2636   }
2637
2638   SDValue Chain = Op.getOperand(0);
2639
2640   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2641   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2642     SDValue TailCall = Chain;
2643     SDValue TargetAddress = TailCall.getOperand(1);
2644     SDValue StackAdjustment = TailCall.getOperand(2);
2645
2646     assert(((TargetAddress.getOpcode() == ISD::Register &&
2647              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2648             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2649             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2650             isa<ConstantSDNode>(TargetAddress)) &&
2651     "Expecting an global address, external symbol, absolute value or register");
2652
2653     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2654            "Expecting a const value");
2655
2656     SmallVector<SDValue,8> Operands;
2657     Operands.push_back(Chain.getOperand(0));
2658     Operands.push_back(TargetAddress);
2659     Operands.push_back(StackAdjustment);
2660     // Copy registers used by the call. Last operand is a flag so it is not
2661     // copied.
2662     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2663       Operands.push_back(Chain.getOperand(i));
2664     }
2665     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Operands[0],
2666                        Operands.size());
2667   }
2668
2669   SDValue Flag;
2670
2671   // Copy the result values into the output registers.
2672   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2673     CCValAssign &VA = RVLocs[i];
2674     assert(VA.isRegLoc() && "Can only return in registers!");
2675     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2676                              Op.getOperand(i*2+1), Flag);
2677     Flag = Chain.getValue(1);
2678   }
2679
2680   if (Flag.getNode())
2681     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
2682   else
2683     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
2684 }
2685
2686 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2687                                    const PPCSubtarget &Subtarget) {
2688   // When we pop the dynamic allocation we need to restore the SP link.
2689   DebugLoc dl = Op.getDebugLoc();
2690
2691   // Get the corect type for pointers.
2692   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2693
2694   // Construct the stack pointer operand.
2695   bool IsPPC64 = Subtarget.isPPC64();
2696   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2697   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2698
2699   // Get the operands for the STACKRESTORE.
2700   SDValue Chain = Op.getOperand(0);
2701   SDValue SaveSP = Op.getOperand(1);
2702
2703   // Load the old link SP.
2704   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr, NULL, 0);
2705
2706   // Restore the stack pointer.
2707   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
2708
2709   // Store the old link SP.
2710   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, NULL, 0);
2711 }
2712
2713
2714
2715 SDValue
2716 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2717   MachineFunction &MF = DAG.getMachineFunction();
2718   bool IsPPC64 = PPCSubTarget.isPPC64();
2719   bool isMachoABI = PPCSubTarget.isMachoABI();
2720   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2721
2722   // Get current frame pointer save index.  The users of this index will be
2723   // primarily DYNALLOC instructions.
2724   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2725   int RASI = FI->getReturnAddrSaveIndex();
2726
2727   // If the frame pointer save index hasn't been defined yet.
2728   if (!RASI) {
2729     // Find out what the fix offset of the frame pointer save area.
2730     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2731     // Allocate the frame index for frame pointer save area.
2732     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2733     // Save the result.
2734     FI->setReturnAddrSaveIndex(RASI);
2735   }
2736   return DAG.getFrameIndex(RASI, PtrVT);
2737 }
2738
2739 SDValue
2740 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2741   MachineFunction &MF = DAG.getMachineFunction();
2742   bool IsPPC64 = PPCSubTarget.isPPC64();
2743   bool isMachoABI = PPCSubTarget.isMachoABI();
2744   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2745
2746   // Get current frame pointer save index.  The users of this index will be
2747   // primarily DYNALLOC instructions.
2748   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2749   int FPSI = FI->getFramePointerSaveIndex();
2750
2751   // If the frame pointer save index hasn't been defined yet.
2752   if (!FPSI) {
2753     // Find out what the fix offset of the frame pointer save area.
2754     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2755
2756     // Allocate the frame index for frame pointer save area.
2757     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2758     // Save the result.
2759     FI->setFramePointerSaveIndex(FPSI);
2760   }
2761   return DAG.getFrameIndex(FPSI, PtrVT);
2762 }
2763
2764 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2765                                          SelectionDAG &DAG,
2766                                          const PPCSubtarget &Subtarget) {
2767   // Get the inputs.
2768   SDValue Chain = Op.getOperand(0);
2769   SDValue Size  = Op.getOperand(1);
2770   DebugLoc dl = Op.getDebugLoc();
2771
2772   // Get the corect type for pointers.
2773   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2774   // Negate the size.
2775   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
2776                                   DAG.getConstant(0, PtrVT), Size);
2777   // Construct a node for the frame pointer save index.
2778   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2779   // Build a DYNALLOC node.
2780   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2781   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2782   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
2783 }
2784
2785 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2786 /// possible.
2787 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2788   // Not FP? Not a fsel.
2789   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2790       !Op.getOperand(2).getValueType().isFloatingPoint())
2791     return Op;
2792
2793   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2794
2795   // Cannot handle SETEQ/SETNE.
2796   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
2797
2798   MVT ResVT = Op.getValueType();
2799   MVT CmpVT = Op.getOperand(0).getValueType();
2800   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2801   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2802   DebugLoc dl = Op.getDebugLoc();
2803
2804   // If the RHS of the comparison is a 0.0, we don't need to do the
2805   // subtraction at all.
2806   if (isFloatingPointZero(RHS))
2807     switch (CC) {
2808     default: break;       // SETUO etc aren't handled by fsel.
2809     case ISD::SETULT:
2810     case ISD::SETLT:
2811       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2812     case ISD::SETOGE:
2813     case ISD::SETGE:
2814       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2815         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
2816       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
2817     case ISD::SETUGT:
2818     case ISD::SETGT:
2819       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2820     case ISD::SETOLE:
2821     case ISD::SETLE:
2822       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2823         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
2824       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
2825                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
2826     }
2827
2828   SDValue Cmp;
2829   switch (CC) {
2830   default: break;       // SETUO etc aren't handled by fsel.
2831   case ISD::SETULT:
2832   case ISD::SETLT:
2833     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
2834     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2835       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2836       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
2837   case ISD::SETOGE:
2838   case ISD::SETGE:
2839     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
2840     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2841       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2842       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
2843   case ISD::SETUGT:
2844   case ISD::SETGT:
2845     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
2846     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2847       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2848       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
2849   case ISD::SETOLE:
2850   case ISD::SETLE:
2851     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
2852     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2853       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2854       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
2855   }
2856   return Op;
2857 }
2858
2859 // FIXME: Split this code up when LegalizeDAGTypes lands.
2860 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
2861                                            DebugLoc dl) {
2862   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2863   SDValue Src = Op.getOperand(0);
2864   if (Src.getValueType() == MVT::f32)
2865     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
2866
2867   SDValue Tmp;
2868   switch (Op.getValueType().getSimpleVT()) {
2869   default: assert(0 && "Unhandled FP_TO_INT type in custom expander!");
2870   case MVT::i32:
2871     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
2872                                                          PPCISD::FCTIDZ,
2873                       dl, MVT::f64, Src);
2874     break;
2875   case MVT::i64:
2876     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
2877     break;
2878   }
2879
2880   // Convert the FP value to an int value through memory.
2881   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2882
2883   // Emit a store to the stack slot.
2884   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr, NULL, 0);
2885
2886   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2887   // add in a bias.
2888   if (Op.getValueType() == MVT::i32)
2889     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
2890                         DAG.getConstant(4, FIPtr.getValueType()));
2891   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, NULL, 0);
2892 }
2893
2894 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2895   DebugLoc dl = Op.getDebugLoc();
2896   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2897   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2898     return SDValue();
2899
2900   if (Op.getOperand(0).getValueType() == MVT::i64) {
2901     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
2902                                MVT::f64, Op.getOperand(0));
2903     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
2904     if (Op.getValueType() == MVT::f32)
2905       FP = DAG.getNode(ISD::FP_ROUND, dl,
2906                        MVT::f32, FP, DAG.getIntPtrConstant(0));
2907     return FP;
2908   }
2909
2910   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2911          "Unhandled SINT_TO_FP type in custom expander!");
2912   // Since we only generate this in 64-bit mode, we can take advantage of
2913   // 64-bit registers.  In particular, sign extend the input value into the
2914   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2915   // then lfd it and fcfid it.
2916   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2917   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2918   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2919   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2920
2921   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
2922                                 Op.getOperand(0));
2923
2924   // STD the extended value into the stack slot.
2925   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2926                        MachineMemOperand::MOStore, 0, 8, 8);
2927   SDValue Store = DAG.getNode(PPCISD::STD_32, dl, MVT::Other,
2928                                 DAG.getEntryNode(), Ext64, FIdx,
2929                                 DAG.getMemOperand(MO));
2930   // Load the value as a double.
2931   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, NULL, 0);
2932
2933   // FCFID it and return it.
2934   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
2935   if (Op.getValueType() == MVT::f32)
2936     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
2937   return FP;
2938 }
2939
2940 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2941   DebugLoc dl = Op.getDebugLoc();
2942   /*
2943    The rounding mode is in bits 30:31 of FPSR, and has the following
2944    settings:
2945      00 Round to nearest
2946      01 Round to 0
2947      10 Round to +inf
2948      11 Round to -inf
2949
2950   FLT_ROUNDS, on the other hand, expects the following:
2951     -1 Undefined
2952      0 Round to 0
2953      1 Round to nearest
2954      2 Round to +inf
2955      3 Round to -inf
2956
2957   To perform the conversion, we do:
2958     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2959   */
2960
2961   MachineFunction &MF = DAG.getMachineFunction();
2962   MVT VT = Op.getValueType();
2963   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2964   std::vector<MVT> NodeTys;
2965   SDValue MFFSreg, InFlag;
2966
2967   // Save FP Control Word to register
2968   NodeTys.push_back(MVT::f64);    // return register
2969   NodeTys.push_back(MVT::Flag);   // unused in this context
2970   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
2971
2972   // Save FP register to stack slot
2973   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2974   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2975   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
2976                                  StackSlot, NULL, 0);
2977
2978   // Load FP Control Word from low 32 bits of stack slot.
2979   SDValue Four = DAG.getConstant(4, PtrVT);
2980   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
2981   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, NULL, 0);
2982
2983   // Transform as necessary
2984   SDValue CWD1 =
2985     DAG.getNode(ISD::AND, dl, MVT::i32,
2986                 CWD, DAG.getConstant(3, MVT::i32));
2987   SDValue CWD2 =
2988     DAG.getNode(ISD::SRL, dl, MVT::i32,
2989                 DAG.getNode(ISD::AND, dl, MVT::i32,
2990                             DAG.getNode(ISD::XOR, dl, MVT::i32,
2991                                         CWD, DAG.getConstant(3, MVT::i32)),
2992                             DAG.getConstant(3, MVT::i32)),
2993                 DAG.getConstant(1, MVT::i32));
2994
2995   SDValue RetVal =
2996     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
2997
2998   return DAG.getNode((VT.getSizeInBits() < 16 ?
2999                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3000 }
3001
3002 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
3003   MVT VT = Op.getValueType();
3004   unsigned BitWidth = VT.getSizeInBits();
3005   DebugLoc dl = Op.getDebugLoc();
3006   assert(Op.getNumOperands() == 3 &&
3007          VT == Op.getOperand(1).getValueType() &&
3008          "Unexpected SHL!");
3009
3010   // Expand into a bunch of logical ops.  Note that these ops
3011   // depend on the PPC behavior for oversized shift amounts.
3012   SDValue Lo = Op.getOperand(0);
3013   SDValue Hi = Op.getOperand(1);
3014   SDValue Amt = Op.getOperand(2);
3015   MVT AmtVT = Amt.getValueType();
3016
3017   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3018                              DAG.getConstant(BitWidth, AmtVT), Amt);
3019   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3020   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3021   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3022   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3023                              DAG.getConstant(-BitWidth, AmtVT));
3024   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3025   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3026   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3027   SDValue OutOps[] = { OutLo, OutHi };
3028   return DAG.getMergeValues(OutOps, 2, dl);
3029 }
3030
3031 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3032   MVT VT = Op.getValueType();
3033   DebugLoc dl = Op.getDebugLoc();
3034   unsigned BitWidth = VT.getSizeInBits();
3035   assert(Op.getNumOperands() == 3 &&
3036          VT == Op.getOperand(1).getValueType() &&
3037          "Unexpected SRL!");
3038
3039   // Expand into a bunch of logical ops.  Note that these ops
3040   // depend on the PPC behavior for oversized shift amounts.
3041   SDValue Lo = Op.getOperand(0);
3042   SDValue Hi = Op.getOperand(1);
3043   SDValue Amt = Op.getOperand(2);
3044   MVT AmtVT = Amt.getValueType();
3045
3046   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3047                              DAG.getConstant(BitWidth, AmtVT), Amt);
3048   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3049   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3050   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3051   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3052                              DAG.getConstant(-BitWidth, AmtVT));
3053   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3054   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3055   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3056   SDValue OutOps[] = { OutLo, OutHi };
3057   return DAG.getMergeValues(OutOps, 2, dl);
3058 }
3059
3060 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3061   DebugLoc dl = Op.getDebugLoc();
3062   MVT VT = Op.getValueType();
3063   unsigned BitWidth = VT.getSizeInBits();
3064   assert(Op.getNumOperands() == 3 &&
3065          VT == Op.getOperand(1).getValueType() &&
3066          "Unexpected SRA!");
3067
3068   // Expand into a bunch of logical ops, followed by a select_cc.
3069   SDValue Lo = Op.getOperand(0);
3070   SDValue Hi = Op.getOperand(1);
3071   SDValue Amt = Op.getOperand(2);
3072   MVT AmtVT = Amt.getValueType();
3073
3074   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3075                              DAG.getConstant(BitWidth, AmtVT), Amt);
3076   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3077   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3078   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3079   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3080                              DAG.getConstant(-BitWidth, AmtVT));
3081   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3082   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3083   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3084                                   Tmp4, Tmp6, ISD::SETLE);
3085   SDValue OutOps[] = { OutLo, OutHi };
3086   return DAG.getMergeValues(OutOps, 2, dl);
3087 }
3088
3089 //===----------------------------------------------------------------------===//
3090 // Vector related lowering.
3091 //
3092
3093 /// BuildSplatI - Build a canonical splati of Val with an element size of
3094 /// SplatSize.  Cast the result to VT.
3095 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3096                              SelectionDAG &DAG, DebugLoc dl) {
3097   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3098
3099   static const MVT VTys[] = { // canonical VT to use for each size.
3100     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3101   };
3102
3103   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3104
3105   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3106   if (Val == -1)
3107     SplatSize = 1;
3108
3109   MVT CanonicalVT = VTys[SplatSize-1];
3110
3111   // Build a canonical splat for this value.
3112   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3113   SmallVector<SDValue, 8> Ops;
3114   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3115   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3116                               &Ops[0], Ops.size());
3117   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3118 }
3119
3120 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3121 /// specified intrinsic ID.
3122 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3123                                 SelectionDAG &DAG, DebugLoc dl,
3124                                 MVT DestVT = MVT::Other) {
3125   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3126   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3127                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3128 }
3129
3130 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3131 /// specified intrinsic ID.
3132 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3133                                 SDValue Op2, SelectionDAG &DAG,
3134                                 DebugLoc dl, MVT DestVT = MVT::Other) {
3135   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3136   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3137                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3138 }
3139
3140
3141 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3142 /// amount.  The result has the specified value type.
3143 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3144                              MVT VT, SelectionDAG &DAG, DebugLoc dl) {
3145   // Force LHS/RHS to be the right type.
3146   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3147   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3148
3149   int Ops[16];
3150   for (unsigned i = 0; i != 16; ++i)
3151     Ops[i] = i + Amt;
3152   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3153   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3154 }
3155
3156 // If this is a case we can't handle, return null and let the default
3157 // expansion code take care of it.  If we CAN select this case, and if it
3158 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3159 // this case more efficiently than a constant pool load, lower it to the
3160 // sequence of ops that should be used.
3161 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3162   DebugLoc dl = Op.getDebugLoc();
3163   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3164   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3165
3166   // Check if this is a splat of a constant value.
3167   APInt APSplatBits, APSplatUndef;
3168   unsigned SplatBitSize;
3169   bool HasAnyUndefs;
3170   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3171                              HasAnyUndefs) || SplatBitSize > 32)
3172     return SDValue();
3173
3174   unsigned SplatBits = APSplatBits.getZExtValue();
3175   unsigned SplatUndef = APSplatUndef.getZExtValue();
3176   unsigned SplatSize = SplatBitSize / 8;
3177
3178   // First, handle single instruction cases.
3179
3180   // All zeros?
3181   if (SplatBits == 0) {
3182     // Canonicalize all zero vectors to be v4i32.
3183     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3184       SDValue Z = DAG.getConstant(0, MVT::i32);
3185       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3186       Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3187     }
3188     return Op;
3189   }
3190
3191   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3192   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3193                     (32-SplatBitSize));
3194   if (SextVal >= -16 && SextVal <= 15)
3195     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3196
3197
3198   // Two instruction sequences.
3199
3200   // If this value is in the range [-32,30] and is even, use:
3201   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3202   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3203     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3204     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3205     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3206   }
3207
3208   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3209   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3210   // for fneg/fabs.
3211   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3212     // Make -1 and vspltisw -1:
3213     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3214
3215     // Make the VSLW intrinsic, computing 0x8000_0000.
3216     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3217                                    OnesV, DAG, dl);
3218
3219     // xor by OnesV to invert it.
3220     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3221     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3222   }
3223
3224   // Check to see if this is a wide variety of vsplti*, binop self cases.
3225   static const signed char SplatCsts[] = {
3226     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3227     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3228   };
3229
3230   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3231     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3232     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3233     int i = SplatCsts[idx];
3234
3235     // Figure out what shift amount will be used by altivec if shifted by i in
3236     // this splat size.
3237     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3238
3239     // vsplti + shl self.
3240     if (SextVal == (i << (int)TypeShiftAmt)) {
3241       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3242       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3243         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3244         Intrinsic::ppc_altivec_vslw
3245       };
3246       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3247       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3248     }
3249
3250     // vsplti + srl self.
3251     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3252       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3253       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3254         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3255         Intrinsic::ppc_altivec_vsrw
3256       };
3257       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3258       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3259     }
3260
3261     // vsplti + sra self.
3262     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3263       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3264       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3265         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3266         Intrinsic::ppc_altivec_vsraw
3267       };
3268       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3269       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3270     }
3271
3272     // vsplti + rol self.
3273     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3274                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3275       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3276       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3277         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3278         Intrinsic::ppc_altivec_vrlw
3279       };
3280       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3281       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3282     }
3283
3284     // t = vsplti c, result = vsldoi t, t, 1
3285     if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3286       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3287       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3288     }
3289     // t = vsplti c, result = vsldoi t, t, 2
3290     if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3291       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3292       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3293     }
3294     // t = vsplti c, result = vsldoi t, t, 3
3295     if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3296       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3297       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3298     }
3299   }
3300
3301   // Three instruction sequences.
3302
3303   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3304   if (SextVal >= 0 && SextVal <= 31) {
3305     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3306     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3307     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3308     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3309   }
3310   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3311   if (SextVal >= -31 && SextVal <= 0) {
3312     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3313     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3314     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3315     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3316   }
3317
3318   return SDValue();
3319 }
3320
3321 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3322 /// the specified operations to build the shuffle.
3323 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3324                                       SDValue RHS, SelectionDAG &DAG,
3325                                       DebugLoc dl) {
3326   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3327   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3328   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3329
3330   enum {
3331     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3332     OP_VMRGHW,
3333     OP_VMRGLW,
3334     OP_VSPLTISW0,
3335     OP_VSPLTISW1,
3336     OP_VSPLTISW2,
3337     OP_VSPLTISW3,
3338     OP_VSLDOI4,
3339     OP_VSLDOI8,
3340     OP_VSLDOI12
3341   };
3342
3343   if (OpNum == OP_COPY) {
3344     if (LHSID == (1*9+2)*9+3) return LHS;
3345     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3346     return RHS;
3347   }
3348
3349   SDValue OpLHS, OpRHS;
3350   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3351   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3352
3353   int ShufIdxs[16];
3354   switch (OpNum) {
3355   default: assert(0 && "Unknown i32 permute!");
3356   case OP_VMRGHW:
3357     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3358     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3359     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3360     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3361     break;
3362   case OP_VMRGLW:
3363     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3364     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3365     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3366     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3367     break;
3368   case OP_VSPLTISW0:
3369     for (unsigned i = 0; i != 16; ++i)
3370       ShufIdxs[i] = (i&3)+0;
3371     break;
3372   case OP_VSPLTISW1:
3373     for (unsigned i = 0; i != 16; ++i)
3374       ShufIdxs[i] = (i&3)+4;
3375     break;
3376   case OP_VSPLTISW2:
3377     for (unsigned i = 0; i != 16; ++i)
3378       ShufIdxs[i] = (i&3)+8;
3379     break;
3380   case OP_VSPLTISW3:
3381     for (unsigned i = 0; i != 16; ++i)
3382       ShufIdxs[i] = (i&3)+12;
3383     break;
3384   case OP_VSLDOI4:
3385     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
3386   case OP_VSLDOI8:
3387     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
3388   case OP_VSLDOI12:
3389     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
3390   }
3391   MVT VT = OpLHS.getValueType();
3392   OpLHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpLHS);
3393   OpRHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpRHS);
3394   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
3395   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3396 }
3397
3398 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3399 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3400 /// return the code it can be lowered into.  Worst case, it can always be
3401 /// lowered into a vperm.
3402 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3403                                                SelectionDAG &DAG) {
3404   DebugLoc dl = Op.getDebugLoc();
3405   SDValue V1 = Op.getOperand(0);
3406   SDValue V2 = Op.getOperand(1);
3407   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
3408   MVT VT = Op.getValueType();
3409
3410   // Cases that are handled by instructions that take permute immediates
3411   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3412   // selected by the instruction selector.
3413   if (V2.getOpcode() == ISD::UNDEF) {
3414     if (PPC::isSplatShuffleMask(SVOp, 1) ||
3415         PPC::isSplatShuffleMask(SVOp, 2) ||
3416         PPC::isSplatShuffleMask(SVOp, 4) ||
3417         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
3418         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
3419         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
3420         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
3421         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
3422         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
3423         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
3424         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
3425         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
3426       return Op;
3427     }
3428   }
3429
3430   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3431   // and produce a fixed permutation.  If any of these match, do not lower to
3432   // VPERM.
3433   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
3434       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
3435       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
3436       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
3437       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
3438       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
3439       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
3440       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
3441       PPC::isVMRGHShuffleMask(SVOp, 4, false))
3442     return Op;
3443
3444   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3445   // perfect shuffle table to emit an optimal matching sequence.
3446   SmallVector<int, 16> PermMask;
3447   SVOp->getMask(PermMask);
3448
3449   unsigned PFIndexes[4];
3450   bool isFourElementShuffle = true;
3451   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3452     unsigned EltNo = 8;   // Start out undef.
3453     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3454       if (PermMask[i*4+j] < 0)
3455         continue;   // Undef, ignore it.
3456
3457       unsigned ByteSource = PermMask[i*4+j];
3458       if ((ByteSource & 3) != j) {
3459         isFourElementShuffle = false;
3460         break;
3461       }
3462
3463       if (EltNo == 8) {
3464         EltNo = ByteSource/4;
3465       } else if (EltNo != ByteSource/4) {
3466         isFourElementShuffle = false;
3467         break;
3468       }
3469     }
3470     PFIndexes[i] = EltNo;
3471   }
3472
3473   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3474   // perfect shuffle vector to determine if it is cost effective to do this as
3475   // discrete instructions, or whether we should use a vperm.
3476   if (isFourElementShuffle) {
3477     // Compute the index in the perfect shuffle table.
3478     unsigned PFTableIndex =
3479       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3480
3481     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3482     unsigned Cost  = (PFEntry >> 30);
3483
3484     // Determining when to avoid vperm is tricky.  Many things affect the cost
3485     // of vperm, particularly how many times the perm mask needs to be computed.
3486     // For example, if the perm mask can be hoisted out of a loop or is already
3487     // used (perhaps because there are multiple permutes with the same shuffle
3488     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3489     // the loop requires an extra register.
3490     //
3491     // As a compromise, we only emit discrete instructions if the shuffle can be
3492     // generated in 3 or fewer operations.  When we have loop information
3493     // available, if this block is within a loop, we should avoid using vperm
3494     // for 3-operation perms and use a constant pool load instead.
3495     if (Cost < 3)
3496       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3497   }
3498
3499   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3500   // vector that will get spilled to the constant pool.
3501   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3502
3503   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3504   // that it is in input element units, not in bytes.  Convert now.
3505   MVT EltVT = V1.getValueType().getVectorElementType();
3506   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3507
3508   SmallVector<SDValue, 16> ResultMask;
3509   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
3510     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
3511
3512     for (unsigned j = 0; j != BytesPerElement; ++j)
3513       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3514                                            MVT::i32));
3515   }
3516
3517   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
3518                                     &ResultMask[0], ResultMask.size());
3519   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
3520 }
3521
3522 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3523 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3524 /// information about the intrinsic.
3525 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3526                                   bool &isDot) {
3527   unsigned IntrinsicID =
3528     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
3529   CompareOpc = -1;
3530   isDot = false;
3531   switch (IntrinsicID) {
3532   default: return false;
3533     // Comparison predicates.
3534   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3535   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3536   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3537   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3538   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3539   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3540   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3541   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3542   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3543   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3544   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3545   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3546   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3547
3548     // Normal Comparisons.
3549   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3550   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3551   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3552   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3553   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3554   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3555   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3556   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3557   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3558   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3559   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3560   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3561   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3562   }
3563   return true;
3564 }
3565
3566 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3567 /// lower, do it, otherwise return null.
3568 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3569                                                      SelectionDAG &DAG) {
3570   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3571   // opcode number of the comparison.
3572   DebugLoc dl = Op.getDebugLoc();
3573   int CompareOpc;
3574   bool isDot;
3575   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3576     return SDValue();    // Don't custom lower most intrinsics.
3577
3578   // If this is a non-dot comparison, make the VCMP node and we are done.
3579   if (!isDot) {
3580     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
3581                                 Op.getOperand(1), Op.getOperand(2),
3582                                 DAG.getConstant(CompareOpc, MVT::i32));
3583     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
3584   }
3585
3586   // Create the PPCISD altivec 'dot' comparison node.
3587   SDValue Ops[] = {
3588     Op.getOperand(2),  // LHS
3589     Op.getOperand(3),  // RHS
3590     DAG.getConstant(CompareOpc, MVT::i32)
3591   };
3592   std::vector<MVT> VTs;
3593   VTs.push_back(Op.getOperand(2).getValueType());
3594   VTs.push_back(MVT::Flag);
3595   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
3596
3597   // Now that we have the comparison, emit a copy from the CR to a GPR.
3598   // This is flagged to the above dot comparison.
3599   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
3600                                 DAG.getRegister(PPC::CR6, MVT::i32),
3601                                 CompNode.getValue(1));
3602
3603   // Unpack the result based on how the target uses it.
3604   unsigned BitNo;   // Bit # of CR6.
3605   bool InvertBit;   // Invert result?
3606   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
3607   default:  // Can't happen, don't crash on invalid number though.
3608   case 0:   // Return the value of the EQ bit of CR6.
3609     BitNo = 0; InvertBit = false;
3610     break;
3611   case 1:   // Return the inverted value of the EQ bit of CR6.
3612     BitNo = 0; InvertBit = true;
3613     break;
3614   case 2:   // Return the value of the LT bit of CR6.
3615     BitNo = 2; InvertBit = false;
3616     break;
3617   case 3:   // Return the inverted value of the LT bit of CR6.
3618     BitNo = 2; InvertBit = true;
3619     break;
3620   }
3621
3622   // Shift the bit into the low position.
3623   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
3624                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3625   // Isolate the bit.
3626   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
3627                       DAG.getConstant(1, MVT::i32));
3628
3629   // If we are supposed to, toggle the bit.
3630   if (InvertBit)
3631     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
3632                         DAG.getConstant(1, MVT::i32));
3633   return Flags;
3634 }
3635
3636 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3637                                                    SelectionDAG &DAG) {
3638   DebugLoc dl = Op.getDebugLoc();
3639   // Create a stack slot that is 16-byte aligned.
3640   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3641   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3642   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3643   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3644
3645   // Store the input value into Value#0 of the stack slot.
3646   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
3647                                  Op.getOperand(0), FIdx, NULL, 0);
3648   // Load it out.
3649   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, NULL, 0);
3650 }
3651
3652 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3653   DebugLoc dl = Op.getDebugLoc();
3654   if (Op.getValueType() == MVT::v4i32) {
3655     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3656
3657     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
3658     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
3659
3660     SDValue RHSSwap =   // = vrlw RHS, 16
3661       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
3662
3663     // Shrinkify inputs to v8i16.
3664     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
3665     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
3666     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
3667
3668     // Low parts multiplied together, generating 32-bit results (we ignore the
3669     // top parts).
3670     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3671                                         LHS, RHS, DAG, dl, MVT::v4i32);
3672
3673     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3674                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
3675     // Shift the high parts up 16 bits.
3676     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
3677                               Neg16, DAG, dl);
3678     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
3679   } else if (Op.getValueType() == MVT::v8i16) {
3680     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3681
3682     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
3683
3684     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3685                             LHS, RHS, Zero, DAG, dl);
3686   } else if (Op.getValueType() == MVT::v16i8) {
3687     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3688
3689     // Multiply the even 8-bit parts, producing 16-bit sums.
3690     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3691                                            LHS, RHS, DAG, dl, MVT::v8i16);
3692     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
3693
3694     // Multiply the odd 8-bit parts, producing 16-bit sums.
3695     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3696                                           LHS, RHS, DAG, dl, MVT::v8i16);
3697     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
3698
3699     // Merge the results together.
3700     int Ops[16];
3701     for (unsigned i = 0; i != 8; ++i) {
3702       Ops[i*2  ] = 2*i+1;
3703       Ops[i*2+1] = 2*i+1+16;
3704     }
3705     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
3706   } else {
3707     assert(0 && "Unknown mul to lower!");
3708     abort();
3709   }
3710 }
3711
3712 /// LowerOperation - Provide custom lowering hooks for some operations.
3713 ///
3714 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3715   switch (Op.getOpcode()) {
3716   default: assert(0 && "Wasn't expecting to be able to lower this!");
3717   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3718   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3719   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3720   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3721   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3722   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
3723   case ISD::VASTART:
3724     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3725                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3726
3727   case ISD::VAARG:
3728     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3729                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3730
3731   case ISD::FORMAL_ARGUMENTS:
3732     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3733                                  VarArgsStackOffset, VarArgsNumGPR,
3734                                  VarArgsNumFPR, PPCSubTarget);
3735
3736   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3737                                                  getTargetMachine());
3738   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3739   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3740   case ISD::DYNAMIC_STACKALLOC:
3741     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3742
3743   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3744   case ISD::FP_TO_UINT:
3745   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
3746                                                        Op.getDebugLoc());
3747   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3748   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3749
3750   // Lower 64-bit shifts.
3751   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3752   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3753   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3754
3755   // Vector-related lowering.
3756   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3757   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3758   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3759   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3760   case ISD::MUL:                return LowerMUL(Op, DAG);
3761
3762   // Frame & Return address.
3763   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3764   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3765   }
3766   return SDValue();
3767 }
3768
3769 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
3770                                            SmallVectorImpl<SDValue>&Results,
3771                                            SelectionDAG &DAG) {
3772   DebugLoc dl = N->getDebugLoc();
3773   switch (N->getOpcode()) {
3774   default:
3775     assert(false && "Do not know how to custom type legalize this operation!");
3776     return;
3777   case ISD::FP_ROUND_INREG: {
3778     assert(N->getValueType(0) == MVT::ppcf128);
3779     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
3780     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
3781                              MVT::f64, N->getOperand(0),
3782                              DAG.getIntPtrConstant(0));
3783     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
3784                              MVT::f64, N->getOperand(0),
3785                              DAG.getIntPtrConstant(1));
3786
3787     // This sequence changes FPSCR to do round-to-zero, adds the two halves
3788     // of the long double, and puts FPSCR back the way it was.  We do not
3789     // actually model FPSCR.
3790     std::vector<MVT> NodeTys;
3791     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
3792
3793     NodeTys.push_back(MVT::f64);   // Return register
3794     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
3795     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3796     MFFSreg = Result.getValue(0);
3797     InFlag = Result.getValue(1);
3798
3799     NodeTys.clear();
3800     NodeTys.push_back(MVT::Flag);   // Returns a flag
3801     Ops[0] = DAG.getConstant(31, MVT::i32);
3802     Ops[1] = InFlag;
3803     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
3804     InFlag = Result.getValue(0);
3805
3806     NodeTys.clear();
3807     NodeTys.push_back(MVT::Flag);   // Returns a flag
3808     Ops[0] = DAG.getConstant(30, MVT::i32);
3809     Ops[1] = InFlag;
3810     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
3811     InFlag = Result.getValue(0);
3812
3813     NodeTys.clear();
3814     NodeTys.push_back(MVT::f64);    // result of add
3815     NodeTys.push_back(MVT::Flag);   // Returns a flag
3816     Ops[0] = Lo;
3817     Ops[1] = Hi;
3818     Ops[2] = InFlag;
3819     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
3820     FPreg = Result.getValue(0);
3821     InFlag = Result.getValue(1);
3822
3823     NodeTys.clear();
3824     NodeTys.push_back(MVT::f64);
3825     Ops[0] = DAG.getConstant(1, MVT::i32);
3826     Ops[1] = MFFSreg;
3827     Ops[2] = FPreg;
3828     Ops[3] = InFlag;
3829     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
3830     FPreg = Result.getValue(0);
3831
3832     // We know the low half is about to be thrown away, so just use something
3833     // convenient.
3834     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
3835                                 FPreg, FPreg));
3836     return;
3837   }
3838   case ISD::FP_TO_SINT:
3839     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
3840     return;
3841   }
3842 }
3843
3844
3845 //===----------------------------------------------------------------------===//
3846 //  Other Lowering Code
3847 //===----------------------------------------------------------------------===//
3848
3849 MachineBasicBlock *
3850 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3851                                     bool is64bit, unsigned BinOpcode) const {
3852   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3853   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3854
3855   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3856   MachineFunction *F = BB->getParent();
3857   MachineFunction::iterator It = BB;
3858   ++It;
3859
3860   unsigned dest = MI->getOperand(0).getReg();
3861   unsigned ptrA = MI->getOperand(1).getReg();
3862   unsigned ptrB = MI->getOperand(2).getReg();
3863   unsigned incr = MI->getOperand(3).getReg();
3864   DebugLoc dl = MI->getDebugLoc();
3865
3866   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3867   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3868   F->insert(It, loopMBB);
3869   F->insert(It, exitMBB);
3870   exitMBB->transferSuccessors(BB);
3871
3872   MachineRegisterInfo &RegInfo = F->getRegInfo();
3873   unsigned TmpReg = (!BinOpcode) ? incr :
3874     RegInfo.createVirtualRegister(
3875        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3876                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
3877
3878   //  thisMBB:
3879   //   ...
3880   //   fallthrough --> loopMBB
3881   BB->addSuccessor(loopMBB);
3882
3883   //  loopMBB:
3884   //   l[wd]arx dest, ptr
3885   //   add r0, dest, incr
3886   //   st[wd]cx. r0, ptr
3887   //   bne- loopMBB
3888   //   fallthrough --> exitMBB
3889   BB = loopMBB;
3890   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3891     .addReg(ptrA).addReg(ptrB);
3892   if (BinOpcode)
3893     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3894   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3895     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
3896   BuildMI(BB, dl, TII->get(PPC::BCC))
3897     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
3898   BB->addSuccessor(loopMBB);
3899   BB->addSuccessor(exitMBB);
3900
3901   //  exitMBB:
3902   //   ...
3903   BB = exitMBB;
3904   return BB;
3905 }
3906
3907 MachineBasicBlock *
3908 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
3909                                             MachineBasicBlock *BB,
3910                                             bool is8bit,    // operation
3911                                             unsigned BinOpcode) const {
3912   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3913   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3914   // In 64 bit mode we have to use 64 bits for addresses, even though the
3915   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
3916   // registers without caring whether they're 32 or 64, but here we're
3917   // doing actual arithmetic on the addresses.
3918   bool is64bit = PPCSubTarget.isPPC64();
3919
3920   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3921   MachineFunction *F = BB->getParent();
3922   MachineFunction::iterator It = BB;
3923   ++It;
3924
3925   unsigned dest = MI->getOperand(0).getReg();
3926   unsigned ptrA = MI->getOperand(1).getReg();
3927   unsigned ptrB = MI->getOperand(2).getReg();
3928   unsigned incr = MI->getOperand(3).getReg();
3929   DebugLoc dl = MI->getDebugLoc();
3930
3931   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3932   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3933   F->insert(It, loopMBB);
3934   F->insert(It, exitMBB);
3935   exitMBB->transferSuccessors(BB);
3936
3937   MachineRegisterInfo &RegInfo = F->getRegInfo();
3938   const TargetRegisterClass *RC =
3939     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3940               (const TargetRegisterClass *) &PPC::GPRCRegClass;
3941   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
3942   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
3943   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
3944   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
3945   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
3946   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
3947   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
3948   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
3949   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
3950   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
3951   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
3952   unsigned Ptr1Reg;
3953   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
3954
3955   //  thisMBB:
3956   //   ...
3957   //   fallthrough --> loopMBB
3958   BB->addSuccessor(loopMBB);
3959
3960   // The 4-byte load must be aligned, while a char or short may be
3961   // anywhere in the word.  Hence all this nasty bookkeeping code.
3962   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
3963   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
3964   //   xori shift, shift1, 24 [16]
3965   //   rlwinm ptr, ptr1, 0, 0, 29
3966   //   slw incr2, incr, shift
3967   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
3968   //   slw mask, mask2, shift
3969   //  loopMBB:
3970   //   lwarx tmpDest, ptr
3971   //   add tmp, tmpDest, incr2
3972   //   andc tmp2, tmpDest, mask
3973   //   and tmp3, tmp, mask
3974   //   or tmp4, tmp3, tmp2
3975   //   stwcx. tmp4, ptr
3976   //   bne- loopMBB
3977   //   fallthrough --> exitMBB
3978   //   srw dest, tmpDest, shift
3979
3980   if (ptrA!=PPC::R0) {
3981     Ptr1Reg = RegInfo.createVirtualRegister(RC);
3982     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
3983       .addReg(ptrA).addReg(ptrB);
3984   } else {
3985     Ptr1Reg = ptrB;
3986   }
3987   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
3988       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
3989   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
3990       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
3991   if (is64bit)
3992     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
3993       .addReg(Ptr1Reg).addImm(0).addImm(61);
3994   else
3995     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
3996       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
3997   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
3998       .addReg(incr).addReg(ShiftReg);
3999   if (is8bit)
4000     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4001   else {
4002     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4003     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4004   }
4005   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4006       .addReg(Mask2Reg).addReg(ShiftReg);
4007
4008   BB = loopMBB;
4009   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4010     .addReg(PPC::R0).addReg(PtrReg);
4011   if (BinOpcode)
4012     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4013       .addReg(Incr2Reg).addReg(TmpDestReg);
4014   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4015     .addReg(TmpDestReg).addReg(MaskReg);
4016   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4017     .addReg(TmpReg).addReg(MaskReg);
4018   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4019     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4020   BuildMI(BB, dl, TII->get(PPC::STWCX))
4021     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4022   BuildMI(BB, dl, TII->get(PPC::BCC))
4023     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4024   BB->addSuccessor(loopMBB);
4025   BB->addSuccessor(exitMBB);
4026
4027   //  exitMBB:
4028   //   ...
4029   BB = exitMBB;
4030   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4031   return BB;
4032 }
4033
4034 MachineBasicBlock *
4035 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4036                                                MachineBasicBlock *BB) const {
4037   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4038
4039   // To "insert" these instructions we actually have to insert their
4040   // control-flow patterns.
4041   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4042   MachineFunction::iterator It = BB;
4043   ++It;
4044
4045   MachineFunction *F = BB->getParent();
4046
4047   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4048       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4049       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4050       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4051       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4052
4053     // The incoming instruction knows the destination vreg to set, the
4054     // condition code register to branch on, the true/false values to
4055     // select between, and a branch opcode to use.
4056
4057     //  thisMBB:
4058     //  ...
4059     //   TrueVal = ...
4060     //   cmpTY ccX, r1, r2
4061     //   bCC copy1MBB
4062     //   fallthrough --> copy0MBB
4063     MachineBasicBlock *thisMBB = BB;
4064     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4065     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4066     unsigned SelectPred = MI->getOperand(4).getImm();
4067     DebugLoc dl = MI->getDebugLoc();
4068     BuildMI(BB, dl, TII->get(PPC::BCC))
4069       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4070     F->insert(It, copy0MBB);
4071     F->insert(It, sinkMBB);
4072     // Update machine-CFG edges by transferring all successors of the current
4073     // block to the new block which will contain the Phi node for the select.
4074     sinkMBB->transferSuccessors(BB);
4075     // Next, add the true and fallthrough blocks as its successors.
4076     BB->addSuccessor(copy0MBB);
4077     BB->addSuccessor(sinkMBB);
4078
4079     //  copy0MBB:
4080     //   %FalseValue = ...
4081     //   # fallthrough to sinkMBB
4082     BB = copy0MBB;
4083
4084     // Update machine-CFG edges
4085     BB->addSuccessor(sinkMBB);
4086
4087     //  sinkMBB:
4088     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4089     //  ...
4090     BB = sinkMBB;
4091     BuildMI(BB, dl, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4092       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4093       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4094   }
4095   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4096     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4097   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4098     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4099   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4100     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4101   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4102     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4103
4104   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4105     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4106   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4107     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4108   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4109     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4110   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4111     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4112
4113   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4114     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4115   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4116     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4117   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4118     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4119   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4120     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4121
4122   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4123     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4124   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4125     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4126   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4127     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4128   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4129     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4130
4131   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4132     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4133   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4134     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4135   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4136     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4137   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4138     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4139
4140   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4141     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4142   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4143     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4144   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4145     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4146   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4147     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4148
4149   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4150     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4151   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4152     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4153   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4154     BB = EmitAtomicBinary(MI, BB, false, 0);
4155   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4156     BB = EmitAtomicBinary(MI, BB, true, 0);
4157
4158   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4159            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4160     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4161
4162     unsigned dest   = MI->getOperand(0).getReg();
4163     unsigned ptrA   = MI->getOperand(1).getReg();
4164     unsigned ptrB   = MI->getOperand(2).getReg();
4165     unsigned oldval = MI->getOperand(3).getReg();
4166     unsigned newval = MI->getOperand(4).getReg();
4167     DebugLoc dl     = MI->getDebugLoc();
4168
4169     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4170     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4171     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4172     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4173     F->insert(It, loop1MBB);
4174     F->insert(It, loop2MBB);
4175     F->insert(It, midMBB);
4176     F->insert(It, exitMBB);
4177     exitMBB->transferSuccessors(BB);
4178
4179     //  thisMBB:
4180     //   ...
4181     //   fallthrough --> loopMBB
4182     BB->addSuccessor(loop1MBB);
4183
4184     // loop1MBB:
4185     //   l[wd]arx dest, ptr
4186     //   cmp[wd] dest, oldval
4187     //   bne- midMBB
4188     // loop2MBB:
4189     //   st[wd]cx. newval, ptr
4190     //   bne- loopMBB
4191     //   b exitBB
4192     // midMBB:
4193     //   st[wd]cx. dest, ptr
4194     // exitBB:
4195     BB = loop1MBB;
4196     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4197       .addReg(ptrA).addReg(ptrB);
4198     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4199       .addReg(oldval).addReg(dest);
4200     BuildMI(BB, dl, TII->get(PPC::BCC))
4201       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4202     BB->addSuccessor(loop2MBB);
4203     BB->addSuccessor(midMBB);
4204
4205     BB = loop2MBB;
4206     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4207       .addReg(newval).addReg(ptrA).addReg(ptrB);
4208     BuildMI(BB, dl, TII->get(PPC::BCC))
4209       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4210     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4211     BB->addSuccessor(loop1MBB);
4212     BB->addSuccessor(exitMBB);
4213
4214     BB = midMBB;
4215     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4216       .addReg(dest).addReg(ptrA).addReg(ptrB);
4217     BB->addSuccessor(exitMBB);
4218
4219     //  exitMBB:
4220     //   ...
4221     BB = exitMBB;
4222   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4223              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4224     // We must use 64-bit registers for addresses when targeting 64-bit,
4225     // since we're actually doing arithmetic on them.  Other registers
4226     // can be 32-bit.
4227     bool is64bit = PPCSubTarget.isPPC64();
4228     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4229
4230     unsigned dest   = MI->getOperand(0).getReg();
4231     unsigned ptrA   = MI->getOperand(1).getReg();
4232     unsigned ptrB   = MI->getOperand(2).getReg();
4233     unsigned oldval = MI->getOperand(3).getReg();
4234     unsigned newval = MI->getOperand(4).getReg();
4235     DebugLoc dl     = MI->getDebugLoc();
4236
4237     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4238     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4239     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4240     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4241     F->insert(It, loop1MBB);
4242     F->insert(It, loop2MBB);
4243     F->insert(It, midMBB);
4244     F->insert(It, exitMBB);
4245     exitMBB->transferSuccessors(BB);
4246
4247     MachineRegisterInfo &RegInfo = F->getRegInfo();
4248     const TargetRegisterClass *RC =
4249       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4250                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4251     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4252     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4253     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4254     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4255     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4256     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4257     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4258     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4259     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4260     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4261     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4262     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4263     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4264     unsigned Ptr1Reg;
4265     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4266     //  thisMBB:
4267     //   ...
4268     //   fallthrough --> loopMBB
4269     BB->addSuccessor(loop1MBB);
4270
4271     // The 4-byte load must be aligned, while a char or short may be
4272     // anywhere in the word.  Hence all this nasty bookkeeping code.
4273     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4274     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4275     //   xori shift, shift1, 24 [16]
4276     //   rlwinm ptr, ptr1, 0, 0, 29
4277     //   slw newval2, newval, shift
4278     //   slw oldval2, oldval,shift
4279     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4280     //   slw mask, mask2, shift
4281     //   and newval3, newval2, mask
4282     //   and oldval3, oldval2, mask
4283     // loop1MBB:
4284     //   lwarx tmpDest, ptr
4285     //   and tmp, tmpDest, mask
4286     //   cmpw tmp, oldval3
4287     //   bne- midMBB
4288     // loop2MBB:
4289     //   andc tmp2, tmpDest, mask
4290     //   or tmp4, tmp2, newval3
4291     //   stwcx. tmp4, ptr
4292     //   bne- loop1MBB
4293     //   b exitBB
4294     // midMBB:
4295     //   stwcx. tmpDest, ptr
4296     // exitBB:
4297     //   srw dest, tmpDest, shift
4298     if (ptrA!=PPC::R0) {
4299       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4300       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4301         .addReg(ptrA).addReg(ptrB);
4302     } else {
4303       Ptr1Reg = ptrB;
4304     }
4305     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4306         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4307     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4308         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4309     if (is64bit)
4310       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4311         .addReg(Ptr1Reg).addImm(0).addImm(61);
4312     else
4313       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4314         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4315     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
4316         .addReg(newval).addReg(ShiftReg);
4317     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
4318         .addReg(oldval).addReg(ShiftReg);
4319     if (is8bit)
4320       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4321     else {
4322       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4323       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
4324         .addReg(Mask3Reg).addImm(65535);
4325     }
4326     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4327         .addReg(Mask2Reg).addReg(ShiftReg);
4328     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
4329         .addReg(NewVal2Reg).addReg(MaskReg);
4330     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
4331         .addReg(OldVal2Reg).addReg(MaskReg);
4332
4333     BB = loop1MBB;
4334     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4335         .addReg(PPC::R0).addReg(PtrReg);
4336     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
4337         .addReg(TmpDestReg).addReg(MaskReg);
4338     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
4339         .addReg(TmpReg).addReg(OldVal3Reg);
4340     BuildMI(BB, dl, TII->get(PPC::BCC))
4341         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4342     BB->addSuccessor(loop2MBB);
4343     BB->addSuccessor(midMBB);
4344
4345     BB = loop2MBB;
4346     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
4347         .addReg(TmpDestReg).addReg(MaskReg);
4348     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
4349         .addReg(Tmp2Reg).addReg(NewVal3Reg);
4350     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4351         .addReg(PPC::R0).addReg(PtrReg);
4352     BuildMI(BB, dl, TII->get(PPC::BCC))
4353       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4354     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4355     BB->addSuccessor(loop1MBB);
4356     BB->addSuccessor(exitMBB);
4357
4358     BB = midMBB;
4359     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4360       .addReg(PPC::R0).addReg(PtrReg);
4361     BB->addSuccessor(exitMBB);
4362
4363     //  exitMBB:
4364     //   ...
4365     BB = exitMBB;
4366     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4367   } else {
4368     assert(0 && "Unexpected instr type to insert");
4369   }
4370
4371   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4372   return BB;
4373 }
4374
4375 //===----------------------------------------------------------------------===//
4376 // Target Optimization Hooks
4377 //===----------------------------------------------------------------------===//
4378
4379 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4380                                              DAGCombinerInfo &DCI) const {
4381   TargetMachine &TM = getTargetMachine();
4382   SelectionDAG &DAG = DCI.DAG;
4383   DebugLoc dl = N->getDebugLoc();
4384   switch (N->getOpcode()) {
4385   default: break;
4386   case PPCISD::SHL:
4387     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4388       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4389         return N->getOperand(0);
4390     }
4391     break;
4392   case PPCISD::SRL:
4393     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4394       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4395         return N->getOperand(0);
4396     }
4397     break;
4398   case PPCISD::SRA:
4399     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4400       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4401           C->isAllOnesValue())    // -1 >>s V -> -1.
4402         return N->getOperand(0);
4403     }
4404     break;
4405
4406   case ISD::SINT_TO_FP:
4407     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4408       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4409         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4410         // We allow the src/dst to be either f32/f64, but the intermediate
4411         // type must be i64.
4412         if (N->getOperand(0).getValueType() == MVT::i64 &&
4413             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4414           SDValue Val = N->getOperand(0).getOperand(0);
4415           if (Val.getValueType() == MVT::f32) {
4416             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4417             DCI.AddToWorklist(Val.getNode());
4418           }
4419
4420           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
4421           DCI.AddToWorklist(Val.getNode());
4422           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
4423           DCI.AddToWorklist(Val.getNode());
4424           if (N->getValueType(0) == MVT::f32) {
4425             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
4426                               DAG.getIntPtrConstant(0));
4427             DCI.AddToWorklist(Val.getNode());
4428           }
4429           return Val;
4430         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4431           // If the intermediate type is i32, we can avoid the load/store here
4432           // too.
4433         }
4434       }
4435     }
4436     break;
4437   case ISD::STORE:
4438     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4439     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4440         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4441         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4442         N->getOperand(1).getValueType() == MVT::i32 &&
4443         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4444       SDValue Val = N->getOperand(1).getOperand(0);
4445       if (Val.getValueType() == MVT::f32) {
4446         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4447         DCI.AddToWorklist(Val.getNode());
4448       }
4449       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
4450       DCI.AddToWorklist(Val.getNode());
4451
4452       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
4453                         N->getOperand(2), N->getOperand(3));
4454       DCI.AddToWorklist(Val.getNode());
4455       return Val;
4456     }
4457
4458     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4459     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4460         N->getOperand(1).getNode()->hasOneUse() &&
4461         (N->getOperand(1).getValueType() == MVT::i32 ||
4462          N->getOperand(1).getValueType() == MVT::i16)) {
4463       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4464       // Do an any-extend to 32-bits if this is a half-word input.
4465       if (BSwapOp.getValueType() == MVT::i16)
4466         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
4467
4468       return DAG.getNode(PPCISD::STBRX, dl, MVT::Other, N->getOperand(0),
4469                          BSwapOp, N->getOperand(2), N->getOperand(3),
4470                          DAG.getValueType(N->getOperand(1).getValueType()));
4471     }
4472     break;
4473   case ISD::BSWAP:
4474     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4475     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4476         N->getOperand(0).hasOneUse() &&
4477         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4478       SDValue Load = N->getOperand(0);
4479       LoadSDNode *LD = cast<LoadSDNode>(Load);
4480       // Create the byte-swapping load.
4481       std::vector<MVT> VTs;
4482       VTs.push_back(MVT::i32);
4483       VTs.push_back(MVT::Other);
4484       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4485       SDValue Ops[] = {
4486         LD->getChain(),    // Chain
4487         LD->getBasePtr(),  // Ptr
4488         MO,                // MemOperand
4489         DAG.getValueType(N->getValueType(0)) // VT
4490       };
4491       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, dl, VTs, Ops, 4);
4492
4493       // If this is an i16 load, insert the truncate.
4494       SDValue ResVal = BSLoad;
4495       if (N->getValueType(0) == MVT::i16)
4496         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
4497
4498       // First, combine the bswap away.  This makes the value produced by the
4499       // load dead.
4500       DCI.CombineTo(N, ResVal);
4501
4502       // Next, combine the load away, we give it a bogus result value but a real
4503       // chain result.  The result value is dead because the bswap is dead.
4504       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
4505
4506       // Return N so it doesn't get rechecked!
4507       return SDValue(N, 0);
4508     }
4509
4510     break;
4511   case PPCISD::VCMP: {
4512     // If a VCMPo node already exists with exactly the same operands as this
4513     // node, use its result instead of this node (VCMPo computes both a CR6 and
4514     // a normal output).
4515     //
4516     if (!N->getOperand(0).hasOneUse() &&
4517         !N->getOperand(1).hasOneUse() &&
4518         !N->getOperand(2).hasOneUse()) {
4519
4520       // Scan all of the users of the LHS, looking for VCMPo's that match.
4521       SDNode *VCMPoNode = 0;
4522
4523       SDNode *LHSN = N->getOperand(0).getNode();
4524       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4525            UI != E; ++UI)
4526         if (UI->getOpcode() == PPCISD::VCMPo &&
4527             UI->getOperand(1) == N->getOperand(1) &&
4528             UI->getOperand(2) == N->getOperand(2) &&
4529             UI->getOperand(0) == N->getOperand(0)) {
4530           VCMPoNode = *UI;
4531           break;
4532         }
4533
4534       // If there is no VCMPo node, or if the flag value has a single use, don't
4535       // transform this.
4536       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4537         break;
4538
4539       // Look at the (necessarily single) use of the flag value.  If it has a
4540       // chain, this transformation is more complex.  Note that multiple things
4541       // could use the value result, which we should ignore.
4542       SDNode *FlagUser = 0;
4543       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4544            FlagUser == 0; ++UI) {
4545         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4546         SDNode *User = *UI;
4547         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4548           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4549             FlagUser = User;
4550             break;
4551           }
4552         }
4553       }
4554
4555       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4556       // give up for right now.
4557       if (FlagUser->getOpcode() == PPCISD::MFCR)
4558         return SDValue(VCMPoNode, 0);
4559     }
4560     break;
4561   }
4562   case ISD::BR_CC: {
4563     // If this is a branch on an altivec predicate comparison, lower this so
4564     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4565     // lowering is done pre-legalize, because the legalizer lowers the predicate
4566     // compare down to code that is difficult to reassemble.
4567     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4568     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4569     int CompareOpc;
4570     bool isDot;
4571
4572     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4573         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4574         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4575       assert(isDot && "Can't compare against a vector result!");
4576
4577       // If this is a comparison against something other than 0/1, then we know
4578       // that the condition is never/always true.
4579       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
4580       if (Val != 0 && Val != 1) {
4581         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4582           return N->getOperand(0);
4583         // Always !=, turn it into an unconditional branch.
4584         return DAG.getNode(ISD::BR, dl, MVT::Other,
4585                            N->getOperand(0), N->getOperand(4));
4586       }
4587
4588       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4589
4590       // Create the PPCISD altivec 'dot' comparison node.
4591       std::vector<MVT> VTs;
4592       SDValue Ops[] = {
4593         LHS.getOperand(2),  // LHS of compare
4594         LHS.getOperand(3),  // RHS of compare
4595         DAG.getConstant(CompareOpc, MVT::i32)
4596       };
4597       VTs.push_back(LHS.getOperand(2).getValueType());
4598       VTs.push_back(MVT::Flag);
4599       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4600
4601       // Unpack the result based on how the target uses it.
4602       PPC::Predicate CompOpc;
4603       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
4604       default:  // Can't happen, don't crash on invalid number though.
4605       case 0:   // Branch on the value of the EQ bit of CR6.
4606         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4607         break;
4608       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4609         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4610         break;
4611       case 2:   // Branch on the value of the LT bit of CR6.
4612         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4613         break;
4614       case 3:   // Branch on the inverted value of the LT bit of CR6.
4615         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4616         break;
4617       }
4618
4619       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
4620                          DAG.getConstant(CompOpc, MVT::i32),
4621                          DAG.getRegister(PPC::CR6, MVT::i32),
4622                          N->getOperand(4), CompNode.getValue(1));
4623     }
4624     break;
4625   }
4626   }
4627
4628   return SDValue();
4629 }
4630
4631 //===----------------------------------------------------------------------===//
4632 // Inline Assembly Support
4633 //===----------------------------------------------------------------------===//
4634
4635 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4636                                                        const APInt &Mask,
4637                                                        APInt &KnownZero,
4638                                                        APInt &KnownOne,
4639                                                        const SelectionDAG &DAG,
4640                                                        unsigned Depth) const {
4641   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4642   switch (Op.getOpcode()) {
4643   default: break;
4644   case PPCISD::LBRX: {
4645     // lhbrx is known to have the top bits cleared out.
4646     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4647       KnownZero = 0xFFFF0000;
4648     break;
4649   }
4650   case ISD::INTRINSIC_WO_CHAIN: {
4651     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
4652     default: break;
4653     case Intrinsic::ppc_altivec_vcmpbfp_p:
4654     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4655     case Intrinsic::ppc_altivec_vcmpequb_p:
4656     case Intrinsic::ppc_altivec_vcmpequh_p:
4657     case Intrinsic::ppc_altivec_vcmpequw_p:
4658     case Intrinsic::ppc_altivec_vcmpgefp_p:
4659     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4660     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4661     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4662     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4663     case Intrinsic::ppc_altivec_vcmpgtub_p:
4664     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4665     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4666       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4667       break;
4668     }
4669   }
4670   }
4671 }
4672
4673
4674 /// getConstraintType - Given a constraint, return the type of
4675 /// constraint it is for this target.
4676 PPCTargetLowering::ConstraintType
4677 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4678   if (Constraint.size() == 1) {
4679     switch (Constraint[0]) {
4680     default: break;
4681     case 'b':
4682     case 'r':
4683     case 'f':
4684     case 'v':
4685     case 'y':
4686       return C_RegisterClass;
4687     }
4688   }
4689   return TargetLowering::getConstraintType(Constraint);
4690 }
4691
4692 std::pair<unsigned, const TargetRegisterClass*>
4693 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4694                                                 MVT VT) const {
4695   if (Constraint.size() == 1) {
4696     // GCC RS6000 Constraint Letters
4697     switch (Constraint[0]) {
4698     case 'b':   // R1-R31
4699     case 'r':   // R0-R31
4700       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4701         return std::make_pair(0U, PPC::G8RCRegisterClass);
4702       return std::make_pair(0U, PPC::GPRCRegisterClass);
4703     case 'f':
4704       if (VT == MVT::f32)
4705         return std::make_pair(0U, PPC::F4RCRegisterClass);
4706       else if (VT == MVT::f64)
4707         return std::make_pair(0U, PPC::F8RCRegisterClass);
4708       break;
4709     case 'v':
4710       return std::make_pair(0U, PPC::VRRCRegisterClass);
4711     case 'y':   // crrc
4712       return std::make_pair(0U, PPC::CRRCRegisterClass);
4713     }
4714   }
4715
4716   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4717 }
4718
4719
4720 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4721 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
4722 /// it means one of the asm constraint of the inline asm instruction being
4723 /// processed is 'm'.
4724 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4725                                                      bool hasMemory,
4726                                                      std::vector<SDValue>&Ops,
4727                                                      SelectionDAG &DAG) const {
4728   SDValue Result(0,0);
4729   switch (Letter) {
4730   default: break;
4731   case 'I':
4732   case 'J':
4733   case 'K':
4734   case 'L':
4735   case 'M':
4736   case 'N':
4737   case 'O':
4738   case 'P': {
4739     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4740     if (!CST) return; // Must be an immediate to match.
4741     unsigned Value = CST->getZExtValue();
4742     switch (Letter) {
4743     default: assert(0 && "Unknown constraint letter!");
4744     case 'I':  // "I" is a signed 16-bit constant.
4745       if ((short)Value == (int)Value)
4746         Result = DAG.getTargetConstant(Value, Op.getValueType());
4747       break;
4748     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4749     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4750       if ((short)Value == 0)
4751         Result = DAG.getTargetConstant(Value, Op.getValueType());
4752       break;
4753     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4754       if ((Value >> 16) == 0)
4755         Result = DAG.getTargetConstant(Value, Op.getValueType());
4756       break;
4757     case 'M':  // "M" is a constant that is greater than 31.
4758       if (Value > 31)
4759         Result = DAG.getTargetConstant(Value, Op.getValueType());
4760       break;
4761     case 'N':  // "N" is a positive constant that is an exact power of two.
4762       if ((int)Value > 0 && isPowerOf2_32(Value))
4763         Result = DAG.getTargetConstant(Value, Op.getValueType());
4764       break;
4765     case 'O':  // "O" is the constant zero.
4766       if (Value == 0)
4767         Result = DAG.getTargetConstant(Value, Op.getValueType());
4768       break;
4769     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4770       if ((short)-Value == (int)-Value)
4771         Result = DAG.getTargetConstant(Value, Op.getValueType());
4772       break;
4773     }
4774     break;
4775   }
4776   }
4777
4778   if (Result.getNode()) {
4779     Ops.push_back(Result);
4780     return;
4781   }
4782
4783   // Handle standard constraint letters.
4784   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
4785 }
4786
4787 // isLegalAddressingMode - Return true if the addressing mode represented
4788 // by AM is legal for this target, for a load/store of the specified type.
4789 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4790                                               const Type *Ty) const {
4791   // FIXME: PPC does not allow r+i addressing modes for vectors!
4792
4793   // PPC allows a sign-extended 16-bit immediate field.
4794   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4795     return false;
4796
4797   // No global is ever allowed as a base.
4798   if (AM.BaseGV)
4799     return false;
4800
4801   // PPC only support r+r,
4802   switch (AM.Scale) {
4803   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4804     break;
4805   case 1:
4806     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4807       return false;
4808     // Otherwise we have r+r or r+i.
4809     break;
4810   case 2:
4811     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4812       return false;
4813     // Allow 2*r as r+r.
4814     break;
4815   default:
4816     // No other scales are supported.
4817     return false;
4818   }
4819
4820   return true;
4821 }
4822
4823 /// isLegalAddressImmediate - Return true if the integer value can be used
4824 /// as the offset of the target addressing mode for load / store of the
4825 /// given type.
4826 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4827   // PPC allows a sign-extended 16-bit immediate field.
4828   return (V > -(1 << 16) && V < (1 << 16)-1);
4829 }
4830
4831 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4832   return false;
4833 }
4834
4835 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4836   DebugLoc dl = Op.getDebugLoc();
4837   // Depths > 0 not supported yet!
4838   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4839     return SDValue();
4840
4841   MachineFunction &MF = DAG.getMachineFunction();
4842   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4843
4844   // Just load the return address off the stack.
4845   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4846
4847   // Make sure the function really does not optimize away the store of the RA
4848   // to the stack.
4849   FuncInfo->setLRStoreRequired();
4850   return DAG.getLoad(getPointerTy(), dl,
4851                      DAG.getEntryNode(), RetAddrFI, NULL, 0);
4852 }
4853
4854 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4855   DebugLoc dl = Op.getDebugLoc();
4856   // Depths > 0 not supported yet!
4857   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4858     return SDValue();
4859
4860   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4861   bool isPPC64 = PtrVT == MVT::i64;
4862
4863   MachineFunction &MF = DAG.getMachineFunction();
4864   MachineFrameInfo *MFI = MF.getFrameInfo();
4865   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4866                   && MFI->getStackSize();
4867
4868   if (isPPC64)
4869     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::X31 : PPC::X1,
4870       MVT::i64);
4871   else
4872     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::R31 : PPC::R1,
4873       MVT::i32);
4874 }
4875
4876 bool
4877 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4878   // The PowerPC target isn't yet aware of offsets.
4879   return false;
4880 }