lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include "llvm/Target/TargetOptions.h"
  33 #include "llvm/Support/CommandLine.h"
  34 using namespace llvm;
  35
  36 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  37 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  38                                      cl::Hidden);
  39
  40 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  41   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  42
  43   setPow2DivIsCheap();
  44
  45   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  46   setUseUnderscoreSetJmp(true);
  47   setUseUnderscoreLongJmp(true);
  48
  49   // Set up the register classes.
  50   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  51   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  52   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  53
  54   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  55   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  57
  58   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  59
  60   // PowerPC has pre-inc load and store's.
  61   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  66   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  71
  72   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
  73   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
  74
  75   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  76   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  77   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  78   // This is used in the ppcf128->int sequence.  Note it has different semantics
  79   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  80   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  81
  82   // PowerPC has no intrinsics for these particular operations
  83   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  84   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  85   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  86
  87   // PowerPC has no SREM/UREM instructions
  88   setOperationAction(ISD::SREM, MVT::i32, Expand);
  89   setOperationAction(ISD::UREM, MVT::i32, Expand);
  90   setOperationAction(ISD::SREM, MVT::i64, Expand);
  91   setOperationAction(ISD::UREM, MVT::i64, Expand);
  92
  93   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  94   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  95   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  96   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  97   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  98   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  99   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 100   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 101   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 102
 103   // We don't support sin/cos/sqrt/fmod/pow
 104   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 105   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 106   setOperationAction(ISD::FREM , MVT::f64, Expand);
 107   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 108   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 109   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 110   setOperationAction(ISD::FREM , MVT::f32, Expand);
 111   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 112
 113   setOperationAction(ISD::FLT_ROUNDS, MVT::i32, Custom);
 114
 115   // If we're enabling GP optimizations, use hardware square root
 116   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 117     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 118     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 119   }
 120
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 122   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 123
 124   // PowerPC does not have BSWAP, CTPOP or CTTZ
 125   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 127   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 128   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 130   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 131
 132   // PowerPC does not have ROTR
 133   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 134
 135   // PowerPC does not have Select
 136   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 137   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 139   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 140
 141   // PowerPC wants to turn select_cc of FP into fsel when possible.
 142   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 144
 145   // PowerPC wants to optimize integer setcc a bit
 146   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 147
 148   // PowerPC does not have BRCOND which requires SetCC
 149   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 150
 151   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 152
 153   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 154   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 155
 156   // PowerPC does not have [U|S]INT_TO_FP
 157   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 158   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 159
 160   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 163   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 164
 165   // We cannot sextinreg(i1).  Expand to shifts.
 166   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 167
 168   // Support label based line numbers.
 169   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 170   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 171
 172   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 173   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 174   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 175   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 176
 177
 178   // We want to legalize GlobalAddress and ConstantPool nodes into the
 179   // appropriate instructions to materialize the address.
 180   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 181   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 182   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 183   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 184   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 185   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 186   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 187   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 188
 189   // RET must be custom lowered, to meet ABI requirements
 190   setOperationAction(ISD::RET               , MVT::Other, Custom);
 191
 192   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 193   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 194
 195   // VAARG is custom lowered with ELF 32 ABI
 196   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 197     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 198   else
 199     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 200
 201   // Use the default implementation.
 202   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 208
 209   // We want to custom lower some of our intrinsics.
 210   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 211
 212   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 213     // They also have instructions for converting between i64 and fp.
 214     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 215     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 216     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 217     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 218     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 219
 220     // FIXME: disable this lowered code.  This generates 64-bit register values,
 221     // and we don't model the fact that the top part is clobbered by calls.  We
 222     // need to flag these together so that the value isn't live across a call.
 223     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 224
 225     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 226     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 227   } else {
 228     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 230   }
 231
 232   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 233     // 64-bit PowerPC implementations can support i64 types directly
 234     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 235     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 236     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 237   } else {
 238     // 32-bit PowerPC wants to expand i64 shifts itself.
 239     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 240     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 241     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 242   }
 243
 244   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 245     // First set operation action for all vector types to expand. Then we
 246     // will selectively turn on ones that can be effectively codegen'd.
 247     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 248          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 249       // add/sub are legal for all supported vector VT's.
 250       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 251       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 252
 253       // We promote all shuffles to v16i8.
 254       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 255       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 256
 257       // We promote all non-typed operations to v4i32.
 258       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 259       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 260       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 261       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 262       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 263       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 264       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 265       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 266       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 267       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 268       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 269       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 270
 271       // No other operations are legal.
 272       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 273       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 274       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 275       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 276       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 290       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 291     }
 292
 293     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 294     // with merges, splats, etc.
 295     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 296
 297     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 298     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 299     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 300     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 301     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 302     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 303
 304     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 305     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 306     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 307     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 308
 309     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 310     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 311     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 312     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 313
 314     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 315     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 316
 317     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 318     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 319     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 320     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 321   }
 322
 323   setSetCCResultType(MVT::i32);
 324   setShiftAmountType(MVT::i32);
 325   setSetCCResultContents(ZeroOrOneSetCCResult);
 326
 327   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 328     setStackPointerRegisterToSaveRestore(PPC::X1);
 329     setExceptionPointerRegister(PPC::X3);
 330     setExceptionSelectorRegister(PPC::X4);
 331   } else {
 332     setStackPointerRegisterToSaveRestore(PPC::R1);
 333     setExceptionPointerRegister(PPC::R3);
 334     setExceptionSelectorRegister(PPC::R4);
 335   }
 336
 337   // We have target-specific dag combine patterns for the following nodes:
 338   setTargetDAGCombine(ISD::SINT_TO_FP);
 339   setTargetDAGCombine(ISD::STORE);
 340   setTargetDAGCombine(ISD::BR_CC);
 341   setTargetDAGCombine(ISD::BSWAP);
 342
 343   // Darwin long double math library functions have $LDBL128 appended.
 344   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 345     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 346     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 347     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 348     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 349     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 350   }
 351
 352   computeRegisterProperties();
 353 }
 354
 355 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 356   switch (Opcode) {
 357   default: return 0;
 358   case PPCISD::FSEL:          return "PPCISD::FSEL";
 359   case PPCISD::FCFID:         return "PPCISD::FCFID";
 360   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 361   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 362   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 363   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 364   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 365   case PPCISD::VPERM:         return "PPCISD::VPERM";
 366   case PPCISD::Hi:            return "PPCISD::Hi";
 367   case PPCISD::Lo:            return "PPCISD::Lo";
 368   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 369   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 370   case PPCISD::SRL:           return "PPCISD::SRL";
 371   case PPCISD::SRA:           return "PPCISD::SRA";
 372   case PPCISD::SHL:           return "PPCISD::SHL";
 373   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 374   case PPCISD::STD_32:        return "PPCISD::STD_32";
 375   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 376   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 377   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 378   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 379   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 380   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 381   case PPCISD::MFCR:          return "PPCISD::MFCR";
 382   case PPCISD::VCMP:          return "PPCISD::VCMP";
 383   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 384   case PPCISD::LBRX:          return "PPCISD::LBRX";
 385   case PPCISD::STBRX:         return "PPCISD::STBRX";
 386   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 387   case PPCISD::MFFS:          return "PPCISD::MFFS";
 388   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 389   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 390   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 391   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 392   }
 393 }
 394
 395 //===----------------------------------------------------------------------===//
 396 // Node matching predicates, for use by the tblgen matching code.
 397 //===----------------------------------------------------------------------===//
 398
 399 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 400 static bool isFloatingPointZero(SDOperand Op) {
 401   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 402     return CFP->getValueAPF().isZero();
 403   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 404     // Maybe this has already been legalized into the constant pool?
 405     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 406       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 407         return CFP->getValueAPF().isZero();
 408   }
 409   return false;
 410 }
 411
 412 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 413 /// true if Op is undef or if it matches the specified value.
 414 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 415   return Op.getOpcode() == ISD::UNDEF ||
 416          cast<ConstantSDNode>(Op)->getValue() == Val;
 417 }
 418
 419 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 420 /// VPKUHUM instruction.
 421 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 422   if (!isUnary) {
 423     for (unsigned i = 0; i != 16; ++i)
 424       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 425         return false;
 426   } else {
 427     for (unsigned i = 0; i != 8; ++i)
 428       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 429           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 430         return false;
 431   }
 432   return true;
 433 }
 434
 435 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 436 /// VPKUWUM instruction.
 437 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 438   if (!isUnary) {
 439     for (unsigned i = 0; i != 16; i += 2)
 440       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 441           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 442         return false;
 443   } else {
 444     for (unsigned i = 0; i != 8; i += 2)
 445       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 446           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 447           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 448           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 449         return false;
 450   }
 451   return true;
 452 }
 453
 454 /// isVMerge - Common function, used to match vmrg* shuffles.
 455 ///
 456 static bool isVMerge(SDNode *N, unsigned UnitSize,
 457                      unsigned LHSStart, unsigned RHSStart) {
 458   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 459          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 460   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 461          "Unsupported merge size!");
 462
 463   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 464     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 465       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 466                              LHSStart+j+i*UnitSize) ||
 467           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 468                              RHSStart+j+i*UnitSize))
 469         return false;
 470     }
 471       return true;
 472 }
 473
 474 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 475 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 476 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 477   if (!isUnary)
 478     return isVMerge(N, UnitSize, 8, 24);
 479   return isVMerge(N, UnitSize, 8, 8);
 480 }
 481
 482 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 483 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 484 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 485   if (!isUnary)
 486     return isVMerge(N, UnitSize, 0, 16);
 487   return isVMerge(N, UnitSize, 0, 0);
 488 }
 489
 490
 491 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 492 /// amount, otherwise return -1.
 493 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 494   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 495          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 496   // Find the first non-undef value in the shuffle mask.
 497   unsigned i;
 498   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 499     /*search*/;
 500
 501   if (i == 16) return -1;  // all undef.
 502
 503   // Otherwise, check to see if the rest of the elements are consequtively
 504   // numbered from this value.
 505   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 506   if (ShiftAmt < i) return -1;
 507   ShiftAmt -= i;
 508
 509   if (!isUnary) {
 510     // Check the rest of the elements to see if they are consequtive.
 511     for (++i; i != 16; ++i)
 512       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 513         return -1;
 514   } else {
 515     // Check the rest of the elements to see if they are consequtive.
 516     for (++i; i != 16; ++i)
 517       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 518         return -1;
 519   }
 520
 521   return ShiftAmt;
 522 }
 523
 524 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 525 /// specifies a splat of a single element that is suitable for input to
 526 /// VSPLTB/VSPLTH/VSPLTW.
 527 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 528   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 529          N->getNumOperands() == 16 &&
 530          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 531
 532   // This is a splat operation if each element of the permute is the same, and
 533   // if the value doesn't reference the second vector.
 534   unsigned ElementBase = 0;
 535   SDOperand Elt = N->getOperand(0);
 536   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 537     ElementBase = EltV->getValue();
 538   else
 539     return false;   // FIXME: Handle UNDEF elements too!
 540
 541   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 542     return false;
 543
 544   // Check that they are consequtive.
 545   for (unsigned i = 1; i != EltSize; ++i) {
 546     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 547         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 548       return false;
 549   }
 550
 551   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 552   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 553     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 554     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 555            "Invalid VECTOR_SHUFFLE mask!");
 556     for (unsigned j = 0; j != EltSize; ++j)
 557       if (N->getOperand(i+j) != N->getOperand(j))
 558         return false;
 559   }
 560
 561   return true;
 562 }
 563
 564 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 565 /// are -0.0.
 566 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 567   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 568   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 569     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 570       return CFP->getValueAPF().isNegZero();
 571   return false;
 572 }
 573
 574 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 575 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 576 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 577   assert(isSplatShuffleMask(N, EltSize));
 578   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 579 }
 580
 581 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 582 /// by using a vspltis[bhw] instruction of the specified element size, return
 583 /// the constant being splatted.  The ByteSize field indicates the number of
 584 /// bytes of each element [124] -> [bhw].
 585 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 586   SDOperand OpVal(0, 0);
 587
 588   // If ByteSize of the splat is bigger than the element size of the
 589   // build_vector, then we have a case where we are checking for a splat where
 590   // multiple elements of the buildvector are folded together into a single
 591   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 592   unsigned EltSize = 16/N->getNumOperands();
 593   if (EltSize < ByteSize) {
 594     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 595     SDOperand UniquedVals[4];
 596     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 597
 598     // See if all of the elements in the buildvector agree across.
 599     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 600       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 601       // If the element isn't a constant, bail fully out.
 602       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 603
 604
 605       if (UniquedVals[i&(Multiple-1)].Val == 0)
 606         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 607       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 608         return SDOperand();  // no match.
 609     }
 610
 611     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 612     // either constant or undef values that are identical for each chunk.  See
 613     // if these chunks can form into a larger vspltis*.
 614
 615     // Check to see if all of the leading entries are either 0 or -1.  If
 616     // neither, then this won't fit into the immediate field.
 617     bool LeadingZero = true;
 618     bool LeadingOnes = true;
 619     for (unsigned i = 0; i != Multiple-1; ++i) {
 620       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 621
 622       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 623       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 624     }
 625     // Finally, check the least significant entry.
 626     if (LeadingZero) {
 627       if (UniquedVals[Multiple-1].Val == 0)
 628         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 629       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 630       if (Val < 16)
 631         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 632     }
 633     if (LeadingOnes) {
 634       if (UniquedVals[Multiple-1].Val == 0)
 635         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 636       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 637       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 638         return DAG.getTargetConstant(Val, MVT::i32);
 639     }
 640
 641     return SDOperand();
 642   }
 643
 644   // Check to see if this buildvec has a single non-undef value in its elements.
 645   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 646     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 647     if (OpVal.Val == 0)
 648       OpVal = N->getOperand(i);
 649     else if (OpVal != N->getOperand(i))
 650       return SDOperand();
 651   }
 652
 653   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 654
 655   unsigned ValSizeInBytes = 0;
 656   uint64_t Value = 0;
 657   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 658     Value = CN->getValue();
 659     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 660   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 661     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 662     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 663     ValSizeInBytes = 4;
 664   }
 665
 666   // If the splat value is larger than the element value, then we can never do
 667   // this splat.  The only case that we could fit the replicated bits into our
 668   // immediate field for would be zero, and we prefer to use vxor for it.
 669   if (ValSizeInBytes < ByteSize) return SDOperand();
 670
 671   // If the element value is larger than the splat value, cut it in half and
 672   // check to see if the two halves are equal.  Continue doing this until we
 673   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 674   while (ValSizeInBytes > ByteSize) {
 675     ValSizeInBytes >>= 1;
 676
 677     // If the top half equals the bottom half, we're still ok.
 678     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 679          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 680       return SDOperand();
 681   }
 682
 683   // Properly sign extend the value.
 684   int ShAmt = (4-ByteSize)*8;
 685   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 686
 687   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 688   if (MaskVal == 0) return SDOperand();
 689
 690   // Finally, if this value fits in a 5 bit sext field, return it
 691   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 692     return DAG.getTargetConstant(MaskVal, MVT::i32);
 693   return SDOperand();
 694 }
 695
 696 //===----------------------------------------------------------------------===//
 697 //  Addressing Mode Selection
 698 //===----------------------------------------------------------------------===//
 699
 700 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 701 /// or 64-bit immediate, and if the value can be accurately represented as a
 702 /// sign extension from a 16-bit value.  If so, this returns true and the
 703 /// immediate.
 704 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 705   if (N->getOpcode() != ISD::Constant)
 706     return false;
 707
 708   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 709   if (N->getValueType(0) == MVT::i32)
 710     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 711   else
 712     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 713 }
 714 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 715   return isIntS16Immediate(Op.Val, Imm);
 716 }
 717
 718
 719 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 720 /// can be represented as an indexed [r+r] operation.  Returns false if it
 721 /// can be more efficiently represented with [r+imm].
 722 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 723                                             SDOperand &Index,
 724                                             SelectionDAG &DAG) {
 725   short imm = 0;
 726   if (N.getOpcode() == ISD::ADD) {
 727     if (isIntS16Immediate(N.getOperand(1), imm))
 728       return false;    // r+i
 729     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 730       return false;    // r+i
 731
 732     Base = N.getOperand(0);
 733     Index = N.getOperand(1);
 734     return true;
 735   } else if (N.getOpcode() == ISD::OR) {
 736     if (isIntS16Immediate(N.getOperand(1), imm))
 737       return false;    // r+i can fold it if we can.
 738
 739     // If this is an or of disjoint bitfields, we can codegen this as an add
 740     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 741     // disjoint.
 742     uint64_t LHSKnownZero, LHSKnownOne;
 743     uint64_t RHSKnownZero, RHSKnownOne;
 744     DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 745
 746     if (LHSKnownZero) {
 747       DAG.ComputeMaskedBits(N.getOperand(1), ~0U, RHSKnownZero, RHSKnownOne);
 748       // If all of the bits are known zero on the LHS or RHS, the add won't
 749       // carry.
 750       if ((LHSKnownZero | RHSKnownZero) == ~0U) {
 751         Base = N.getOperand(0);
 752         Index = N.getOperand(1);
 753         return true;
 754       }
 755     }
 756   }
 757
 758   return false;
 759 }
 760
 761 /// Returns true if the address N can be represented by a base register plus
 762 /// a signed 16-bit displacement [r+imm], and if it is not better
 763 /// represented as reg+reg.
 764 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 765                                             SDOperand &Base, SelectionDAG &DAG){
 766   // If this can be more profitably realized as r+r, fail.
 767   if (SelectAddressRegReg(N, Disp, Base, DAG))
 768     return false;
 769
 770   if (N.getOpcode() == ISD::ADD) {
 771     short imm = 0;
 772     if (isIntS16Immediate(N.getOperand(1), imm)) {
 773       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 774       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 775         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 776       } else {
 777         Base = N.getOperand(0);
 778       }
 779       return true; // [r+i]
 780     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 781       // Match LOAD (ADD (X, Lo(G))).
 782       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 783              && "Cannot handle constant offsets yet!");
 784       Disp = N.getOperand(1).getOperand(0);  // The global address.
 785       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 786              Disp.getOpcode() == ISD::TargetConstantPool ||
 787              Disp.getOpcode() == ISD::TargetJumpTable);
 788       Base = N.getOperand(0);
 789       return true;  // [&g+r]
 790     }
 791   } else if (N.getOpcode() == ISD::OR) {
 792     short imm = 0;
 793     if (isIntS16Immediate(N.getOperand(1), imm)) {
 794       // If this is an or of disjoint bitfields, we can codegen this as an add
 795       // (for better address arithmetic) if the LHS and RHS of the OR are
 796       // provably disjoint.
 797       uint64_t LHSKnownZero, LHSKnownOne;
 798       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 799       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 800         // If all of the bits are known zero on the LHS or RHS, the add won't
 801         // carry.
 802         Base = N.getOperand(0);
 803         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 804         return true;
 805       }
 806     }
 807   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 808     // Loading from a constant address.
 809
 810     // If this address fits entirely in a 16-bit sext immediate field, codegen
 811     // this as "d, 0"
 812     short Imm;
 813     if (isIntS16Immediate(CN, Imm)) {
 814       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 815       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 816       return true;
 817     }
 818
 819     // Handle 32-bit sext immediates with LIS + addr mode.
 820     if (CN->getValueType(0) == MVT::i32 ||
 821         (int64_t)CN->getValue() == (int)CN->getValue()) {
 822       int Addr = (int)CN->getValue();
 823
 824       // Otherwise, break this down into an LIS + disp.
 825       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 826
 827       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 828       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 829       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 830       return true;
 831     }
 832   }
 833
 834   Disp = DAG.getTargetConstant(0, getPointerTy());
 835   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 836     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 837   else
 838     Base = N;
 839   return true;      // [r+0]
 840 }
 841
 842 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 843 /// represented as an indexed [r+r] operation.
 844 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 845                                                 SDOperand &Index,
 846                                                 SelectionDAG &DAG) {
 847   // Check to see if we can easily represent this as an [r+r] address.  This
 848   // will fail if it thinks that the address is more profitably represented as
 849   // reg+imm, e.g. where imm = 0.
 850   if (SelectAddressRegReg(N, Base, Index, DAG))
 851     return true;
 852
 853   // If the operand is an addition, always emit this as [r+r], since this is
 854   // better (for code size, and execution, as the memop does the add for free)
 855   // than emitting an explicit add.
 856   if (N.getOpcode() == ISD::ADD) {
 857     Base = N.getOperand(0);
 858     Index = N.getOperand(1);
 859     return true;
 860   }
 861
 862   // Otherwise, do it the hard way, using R0 as the base register.
 863   Base = DAG.getRegister(PPC::R0, N.getValueType());
 864   Index = N;
 865   return true;
 866 }
 867
 868 /// SelectAddressRegImmShift - Returns true if the address N can be
 869 /// represented by a base register plus a signed 14-bit displacement
 870 /// [r+imm*4].  Suitable for use by STD and friends.
 871 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 872                                                  SDOperand &Base,
 873                                                  SelectionDAG &DAG) {
 874   // If this can be more profitably realized as r+r, fail.
 875   if (SelectAddressRegReg(N, Disp, Base, DAG))
 876     return false;
 877
 878   if (N.getOpcode() == ISD::ADD) {
 879     short imm = 0;
 880     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 881       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 882       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 883         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 884       } else {
 885         Base = N.getOperand(0);
 886       }
 887       return true; // [r+i]
 888     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 889       // Match LOAD (ADD (X, Lo(G))).
 890       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 891              && "Cannot handle constant offsets yet!");
 892       Disp = N.getOperand(1).getOperand(0);  // The global address.
 893       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 894              Disp.getOpcode() == ISD::TargetConstantPool ||
 895              Disp.getOpcode() == ISD::TargetJumpTable);
 896       Base = N.getOperand(0);
 897       return true;  // [&g+r]
 898     }
 899   } else if (N.getOpcode() == ISD::OR) {
 900     short imm = 0;
 901     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 902       // If this is an or of disjoint bitfields, we can codegen this as an add
 903       // (for better address arithmetic) if the LHS and RHS of the OR are
 904       // provably disjoint.
 905       uint64_t LHSKnownZero, LHSKnownOne;
 906       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 907       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 908         // If all of the bits are known zero on the LHS or RHS, the add won't
 909         // carry.
 910         Base = N.getOperand(0);
 911         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 912         return true;
 913       }
 914     }
 915   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 916     // Loading from a constant address.  Verify low two bits are clear.
 917     if ((CN->getValue() & 3) == 0) {
 918       // If this address fits entirely in a 14-bit sext immediate field, codegen
 919       // this as "d, 0"
 920       short Imm;
 921       if (isIntS16Immediate(CN, Imm)) {
 922         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 923         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 924         return true;
 925       }
 926
 927       // Fold the low-part of 32-bit absolute addresses into addr mode.
 928       if (CN->getValueType(0) == MVT::i32 ||
 929           (int64_t)CN->getValue() == (int)CN->getValue()) {
 930         int Addr = (int)CN->getValue();
 931
 932         // Otherwise, break this down into an LIS + disp.
 933         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 934
 935         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 936         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 937         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 938         return true;
 939       }
 940     }
 941   }
 942
 943   Disp = DAG.getTargetConstant(0, getPointerTy());
 944   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 945     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 946   else
 947     Base = N;
 948   return true;      // [r+0]
 949 }
 950
 951
 952 /// getPreIndexedAddressParts - returns true by value, base pointer and
 953 /// offset pointer and addressing mode by reference if the node's address
 954 /// can be legally represented as pre-indexed load / store address.
 955 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 956                                                   SDOperand &Offset,
 957                                                   ISD::MemIndexedMode &AM,
 958                                                   SelectionDAG &DAG) {
 959   // Disabled by default for now.
 960   if (!EnablePPCPreinc) return false;
 961
 962   SDOperand Ptr;
 963   MVT::ValueType VT;
 964   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 965     Ptr = LD->getBasePtr();
 966     VT = LD->getLoadedVT();
 967
 968   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 969     ST = ST;
 970     Ptr = ST->getBasePtr();
 971     VT  = ST->getStoredVT();
 972   } else
 973     return false;
 974
 975   // PowerPC doesn't have preinc load/store instructions for vectors.
 976   if (MVT::isVector(VT))
 977     return false;
 978
 979   // TODO: Check reg+reg first.
 980
 981   // LDU/STU use reg+imm*4, others use reg+imm.
 982   if (VT != MVT::i64) {
 983     // reg + imm
 984     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
 985       return false;
 986   } else {
 987     // reg + imm * 4.
 988     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
 989       return false;
 990   }
 991
 992   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 993     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
 994     // sext i32 to i64 when addr mode is r+i.
 995     if (LD->getValueType(0) == MVT::i64 && LD->getLoadedVT() == MVT::i32 &&
 996         LD->getExtensionType() == ISD::SEXTLOAD &&
 997         isa<ConstantSDNode>(Offset))
 998       return false;
 999   }
1000
1001   AM = ISD::PRE_INC;
1002   return true;
1003 }
1004
1005 //===----------------------------------------------------------------------===//
1006 //  LowerOperation implementation
1007 //===----------------------------------------------------------------------===//
1008
1009 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
1010   MVT::ValueType PtrVT = Op.getValueType();
1011   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1012   Constant *C = CP->getConstVal();
1013   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1014   SDOperand Zero = DAG.getConstant(0, PtrVT);
1015
1016   const TargetMachine &TM = DAG.getTarget();
1017
1018   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1019   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1020
1021   // If this is a non-darwin platform, we don't support non-static relo models
1022   // yet.
1023   if (TM.getRelocationModel() == Reloc::Static ||
1024       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1025     // Generate non-pic code that has direct accesses to the constant pool.
1026     // The address of the global is just (hi(&g)+lo(&g)).
1027     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1028   }
1029
1030   if (TM.getRelocationModel() == Reloc::PIC_) {
1031     // With PIC, the first instruction is actually "GR+hi(&G)".
1032     Hi = DAG.getNode(ISD::ADD, PtrVT,
1033                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1034   }
1035
1036   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1037   return Lo;
1038 }
1039
1040 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1041   MVT::ValueType PtrVT = Op.getValueType();
1042   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1043   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1044   SDOperand Zero = DAG.getConstant(0, PtrVT);
1045
1046   const TargetMachine &TM = DAG.getTarget();
1047
1048   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1049   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1050
1051   // If this is a non-darwin platform, we don't support non-static relo models
1052   // yet.
1053   if (TM.getRelocationModel() == Reloc::Static ||
1054       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1055     // Generate non-pic code that has direct accesses to the constant pool.
1056     // The address of the global is just (hi(&g)+lo(&g)).
1057     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1058   }
1059
1060   if (TM.getRelocationModel() == Reloc::PIC_) {
1061     // With PIC, the first instruction is actually "GR+hi(&G)".
1062     Hi = DAG.getNode(ISD::ADD, PtrVT,
1063                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1064   }
1065
1066   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1067   return Lo;
1068 }
1069
1070 static SDOperand LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
1071   assert(0 && "TLS not implemented for PPC.");
1072 }
1073
1074 static SDOperand LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
1075   MVT::ValueType PtrVT = Op.getValueType();
1076   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1077   GlobalValue *GV = GSDN->getGlobal();
1078   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1079   SDOperand Zero = DAG.getConstant(0, PtrVT);
1080
1081   const TargetMachine &TM = DAG.getTarget();
1082
1083   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1084   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1085
1086   // If this is a non-darwin platform, we don't support non-static relo models
1087   // yet.
1088   if (TM.getRelocationModel() == Reloc::Static ||
1089       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1090     // Generate non-pic code that has direct accesses to globals.
1091     // The address of the global is just (hi(&g)+lo(&g)).
1092     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1093   }
1094
1095   if (TM.getRelocationModel() == Reloc::PIC_) {
1096     // With PIC, the first instruction is actually "GR+hi(&G)".
1097     Hi = DAG.getNode(ISD::ADD, PtrVT,
1098                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1099   }
1100
1101   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1102
1103   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1104     return Lo;
1105
1106   // If the global is weak or external, we have to go through the lazy
1107   // resolution stub.
1108   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1109 }
1110
1111 static SDOperand LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1112   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1113
1114   // If we're comparing for equality to zero, expose the fact that this is
1115   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1116   // fold the new nodes.
1117   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1118     if (C->isNullValue() && CC == ISD::SETEQ) {
1119       MVT::ValueType VT = Op.getOperand(0).getValueType();
1120       SDOperand Zext = Op.getOperand(0);
1121       if (VT < MVT::i32) {
1122         VT = MVT::i32;
1123         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1124       }
1125       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1126       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1127       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1128                                   DAG.getConstant(Log2b, MVT::i32));
1129       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1130     }
1131     // Leave comparisons against 0 and -1 alone for now, since they're usually
1132     // optimized.  FIXME: revisit this when we can custom lower all setcc
1133     // optimizations.
1134     if (C->isAllOnesValue() || C->isNullValue())
1135       return SDOperand();
1136   }
1137
1138   // If we have an integer seteq/setne, turn it into a compare against zero
1139   // by xor'ing the rhs with the lhs, which is faster than setting a
1140   // condition register, reading it back out, and masking the correct bit.  The
1141   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1142   // the result to other bit-twiddling opportunities.
1143   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1144   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1145     MVT::ValueType VT = Op.getValueType();
1146     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1147                                 Op.getOperand(1));
1148     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1149   }
1150   return SDOperand();
1151 }
1152
1153 static SDOperand LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1154                               int VarArgsFrameIndex,
1155                               int VarArgsStackOffset,
1156                               unsigned VarArgsNumGPR,
1157                               unsigned VarArgsNumFPR,
1158                               const PPCSubtarget &Subtarget) {
1159
1160   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1161 }
1162
1163 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1164                               int VarArgsFrameIndex,
1165                               int VarArgsStackOffset,
1166                               unsigned VarArgsNumGPR,
1167                               unsigned VarArgsNumFPR,
1168                               const PPCSubtarget &Subtarget) {
1169
1170   if (Subtarget.isMachoABI()) {
1171     // vastart just stores the address of the VarArgsFrameIndex slot into the
1172     // memory location argument.
1173     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1174     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1175     SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
1176     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV->getValue(),
1177                         SV->getOffset());
1178   }
1179
1180   // For ELF 32 ABI we follow the layout of the va_list struct.
1181   // We suppose the given va_list is already allocated.
1182   //
1183   // typedef struct {
1184   //  char gpr;     /* index into the array of 8 GPRs
1185   //                 * stored in the register save area
1186   //                 * gpr=0 corresponds to r3,
1187   //                 * gpr=1 to r4, etc.
1188   //                 */
1189   //  char fpr;     /* index into the array of 8 FPRs
1190   //                 * stored in the register save area
1191   //                 * fpr=0 corresponds to f1,
1192   //                 * fpr=1 to f2, etc.
1193   //                 */
1194   //  char *overflow_arg_area;
1195   //                /* location on stack that holds
1196   //                 * the next overflow argument
1197   //                 */
1198   //  char *reg_save_area;
1199   //               /* where r3:r10 and f1:f8 (if saved)
1200   //                * are stored
1201   //                */
1202   // } va_list[1];
1203
1204
1205   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1206   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1207
1208
1209   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1210
1211   SDOperand StackOffset = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1212   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1213
1214   SDOperand ConstFrameOffset = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8,
1215                                                PtrVT);
1216   SDOperand ConstStackOffset = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8 - 1,
1217                                                PtrVT);
1218   SDOperand ConstFPROffset   = DAG.getConstant(1, PtrVT);
1219
1220   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
1221
1222   // Store first byte : number of int regs
1223   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1224                                       Op.getOperand(1), SV->getValue(),
1225                                       SV->getOffset());
1226   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1227                                   ConstFPROffset);
1228
1229   // Store second byte : number of float regs
1230   SDOperand secondStore = DAG.getStore(firstStore, ArgFPR, nextPtr,
1231                                        SV->getValue(), SV->getOffset());
1232   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1233
1234   // Store second word : arguments given on stack
1235   SDOperand thirdStore = DAG.getStore(secondStore, StackOffset, nextPtr,
1236                                       SV->getValue(), SV->getOffset());
1237   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1238
1239   // Store third word : arguments given in registers
1240   return DAG.getStore(thirdStore, FR, nextPtr, SV->getValue(),
1241                       SV->getOffset());
1242
1243 }
1244
1245 #include "PPCGenCallingConv.inc"
1246
1247 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1248 /// depending on which subtarget is selected.
1249 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1250   if (Subtarget.isMachoABI()) {
1251     static const unsigned FPR[] = {
1252       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1253       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1254     };
1255     return FPR;
1256   }
1257
1258
1259   static const unsigned FPR[] = {
1260     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1261     PPC::F8
1262   };
1263   return FPR;
1264 }
1265
1266 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
1267                                        int &VarArgsFrameIndex,
1268                                        int &VarArgsStackOffset,
1269                                        unsigned &VarArgsNumGPR,
1270                                        unsigned &VarArgsNumFPR,
1271                                        const PPCSubtarget &Subtarget) {
1272   // TODO: add description of PPC stack frame format, or at least some docs.
1273   //
1274   MachineFunction &MF = DAG.getMachineFunction();
1275   MachineFrameInfo *MFI = MF.getFrameInfo();
1276   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1277   SmallVector<SDOperand, 8> ArgValues;
1278   SDOperand Root = Op.getOperand(0);
1279
1280   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1281   bool isPPC64 = PtrVT == MVT::i64;
1282   bool isMachoABI = Subtarget.isMachoABI();
1283   bool isELF32_ABI = Subtarget.isELF32_ABI();
1284   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1285
1286   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1287
1288   static const unsigned GPR_32[] = {           // 32-bit registers.
1289     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1290     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1291   };
1292   static const unsigned GPR_64[] = {           // 64-bit registers.
1293     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1294     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1295   };
1296
1297   static const unsigned *FPR = GetFPR(Subtarget);
1298
1299   static const unsigned VR[] = {
1300     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1301     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1302   };
1303
1304   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1305   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1306   const unsigned Num_VR_Regs  = array_lengthof( VR);
1307
1308   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1309
1310   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1311
1312   // Add DAG nodes to load the arguments or copy them out of registers.  On
1313   // entry to a function on PPC, the arguments start after the linkage area,
1314   // although the first ones are often in registers.
1315   //
1316   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1317   // represented with two words (long long or double) must be copied to an
1318   // even GPR_idx value or to an even ArgOffset value.
1319
1320   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1321     SDOperand ArgVal;
1322     bool needsLoad = false;
1323     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1324     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1325     unsigned ArgSize = ObjSize;
1326     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1327     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1328     // See if next argument requires stack alignment in ELF
1329     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1330       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1331       (!(Flags & AlignFlag)));
1332
1333     unsigned CurArgOffset = ArgOffset;
1334     switch (ObjectVT) {
1335     default: assert(0 && "Unhandled argument type!");
1336     case MVT::i32:
1337       // Double word align in ELF
1338       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1339       if (GPR_idx != Num_GPR_Regs) {
1340         unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1341         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1342         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1343         ++GPR_idx;
1344       } else {
1345         needsLoad = true;
1346         ArgSize = PtrByteSize;
1347       }
1348       // Stack align in ELF
1349       if (needsLoad && Expand && isELF32_ABI)
1350         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1351       // All int arguments reserve stack space in Macho ABI.
1352       if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1353       break;
1354
1355     case MVT::i64:  // PPC64
1356       if (GPR_idx != Num_GPR_Regs) {
1357         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1358         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1359         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1360         ++GPR_idx;
1361       } else {
1362         needsLoad = true;
1363       }
1364       // All int arguments reserve stack space in Macho ABI.
1365       if (isMachoABI || needsLoad) ArgOffset += 8;
1366       break;
1367
1368     case MVT::f32:
1369     case MVT::f64:
1370       // Every 4 bytes of argument space consumes one of the GPRs available for
1371       // argument passing.
1372       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1373         ++GPR_idx;
1374         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1375           ++GPR_idx;
1376       }
1377       if (FPR_idx != Num_FPR_Regs) {
1378         unsigned VReg;
1379         if (ObjectVT == MVT::f32)
1380           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1381         else
1382           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1383         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1384         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1385         ++FPR_idx;
1386       } else {
1387         needsLoad = true;
1388       }
1389
1390       // Stack align in ELF
1391       if (needsLoad && Expand && isELF32_ABI)
1392         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1393       // All FP arguments reserve stack space in Macho ABI.
1394       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1395       break;
1396     case MVT::v4f32:
1397     case MVT::v4i32:
1398     case MVT::v8i16:
1399     case MVT::v16i8:
1400       // Note that vector arguments in registers don't reserve stack space.
1401       if (VR_idx != Num_VR_Regs) {
1402         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1403         RegInfo.addLiveIn(VR[VR_idx], VReg);
1404         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1405         ++VR_idx;
1406       } else {
1407         // This should be simple, but requires getting 16-byte aligned stack
1408         // values.
1409         assert(0 && "Loading VR argument not implemented yet!");
1410         needsLoad = true;
1411       }
1412       break;
1413     }
1414
1415     // We need to load the argument to a virtual register if we determined above
1416     // that we ran out of physical registers of the appropriate type
1417     if (needsLoad) {
1418       // If the argument is actually used, emit a load from the right stack
1419       // slot.
1420       if (!Op.Val->hasNUsesOfValue(0, ArgNo)) {
1421         int FI = MFI->CreateFixedObject(ObjSize,
1422                                         CurArgOffset + (ArgSize - ObjSize));
1423         SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1424         ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1425       } else {
1426         // Don't emit a dead load.
1427         ArgVal = DAG.getNode(ISD::UNDEF, ObjectVT);
1428       }
1429     }
1430
1431     ArgValues.push_back(ArgVal);
1432   }
1433
1434   // If the function takes variable number of arguments, make a frame index for
1435   // the start of the first vararg value... for expansion of llvm.va_start.
1436   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1437   if (isVarArg) {
1438
1439     int depth;
1440     if (isELF32_ABI) {
1441       VarArgsNumGPR = GPR_idx;
1442       VarArgsNumFPR = FPR_idx;
1443
1444       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1445       // pointer.
1446       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1447                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1448                 MVT::getSizeInBits(PtrVT)/8);
1449
1450       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1451                                                   ArgOffset);
1452
1453     }
1454     else
1455       depth = ArgOffset;
1456
1457     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1458                                                depth);
1459     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1460
1461     SmallVector<SDOperand, 8> MemOps;
1462
1463     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1464     // stored to the VarArgsFrameIndex on the stack.
1465     if (isELF32_ABI) {
1466       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1467         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1468         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1469         MemOps.push_back(Store);
1470         // Increment the address by four for the next argument to store
1471         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1472         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1473       }
1474     }
1475
1476     // If this function is vararg, store any remaining integer argument regs
1477     // to their spots on the stack so that they may be loaded by deferencing the
1478     // result of va_next.
1479     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1480       unsigned VReg;
1481       if (isPPC64)
1482         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1483       else
1484         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1485
1486       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1487       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1488       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1489       MemOps.push_back(Store);
1490       // Increment the address by four for the next argument to store
1491       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1492       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1493     }
1494
1495     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1496     // on the stack.
1497     if (isELF32_ABI) {
1498       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1499         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1500         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1501         MemOps.push_back(Store);
1502         // Increment the address by eight for the next argument to store
1503         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1504                                            PtrVT);
1505         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1506       }
1507
1508       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1509         unsigned VReg;
1510         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1511
1512         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1513         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1514         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1515         MemOps.push_back(Store);
1516         // Increment the address by eight for the next argument to store
1517         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1518                                            PtrVT);
1519         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1520       }
1521     }
1522
1523     if (!MemOps.empty())
1524       Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1525   }
1526
1527   ArgValues.push_back(Root);
1528
1529   // Return the new list of results.
1530   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1531                                     Op.Val->value_end());
1532   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1533 }
1534
1535 /// isCallCompatibleAddress - Return the immediate to use if the specified
1536 /// 32-bit value is representable in the immediate field of a BxA instruction.
1537 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1538   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1539   if (!C) return 0;
1540
1541   int Addr = C->getValue();
1542   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1543       (Addr << 6 >> 6) != Addr)
1544     return 0;  // Top 6 bits have to be sext of immediate.
1545
1546   return DAG.getConstant((int)C->getValue() >> 2,
1547                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1548 }
1549
1550
1551 static SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG,
1552                            const PPCSubtarget &Subtarget) {
1553   SDOperand Chain  = Op.getOperand(0);
1554   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1555   SDOperand Callee = Op.getOperand(4);
1556   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1557
1558   bool isMachoABI = Subtarget.isMachoABI();
1559   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1560
1561   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1562   bool isPPC64 = PtrVT == MVT::i64;
1563   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1564
1565   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1566   // SelectExpr to use to put the arguments in the appropriate registers.
1567   std::vector<SDOperand> args_to_use;
1568
1569   // Count how many bytes are to be pushed on the stack, including the linkage
1570   // area, and parameter passing area.  We start with 24/48 bytes, which is
1571   // prereserved space for [SP][CR][LR][3 x unused].
1572   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1573
1574   // Add up all the space actually used.
1575   for (unsigned i = 0; i != NumOps; ++i) {
1576     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1577     ArgSize = std::max(ArgSize, PtrByteSize);
1578     NumBytes += ArgSize;
1579   }
1580
1581   // The prolog code of the callee may store up to 8 GPR argument registers to
1582   // the stack, allowing va_start to index over them in memory if its varargs.
1583   // Because we cannot tell if this is needed on the caller side, we have to
1584   // conservatively assume that it is needed.  As such, make sure we have at
1585   // least enough stack space for the caller to store the 8 GPRs.
1586   NumBytes = std::max(NumBytes,
1587                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1588
1589   // Adjust the stack pointer for the new arguments...
1590   // These operations are automatically eliminated by the prolog/epilog pass
1591   Chain = DAG.getCALLSEQ_START(Chain,
1592                                DAG.getConstant(NumBytes, PtrVT));
1593
1594   // Set up a copy of the stack pointer for use loading and storing any
1595   // arguments that may not fit in the registers available for argument
1596   // passing.
1597   SDOperand StackPtr;
1598   if (isPPC64)
1599     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1600   else
1601     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1602
1603   // Figure out which arguments are going to go in registers, and which in
1604   // memory.  Also, if this is a vararg function, floating point operations
1605   // must be stored to our stack, and loaded into integer regs as well, if
1606   // any integer regs are available for argument passing.
1607   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1608   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1609
1610   static const unsigned GPR_32[] = {           // 32-bit registers.
1611     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1612     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1613   };
1614   static const unsigned GPR_64[] = {           // 64-bit registers.
1615     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1616     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1617   };
1618   static const unsigned *FPR = GetFPR(Subtarget);
1619
1620   static const unsigned VR[] = {
1621     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1622     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1623   };
1624   const unsigned NumGPRs = array_lengthof(GPR_32);
1625   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1626   const unsigned NumVRs  = array_lengthof( VR);
1627
1628   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1629
1630   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1631   SmallVector<SDOperand, 8> MemOpChains;
1632   for (unsigned i = 0; i != NumOps; ++i) {
1633     bool inMem = false;
1634     SDOperand Arg = Op.getOperand(5+2*i);
1635     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1636     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1637     // See if next argument requires stack alignment in ELF
1638     unsigned next = 5+2*(i+1)+1;
1639     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1640       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1641       (!(Flags & AlignFlag)));
1642
1643     // PtrOff will be used to store the current argument to the stack if a
1644     // register cannot be found for it.
1645     SDOperand PtrOff;
1646
1647     // Stack align in ELF 32
1648     if (isELF32_ABI && Expand)
1649       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1650                                StackPtr.getValueType());
1651     else
1652       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1653
1654     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1655
1656     // On PPC64, promote integers to 64-bit values.
1657     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1658       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1659
1660       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1661     }
1662
1663     switch (Arg.getValueType()) {
1664     default: assert(0 && "Unexpected ValueType for argument!");
1665     case MVT::i32:
1666     case MVT::i64:
1667       // Double word align in ELF
1668       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1669       if (GPR_idx != NumGPRs) {
1670         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1671       } else {
1672         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1673         inMem = true;
1674       }
1675       if (inMem || isMachoABI) {
1676         // Stack align in ELF
1677         if (isELF32_ABI && Expand)
1678           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1679
1680         ArgOffset += PtrByteSize;
1681       }
1682       break;
1683     case MVT::f32:
1684     case MVT::f64:
1685       if (isVarArg) {
1686         // Float varargs need to be promoted to double.
1687         if (Arg.getValueType() == MVT::f32)
1688           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1689       }
1690
1691       if (FPR_idx != NumFPRs) {
1692         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1693
1694         if (isVarArg) {
1695           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1696           MemOpChains.push_back(Store);
1697
1698           // Float varargs are always shadowed in available integer registers
1699           if (GPR_idx != NumGPRs) {
1700             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1701             MemOpChains.push_back(Load.getValue(1));
1702             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1703                                                                 Load));
1704           }
1705           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1706             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1707             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1708             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1709             MemOpChains.push_back(Load.getValue(1));
1710             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1711                                                                 Load));
1712           }
1713         } else {
1714           // If we have any FPRs remaining, we may also have GPRs remaining.
1715           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1716           // GPRs.
1717           if (isMachoABI) {
1718             if (GPR_idx != NumGPRs)
1719               ++GPR_idx;
1720             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1721                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1722               ++GPR_idx;
1723           }
1724         }
1725       } else {
1726         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1727         inMem = true;
1728       }
1729       if (inMem || isMachoABI) {
1730         // Stack align in ELF
1731         if (isELF32_ABI && Expand)
1732           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1733         if (isPPC64)
1734           ArgOffset += 8;
1735         else
1736           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1737       }
1738       break;
1739     case MVT::v4f32:
1740     case MVT::v4i32:
1741     case MVT::v8i16:
1742     case MVT::v16i8:
1743       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1744       assert(VR_idx != NumVRs &&
1745              "Don't support passing more than 12 vector args yet!");
1746       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1747       break;
1748     }
1749   }
1750   if (!MemOpChains.empty())
1751     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1752                         &MemOpChains[0], MemOpChains.size());
1753
1754   // Build a sequence of copy-to-reg nodes chained together with token chain
1755   // and flag operands which copy the outgoing args into the appropriate regs.
1756   SDOperand InFlag;
1757   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1758     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1759                              InFlag);
1760     InFlag = Chain.getValue(1);
1761   }
1762
1763   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1764   if (isVarArg && isELF32_ABI) {
1765     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1766     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1767     InFlag = Chain.getValue(1);
1768   }
1769
1770   std::vector<MVT::ValueType> NodeTys;
1771   NodeTys.push_back(MVT::Other);   // Returns a chain
1772   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1773
1774   SmallVector<SDOperand, 8> Ops;
1775   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1776
1777   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1778   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1779   // node so that legalize doesn't hack it.
1780   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1781     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1782   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1783     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1784   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1785     // If this is an absolute destination address, use the munged value.
1786     Callee = SDOperand(Dest, 0);
1787   else {
1788     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1789     // to do the call, we can't use PPCISD::CALL.
1790     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1791     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1792     InFlag = Chain.getValue(1);
1793
1794     // Copy the callee address into R12 on darwin.
1795     if (isMachoABI) {
1796       Chain = DAG.getCopyToReg(Chain, PPC::R12, Callee, InFlag);
1797       InFlag = Chain.getValue(1);
1798     }
1799
1800     NodeTys.clear();
1801     NodeTys.push_back(MVT::Other);
1802     NodeTys.push_back(MVT::Flag);
1803     Ops.push_back(Chain);
1804     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1805     Callee.Val = 0;
1806   }
1807
1808   // If this is a direct call, pass the chain and the callee.
1809   if (Callee.Val) {
1810     Ops.push_back(Chain);
1811     Ops.push_back(Callee);
1812   }
1813
1814   // Add argument registers to the end of the list so that they are known live
1815   // into the call.
1816   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1817     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1818                                   RegsToPass[i].second.getValueType()));
1819
1820   if (InFlag.Val)
1821     Ops.push_back(InFlag);
1822   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
1823   InFlag = Chain.getValue(1);
1824
1825   Chain = DAG.getCALLSEQ_END(Chain,
1826                              DAG.getConstant(NumBytes, PtrVT),
1827                              DAG.getConstant(0, PtrVT),
1828                              InFlag);
1829   if (Op.Val->getValueType(0) != MVT::Other)
1830     InFlag = Chain.getValue(1);
1831
1832   SDOperand ResultVals[3];
1833   unsigned NumResults = 0;
1834   NodeTys.clear();
1835
1836   // If the call has results, copy the values out of the ret val registers.
1837   switch (Op.Val->getValueType(0)) {
1838   default: assert(0 && "Unexpected ret value!");
1839   case MVT::Other: break;
1840   case MVT::i32:
1841     if (Op.Val->getValueType(1) == MVT::i32) {
1842       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1843       ResultVals[0] = Chain.getValue(0);
1844       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
1845                                  Chain.getValue(2)).getValue(1);
1846       ResultVals[1] = Chain.getValue(0);
1847       NumResults = 2;
1848       NodeTys.push_back(MVT::i32);
1849     } else {
1850       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1851       ResultVals[0] = Chain.getValue(0);
1852       NumResults = 1;
1853     }
1854     NodeTys.push_back(MVT::i32);
1855     break;
1856   case MVT::i64:
1857     Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
1858     ResultVals[0] = Chain.getValue(0);
1859     NumResults = 1;
1860     NodeTys.push_back(MVT::i64);
1861     break;
1862   case MVT::f64:
1863     if (Op.Val->getValueType(1) == MVT::f64) {
1864       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
1865       ResultVals[0] = Chain.getValue(0);
1866       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
1867                                  Chain.getValue(2)).getValue(1);
1868       ResultVals[1] = Chain.getValue(0);
1869       NumResults = 2;
1870       NodeTys.push_back(MVT::f64);
1871       NodeTys.push_back(MVT::f64);
1872       break;
1873     }
1874     // else fall through
1875   case MVT::f32:
1876     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
1877                                InFlag).getValue(1);
1878     ResultVals[0] = Chain.getValue(0);
1879     NumResults = 1;
1880     NodeTys.push_back(Op.Val->getValueType(0));
1881     break;
1882   case MVT::v4f32:
1883   case MVT::v4i32:
1884   case MVT::v8i16:
1885   case MVT::v16i8:
1886     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
1887                                    InFlag).getValue(1);
1888     ResultVals[0] = Chain.getValue(0);
1889     NumResults = 1;
1890     NodeTys.push_back(Op.Val->getValueType(0));
1891     break;
1892   }
1893
1894   NodeTys.push_back(MVT::Other);
1895
1896   // If the function returns void, just return the chain.
1897   if (NumResults == 0)
1898     return Chain;
1899
1900   // Otherwise, merge everything together with a MERGE_VALUES node.
1901   ResultVals[NumResults++] = Chain;
1902   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1903                               ResultVals, NumResults);
1904   return Res.getValue(Op.ResNo);
1905 }
1906
1907 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, TargetMachine &TM) {
1908   SmallVector<CCValAssign, 16> RVLocs;
1909   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1910   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1911   CCState CCInfo(CC, isVarArg, TM, RVLocs);
1912   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
1913
1914   // If this is the first return lowered for this function, add the regs to the
1915   // liveout set for the function.
1916   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1917     for (unsigned i = 0; i != RVLocs.size(); ++i)
1918       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1919   }
1920
1921   SDOperand Chain = Op.getOperand(0);
1922   SDOperand Flag;
1923
1924   // Copy the result values into the output registers.
1925   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1926     CCValAssign &VA = RVLocs[i];
1927     assert(VA.isRegLoc() && "Can only return in registers!");
1928     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
1929     Flag = Chain.getValue(1);
1930   }
1931
1932   if (Flag.Val)
1933     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
1934   else
1935     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
1936 }
1937
1938 static SDOperand LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
1939                                    const PPCSubtarget &Subtarget) {
1940   // When we pop the dynamic allocation we need to restore the SP link.
1941
1942   // Get the corect type for pointers.
1943   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1944
1945   // Construct the stack pointer operand.
1946   bool IsPPC64 = Subtarget.isPPC64();
1947   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
1948   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
1949
1950   // Get the operands for the STACKRESTORE.
1951   SDOperand Chain = Op.getOperand(0);
1952   SDOperand SaveSP = Op.getOperand(1);
1953
1954   // Load the old link SP.
1955   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
1956
1957   // Restore the stack pointer.
1958   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
1959
1960   // Store the old link SP.
1961   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
1962 }
1963
1964 static SDOperand LowerDYNAMIC_STACKALLOC(SDOperand Op, SelectionDAG &DAG,
1965                                          const PPCSubtarget &Subtarget) {
1966   MachineFunction &MF = DAG.getMachineFunction();
1967   bool IsPPC64 = Subtarget.isPPC64();
1968   bool isMachoABI = Subtarget.isMachoABI();
1969
1970   // Get current frame pointer save index.  The users of this index will be
1971   // primarily DYNALLOC instructions.
1972   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1973   int FPSI = FI->getFramePointerSaveIndex();
1974
1975   // If the frame pointer save index hasn't been defined yet.
1976   if (!FPSI) {
1977     // Find out what the fix offset of the frame pointer save area.
1978     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
1979
1980     // Allocate the frame index for frame pointer save area.
1981     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
1982     // Save the result.
1983     FI->setFramePointerSaveIndex(FPSI);
1984   }
1985
1986   // Get the inputs.
1987   SDOperand Chain = Op.getOperand(0);
1988   SDOperand Size  = Op.getOperand(1);
1989
1990   // Get the corect type for pointers.
1991   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1992   // Negate the size.
1993   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
1994                                   DAG.getConstant(0, PtrVT), Size);
1995   // Construct a node for the frame pointer save index.
1996   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
1997   // Build a DYNALLOC node.
1998   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
1999   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2000   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2001 }
2002
2003
2004 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2005 /// possible.
2006 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2007   // Not FP? Not a fsel.
2008   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2009       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2010     return SDOperand();
2011
2012   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2013
2014   // Cannot handle SETEQ/SETNE.
2015   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2016
2017   MVT::ValueType ResVT = Op.getValueType();
2018   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2019   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2020   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2021
2022   // If the RHS of the comparison is a 0.0, we don't need to do the
2023   // subtraction at all.
2024   if (isFloatingPointZero(RHS))
2025     switch (CC) {
2026     default: break;       // SETUO etc aren't handled by fsel.
2027     case ISD::SETULT:
2028     case ISD::SETOLT:
2029     case ISD::SETLT:
2030       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2031     case ISD::SETUGE:
2032     case ISD::SETOGE:
2033     case ISD::SETGE:
2034       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2035         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2036       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2037     case ISD::SETUGT:
2038     case ISD::SETOGT:
2039     case ISD::SETGT:
2040       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2041     case ISD::SETULE:
2042     case ISD::SETOLE:
2043     case ISD::SETLE:
2044       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2045         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2046       return DAG.getNode(PPCISD::FSEL, ResVT,
2047                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2048     }
2049
2050   SDOperand Cmp;
2051   switch (CC) {
2052   default: break;       // SETUO etc aren't handled by fsel.
2053   case ISD::SETULT:
2054   case ISD::SETOLT:
2055   case ISD::SETLT:
2056     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2057     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2058       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2059       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2060   case ISD::SETUGE:
2061   case ISD::SETOGE:
2062   case ISD::SETGE:
2063     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2064     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2065       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2066       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2067   case ISD::SETUGT:
2068   case ISD::SETOGT:
2069   case ISD::SETGT:
2070     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2071     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2072       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2073       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2074   case ISD::SETULE:
2075   case ISD::SETOLE:
2076   case ISD::SETLE:
2077     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2078     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2079       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2080       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2081   }
2082   return SDOperand();
2083 }
2084
2085 // FIXME: Split this code up when LegalizeDAGTypes lands.
2086 static SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2087   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2088   SDOperand Src = Op.getOperand(0);
2089   if (Src.getValueType() == MVT::f32)
2090     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2091
2092   SDOperand Tmp;
2093   switch (Op.getValueType()) {
2094   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2095   case MVT::i32:
2096     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2097     break;
2098   case MVT::i64:
2099     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2100     break;
2101   }
2102
2103   // Convert the FP value to an int value through memory.
2104   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2105
2106   // Emit a store to the stack slot.
2107   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2108
2109   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2110   // add in a bias.
2111   if (Op.getValueType() == MVT::i32)
2112     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2113                         DAG.getConstant(4, FIPtr.getValueType()));
2114   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2115 }
2116
2117 static SDOperand LowerFP_ROUND_INREG(SDOperand Op, SelectionDAG &DAG) {
2118   assert(Op.getValueType() == MVT::ppcf128);
2119   SDNode *Node = Op.Val;
2120   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2121   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2122   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2123   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2124
2125   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2126   // of the long double, and puts FPSCR back the way it was.  We do not
2127   // actually model FPSCR.
2128   std::vector<MVT::ValueType> NodeTys;
2129   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2130
2131   NodeTys.push_back(MVT::f64);   // Return register
2132   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2133   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2134   MFFSreg = Result.getValue(0);
2135   InFlag = Result.getValue(1);
2136
2137   NodeTys.clear();
2138   NodeTys.push_back(MVT::Flag);   // Returns a flag
2139   Ops[0] = DAG.getConstant(31, MVT::i32);
2140   Ops[1] = InFlag;
2141   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2142   InFlag = Result.getValue(0);
2143
2144   NodeTys.clear();
2145   NodeTys.push_back(MVT::Flag);   // Returns a flag
2146   Ops[0] = DAG.getConstant(30, MVT::i32);
2147   Ops[1] = InFlag;
2148   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2149   InFlag = Result.getValue(0);
2150
2151   NodeTys.clear();
2152   NodeTys.push_back(MVT::f64);    // result of add
2153   NodeTys.push_back(MVT::Flag);   // Returns a flag
2154   Ops[0] = Lo;
2155   Ops[1] = Hi;
2156   Ops[2] = InFlag;
2157   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2158   FPreg = Result.getValue(0);
2159   InFlag = Result.getValue(1);
2160
2161   NodeTys.clear();
2162   NodeTys.push_back(MVT::f64);
2163   Ops[0] = DAG.getConstant(1, MVT::i32);
2164   Ops[1] = MFFSreg;
2165   Ops[2] = FPreg;
2166   Ops[3] = InFlag;
2167   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2168   FPreg = Result.getValue(0);
2169
2170   // We know the low half is about to be thrown away, so just use something
2171   // convenient.
2172   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2173 }
2174
2175 static SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2176   if (Op.getOperand(0).getValueType() == MVT::i64) {
2177     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2178     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2179     if (Op.getValueType() == MVT::f32)
2180       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2181     return FP;
2182   }
2183
2184   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2185          "Unhandled SINT_TO_FP type in custom expander!");
2186   // Since we only generate this in 64-bit mode, we can take advantage of
2187   // 64-bit registers.  In particular, sign extend the input value into the
2188   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2189   // then lfd it and fcfid it.
2190   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2191   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2192   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2193   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2194
2195   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2196                                 Op.getOperand(0));
2197
2198   // STD the extended value into the stack slot.
2199   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2200                                 DAG.getEntryNode(), Ext64, FIdx,
2201                                 DAG.getSrcValue(NULL));
2202   // Load the value as a double.
2203   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2204
2205   // FCFID it and return it.
2206   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2207   if (Op.getValueType() == MVT::f32)
2208     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2209   return FP;
2210 }
2211
2212 static SDOperand LowerFLT_ROUNDS(SDOperand Op, SelectionDAG &DAG) {
2213   /*
2214    The rounding mode is in bits 30:31 of FPSR, and has the following
2215    settings:
2216      00 Round to nearest
2217      01 Round to 0
2218      10 Round to +inf
2219      11 Round to -inf
2220
2221   FLT_ROUNDS, on the other hand, expects the following:
2222     -1 Undefined
2223      0 Round to 0
2224      1 Round to nearest
2225      2 Round to +inf
2226      3 Round to -inf
2227
2228   To perform the conversion, we do:
2229     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2230   */
2231
2232   MachineFunction &MF = DAG.getMachineFunction();
2233   MVT::ValueType VT = Op.getValueType();
2234   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2235   std::vector<MVT::ValueType> NodeTys;
2236   SDOperand MFFSreg, InFlag;
2237
2238   // Save FP Control Word to register
2239   NodeTys.push_back(MVT::f64);    // return register
2240   NodeTys.push_back(MVT::Flag);   // unused in this context
2241   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2242
2243   // Save FP register to stack slot
2244   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2245   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2246   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2247                                  StackSlot, NULL, 0);
2248
2249   // Load FP Control Word from low 32 bits of stack slot.
2250   SDOperand Four = DAG.getConstant(4, PtrVT);
2251   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2252   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2253
2254   // Transform as necessary
2255   SDOperand CWD1 =
2256     DAG.getNode(ISD::AND, MVT::i32,
2257                 CWD, DAG.getConstant(3, MVT::i32));
2258   SDOperand CWD2 =
2259     DAG.getNode(ISD::SRL, MVT::i32,
2260                 DAG.getNode(ISD::AND, MVT::i32,
2261                             DAG.getNode(ISD::XOR, MVT::i32,
2262                                         CWD, DAG.getConstant(3, MVT::i32)),
2263                             DAG.getConstant(3, MVT::i32)),
2264                 DAG.getConstant(1, MVT::i8));
2265
2266   SDOperand RetVal =
2267     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2268
2269   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2270                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2271 }
2272
2273 static SDOperand LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2274   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2275          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SHL!");
2276
2277   // Expand into a bunch of logical ops.  Note that these ops
2278   // depend on the PPC behavior for oversized shift amounts.
2279   SDOperand Lo = Op.getOperand(0);
2280   SDOperand Hi = Op.getOperand(1);
2281   SDOperand Amt = Op.getOperand(2);
2282
2283   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2284                                DAG.getConstant(32, MVT::i32), Amt);
2285   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Amt);
2286   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Tmp1);
2287   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2288   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2289                                DAG.getConstant(-32U, MVT::i32));
2290   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Tmp5);
2291   SDOperand OutHi = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2292   SDOperand OutLo = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Amt);
2293   SDOperand OutOps[] = { OutLo, OutHi };
2294   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2295                      OutOps, 2);
2296 }
2297
2298 static SDOperand LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2299   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2300          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRL!");
2301
2302   // Otherwise, expand into a bunch of logical ops.  Note that these ops
2303   // depend on the PPC behavior for oversized shift amounts.
2304   SDOperand Lo = Op.getOperand(0);
2305   SDOperand Hi = Op.getOperand(1);
2306   SDOperand Amt = Op.getOperand(2);
2307
2308   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2309                                DAG.getConstant(32, MVT::i32), Amt);
2310   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2311   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2312   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2313   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2314                                DAG.getConstant(-32U, MVT::i32));
2315   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Tmp5);
2316   SDOperand OutLo = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2317   SDOperand OutHi = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Amt);
2318   SDOperand OutOps[] = { OutLo, OutHi };
2319   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2320                      OutOps, 2);
2321 }
2322
2323 static SDOperand LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2324   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2325          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRA!");
2326
2327   // Otherwise, expand into a bunch of logical ops, followed by a select_cc.
2328   SDOperand Lo = Op.getOperand(0);
2329   SDOperand Hi = Op.getOperand(1);
2330   SDOperand Amt = Op.getOperand(2);
2331
2332   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2333                                DAG.getConstant(32, MVT::i32), Amt);
2334   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2335   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2336   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2337   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2338                                DAG.getConstant(-32U, MVT::i32));
2339   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Tmp5);
2340   SDOperand OutHi = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Amt);
2341   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, MVT::i32),
2342                                     Tmp4, Tmp6, ISD::SETLE);
2343   SDOperand OutOps[] = { OutLo, OutHi };
2344   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2345                      OutOps, 2);
2346 }
2347
2348 //===----------------------------------------------------------------------===//
2349 // Vector related lowering.
2350 //
2351
2352 // If this is a vector of constants or undefs, get the bits.  A bit in
2353 // UndefBits is set if the corresponding element of the vector is an
2354 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2355 // zero.   Return true if this is not an array of constants, false if it is.
2356 //
2357 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2358                                        uint64_t UndefBits[2]) {
2359   // Start with zero'd results.
2360   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2361
2362   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2363   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2364     SDOperand OpVal = BV->getOperand(i);
2365
2366     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2367     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2368
2369     uint64_t EltBits = 0;
2370     if (OpVal.getOpcode() == ISD::UNDEF) {
2371       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2372       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2373       continue;
2374     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2375       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2376     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2377       assert(CN->getValueType(0) == MVT::f32 &&
2378              "Only one legal FP vector type!");
2379       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2380     } else {
2381       // Nonconstant element.
2382       return true;
2383     }
2384
2385     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2386   }
2387
2388   //printf("%llx %llx  %llx %llx\n",
2389   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2390   return false;
2391 }
2392
2393 // If this is a splat (repetition) of a value across the whole vector, return
2394 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2395 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2396 // SplatSize = 1 byte.
2397 static bool isConstantSplat(const uint64_t Bits128[2],
2398                             const uint64_t Undef128[2],
2399                             unsigned &SplatBits, unsigned &SplatUndef,
2400                             unsigned &SplatSize) {
2401
2402   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2403   // the same as the lower 64-bits, ignoring undefs.
2404   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2405     return false;  // Can't be a splat if two pieces don't match.
2406
2407   uint64_t Bits64  = Bits128[0] | Bits128[1];
2408   uint64_t Undef64 = Undef128[0] & Undef128[1];
2409
2410   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2411   // undefs.
2412   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2413     return false;  // Can't be a splat if two pieces don't match.
2414
2415   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2416   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2417
2418   // If the top 16-bits are different than the lower 16-bits, ignoring
2419   // undefs, we have an i32 splat.
2420   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2421     SplatBits = Bits32;
2422     SplatUndef = Undef32;
2423     SplatSize = 4;
2424     return true;
2425   }
2426
2427   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2428   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2429
2430   // If the top 8-bits are different than the lower 8-bits, ignoring
2431   // undefs, we have an i16 splat.
2432   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2433     SplatBits = Bits16;
2434     SplatUndef = Undef16;
2435     SplatSize = 2;
2436     return true;
2437   }
2438
2439   // Otherwise, we have an 8-bit splat.
2440   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2441   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2442   SplatSize = 1;
2443   return true;
2444 }
2445
2446 /// BuildSplatI - Build a canonical splati of Val with an element size of
2447 /// SplatSize.  Cast the result to VT.
2448 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2449                              SelectionDAG &DAG) {
2450   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2451
2452   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2453     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2454   };
2455
2456   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2457
2458   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2459   if (Val == -1)
2460     SplatSize = 1;
2461
2462   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2463
2464   // Build a canonical splat for this value.
2465   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2466   SmallVector<SDOperand, 8> Ops;
2467   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2468   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2469                               &Ops[0], Ops.size());
2470   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2471 }
2472
2473 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2474 /// specified intrinsic ID.
2475 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2476                                   SelectionDAG &DAG,
2477                                   MVT::ValueType DestVT = MVT::Other) {
2478   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2479   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2480                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2481 }
2482
2483 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2484 /// specified intrinsic ID.
2485 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2486                                   SDOperand Op2, SelectionDAG &DAG,
2487                                   MVT::ValueType DestVT = MVT::Other) {
2488   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2489   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2490                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2491 }
2492
2493
2494 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2495 /// amount.  The result has the specified value type.
2496 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2497                              MVT::ValueType VT, SelectionDAG &DAG) {
2498   // Force LHS/RHS to be the right type.
2499   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2500   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2501
2502   SDOperand Ops[16];
2503   for (unsigned i = 0; i != 16; ++i)
2504     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2505   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2506                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2507   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2508 }
2509
2510 // If this is a case we can't handle, return null and let the default
2511 // expansion code take care of it.  If we CAN select this case, and if it
2512 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2513 // this case more efficiently than a constant pool load, lower it to the
2514 // sequence of ops that should be used.
2515 static SDOperand LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2516   // If this is a vector of constants or undefs, get the bits.  A bit in
2517   // UndefBits is set if the corresponding element of the vector is an
2518   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2519   // zero.
2520   uint64_t VectorBits[2];
2521   uint64_t UndefBits[2];
2522   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2523     return SDOperand();   // Not a constant vector.
2524
2525   // If this is a splat (repetition) of a value across the whole vector, return
2526   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2527   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2528   // SplatSize = 1 byte.
2529   unsigned SplatBits, SplatUndef, SplatSize;
2530   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2531     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2532
2533     // First, handle single instruction cases.
2534
2535     // All zeros?
2536     if (SplatBits == 0) {
2537       // Canonicalize all zero vectors to be v4i32.
2538       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2539         SDOperand Z = DAG.getConstant(0, MVT::i32);
2540         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2541         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2542       }
2543       return Op;
2544     }
2545
2546     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2547     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2548     if (SextVal >= -16 && SextVal <= 15)
2549       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2550
2551
2552     // Two instruction sequences.
2553
2554     // If this value is in the range [-32,30] and is even, use:
2555     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2556     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2557       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2558       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2559     }
2560
2561     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2562     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2563     // for fneg/fabs.
2564     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2565       // Make -1 and vspltisw -1:
2566       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2567
2568       // Make the VSLW intrinsic, computing 0x8000_0000.
2569       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2570                                        OnesV, DAG);
2571
2572       // xor by OnesV to invert it.
2573       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2574       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2575     }
2576
2577     // Check to see if this is a wide variety of vsplti*, binop self cases.
2578     unsigned SplatBitSize = SplatSize*8;
2579     static const signed char SplatCsts[] = {
2580       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2581       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2582     };
2583
2584     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2585       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2586       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2587       int i = SplatCsts[idx];
2588
2589       // Figure out what shift amount will be used by altivec if shifted by i in
2590       // this splat size.
2591       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2592
2593       // vsplti + shl self.
2594       if (SextVal == (i << (int)TypeShiftAmt)) {
2595         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2596         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2597           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2598           Intrinsic::ppc_altivec_vslw
2599         };
2600         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2601         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2602       }
2603
2604       // vsplti + srl self.
2605       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2606         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2607         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2608           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2609           Intrinsic::ppc_altivec_vsrw
2610         };
2611         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2612         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2613       }
2614
2615       // vsplti + sra self.
2616       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2617         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2618         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2619           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2620           Intrinsic::ppc_altivec_vsraw
2621         };
2622         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2623         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2624       }
2625
2626       // vsplti + rol self.
2627       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2628                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2629         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2630         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2631           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2632           Intrinsic::ppc_altivec_vrlw
2633         };
2634         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2635         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2636       }
2637
2638       // t = vsplti c, result = vsldoi t, t, 1
2639       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2640         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2641         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2642       }
2643       // t = vsplti c, result = vsldoi t, t, 2
2644       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2645         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2646         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2647       }
2648       // t = vsplti c, result = vsldoi t, t, 3
2649       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2650         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2651         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2652       }
2653     }
2654
2655     // Three instruction sequences.
2656
2657     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2658     if (SextVal >= 0 && SextVal <= 31) {
2659       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2660       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2661       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2662       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2663     }
2664     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2665     if (SextVal >= -31 && SextVal <= 0) {
2666       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2667       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2668       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2669       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2670     }
2671   }
2672
2673   return SDOperand();
2674 }
2675
2676 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2677 /// the specified operations to build the shuffle.
2678 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2679                                         SDOperand RHS, SelectionDAG &DAG) {
2680   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2681   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2682   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2683
2684   enum {
2685     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2686     OP_VMRGHW,
2687     OP_VMRGLW,
2688     OP_VSPLTISW0,
2689     OP_VSPLTISW1,
2690     OP_VSPLTISW2,
2691     OP_VSPLTISW3,
2692     OP_VSLDOI4,
2693     OP_VSLDOI8,
2694     OP_VSLDOI12
2695   };
2696
2697   if (OpNum == OP_COPY) {
2698     if (LHSID == (1*9+2)*9+3) return LHS;
2699     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2700     return RHS;
2701   }
2702
2703   SDOperand OpLHS, OpRHS;
2704   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2705   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2706
2707   unsigned ShufIdxs[16];
2708   switch (OpNum) {
2709   default: assert(0 && "Unknown i32 permute!");
2710   case OP_VMRGHW:
2711     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2712     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2713     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2714     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2715     break;
2716   case OP_VMRGLW:
2717     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2718     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2719     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2720     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2721     break;
2722   case OP_VSPLTISW0:
2723     for (unsigned i = 0; i != 16; ++i)
2724       ShufIdxs[i] = (i&3)+0;
2725     break;
2726   case OP_VSPLTISW1:
2727     for (unsigned i = 0; i != 16; ++i)
2728       ShufIdxs[i] = (i&3)+4;
2729     break;
2730   case OP_VSPLTISW2:
2731     for (unsigned i = 0; i != 16; ++i)
2732       ShufIdxs[i] = (i&3)+8;
2733     break;
2734   case OP_VSPLTISW3:
2735     for (unsigned i = 0; i != 16; ++i)
2736       ShufIdxs[i] = (i&3)+12;
2737     break;
2738   case OP_VSLDOI4:
2739     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2740   case OP_VSLDOI8:
2741     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2742   case OP_VSLDOI12:
2743     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2744   }
2745   SDOperand Ops[16];
2746   for (unsigned i = 0; i != 16; ++i)
2747     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2748
2749   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2750                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2751 }
2752
2753 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2754 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2755 /// return the code it can be lowered into.  Worst case, it can always be
2756 /// lowered into a vperm.
2757 static SDOperand LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
2758   SDOperand V1 = Op.getOperand(0);
2759   SDOperand V2 = Op.getOperand(1);
2760   SDOperand PermMask = Op.getOperand(2);
2761
2762   // Cases that are handled by instructions that take permute immediates
2763   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2764   // selected by the instruction selector.
2765   if (V2.getOpcode() == ISD::UNDEF) {
2766     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2767         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2768         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2769         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2770         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2771         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2772         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2773         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2774         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2775         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2776         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2777         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2778       return Op;
2779     }
2780   }
2781
2782   // Altivec has a variety of "shuffle immediates" that take two vector inputs
2783   // and produce a fixed permutation.  If any of these match, do not lower to
2784   // VPERM.
2785   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
2786       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
2787       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
2788       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
2789       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
2790       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
2791       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
2792       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
2793       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
2794     return Op;
2795
2796   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
2797   // perfect shuffle table to emit an optimal matching sequence.
2798   unsigned PFIndexes[4];
2799   bool isFourElementShuffle = true;
2800   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
2801     unsigned EltNo = 8;   // Start out undef.
2802     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
2803       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
2804         continue;   // Undef, ignore it.
2805
2806       unsigned ByteSource =
2807         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
2808       if ((ByteSource & 3) != j) {
2809         isFourElementShuffle = false;
2810         break;
2811       }
2812
2813       if (EltNo == 8) {
2814         EltNo = ByteSource/4;
2815       } else if (EltNo != ByteSource/4) {
2816         isFourElementShuffle = false;
2817         break;
2818       }
2819     }
2820     PFIndexes[i] = EltNo;
2821   }
2822
2823   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
2824   // perfect shuffle vector to determine if it is cost effective to do this as
2825   // discrete instructions, or whether we should use a vperm.
2826   if (isFourElementShuffle) {
2827     // Compute the index in the perfect shuffle table.
2828     unsigned PFTableIndex =
2829       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2830
2831     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2832     unsigned Cost  = (PFEntry >> 30);
2833
2834     // Determining when to avoid vperm is tricky.  Many things affect the cost
2835     // of vperm, particularly how many times the perm mask needs to be computed.
2836     // For example, if the perm mask can be hoisted out of a loop or is already
2837     // used (perhaps because there are multiple permutes with the same shuffle
2838     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
2839     // the loop requires an extra register.
2840     //
2841     // As a compromise, we only emit discrete instructions if the shuffle can be
2842     // generated in 3 or fewer operations.  When we have loop information
2843     // available, if this block is within a loop, we should avoid using vperm
2844     // for 3-operation perms and use a constant pool load instead.
2845     if (Cost < 3)
2846       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
2847   }
2848
2849   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
2850   // vector that will get spilled to the constant pool.
2851   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
2852
2853   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
2854   // that it is in input element units, not in bytes.  Convert now.
2855   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
2856   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
2857
2858   SmallVector<SDOperand, 16> ResultMask;
2859   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
2860     unsigned SrcElt;
2861     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
2862       SrcElt = 0;
2863     else
2864       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
2865
2866     for (unsigned j = 0; j != BytesPerElement; ++j)
2867       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
2868                                            MVT::i8));
2869   }
2870
2871   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
2872                                     &ResultMask[0], ResultMask.size());
2873   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
2874 }
2875
2876 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
2877 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
2878 /// information about the intrinsic.
2879 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
2880                                   bool &isDot) {
2881   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
2882   CompareOpc = -1;
2883   isDot = false;
2884   switch (IntrinsicID) {
2885   default: return false;
2886     // Comparison predicates.
2887   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
2888   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
2889   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
2890   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
2891   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
2892   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
2893   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
2894   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
2895   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
2896   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
2897   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
2898   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
2899   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
2900
2901     // Normal Comparisons.
2902   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
2903   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
2904   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
2905   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
2906   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
2907   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
2908   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
2909   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
2910   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
2911   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
2912   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
2913   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
2914   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
2915   }
2916   return true;
2917 }
2918
2919 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
2920 /// lower, do it, otherwise return null.
2921 static SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
2922   // If this is a lowered altivec predicate compare, CompareOpc is set to the
2923   // opcode number of the comparison.
2924   int CompareOpc;
2925   bool isDot;
2926   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
2927     return SDOperand();    // Don't custom lower most intrinsics.
2928
2929   // If this is a non-dot comparison, make the VCMP node and we are done.
2930   if (!isDot) {
2931     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
2932                                 Op.getOperand(1), Op.getOperand(2),
2933                                 DAG.getConstant(CompareOpc, MVT::i32));
2934     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
2935   }
2936
2937   // Create the PPCISD altivec 'dot' comparison node.
2938   SDOperand Ops[] = {
2939     Op.getOperand(2),  // LHS
2940     Op.getOperand(3),  // RHS
2941     DAG.getConstant(CompareOpc, MVT::i32)
2942   };
2943   std::vector<MVT::ValueType> VTs;
2944   VTs.push_back(Op.getOperand(2).getValueType());
2945   VTs.push_back(MVT::Flag);
2946   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
2947
2948   // Now that we have the comparison, emit a copy from the CR to a GPR.
2949   // This is flagged to the above dot comparison.
2950   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
2951                                 DAG.getRegister(PPC::CR6, MVT::i32),
2952                                 CompNode.getValue(1));
2953
2954   // Unpack the result based on how the target uses it.
2955   unsigned BitNo;   // Bit # of CR6.
2956   bool InvertBit;   // Invert result?
2957   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
2958   default:  // Can't happen, don't crash on invalid number though.
2959   case 0:   // Return the value of the EQ bit of CR6.
2960     BitNo = 0; InvertBit = false;
2961     break;
2962   case 1:   // Return the inverted value of the EQ bit of CR6.
2963     BitNo = 0; InvertBit = true;
2964     break;
2965   case 2:   // Return the value of the LT bit of CR6.
2966     BitNo = 2; InvertBit = false;
2967     break;
2968   case 3:   // Return the inverted value of the LT bit of CR6.
2969     BitNo = 2; InvertBit = true;
2970     break;
2971   }
2972
2973   // Shift the bit into the low position.
2974   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
2975                       DAG.getConstant(8-(3-BitNo), MVT::i32));
2976   // Isolate the bit.
2977   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
2978                       DAG.getConstant(1, MVT::i32));
2979
2980   // If we are supposed to, toggle the bit.
2981   if (InvertBit)
2982     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
2983                         DAG.getConstant(1, MVT::i32));
2984   return Flags;
2985 }
2986
2987 static SDOperand LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2988   // Create a stack slot that is 16-byte aligned.
2989   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2990   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
2991   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2992   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2993
2994   // Store the input value into Value#0 of the stack slot.
2995   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
2996                                  Op.getOperand(0), FIdx, NULL, 0);
2997   // Load it out.
2998   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
2999 }
3000
3001 static SDOperand LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3002   if (Op.getValueType() == MVT::v4i32) {
3003     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3004
3005     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3006     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3007
3008     SDOperand RHSSwap =   // = vrlw RHS, 16
3009       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3010
3011     // Shrinkify inputs to v8i16.
3012     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3013     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3014     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3015
3016     // Low parts multiplied together, generating 32-bit results (we ignore the
3017     // top parts).
3018     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3019                                         LHS, RHS, DAG, MVT::v4i32);
3020
3021     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3022                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3023     // Shift the high parts up 16 bits.
3024     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3025     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3026   } else if (Op.getValueType() == MVT::v8i16) {
3027     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3028
3029     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3030
3031     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3032                             LHS, RHS, Zero, DAG);
3033   } else if (Op.getValueType() == MVT::v16i8) {
3034     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3035
3036     // Multiply the even 8-bit parts, producing 16-bit sums.
3037     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3038                                            LHS, RHS, DAG, MVT::v8i16);
3039     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3040
3041     // Multiply the odd 8-bit parts, producing 16-bit sums.
3042     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3043                                           LHS, RHS, DAG, MVT::v8i16);
3044     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3045
3046     // Merge the results together.
3047     SDOperand Ops[16];
3048     for (unsigned i = 0; i != 8; ++i) {
3049       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3050       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3051     }
3052     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3053                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3054   } else {
3055     assert(0 && "Unknown mul to lower!");
3056     abort();
3057   }
3058 }
3059
3060 /// LowerOperation - Provide custom lowering hooks for some operations.
3061 ///
3062 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3063   switch (Op.getOpcode()) {
3064   default: assert(0 && "Wasn't expecting to be able to lower this!");
3065   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3066   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3067   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3068   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3069   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3070   case ISD::VASTART:
3071     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3072                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3073
3074   case ISD::VAARG:
3075     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3076                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3077
3078   case ISD::FORMAL_ARGUMENTS:
3079     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3080                                  VarArgsStackOffset, VarArgsNumGPR,
3081                                  VarArgsNumFPR, PPCSubTarget);
3082
3083   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3084   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3085   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3086   case ISD::DYNAMIC_STACKALLOC:
3087     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3088
3089   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3090   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3091   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3092   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3093   case ISD::FLT_ROUNDS:         return LowerFLT_ROUNDS(Op, DAG);
3094
3095   // Lower 64-bit shifts.
3096   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3097   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3098   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3099
3100   // Vector-related lowering.
3101   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3102   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3103   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3104   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3105   case ISD::MUL:                return LowerMUL(Op, DAG);
3106
3107   // Frame & Return address.
3108   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3109   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3110   }
3111   return SDOperand();
3112 }
3113
3114 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3115   switch (N->getOpcode()) {
3116   default: assert(0 && "Wasn't expecting to be able to lower this!");
3117   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3118   }
3119 }
3120
3121
3122 //===----------------------------------------------------------------------===//
3123 //  Other Lowering Code
3124 //===----------------------------------------------------------------------===//
3125
3126 MachineBasicBlock *
3127 PPCTargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
3128                                            MachineBasicBlock *BB) {
3129   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3130   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3131           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3132           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3133           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3134           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3135          "Unexpected instr type to insert");
3136
3137   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3138   // control-flow pattern.  The incoming instruction knows the destination vreg
3139   // to set, the condition code register to branch on, the true/false values to
3140   // select between, and a branch opcode to use.
3141   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3142   ilist<MachineBasicBlock>::iterator It = BB;
3143   ++It;
3144
3145   //  thisMBB:
3146   //  ...
3147   //   TrueVal = ...
3148   //   cmpTY ccX, r1, r2
3149   //   bCC copy1MBB
3150   //   fallthrough --> copy0MBB
3151   MachineBasicBlock *thisMBB = BB;
3152   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3153   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3154   unsigned SelectPred = MI->getOperand(4).getImm();
3155   BuildMI(BB, TII->get(PPC::BCC))
3156     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3157   MachineFunction *F = BB->getParent();
3158   F->getBasicBlockList().insert(It, copy0MBB);
3159   F->getBasicBlockList().insert(It, sinkMBB);
3160   // Update machine-CFG edges by first adding all successors of the current
3161   // block to the new block which will contain the Phi node for the select.
3162   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3163       e = BB->succ_end(); i != e; ++i)
3164     sinkMBB->addSuccessor(*i);
3165   // Next, remove all successors of the current block, and add the true
3166   // and fallthrough blocks as its successors.
3167   while(!BB->succ_empty())
3168     BB->removeSuccessor(BB->succ_begin());
3169   BB->addSuccessor(copy0MBB);
3170   BB->addSuccessor(sinkMBB);
3171
3172   //  copy0MBB:
3173   //   %FalseValue = ...
3174   //   # fallthrough to sinkMBB
3175   BB = copy0MBB;
3176
3177   // Update machine-CFG edges
3178   BB->addSuccessor(sinkMBB);
3179
3180   //  sinkMBB:
3181   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3182   //  ...
3183   BB = sinkMBB;
3184   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3185     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3186     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3187
3188   delete MI;   // The pseudo instruction is gone now.
3189   return BB;
3190 }
3191
3192 //===----------------------------------------------------------------------===//
3193 // Target Optimization Hooks
3194 //===----------------------------------------------------------------------===//
3195
3196 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3197                                                DAGCombinerInfo &DCI) const {
3198   TargetMachine &TM = getTargetMachine();
3199   SelectionDAG &DAG = DCI.DAG;
3200   switch (N->getOpcode()) {
3201   default: break;
3202   case PPCISD::SHL:
3203     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3204       if (C->getValue() == 0)   // 0 << V -> 0.
3205         return N->getOperand(0);
3206     }
3207     break;
3208   case PPCISD::SRL:
3209     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3210       if (C->getValue() == 0)   // 0 >>u V -> 0.
3211         return N->getOperand(0);
3212     }
3213     break;
3214   case PPCISD::SRA:
3215     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3216       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3217           C->isAllOnesValue())    // -1 >>s V -> -1.
3218         return N->getOperand(0);
3219     }
3220     break;
3221
3222   case ISD::SINT_TO_FP:
3223     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3224       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3225         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3226         // We allow the src/dst to be either f32/f64, but the intermediate
3227         // type must be i64.
3228         if (N->getOperand(0).getValueType() == MVT::i64 &&
3229             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3230           SDOperand Val = N->getOperand(0).getOperand(0);
3231           if (Val.getValueType() == MVT::f32) {
3232             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3233             DCI.AddToWorklist(Val.Val);
3234           }
3235
3236           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3237           DCI.AddToWorklist(Val.Val);
3238           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3239           DCI.AddToWorklist(Val.Val);
3240           if (N->getValueType(0) == MVT::f32) {
3241             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3242                               DAG.getIntPtrConstant(0));
3243             DCI.AddToWorklist(Val.Val);
3244           }
3245           return Val;
3246         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3247           // If the intermediate type is i32, we can avoid the load/store here
3248           // too.
3249         }
3250       }
3251     }
3252     break;
3253   case ISD::STORE:
3254     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3255     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3256         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3257         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3258         N->getOperand(1).getValueType() == MVT::i32 &&
3259         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3260       SDOperand Val = N->getOperand(1).getOperand(0);
3261       if (Val.getValueType() == MVT::f32) {
3262         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3263         DCI.AddToWorklist(Val.Val);
3264       }
3265       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3266       DCI.AddToWorklist(Val.Val);
3267
3268       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3269                         N->getOperand(2), N->getOperand(3));
3270       DCI.AddToWorklist(Val.Val);
3271       return Val;
3272     }
3273
3274     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3275     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3276         N->getOperand(1).Val->hasOneUse() &&
3277         (N->getOperand(1).getValueType() == MVT::i32 ||
3278          N->getOperand(1).getValueType() == MVT::i16)) {
3279       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3280       // Do an any-extend to 32-bits if this is a half-word input.
3281       if (BSwapOp.getValueType() == MVT::i16)
3282         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3283
3284       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3285                          N->getOperand(2), N->getOperand(3),
3286                          DAG.getValueType(N->getOperand(1).getValueType()));
3287     }
3288     break;
3289   case ISD::BSWAP:
3290     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3291     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3292         N->getOperand(0).hasOneUse() &&
3293         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3294       SDOperand Load = N->getOperand(0);
3295       LoadSDNode *LD = cast<LoadSDNode>(Load);
3296       // Create the byte-swapping load.
3297       std::vector<MVT::ValueType> VTs;
3298       VTs.push_back(MVT::i32);
3299       VTs.push_back(MVT::Other);
3300       SDOperand SV = DAG.getSrcValue(LD->getSrcValue(), LD->getSrcValueOffset());
3301       SDOperand Ops[] = {
3302         LD->getChain(),    // Chain
3303         LD->getBasePtr(),  // Ptr
3304         SV,                // SrcValue
3305         DAG.getValueType(N->getValueType(0)) // VT
3306       };
3307       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3308
3309       // If this is an i16 load, insert the truncate.
3310       SDOperand ResVal = BSLoad;
3311       if (N->getValueType(0) == MVT::i16)
3312         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3313
3314       // First, combine the bswap away.  This makes the value produced by the
3315       // load dead.
3316       DCI.CombineTo(N, ResVal);
3317
3318       // Next, combine the load away, we give it a bogus result value but a real
3319       // chain result.  The result value is dead because the bswap is dead.
3320       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3321
3322       // Return N so it doesn't get rechecked!
3323       return SDOperand(N, 0);
3324     }
3325
3326     break;
3327   case PPCISD::VCMP: {
3328     // If a VCMPo node already exists with exactly the same operands as this
3329     // node, use its result instead of this node (VCMPo computes both a CR6 and
3330     // a normal output).
3331     //
3332     if (!N->getOperand(0).hasOneUse() &&
3333         !N->getOperand(1).hasOneUse() &&
3334         !N->getOperand(2).hasOneUse()) {
3335
3336       // Scan all of the users of the LHS, looking for VCMPo's that match.
3337       SDNode *VCMPoNode = 0;
3338
3339       SDNode *LHSN = N->getOperand(0).Val;
3340       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3341            UI != E; ++UI)
3342         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3343             (*UI)->getOperand(1) == N->getOperand(1) &&
3344             (*UI)->getOperand(2) == N->getOperand(2) &&
3345             (*UI)->getOperand(0) == N->getOperand(0)) {
3346           VCMPoNode = *UI;
3347           break;
3348         }
3349
3350       // If there is no VCMPo node, or if the flag value has a single use, don't
3351       // transform this.
3352       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3353         break;
3354
3355       // Look at the (necessarily single) use of the flag value.  If it has a
3356       // chain, this transformation is more complex.  Note that multiple things
3357       // could use the value result, which we should ignore.
3358       SDNode *FlagUser = 0;
3359       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3360            FlagUser == 0; ++UI) {
3361         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3362         SDNode *User = *UI;
3363         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3364           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3365             FlagUser = User;
3366             break;
3367           }
3368         }
3369       }
3370
3371       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3372       // give up for right now.
3373       if (FlagUser->getOpcode() == PPCISD::MFCR)
3374         return SDOperand(VCMPoNode, 0);
3375     }
3376     break;
3377   }
3378   case ISD::BR_CC: {
3379     // If this is a branch on an altivec predicate comparison, lower this so
3380     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3381     // lowering is done pre-legalize, because the legalizer lowers the predicate
3382     // compare down to code that is difficult to reassemble.
3383     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3384     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3385     int CompareOpc;
3386     bool isDot;
3387
3388     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3389         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3390         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3391       assert(isDot && "Can't compare against a vector result!");
3392
3393       // If this is a comparison against something other than 0/1, then we know
3394       // that the condition is never/always true.
3395       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3396       if (Val != 0 && Val != 1) {
3397         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3398           return N->getOperand(0);
3399         // Always !=, turn it into an unconditional branch.
3400         return DAG.getNode(ISD::BR, MVT::Other,
3401                            N->getOperand(0), N->getOperand(4));
3402       }
3403
3404       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3405
3406       // Create the PPCISD altivec 'dot' comparison node.
3407       std::vector<MVT::ValueType> VTs;
3408       SDOperand Ops[] = {
3409         LHS.getOperand(2),  // LHS of compare
3410         LHS.getOperand(3),  // RHS of compare
3411         DAG.getConstant(CompareOpc, MVT::i32)
3412       };
3413       VTs.push_back(LHS.getOperand(2).getValueType());
3414       VTs.push_back(MVT::Flag);
3415       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3416
3417       // Unpack the result based on how the target uses it.
3418       PPC::Predicate CompOpc;
3419       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3420       default:  // Can't happen, don't crash on invalid number though.
3421       case 0:   // Branch on the value of the EQ bit of CR6.
3422         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3423         break;
3424       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3425         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3426         break;
3427       case 2:   // Branch on the value of the LT bit of CR6.
3428         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3429         break;
3430       case 3:   // Branch on the inverted value of the LT bit of CR6.
3431         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3432         break;
3433       }
3434
3435       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3436                          DAG.getConstant(CompOpc, MVT::i32),
3437                          DAG.getRegister(PPC::CR6, MVT::i32),
3438                          N->getOperand(4), CompNode.getValue(1));
3439     }
3440     break;
3441   }
3442   }
3443
3444   return SDOperand();
3445 }
3446
3447 //===----------------------------------------------------------------------===//
3448 // Inline Assembly Support
3449 //===----------------------------------------------------------------------===//
3450
3451 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3452                                                        uint64_t Mask,
3453                                                        uint64_t &KnownZero,
3454                                                        uint64_t &KnownOne,
3455                                                        const SelectionDAG &DAG,
3456                                                        unsigned Depth) const {
3457   KnownZero = 0;
3458   KnownOne = 0;
3459   switch (Op.getOpcode()) {
3460   default: break;
3461   case PPCISD::LBRX: {
3462     // lhbrx is known to have the top bits cleared out.
3463     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3464       KnownZero = 0xFFFF0000;
3465     break;
3466   }
3467   case ISD::INTRINSIC_WO_CHAIN: {
3468     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3469     default: break;
3470     case Intrinsic::ppc_altivec_vcmpbfp_p:
3471     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3472     case Intrinsic::ppc_altivec_vcmpequb_p:
3473     case Intrinsic::ppc_altivec_vcmpequh_p:
3474     case Intrinsic::ppc_altivec_vcmpequw_p:
3475     case Intrinsic::ppc_altivec_vcmpgefp_p:
3476     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3477     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3478     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3479     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3480     case Intrinsic::ppc_altivec_vcmpgtub_p:
3481     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3482     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3483       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3484       break;
3485     }
3486   }
3487   }
3488 }
3489
3490
3491 /// getConstraintType - Given a constraint, return the type of
3492 /// constraint it is for this target.
3493 PPCTargetLowering::ConstraintType
3494 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3495   if (Constraint.size() == 1) {
3496     switch (Constraint[0]) {
3497     default: break;
3498     case 'b':
3499     case 'r':
3500     case 'f':
3501     case 'v':
3502     case 'y':
3503       return C_RegisterClass;
3504     }
3505   }
3506   return TargetLowering::getConstraintType(Constraint);
3507 }
3508
3509 std::pair<unsigned, const TargetRegisterClass*>
3510 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3511                                                 MVT::ValueType VT) const {
3512   if (Constraint.size() == 1) {
3513     // GCC RS6000 Constraint Letters
3514     switch (Constraint[0]) {
3515     case 'b':   // R1-R31
3516     case 'r':   // R0-R31
3517       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3518         return std::make_pair(0U, PPC::G8RCRegisterClass);
3519       return std::make_pair(0U, PPC::GPRCRegisterClass);
3520     case 'f':
3521       if (VT == MVT::f32)
3522         return std::make_pair(0U, PPC::F4RCRegisterClass);
3523       else if (VT == MVT::f64)
3524         return std::make_pair(0U, PPC::F8RCRegisterClass);
3525       break;
3526     case 'v':
3527       return std::make_pair(0U, PPC::VRRCRegisterClass);
3528     case 'y':   // crrc
3529       return std::make_pair(0U, PPC::CRRCRegisterClass);
3530     }
3531   }
3532
3533   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3534 }
3535
3536
3537 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3538 /// vector.  If it is invalid, don't add anything to Ops.
3539 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3540                                                      std::vector<SDOperand>&Ops,
3541                                                      SelectionDAG &DAG) {
3542   SDOperand Result(0,0);
3543   switch (Letter) {
3544   default: break;
3545   case 'I':
3546   case 'J':
3547   case 'K':
3548   case 'L':
3549   case 'M':
3550   case 'N':
3551   case 'O':
3552   case 'P': {
3553     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3554     if (!CST) return; // Must be an immediate to match.
3555     unsigned Value = CST->getValue();
3556     switch (Letter) {
3557     default: assert(0 && "Unknown constraint letter!");
3558     case 'I':  // "I" is a signed 16-bit constant.
3559       if ((short)Value == (int)Value)
3560         Result = DAG.getTargetConstant(Value, Op.getValueType());
3561       break;
3562     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3563     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3564       if ((short)Value == 0)
3565         Result = DAG.getTargetConstant(Value, Op.getValueType());
3566       break;
3567     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3568       if ((Value >> 16) == 0)
3569         Result = DAG.getTargetConstant(Value, Op.getValueType());
3570       break;
3571     case 'M':  // "M" is a constant that is greater than 31.
3572       if (Value > 31)
3573         Result = DAG.getTargetConstant(Value, Op.getValueType());
3574       break;
3575     case 'N':  // "N" is a positive constant that is an exact power of two.
3576       if ((int)Value > 0 && isPowerOf2_32(Value))
3577         Result = DAG.getTargetConstant(Value, Op.getValueType());
3578       break;
3579     case 'O':  // "O" is the constant zero.
3580       if (Value == 0)
3581         Result = DAG.getTargetConstant(Value, Op.getValueType());
3582       break;
3583     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3584       if ((short)-Value == (int)-Value)
3585         Result = DAG.getTargetConstant(Value, Op.getValueType());
3586       break;
3587     }
3588     break;
3589   }
3590   }
3591
3592   if (Result.Val) {
3593     Ops.push_back(Result);
3594     return;
3595   }
3596
3597   // Handle standard constraint letters.
3598   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3599 }
3600
3601 // isLegalAddressingMode - Return true if the addressing mode represented
3602 // by AM is legal for this target, for a load/store of the specified type.
3603 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3604                                               const Type *Ty) const {
3605   // FIXME: PPC does not allow r+i addressing modes for vectors!
3606
3607   // PPC allows a sign-extended 16-bit immediate field.
3608   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3609     return false;
3610
3611   // No global is ever allowed as a base.
3612   if (AM.BaseGV)
3613     return false;
3614
3615   // PPC only support r+r,
3616   switch (AM.Scale) {
3617   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3618     break;
3619   case 1:
3620     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3621       return false;
3622     // Otherwise we have r+r or r+i.
3623     break;
3624   case 2:
3625     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3626       return false;
3627     // Allow 2*r as r+r.
3628     break;
3629   default:
3630     // No other scales are supported.
3631     return false;
3632   }
3633
3634   return true;
3635 }
3636
3637 /// isLegalAddressImmediate - Return true if the integer value can be used
3638 /// as the offset of the target addressing mode for load / store of the
3639 /// given type.
3640 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3641   // PPC allows a sign-extended 16-bit immediate field.
3642   return (V > -(1 << 16) && V < (1 << 16)-1);
3643 }
3644
3645 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3646   return false;
3647 }
3648
3649 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3650   // Depths > 0 not supported yet!
3651   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3652     return SDOperand();
3653
3654   MachineFunction &MF = DAG.getMachineFunction();
3655   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3656   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3657   if (RAIdx == 0) {
3658     bool isPPC64 = PPCSubTarget.isPPC64();
3659     int Offset =
3660       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3661
3662     // Set up a frame object for the return address.
3663     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3664
3665     // Remember it for next time.
3666     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3667
3668     // Make sure the function really does not optimize away the store of the RA
3669     // to the stack.
3670     FuncInfo->setLRStoreRequired();
3671   }
3672
3673   // Just load the return address off the stack.
3674   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3675   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3676 }
3677
3678 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3679   // Depths > 0 not supported yet!
3680   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3681     return SDOperand();
3682
3683   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3684   bool isPPC64 = PtrVT == MVT::i64;
3685
3686   MachineFunction &MF = DAG.getMachineFunction();
3687   MachineFrameInfo *MFI = MF.getFrameInfo();
3688   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3689                   && MFI->getStackSize();
3690
3691   if (isPPC64)
3692     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3693       MVT::i64);
3694   else
3695     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3696       MVT::i32);
3697 }