lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/CallingConv.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/Function.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/DerivedTypes.h"
  39 using namespace llvm;
  40
  41 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  42                                      CCValAssign::LocInfo &LocInfo,
  43                                      ISD::ArgFlagsTy &ArgFlags,
  44                                      CCState &State);
  45 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  46                                             MVT &LocVT,
  47                                             CCValAssign::LocInfo &LocInfo,
  48                                             ISD::ArgFlagsTy &ArgFlags,
  49                                             CCState &State);
  50 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  51                                               MVT &LocVT,
  52                                               CCValAssign::LocInfo &LocInfo,
  53                                               ISD::ArgFlagsTy &ArgFlags,
  54                                               CCState &State);
  55
  56 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  57 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  58                                      cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  77   // arguments are at least 4/8 bytes aligned.
  78   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  82   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  83   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  84
  85   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  88
  89   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  90
  91   // PowerPC has pre-inc load and store's.
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 102
 103   // This is used in the ppcf128->int sequence.  Note it has different semantics
 104   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 105   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 106
 107   // PowerPC has no SREM/UREM instructions
 108   setOperationAction(ISD::SREM, MVT::i32, Expand);
 109   setOperationAction(ISD::UREM, MVT::i32, Expand);
 110   setOperationAction(ISD::SREM, MVT::i64, Expand);
 111   setOperationAction(ISD::UREM, MVT::i64, Expand);
 112
 113   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 114   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 115   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 116   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 117   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 118   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 120   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 121   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 122
 123   // We don't support sin/cos/sqrt/fmod/pow
 124   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 125   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 126   setOperationAction(ISD::FREM , MVT::f64, Expand);
 127   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 128   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 129   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 130   setOperationAction(ISD::FREM , MVT::f32, Expand);
 131   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 132
 133   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 134
 135   // If we're enabling GP optimizations, use hardware square root
 136   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 137     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 138     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 139   }
 140
 141   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 142   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 143
 144   // PowerPC does not have BSWAP, CTPOP or CTTZ
 145   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 146   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 147   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 148   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 149   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 150   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 151
 152   // PowerPC does not have ROTR
 153   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 154   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 155
 156   // PowerPC does not have Select
 157   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 158   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 159   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 160   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 161
 162   // PowerPC wants to turn select_cc of FP into fsel when possible.
 163   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 164   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 165
 166   // PowerPC wants to optimize integer setcc a bit
 167   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 168
 169   // PowerPC does not have BRCOND which requires SetCC
 170   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 171
 172   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 173
 174   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 175   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 176
 177   // PowerPC does not have [U|S]INT_TO_FP
 178   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 179   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 180
 181   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 182   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 183   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 184   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 185
 186   // We cannot sextinreg(i1).  Expand to shifts.
 187   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 188
 189   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 190   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 191   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 192   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 193
 194
 195   // We want to legalize GlobalAddress and ConstantPool nodes into the
 196   // appropriate instructions to materialize the address.
 197   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 198   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 200   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 201   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 202   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 203   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 204   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 205   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 206   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 207
 208   // TRAP is legal.
 209   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 210
 211   // TRAMPOLINE is custom lowered.
 212   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 213
 214   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 215   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 216
 217   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 218   if (    TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 219       && !TM.getSubtarget<PPCSubtarget>().isPPC64())
 220     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 221   else
 222     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 223
 224   // Use the default implementation.
 225   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 226   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 227   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 228   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 229   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 230   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 231
 232   // We want to custom lower some of our intrinsics.
 233   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 234
 235   // Comparisons that require checking two conditions.
 236   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 237   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 238   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 239   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 240   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 241   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 242   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 243   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 244   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 247   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 248
 249   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 250     // They also have instructions for converting between i64 and fp.
 251     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 252     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 253     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 254     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 255     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 256     // We cannot do this with Promote because i64 is not a legal type.
 257     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 258
 259     // FIXME: disable this lowered code.  This generates 64-bit register values,
 260     // and we don't model the fact that the top part is clobbered by calls.  We
 261     // need to flag these together so that the value isn't live across a call.
 262     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 263   } else {
 264     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 265     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 266   }
 267
 268   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 269     // 64-bit PowerPC implementations can support i64 types directly
 270     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 271     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 272     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 273     // 64-bit PowerPC wants to expand i128 shifts itself.
 274     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 275     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 276     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 277   } else {
 278     // 32-bit PowerPC wants to expand i64 shifts itself.
 279     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 280     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 281     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 282   }
 283
 284   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 285     // First set operation action for all vector types to expand. Then we
 286     // will selectively turn on ones that can be effectively codegen'd.
 287     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 288          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 289       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 290
 291       // add/sub are legal for all supported vector VT's.
 292       setOperationAction(ISD::ADD , VT, Legal);
 293       setOperationAction(ISD::SUB , VT, Legal);
 294
 295       // We promote all shuffles to v16i8.
 296       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 297       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 298
 299       // We promote all non-typed operations to v4i32.
 300       setOperationAction(ISD::AND   , VT, Promote);
 301       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 302       setOperationAction(ISD::OR    , VT, Promote);
 303       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 304       setOperationAction(ISD::XOR   , VT, Promote);
 305       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 306       setOperationAction(ISD::LOAD  , VT, Promote);
 307       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 308       setOperationAction(ISD::SELECT, VT, Promote);
 309       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 310       setOperationAction(ISD::STORE, VT, Promote);
 311       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 312
 313       // No other operations are legal.
 314       setOperationAction(ISD::MUL , VT, Expand);
 315       setOperationAction(ISD::SDIV, VT, Expand);
 316       setOperationAction(ISD::SREM, VT, Expand);
 317       setOperationAction(ISD::UDIV, VT, Expand);
 318       setOperationAction(ISD::UREM, VT, Expand);
 319       setOperationAction(ISD::FDIV, VT, Expand);
 320       setOperationAction(ISD::FNEG, VT, Expand);
 321       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 322       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 323       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 324       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 326       setOperationAction(ISD::UDIVREM, VT, Expand);
 327       setOperationAction(ISD::SDIVREM, VT, Expand);
 328       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 329       setOperationAction(ISD::FPOW, VT, Expand);
 330       setOperationAction(ISD::CTPOP, VT, Expand);
 331       setOperationAction(ISD::CTLZ, VT, Expand);
 332       setOperationAction(ISD::CTTZ, VT, Expand);
 333     }
 334
 335     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 336     // with merges, splats, etc.
 337     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 338
 339     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 340     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 341     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 342     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 343     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 344     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 345
 346     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 347     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 348     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 349     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 350
 351     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 352     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 353     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 354     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 355
 356     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 357     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 358
 359     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 360     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 361     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 362     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 363   }
 364
 365   setBooleanContents(ZeroOrOneBooleanContent);
 366
 367   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 368     setStackPointerRegisterToSaveRestore(PPC::X1);
 369     setExceptionPointerRegister(PPC::X3);
 370     setExceptionSelectorRegister(PPC::X4);
 371   } else {
 372     setStackPointerRegisterToSaveRestore(PPC::R1);
 373     setExceptionPointerRegister(PPC::R3);
 374     setExceptionSelectorRegister(PPC::R4);
 375   }
 376
 377   // We have target-specific dag combine patterns for the following nodes:
 378   setTargetDAGCombine(ISD::SINT_TO_FP);
 379   setTargetDAGCombine(ISD::STORE);
 380   setTargetDAGCombine(ISD::BR_CC);
 381   setTargetDAGCombine(ISD::BSWAP);
 382
 383   // Darwin long double math library functions have $LDBL128 appended.
 384   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 385     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 386     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 387     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 388     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 389     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 390     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 391     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 392     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 393     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 394     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 395   }
 396
 397   setMinFunctionAlignment(2);
 398   if (PPCSubTarget.isDarwin())
 399     setPrefFunctionAlignment(4);
 400
 401   computeRegisterProperties();
 402 }
 403
 404 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 405 /// function arguments in the caller parameter area.
 406 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 407   const TargetMachine &TM = getTargetMachine();
 408   // Darwin passes everything on 4 byte boundary.
 409   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 410     return 4;
 411   // FIXME SVR4 TBD
 412   return 4;
 413 }
 414
 415 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 416   switch (Opcode) {
 417   default: return 0;
 418   case PPCISD::FSEL:            return "PPCISD::FSEL";
 419   case PPCISD::FCFID:           return "PPCISD::FCFID";
 420   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 421   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 422   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 423   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 424   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 425   case PPCISD::VPERM:           return "PPCISD::VPERM";
 426   case PPCISD::Hi:              return "PPCISD::Hi";
 427   case PPCISD::Lo:              return "PPCISD::Lo";
 428   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 429   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 430   case PPCISD::LOAD:            return "PPCISD::LOAD";
 431   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 432   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 433   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 434   case PPCISD::SRL:             return "PPCISD::SRL";
 435   case PPCISD::SRA:             return "PPCISD::SRA";
 436   case PPCISD::SHL:             return "PPCISD::SHL";
 437   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 438   case PPCISD::STD_32:          return "PPCISD::STD_32";
 439   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 440   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 441   case PPCISD::NOP:             return "PPCISD::NOP";
 442   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 443   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 444   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 445   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 446   case PPCISD::MFCR:            return "PPCISD::MFCR";
 447   case PPCISD::VCMP:            return "PPCISD::VCMP";
 448   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 449   case PPCISD::LBRX:            return "PPCISD::LBRX";
 450   case PPCISD::STBRX:           return "PPCISD::STBRX";
 451   case PPCISD::LARX:            return "PPCISD::LARX";
 452   case PPCISD::STCX:            return "PPCISD::STCX";
 453   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 454   case PPCISD::MFFS:            return "PPCISD::MFFS";
 455   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 456   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 457   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 458   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 459   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 460   }
 461 }
 462
 463 MVT::SimpleValueType PPCTargetLowering::getSetCCResultType(EVT VT) const {
 464   return MVT::i32;
 465 }
 466
 467 //===----------------------------------------------------------------------===//
 468 // Node matching predicates, for use by the tblgen matching code.
 469 //===----------------------------------------------------------------------===//
 470
 471 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 472 static bool isFloatingPointZero(SDValue Op) {
 473   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 474     return CFP->getValueAPF().isZero();
 475   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 476     // Maybe this has already been legalized into the constant pool?
 477     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 478       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 479         return CFP->getValueAPF().isZero();
 480   }
 481   return false;
 482 }
 483
 484 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 485 /// true if Op is undef or if it matches the specified value.
 486 static bool isConstantOrUndef(int Op, int Val) {
 487   return Op < 0 || Op == Val;
 488 }
 489
 490 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 491 /// VPKUHUM instruction.
 492 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 493   if (!isUnary) {
 494     for (unsigned i = 0; i != 16; ++i)
 495       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 496         return false;
 497   } else {
 498     for (unsigned i = 0; i != 8; ++i)
 499       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 500           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 501         return false;
 502   }
 503   return true;
 504 }
 505
 506 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 507 /// VPKUWUM instruction.
 508 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 509   if (!isUnary) {
 510     for (unsigned i = 0; i != 16; i += 2)
 511       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 512           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 513         return false;
 514   } else {
 515     for (unsigned i = 0; i != 8; i += 2)
 516       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 517           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 518           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 519           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 520         return false;
 521   }
 522   return true;
 523 }
 524
 525 /// isVMerge - Common function, used to match vmrg* shuffles.
 526 ///
 527 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 528                      unsigned LHSStart, unsigned RHSStart) {
 529   assert(N->getValueType(0) == MVT::v16i8 &&
 530          "PPC only supports shuffles by bytes!");
 531   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 532          "Unsupported merge size!");
 533
 534   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 535     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 536       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 537                              LHSStart+j+i*UnitSize) ||
 538           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 539                              RHSStart+j+i*UnitSize))
 540         return false;
 541     }
 542   return true;
 543 }
 544
 545 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 546 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 547 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 548                              bool isUnary) {
 549   if (!isUnary)
 550     return isVMerge(N, UnitSize, 8, 24);
 551   return isVMerge(N, UnitSize, 8, 8);
 552 }
 553
 554 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 555 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 556 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 557                              bool isUnary) {
 558   if (!isUnary)
 559     return isVMerge(N, UnitSize, 0, 16);
 560   return isVMerge(N, UnitSize, 0, 0);
 561 }
 562
 563
 564 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 565 /// amount, otherwise return -1.
 566 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 567   assert(N->getValueType(0) == MVT::v16i8 &&
 568          "PPC only supports shuffles by bytes!");
 569
 570   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 571
 572   // Find the first non-undef value in the shuffle mask.
 573   unsigned i;
 574   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 575     /*search*/;
 576
 577   if (i == 16) return -1;  // all undef.
 578
 579   // Otherwise, check to see if the rest of the elements are consecutively
 580   // numbered from this value.
 581   unsigned ShiftAmt = SVOp->getMaskElt(i);
 582   if (ShiftAmt < i) return -1;
 583   ShiftAmt -= i;
 584
 585   if (!isUnary) {
 586     // Check the rest of the elements to see if they are consecutive.
 587     for (++i; i != 16; ++i)
 588       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 589         return -1;
 590   } else {
 591     // Check the rest of the elements to see if they are consecutive.
 592     for (++i; i != 16; ++i)
 593       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 594         return -1;
 595   }
 596   return ShiftAmt;
 597 }
 598
 599 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 600 /// specifies a splat of a single element that is suitable for input to
 601 /// VSPLTB/VSPLTH/VSPLTW.
 602 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 603   assert(N->getValueType(0) == MVT::v16i8 &&
 604          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 605
 606   // This is a splat operation if each element of the permute is the same, and
 607   // if the value doesn't reference the second vector.
 608   unsigned ElementBase = N->getMaskElt(0);
 609
 610   // FIXME: Handle UNDEF elements too!
 611   if (ElementBase >= 16)
 612     return false;
 613
 614   // Check that the indices are consecutive, in the case of a multi-byte element
 615   // splatted with a v16i8 mask.
 616   for (unsigned i = 1; i != EltSize; ++i)
 617     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 618       return false;
 619
 620   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 621     if (N->getMaskElt(i) < 0) continue;
 622     for (unsigned j = 0; j != EltSize; ++j)
 623       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 624         return false;
 625   }
 626   return true;
 627 }
 628
 629 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 630 /// are -0.0.
 631 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 632   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 633
 634   APInt APVal, APUndef;
 635   unsigned BitSize;
 636   bool HasAnyUndefs;
 637
 638   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 639     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 640       return CFP->getValueAPF().isNegZero();
 641
 642   return false;
 643 }
 644
 645 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 646 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 647 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 648   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 649   assert(isSplatShuffleMask(SVOp, EltSize));
 650   return SVOp->getMaskElt(0) / EltSize;
 651 }
 652
 653 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 654 /// by using a vspltis[bhw] instruction of the specified element size, return
 655 /// the constant being splatted.  The ByteSize field indicates the number of
 656 /// bytes of each element [124] -> [bhw].
 657 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 658   SDValue OpVal(0, 0);
 659
 660   // If ByteSize of the splat is bigger than the element size of the
 661   // build_vector, then we have a case where we are checking for a splat where
 662   // multiple elements of the buildvector are folded together into a single
 663   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 664   unsigned EltSize = 16/N->getNumOperands();
 665   if (EltSize < ByteSize) {
 666     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 667     SDValue UniquedVals[4];
 668     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 669
 670     // See if all of the elements in the buildvector agree across.
 671     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 672       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 673       // If the element isn't a constant, bail fully out.
 674       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 675
 676
 677       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 678         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 679       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 680         return SDValue();  // no match.
 681     }
 682
 683     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 684     // either constant or undef values that are identical for each chunk.  See
 685     // if these chunks can form into a larger vspltis*.
 686
 687     // Check to see if all of the leading entries are either 0 or -1.  If
 688     // neither, then this won't fit into the immediate field.
 689     bool LeadingZero = true;
 690     bool LeadingOnes = true;
 691     for (unsigned i = 0; i != Multiple-1; ++i) {
 692       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 693
 694       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 695       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 696     }
 697     // Finally, check the least significant entry.
 698     if (LeadingZero) {
 699       if (UniquedVals[Multiple-1].getNode() == 0)
 700         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 701       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 702       if (Val < 16)
 703         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 704     }
 705     if (LeadingOnes) {
 706       if (UniquedVals[Multiple-1].getNode() == 0)
 707         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 708       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 709       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 710         return DAG.getTargetConstant(Val, MVT::i32);
 711     }
 712
 713     return SDValue();
 714   }
 715
 716   // Check to see if this buildvec has a single non-undef value in its elements.
 717   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 718     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 719     if (OpVal.getNode() == 0)
 720       OpVal = N->getOperand(i);
 721     else if (OpVal != N->getOperand(i))
 722       return SDValue();
 723   }
 724
 725   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 726
 727   unsigned ValSizeInBytes = EltSize;
 728   uint64_t Value = 0;
 729   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 730     Value = CN->getZExtValue();
 731   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 732     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 733     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 734   }
 735
 736   // If the splat value is larger than the element value, then we can never do
 737   // this splat.  The only case that we could fit the replicated bits into our
 738   // immediate field for would be zero, and we prefer to use vxor for it.
 739   if (ValSizeInBytes < ByteSize) return SDValue();
 740
 741   // If the element value is larger than the splat value, cut it in half and
 742   // check to see if the two halves are equal.  Continue doing this until we
 743   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 744   while (ValSizeInBytes > ByteSize) {
 745     ValSizeInBytes >>= 1;
 746
 747     // If the top half equals the bottom half, we're still ok.
 748     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 749          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 750       return SDValue();
 751   }
 752
 753   // Properly sign extend the value.
 754   int ShAmt = (4-ByteSize)*8;
 755   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 756
 757   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 758   if (MaskVal == 0) return SDValue();
 759
 760   // Finally, if this value fits in a 5 bit sext field, return it
 761   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 762     return DAG.getTargetConstant(MaskVal, MVT::i32);
 763   return SDValue();
 764 }
 765
 766 //===----------------------------------------------------------------------===//
 767 //  Addressing Mode Selection
 768 //===----------------------------------------------------------------------===//
 769
 770 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 771 /// or 64-bit immediate, and if the value can be accurately represented as a
 772 /// sign extension from a 16-bit value.  If so, this returns true and the
 773 /// immediate.
 774 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 775   if (N->getOpcode() != ISD::Constant)
 776     return false;
 777
 778   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 779   if (N->getValueType(0) == MVT::i32)
 780     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 781   else
 782     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 783 }
 784 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 785   return isIntS16Immediate(Op.getNode(), Imm);
 786 }
 787
 788
 789 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 790 /// can be represented as an indexed [r+r] operation.  Returns false if it
 791 /// can be more efficiently represented with [r+imm].
 792 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 793                                             SDValue &Index,
 794                                             SelectionDAG &DAG) const {
 795   short imm = 0;
 796   if (N.getOpcode() == ISD::ADD) {
 797     if (isIntS16Immediate(N.getOperand(1), imm))
 798       return false;    // r+i
 799     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 800       return false;    // r+i
 801
 802     Base = N.getOperand(0);
 803     Index = N.getOperand(1);
 804     return true;
 805   } else if (N.getOpcode() == ISD::OR) {
 806     if (isIntS16Immediate(N.getOperand(1), imm))
 807       return false;    // r+i can fold it if we can.
 808
 809     // If this is an or of disjoint bitfields, we can codegen this as an add
 810     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 811     // disjoint.
 812     APInt LHSKnownZero, LHSKnownOne;
 813     APInt RHSKnownZero, RHSKnownOne;
 814     DAG.ComputeMaskedBits(N.getOperand(0),
 815                           APInt::getAllOnesValue(N.getOperand(0)
 816                             .getValueSizeInBits()),
 817                           LHSKnownZero, LHSKnownOne);
 818
 819     if (LHSKnownZero.getBoolValue()) {
 820       DAG.ComputeMaskedBits(N.getOperand(1),
 821                             APInt::getAllOnesValue(N.getOperand(1)
 822                               .getValueSizeInBits()),
 823                             RHSKnownZero, RHSKnownOne);
 824       // If all of the bits are known zero on the LHS or RHS, the add won't
 825       // carry.
 826       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 827         Base = N.getOperand(0);
 828         Index = N.getOperand(1);
 829         return true;
 830       }
 831     }
 832   }
 833
 834   return false;
 835 }
 836
 837 /// Returns true if the address N can be represented by a base register plus
 838 /// a signed 16-bit displacement [r+imm], and if it is not better
 839 /// represented as reg+reg.
 840 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 841                                             SDValue &Base,
 842                                             SelectionDAG &DAG) const {
 843   // FIXME dl should come from parent load or store, not from address
 844   DebugLoc dl = N.getDebugLoc();
 845   // If this can be more profitably realized as r+r, fail.
 846   if (SelectAddressRegReg(N, Disp, Base, DAG))
 847     return false;
 848
 849   if (N.getOpcode() == ISD::ADD) {
 850     short imm = 0;
 851     if (isIntS16Immediate(N.getOperand(1), imm)) {
 852       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 853       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 854         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 855       } else {
 856         Base = N.getOperand(0);
 857       }
 858       return true; // [r+i]
 859     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 860       // Match LOAD (ADD (X, Lo(G))).
 861      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 862              && "Cannot handle constant offsets yet!");
 863       Disp = N.getOperand(1).getOperand(0);  // The global address.
 864       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 865              Disp.getOpcode() == ISD::TargetConstantPool ||
 866              Disp.getOpcode() == ISD::TargetJumpTable);
 867       Base = N.getOperand(0);
 868       return true;  // [&g+r]
 869     }
 870   } else if (N.getOpcode() == ISD::OR) {
 871     short imm = 0;
 872     if (isIntS16Immediate(N.getOperand(1), imm)) {
 873       // If this is an or of disjoint bitfields, we can codegen this as an add
 874       // (for better address arithmetic) if the LHS and RHS of the OR are
 875       // provably disjoint.
 876       APInt LHSKnownZero, LHSKnownOne;
 877       DAG.ComputeMaskedBits(N.getOperand(0),
 878                             APInt::getAllOnesValue(N.getOperand(0)
 879                                                    .getValueSizeInBits()),
 880                             LHSKnownZero, LHSKnownOne);
 881
 882       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 883         // If all of the bits are known zero on the LHS or RHS, the add won't
 884         // carry.
 885         Base = N.getOperand(0);
 886         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 887         return true;
 888       }
 889     }
 890   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 891     // Loading from a constant address.
 892
 893     // If this address fits entirely in a 16-bit sext immediate field, codegen
 894     // this as "d, 0"
 895     short Imm;
 896     if (isIntS16Immediate(CN, Imm)) {
 897       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 898       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 899                              CN->getValueType(0));
 900       return true;
 901     }
 902
 903     // Handle 32-bit sext immediates with LIS + addr mode.
 904     if (CN->getValueType(0) == MVT::i32 ||
 905         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 906       int Addr = (int)CN->getZExtValue();
 907
 908       // Otherwise, break this down into an LIS + disp.
 909       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 910
 911       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 912       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 913       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 914       return true;
 915     }
 916   }
 917
 918   Disp = DAG.getTargetConstant(0, getPointerTy());
 919   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 920     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 921   else
 922     Base = N;
 923   return true;      // [r+0]
 924 }
 925
 926 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 927 /// represented as an indexed [r+r] operation.
 928 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 929                                                 SDValue &Index,
 930                                                 SelectionDAG &DAG) const {
 931   // Check to see if we can easily represent this as an [r+r] address.  This
 932   // will fail if it thinks that the address is more profitably represented as
 933   // reg+imm, e.g. where imm = 0.
 934   if (SelectAddressRegReg(N, Base, Index, DAG))
 935     return true;
 936
 937   // If the operand is an addition, always emit this as [r+r], since this is
 938   // better (for code size, and execution, as the memop does the add for free)
 939   // than emitting an explicit add.
 940   if (N.getOpcode() == ISD::ADD) {
 941     Base = N.getOperand(0);
 942     Index = N.getOperand(1);
 943     return true;
 944   }
 945
 946   // Otherwise, do it the hard way, using R0 as the base register.
 947   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 948                          N.getValueType());
 949   Index = N;
 950   return true;
 951 }
 952
 953 /// SelectAddressRegImmShift - Returns true if the address N can be
 954 /// represented by a base register plus a signed 14-bit displacement
 955 /// [r+imm*4].  Suitable for use by STD and friends.
 956 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 957                                                  SDValue &Base,
 958                                                  SelectionDAG &DAG) const {
 959   // FIXME dl should come from the parent load or store, not the address
 960   DebugLoc dl = N.getDebugLoc();
 961   // If this can be more profitably realized as r+r, fail.
 962   if (SelectAddressRegReg(N, Disp, Base, DAG))
 963     return false;
 964
 965   if (N.getOpcode() == ISD::ADD) {
 966     short imm = 0;
 967     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 968       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 969       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 970         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 971       } else {
 972         Base = N.getOperand(0);
 973       }
 974       return true; // [r+i]
 975     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 976       // Match LOAD (ADD (X, Lo(G))).
 977      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 978              && "Cannot handle constant offsets yet!");
 979       Disp = N.getOperand(1).getOperand(0);  // The global address.
 980       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 981              Disp.getOpcode() == ISD::TargetConstantPool ||
 982              Disp.getOpcode() == ISD::TargetJumpTable);
 983       Base = N.getOperand(0);
 984       return true;  // [&g+r]
 985     }
 986   } else if (N.getOpcode() == ISD::OR) {
 987     short imm = 0;
 988     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 989       // If this is an or of disjoint bitfields, we can codegen this as an add
 990       // (for better address arithmetic) if the LHS and RHS of the OR are
 991       // provably disjoint.
 992       APInt LHSKnownZero, LHSKnownOne;
 993       DAG.ComputeMaskedBits(N.getOperand(0),
 994                             APInt::getAllOnesValue(N.getOperand(0)
 995                                                    .getValueSizeInBits()),
 996                             LHSKnownZero, LHSKnownOne);
 997       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 998         // If all of the bits are known zero on the LHS or RHS, the add won't
 999         // carry.
1000         Base = N.getOperand(0);
1001         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1002         return true;
1003       }
1004     }
1005   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1006     // Loading from a constant address.  Verify low two bits are clear.
1007     if ((CN->getZExtValue() & 3) == 0) {
1008       // If this address fits entirely in a 14-bit sext immediate field, codegen
1009       // this as "d, 0"
1010       short Imm;
1011       if (isIntS16Immediate(CN, Imm)) {
1012         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1013         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1014                                CN->getValueType(0));
1015         return true;
1016       }
1017
1018       // Fold the low-part of 32-bit absolute addresses into addr mode.
1019       if (CN->getValueType(0) == MVT::i32 ||
1020           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1021         int Addr = (int)CN->getZExtValue();
1022
1023         // Otherwise, break this down into an LIS + disp.
1024         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1025         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1026         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1027         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1028         return true;
1029       }
1030     }
1031   }
1032
1033   Disp = DAG.getTargetConstant(0, getPointerTy());
1034   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1035     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1036   else
1037     Base = N;
1038   return true;      // [r+0]
1039 }
1040
1041
1042 /// getPreIndexedAddressParts - returns true by value, base pointer and
1043 /// offset pointer and addressing mode by reference if the node's address
1044 /// can be legally represented as pre-indexed load / store address.
1045 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1046                                                   SDValue &Offset,
1047                                                   ISD::MemIndexedMode &AM,
1048                                                   SelectionDAG &DAG) const {
1049   // Disabled by default for now.
1050   if (!EnablePPCPreinc) return false;
1051
1052   SDValue Ptr;
1053   EVT VT;
1054   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1055     Ptr = LD->getBasePtr();
1056     VT = LD->getMemoryVT();
1057
1058   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1059     Ptr = ST->getBasePtr();
1060     VT  = ST->getMemoryVT();
1061   } else
1062     return false;
1063
1064   // PowerPC doesn't have preinc load/store instructions for vectors.
1065   if (VT.isVector())
1066     return false;
1067
1068   // TODO: Check reg+reg first.
1069
1070   // LDU/STU use reg+imm*4, others use reg+imm.
1071   if (VT != MVT::i64) {
1072     // reg + imm
1073     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1074       return false;
1075   } else {
1076     // reg + imm * 4.
1077     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1078       return false;
1079   }
1080
1081   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1082     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1083     // sext i32 to i64 when addr mode is r+i.
1084     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1085         LD->getExtensionType() == ISD::SEXTLOAD &&
1086         isa<ConstantSDNode>(Offset))
1087       return false;
1088   }
1089
1090   AM = ISD::PRE_INC;
1091   return true;
1092 }
1093
1094 //===----------------------------------------------------------------------===//
1095 //  LowerOperation implementation
1096 //===----------------------------------------------------------------------===//
1097
1098 /// GetLabelAccessInfo - Return true if we should reference labels using a
1099 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1100 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1101                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1102   HiOpFlags = PPCII::MO_HA16;
1103   LoOpFlags = PPCII::MO_LO16;
1104
1105   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1106   // non-darwin platform.  We don't support PIC on other platforms yet.
1107   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1108                TM.getSubtarget<PPCSubtarget>().isDarwin();
1109   if (isPIC) {
1110     HiOpFlags |= PPCII::MO_PIC_FLAG;
1111     LoOpFlags |= PPCII::MO_PIC_FLAG;
1112   }
1113
1114   // If this is a reference to a global value that requires a non-lazy-ptr, make
1115   // sure that instruction lowering adds it.
1116   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1117     HiOpFlags |= PPCII::MO_NLP_FLAG;
1118     LoOpFlags |= PPCII::MO_NLP_FLAG;
1119
1120     if (GV->hasHiddenVisibility()) {
1121       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1122       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1123     }
1124   }
1125
1126   return isPIC;
1127 }
1128
1129 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1130                              SelectionDAG &DAG) {
1131   EVT PtrVT = HiPart.getValueType();
1132   SDValue Zero = DAG.getConstant(0, PtrVT);
1133   DebugLoc DL = HiPart.getDebugLoc();
1134
1135   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1136   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1137
1138   // With PIC, the first instruction is actually "GR+hi(&G)".
1139   if (isPIC)
1140     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1141                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1142
1143   // Generate non-pic code that has direct accesses to the constant pool.
1144   // The address of the global is just (hi(&g)+lo(&g)).
1145   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1146 }
1147
1148 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1149                                              SelectionDAG &DAG) const {
1150   EVT PtrVT = Op.getValueType();
1151   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1152   const Constant *C = CP->getConstVal();
1153
1154   unsigned MOHiFlag, MOLoFlag;
1155   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1156   SDValue CPIHi =
1157     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1158   SDValue CPILo =
1159     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1160   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1161 }
1162
1163 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1164   EVT PtrVT = Op.getValueType();
1165   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1166
1167   unsigned MOHiFlag, MOLoFlag;
1168   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1169   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1170   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1171   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1172 }
1173
1174 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1175                                              SelectionDAG &DAG) const {
1176   EVT PtrVT = Op.getValueType();
1177
1178   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1179
1180   unsigned MOHiFlag, MOLoFlag;
1181   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1182   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1183   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1184   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1185 }
1186
1187 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1188                                               SelectionDAG &DAG) const {
1189   EVT PtrVT = Op.getValueType();
1190   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1191   DebugLoc DL = GSDN->getDebugLoc();
1192   const GlobalValue *GV = GSDN->getGlobal();
1193
1194   // 64-bit SVR4 ABI code is always position-independent.
1195   // The actual address of the GlobalValue is stored in the TOC.
1196   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1197     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1198     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1199                        DAG.getRegister(PPC::X2, MVT::i64));
1200   }
1201
1202   unsigned MOHiFlag, MOLoFlag;
1203   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1204
1205   SDValue GAHi =
1206     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1207   SDValue GALo =
1208     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1209
1210   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1211
1212   // If the global reference is actually to a non-lazy-pointer, we have to do an
1213   // extra load to get the address of the global.
1214   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1215     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1216                       false, false, 0);
1217   return Ptr;
1218 }
1219
1220 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1221   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1222   DebugLoc dl = Op.getDebugLoc();
1223
1224   // If we're comparing for equality to zero, expose the fact that this is
1225   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1226   // fold the new nodes.
1227   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1228     if (C->isNullValue() && CC == ISD::SETEQ) {
1229       EVT VT = Op.getOperand(0).getValueType();
1230       SDValue Zext = Op.getOperand(0);
1231       if (VT.bitsLT(MVT::i32)) {
1232         VT = MVT::i32;
1233         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1234       }
1235       unsigned Log2b = Log2_32(VT.getSizeInBits());
1236       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1237       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1238                                 DAG.getConstant(Log2b, MVT::i32));
1239       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1240     }
1241     // Leave comparisons against 0 and -1 alone for now, since they're usually
1242     // optimized.  FIXME: revisit this when we can custom lower all setcc
1243     // optimizations.
1244     if (C->isAllOnesValue() || C->isNullValue())
1245       return SDValue();
1246   }
1247
1248   // If we have an integer seteq/setne, turn it into a compare against zero
1249   // by xor'ing the rhs with the lhs, which is faster than setting a
1250   // condition register, reading it back out, and masking the correct bit.  The
1251   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1252   // the result to other bit-twiddling opportunities.
1253   EVT LHSVT = Op.getOperand(0).getValueType();
1254   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1255     EVT VT = Op.getValueType();
1256     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1257                                 Op.getOperand(1));
1258     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1259   }
1260   return SDValue();
1261 }
1262
1263 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1264                                       const PPCSubtarget &Subtarget) const {
1265
1266   llvm_unreachable("VAARG not yet implemented for the SVR4 ABI!");
1267   return SDValue(); // Not reached
1268 }
1269
1270 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op,
1271                                            SelectionDAG &DAG) const {
1272   SDValue Chain = Op.getOperand(0);
1273   SDValue Trmp = Op.getOperand(1); // trampoline
1274   SDValue FPtr = Op.getOperand(2); // nested function
1275   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1276   DebugLoc dl = Op.getDebugLoc();
1277
1278   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1279   bool isPPC64 = (PtrVT == MVT::i64);
1280   const Type *IntPtrTy =
1281     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1282                                                              *DAG.getContext());
1283
1284   TargetLowering::ArgListTy Args;
1285   TargetLowering::ArgListEntry Entry;
1286
1287   Entry.Ty = IntPtrTy;
1288   Entry.Node = Trmp; Args.push_back(Entry);
1289
1290   // TrampSize == (isPPC64 ? 48 : 40);
1291   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1292                                isPPC64 ? MVT::i64 : MVT::i32);
1293   Args.push_back(Entry);
1294
1295   Entry.Node = FPtr; Args.push_back(Entry);
1296   Entry.Node = Nest; Args.push_back(Entry);
1297
1298   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1299   std::pair<SDValue, SDValue> CallResult =
1300     LowerCallTo(Chain, Op.getValueType().getTypeForEVT(*DAG.getContext()),
1301                 false, false, false, false, 0, CallingConv::C, false,
1302                 /*isReturnValueUsed=*/true,
1303                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1304                 Args, DAG, dl);
1305
1306   SDValue Ops[] =
1307     { CallResult.first, CallResult.second };
1308
1309   return DAG.getMergeValues(Ops, 2, dl);
1310 }
1311
1312 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1313                                         const PPCSubtarget &Subtarget) const {
1314   MachineFunction &MF = DAG.getMachineFunction();
1315   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1316
1317   DebugLoc dl = Op.getDebugLoc();
1318
1319   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1320     // vastart just stores the address of the VarArgsFrameIndex slot into the
1321     // memory location argument.
1322     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1323     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1324     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1325     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1326                         MachinePointerInfo(SV),
1327                         false, false, 0);
1328   }
1329
1330   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1331   // We suppose the given va_list is already allocated.
1332   //
1333   // typedef struct {
1334   //  char gpr;     /* index into the array of 8 GPRs
1335   //                 * stored in the register save area
1336   //                 * gpr=0 corresponds to r3,
1337   //                 * gpr=1 to r4, etc.
1338   //                 */
1339   //  char fpr;     /* index into the array of 8 FPRs
1340   //                 * stored in the register save area
1341   //                 * fpr=0 corresponds to f1,
1342   //                 * fpr=1 to f2, etc.
1343   //                 */
1344   //  char *overflow_arg_area;
1345   //                /* location on stack that holds
1346   //                 * the next overflow argument
1347   //                 */
1348   //  char *reg_save_area;
1349   //               /* where r3:r10 and f1:f8 (if saved)
1350   //                * are stored
1351   //                */
1352   // } va_list[1];
1353
1354
1355   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1356   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1357
1358
1359   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1360
1361   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1362                                             PtrVT);
1363   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1364                                  PtrVT);
1365
1366   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1367   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1368
1369   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1370   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1371
1372   uint64_t FPROffset = 1;
1373   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1374
1375   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1376
1377   // Store first byte : number of int regs
1378   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1379                                          Op.getOperand(1),
1380                                          MachinePointerInfo(SV),
1381                                          MVT::i8, false, false, 0);
1382   uint64_t nextOffset = FPROffset;
1383   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1384                                   ConstFPROffset);
1385
1386   // Store second byte : number of float regs
1387   SDValue secondStore =
1388     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1389                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1390                       false, false, 0);
1391   nextOffset += StackOffset;
1392   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1393
1394   // Store second word : arguments given on stack
1395   SDValue thirdStore =
1396     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1397                  MachinePointerInfo(SV, nextOffset),
1398                  false, false, 0);
1399   nextOffset += FrameOffset;
1400   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1401
1402   // Store third word : arguments given in registers
1403   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1404                       MachinePointerInfo(SV, nextOffset),
1405                       false, false, 0);
1406
1407 }
1408
1409 #include "PPCGenCallingConv.inc"
1410
1411 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1412                                      CCValAssign::LocInfo &LocInfo,
1413                                      ISD::ArgFlagsTy &ArgFlags,
1414                                      CCState &State) {
1415   return true;
1416 }
1417
1418 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1419                                             MVT &LocVT,
1420                                             CCValAssign::LocInfo &LocInfo,
1421                                             ISD::ArgFlagsTy &ArgFlags,
1422                                             CCState &State) {
1423   static const unsigned ArgRegs[] = {
1424     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1425     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1426   };
1427   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1428
1429   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1430
1431   // Skip one register if the first unallocated register has an even register
1432   // number and there are still argument registers available which have not been
1433   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1434   // need to skip a register if RegNum is odd.
1435   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1436     State.AllocateReg(ArgRegs[RegNum]);
1437   }
1438
1439   // Always return false here, as this function only makes sure that the first
1440   // unallocated register has an odd register number and does not actually
1441   // allocate a register for the current argument.
1442   return false;
1443 }
1444
1445 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1446                                               MVT &LocVT,
1447                                               CCValAssign::LocInfo &LocInfo,
1448                                               ISD::ArgFlagsTy &ArgFlags,
1449                                               CCState &State) {
1450   static const unsigned ArgRegs[] = {
1451     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1452     PPC::F8
1453   };
1454
1455   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1456
1457   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1458
1459   // If there is only one Floating-point register left we need to put both f64
1460   // values of a split ppc_fp128 value on the stack.
1461   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1462     State.AllocateReg(ArgRegs[RegNum]);
1463   }
1464
1465   // Always return false here, as this function only makes sure that the two f64
1466   // values a ppc_fp128 value is split into are both passed in registers or both
1467   // passed on the stack and does not actually allocate a register for the
1468   // current argument.
1469   return false;
1470 }
1471
1472 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1473 /// on Darwin.
1474 static const unsigned *GetFPR() {
1475   static const unsigned FPR[] = {
1476     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1477     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1478   };
1479
1480   return FPR;
1481 }
1482
1483 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1484 /// the stack.
1485 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1486                                        unsigned PtrByteSize) {
1487   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1488   if (Flags.isByVal())
1489     ArgSize = Flags.getByValSize();
1490   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1491
1492   return ArgSize;
1493 }
1494
1495 SDValue
1496 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1497                                         CallingConv::ID CallConv, bool isVarArg,
1498                                         const SmallVectorImpl<ISD::InputArg>
1499                                           &Ins,
1500                                         DebugLoc dl, SelectionDAG &DAG,
1501                                         SmallVectorImpl<SDValue> &InVals)
1502                                           const {
1503   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1504     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1505                                      dl, DAG, InVals);
1506   } else {
1507     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1508                                        dl, DAG, InVals);
1509   }
1510 }
1511
1512 SDValue
1513 PPCTargetLowering::LowerFormalArguments_SVR4(
1514                                       SDValue Chain,
1515                                       CallingConv::ID CallConv, bool isVarArg,
1516                                       const SmallVectorImpl<ISD::InputArg>
1517                                         &Ins,
1518                                       DebugLoc dl, SelectionDAG &DAG,
1519                                       SmallVectorImpl<SDValue> &InVals) const {
1520
1521   // 32-bit SVR4 ABI Stack Frame Layout:
1522   //              +-----------------------------------+
1523   //        +-->  |            Back chain             |
1524   //        |     +-----------------------------------+
1525   //        |     | Floating-point register save area |
1526   //        |     +-----------------------------------+
1527   //        |     |    General register save area     |
1528   //        |     +-----------------------------------+
1529   //        |     |          CR save word             |
1530   //        |     +-----------------------------------+
1531   //        |     |         VRSAVE save word          |
1532   //        |     +-----------------------------------+
1533   //        |     |         Alignment padding         |
1534   //        |     +-----------------------------------+
1535   //        |     |     Vector register save area     |
1536   //        |     +-----------------------------------+
1537   //        |     |       Local variable space        |
1538   //        |     +-----------------------------------+
1539   //        |     |        Parameter list area        |
1540   //        |     +-----------------------------------+
1541   //        |     |           LR save word            |
1542   //        |     +-----------------------------------+
1543   // SP-->  +---  |            Back chain             |
1544   //              +-----------------------------------+
1545   //
1546   // Specifications:
1547   //   System V Application Binary Interface PowerPC Processor Supplement
1548   //   AltiVec Technology Programming Interface Manual
1549
1550   MachineFunction &MF = DAG.getMachineFunction();
1551   MachineFrameInfo *MFI = MF.getFrameInfo();
1552   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1553
1554   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1555   // Potential tail calls could cause overwriting of argument stack slots.
1556   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1557   unsigned PtrByteSize = 4;
1558
1559   // Assign locations to all of the incoming arguments.
1560   SmallVector<CCValAssign, 16> ArgLocs;
1561   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1562                  getTargetMachine(), ArgLocs, *DAG.getContext());
1563
1564   // Reserve space for the linkage area on the stack.
1565   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1566
1567   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1568
1569   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1570     CCValAssign &VA = ArgLocs[i];
1571
1572     // Arguments stored in registers.
1573     if (VA.isRegLoc()) {
1574       TargetRegisterClass *RC;
1575       EVT ValVT = VA.getValVT();
1576
1577       switch (ValVT.getSimpleVT().SimpleTy) {
1578         default:
1579           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1580         case MVT::i32:
1581           RC = PPC::GPRCRegisterClass;
1582           break;
1583         case MVT::f32:
1584           RC = PPC::F4RCRegisterClass;
1585           break;
1586         case MVT::f64:
1587           RC = PPC::F8RCRegisterClass;
1588           break;
1589         case MVT::v16i8:
1590         case MVT::v8i16:
1591         case MVT::v4i32:
1592         case MVT::v4f32:
1593           RC = PPC::VRRCRegisterClass;
1594           break;
1595       }
1596
1597       // Transform the arguments stored in physical registers into virtual ones.
1598       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1599       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1600
1601       InVals.push_back(ArgValue);
1602     } else {
1603       // Argument stored in memory.
1604       assert(VA.isMemLoc());
1605
1606       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1607       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1608                                       isImmutable);
1609
1610       // Create load nodes to retrieve arguments from the stack.
1611       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1612       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1613                                    MachinePointerInfo(),
1614                                    false, false, 0));
1615     }
1616   }
1617
1618   // Assign locations to all of the incoming aggregate by value arguments.
1619   // Aggregates passed by value are stored in the local variable space of the
1620   // caller's stack frame, right above the parameter list area.
1621   SmallVector<CCValAssign, 16> ByValArgLocs;
1622   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1623                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1624
1625   // Reserve stack space for the allocations in CCInfo.
1626   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1627
1628   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1629
1630   // Area that is at least reserved in the caller of this function.
1631   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1632
1633   // Set the size that is at least reserved in caller of this function.  Tail
1634   // call optimized function's reserved stack space needs to be aligned so that
1635   // taking the difference between two stack areas will result in an aligned
1636   // stack.
1637   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1638
1639   MinReservedArea =
1640     std::max(MinReservedArea,
1641              PPCFrameLowering::getMinCallFrameSize(false, false));
1642
1643   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1644     getStackAlignment();
1645   unsigned AlignMask = TargetAlign-1;
1646   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1647
1648   FI->setMinReservedArea(MinReservedArea);
1649
1650   SmallVector<SDValue, 8> MemOps;
1651
1652   // If the function takes variable number of arguments, make a frame index for
1653   // the start of the first vararg value... for expansion of llvm.va_start.
1654   if (isVarArg) {
1655     static const unsigned GPArgRegs[] = {
1656       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1657       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1658     };
1659     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1660
1661     static const unsigned FPArgRegs[] = {
1662       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1663       PPC::F8
1664     };
1665     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1666
1667     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1668                                                           NumGPArgRegs));
1669     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1670                                                           NumFPArgRegs));
1671
1672     // Make room for NumGPArgRegs and NumFPArgRegs.
1673     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1674                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1675
1676     FuncInfo->setVarArgsStackOffset(
1677       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1678                              CCInfo.getNextStackOffset(), true));
1679
1680     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1681     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1682
1683     // The fixed integer arguments of a variadic function are stored to the
1684     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1685     // the result of va_next.
1686     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1687       // Get an existing live-in vreg, or add a new one.
1688       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1689       if (!VReg)
1690         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1691
1692       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1693       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1694                                    MachinePointerInfo(), false, false, 0);
1695       MemOps.push_back(Store);
1696       // Increment the address by four for the next argument to store
1697       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1698       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1699     }
1700
1701     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1702     // is set.
1703     // The double arguments are stored to the VarArgsFrameIndex
1704     // on the stack.
1705     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1706       // Get an existing live-in vreg, or add a new one.
1707       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1708       if (!VReg)
1709         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1710
1711       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1712       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1713                                    MachinePointerInfo(), false, false, 0);
1714       MemOps.push_back(Store);
1715       // Increment the address by eight for the next argument to store
1716       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1717                                          PtrVT);
1718       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1719     }
1720   }
1721
1722   if (!MemOps.empty())
1723     Chain = DAG.getNode(ISD::TokenFactor, dl,
1724                         MVT::Other, &MemOps[0], MemOps.size());
1725
1726   return Chain;
1727 }
1728
1729 SDValue
1730 PPCTargetLowering::LowerFormalArguments_Darwin(
1731                                       SDValue Chain,
1732                                       CallingConv::ID CallConv, bool isVarArg,
1733                                       const SmallVectorImpl<ISD::InputArg>
1734                                         &Ins,
1735                                       DebugLoc dl, SelectionDAG &DAG,
1736                                       SmallVectorImpl<SDValue> &InVals) const {
1737   // TODO: add description of PPC stack frame format, or at least some docs.
1738   //
1739   MachineFunction &MF = DAG.getMachineFunction();
1740   MachineFrameInfo *MFI = MF.getFrameInfo();
1741   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1742
1743   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1744   bool isPPC64 = PtrVT == MVT::i64;
1745   // Potential tail calls could cause overwriting of argument stack slots.
1746   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1747   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1748
1749   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
1750   // Area that is at least reserved in caller of this function.
1751   unsigned MinReservedArea = ArgOffset;
1752
1753   static const unsigned GPR_32[] = {           // 32-bit registers.
1754     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1755     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1756   };
1757   static const unsigned GPR_64[] = {           // 64-bit registers.
1758     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1759     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1760   };
1761
1762   static const unsigned *FPR = GetFPR();
1763
1764   static const unsigned VR[] = {
1765     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1766     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1767   };
1768
1769   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1770   const unsigned Num_FPR_Regs = 13;
1771   const unsigned Num_VR_Regs  = array_lengthof( VR);
1772
1773   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1774
1775   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1776
1777   // In 32-bit non-varargs functions, the stack space for vectors is after the
1778   // stack space for non-vectors.  We do not use this space unless we have
1779   // too many vectors to fit in registers, something that only occurs in
1780   // constructed examples:), but we have to walk the arglist to figure
1781   // that out...for the pathological case, compute VecArgOffset as the
1782   // start of the vector parameter area.  Computing VecArgOffset is the
1783   // entire point of the following loop.
1784   unsigned VecArgOffset = ArgOffset;
1785   if (!isVarArg && !isPPC64) {
1786     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1787          ++ArgNo) {
1788       EVT ObjectVT = Ins[ArgNo].VT;
1789       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1790       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1791
1792       if (Flags.isByVal()) {
1793         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1794         ObjSize = Flags.getByValSize();
1795         unsigned ArgSize =
1796                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1797         VecArgOffset += ArgSize;
1798         continue;
1799       }
1800
1801       switch(ObjectVT.getSimpleVT().SimpleTy) {
1802       default: llvm_unreachable("Unhandled argument type!");
1803       case MVT::i32:
1804       case MVT::f32:
1805         VecArgOffset += isPPC64 ? 8 : 4;
1806         break;
1807       case MVT::i64:  // PPC64
1808       case MVT::f64:
1809         VecArgOffset += 8;
1810         break;
1811       case MVT::v4f32:
1812       case MVT::v4i32:
1813       case MVT::v8i16:
1814       case MVT::v16i8:
1815         // Nothing to do, we're only looking at Nonvector args here.
1816         break;
1817       }
1818     }
1819   }
1820   // We've found where the vector parameter area in memory is.  Skip the
1821   // first 12 parameters; these don't use that memory.
1822   VecArgOffset = ((VecArgOffset+15)/16)*16;
1823   VecArgOffset += 12*16;
1824
1825   // Add DAG nodes to load the arguments or copy them out of registers.  On
1826   // entry to a function on PPC, the arguments start after the linkage area,
1827   // although the first ones are often in registers.
1828
1829   SmallVector<SDValue, 8> MemOps;
1830   unsigned nAltivecParamsAtEnd = 0;
1831   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1832     SDValue ArgVal;
1833     bool needsLoad = false;
1834     EVT ObjectVT = Ins[ArgNo].VT;
1835     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1836     unsigned ArgSize = ObjSize;
1837     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1838
1839     unsigned CurArgOffset = ArgOffset;
1840
1841     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1842     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1843         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1844       if (isVarArg || isPPC64) {
1845         MinReservedArea = ((MinReservedArea+15)/16)*16;
1846         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1847                                                   Flags,
1848                                                   PtrByteSize);
1849       } else  nAltivecParamsAtEnd++;
1850     } else
1851       // Calculate min reserved area.
1852       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1853                                                 Flags,
1854                                                 PtrByteSize);
1855
1856     // FIXME the codegen can be much improved in some cases.
1857     // We do not have to keep everything in memory.
1858     if (Flags.isByVal()) {
1859       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1860       ObjSize = Flags.getByValSize();
1861       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1862       // Objects of size 1 and 2 are right justified, everything else is
1863       // left justified.  This means the memory address is adjusted forwards.
1864       if (ObjSize==1 || ObjSize==2) {
1865         CurArgOffset = CurArgOffset + (4 - ObjSize);
1866       }
1867       // The value of the object is its address.
1868       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
1869       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1870       InVals.push_back(FIN);
1871       if (ObjSize==1 || ObjSize==2) {
1872         if (GPR_idx != Num_GPR_Regs) {
1873           unsigned VReg;
1874           if (isPPC64)
1875             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1876           else
1877             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1878           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1879           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1880                                             MachinePointerInfo(),
1881                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1882                                             false, false, 0);
1883           MemOps.push_back(Store);
1884           ++GPR_idx;
1885         }
1886
1887         ArgOffset += PtrByteSize;
1888
1889         continue;
1890       }
1891       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1892         // Store whatever pieces of the object are in registers
1893         // to memory.  ArgVal will be address of the beginning of
1894         // the object.
1895         if (GPR_idx != Num_GPR_Regs) {
1896           unsigned VReg;
1897           if (isPPC64)
1898             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1899           else
1900             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1901           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
1902           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1903           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1904           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1905                                        MachinePointerInfo(),
1906                                        false, false, 0);
1907           MemOps.push_back(Store);
1908           ++GPR_idx;
1909           ArgOffset += PtrByteSize;
1910         } else {
1911           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1912           break;
1913         }
1914       }
1915       continue;
1916     }
1917
1918     switch (ObjectVT.getSimpleVT().SimpleTy) {
1919     default: llvm_unreachable("Unhandled argument type!");
1920     case MVT::i32:
1921       if (!isPPC64) {
1922         if (GPR_idx != Num_GPR_Regs) {
1923           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1924           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1925           ++GPR_idx;
1926         } else {
1927           needsLoad = true;
1928           ArgSize = PtrByteSize;
1929         }
1930         // All int arguments reserve stack space in the Darwin ABI.
1931         ArgOffset += PtrByteSize;
1932         break;
1933       }
1934       // FALLTHROUGH
1935     case MVT::i64:  // PPC64
1936       if (GPR_idx != Num_GPR_Regs) {
1937         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1938         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1939
1940         if (ObjectVT == MVT::i32) {
1941           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1942           // value to MVT::i64 and then truncate to the correct register size.
1943           if (Flags.isSExt())
1944             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1945                                  DAG.getValueType(ObjectVT));
1946           else if (Flags.isZExt())
1947             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1948                                  DAG.getValueType(ObjectVT));
1949
1950           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1951         }
1952
1953         ++GPR_idx;
1954       } else {
1955         needsLoad = true;
1956         ArgSize = PtrByteSize;
1957       }
1958       // All int arguments reserve stack space in the Darwin ABI.
1959       ArgOffset += 8;
1960       break;
1961
1962     case MVT::f32:
1963     case MVT::f64:
1964       // Every 4 bytes of argument space consumes one of the GPRs available for
1965       // argument passing.
1966       if (GPR_idx != Num_GPR_Regs) {
1967         ++GPR_idx;
1968         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1969           ++GPR_idx;
1970       }
1971       if (FPR_idx != Num_FPR_Regs) {
1972         unsigned VReg;
1973
1974         if (ObjectVT == MVT::f32)
1975           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
1976         else
1977           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
1978
1979         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
1980         ++FPR_idx;
1981       } else {
1982         needsLoad = true;
1983       }
1984
1985       // All FP arguments reserve stack space in the Darwin ABI.
1986       ArgOffset += isPPC64 ? 8 : ObjSize;
1987       break;
1988     case MVT::v4f32:
1989     case MVT::v4i32:
1990     case MVT::v8i16:
1991     case MVT::v16i8:
1992       // Note that vector arguments in registers don't reserve stack space,
1993       // except in varargs functions.
1994       if (VR_idx != Num_VR_Regs) {
1995         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
1996         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
1997         if (isVarArg) {
1998           while ((ArgOffset % 16) != 0) {
1999             ArgOffset += PtrByteSize;
2000             if (GPR_idx != Num_GPR_Regs)
2001               GPR_idx++;
2002           }
2003           ArgOffset += 16;
2004           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2005         }
2006         ++VR_idx;
2007       } else {
2008         if (!isVarArg && !isPPC64) {
2009           // Vectors go after all the nonvectors.
2010           CurArgOffset = VecArgOffset;
2011           VecArgOffset += 16;
2012         } else {
2013           // Vectors are aligned.
2014           ArgOffset = ((ArgOffset+15)/16)*16;
2015           CurArgOffset = ArgOffset;
2016           ArgOffset += 16;
2017         }
2018         needsLoad = true;
2019       }
2020       break;
2021     }
2022
2023     // We need to load the argument to a virtual register if we determined above
2024     // that we ran out of physical registers of the appropriate type.
2025     if (needsLoad) {
2026       int FI = MFI->CreateFixedObject(ObjSize,
2027                                       CurArgOffset + (ArgSize - ObjSize),
2028                                       isImmutable);
2029       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2030       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2031                            false, false, 0);
2032     }
2033
2034     InVals.push_back(ArgVal);
2035   }
2036
2037   // Set the size that is at least reserved in caller of this function.  Tail
2038   // call optimized function's reserved stack space needs to be aligned so that
2039   // taking the difference between two stack areas will result in an aligned
2040   // stack.
2041   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2042   // Add the Altivec parameters at the end, if needed.
2043   if (nAltivecParamsAtEnd) {
2044     MinReservedArea = ((MinReservedArea+15)/16)*16;
2045     MinReservedArea += 16*nAltivecParamsAtEnd;
2046   }
2047   MinReservedArea =
2048     std::max(MinReservedArea,
2049              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2050   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2051     getStackAlignment();
2052   unsigned AlignMask = TargetAlign-1;
2053   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2054   FI->setMinReservedArea(MinReservedArea);
2055
2056   // If the function takes variable number of arguments, make a frame index for
2057   // the start of the first vararg value... for expansion of llvm.va_start.
2058   if (isVarArg) {
2059     int Depth = ArgOffset;
2060
2061     FuncInfo->setVarArgsFrameIndex(
2062       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2063                              Depth, true));
2064     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2065
2066     // If this function is vararg, store any remaining integer argument regs
2067     // to their spots on the stack so that they may be loaded by deferencing the
2068     // result of va_next.
2069     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2070       unsigned VReg;
2071
2072       if (isPPC64)
2073         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2074       else
2075         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2076
2077       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2078       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2079                                    MachinePointerInfo(), false, false, 0);
2080       MemOps.push_back(Store);
2081       // Increment the address by four for the next argument to store
2082       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2083       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2084     }
2085   }
2086
2087   if (!MemOps.empty())
2088     Chain = DAG.getNode(ISD::TokenFactor, dl,
2089                         MVT::Other, &MemOps[0], MemOps.size());
2090
2091   return Chain;
2092 }
2093
2094 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2095 /// linkage area for the Darwin ABI.
2096 static unsigned
2097 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2098                                      bool isPPC64,
2099                                      bool isVarArg,
2100                                      unsigned CC,
2101                                      const SmallVectorImpl<ISD::OutputArg>
2102                                        &Outs,
2103                                      const SmallVectorImpl<SDValue> &OutVals,
2104                                      unsigned &nAltivecParamsAtEnd) {
2105   // Count how many bytes are to be pushed on the stack, including the linkage
2106   // area, and parameter passing area.  We start with 24/48 bytes, which is
2107   // prereserved space for [SP][CR][LR][3 x unused].
2108   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2109   unsigned NumOps = Outs.size();
2110   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2111
2112   // Add up all the space actually used.
2113   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2114   // they all go in registers, but we must reserve stack space for them for
2115   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2116   // assigned stack space in order, with padding so Altivec parameters are
2117   // 16-byte aligned.
2118   nAltivecParamsAtEnd = 0;
2119   for (unsigned i = 0; i != NumOps; ++i) {
2120     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2121     EVT ArgVT = Outs[i].VT;
2122     // Varargs Altivec parameters are padded to a 16 byte boundary.
2123     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2124         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2125       if (!isVarArg && !isPPC64) {
2126         // Non-varargs Altivec parameters go after all the non-Altivec
2127         // parameters; handle those later so we know how much padding we need.
2128         nAltivecParamsAtEnd++;
2129         continue;
2130       }
2131       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2132       NumBytes = ((NumBytes+15)/16)*16;
2133     }
2134     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2135   }
2136
2137    // Allow for Altivec parameters at the end, if needed.
2138   if (nAltivecParamsAtEnd) {
2139     NumBytes = ((NumBytes+15)/16)*16;
2140     NumBytes += 16*nAltivecParamsAtEnd;
2141   }
2142
2143   // The prolog code of the callee may store up to 8 GPR argument registers to
2144   // the stack, allowing va_start to index over them in memory if its varargs.
2145   // Because we cannot tell if this is needed on the caller side, we have to
2146   // conservatively assume that it is needed.  As such, make sure we have at
2147   // least enough stack space for the caller to store the 8 GPRs.
2148   NumBytes = std::max(NumBytes,
2149                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2150
2151   // Tail call needs the stack to be aligned.
2152   if (CC==CallingConv::Fast && GuaranteedTailCallOpt) {
2153     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2154       getStackAlignment();
2155     unsigned AlignMask = TargetAlign-1;
2156     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2157   }
2158
2159   return NumBytes;
2160 }
2161
2162 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2163 /// adjusted to accommodate the arguments for the tailcall.
2164 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2165                                    unsigned ParamSize) {
2166
2167   if (!isTailCall) return 0;
2168
2169   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2170   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2171   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2172   // Remember only if the new adjustement is bigger.
2173   if (SPDiff < FI->getTailCallSPDelta())
2174     FI->setTailCallSPDelta(SPDiff);
2175
2176   return SPDiff;
2177 }
2178
2179 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2180 /// for tail call optimization. Targets which want to do tail call
2181 /// optimization should implement this function.
2182 bool
2183 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2184                                                      CallingConv::ID CalleeCC,
2185                                                      bool isVarArg,
2186                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2187                                                      SelectionDAG& DAG) const {
2188   if (!GuaranteedTailCallOpt)
2189     return false;
2190
2191   // Variable argument functions are not supported.
2192   if (isVarArg)
2193     return false;
2194
2195   MachineFunction &MF = DAG.getMachineFunction();
2196   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2197   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2198     // Functions containing by val parameters are not supported.
2199     for (unsigned i = 0; i != Ins.size(); i++) {
2200        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2201        if (Flags.isByVal()) return false;
2202     }
2203
2204     // Non PIC/GOT  tail calls are supported.
2205     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2206       return true;
2207
2208     // At the moment we can only do local tail calls (in same module, hidden
2209     // or protected) if we are generating PIC.
2210     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2211       return G->getGlobal()->hasHiddenVisibility()
2212           || G->getGlobal()->hasProtectedVisibility();
2213   }
2214
2215   return false;
2216 }
2217
2218 /// isCallCompatibleAddress - Return the immediate to use if the specified
2219 /// 32-bit value is representable in the immediate field of a BxA instruction.
2220 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2221   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2222   if (!C) return 0;
2223
2224   int Addr = C->getZExtValue();
2225   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2226       (Addr << 6 >> 6) != Addr)
2227     return 0;  // Top 6 bits have to be sext of immediate.
2228
2229   return DAG.getConstant((int)C->getZExtValue() >> 2,
2230                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2231 }
2232
2233 namespace {
2234
2235 struct TailCallArgumentInfo {
2236   SDValue Arg;
2237   SDValue FrameIdxOp;
2238   int       FrameIdx;
2239
2240   TailCallArgumentInfo() : FrameIdx(0) {}
2241 };
2242
2243 }
2244
2245 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2246 static void
2247 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2248                                            SDValue Chain,
2249                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2250                    SmallVector<SDValue, 8> &MemOpChains,
2251                    DebugLoc dl) {
2252   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2253     SDValue Arg = TailCallArgs[i].Arg;
2254     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2255     int FI = TailCallArgs[i].FrameIdx;
2256     // Store relative to framepointer.
2257     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2258                                        MachinePointerInfo::getFixedStack(FI),
2259                                        false, false, 0));
2260   }
2261 }
2262
2263 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2264 /// the appropriate stack slot for the tail call optimized function call.
2265 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2266                                                MachineFunction &MF,
2267                                                SDValue Chain,
2268                                                SDValue OldRetAddr,
2269                                                SDValue OldFP,
2270                                                int SPDiff,
2271                                                bool isPPC64,
2272                                                bool isDarwinABI,
2273                                                DebugLoc dl) {
2274   if (SPDiff) {
2275     // Calculate the new stack slot for the return address.
2276     int SlotSize = isPPC64 ? 8 : 4;
2277     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2278                                                                    isDarwinABI);
2279     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2280                                                           NewRetAddrLoc, true);
2281     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2282     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2283     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2284                          MachinePointerInfo::getFixedStack(NewRetAddr),
2285                          false, false, 0);
2286
2287     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2288     // slot as the FP is never overwritten.
2289     if (isDarwinABI) {
2290       int NewFPLoc =
2291         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2292       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2293                                                           true);
2294       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2295       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2296                            MachinePointerInfo::getFixedStack(NewFPIdx),
2297                            false, false, 0);
2298     }
2299   }
2300   return Chain;
2301 }
2302
2303 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2304 /// the position of the argument.
2305 static void
2306 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2307                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2308                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2309   int Offset = ArgOffset + SPDiff;
2310   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2311   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2312   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2313   SDValue FIN = DAG.getFrameIndex(FI, VT);
2314   TailCallArgumentInfo Info;
2315   Info.Arg = Arg;
2316   Info.FrameIdxOp = FIN;
2317   Info.FrameIdx = FI;
2318   TailCallArguments.push_back(Info);
2319 }
2320
2321 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2322 /// stack slot. Returns the chain as result and the loaded frame pointers in
2323 /// LROpOut/FPOpout. Used when tail calling.
2324 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2325                                                         int SPDiff,
2326                                                         SDValue Chain,
2327                                                         SDValue &LROpOut,
2328                                                         SDValue &FPOpOut,
2329                                                         bool isDarwinABI,
2330                                                         DebugLoc dl) const {
2331   if (SPDiff) {
2332     // Load the LR and FP stack slot for later adjusting.
2333     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2334     LROpOut = getReturnAddrFrameIndex(DAG);
2335     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2336                           false, false, 0);
2337     Chain = SDValue(LROpOut.getNode(), 1);
2338
2339     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2340     // slot as the FP is never overwritten.
2341     if (isDarwinABI) {
2342       FPOpOut = getFramePointerFrameIndex(DAG);
2343       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2344                             false, false, 0);
2345       Chain = SDValue(FPOpOut.getNode(), 1);
2346     }
2347   }
2348   return Chain;
2349 }
2350
2351 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2352 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2353 /// specified by the specific parameter attribute. The copy will be passed as
2354 /// a byval function parameter.
2355 /// Sometimes what we are copying is the end of a larger object, the part that
2356 /// does not fit in registers.
2357 static SDValue
2358 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2359                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2360                           DebugLoc dl) {
2361   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2362   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2363                        false, false, MachinePointerInfo(0),
2364                        MachinePointerInfo(0));
2365 }
2366
2367 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2368 /// tail calls.
2369 static void
2370 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2371                  SDValue Arg, SDValue PtrOff, int SPDiff,
2372                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2373                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2374                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2375                  DebugLoc dl) {
2376   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2377   if (!isTailCall) {
2378     if (isVector) {
2379       SDValue StackPtr;
2380       if (isPPC64)
2381         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2382       else
2383         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2384       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2385                            DAG.getConstant(ArgOffset, PtrVT));
2386     }
2387     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2388                                        MachinePointerInfo(), false, false, 0));
2389   // Calculate and remember argument location.
2390   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2391                                   TailCallArguments);
2392 }
2393
2394 static
2395 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2396                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2397                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2398                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2399   MachineFunction &MF = DAG.getMachineFunction();
2400
2401   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2402   // might overwrite each other in case of tail call optimization.
2403   SmallVector<SDValue, 8> MemOpChains2;
2404   // Do not flag preceding copytoreg stuff together with the following stuff.
2405   InFlag = SDValue();
2406   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2407                                     MemOpChains2, dl);
2408   if (!MemOpChains2.empty())
2409     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2410                         &MemOpChains2[0], MemOpChains2.size());
2411
2412   // Store the return address to the appropriate stack slot.
2413   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2414                                         isPPC64, isDarwinABI, dl);
2415
2416   // Emit callseq_end just before tailcall node.
2417   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2418                              DAG.getIntPtrConstant(0, true), InFlag);
2419   InFlag = Chain.getValue(1);
2420 }
2421
2422 static
2423 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2424                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2425                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2426                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2427                      const PPCSubtarget &PPCSubTarget) {
2428
2429   bool isPPC64 = PPCSubTarget.isPPC64();
2430   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2431
2432   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2433   NodeTys.push_back(MVT::Other);   // Returns a chain
2434   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2435
2436   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2437
2438   bool needIndirectCall = true;
2439   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2440     // If this is an absolute destination address, use the munged value.
2441     Callee = SDValue(Dest, 0);
2442     needIndirectCall = false;
2443   }
2444
2445   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2446     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2447     // Use indirect calls for ALL functions calls in JIT mode, since the
2448     // far-call stubs may be outside relocation limits for a BL instruction.
2449     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2450       unsigned OpFlags = 0;
2451       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2452           (!PPCSubTarget.getTargetTriple().isMacOSX() ||
2453            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2454           (G->getGlobal()->isDeclaration() ||
2455            G->getGlobal()->isWeakForLinker())) {
2456         // PC-relative references to external symbols should go through $stub,
2457         // unless we're building with the leopard linker or later, which
2458         // automatically synthesizes these stubs.
2459         OpFlags = PPCII::MO_DARWIN_STUB;
2460       }
2461
2462       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2463       // every direct call is) turn it into a TargetGlobalAddress /
2464       // TargetExternalSymbol node so that legalize doesn't hack it.
2465       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2466                                           Callee.getValueType(),
2467                                           0, OpFlags);
2468       needIndirectCall = false;
2469     }
2470   }
2471
2472   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2473     unsigned char OpFlags = 0;
2474
2475     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2476         (!PPCSubTarget.getTargetTriple().isMacOSX() ||
2477          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2478       // PC-relative references to external symbols should go through $stub,
2479       // unless we're building with the leopard linker or later, which
2480       // automatically synthesizes these stubs.
2481       OpFlags = PPCII::MO_DARWIN_STUB;
2482     }
2483
2484     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2485                                          OpFlags);
2486     needIndirectCall = false;
2487   }
2488
2489   if (needIndirectCall) {
2490     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2491     // to do the call, we can't use PPCISD::CALL.
2492     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2493
2494     if (isSVR4ABI && isPPC64) {
2495       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2496       // entry point, but to the function descriptor (the function entry point
2497       // address is part of the function descriptor though).
2498       // The function descriptor is a three doubleword structure with the
2499       // following fields: function entry point, TOC base address and
2500       // environment pointer.
2501       // Thus for a call through a function pointer, the following actions need
2502       // to be performed:
2503       //   1. Save the TOC of the caller in the TOC save area of its stack
2504       //      frame (this is done in LowerCall_Darwin()).
2505       //   2. Load the address of the function entry point from the function
2506       //      descriptor.
2507       //   3. Load the TOC of the callee from the function descriptor into r2.
2508       //   4. Load the environment pointer from the function descriptor into
2509       //      r11.
2510       //   5. Branch to the function entry point address.
2511       //   6. On return of the callee, the TOC of the caller needs to be
2512       //      restored (this is done in FinishCall()).
2513       //
2514       // All those operations are flagged together to ensure that no other
2515       // operations can be scheduled in between. E.g. without flagging the
2516       // operations together, a TOC access in the caller could be scheduled
2517       // between the load of the callee TOC and the branch to the callee, which
2518       // results in the TOC access going through the TOC of the callee instead
2519       // of going through the TOC of the caller, which leads to incorrect code.
2520
2521       // Load the address of the function entry point from the function
2522       // descriptor.
2523       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
2524       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2525                                         InFlag.getNode() ? 3 : 2);
2526       Chain = LoadFuncPtr.getValue(1);
2527       InFlag = LoadFuncPtr.getValue(2);
2528
2529       // Load environment pointer into r11.
2530       // Offset of the environment pointer within the function descriptor.
2531       SDValue PtrOff = DAG.getIntPtrConstant(16);
2532
2533       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2534       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2535                                        InFlag);
2536       Chain = LoadEnvPtr.getValue(1);
2537       InFlag = LoadEnvPtr.getValue(2);
2538
2539       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2540                                         InFlag);
2541       Chain = EnvVal.getValue(0);
2542       InFlag = EnvVal.getValue(1);
2543
2544       // Load TOC of the callee into r2. We are using a target-specific load
2545       // with r2 hard coded, because the result of a target-independent load
2546       // would never go directly into r2, since r2 is a reserved register (which
2547       // prevents the register allocator from allocating it), resulting in an
2548       // additional register being allocated and an unnecessary move instruction
2549       // being generated.
2550       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2551       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2552                                        Callee, InFlag);
2553       Chain = LoadTOCPtr.getValue(0);
2554       InFlag = LoadTOCPtr.getValue(1);
2555
2556       MTCTROps[0] = Chain;
2557       MTCTROps[1] = LoadFuncPtr;
2558       MTCTROps[2] = InFlag;
2559     }
2560
2561     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2562                         2 + (InFlag.getNode() != 0));
2563     InFlag = Chain.getValue(1);
2564
2565     NodeTys.clear();
2566     NodeTys.push_back(MVT::Other);
2567     NodeTys.push_back(MVT::Glue);
2568     Ops.push_back(Chain);
2569     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2570     Callee.setNode(0);
2571     // Add CTR register as callee so a bctr can be emitted later.
2572     if (isTailCall)
2573       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
2574   }
2575
2576   // If this is a direct call, pass the chain and the callee.
2577   if (Callee.getNode()) {
2578     Ops.push_back(Chain);
2579     Ops.push_back(Callee);
2580   }
2581   // If this is a tail call add stack pointer delta.
2582   if (isTailCall)
2583     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2584
2585   // Add argument registers to the end of the list so that they are known live
2586   // into the call.
2587   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2588     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2589                                   RegsToPass[i].second.getValueType()));
2590
2591   return CallOpc;
2592 }
2593
2594 SDValue
2595 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2596                                    CallingConv::ID CallConv, bool isVarArg,
2597                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2598                                    DebugLoc dl, SelectionDAG &DAG,
2599                                    SmallVectorImpl<SDValue> &InVals) const {
2600
2601   SmallVector<CCValAssign, 16> RVLocs;
2602   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2603                     getTargetMachine(), RVLocs, *DAG.getContext());
2604   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2605
2606   // Copy all of the result registers out of their specified physreg.
2607   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2608     CCValAssign &VA = RVLocs[i];
2609     EVT VT = VA.getValVT();
2610     assert(VA.isRegLoc() && "Can only return in registers!");
2611     Chain = DAG.getCopyFromReg(Chain, dl,
2612                                VA.getLocReg(), VT, InFlag).getValue(1);
2613     InVals.push_back(Chain.getValue(0));
2614     InFlag = Chain.getValue(2);
2615   }
2616
2617   return Chain;
2618 }
2619
2620 SDValue
2621 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2622                               bool isTailCall, bool isVarArg,
2623                               SelectionDAG &DAG,
2624                               SmallVector<std::pair<unsigned, SDValue>, 8>
2625                                 &RegsToPass,
2626                               SDValue InFlag, SDValue Chain,
2627                               SDValue &Callee,
2628                               int SPDiff, unsigned NumBytes,
2629                               const SmallVectorImpl<ISD::InputArg> &Ins,
2630                               SmallVectorImpl<SDValue> &InVals) const {
2631   std::vector<EVT> NodeTys;
2632   SmallVector<SDValue, 8> Ops;
2633   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2634                                  isTailCall, RegsToPass, Ops, NodeTys,
2635                                  PPCSubTarget);
2636
2637   // When performing tail call optimization the callee pops its arguments off
2638   // the stack. Account for this here so these bytes can be pushed back on in
2639   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2640   int BytesCalleePops =
2641     (CallConv==CallingConv::Fast && GuaranteedTailCallOpt) ? NumBytes : 0;
2642
2643   if (InFlag.getNode())
2644     Ops.push_back(InFlag);
2645
2646   // Emit tail call.
2647   if (isTailCall) {
2648     // If this is the first return lowered for this function, add the regs
2649     // to the liveout set for the function.
2650     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2651       SmallVector<CCValAssign, 16> RVLocs;
2652       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2653                      getTargetMachine(), RVLocs, *DAG.getContext());
2654       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2655       for (unsigned i = 0; i != RVLocs.size(); ++i)
2656         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2657     }
2658
2659     assert(((Callee.getOpcode() == ISD::Register &&
2660              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2661             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2662             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2663             isa<ConstantSDNode>(Callee)) &&
2664     "Expecting an global address, external symbol, absolute value or register");
2665
2666     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2667   }
2668
2669   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2670   InFlag = Chain.getValue(1);
2671
2672   // Add a NOP immediately after the branch instruction when using the 64-bit
2673   // SVR4 ABI. At link time, if caller and callee are in a different module and
2674   // thus have a different TOC, the call will be replaced with a call to a stub
2675   // function which saves the current TOC, loads the TOC of the callee and
2676   // branches to the callee. The NOP will be replaced with a load instruction
2677   // which restores the TOC of the caller from the TOC save slot of the current
2678   // stack frame. If caller and callee belong to the same module (and have the
2679   // same TOC), the NOP will remain unchanged.
2680   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2681     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2682     if (CallOpc == PPCISD::BCTRL_SVR4) {
2683       // This is a call through a function pointer.
2684       // Restore the caller TOC from the save area into R2.
2685       // See PrepareCall() for more information about calls through function
2686       // pointers in the 64-bit SVR4 ABI.
2687       // We are using a target-specific load with r2 hard coded, because the
2688       // result of a target-independent load would never go directly into r2,
2689       // since r2 is a reserved register (which prevents the register allocator
2690       // from allocating it), resulting in an additional register being
2691       // allocated and an unnecessary move instruction being generated.
2692       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2693       InFlag = Chain.getValue(1);
2694     } else {
2695       // Otherwise insert NOP.
2696       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Glue, InFlag);
2697     }
2698   }
2699
2700   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2701                              DAG.getIntPtrConstant(BytesCalleePops, true),
2702                              InFlag);
2703   if (!Ins.empty())
2704     InFlag = Chain.getValue(1);
2705
2706   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2707                          Ins, dl, DAG, InVals);
2708 }
2709
2710 SDValue
2711 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2712                              CallingConv::ID CallConv, bool isVarArg,
2713                              bool &isTailCall,
2714                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2715                              const SmallVectorImpl<SDValue> &OutVals,
2716                              const SmallVectorImpl<ISD::InputArg> &Ins,
2717                              DebugLoc dl, SelectionDAG &DAG,
2718                              SmallVectorImpl<SDValue> &InVals) const {
2719   if (isTailCall)
2720     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2721                                                    Ins, DAG);
2722
2723   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2724     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2725                           isTailCall, Outs, OutVals, Ins,
2726                           dl, DAG, InVals);
2727
2728   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2729                           isTailCall, Outs, OutVals, Ins,
2730                           dl, DAG, InVals);
2731 }
2732
2733 SDValue
2734 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2735                                   CallingConv::ID CallConv, bool isVarArg,
2736                                   bool isTailCall,
2737                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2738                                   const SmallVectorImpl<SDValue> &OutVals,
2739                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2740                                   DebugLoc dl, SelectionDAG &DAG,
2741                                   SmallVectorImpl<SDValue> &InVals) const {
2742   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2743   // of the 32-bit SVR4 ABI stack frame layout.
2744
2745   assert((CallConv == CallingConv::C ||
2746           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2747
2748   unsigned PtrByteSize = 4;
2749
2750   MachineFunction &MF = DAG.getMachineFunction();
2751
2752   // Mark this function as potentially containing a function that contains a
2753   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2754   // and restoring the callers stack pointer in this functions epilog. This is
2755   // done because by tail calling the called function might overwrite the value
2756   // in this function's (MF) stack pointer stack slot 0(SP).
2757   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2758     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2759
2760   // Count how many bytes are to be pushed on the stack, including the linkage
2761   // area, parameter list area and the part of the local variable space which
2762   // contains copies of aggregates which are passed by value.
2763
2764   // Assign locations to all of the outgoing arguments.
2765   SmallVector<CCValAssign, 16> ArgLocs;
2766   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2767                  getTargetMachine(), ArgLocs, *DAG.getContext());
2768
2769   // Reserve space for the linkage area on the stack.
2770   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
2771
2772   if (isVarArg) {
2773     // Handle fixed and variable vector arguments differently.
2774     // Fixed vector arguments go into registers as long as registers are
2775     // available. Variable vector arguments always go into memory.
2776     unsigned NumArgs = Outs.size();
2777
2778     for (unsigned i = 0; i != NumArgs; ++i) {
2779       MVT ArgVT = Outs[i].VT;
2780       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2781       bool Result;
2782
2783       if (Outs[i].IsFixed) {
2784         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2785                              CCInfo);
2786       } else {
2787         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2788                                     ArgFlags, CCInfo);
2789       }
2790
2791       if (Result) {
2792 #ifndef NDEBUG
2793         errs() << "Call operand #" << i << " has unhandled type "
2794              << EVT(ArgVT).getEVTString() << "\n";
2795 #endif
2796         llvm_unreachable(0);
2797       }
2798     }
2799   } else {
2800     // All arguments are treated the same.
2801     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2802   }
2803
2804   // Assign locations to all of the outgoing aggregate by value arguments.
2805   SmallVector<CCValAssign, 16> ByValArgLocs;
2806   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2807                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
2808
2809   // Reserve stack space for the allocations in CCInfo.
2810   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2811
2812   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2813
2814   // Size of the linkage area, parameter list area and the part of the local
2815   // space variable where copies of aggregates which are passed by value are
2816   // stored.
2817   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2818
2819   // Calculate by how many bytes the stack has to be adjusted in case of tail
2820   // call optimization.
2821   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2822
2823   // Adjust the stack pointer for the new arguments...
2824   // These operations are automatically eliminated by the prolog/epilog pass
2825   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2826   SDValue CallSeqStart = Chain;
2827
2828   // Load the return address and frame pointer so it can be moved somewhere else
2829   // later.
2830   SDValue LROp, FPOp;
2831   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2832                                        dl);
2833
2834   // Set up a copy of the stack pointer for use loading and storing any
2835   // arguments that may not fit in the registers available for argument
2836   // passing.
2837   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2838
2839   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2840   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2841   SmallVector<SDValue, 8> MemOpChains;
2842
2843   // Walk the register/memloc assignments, inserting copies/loads.
2844   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2845        i != e;
2846        ++i) {
2847     CCValAssign &VA = ArgLocs[i];
2848     SDValue Arg = OutVals[i];
2849     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2850
2851     if (Flags.isByVal()) {
2852       // Argument is an aggregate which is passed by value, thus we need to
2853       // create a copy of it in the local variable space of the current stack
2854       // frame (which is the stack frame of the caller) and pass the address of
2855       // this copy to the callee.
2856       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2857       CCValAssign &ByValVA = ByValArgLocs[j++];
2858       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2859
2860       // Memory reserved in the local variable space of the callers stack frame.
2861       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2862
2863       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2864       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2865
2866       // Create a copy of the argument in the local area of the current
2867       // stack frame.
2868       SDValue MemcpyCall =
2869         CreateCopyOfByValArgument(Arg, PtrOff,
2870                                   CallSeqStart.getNode()->getOperand(0),
2871                                   Flags, DAG, dl);
2872
2873       // This must go outside the CALLSEQ_START..END.
2874       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2875                            CallSeqStart.getNode()->getOperand(1));
2876       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2877                              NewCallSeqStart.getNode());
2878       Chain = CallSeqStart = NewCallSeqStart;
2879
2880       // Pass the address of the aggregate copy on the stack either in a
2881       // physical register or in the parameter list area of the current stack
2882       // frame to the callee.
2883       Arg = PtrOff;
2884     }
2885
2886     if (VA.isRegLoc()) {
2887       // Put argument in a physical register.
2888       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2889     } else {
2890       // Put argument in the parameter list area of the current stack frame.
2891       assert(VA.isMemLoc());
2892       unsigned LocMemOffset = VA.getLocMemOffset();
2893
2894       if (!isTailCall) {
2895         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2896         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2897
2898         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2899                                            MachinePointerInfo(),
2900                                            false, false, 0));
2901       } else {
2902         // Calculate and remember argument location.
2903         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
2904                                  TailCallArguments);
2905       }
2906     }
2907   }
2908
2909   if (!MemOpChains.empty())
2910     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2911                         &MemOpChains[0], MemOpChains.size());
2912
2913   // Set CR6 to true if this is a vararg call.
2914   if (isVarArg) {
2915     SDValue SetCR(DAG.getMachineNode(PPC::CRSET, dl, MVT::i32), 0);
2916     RegsToPass.push_back(std::make_pair(unsigned(PPC::CR1EQ), SetCR));
2917   }
2918
2919   // Build a sequence of copy-to-reg nodes chained together with token chain
2920   // and flag operands which copy the outgoing args into the appropriate regs.
2921   SDValue InFlag;
2922   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2923     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2924                              RegsToPass[i].second, InFlag);
2925     InFlag = Chain.getValue(1);
2926   }
2927
2928   if (isTailCall)
2929     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
2930                     false, TailCallArguments);
2931
2932   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
2933                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
2934                     Ins, InVals);
2935 }
2936
2937 SDValue
2938 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
2939                                     CallingConv::ID CallConv, bool isVarArg,
2940                                     bool isTailCall,
2941                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2942                                     const SmallVectorImpl<SDValue> &OutVals,
2943                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2944                                     DebugLoc dl, SelectionDAG &DAG,
2945                                     SmallVectorImpl<SDValue> &InVals) const {
2946
2947   unsigned NumOps  = Outs.size();
2948
2949   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2950   bool isPPC64 = PtrVT == MVT::i64;
2951   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2952
2953   MachineFunction &MF = DAG.getMachineFunction();
2954
2955   // Mark this function as potentially containing a function that contains a
2956   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2957   // and restoring the callers stack pointer in this functions epilog. This is
2958   // done because by tail calling the called function might overwrite the value
2959   // in this function's (MF) stack pointer stack slot 0(SP).
2960   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2961     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2962
2963   unsigned nAltivecParamsAtEnd = 0;
2964
2965   // Count how many bytes are to be pushed on the stack, including the linkage
2966   // area, and parameter passing area.  We start with 24/48 bytes, which is
2967   // prereserved space for [SP][CR][LR][3 x unused].
2968   unsigned NumBytes =
2969     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
2970                                          Outs, OutVals,
2971                                          nAltivecParamsAtEnd);
2972
2973   // Calculate by how many bytes the stack has to be adjusted in case of tail
2974   // call optimization.
2975   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2976
2977   // To protect arguments on the stack from being clobbered in a tail call,
2978   // force all the loads to happen before doing any other lowering.
2979   if (isTailCall)
2980     Chain = DAG.getStackArgumentTokenFactor(Chain);
2981
2982   // Adjust the stack pointer for the new arguments...
2983   // These operations are automatically eliminated by the prolog/epilog pass
2984   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2985   SDValue CallSeqStart = Chain;
2986
2987   // Load the return address and frame pointer so it can be move somewhere else
2988   // later.
2989   SDValue LROp, FPOp;
2990   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
2991                                        dl);
2992
2993   // Set up a copy of the stack pointer for use loading and storing any
2994   // arguments that may not fit in the registers available for argument
2995   // passing.
2996   SDValue StackPtr;
2997   if (isPPC64)
2998     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2999   else
3000     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3001
3002   // Figure out which arguments are going to go in registers, and which in
3003   // memory.  Also, if this is a vararg function, floating point operations
3004   // must be stored to our stack, and loaded into integer regs as well, if
3005   // any integer regs are available for argument passing.
3006   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3007   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3008
3009   static const unsigned GPR_32[] = {           // 32-bit registers.
3010     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3011     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3012   };
3013   static const unsigned GPR_64[] = {           // 64-bit registers.
3014     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3015     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3016   };
3017   static const unsigned *FPR = GetFPR();
3018
3019   static const unsigned VR[] = {
3020     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3021     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3022   };
3023   const unsigned NumGPRs = array_lengthof(GPR_32);
3024   const unsigned NumFPRs = 13;
3025   const unsigned NumVRs  = array_lengthof(VR);
3026
3027   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3028
3029   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3030   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3031
3032   SmallVector<SDValue, 8> MemOpChains;
3033   for (unsigned i = 0; i != NumOps; ++i) {
3034     SDValue Arg = OutVals[i];
3035     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3036
3037     // PtrOff will be used to store the current argument to the stack if a
3038     // register cannot be found for it.
3039     SDValue PtrOff;
3040
3041     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3042
3043     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3044
3045     // On PPC64, promote integers to 64-bit values.
3046     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3047       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3048       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3049       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3050     }
3051
3052     // FIXME memcpy is used way more than necessary.  Correctness first.
3053     if (Flags.isByVal()) {
3054       unsigned Size = Flags.getByValSize();
3055       if (Size==1 || Size==2) {
3056         // Very small objects are passed right-justified.
3057         // Everything else is passed left-justified.
3058         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3059         if (GPR_idx != NumGPRs) {
3060           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3061                                         MachinePointerInfo(), VT,
3062                                         false, false, 0);
3063           MemOpChains.push_back(Load.getValue(1));
3064           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3065
3066           ArgOffset += PtrByteSize;
3067         } else {
3068           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3069           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3070           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3071                                 CallSeqStart.getNode()->getOperand(0),
3072                                 Flags, DAG, dl);
3073           // This must go outside the CALLSEQ_START..END.
3074           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3075                                CallSeqStart.getNode()->getOperand(1));
3076           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3077                                  NewCallSeqStart.getNode());
3078           Chain = CallSeqStart = NewCallSeqStart;
3079           ArgOffset += PtrByteSize;
3080         }
3081         continue;
3082       }
3083       // Copy entire object into memory.  There are cases where gcc-generated
3084       // code assumes it is there, even if it could be put entirely into
3085       // registers.  (This is not what the doc says.)
3086       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3087                             CallSeqStart.getNode()->getOperand(0),
3088                             Flags, DAG, dl);
3089       // This must go outside the CALLSEQ_START..END.
3090       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3091                            CallSeqStart.getNode()->getOperand(1));
3092       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3093       Chain = CallSeqStart = NewCallSeqStart;
3094       // And copy the pieces of it that fit into registers.
3095       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3096         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3097         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3098         if (GPR_idx != NumGPRs) {
3099           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3100                                      MachinePointerInfo(),
3101                                      false, false, 0);
3102           MemOpChains.push_back(Load.getValue(1));
3103           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3104           ArgOffset += PtrByteSize;
3105         } else {
3106           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3107           break;
3108         }
3109       }
3110       continue;
3111     }
3112
3113     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3114     default: llvm_unreachable("Unexpected ValueType for argument!");
3115     case MVT::i32:
3116     case MVT::i64:
3117       if (GPR_idx != NumGPRs) {
3118         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3119       } else {
3120         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3121                          isPPC64, isTailCall, false, MemOpChains,
3122                          TailCallArguments, dl);
3123       }
3124       ArgOffset += PtrByteSize;
3125       break;
3126     case MVT::f32:
3127     case MVT::f64:
3128       if (FPR_idx != NumFPRs) {
3129         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3130
3131         if (isVarArg) {
3132           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3133                                        MachinePointerInfo(), false, false, 0);
3134           MemOpChains.push_back(Store);
3135
3136           // Float varargs are always shadowed in available integer registers
3137           if (GPR_idx != NumGPRs) {
3138             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3139                                        MachinePointerInfo(), false, false, 0);
3140             MemOpChains.push_back(Load.getValue(1));
3141             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3142           }
3143           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3144             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3145             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3146             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3147                                        MachinePointerInfo(),
3148                                        false, false, 0);
3149             MemOpChains.push_back(Load.getValue(1));
3150             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3151           }
3152         } else {
3153           // If we have any FPRs remaining, we may also have GPRs remaining.
3154           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3155           // GPRs.
3156           if (GPR_idx != NumGPRs)
3157             ++GPR_idx;
3158           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3159               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3160             ++GPR_idx;
3161         }
3162       } else {
3163         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3164                          isPPC64, isTailCall, false, MemOpChains,
3165                          TailCallArguments, dl);
3166       }
3167       if (isPPC64)
3168         ArgOffset += 8;
3169       else
3170         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3171       break;
3172     case MVT::v4f32:
3173     case MVT::v4i32:
3174     case MVT::v8i16:
3175     case MVT::v16i8:
3176       if (isVarArg) {
3177         // These go aligned on the stack, or in the corresponding R registers
3178         // when within range.  The Darwin PPC ABI doc claims they also go in
3179         // V registers; in fact gcc does this only for arguments that are
3180         // prototyped, not for those that match the ...  We do it for all
3181         // arguments, seems to work.
3182         while (ArgOffset % 16 !=0) {
3183           ArgOffset += PtrByteSize;
3184           if (GPR_idx != NumGPRs)
3185             GPR_idx++;
3186         }
3187         // We could elide this store in the case where the object fits
3188         // entirely in R registers.  Maybe later.
3189         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3190                             DAG.getConstant(ArgOffset, PtrVT));
3191         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3192                                      MachinePointerInfo(), false, false, 0);
3193         MemOpChains.push_back(Store);
3194         if (VR_idx != NumVRs) {
3195           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3196                                      MachinePointerInfo(),
3197                                      false, false, 0);
3198           MemOpChains.push_back(Load.getValue(1));
3199           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3200         }
3201         ArgOffset += 16;
3202         for (unsigned i=0; i<16; i+=PtrByteSize) {
3203           if (GPR_idx == NumGPRs)
3204             break;
3205           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3206                                   DAG.getConstant(i, PtrVT));
3207           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3208                                      false, false, 0);
3209           MemOpChains.push_back(Load.getValue(1));
3210           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3211         }
3212         break;
3213       }
3214
3215       // Non-varargs Altivec params generally go in registers, but have
3216       // stack space allocated at the end.
3217       if (VR_idx != NumVRs) {
3218         // Doesn't have GPR space allocated.
3219         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3220       } else if (nAltivecParamsAtEnd==0) {
3221         // We are emitting Altivec params in order.
3222         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3223                          isPPC64, isTailCall, true, MemOpChains,
3224                          TailCallArguments, dl);
3225         ArgOffset += 16;
3226       }
3227       break;
3228     }
3229   }
3230   // If all Altivec parameters fit in registers, as they usually do,
3231   // they get stack space following the non-Altivec parameters.  We
3232   // don't track this here because nobody below needs it.
3233   // If there are more Altivec parameters than fit in registers emit
3234   // the stores here.
3235   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3236     unsigned j = 0;
3237     // Offset is aligned; skip 1st 12 params which go in V registers.
3238     ArgOffset = ((ArgOffset+15)/16)*16;
3239     ArgOffset += 12*16;
3240     for (unsigned i = 0; i != NumOps; ++i) {
3241       SDValue Arg = OutVals[i];
3242       EVT ArgType = Outs[i].VT;
3243       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3244           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3245         if (++j > NumVRs) {
3246           SDValue PtrOff;
3247           // We are emitting Altivec params in order.
3248           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3249                            isPPC64, isTailCall, true, MemOpChains,
3250                            TailCallArguments, dl);
3251           ArgOffset += 16;
3252         }
3253       }
3254     }
3255   }
3256
3257   if (!MemOpChains.empty())
3258     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3259                         &MemOpChains[0], MemOpChains.size());
3260
3261   // Check if this is an indirect call (MTCTR/BCTRL).
3262   // See PrepareCall() for more information about calls through function
3263   // pointers in the 64-bit SVR4 ABI.
3264   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3265       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3266       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3267       !isBLACompatibleAddress(Callee, DAG)) {
3268     // Load r2 into a virtual register and store it to the TOC save area.
3269     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3270     // TOC save area offset.
3271     SDValue PtrOff = DAG.getIntPtrConstant(40);
3272     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3273     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3274                          false, false, 0);
3275   }
3276
3277   // On Darwin, R12 must contain the address of an indirect callee.  This does
3278   // not mean the MTCTR instruction must use R12; it's easier to model this as
3279   // an extra parameter, so do that.
3280   if (!isTailCall &&
3281       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3282       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3283       !isBLACompatibleAddress(Callee, DAG))
3284     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3285                                                    PPC::R12), Callee));
3286
3287   // Build a sequence of copy-to-reg nodes chained together with token chain
3288   // and flag operands which copy the outgoing args into the appropriate regs.
3289   SDValue InFlag;
3290   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3291     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3292                              RegsToPass[i].second, InFlag);
3293     InFlag = Chain.getValue(1);
3294   }
3295
3296   if (isTailCall)
3297     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3298                     FPOp, true, TailCallArguments);
3299
3300   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3301                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3302                     Ins, InVals);
3303 }
3304
3305 SDValue
3306 PPCTargetLowering::LowerReturn(SDValue Chain,
3307                                CallingConv::ID CallConv, bool isVarArg,
3308                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3309                                const SmallVectorImpl<SDValue> &OutVals,
3310                                DebugLoc dl, SelectionDAG &DAG) const {
3311
3312   SmallVector<CCValAssign, 16> RVLocs;
3313   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3314                  getTargetMachine(), RVLocs, *DAG.getContext());
3315   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3316
3317   // If this is the first return lowered for this function, add the regs to the
3318   // liveout set for the function.
3319   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3320     for (unsigned i = 0; i != RVLocs.size(); ++i)
3321       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3322   }
3323
3324   SDValue Flag;
3325
3326   // Copy the result values into the output registers.
3327   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3328     CCValAssign &VA = RVLocs[i];
3329     assert(VA.isRegLoc() && "Can only return in registers!");
3330     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3331                              OutVals[i], Flag);
3332     Flag = Chain.getValue(1);
3333   }
3334
3335   if (Flag.getNode())
3336     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3337   else
3338     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3339 }
3340
3341 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3342                                    const PPCSubtarget &Subtarget) const {
3343   // When we pop the dynamic allocation we need to restore the SP link.
3344   DebugLoc dl = Op.getDebugLoc();
3345
3346   // Get the corect type for pointers.
3347   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3348
3349   // Construct the stack pointer operand.
3350   bool isPPC64 = Subtarget.isPPC64();
3351   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3352   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3353
3354   // Get the operands for the STACKRESTORE.
3355   SDValue Chain = Op.getOperand(0);
3356   SDValue SaveSP = Op.getOperand(1);
3357
3358   // Load the old link SP.
3359   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3360                                    MachinePointerInfo(),
3361                                    false, false, 0);
3362
3363   // Restore the stack pointer.
3364   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3365
3366   // Store the old link SP.
3367   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3368                       false, false, 0);
3369 }
3370
3371
3372
3373 SDValue
3374 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3375   MachineFunction &MF = DAG.getMachineFunction();
3376   bool isPPC64 = PPCSubTarget.isPPC64();
3377   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3378   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3379
3380   // Get current frame pointer save index.  The users of this index will be
3381   // primarily DYNALLOC instructions.
3382   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3383   int RASI = FI->getReturnAddrSaveIndex();
3384
3385   // If the frame pointer save index hasn't been defined yet.
3386   if (!RASI) {
3387     // Find out what the fix offset of the frame pointer save area.
3388     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
3389     // Allocate the frame index for frame pointer save area.
3390     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3391     // Save the result.
3392     FI->setReturnAddrSaveIndex(RASI);
3393   }
3394   return DAG.getFrameIndex(RASI, PtrVT);
3395 }
3396
3397 SDValue
3398 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3399   MachineFunction &MF = DAG.getMachineFunction();
3400   bool isPPC64 = PPCSubTarget.isPPC64();
3401   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3402   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3403
3404   // Get current frame pointer save index.  The users of this index will be
3405   // primarily DYNALLOC instructions.
3406   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3407   int FPSI = FI->getFramePointerSaveIndex();
3408
3409   // If the frame pointer save index hasn't been defined yet.
3410   if (!FPSI) {
3411     // Find out what the fix offset of the frame pointer save area.
3412     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
3413                                                            isDarwinABI);
3414
3415     // Allocate the frame index for frame pointer save area.
3416     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3417     // Save the result.
3418     FI->setFramePointerSaveIndex(FPSI);
3419   }
3420   return DAG.getFrameIndex(FPSI, PtrVT);
3421 }
3422
3423 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3424                                          SelectionDAG &DAG,
3425                                          const PPCSubtarget &Subtarget) const {
3426   // Get the inputs.
3427   SDValue Chain = Op.getOperand(0);
3428   SDValue Size  = Op.getOperand(1);
3429   DebugLoc dl = Op.getDebugLoc();
3430
3431   // Get the corect type for pointers.
3432   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3433   // Negate the size.
3434   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3435                                   DAG.getConstant(0, PtrVT), Size);
3436   // Construct a node for the frame pointer save index.
3437   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3438   // Build a DYNALLOC node.
3439   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3440   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3441   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3442 }
3443
3444 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3445 /// possible.
3446 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3447   // Not FP? Not a fsel.
3448   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3449       !Op.getOperand(2).getValueType().isFloatingPoint())
3450     return Op;
3451
3452   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3453
3454   // Cannot handle SETEQ/SETNE.
3455   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3456
3457   EVT ResVT = Op.getValueType();
3458   EVT CmpVT = Op.getOperand(0).getValueType();
3459   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3460   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3461   DebugLoc dl = Op.getDebugLoc();
3462
3463   // If the RHS of the comparison is a 0.0, we don't need to do the
3464   // subtraction at all.
3465   if (isFloatingPointZero(RHS))
3466     switch (CC) {
3467     default: break;       // SETUO etc aren't handled by fsel.
3468     case ISD::SETULT:
3469     case ISD::SETLT:
3470       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3471     case ISD::SETOGE:
3472     case ISD::SETGE:
3473       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3474         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3475       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3476     case ISD::SETUGT:
3477     case ISD::SETGT:
3478       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3479     case ISD::SETOLE:
3480     case ISD::SETLE:
3481       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3482         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3483       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3484                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3485     }
3486
3487   SDValue Cmp;
3488   switch (CC) {
3489   default: break;       // SETUO etc aren't handled by fsel.
3490   case ISD::SETULT:
3491   case ISD::SETLT:
3492     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3493     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3494       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3495       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3496   case ISD::SETOGE:
3497   case ISD::SETGE:
3498     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3499     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3500       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3501       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3502   case ISD::SETUGT:
3503   case ISD::SETGT:
3504     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3505     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3506       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3507       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3508   case ISD::SETOLE:
3509   case ISD::SETLE:
3510     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3511     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3512       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3513       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3514   }
3515   return Op;
3516 }
3517
3518 // FIXME: Split this code up when LegalizeDAGTypes lands.
3519 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3520                                            DebugLoc dl) const {
3521   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3522   SDValue Src = Op.getOperand(0);
3523   if (Src.getValueType() == MVT::f32)
3524     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3525
3526   SDValue Tmp;
3527   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3528   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3529   case MVT::i32:
3530     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3531                                                          PPCISD::FCTIDZ,
3532                       dl, MVT::f64, Src);
3533     break;
3534   case MVT::i64:
3535     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3536     break;
3537   }
3538
3539   // Convert the FP value to an int value through memory.
3540   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3541
3542   // Emit a store to the stack slot.
3543   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3544                                MachinePointerInfo(), false, false, 0);
3545
3546   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3547   // add in a bias.
3548   if (Op.getValueType() == MVT::i32)
3549     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3550                         DAG.getConstant(4, FIPtr.getValueType()));
3551   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3552                      false, false, 0);
3553 }
3554
3555 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3556                                            SelectionDAG &DAG) const {
3557   DebugLoc dl = Op.getDebugLoc();
3558   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3559   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3560     return SDValue();
3561
3562   if (Op.getOperand(0).getValueType() == MVT::i64) {
3563     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
3564     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3565     if (Op.getValueType() == MVT::f32)
3566       FP = DAG.getNode(ISD::FP_ROUND, dl,
3567                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3568     return FP;
3569   }
3570
3571   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3572          "Unhandled SINT_TO_FP type in custom expander!");
3573   // Since we only generate this in 64-bit mode, we can take advantage of
3574   // 64-bit registers.  In particular, sign extend the input value into the
3575   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3576   // then lfd it and fcfid it.
3577   MachineFunction &MF = DAG.getMachineFunction();
3578   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3579   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3580   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3581   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3582
3583   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3584                                 Op.getOperand(0));
3585
3586   // STD the extended value into the stack slot.
3587   MachineMemOperand *MMO =
3588     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3589                             MachineMemOperand::MOStore, 8, 8);
3590   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3591   SDValue Store =
3592     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3593                             Ops, 4, MVT::i64, MMO);
3594   // Load the value as a double.
3595   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3596                            false, false, 0);
3597
3598   // FCFID it and return it.
3599   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3600   if (Op.getValueType() == MVT::f32)
3601     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3602   return FP;
3603 }
3604
3605 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3606                                             SelectionDAG &DAG) const {
3607   DebugLoc dl = Op.getDebugLoc();
3608   /*
3609    The rounding mode is in bits 30:31 of FPSR, and has the following
3610    settings:
3611      00 Round to nearest
3612      01 Round to 0
3613      10 Round to +inf
3614      11 Round to -inf
3615
3616   FLT_ROUNDS, on the other hand, expects the following:
3617     -1 Undefined
3618      0 Round to 0
3619      1 Round to nearest
3620      2 Round to +inf
3621      3 Round to -inf
3622
3623   To perform the conversion, we do:
3624     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3625   */
3626
3627   MachineFunction &MF = DAG.getMachineFunction();
3628   EVT VT = Op.getValueType();
3629   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3630   std::vector<EVT> NodeTys;
3631   SDValue MFFSreg, InFlag;
3632
3633   // Save FP Control Word to register
3634   NodeTys.push_back(MVT::f64);    // return register
3635   NodeTys.push_back(MVT::Glue);   // unused in this context
3636   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3637
3638   // Save FP register to stack slot
3639   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3640   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3641   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3642                                StackSlot, MachinePointerInfo(), false, false,0);
3643
3644   // Load FP Control Word from low 32 bits of stack slot.
3645   SDValue Four = DAG.getConstant(4, PtrVT);
3646   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3647   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3648                             false, false, 0);
3649
3650   // Transform as necessary
3651   SDValue CWD1 =
3652     DAG.getNode(ISD::AND, dl, MVT::i32,
3653                 CWD, DAG.getConstant(3, MVT::i32));
3654   SDValue CWD2 =
3655     DAG.getNode(ISD::SRL, dl, MVT::i32,
3656                 DAG.getNode(ISD::AND, dl, MVT::i32,
3657                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3658                                         CWD, DAG.getConstant(3, MVT::i32)),
3659                             DAG.getConstant(3, MVT::i32)),
3660                 DAG.getConstant(1, MVT::i32));
3661
3662   SDValue RetVal =
3663     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3664
3665   return DAG.getNode((VT.getSizeInBits() < 16 ?
3666                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3667 }
3668
3669 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3670   EVT VT = Op.getValueType();
3671   unsigned BitWidth = VT.getSizeInBits();
3672   DebugLoc dl = Op.getDebugLoc();
3673   assert(Op.getNumOperands() == 3 &&
3674          VT == Op.getOperand(1).getValueType() &&
3675          "Unexpected SHL!");
3676
3677   // Expand into a bunch of logical ops.  Note that these ops
3678   // depend on the PPC behavior for oversized shift amounts.
3679   SDValue Lo = Op.getOperand(0);
3680   SDValue Hi = Op.getOperand(1);
3681   SDValue Amt = Op.getOperand(2);
3682   EVT AmtVT = Amt.getValueType();
3683
3684   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3685                              DAG.getConstant(BitWidth, AmtVT), Amt);
3686   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3687   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3688   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3689   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3690                              DAG.getConstant(-BitWidth, AmtVT));
3691   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3692   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3693   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3694   SDValue OutOps[] = { OutLo, OutHi };
3695   return DAG.getMergeValues(OutOps, 2, dl);
3696 }
3697
3698 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3699   EVT VT = Op.getValueType();
3700   DebugLoc dl = Op.getDebugLoc();
3701   unsigned BitWidth = VT.getSizeInBits();
3702   assert(Op.getNumOperands() == 3 &&
3703          VT == Op.getOperand(1).getValueType() &&
3704          "Unexpected SRL!");
3705
3706   // Expand into a bunch of logical ops.  Note that these ops
3707   // depend on the PPC behavior for oversized shift amounts.
3708   SDValue Lo = Op.getOperand(0);
3709   SDValue Hi = Op.getOperand(1);
3710   SDValue Amt = Op.getOperand(2);
3711   EVT AmtVT = Amt.getValueType();
3712
3713   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3714                              DAG.getConstant(BitWidth, AmtVT), Amt);
3715   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3716   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3717   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3718   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3719                              DAG.getConstant(-BitWidth, AmtVT));
3720   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3721   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3722   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3723   SDValue OutOps[] = { OutLo, OutHi };
3724   return DAG.getMergeValues(OutOps, 2, dl);
3725 }
3726
3727 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3728   DebugLoc dl = Op.getDebugLoc();
3729   EVT VT = Op.getValueType();
3730   unsigned BitWidth = VT.getSizeInBits();
3731   assert(Op.getNumOperands() == 3 &&
3732          VT == Op.getOperand(1).getValueType() &&
3733          "Unexpected SRA!");
3734
3735   // Expand into a bunch of logical ops, followed by a select_cc.
3736   SDValue Lo = Op.getOperand(0);
3737   SDValue Hi = Op.getOperand(1);
3738   SDValue Amt = Op.getOperand(2);
3739   EVT AmtVT = Amt.getValueType();
3740
3741   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3742                              DAG.getConstant(BitWidth, AmtVT), Amt);
3743   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3744   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3745   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3746   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3747                              DAG.getConstant(-BitWidth, AmtVT));
3748   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3749   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3750   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3751                                   Tmp4, Tmp6, ISD::SETLE);
3752   SDValue OutOps[] = { OutLo, OutHi };
3753   return DAG.getMergeValues(OutOps, 2, dl);
3754 }
3755
3756 //===----------------------------------------------------------------------===//
3757 // Vector related lowering.
3758 //
3759
3760 /// BuildSplatI - Build a canonical splati of Val with an element size of
3761 /// SplatSize.  Cast the result to VT.
3762 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3763                              SelectionDAG &DAG, DebugLoc dl) {
3764   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3765
3766   static const EVT VTys[] = { // canonical VT to use for each size.
3767     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3768   };
3769
3770   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3771
3772   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3773   if (Val == -1)
3774     SplatSize = 1;
3775
3776   EVT CanonicalVT = VTys[SplatSize-1];
3777
3778   // Build a canonical splat for this value.
3779   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3780   SmallVector<SDValue, 8> Ops;
3781   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3782   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3783                               &Ops[0], Ops.size());
3784   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
3785 }
3786
3787 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3788 /// specified intrinsic ID.
3789 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3790                                 SelectionDAG &DAG, DebugLoc dl,
3791                                 EVT DestVT = MVT::Other) {
3792   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3793   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3794                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3795 }
3796
3797 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3798 /// specified intrinsic ID.
3799 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3800                                 SDValue Op2, SelectionDAG &DAG,
3801                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3802   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3803   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3804                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3805 }
3806
3807
3808 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3809 /// amount.  The result has the specified value type.
3810 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3811                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3812   // Force LHS/RHS to be the right type.
3813   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
3814   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
3815
3816   int Ops[16];
3817   for (unsigned i = 0; i != 16; ++i)
3818     Ops[i] = i + Amt;
3819   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3820   return DAG.getNode(ISD::BITCAST, dl, VT, T);
3821 }
3822
3823 // If this is a case we can't handle, return null and let the default
3824 // expansion code take care of it.  If we CAN select this case, and if it
3825 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3826 // this case more efficiently than a constant pool load, lower it to the
3827 // sequence of ops that should be used.
3828 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3829                                              SelectionDAG &DAG) const {
3830   DebugLoc dl = Op.getDebugLoc();
3831   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3832   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3833
3834   // Check if this is a splat of a constant value.
3835   APInt APSplatBits, APSplatUndef;
3836   unsigned SplatBitSize;
3837   bool HasAnyUndefs;
3838   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3839                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3840     return SDValue();
3841
3842   unsigned SplatBits = APSplatBits.getZExtValue();
3843   unsigned SplatUndef = APSplatUndef.getZExtValue();
3844   unsigned SplatSize = SplatBitSize / 8;
3845
3846   // First, handle single instruction cases.
3847
3848   // All zeros?
3849   if (SplatBits == 0) {
3850     // Canonicalize all zero vectors to be v4i32.
3851     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3852       SDValue Z = DAG.getConstant(0, MVT::i32);
3853       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3854       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
3855     }
3856     return Op;
3857   }
3858
3859   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3860   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3861                     (32-SplatBitSize));
3862   if (SextVal >= -16 && SextVal <= 15)
3863     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3864
3865
3866   // Two instruction sequences.
3867
3868   // If this value is in the range [-32,30] and is even, use:
3869   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3870   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3871     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3872     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3873     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3874   }
3875
3876   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3877   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3878   // for fneg/fabs.
3879   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3880     // Make -1 and vspltisw -1:
3881     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3882
3883     // Make the VSLW intrinsic, computing 0x8000_0000.
3884     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3885                                    OnesV, DAG, dl);
3886
3887     // xor by OnesV to invert it.
3888     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3889     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3890   }
3891
3892   // Check to see if this is a wide variety of vsplti*, binop self cases.
3893   static const signed char SplatCsts[] = {
3894     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3895     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3896   };
3897
3898   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3899     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3900     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3901     int i = SplatCsts[idx];
3902
3903     // Figure out what shift amount will be used by altivec if shifted by i in
3904     // this splat size.
3905     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3906
3907     // vsplti + shl self.
3908     if (SextVal == (i << (int)TypeShiftAmt)) {
3909       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3910       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3911         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3912         Intrinsic::ppc_altivec_vslw
3913       };
3914       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3915       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3916     }
3917
3918     // vsplti + srl self.
3919     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3920       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3921       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3922         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3923         Intrinsic::ppc_altivec_vsrw
3924       };
3925       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3926       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3927     }
3928
3929     // vsplti + sra self.
3930     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3931       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3932       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3933         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3934         Intrinsic::ppc_altivec_vsraw
3935       };
3936       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3937       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3938     }
3939
3940     // vsplti + rol self.
3941     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3942                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3943       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3944       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3945         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3946         Intrinsic::ppc_altivec_vrlw
3947       };
3948       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3949       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
3950     }
3951
3952     // t = vsplti c, result = vsldoi t, t, 1
3953     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
3954       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3955       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3956     }
3957     // t = vsplti c, result = vsldoi t, t, 2
3958     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
3959       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3960       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3961     }
3962     // t = vsplti c, result = vsldoi t, t, 3
3963     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
3964       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3965       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3966     }
3967   }
3968
3969   // Three instruction sequences.
3970
3971   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3972   if (SextVal >= 0 && SextVal <= 31) {
3973     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3974     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3975     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3976     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
3977   }
3978   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3979   if (SextVal >= -31 && SextVal <= 0) {
3980     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3981     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3982     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3983     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
3984   }
3985
3986   return SDValue();
3987 }
3988
3989 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3990 /// the specified operations to build the shuffle.
3991 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3992                                       SDValue RHS, SelectionDAG &DAG,
3993                                       DebugLoc dl) {
3994   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3995   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3996   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3997
3998   enum {
3999     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4000     OP_VMRGHW,
4001     OP_VMRGLW,
4002     OP_VSPLTISW0,
4003     OP_VSPLTISW1,
4004     OP_VSPLTISW2,
4005     OP_VSPLTISW3,
4006     OP_VSLDOI4,
4007     OP_VSLDOI8,
4008     OP_VSLDOI12
4009   };
4010
4011   if (OpNum == OP_COPY) {
4012     if (LHSID == (1*9+2)*9+3) return LHS;
4013     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4014     return RHS;
4015   }
4016
4017   SDValue OpLHS, OpRHS;
4018   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4019   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4020
4021   int ShufIdxs[16];
4022   switch (OpNum) {
4023   default: llvm_unreachable("Unknown i32 permute!");
4024   case OP_VMRGHW:
4025     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4026     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4027     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4028     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4029     break;
4030   case OP_VMRGLW:
4031     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4032     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4033     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4034     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4035     break;
4036   case OP_VSPLTISW0:
4037     for (unsigned i = 0; i != 16; ++i)
4038       ShufIdxs[i] = (i&3)+0;
4039     break;
4040   case OP_VSPLTISW1:
4041     for (unsigned i = 0; i != 16; ++i)
4042       ShufIdxs[i] = (i&3)+4;
4043     break;
4044   case OP_VSPLTISW2:
4045     for (unsigned i = 0; i != 16; ++i)
4046       ShufIdxs[i] = (i&3)+8;
4047     break;
4048   case OP_VSPLTISW3:
4049     for (unsigned i = 0; i != 16; ++i)
4050       ShufIdxs[i] = (i&3)+12;
4051     break;
4052   case OP_VSLDOI4:
4053     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4054   case OP_VSLDOI8:
4055     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4056   case OP_VSLDOI12:
4057     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4058   }
4059   EVT VT = OpLHS.getValueType();
4060   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4061   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4062   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4063   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4064 }
4065
4066 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4067 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4068 /// return the code it can be lowered into.  Worst case, it can always be
4069 /// lowered into a vperm.
4070 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4071                                                SelectionDAG &DAG) const {
4072   DebugLoc dl = Op.getDebugLoc();
4073   SDValue V1 = Op.getOperand(0);
4074   SDValue V2 = Op.getOperand(1);
4075   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4076   EVT VT = Op.getValueType();
4077
4078   // Cases that are handled by instructions that take permute immediates
4079   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4080   // selected by the instruction selector.
4081   if (V2.getOpcode() == ISD::UNDEF) {
4082     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4083         PPC::isSplatShuffleMask(SVOp, 2) ||
4084         PPC::isSplatShuffleMask(SVOp, 4) ||
4085         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4086         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4087         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4088         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4089         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4090         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4091         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4092         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4093         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4094       return Op;
4095     }
4096   }
4097
4098   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4099   // and produce a fixed permutation.  If any of these match, do not lower to
4100   // VPERM.
4101   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4102       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4103       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4104       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4105       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4106       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4107       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4108       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4109       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4110     return Op;
4111
4112   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4113   // perfect shuffle table to emit an optimal matching sequence.
4114   SmallVector<int, 16> PermMask;
4115   SVOp->getMask(PermMask);
4116
4117   unsigned PFIndexes[4];
4118   bool isFourElementShuffle = true;
4119   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4120     unsigned EltNo = 8;   // Start out undef.
4121     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4122       if (PermMask[i*4+j] < 0)
4123         continue;   // Undef, ignore it.
4124
4125       unsigned ByteSource = PermMask[i*4+j];
4126       if ((ByteSource & 3) != j) {
4127         isFourElementShuffle = false;
4128         break;
4129       }
4130
4131       if (EltNo == 8) {
4132         EltNo = ByteSource/4;
4133       } else if (EltNo != ByteSource/4) {
4134         isFourElementShuffle = false;
4135         break;
4136       }
4137     }
4138     PFIndexes[i] = EltNo;
4139   }
4140
4141   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4142   // perfect shuffle vector to determine if it is cost effective to do this as
4143   // discrete instructions, or whether we should use a vperm.
4144   if (isFourElementShuffle) {
4145     // Compute the index in the perfect shuffle table.
4146     unsigned PFTableIndex =
4147       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4148
4149     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4150     unsigned Cost  = (PFEntry >> 30);
4151
4152     // Determining when to avoid vperm is tricky.  Many things affect the cost
4153     // of vperm, particularly how many times the perm mask needs to be computed.
4154     // For example, if the perm mask can be hoisted out of a loop or is already
4155     // used (perhaps because there are multiple permutes with the same shuffle
4156     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4157     // the loop requires an extra register.
4158     //
4159     // As a compromise, we only emit discrete instructions if the shuffle can be
4160     // generated in 3 or fewer operations.  When we have loop information
4161     // available, if this block is within a loop, we should avoid using vperm
4162     // for 3-operation perms and use a constant pool load instead.
4163     if (Cost < 3)
4164       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4165   }
4166
4167   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4168   // vector that will get spilled to the constant pool.
4169   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4170
4171   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4172   // that it is in input element units, not in bytes.  Convert now.
4173   EVT EltVT = V1.getValueType().getVectorElementType();
4174   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4175
4176   SmallVector<SDValue, 16> ResultMask;
4177   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4178     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4179
4180     for (unsigned j = 0; j != BytesPerElement; ++j)
4181       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4182                                            MVT::i32));
4183   }
4184
4185   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4186                                     &ResultMask[0], ResultMask.size());
4187   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4188 }
4189
4190 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4191 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4192 /// information about the intrinsic.
4193 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4194                                   bool &isDot) {
4195   unsigned IntrinsicID =
4196     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4197   CompareOpc = -1;
4198   isDot = false;
4199   switch (IntrinsicID) {
4200   default: return false;
4201     // Comparison predicates.
4202   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4203   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4204   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4205   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4206   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4207   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4208   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4209   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4210   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4211   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4212   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4213   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4214   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4215
4216     // Normal Comparisons.
4217   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4218   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4219   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4220   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4221   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4222   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4223   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4224   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4225   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4226   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4227   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4228   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4229   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4230   }
4231   return true;
4232 }
4233
4234 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4235 /// lower, do it, otherwise return null.
4236 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4237                                                    SelectionDAG &DAG) const {
4238   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4239   // opcode number of the comparison.
4240   DebugLoc dl = Op.getDebugLoc();
4241   int CompareOpc;
4242   bool isDot;
4243   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4244     return SDValue();    // Don't custom lower most intrinsics.
4245
4246   // If this is a non-dot comparison, make the VCMP node and we are done.
4247   if (!isDot) {
4248     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4249                               Op.getOperand(1), Op.getOperand(2),
4250                               DAG.getConstant(CompareOpc, MVT::i32));
4251     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4252   }
4253
4254   // Create the PPCISD altivec 'dot' comparison node.
4255   SDValue Ops[] = {
4256     Op.getOperand(2),  // LHS
4257     Op.getOperand(3),  // RHS
4258     DAG.getConstant(CompareOpc, MVT::i32)
4259   };
4260   std::vector<EVT> VTs;
4261   VTs.push_back(Op.getOperand(2).getValueType());
4262   VTs.push_back(MVT::Glue);
4263   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4264
4265   // Now that we have the comparison, emit a copy from the CR to a GPR.
4266   // This is flagged to the above dot comparison.
4267   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4268                                 DAG.getRegister(PPC::CR6, MVT::i32),
4269                                 CompNode.getValue(1));
4270
4271   // Unpack the result based on how the target uses it.
4272   unsigned BitNo;   // Bit # of CR6.
4273   bool InvertBit;   // Invert result?
4274   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4275   default:  // Can't happen, don't crash on invalid number though.
4276   case 0:   // Return the value of the EQ bit of CR6.
4277     BitNo = 0; InvertBit = false;
4278     break;
4279   case 1:   // Return the inverted value of the EQ bit of CR6.
4280     BitNo = 0; InvertBit = true;
4281     break;
4282   case 2:   // Return the value of the LT bit of CR6.
4283     BitNo = 2; InvertBit = false;
4284     break;
4285   case 3:   // Return the inverted value of the LT bit of CR6.
4286     BitNo = 2; InvertBit = true;
4287     break;
4288   }
4289
4290   // Shift the bit into the low position.
4291   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4292                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4293   // Isolate the bit.
4294   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4295                       DAG.getConstant(1, MVT::i32));
4296
4297   // If we are supposed to, toggle the bit.
4298   if (InvertBit)
4299     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4300                         DAG.getConstant(1, MVT::i32));
4301   return Flags;
4302 }
4303
4304 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4305                                                    SelectionDAG &DAG) const {
4306   DebugLoc dl = Op.getDebugLoc();
4307   // Create a stack slot that is 16-byte aligned.
4308   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4309   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4310   EVT PtrVT = getPointerTy();
4311   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4312
4313   // Store the input value into Value#0 of the stack slot.
4314   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4315                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4316                                false, false, 0);
4317   // Load it out.
4318   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4319                      false, false, 0);
4320 }
4321
4322 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4323   DebugLoc dl = Op.getDebugLoc();
4324   if (Op.getValueType() == MVT::v4i32) {
4325     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4326
4327     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4328     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4329
4330     SDValue RHSSwap =   // = vrlw RHS, 16
4331       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4332
4333     // Shrinkify inputs to v8i16.
4334     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4335     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4336     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4337
4338     // Low parts multiplied together, generating 32-bit results (we ignore the
4339     // top parts).
4340     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4341                                         LHS, RHS, DAG, dl, MVT::v4i32);
4342
4343     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4344                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4345     // Shift the high parts up 16 bits.
4346     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4347                               Neg16, DAG, dl);
4348     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4349   } else if (Op.getValueType() == MVT::v8i16) {
4350     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4351
4352     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4353
4354     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4355                             LHS, RHS, Zero, DAG, dl);
4356   } else if (Op.getValueType() == MVT::v16i8) {
4357     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4358
4359     // Multiply the even 8-bit parts, producing 16-bit sums.
4360     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4361                                            LHS, RHS, DAG, dl, MVT::v8i16);
4362     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
4363
4364     // Multiply the odd 8-bit parts, producing 16-bit sums.
4365     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4366                                           LHS, RHS, DAG, dl, MVT::v8i16);
4367     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
4368
4369     // Merge the results together.
4370     int Ops[16];
4371     for (unsigned i = 0; i != 8; ++i) {
4372       Ops[i*2  ] = 2*i+1;
4373       Ops[i*2+1] = 2*i+1+16;
4374     }
4375     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4376   } else {
4377     llvm_unreachable("Unknown mul to lower!");
4378   }
4379 }
4380
4381 /// LowerOperation - Provide custom lowering hooks for some operations.
4382 ///
4383 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4384   switch (Op.getOpcode()) {
4385   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4386   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4387   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4388   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4389   case ISD::GlobalTLSAddress:   llvm_unreachable("TLS not implemented for PPC");
4390   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4391   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4392   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4393   case ISD::VASTART:
4394     return LowerVASTART(Op, DAG, PPCSubTarget);
4395
4396   case ISD::VAARG:
4397     return LowerVAARG(Op, DAG, PPCSubTarget);
4398
4399   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4400   case ISD::DYNAMIC_STACKALLOC:
4401     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4402
4403   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4404   case ISD::FP_TO_UINT:
4405   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4406                                                        Op.getDebugLoc());
4407   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4408   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4409
4410   // Lower 64-bit shifts.
4411   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4412   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4413   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4414
4415   // Vector-related lowering.
4416   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4417   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4418   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4419   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4420   case ISD::MUL:                return LowerMUL(Op, DAG);
4421
4422   // Frame & Return address.
4423   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4424   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4425   }
4426   return SDValue();
4427 }
4428
4429 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4430                                            SmallVectorImpl<SDValue>&Results,
4431                                            SelectionDAG &DAG) const {
4432   DebugLoc dl = N->getDebugLoc();
4433   switch (N->getOpcode()) {
4434   default:
4435     assert(false && "Do not know how to custom type legalize this operation!");
4436     return;
4437   case ISD::FP_ROUND_INREG: {
4438     assert(N->getValueType(0) == MVT::ppcf128);
4439     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4440     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4441                              MVT::f64, N->getOperand(0),
4442                              DAG.getIntPtrConstant(0));
4443     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4444                              MVT::f64, N->getOperand(0),
4445                              DAG.getIntPtrConstant(1));
4446
4447     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4448     // of the long double, and puts FPSCR back the way it was.  We do not
4449     // actually model FPSCR.
4450     std::vector<EVT> NodeTys;
4451     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4452
4453     NodeTys.push_back(MVT::f64);   // Return register
4454     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
4455     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4456     MFFSreg = Result.getValue(0);
4457     InFlag = Result.getValue(1);
4458
4459     NodeTys.clear();
4460     NodeTys.push_back(MVT::Glue);   // Returns a flag
4461     Ops[0] = DAG.getConstant(31, MVT::i32);
4462     Ops[1] = InFlag;
4463     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4464     InFlag = Result.getValue(0);
4465
4466     NodeTys.clear();
4467     NodeTys.push_back(MVT::Glue);   // Returns a flag
4468     Ops[0] = DAG.getConstant(30, MVT::i32);
4469     Ops[1] = InFlag;
4470     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4471     InFlag = Result.getValue(0);
4472
4473     NodeTys.clear();
4474     NodeTys.push_back(MVT::f64);    // result of add
4475     NodeTys.push_back(MVT::Glue);   // Returns a flag
4476     Ops[0] = Lo;
4477     Ops[1] = Hi;
4478     Ops[2] = InFlag;
4479     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4480     FPreg = Result.getValue(0);
4481     InFlag = Result.getValue(1);
4482
4483     NodeTys.clear();
4484     NodeTys.push_back(MVT::f64);
4485     Ops[0] = DAG.getConstant(1, MVT::i32);
4486     Ops[1] = MFFSreg;
4487     Ops[2] = FPreg;
4488     Ops[3] = InFlag;
4489     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4490     FPreg = Result.getValue(0);
4491
4492     // We know the low half is about to be thrown away, so just use something
4493     // convenient.
4494     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4495                                 FPreg, FPreg));
4496     return;
4497   }
4498   case ISD::FP_TO_SINT:
4499     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4500     return;
4501   }
4502 }
4503
4504
4505 //===----------------------------------------------------------------------===//
4506 //  Other Lowering Code
4507 //===----------------------------------------------------------------------===//
4508
4509 MachineBasicBlock *
4510 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4511                                     bool is64bit, unsigned BinOpcode) const {
4512   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4513   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4514
4515   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4516   MachineFunction *F = BB->getParent();
4517   MachineFunction::iterator It = BB;
4518   ++It;
4519
4520   unsigned dest = MI->getOperand(0).getReg();
4521   unsigned ptrA = MI->getOperand(1).getReg();
4522   unsigned ptrB = MI->getOperand(2).getReg();
4523   unsigned incr = MI->getOperand(3).getReg();
4524   DebugLoc dl = MI->getDebugLoc();
4525
4526   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4527   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4528   F->insert(It, loopMBB);
4529   F->insert(It, exitMBB);
4530   exitMBB->splice(exitMBB->begin(), BB,
4531                   llvm::next(MachineBasicBlock::iterator(MI)),
4532                   BB->end());
4533   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4534
4535   MachineRegisterInfo &RegInfo = F->getRegInfo();
4536   unsigned TmpReg = (!BinOpcode) ? incr :
4537     RegInfo.createVirtualRegister(
4538        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4539                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4540
4541   //  thisMBB:
4542   //   ...
4543   //   fallthrough --> loopMBB
4544   BB->addSuccessor(loopMBB);
4545
4546   //  loopMBB:
4547   //   l[wd]arx dest, ptr
4548   //   add r0, dest, incr
4549   //   st[wd]cx. r0, ptr
4550   //   bne- loopMBB
4551   //   fallthrough --> exitMBB
4552   BB = loopMBB;
4553   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4554     .addReg(ptrA).addReg(ptrB);
4555   if (BinOpcode)
4556     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4557   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4558     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4559   BuildMI(BB, dl, TII->get(PPC::BCC))
4560     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4561   BB->addSuccessor(loopMBB);
4562   BB->addSuccessor(exitMBB);
4563
4564   //  exitMBB:
4565   //   ...
4566   BB = exitMBB;
4567   return BB;
4568 }
4569
4570 MachineBasicBlock *
4571 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4572                                             MachineBasicBlock *BB,
4573                                             bool is8bit,    // operation
4574                                             unsigned BinOpcode) const {
4575   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4576   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4577   // In 64 bit mode we have to use 64 bits for addresses, even though the
4578   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4579   // registers without caring whether they're 32 or 64, but here we're
4580   // doing actual arithmetic on the addresses.
4581   bool is64bit = PPCSubTarget.isPPC64();
4582   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
4583
4584   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4585   MachineFunction *F = BB->getParent();
4586   MachineFunction::iterator It = BB;
4587   ++It;
4588
4589   unsigned dest = MI->getOperand(0).getReg();
4590   unsigned ptrA = MI->getOperand(1).getReg();
4591   unsigned ptrB = MI->getOperand(2).getReg();
4592   unsigned incr = MI->getOperand(3).getReg();
4593   DebugLoc dl = MI->getDebugLoc();
4594
4595   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4596   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4597   F->insert(It, loopMBB);
4598   F->insert(It, exitMBB);
4599   exitMBB->splice(exitMBB->begin(), BB,
4600                   llvm::next(MachineBasicBlock::iterator(MI)),
4601                   BB->end());
4602   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4603
4604   MachineRegisterInfo &RegInfo = F->getRegInfo();
4605   const TargetRegisterClass *RC =
4606     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4607               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4608   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4609   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4610   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4611   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4612   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4613   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4614   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4615   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4616   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4617   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4618   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4619   unsigned Ptr1Reg;
4620   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4621
4622   //  thisMBB:
4623   //   ...
4624   //   fallthrough --> loopMBB
4625   BB->addSuccessor(loopMBB);
4626
4627   // The 4-byte load must be aligned, while a char or short may be
4628   // anywhere in the word.  Hence all this nasty bookkeeping code.
4629   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4630   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4631   //   xori shift, shift1, 24 [16]
4632   //   rlwinm ptr, ptr1, 0, 0, 29
4633   //   slw incr2, incr, shift
4634   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4635   //   slw mask, mask2, shift
4636   //  loopMBB:
4637   //   lwarx tmpDest, ptr
4638   //   add tmp, tmpDest, incr2
4639   //   andc tmp2, tmpDest, mask
4640   //   and tmp3, tmp, mask
4641   //   or tmp4, tmp3, tmp2
4642   //   stwcx. tmp4, ptr
4643   //   bne- loopMBB
4644   //   fallthrough --> exitMBB
4645   //   srw dest, tmpDest, shift
4646   if (ptrA != ZeroReg) {
4647     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4648     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4649       .addReg(ptrA).addReg(ptrB);
4650   } else {
4651     Ptr1Reg = ptrB;
4652   }
4653   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4654       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4655   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4656       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4657   if (is64bit)
4658     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4659       .addReg(Ptr1Reg).addImm(0).addImm(61);
4660   else
4661     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4662       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4663   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4664       .addReg(incr).addReg(ShiftReg);
4665   if (is8bit)
4666     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4667   else {
4668     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4669     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4670   }
4671   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4672       .addReg(Mask2Reg).addReg(ShiftReg);
4673
4674   BB = loopMBB;
4675   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4676     .addReg(ZeroReg).addReg(PtrReg);
4677   if (BinOpcode)
4678     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4679       .addReg(Incr2Reg).addReg(TmpDestReg);
4680   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4681     .addReg(TmpDestReg).addReg(MaskReg);
4682   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4683     .addReg(TmpReg).addReg(MaskReg);
4684   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4685     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4686   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4687     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
4688   BuildMI(BB, dl, TII->get(PPC::BCC))
4689     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4690   BB->addSuccessor(loopMBB);
4691   BB->addSuccessor(exitMBB);
4692
4693   //  exitMBB:
4694   //   ...
4695   BB = exitMBB;
4696   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
4697     .addReg(ShiftReg);
4698   return BB;
4699 }
4700
4701 MachineBasicBlock *
4702 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4703                                                MachineBasicBlock *BB) const {
4704   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4705
4706   // To "insert" these instructions we actually have to insert their
4707   // control-flow patterns.
4708   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4709   MachineFunction::iterator It = BB;
4710   ++It;
4711
4712   MachineFunction *F = BB->getParent();
4713
4714   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4715       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4716       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4717       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4718       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4719
4720     // The incoming instruction knows the destination vreg to set, the
4721     // condition code register to branch on, the true/false values to
4722     // select between, and a branch opcode to use.
4723
4724     //  thisMBB:
4725     //  ...
4726     //   TrueVal = ...
4727     //   cmpTY ccX, r1, r2
4728     //   bCC copy1MBB
4729     //   fallthrough --> copy0MBB
4730     MachineBasicBlock *thisMBB = BB;
4731     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4732     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4733     unsigned SelectPred = MI->getOperand(4).getImm();
4734     DebugLoc dl = MI->getDebugLoc();
4735     F->insert(It, copy0MBB);
4736     F->insert(It, sinkMBB);
4737
4738     // Transfer the remainder of BB and its successor edges to sinkMBB.
4739     sinkMBB->splice(sinkMBB->begin(), BB,
4740                     llvm::next(MachineBasicBlock::iterator(MI)),
4741                     BB->end());
4742     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4743
4744     // Next, add the true and fallthrough blocks as its successors.
4745     BB->addSuccessor(copy0MBB);
4746     BB->addSuccessor(sinkMBB);
4747
4748     BuildMI(BB, dl, TII->get(PPC::BCC))
4749       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4750
4751     //  copy0MBB:
4752     //   %FalseValue = ...
4753     //   # fallthrough to sinkMBB
4754     BB = copy0MBB;
4755
4756     // Update machine-CFG edges
4757     BB->addSuccessor(sinkMBB);
4758
4759     //  sinkMBB:
4760     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4761     //  ...
4762     BB = sinkMBB;
4763     BuildMI(*BB, BB->begin(), dl,
4764             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4765       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4766       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4767   }
4768   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4769     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4770   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4771     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4772   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4773     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4774   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4775     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4776
4777   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4778     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4779   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4780     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4781   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4782     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4783   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4784     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4785
4786   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4787     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4788   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4789     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4790   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4791     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4792   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4793     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4794
4795   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4796     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4797   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4798     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4799   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4800     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4801   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4802     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4803
4804   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4805     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4806   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4807     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4808   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4809     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4810   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4811     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4812
4813   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4814     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4815   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4816     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4817   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4818     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4819   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4820     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4821
4822   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4823     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4824   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4825     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4826   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4827     BB = EmitAtomicBinary(MI, BB, false, 0);
4828   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4829     BB = EmitAtomicBinary(MI, BB, true, 0);
4830
4831   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4832            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4833     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4834
4835     unsigned dest   = MI->getOperand(0).getReg();
4836     unsigned ptrA   = MI->getOperand(1).getReg();
4837     unsigned ptrB   = MI->getOperand(2).getReg();
4838     unsigned oldval = MI->getOperand(3).getReg();
4839     unsigned newval = MI->getOperand(4).getReg();
4840     DebugLoc dl     = MI->getDebugLoc();
4841
4842     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4843     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4844     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4845     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4846     F->insert(It, loop1MBB);
4847     F->insert(It, loop2MBB);
4848     F->insert(It, midMBB);
4849     F->insert(It, exitMBB);
4850     exitMBB->splice(exitMBB->begin(), BB,
4851                     llvm::next(MachineBasicBlock::iterator(MI)),
4852                     BB->end());
4853     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4854
4855     //  thisMBB:
4856     //   ...
4857     //   fallthrough --> loopMBB
4858     BB->addSuccessor(loop1MBB);
4859
4860     // loop1MBB:
4861     //   l[wd]arx dest, ptr
4862     //   cmp[wd] dest, oldval
4863     //   bne- midMBB
4864     // loop2MBB:
4865     //   st[wd]cx. newval, ptr
4866     //   bne- loopMBB
4867     //   b exitBB
4868     // midMBB:
4869     //   st[wd]cx. dest, ptr
4870     // exitBB:
4871     BB = loop1MBB;
4872     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4873       .addReg(ptrA).addReg(ptrB);
4874     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4875       .addReg(oldval).addReg(dest);
4876     BuildMI(BB, dl, TII->get(PPC::BCC))
4877       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4878     BB->addSuccessor(loop2MBB);
4879     BB->addSuccessor(midMBB);
4880
4881     BB = loop2MBB;
4882     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4883       .addReg(newval).addReg(ptrA).addReg(ptrB);
4884     BuildMI(BB, dl, TII->get(PPC::BCC))
4885       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4886     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4887     BB->addSuccessor(loop1MBB);
4888     BB->addSuccessor(exitMBB);
4889
4890     BB = midMBB;
4891     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4892       .addReg(dest).addReg(ptrA).addReg(ptrB);
4893     BB->addSuccessor(exitMBB);
4894
4895     //  exitMBB:
4896     //   ...
4897     BB = exitMBB;
4898   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4899              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4900     // We must use 64-bit registers for addresses when targeting 64-bit,
4901     // since we're actually doing arithmetic on them.  Other registers
4902     // can be 32-bit.
4903     bool is64bit = PPCSubTarget.isPPC64();
4904     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4905
4906     unsigned dest   = MI->getOperand(0).getReg();
4907     unsigned ptrA   = MI->getOperand(1).getReg();
4908     unsigned ptrB   = MI->getOperand(2).getReg();
4909     unsigned oldval = MI->getOperand(3).getReg();
4910     unsigned newval = MI->getOperand(4).getReg();
4911     DebugLoc dl     = MI->getDebugLoc();
4912
4913     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4914     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4915     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4916     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4917     F->insert(It, loop1MBB);
4918     F->insert(It, loop2MBB);
4919     F->insert(It, midMBB);
4920     F->insert(It, exitMBB);
4921     exitMBB->splice(exitMBB->begin(), BB,
4922                     llvm::next(MachineBasicBlock::iterator(MI)),
4923                     BB->end());
4924     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4925
4926     MachineRegisterInfo &RegInfo = F->getRegInfo();
4927     const TargetRegisterClass *RC =
4928       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4929                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4930     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4931     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4932     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4933     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4934     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4935     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4936     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4937     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4938     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4939     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4940     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4941     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4942     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4943     unsigned Ptr1Reg;
4944     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4945     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
4946     //  thisMBB:
4947     //   ...
4948     //   fallthrough --> loopMBB
4949     BB->addSuccessor(loop1MBB);
4950
4951     // The 4-byte load must be aligned, while a char or short may be
4952     // anywhere in the word.  Hence all this nasty bookkeeping code.
4953     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4954     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4955     //   xori shift, shift1, 24 [16]
4956     //   rlwinm ptr, ptr1, 0, 0, 29
4957     //   slw newval2, newval, shift
4958     //   slw oldval2, oldval,shift
4959     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4960     //   slw mask, mask2, shift
4961     //   and newval3, newval2, mask
4962     //   and oldval3, oldval2, mask
4963     // loop1MBB:
4964     //   lwarx tmpDest, ptr
4965     //   and tmp, tmpDest, mask
4966     //   cmpw tmp, oldval3
4967     //   bne- midMBB
4968     // loop2MBB:
4969     //   andc tmp2, tmpDest, mask
4970     //   or tmp4, tmp2, newval3
4971     //   stwcx. tmp4, ptr
4972     //   bne- loop1MBB
4973     //   b exitBB
4974     // midMBB:
4975     //   stwcx. tmpDest, ptr
4976     // exitBB:
4977     //   srw dest, tmpDest, shift
4978     if (ptrA != ZeroReg) {
4979       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4980       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4981         .addReg(ptrA).addReg(ptrB);
4982     } else {
4983       Ptr1Reg = ptrB;
4984     }
4985     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4986         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4987     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4988         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4989     if (is64bit)
4990       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4991         .addReg(Ptr1Reg).addImm(0).addImm(61);
4992     else
4993       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4994         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4995     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
4996         .addReg(newval).addReg(ShiftReg);
4997     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
4998         .addReg(oldval).addReg(ShiftReg);
4999     if (is8bit)
5000       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5001     else {
5002       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5003       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5004         .addReg(Mask3Reg).addImm(65535);
5005     }
5006     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5007         .addReg(Mask2Reg).addReg(ShiftReg);
5008     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5009         .addReg(NewVal2Reg).addReg(MaskReg);
5010     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5011         .addReg(OldVal2Reg).addReg(MaskReg);
5012
5013     BB = loop1MBB;
5014     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5015         .addReg(ZeroReg).addReg(PtrReg);
5016     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5017         .addReg(TmpDestReg).addReg(MaskReg);
5018     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5019         .addReg(TmpReg).addReg(OldVal3Reg);
5020     BuildMI(BB, dl, TII->get(PPC::BCC))
5021         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5022     BB->addSuccessor(loop2MBB);
5023     BB->addSuccessor(midMBB);
5024
5025     BB = loop2MBB;
5026     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5027         .addReg(TmpDestReg).addReg(MaskReg);
5028     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5029         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5030     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5031         .addReg(ZeroReg).addReg(PtrReg);
5032     BuildMI(BB, dl, TII->get(PPC::BCC))
5033       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5034     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5035     BB->addSuccessor(loop1MBB);
5036     BB->addSuccessor(exitMBB);
5037
5038     BB = midMBB;
5039     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5040       .addReg(ZeroReg).addReg(PtrReg);
5041     BB->addSuccessor(exitMBB);
5042
5043     //  exitMBB:
5044     //   ...
5045     BB = exitMBB;
5046     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5047       .addReg(ShiftReg);
5048   } else {
5049     llvm_unreachable("Unexpected instr type to insert");
5050   }
5051
5052   MI->eraseFromParent();   // The pseudo instruction is gone now.
5053   return BB;
5054 }
5055
5056 //===----------------------------------------------------------------------===//
5057 // Target Optimization Hooks
5058 //===----------------------------------------------------------------------===//
5059
5060 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5061                                              DAGCombinerInfo &DCI) const {
5062   const TargetMachine &TM = getTargetMachine();
5063   SelectionDAG &DAG = DCI.DAG;
5064   DebugLoc dl = N->getDebugLoc();
5065   switch (N->getOpcode()) {
5066   default: break;
5067   case PPCISD::SHL:
5068     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5069       if (C->isNullValue())   // 0 << V -> 0.
5070         return N->getOperand(0);
5071     }
5072     break;
5073   case PPCISD::SRL:
5074     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5075       if (C->isNullValue())   // 0 >>u V -> 0.
5076         return N->getOperand(0);
5077     }
5078     break;
5079   case PPCISD::SRA:
5080     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5081       if (C->isNullValue() ||   //  0 >>s V -> 0.
5082           C->isAllOnesValue())    // -1 >>s V -> -1.
5083         return N->getOperand(0);
5084     }
5085     break;
5086
5087   case ISD::SINT_TO_FP:
5088     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5089       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5090         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5091         // We allow the src/dst to be either f32/f64, but the intermediate
5092         // type must be i64.
5093         if (N->getOperand(0).getValueType() == MVT::i64 &&
5094             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5095           SDValue Val = N->getOperand(0).getOperand(0);
5096           if (Val.getValueType() == MVT::f32) {
5097             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5098             DCI.AddToWorklist(Val.getNode());
5099           }
5100
5101           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5102           DCI.AddToWorklist(Val.getNode());
5103           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5104           DCI.AddToWorklist(Val.getNode());
5105           if (N->getValueType(0) == MVT::f32) {
5106             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5107                               DAG.getIntPtrConstant(0));
5108             DCI.AddToWorklist(Val.getNode());
5109           }
5110           return Val;
5111         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5112           // If the intermediate type is i32, we can avoid the load/store here
5113           // too.
5114         }
5115       }
5116     }
5117     break;
5118   case ISD::STORE:
5119     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5120     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5121         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5122         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5123         N->getOperand(1).getValueType() == MVT::i32 &&
5124         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5125       SDValue Val = N->getOperand(1).getOperand(0);
5126       if (Val.getValueType() == MVT::f32) {
5127         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5128         DCI.AddToWorklist(Val.getNode());
5129       }
5130       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5131       DCI.AddToWorklist(Val.getNode());
5132
5133       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5134                         N->getOperand(2), N->getOperand(3));
5135       DCI.AddToWorklist(Val.getNode());
5136       return Val;
5137     }
5138
5139     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5140     if (cast<StoreSDNode>(N)->isUnindexed() &&
5141         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5142         N->getOperand(1).getNode()->hasOneUse() &&
5143         (N->getOperand(1).getValueType() == MVT::i32 ||
5144          N->getOperand(1).getValueType() == MVT::i16)) {
5145       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5146       // Do an any-extend to 32-bits if this is a half-word input.
5147       if (BSwapOp.getValueType() == MVT::i16)
5148         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5149
5150       SDValue Ops[] = {
5151         N->getOperand(0), BSwapOp, N->getOperand(2),
5152         DAG.getValueType(N->getOperand(1).getValueType())
5153       };
5154       return
5155         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5156                                 Ops, array_lengthof(Ops),
5157                                 cast<StoreSDNode>(N)->getMemoryVT(),
5158                                 cast<StoreSDNode>(N)->getMemOperand());
5159     }
5160     break;
5161   case ISD::BSWAP:
5162     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5163     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5164         N->getOperand(0).hasOneUse() &&
5165         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5166       SDValue Load = N->getOperand(0);
5167       LoadSDNode *LD = cast<LoadSDNode>(Load);
5168       // Create the byte-swapping load.
5169       SDValue Ops[] = {
5170         LD->getChain(),    // Chain
5171         LD->getBasePtr(),  // Ptr
5172         DAG.getValueType(N->getValueType(0)) // VT
5173       };
5174       SDValue BSLoad =
5175         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5176                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5177                                 LD->getMemoryVT(), LD->getMemOperand());
5178
5179       // If this is an i16 load, insert the truncate.
5180       SDValue ResVal = BSLoad;
5181       if (N->getValueType(0) == MVT::i16)
5182         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5183
5184       // First, combine the bswap away.  This makes the value produced by the
5185       // load dead.
5186       DCI.CombineTo(N, ResVal);
5187
5188       // Next, combine the load away, we give it a bogus result value but a real
5189       // chain result.  The result value is dead because the bswap is dead.
5190       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5191
5192       // Return N so it doesn't get rechecked!
5193       return SDValue(N, 0);
5194     }
5195
5196     break;
5197   case PPCISD::VCMP: {
5198     // If a VCMPo node already exists with exactly the same operands as this
5199     // node, use its result instead of this node (VCMPo computes both a CR6 and
5200     // a normal output).
5201     //
5202     if (!N->getOperand(0).hasOneUse() &&
5203         !N->getOperand(1).hasOneUse() &&
5204         !N->getOperand(2).hasOneUse()) {
5205
5206       // Scan all of the users of the LHS, looking for VCMPo's that match.
5207       SDNode *VCMPoNode = 0;
5208
5209       SDNode *LHSN = N->getOperand(0).getNode();
5210       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5211            UI != E; ++UI)
5212         if (UI->getOpcode() == PPCISD::VCMPo &&
5213             UI->getOperand(1) == N->getOperand(1) &&
5214             UI->getOperand(2) == N->getOperand(2) &&
5215             UI->getOperand(0) == N->getOperand(0)) {
5216           VCMPoNode = *UI;
5217           break;
5218         }
5219
5220       // If there is no VCMPo node, or if the flag value has a single use, don't
5221       // transform this.
5222       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5223         break;
5224
5225       // Look at the (necessarily single) use of the flag value.  If it has a
5226       // chain, this transformation is more complex.  Note that multiple things
5227       // could use the value result, which we should ignore.
5228       SDNode *FlagUser = 0;
5229       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5230            FlagUser == 0; ++UI) {
5231         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5232         SDNode *User = *UI;
5233         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5234           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5235             FlagUser = User;
5236             break;
5237           }
5238         }
5239       }
5240
5241       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5242       // give up for right now.
5243       if (FlagUser->getOpcode() == PPCISD::MFCR)
5244         return SDValue(VCMPoNode, 0);
5245     }
5246     break;
5247   }
5248   case ISD::BR_CC: {
5249     // If this is a branch on an altivec predicate comparison, lower this so
5250     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5251     // lowering is done pre-legalize, because the legalizer lowers the predicate
5252     // compare down to code that is difficult to reassemble.
5253     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5254     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5255     int CompareOpc;
5256     bool isDot;
5257
5258     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5259         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5260         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5261       assert(isDot && "Can't compare against a vector result!");
5262
5263       // If this is a comparison against something other than 0/1, then we know
5264       // that the condition is never/always true.
5265       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5266       if (Val != 0 && Val != 1) {
5267         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5268           return N->getOperand(0);
5269         // Always !=, turn it into an unconditional branch.
5270         return DAG.getNode(ISD::BR, dl, MVT::Other,
5271                            N->getOperand(0), N->getOperand(4));
5272       }
5273
5274       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5275
5276       // Create the PPCISD altivec 'dot' comparison node.
5277       std::vector<EVT> VTs;
5278       SDValue Ops[] = {
5279         LHS.getOperand(2),  // LHS of compare
5280         LHS.getOperand(3),  // RHS of compare
5281         DAG.getConstant(CompareOpc, MVT::i32)
5282       };
5283       VTs.push_back(LHS.getOperand(2).getValueType());
5284       VTs.push_back(MVT::Glue);
5285       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5286
5287       // Unpack the result based on how the target uses it.
5288       PPC::Predicate CompOpc;
5289       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5290       default:  // Can't happen, don't crash on invalid number though.
5291       case 0:   // Branch on the value of the EQ bit of CR6.
5292         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5293         break;
5294       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5295         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5296         break;
5297       case 2:   // Branch on the value of the LT bit of CR6.
5298         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5299         break;
5300       case 3:   // Branch on the inverted value of the LT bit of CR6.
5301         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5302         break;
5303       }
5304
5305       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5306                          DAG.getConstant(CompOpc, MVT::i32),
5307                          DAG.getRegister(PPC::CR6, MVT::i32),
5308                          N->getOperand(4), CompNode.getValue(1));
5309     }
5310     break;
5311   }
5312   }
5313
5314   return SDValue();
5315 }
5316
5317 //===----------------------------------------------------------------------===//
5318 // Inline Assembly Support
5319 //===----------------------------------------------------------------------===//
5320
5321 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5322                                                        const APInt &Mask,
5323                                                        APInt &KnownZero,
5324                                                        APInt &KnownOne,
5325                                                        const SelectionDAG &DAG,
5326                                                        unsigned Depth) const {
5327   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5328   switch (Op.getOpcode()) {
5329   default: break;
5330   case PPCISD::LBRX: {
5331     // lhbrx is known to have the top bits cleared out.
5332     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5333       KnownZero = 0xFFFF0000;
5334     break;
5335   }
5336   case ISD::INTRINSIC_WO_CHAIN: {
5337     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5338     default: break;
5339     case Intrinsic::ppc_altivec_vcmpbfp_p:
5340     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5341     case Intrinsic::ppc_altivec_vcmpequb_p:
5342     case Intrinsic::ppc_altivec_vcmpequh_p:
5343     case Intrinsic::ppc_altivec_vcmpequw_p:
5344     case Intrinsic::ppc_altivec_vcmpgefp_p:
5345     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5346     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5347     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5348     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5349     case Intrinsic::ppc_altivec_vcmpgtub_p:
5350     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5351     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5352       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5353       break;
5354     }
5355   }
5356   }
5357 }
5358
5359
5360 /// getConstraintType - Given a constraint, return the type of
5361 /// constraint it is for this target.
5362 PPCTargetLowering::ConstraintType
5363 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5364   if (Constraint.size() == 1) {
5365     switch (Constraint[0]) {
5366     default: break;
5367     case 'b':
5368     case 'r':
5369     case 'f':
5370     case 'v':
5371     case 'y':
5372       return C_RegisterClass;
5373     }
5374   }
5375   return TargetLowering::getConstraintType(Constraint);
5376 }
5377
5378 /// Examine constraint type and operand type and determine a weight value.
5379 /// This object must already have been set up with the operand type
5380 /// and the current alternative constraint selected.
5381 TargetLowering::ConstraintWeight
5382 PPCTargetLowering::getSingleConstraintMatchWeight(
5383     AsmOperandInfo &info, const char *constraint) const {
5384   ConstraintWeight weight = CW_Invalid;
5385   Value *CallOperandVal = info.CallOperandVal;
5386     // If we don't have a value, we can't do a match,
5387     // but allow it at the lowest weight.
5388   if (CallOperandVal == NULL)
5389     return CW_Default;
5390   const Type *type = CallOperandVal->getType();
5391   // Look at the constraint type.
5392   switch (*constraint) {
5393   default:
5394     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5395     break;
5396   case 'b':
5397     if (type->isIntegerTy())
5398       weight = CW_Register;
5399     break;
5400   case 'f':
5401     if (type->isFloatTy())
5402       weight = CW_Register;
5403     break;
5404   case 'd':
5405     if (type->isDoubleTy())
5406       weight = CW_Register;
5407     break;
5408   case 'v':
5409     if (type->isVectorTy())
5410       weight = CW_Register;
5411     break;
5412   case 'y':
5413     weight = CW_Register;
5414     break;
5415   }
5416   return weight;
5417 }
5418
5419 std::pair<unsigned, const TargetRegisterClass*>
5420 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5421                                                 EVT VT) const {
5422   if (Constraint.size() == 1) {
5423     // GCC RS6000 Constraint Letters
5424     switch (Constraint[0]) {
5425     case 'b':   // R1-R31
5426     case 'r':   // R0-R31
5427       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5428         return std::make_pair(0U, PPC::G8RCRegisterClass);
5429       return std::make_pair(0U, PPC::GPRCRegisterClass);
5430     case 'f':
5431       if (VT == MVT::f32)
5432         return std::make_pair(0U, PPC::F4RCRegisterClass);
5433       else if (VT == MVT::f64)
5434         return std::make_pair(0U, PPC::F8RCRegisterClass);
5435       break;
5436     case 'v':
5437       return std::make_pair(0U, PPC::VRRCRegisterClass);
5438     case 'y':   // crrc
5439       return std::make_pair(0U, PPC::CRRCRegisterClass);
5440     }
5441   }
5442
5443   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5444 }
5445
5446
5447 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5448 /// vector.  If it is invalid, don't add anything to Ops.
5449 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5450                                                      std::string &Constraint,
5451                                                      std::vector<SDValue>&Ops,
5452                                                      SelectionDAG &DAG) const {
5453   SDValue Result(0,0);
5454
5455   // Only support length 1 constraints.
5456   if (Constraint.length() > 1) return;
5457
5458   char Letter = Constraint[0];
5459   switch (Letter) {
5460   default: break;
5461   case 'I':
5462   case 'J':
5463   case 'K':
5464   case 'L':
5465   case 'M':
5466   case 'N':
5467   case 'O':
5468   case 'P': {
5469     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5470     if (!CST) return; // Must be an immediate to match.
5471     unsigned Value = CST->getZExtValue();
5472     switch (Letter) {
5473     default: llvm_unreachable("Unknown constraint letter!");
5474     case 'I':  // "I" is a signed 16-bit constant.
5475       if ((short)Value == (int)Value)
5476         Result = DAG.getTargetConstant(Value, Op.getValueType());
5477       break;
5478     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5479     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5480       if ((short)Value == 0)
5481         Result = DAG.getTargetConstant(Value, Op.getValueType());
5482       break;
5483     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5484       if ((Value >> 16) == 0)
5485         Result = DAG.getTargetConstant(Value, Op.getValueType());
5486       break;
5487     case 'M':  // "M" is a constant that is greater than 31.
5488       if (Value > 31)
5489         Result = DAG.getTargetConstant(Value, Op.getValueType());
5490       break;
5491     case 'N':  // "N" is a positive constant that is an exact power of two.
5492       if ((int)Value > 0 && isPowerOf2_32(Value))
5493         Result = DAG.getTargetConstant(Value, Op.getValueType());
5494       break;
5495     case 'O':  // "O" is the constant zero.
5496       if (Value == 0)
5497         Result = DAG.getTargetConstant(Value, Op.getValueType());
5498       break;
5499     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5500       if ((short)-Value == (int)-Value)
5501         Result = DAG.getTargetConstant(Value, Op.getValueType());
5502       break;
5503     }
5504     break;
5505   }
5506   }
5507
5508   if (Result.getNode()) {
5509     Ops.push_back(Result);
5510     return;
5511   }
5512
5513   // Handle standard constraint letters.
5514   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5515 }
5516
5517 // isLegalAddressingMode - Return true if the addressing mode represented
5518 // by AM is legal for this target, for a load/store of the specified type.
5519 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5520                                               const Type *Ty) const {
5521   // FIXME: PPC does not allow r+i addressing modes for vectors!
5522
5523   // PPC allows a sign-extended 16-bit immediate field.
5524   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5525     return false;
5526
5527   // No global is ever allowed as a base.
5528   if (AM.BaseGV)
5529     return false;
5530
5531   // PPC only support r+r,
5532   switch (AM.Scale) {
5533   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5534     break;
5535   case 1:
5536     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5537       return false;
5538     // Otherwise we have r+r or r+i.
5539     break;
5540   case 2:
5541     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5542       return false;
5543     // Allow 2*r as r+r.
5544     break;
5545   default:
5546     // No other scales are supported.
5547     return false;
5548   }
5549
5550   return true;
5551 }
5552
5553 /// isLegalAddressImmediate - Return true if the integer value can be used
5554 /// as the offset of the target addressing mode for load / store of the
5555 /// given type.
5556 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
5557   // PPC allows a sign-extended 16-bit immediate field.
5558   return (V > -(1 << 16) && V < (1 << 16)-1);
5559 }
5560
5561 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5562   return false;
5563 }
5564
5565 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5566                                            SelectionDAG &DAG) const {
5567   MachineFunction &MF = DAG.getMachineFunction();
5568   MachineFrameInfo *MFI = MF.getFrameInfo();
5569   MFI->setReturnAddressIsTaken(true);
5570
5571   DebugLoc dl = Op.getDebugLoc();
5572   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5573
5574   // Make sure the function does not optimize away the store of the RA to
5575   // the stack.
5576   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5577   FuncInfo->setLRStoreRequired();
5578   bool isPPC64 = PPCSubTarget.isPPC64();
5579   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5580
5581   if (Depth > 0) {
5582     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5583     SDValue Offset =
5584
5585       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
5586                       isPPC64? MVT::i64 : MVT::i32);
5587     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5588                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5589                                    FrameAddr, Offset),
5590                        MachinePointerInfo(), false, false, 0);
5591   }
5592
5593   // Just load the return address off the stack.
5594   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5595   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5596                      RetAddrFI, MachinePointerInfo(), false, false, 0);
5597 }
5598
5599 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5600                                           SelectionDAG &DAG) const {
5601   DebugLoc dl = Op.getDebugLoc();
5602   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5603
5604   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5605   bool isPPC64 = PtrVT == MVT::i64;
5606
5607   MachineFunction &MF = DAG.getMachineFunction();
5608   MachineFrameInfo *MFI = MF.getFrameInfo();
5609   MFI->setFrameAddressIsTaken(true);
5610   bool is31 = (DisableFramePointerElim(MF) || MFI->hasVarSizedObjects()) &&
5611                   MFI->getStackSize() &&
5612                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5613   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5614                                 (is31 ? PPC::R31 : PPC::R1);
5615   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5616                                          PtrVT);
5617   while (Depth--)
5618     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5619                             FrameAddr, MachinePointerInfo(), false, false, 0);
5620   return FrameAddr;
5621 }
5622
5623 bool
5624 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5625   // The PowerPC target isn't yet aware of offsets.
5626   return false;
5627 }
5628
5629 /// getOptimalMemOpType - Returns the target specific optimal type for load
5630 /// and store operations as a result of memset, memcpy, and memmove
5631 /// lowering. If DstAlign is zero that means it's safe to destination
5632 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5633 /// means there isn't a need to check it against alignment requirement,
5634 /// probably because the source does not need to be loaded. If
5635 /// 'NonScalarIntSafe' is true, that means it's safe to return a
5636 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5637 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5638 /// constant so it does not need to be loaded.
5639 /// It returns EVT::Other if the type should be determined using generic
5640 /// target-independent logic.
5641 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5642                                            unsigned DstAlign, unsigned SrcAlign,
5643                                            bool NonScalarIntSafe,
5644                                            bool MemcpyStrSrc,
5645                                            MachineFunction &MF) const {
5646   if (this->PPCSubTarget.isPPC64()) {
5647     return MVT::i64;
5648   } else {
5649     return MVT::i32;
5650   }
5651 }