lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no intrinsics for these particular operations
  81   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  82   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  83   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  84   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
  85
  86   // PowerPC has no SREM/UREM instructions
  87   setOperationAction(ISD::SREM, MVT::i32, Expand);
  88   setOperationAction(ISD::UREM, MVT::i32, Expand);
  89   setOperationAction(ISD::SREM, MVT::i64, Expand);
  90   setOperationAction(ISD::UREM, MVT::i64, Expand);
  91
  92   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  93   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  94   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  95   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  96   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  97   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  98   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  99   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 100   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 101
 102   // We don't support sin/cos/sqrt/fmod/pow
 103   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 104   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 105   setOperationAction(ISD::FREM , MVT::f64, Expand);
 106   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 107   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 108   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 109   setOperationAction(ISD::FREM , MVT::f32, Expand);
 110   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 111
 112   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 113
 114   // If we're enabling GP optimizations, use hardware square root
 115   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 116     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 117     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 118   }
 119
 120   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 122
 123   // PowerPC does not have BSWAP, CTPOP or CTTZ
 124   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 125   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 127   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 128   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 130
 131   // PowerPC does not have ROTR
 132   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 133
 134   // PowerPC does not have Select
 135   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 136   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 137   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 139
 140   // PowerPC wants to turn select_cc of FP into fsel when possible.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 143
 144   // PowerPC wants to optimize integer setcc a bit
 145   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 146
 147   // PowerPC does not have BRCOND which requires SetCC
 148   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 149
 150   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 151
 152   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 153   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 154
 155   // PowerPC does not have [U|S]INT_TO_FP
 156   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 157   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 158
 159   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 160   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 163
 164   // We cannot sextinreg(i1).  Expand to shifts.
 165   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 166
 167   // Support label based line numbers.
 168   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 169   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 170
 171   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 172   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 173   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 174   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 175
 176
 177   // We want to legalize GlobalAddress and ConstantPool nodes into the
 178   // appropriate instructions to materialize the address.
 179   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 180   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 181   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 182   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 183   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 184   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 185   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 186   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 187
 188   // RET must be custom lowered, to meet ABI requirements
 189   setOperationAction(ISD::RET               , MVT::Other, Custom);
 190
 191   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 192   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 193
 194   // VAARG is custom lowered with ELF 32 ABI
 195   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 196     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   else
 198     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 199
 200   // Use the default implementation.
 201   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 202   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 203   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 205   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 207
 208   // We want to custom lower some of our intrinsics.
 209   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 210
 211   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 212     // They also have instructions for converting between i64 and fp.
 213     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 214     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 215     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 216     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 217     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 218
 219     // FIXME: disable this lowered code.  This generates 64-bit register values,
 220     // and we don't model the fact that the top part is clobbered by calls.  We
 221     // need to flag these together so that the value isn't live across a call.
 222     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 223
 224     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 225     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 226   } else {
 227     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 228     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 229   }
 230
 231   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 232     // 64-bit PowerPC implementations can support i64 types directly
 233     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 234     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 235     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 236     // 64-bit PowerPC wants to expand i128 shifts itself.
 237     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 238     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 239     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 240   } else {
 241     // 32-bit PowerPC wants to expand i64 shifts itself.
 242     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 243     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 244     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 245   }
 246
 247   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 248     // First set operation action for all vector types to expand. Then we
 249     // will selectively turn on ones that can be effectively codegen'd.
 250     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 251          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 252       // add/sub are legal for all supported vector VT's.
 253       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 254       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 255
 256       // We promote all shuffles to v16i8.
 257       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 258       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 259
 260       // We promote all non-typed operations to v4i32.
 261       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 262       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 263       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 264       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 265       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 266       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 267       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 268       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 269       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 270       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 271       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 272       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 273
 274       // No other operations are legal.
 275       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 276       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 290       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 291       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 292       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 293       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 294     }
 295
 296     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 297     // with merges, splats, etc.
 298     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 299
 300     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 301     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 302     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 303     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 304     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 305     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 306
 307     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 308     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 309     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 310     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 311
 312     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 313     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 314     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 315     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 316
 317     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 318     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 319
 320     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 321     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 322     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 323     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 324   }
 325
 326   setSetCCResultType(MVT::i32);
 327   setShiftAmountType(MVT::i32);
 328   setSetCCResultContents(ZeroOrOneSetCCResult);
 329
 330   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 331     setStackPointerRegisterToSaveRestore(PPC::X1);
 332     setExceptionPointerRegister(PPC::X3);
 333     setExceptionSelectorRegister(PPC::X4);
 334   } else {
 335     setStackPointerRegisterToSaveRestore(PPC::R1);
 336     setExceptionPointerRegister(PPC::R3);
 337     setExceptionSelectorRegister(PPC::R4);
 338   }
 339
 340   // We have target-specific dag combine patterns for the following nodes:
 341   setTargetDAGCombine(ISD::SINT_TO_FP);
 342   setTargetDAGCombine(ISD::STORE);
 343   setTargetDAGCombine(ISD::BR_CC);
 344   setTargetDAGCombine(ISD::BSWAP);
 345
 346   // Darwin long double math library functions have $LDBL128 appended.
 347   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 348     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 349     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 350     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 351     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 352     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 353   }
 354
 355   computeRegisterProperties();
 356 }
 357
 358 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 359 /// function arguments in the caller parameter area.
 360 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 361   TargetMachine &TM = getTargetMachine();
 362   // Darwin passes everything on 4 byte boundary.
 363   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 364     return 4;
 365   // FIXME Elf TBD
 366   return 4;
 367 }
 368
 369 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 370   switch (Opcode) {
 371   default: return 0;
 372   case PPCISD::FSEL:          return "PPCISD::FSEL";
 373   case PPCISD::FCFID:         return "PPCISD::FCFID";
 374   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 375   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 376   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 377   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 378   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 379   case PPCISD::VPERM:         return "PPCISD::VPERM";
 380   case PPCISD::Hi:            return "PPCISD::Hi";
 381   case PPCISD::Lo:            return "PPCISD::Lo";
 382   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 383   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 384   case PPCISD::SRL:           return "PPCISD::SRL";
 385   case PPCISD::SRA:           return "PPCISD::SRA";
 386   case PPCISD::SHL:           return "PPCISD::SHL";
 387   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 388   case PPCISD::STD_32:        return "PPCISD::STD_32";
 389   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 390   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 391   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 392   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 393   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 394   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 395   case PPCISD::MFCR:          return "PPCISD::MFCR";
 396   case PPCISD::VCMP:          return "PPCISD::VCMP";
 397   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 398   case PPCISD::LBRX:          return "PPCISD::LBRX";
 399   case PPCISD::STBRX:         return "PPCISD::STBRX";
 400   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 401   case PPCISD::MFFS:          return "PPCISD::MFFS";
 402   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 403   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 404   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 405   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 406   }
 407 }
 408
 409 //===----------------------------------------------------------------------===//
 410 // Node matching predicates, for use by the tblgen matching code.
 411 //===----------------------------------------------------------------------===//
 412
 413 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 414 static bool isFloatingPointZero(SDOperand Op) {
 415   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 416     return CFP->getValueAPF().isZero();
 417   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 418     // Maybe this has already been legalized into the constant pool?
 419     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 420       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 421         return CFP->getValueAPF().isZero();
 422   }
 423   return false;
 424 }
 425
 426 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 427 /// true if Op is undef or if it matches the specified value.
 428 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 429   return Op.getOpcode() == ISD::UNDEF ||
 430          cast<ConstantSDNode>(Op)->getValue() == Val;
 431 }
 432
 433 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 434 /// VPKUHUM instruction.
 435 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 436   if (!isUnary) {
 437     for (unsigned i = 0; i != 16; ++i)
 438       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 439         return false;
 440   } else {
 441     for (unsigned i = 0; i != 8; ++i)
 442       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 443           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 444         return false;
 445   }
 446   return true;
 447 }
 448
 449 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 450 /// VPKUWUM instruction.
 451 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 452   if (!isUnary) {
 453     for (unsigned i = 0; i != 16; i += 2)
 454       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 455           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 456         return false;
 457   } else {
 458     for (unsigned i = 0; i != 8; i += 2)
 459       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 460           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 461           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 462           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 463         return false;
 464   }
 465   return true;
 466 }
 467
 468 /// isVMerge - Common function, used to match vmrg* shuffles.
 469 ///
 470 static bool isVMerge(SDNode *N, unsigned UnitSize,
 471                      unsigned LHSStart, unsigned RHSStart) {
 472   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 473          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 474   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 475          "Unsupported merge size!");
 476
 477   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 478     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 479       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 480                              LHSStart+j+i*UnitSize) ||
 481           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 482                              RHSStart+j+i*UnitSize))
 483         return false;
 484     }
 485       return true;
 486 }
 487
 488 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 489 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 490 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 491   if (!isUnary)
 492     return isVMerge(N, UnitSize, 8, 24);
 493   return isVMerge(N, UnitSize, 8, 8);
 494 }
 495
 496 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 497 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 498 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 499   if (!isUnary)
 500     return isVMerge(N, UnitSize, 0, 16);
 501   return isVMerge(N, UnitSize, 0, 0);
 502 }
 503
 504
 505 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 506 /// amount, otherwise return -1.
 507 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 508   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 509          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 510   // Find the first non-undef value in the shuffle mask.
 511   unsigned i;
 512   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 513     /*search*/;
 514
 515   if (i == 16) return -1;  // all undef.
 516
 517   // Otherwise, check to see if the rest of the elements are consequtively
 518   // numbered from this value.
 519   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 520   if (ShiftAmt < i) return -1;
 521   ShiftAmt -= i;
 522
 523   if (!isUnary) {
 524     // Check the rest of the elements to see if they are consequtive.
 525     for (++i; i != 16; ++i)
 526       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 527         return -1;
 528   } else {
 529     // Check the rest of the elements to see if they are consequtive.
 530     for (++i; i != 16; ++i)
 531       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 532         return -1;
 533   }
 534
 535   return ShiftAmt;
 536 }
 537
 538 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 539 /// specifies a splat of a single element that is suitable for input to
 540 /// VSPLTB/VSPLTH/VSPLTW.
 541 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 542   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 543          N->getNumOperands() == 16 &&
 544          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 545
 546   // This is a splat operation if each element of the permute is the same, and
 547   // if the value doesn't reference the second vector.
 548   unsigned ElementBase = 0;
 549   SDOperand Elt = N->getOperand(0);
 550   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 551     ElementBase = EltV->getValue();
 552   else
 553     return false;   // FIXME: Handle UNDEF elements too!
 554
 555   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 556     return false;
 557
 558   // Check that they are consequtive.
 559   for (unsigned i = 1; i != EltSize; ++i) {
 560     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 561         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 562       return false;
 563   }
 564
 565   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 566   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 567     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 568     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 569            "Invalid VECTOR_SHUFFLE mask!");
 570     for (unsigned j = 0; j != EltSize; ++j)
 571       if (N->getOperand(i+j) != N->getOperand(j))
 572         return false;
 573   }
 574
 575   return true;
 576 }
 577
 578 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 579 /// are -0.0.
 580 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 581   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 582   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 583     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 584       return CFP->getValueAPF().isNegZero();
 585   return false;
 586 }
 587
 588 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 589 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 590 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 591   assert(isSplatShuffleMask(N, EltSize));
 592   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 593 }
 594
 595 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 596 /// by using a vspltis[bhw] instruction of the specified element size, return
 597 /// the constant being splatted.  The ByteSize field indicates the number of
 598 /// bytes of each element [124] -> [bhw].
 599 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 600   SDOperand OpVal(0, 0);
 601
 602   // If ByteSize of the splat is bigger than the element size of the
 603   // build_vector, then we have a case where we are checking for a splat where
 604   // multiple elements of the buildvector are folded together into a single
 605   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 606   unsigned EltSize = 16/N->getNumOperands();
 607   if (EltSize < ByteSize) {
 608     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 609     SDOperand UniquedVals[4];
 610     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 611
 612     // See if all of the elements in the buildvector agree across.
 613     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 614       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 615       // If the element isn't a constant, bail fully out.
 616       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 617
 618
 619       if (UniquedVals[i&(Multiple-1)].Val == 0)
 620         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 621       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 622         return SDOperand();  // no match.
 623     }
 624
 625     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 626     // either constant or undef values that are identical for each chunk.  See
 627     // if these chunks can form into a larger vspltis*.
 628
 629     // Check to see if all of the leading entries are either 0 or -1.  If
 630     // neither, then this won't fit into the immediate field.
 631     bool LeadingZero = true;
 632     bool LeadingOnes = true;
 633     for (unsigned i = 0; i != Multiple-1; ++i) {
 634       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 635
 636       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 637       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 638     }
 639     // Finally, check the least significant entry.
 640     if (LeadingZero) {
 641       if (UniquedVals[Multiple-1].Val == 0)
 642         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 643       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 644       if (Val < 16)
 645         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 646     }
 647     if (LeadingOnes) {
 648       if (UniquedVals[Multiple-1].Val == 0)
 649         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 650       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 651       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 652         return DAG.getTargetConstant(Val, MVT::i32);
 653     }
 654
 655     return SDOperand();
 656   }
 657
 658   // Check to see if this buildvec has a single non-undef value in its elements.
 659   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 660     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 661     if (OpVal.Val == 0)
 662       OpVal = N->getOperand(i);
 663     else if (OpVal != N->getOperand(i))
 664       return SDOperand();
 665   }
 666
 667   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 668
 669   unsigned ValSizeInBytes = 0;
 670   uint64_t Value = 0;
 671   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 672     Value = CN->getValue();
 673     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 674   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 675     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 676     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 677     ValSizeInBytes = 4;
 678   }
 679
 680   // If the splat value is larger than the element value, then we can never do
 681   // this splat.  The only case that we could fit the replicated bits into our
 682   // immediate field for would be zero, and we prefer to use vxor for it.
 683   if (ValSizeInBytes < ByteSize) return SDOperand();
 684
 685   // If the element value is larger than the splat value, cut it in half and
 686   // check to see if the two halves are equal.  Continue doing this until we
 687   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 688   while (ValSizeInBytes > ByteSize) {
 689     ValSizeInBytes >>= 1;
 690
 691     // If the top half equals the bottom half, we're still ok.
 692     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 693          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 694       return SDOperand();
 695   }
 696
 697   // Properly sign extend the value.
 698   int ShAmt = (4-ByteSize)*8;
 699   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 700
 701   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 702   if (MaskVal == 0) return SDOperand();
 703
 704   // Finally, if this value fits in a 5 bit sext field, return it
 705   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 706     return DAG.getTargetConstant(MaskVal, MVT::i32);
 707   return SDOperand();
 708 }
 709
 710 //===----------------------------------------------------------------------===//
 711 //  Addressing Mode Selection
 712 //===----------------------------------------------------------------------===//
 713
 714 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 715 /// or 64-bit immediate, and if the value can be accurately represented as a
 716 /// sign extension from a 16-bit value.  If so, this returns true and the
 717 /// immediate.
 718 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 719   if (N->getOpcode() != ISD::Constant)
 720     return false;
 721
 722   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 723   if (N->getValueType(0) == MVT::i32)
 724     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 725   else
 726     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 727 }
 728 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 729   return isIntS16Immediate(Op.Val, Imm);
 730 }
 731
 732
 733 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 734 /// can be represented as an indexed [r+r] operation.  Returns false if it
 735 /// can be more efficiently represented with [r+imm].
 736 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 737                                             SDOperand &Index,
 738                                             SelectionDAG &DAG) {
 739   short imm = 0;
 740   if (N.getOpcode() == ISD::ADD) {
 741     if (isIntS16Immediate(N.getOperand(1), imm))
 742       return false;    // r+i
 743     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 744       return false;    // r+i
 745
 746     Base = N.getOperand(0);
 747     Index = N.getOperand(1);
 748     return true;
 749   } else if (N.getOpcode() == ISD::OR) {
 750     if (isIntS16Immediate(N.getOperand(1), imm))
 751       return false;    // r+i can fold it if we can.
 752
 753     // If this is an or of disjoint bitfields, we can codegen this as an add
 754     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 755     // disjoint.
 756     APInt LHSKnownZero, LHSKnownOne;
 757     APInt RHSKnownZero, RHSKnownOne;
 758     DAG.ComputeMaskedBits(N.getOperand(0),
 759                           APInt::getAllOnesValue(N.getOperand(0)
 760                             .getValueSizeInBits()),
 761                           LHSKnownZero, LHSKnownOne);
 762
 763     if (LHSKnownZero.getBoolValue()) {
 764       DAG.ComputeMaskedBits(N.getOperand(1),
 765                             APInt::getAllOnesValue(N.getOperand(1)
 766                               .getValueSizeInBits()),
 767                             RHSKnownZero, RHSKnownOne);
 768       // If all of the bits are known zero on the LHS or RHS, the add won't
 769       // carry.
 770       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 771         Base = N.getOperand(0);
 772         Index = N.getOperand(1);
 773         return true;
 774       }
 775     }
 776   }
 777
 778   return false;
 779 }
 780
 781 /// Returns true if the address N can be represented by a base register plus
 782 /// a signed 16-bit displacement [r+imm], and if it is not better
 783 /// represented as reg+reg.
 784 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 785                                             SDOperand &Base, SelectionDAG &DAG){
 786   // If this can be more profitably realized as r+r, fail.
 787   if (SelectAddressRegReg(N, Disp, Base, DAG))
 788     return false;
 789
 790   if (N.getOpcode() == ISD::ADD) {
 791     short imm = 0;
 792     if (isIntS16Immediate(N.getOperand(1), imm)) {
 793       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 794       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 795         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 796       } else {
 797         Base = N.getOperand(0);
 798       }
 799       return true; // [r+i]
 800     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 801       // Match LOAD (ADD (X, Lo(G))).
 802       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 803              && "Cannot handle constant offsets yet!");
 804       Disp = N.getOperand(1).getOperand(0);  // The global address.
 805       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 806              Disp.getOpcode() == ISD::TargetConstantPool ||
 807              Disp.getOpcode() == ISD::TargetJumpTable);
 808       Base = N.getOperand(0);
 809       return true;  // [&g+r]
 810     }
 811   } else if (N.getOpcode() == ISD::OR) {
 812     short imm = 0;
 813     if (isIntS16Immediate(N.getOperand(1), imm)) {
 814       // If this is an or of disjoint bitfields, we can codegen this as an add
 815       // (for better address arithmetic) if the LHS and RHS of the OR are
 816       // provably disjoint.
 817       APInt LHSKnownZero, LHSKnownOne;
 818       DAG.ComputeMaskedBits(N.getOperand(0),
 819                             APInt::getAllOnesValue(32),
 820                             LHSKnownZero, LHSKnownOne);
 821       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 822         // If all of the bits are known zero on the LHS or RHS, the add won't
 823         // carry.
 824         Base = N.getOperand(0);
 825         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 826         return true;
 827       }
 828     }
 829   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 830     // Loading from a constant address.
 831
 832     // If this address fits entirely in a 16-bit sext immediate field, codegen
 833     // this as "d, 0"
 834     short Imm;
 835     if (isIntS16Immediate(CN, Imm)) {
 836       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 837       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 838       return true;
 839     }
 840
 841     // Handle 32-bit sext immediates with LIS + addr mode.
 842     if (CN->getValueType(0) == MVT::i32 ||
 843         (int64_t)CN->getValue() == (int)CN->getValue()) {
 844       int Addr = (int)CN->getValue();
 845
 846       // Otherwise, break this down into an LIS + disp.
 847       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 848
 849       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 850       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 851       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 852       return true;
 853     }
 854   }
 855
 856   Disp = DAG.getTargetConstant(0, getPointerTy());
 857   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 858     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 859   else
 860     Base = N;
 861   return true;      // [r+0]
 862 }
 863
 864 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 865 /// represented as an indexed [r+r] operation.
 866 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 867                                                 SDOperand &Index,
 868                                                 SelectionDAG &DAG) {
 869   // Check to see if we can easily represent this as an [r+r] address.  This
 870   // will fail if it thinks that the address is more profitably represented as
 871   // reg+imm, e.g. where imm = 0.
 872   if (SelectAddressRegReg(N, Base, Index, DAG))
 873     return true;
 874
 875   // If the operand is an addition, always emit this as [r+r], since this is
 876   // better (for code size, and execution, as the memop does the add for free)
 877   // than emitting an explicit add.
 878   if (N.getOpcode() == ISD::ADD) {
 879     Base = N.getOperand(0);
 880     Index = N.getOperand(1);
 881     return true;
 882   }
 883
 884   // Otherwise, do it the hard way, using R0 as the base register.
 885   Base = DAG.getRegister(PPC::R0, N.getValueType());
 886   Index = N;
 887   return true;
 888 }
 889
 890 /// SelectAddressRegImmShift - Returns true if the address N can be
 891 /// represented by a base register plus a signed 14-bit displacement
 892 /// [r+imm*4].  Suitable for use by STD and friends.
 893 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 894                                                  SDOperand &Base,
 895                                                  SelectionDAG &DAG) {
 896   // If this can be more profitably realized as r+r, fail.
 897   if (SelectAddressRegReg(N, Disp, Base, DAG))
 898     return false;
 899
 900   if (N.getOpcode() == ISD::ADD) {
 901     short imm = 0;
 902     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 903       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 904       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 905         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 906       } else {
 907         Base = N.getOperand(0);
 908       }
 909       return true; // [r+i]
 910     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 911       // Match LOAD (ADD (X, Lo(G))).
 912       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 913              && "Cannot handle constant offsets yet!");
 914       Disp = N.getOperand(1).getOperand(0);  // The global address.
 915       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 916              Disp.getOpcode() == ISD::TargetConstantPool ||
 917              Disp.getOpcode() == ISD::TargetJumpTable);
 918       Base = N.getOperand(0);
 919       return true;  // [&g+r]
 920     }
 921   } else if (N.getOpcode() == ISD::OR) {
 922     short imm = 0;
 923     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 924       // If this is an or of disjoint bitfields, we can codegen this as an add
 925       // (for better address arithmetic) if the LHS and RHS of the OR are
 926       // provably disjoint.
 927       APInt LHSKnownZero, LHSKnownOne;
 928       DAG.ComputeMaskedBits(N.getOperand(0),
 929                             APInt::getAllOnesValue(32),
 930                             LHSKnownZero, LHSKnownOne);
 931       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 932         // If all of the bits are known zero on the LHS or RHS, the add won't
 933         // carry.
 934         Base = N.getOperand(0);
 935         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 936         return true;
 937       }
 938     }
 939   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 940     // Loading from a constant address.  Verify low two bits are clear.
 941     if ((CN->getValue() & 3) == 0) {
 942       // If this address fits entirely in a 14-bit sext immediate field, codegen
 943       // this as "d, 0"
 944       short Imm;
 945       if (isIntS16Immediate(CN, Imm)) {
 946         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 947         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 948         return true;
 949       }
 950
 951       // Fold the low-part of 32-bit absolute addresses into addr mode.
 952       if (CN->getValueType(0) == MVT::i32 ||
 953           (int64_t)CN->getValue() == (int)CN->getValue()) {
 954         int Addr = (int)CN->getValue();
 955
 956         // Otherwise, break this down into an LIS + disp.
 957         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 958
 959         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 960         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 961         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 962         return true;
 963       }
 964     }
 965   }
 966
 967   Disp = DAG.getTargetConstant(0, getPointerTy());
 968   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 969     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 970   else
 971     Base = N;
 972   return true;      // [r+0]
 973 }
 974
 975
 976 /// getPreIndexedAddressParts - returns true by value, base pointer and
 977 /// offset pointer and addressing mode by reference if the node's address
 978 /// can be legally represented as pre-indexed load / store address.
 979 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 980                                                   SDOperand &Offset,
 981                                                   ISD::MemIndexedMode &AM,
 982                                                   SelectionDAG &DAG) {
 983   // Disabled by default for now.
 984   if (!EnablePPCPreinc) return false;
 985
 986   SDOperand Ptr;
 987   MVT::ValueType VT;
 988   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 989     Ptr = LD->getBasePtr();
 990     VT = LD->getMemoryVT();
 991
 992   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 993     ST = ST;
 994     Ptr = ST->getBasePtr();
 995     VT  = ST->getMemoryVT();
 996   } else
 997     return false;
 998
 999   // PowerPC doesn't have preinc load/store instructions for vectors.
1000   if (MVT::isVector(VT))
1001     return false;
1002
1003   // TODO: Check reg+reg first.
1004
1005   // LDU/STU use reg+imm*4, others use reg+imm.
1006   if (VT != MVT::i64) {
1007     // reg + imm
1008     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1009       return false;
1010   } else {
1011     // reg + imm * 4.
1012     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1013       return false;
1014   }
1015
1016   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1017     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1018     // sext i32 to i64 when addr mode is r+i.
1019     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1020         LD->getExtensionType() == ISD::SEXTLOAD &&
1021         isa<ConstantSDNode>(Offset))
1022       return false;
1023   }
1024
1025   AM = ISD::PRE_INC;
1026   return true;
1027 }
1028
1029 //===----------------------------------------------------------------------===//
1030 //  LowerOperation implementation
1031 //===----------------------------------------------------------------------===//
1032
1033 SDOperand PPCTargetLowering::LowerConstantPool(SDOperand Op,
1034                                              SelectionDAG &DAG) {
1035   MVT::ValueType PtrVT = Op.getValueType();
1036   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1037   Constant *C = CP->getConstVal();
1038   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1039   SDOperand Zero = DAG.getConstant(0, PtrVT);
1040
1041   const TargetMachine &TM = DAG.getTarget();
1042
1043   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1044   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1045
1046   // If this is a non-darwin platform, we don't support non-static relo models
1047   // yet.
1048   if (TM.getRelocationModel() == Reloc::Static ||
1049       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1050     // Generate non-pic code that has direct accesses to the constant pool.
1051     // The address of the global is just (hi(&g)+lo(&g)).
1052     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1053   }
1054
1055   if (TM.getRelocationModel() == Reloc::PIC_) {
1056     // With PIC, the first instruction is actually "GR+hi(&G)".
1057     Hi = DAG.getNode(ISD::ADD, PtrVT,
1058                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1059   }
1060
1061   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1062   return Lo;
1063 }
1064
1065 SDOperand PPCTargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1066   MVT::ValueType PtrVT = Op.getValueType();
1067   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1068   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1069   SDOperand Zero = DAG.getConstant(0, PtrVT);
1070
1071   const TargetMachine &TM = DAG.getTarget();
1072
1073   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1074   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1075
1076   // If this is a non-darwin platform, we don't support non-static relo models
1077   // yet.
1078   if (TM.getRelocationModel() == Reloc::Static ||
1079       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1080     // Generate non-pic code that has direct accesses to the constant pool.
1081     // The address of the global is just (hi(&g)+lo(&g)).
1082     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1083   }
1084
1085   if (TM.getRelocationModel() == Reloc::PIC_) {
1086     // With PIC, the first instruction is actually "GR+hi(&G)".
1087     Hi = DAG.getNode(ISD::ADD, PtrVT,
1088                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1089   }
1090
1091   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1092   return Lo;
1093 }
1094
1095 SDOperand PPCTargetLowering::LowerGlobalTLSAddress(SDOperand Op,
1096                                                    SelectionDAG &DAG) {
1097   assert(0 && "TLS not implemented for PPC.");
1098 }
1099
1100 SDOperand PPCTargetLowering::LowerGlobalAddress(SDOperand Op,
1101                                                 SelectionDAG &DAG) {
1102   MVT::ValueType PtrVT = Op.getValueType();
1103   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1104   GlobalValue *GV = GSDN->getGlobal();
1105   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1106   // If it's a debug information descriptor, don't mess with it.
1107   if (DAG.isVerifiedDebugInfoDesc(Op))
1108     return GA;
1109   SDOperand Zero = DAG.getConstant(0, PtrVT);
1110
1111   const TargetMachine &TM = DAG.getTarget();
1112
1113   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1114   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1115
1116   // If this is a non-darwin platform, we don't support non-static relo models
1117   // yet.
1118   if (TM.getRelocationModel() == Reloc::Static ||
1119       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1120     // Generate non-pic code that has direct accesses to globals.
1121     // The address of the global is just (hi(&g)+lo(&g)).
1122     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1123   }
1124
1125   if (TM.getRelocationModel() == Reloc::PIC_) {
1126     // With PIC, the first instruction is actually "GR+hi(&G)".
1127     Hi = DAG.getNode(ISD::ADD, PtrVT,
1128                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1129   }
1130
1131   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1132
1133   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1134     return Lo;
1135
1136   // If the global is weak or external, we have to go through the lazy
1137   // resolution stub.
1138   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1139 }
1140
1141 SDOperand PPCTargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1142   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1143
1144   // If we're comparing for equality to zero, expose the fact that this is
1145   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1146   // fold the new nodes.
1147   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1148     if (C->isNullValue() && CC == ISD::SETEQ) {
1149       MVT::ValueType VT = Op.getOperand(0).getValueType();
1150       SDOperand Zext = Op.getOperand(0);
1151       if (VT < MVT::i32) {
1152         VT = MVT::i32;
1153         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1154       }
1155       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1156       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1157       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1158                                   DAG.getConstant(Log2b, MVT::i32));
1159       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1160     }
1161     // Leave comparisons against 0 and -1 alone for now, since they're usually
1162     // optimized.  FIXME: revisit this when we can custom lower all setcc
1163     // optimizations.
1164     if (C->isAllOnesValue() || C->isNullValue())
1165       return SDOperand();
1166   }
1167
1168   // If we have an integer seteq/setne, turn it into a compare against zero
1169   // by xor'ing the rhs with the lhs, which is faster than setting a
1170   // condition register, reading it back out, and masking the correct bit.  The
1171   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1172   // the result to other bit-twiddling opportunities.
1173   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1174   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1175     MVT::ValueType VT = Op.getValueType();
1176     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1177                                 Op.getOperand(1));
1178     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1179   }
1180   return SDOperand();
1181 }
1182
1183 SDOperand PPCTargetLowering::LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1184                               int VarArgsFrameIndex,
1185                               int VarArgsStackOffset,
1186                               unsigned VarArgsNumGPR,
1187                               unsigned VarArgsNumFPR,
1188                               const PPCSubtarget &Subtarget) {
1189
1190   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1191 }
1192
1193 SDOperand PPCTargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1194                               int VarArgsFrameIndex,
1195                               int VarArgsStackOffset,
1196                               unsigned VarArgsNumGPR,
1197                               unsigned VarArgsNumFPR,
1198                               const PPCSubtarget &Subtarget) {
1199
1200   if (Subtarget.isMachoABI()) {
1201     // vastart just stores the address of the VarArgsFrameIndex slot into the
1202     // memory location argument.
1203     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1204     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1205     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1206     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1207   }
1208
1209   // For ELF 32 ABI we follow the layout of the va_list struct.
1210   // We suppose the given va_list is already allocated.
1211   //
1212   // typedef struct {
1213   //  char gpr;     /* index into the array of 8 GPRs
1214   //                 * stored in the register save area
1215   //                 * gpr=0 corresponds to r3,
1216   //                 * gpr=1 to r4, etc.
1217   //                 */
1218   //  char fpr;     /* index into the array of 8 FPRs
1219   //                 * stored in the register save area
1220   //                 * fpr=0 corresponds to f1,
1221   //                 * fpr=1 to f2, etc.
1222   //                 */
1223   //  char *overflow_arg_area;
1224   //                /* location on stack that holds
1225   //                 * the next overflow argument
1226   //                 */
1227   //  char *reg_save_area;
1228   //               /* where r3:r10 and f1:f8 (if saved)
1229   //                * are stored
1230   //                */
1231   // } va_list[1];
1232
1233
1234   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1235   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1236
1237
1238   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1239
1240   SDOperand StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1241   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1242
1243   uint64_t FrameOffset = MVT::getSizeInBits(PtrVT)/8;
1244   SDOperand ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1245
1246   uint64_t StackOffset = MVT::getSizeInBits(PtrVT)/8 - 1;
1247   SDOperand ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1248
1249   uint64_t FPROffset = 1;
1250   SDOperand ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1251
1252   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1253
1254   // Store first byte : number of int regs
1255   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1256                                       Op.getOperand(1), SV, 0);
1257   uint64_t nextOffset = FPROffset;
1258   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1259                                   ConstFPROffset);
1260
1261   // Store second byte : number of float regs
1262   SDOperand secondStore =
1263     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1264   nextOffset += StackOffset;
1265   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1266
1267   // Store second word : arguments given on stack
1268   SDOperand thirdStore =
1269     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1270   nextOffset += FrameOffset;
1271   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1272
1273   // Store third word : arguments given in registers
1274   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1275
1276 }
1277
1278 #include "PPCGenCallingConv.inc"
1279
1280 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1281 /// depending on which subtarget is selected.
1282 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1283   if (Subtarget.isMachoABI()) {
1284     static const unsigned FPR[] = {
1285       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1286       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1287     };
1288     return FPR;
1289   }
1290
1291
1292   static const unsigned FPR[] = {
1293     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1294     PPC::F8
1295   };
1296   return FPR;
1297 }
1298
1299 SDOperand PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op,
1300                                        SelectionDAG &DAG,
1301                                        int &VarArgsFrameIndex,
1302                                        int &VarArgsStackOffset,
1303                                        unsigned &VarArgsNumGPR,
1304                                        unsigned &VarArgsNumFPR,
1305                                        const PPCSubtarget &Subtarget) {
1306   // TODO: add description of PPC stack frame format, or at least some docs.
1307   //
1308   MachineFunction &MF = DAG.getMachineFunction();
1309   MachineFrameInfo *MFI = MF.getFrameInfo();
1310   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1311   SmallVector<SDOperand, 8> ArgValues;
1312   SDOperand Root = Op.getOperand(0);
1313
1314   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1315   bool isPPC64 = PtrVT == MVT::i64;
1316   bool isMachoABI = Subtarget.isMachoABI();
1317   bool isELF32_ABI = Subtarget.isELF32_ABI();
1318   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1319
1320   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1321
1322   static const unsigned GPR_32[] = {           // 32-bit registers.
1323     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1324     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1325   };
1326   static const unsigned GPR_64[] = {           // 64-bit registers.
1327     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1328     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1329   };
1330
1331   static const unsigned *FPR = GetFPR(Subtarget);
1332
1333   static const unsigned VR[] = {
1334     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1335     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1336   };
1337
1338   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1339   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1340   const unsigned Num_VR_Regs  = array_lengthof( VR);
1341
1342   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1343
1344   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1345
1346   // Add DAG nodes to load the arguments or copy them out of registers.  On
1347   // entry to a function on PPC, the arguments start after the linkage area,
1348   // although the first ones are often in registers.
1349   //
1350   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1351   // represented with two words (long long or double) must be copied to an
1352   // even GPR_idx value or to an even ArgOffset value.
1353
1354   SmallVector<SDOperand, 8> MemOps;
1355
1356   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1357     SDOperand ArgVal;
1358     bool needsLoad = false;
1359     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1360     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1361     unsigned ArgSize = ObjSize;
1362     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1363     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1364     unsigned isByVal = Flags & ISD::ParamFlags::ByVal;
1365     // See if next argument requires stack alignment in ELF
1366     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1367       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1368       (!(Flags & AlignFlag)));
1369
1370     unsigned CurArgOffset = ArgOffset;
1371
1372     // FIXME alignment for ELF may not be right
1373     // FIXME the codegen can be much improved in some cases.
1374     // We do not have to keep everything in memory.
1375     if (isByVal) {
1376       // Double word align in ELF
1377       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1378       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1379       ObjSize = (Flags & ISD::ParamFlags::ByValSize) >>
1380                       ISD::ParamFlags::ByValSizeOffs;
1381       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1382       // The value of the object is its address.
1383       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1384       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1385       ArgValues.push_back(FIN);
1386       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1387         // Store whatever pieces of the object are in registers
1388         // to memory.  ArgVal will be address of the beginning of
1389         // the object.
1390         if (GPR_idx != Num_GPR_Regs) {
1391           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1392           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1393           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1394           SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1395           SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1396           SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1397           MemOps.push_back(Store);
1398           ++GPR_idx;
1399           if (isMachoABI) ArgOffset += PtrByteSize;
1400         } else {
1401           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1402           break;
1403         }
1404       }
1405       continue;
1406     }
1407
1408     switch (ObjectVT) {
1409     default: assert(0 && "Unhandled argument type!");
1410     case MVT::i32:
1411       // Double word align in ELF
1412       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1413       if (GPR_idx != Num_GPR_Regs) {
1414         unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1415         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1416         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1417         ++GPR_idx;
1418       } else {
1419         needsLoad = true;
1420         ArgSize = PtrByteSize;
1421       }
1422       // Stack align in ELF
1423       if (needsLoad && Expand && isELF32_ABI)
1424         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1425       // All int arguments reserve stack space in Macho ABI.
1426       if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1427       break;
1428
1429     case MVT::i64:  // PPC64
1430       if (GPR_idx != Num_GPR_Regs) {
1431         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1432         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1433         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1434         ++GPR_idx;
1435       } else {
1436         needsLoad = true;
1437       }
1438       // All int arguments reserve stack space in Macho ABI.
1439       if (isMachoABI || needsLoad) ArgOffset += 8;
1440       break;
1441
1442     case MVT::f32:
1443     case MVT::f64:
1444       // Every 4 bytes of argument space consumes one of the GPRs available for
1445       // argument passing.
1446       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1447         ++GPR_idx;
1448         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1449           ++GPR_idx;
1450       }
1451       if (FPR_idx != Num_FPR_Regs) {
1452         unsigned VReg;
1453         if (ObjectVT == MVT::f32)
1454           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1455         else
1456           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1457         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1458         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1459         ++FPR_idx;
1460       } else {
1461         needsLoad = true;
1462       }
1463
1464       // Stack align in ELF
1465       if (needsLoad && Expand && isELF32_ABI)
1466         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1467       // All FP arguments reserve stack space in Macho ABI.
1468       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1469       break;
1470     case MVT::v4f32:
1471     case MVT::v4i32:
1472     case MVT::v8i16:
1473     case MVT::v16i8:
1474       // Note that vector arguments in registers don't reserve stack space.
1475       if (VR_idx != Num_VR_Regs) {
1476         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1477         RegInfo.addLiveIn(VR[VR_idx], VReg);
1478         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1479         ++VR_idx;
1480       } else {
1481         // This should be simple, but requires getting 16-byte aligned stack
1482         // values.
1483         assert(0 && "Loading VR argument not implemented yet!");
1484         needsLoad = true;
1485       }
1486       break;
1487     }
1488
1489     // We need to load the argument to a virtual register if we determined above
1490     // that we ran out of physical registers of the appropriate type.
1491     if (needsLoad) {
1492       int FI = MFI->CreateFixedObject(ObjSize,
1493                                       CurArgOffset + (ArgSize - ObjSize));
1494       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1495       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1496     }
1497
1498     ArgValues.push_back(ArgVal);
1499   }
1500
1501   // If the function takes variable number of arguments, make a frame index for
1502   // the start of the first vararg value... for expansion of llvm.va_start.
1503   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1504   if (isVarArg) {
1505
1506     int depth;
1507     if (isELF32_ABI) {
1508       VarArgsNumGPR = GPR_idx;
1509       VarArgsNumFPR = FPR_idx;
1510
1511       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1512       // pointer.
1513       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1514                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1515                 MVT::getSizeInBits(PtrVT)/8);
1516
1517       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1518                                                   ArgOffset);
1519
1520     }
1521     else
1522       depth = ArgOffset;
1523
1524     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1525                                                depth);
1526     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1527
1528     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1529     // stored to the VarArgsFrameIndex on the stack.
1530     if (isELF32_ABI) {
1531       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1532         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1533         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1534         MemOps.push_back(Store);
1535         // Increment the address by four for the next argument to store
1536         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1537         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1538       }
1539     }
1540
1541     // If this function is vararg, store any remaining integer argument regs
1542     // to their spots on the stack so that they may be loaded by deferencing the
1543     // result of va_next.
1544     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1545       unsigned VReg;
1546       if (isPPC64)
1547         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1548       else
1549         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1550
1551       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1552       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1553       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1554       MemOps.push_back(Store);
1555       // Increment the address by four for the next argument to store
1556       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1557       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1558     }
1559
1560     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1561     // on the stack.
1562     if (isELF32_ABI) {
1563       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1564         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1565         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1566         MemOps.push_back(Store);
1567         // Increment the address by eight for the next argument to store
1568         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1569                                            PtrVT);
1570         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1571       }
1572
1573       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1574         unsigned VReg;
1575         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1576
1577         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1578         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1579         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1580         MemOps.push_back(Store);
1581         // Increment the address by eight for the next argument to store
1582         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1583                                            PtrVT);
1584         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1585       }
1586     }
1587   }
1588
1589   if (!MemOps.empty())
1590     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1591
1592   ArgValues.push_back(Root);
1593
1594   // Return the new list of results.
1595   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1596                                     Op.Val->value_end());
1597   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1598 }
1599
1600 /// isCallCompatibleAddress - Return the immediate to use if the specified
1601 /// 32-bit value is representable in the immediate field of a BxA instruction.
1602 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1603   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1604   if (!C) return 0;
1605
1606   int Addr = C->getValue();
1607   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1608       (Addr << 6 >> 6) != Addr)
1609     return 0;  // Top 6 bits have to be sext of immediate.
1610
1611   return DAG.getConstant((int)C->getValue() >> 2,
1612                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1613 }
1614
1615 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1616 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1617 /// specified by the specific parameter attribute. The copy will be passed as
1618 /// a byval function parameter.
1619 /// Sometimes what we are copying is the end of a larger object, the part that
1620 /// does not fit in registers.
1621 static SDOperand
1622 CreateCopyOfByValArgument(SDOperand Src, SDOperand Dst, SDOperand Chain,
1623                            unsigned Flags, SelectionDAG &DAG, unsigned Size) {
1624   unsigned Align = 1 <<
1625     ((Flags & ISD::ParamFlags::ByValAlign) >> ISD::ParamFlags::ByValAlignOffs);
1626   SDOperand AlignNode    = DAG.getConstant(Align, MVT::i32);
1627   SDOperand SizeNode     = DAG.getConstant(Size, MVT::i32);
1628   SDOperand AlwaysInline = DAG.getConstant(0, MVT::i32);
1629   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, AlignNode, AlwaysInline);
1630 }
1631
1632 SDOperand PPCTargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG,
1633                                        const PPCSubtarget &Subtarget) {
1634   SDOperand Chain  = Op.getOperand(0);
1635   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1636   SDOperand Callee = Op.getOperand(4);
1637   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1638
1639   bool isMachoABI = Subtarget.isMachoABI();
1640   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1641
1642   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1643   bool isPPC64 = PtrVT == MVT::i64;
1644   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1645
1646   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1647   // SelectExpr to use to put the arguments in the appropriate registers.
1648   std::vector<SDOperand> args_to_use;
1649
1650   // Count how many bytes are to be pushed on the stack, including the linkage
1651   // area, and parameter passing area.  We start with 24/48 bytes, which is
1652   // prereserved space for [SP][CR][LR][3 x unused].
1653   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1654
1655   // Add up all the space actually used.
1656   for (unsigned i = 0; i != NumOps; ++i) {
1657     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1658     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1659     if (Flags & ISD::ParamFlags::ByVal)
1660       ArgSize = (Flags & ISD::ParamFlags::ByValSize) >>
1661                 ISD::ParamFlags::ByValSizeOffs;
1662     ArgSize = std::max(ArgSize, PtrByteSize);
1663     NumBytes += ArgSize;
1664   }
1665
1666   // The prolog code of the callee may store up to 8 GPR argument registers to
1667   // the stack, allowing va_start to index over them in memory if its varargs.
1668   // Because we cannot tell if this is needed on the caller side, we have to
1669   // conservatively assume that it is needed.  As such, make sure we have at
1670   // least enough stack space for the caller to store the 8 GPRs.
1671   NumBytes = std::max(NumBytes,
1672                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1673
1674   // Adjust the stack pointer for the new arguments...
1675   // These operations are automatically eliminated by the prolog/epilog pass
1676   Chain = DAG.getCALLSEQ_START(Chain,
1677                                DAG.getConstant(NumBytes, PtrVT));
1678   SDOperand CallSeqStart = Chain;
1679
1680   // Set up a copy of the stack pointer for use loading and storing any
1681   // arguments that may not fit in the registers available for argument
1682   // passing.
1683   SDOperand StackPtr;
1684   if (isPPC64)
1685     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1686   else
1687     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1688
1689   // Figure out which arguments are going to go in registers, and which in
1690   // memory.  Also, if this is a vararg function, floating point operations
1691   // must be stored to our stack, and loaded into integer regs as well, if
1692   // any integer regs are available for argument passing.
1693   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1694   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1695
1696   static const unsigned GPR_32[] = {           // 32-bit registers.
1697     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1698     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1699   };
1700   static const unsigned GPR_64[] = {           // 64-bit registers.
1701     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1702     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1703   };
1704   static const unsigned *FPR = GetFPR(Subtarget);
1705
1706   static const unsigned VR[] = {
1707     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1708     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1709   };
1710   const unsigned NumGPRs = array_lengthof(GPR_32);
1711   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1712   const unsigned NumVRs  = array_lengthof( VR);
1713
1714   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1715
1716   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1717   SmallVector<SDOperand, 8> MemOpChains;
1718   for (unsigned i = 0; i != NumOps; ++i) {
1719     bool inMem = false;
1720     SDOperand Arg = Op.getOperand(5+2*i);
1721     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1722     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1723     // See if next argument requires stack alignment in ELF
1724     unsigned next = 5+2*(i+1)+1;
1725     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1726       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1727       (!(Flags & AlignFlag)));
1728
1729     // PtrOff will be used to store the current argument to the stack if a
1730     // register cannot be found for it.
1731     SDOperand PtrOff;
1732
1733     // Stack align in ELF 32
1734     if (isELF32_ABI && Expand)
1735       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1736                                StackPtr.getValueType());
1737     else
1738       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1739
1740     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1741
1742     // On PPC64, promote integers to 64-bit values.
1743     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1744       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1745
1746       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1747     }
1748
1749     // FIXME Elf untested, what are alignment rules?
1750     // FIXME memcpy is used way more than necessary.  Correctness first.
1751     if (Flags & ISD::ParamFlags::ByVal) {
1752       unsigned Size = (Flags & ISD::ParamFlags::ByValSize) >>
1753                       ISD::ParamFlags::ByValSizeOffs;
1754       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1755       if (Size==1 || Size==2) {
1756         // Very small objects are passed right-justified.
1757         // Everything else is passed left-justified.
1758         MVT::ValueType VT = (Size==1) ? MVT::i8 : MVT::i16;
1759         if (GPR_idx != NumGPRs) {
1760           SDOperand Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
1761                                           NULL, 0, VT);
1762           MemOpChains.push_back(Load.getValue(1));
1763           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1764           if (isMachoABI)
1765             ArgOffset += PtrByteSize;
1766         } else {
1767           SDOperand Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
1768           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1769           SDOperand MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
1770                                 CallSeqStart.Val->getOperand(0),
1771                                 Flags, DAG, Size);
1772           // This must go outside the CALLSEQ_START..END.
1773           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1774                                CallSeqStart.Val->getOperand(1));
1775           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1776           Chain = CallSeqStart = NewCallSeqStart;
1777           ArgOffset += PtrByteSize;
1778         }
1779         continue;
1780       }
1781       for (unsigned j=0; j<Size; j+=PtrByteSize) {
1782         SDOperand Const = DAG.getConstant(j, PtrOff.getValueType());
1783         SDOperand AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
1784         if (GPR_idx != NumGPRs) {
1785           SDOperand Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
1786           MemOpChains.push_back(Load.getValue(1));
1787           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1788           if (isMachoABI)
1789             ArgOffset += PtrByteSize;
1790         } else {
1791           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1792           SDOperand MemcpyCall = CreateCopyOfByValArgument(AddArg, AddPtr,
1793                                 CallSeqStart.Val->getOperand(0),
1794                                 Flags, DAG, Size - j);
1795           // This must go outside the CALLSEQ_START..END.
1796           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1797                                CallSeqStart.Val->getOperand(1));
1798           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1799           Chain = CallSeqStart = NewCallSeqStart;
1800           ArgOffset += ((Size - j + 3)/4)*4;
1801           break;
1802         }
1803       }
1804       continue;
1805     }
1806
1807     switch (Arg.getValueType()) {
1808     default: assert(0 && "Unexpected ValueType for argument!");
1809     case MVT::i32:
1810     case MVT::i64:
1811       // Double word align in ELF
1812       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1813       if (GPR_idx != NumGPRs) {
1814         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1815       } else {
1816         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1817         inMem = true;
1818       }
1819       if (inMem || isMachoABI) {
1820         // Stack align in ELF
1821         if (isELF32_ABI && Expand)
1822           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1823
1824         ArgOffset += PtrByteSize;
1825       }
1826       break;
1827     case MVT::f32:
1828     case MVT::f64:
1829       if (isVarArg) {
1830         // Float varargs need to be promoted to double.
1831         if (Arg.getValueType() == MVT::f32)
1832           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1833       }
1834
1835       if (FPR_idx != NumFPRs) {
1836         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1837
1838         if (isVarArg) {
1839           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1840           MemOpChains.push_back(Store);
1841
1842           // Float varargs are always shadowed in available integer registers
1843           if (GPR_idx != NumGPRs) {
1844             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1845             MemOpChains.push_back(Load.getValue(1));
1846             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1847                                                                 Load));
1848           }
1849           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1850             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1851             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1852             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1853             MemOpChains.push_back(Load.getValue(1));
1854             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1855                                                                 Load));
1856           }
1857         } else {
1858           // If we have any FPRs remaining, we may also have GPRs remaining.
1859           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1860           // GPRs.
1861           if (isMachoABI) {
1862             if (GPR_idx != NumGPRs)
1863               ++GPR_idx;
1864             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1865                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1866               ++GPR_idx;
1867           }
1868         }
1869       } else {
1870         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1871         inMem = true;
1872       }
1873       if (inMem || isMachoABI) {
1874         // Stack align in ELF
1875         if (isELF32_ABI && Expand)
1876           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1877         if (isPPC64)
1878           ArgOffset += 8;
1879         else
1880           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1881       }
1882       break;
1883     case MVT::v4f32:
1884     case MVT::v4i32:
1885     case MVT::v8i16:
1886     case MVT::v16i8:
1887       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1888       assert(VR_idx != NumVRs &&
1889              "Don't support passing more than 12 vector args yet!");
1890       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1891       break;
1892     }
1893   }
1894   if (!MemOpChains.empty())
1895     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1896                         &MemOpChains[0], MemOpChains.size());
1897
1898   // Build a sequence of copy-to-reg nodes chained together with token chain
1899   // and flag operands which copy the outgoing args into the appropriate regs.
1900   SDOperand InFlag;
1901   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1902     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1903                              InFlag);
1904     InFlag = Chain.getValue(1);
1905   }
1906
1907   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1908   if (isVarArg && isELF32_ABI) {
1909     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1910     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1911     InFlag = Chain.getValue(1);
1912   }
1913
1914   std::vector<MVT::ValueType> NodeTys;
1915   NodeTys.push_back(MVT::Other);   // Returns a chain
1916   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1917
1918   SmallVector<SDOperand, 8> Ops;
1919   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1920
1921   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1922   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1923   // node so that legalize doesn't hack it.
1924   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1925     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1926   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1927     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1928   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1929     // If this is an absolute destination address, use the munged value.
1930     Callee = SDOperand(Dest, 0);
1931   else {
1932     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1933     // to do the call, we can't use PPCISD::CALL.
1934     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1935     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1936     InFlag = Chain.getValue(1);
1937
1938     // Copy the callee address into R12 on darwin.
1939     if (isMachoABI) {
1940       Chain = DAG.getCopyToReg(Chain, PPC::R12, Callee, InFlag);
1941       InFlag = Chain.getValue(1);
1942     }
1943
1944     NodeTys.clear();
1945     NodeTys.push_back(MVT::Other);
1946     NodeTys.push_back(MVT::Flag);
1947     Ops.push_back(Chain);
1948     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1949     Callee.Val = 0;
1950   }
1951
1952   // If this is a direct call, pass the chain and the callee.
1953   if (Callee.Val) {
1954     Ops.push_back(Chain);
1955     Ops.push_back(Callee);
1956   }
1957
1958   // Add argument registers to the end of the list so that they are known live
1959   // into the call.
1960   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1961     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1962                                   RegsToPass[i].second.getValueType()));
1963
1964   if (InFlag.Val)
1965     Ops.push_back(InFlag);
1966   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
1967   InFlag = Chain.getValue(1);
1968
1969   Chain = DAG.getCALLSEQ_END(Chain,
1970                              DAG.getConstant(NumBytes, PtrVT),
1971                              DAG.getConstant(0, PtrVT),
1972                              InFlag);
1973   if (Op.Val->getValueType(0) != MVT::Other)
1974     InFlag = Chain.getValue(1);
1975
1976   SDOperand ResultVals[3];
1977   unsigned NumResults = 0;
1978   NodeTys.clear();
1979
1980   // If the call has results, copy the values out of the ret val registers.
1981   switch (Op.Val->getValueType(0)) {
1982   default: assert(0 && "Unexpected ret value!");
1983   case MVT::Other: break;
1984   case MVT::i32:
1985     if (Op.Val->getValueType(1) == MVT::i32) {
1986       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1987       ResultVals[0] = Chain.getValue(0);
1988       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
1989                                  Chain.getValue(2)).getValue(1);
1990       ResultVals[1] = Chain.getValue(0);
1991       NumResults = 2;
1992       NodeTys.push_back(MVT::i32);
1993     } else {
1994       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1995       ResultVals[0] = Chain.getValue(0);
1996       NumResults = 1;
1997     }
1998     NodeTys.push_back(MVT::i32);
1999     break;
2000   case MVT::i64:
2001     Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
2002     ResultVals[0] = Chain.getValue(0);
2003     NumResults = 1;
2004     NodeTys.push_back(MVT::i64);
2005     break;
2006   case MVT::f64:
2007     if (Op.Val->getValueType(1) == MVT::f64) {
2008       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
2009       ResultVals[0] = Chain.getValue(0);
2010       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
2011                                  Chain.getValue(2)).getValue(1);
2012       ResultVals[1] = Chain.getValue(0);
2013       NumResults = 2;
2014       NodeTys.push_back(MVT::f64);
2015       NodeTys.push_back(MVT::f64);
2016       break;
2017     }
2018     // else fall through
2019   case MVT::f32:
2020     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
2021                                InFlag).getValue(1);
2022     ResultVals[0] = Chain.getValue(0);
2023     NumResults = 1;
2024     NodeTys.push_back(Op.Val->getValueType(0));
2025     break;
2026   case MVT::v4f32:
2027   case MVT::v4i32:
2028   case MVT::v8i16:
2029   case MVT::v16i8:
2030     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
2031                                    InFlag).getValue(1);
2032     ResultVals[0] = Chain.getValue(0);
2033     NumResults = 1;
2034     NodeTys.push_back(Op.Val->getValueType(0));
2035     break;
2036   }
2037
2038   NodeTys.push_back(MVT::Other);
2039
2040   // If the function returns void, just return the chain.
2041   if (NumResults == 0)
2042     return Chain;
2043
2044   // Otherwise, merge everything together with a MERGE_VALUES node.
2045   ResultVals[NumResults++] = Chain;
2046   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
2047                               ResultVals, NumResults);
2048   return Res.getValue(Op.ResNo);
2049 }
2050
2051 SDOperand PPCTargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG,
2052                                       TargetMachine &TM) {
2053   SmallVector<CCValAssign, 16> RVLocs;
2054   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2055   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2056   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2057   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
2058
2059   // If this is the first return lowered for this function, add the regs to the
2060   // liveout set for the function.
2061   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2062     for (unsigned i = 0; i != RVLocs.size(); ++i)
2063       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2064   }
2065
2066   SDOperand Chain = Op.getOperand(0);
2067   SDOperand Flag;
2068
2069   // Copy the result values into the output registers.
2070   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2071     CCValAssign &VA = RVLocs[i];
2072     assert(VA.isRegLoc() && "Can only return in registers!");
2073     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2074     Flag = Chain.getValue(1);
2075   }
2076
2077   if (Flag.Val)
2078     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2079   else
2080     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2081 }
2082
2083 SDOperand PPCTargetLowering::LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
2084                                    const PPCSubtarget &Subtarget) {
2085   // When we pop the dynamic allocation we need to restore the SP link.
2086
2087   // Get the corect type for pointers.
2088   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2089
2090   // Construct the stack pointer operand.
2091   bool IsPPC64 = Subtarget.isPPC64();
2092   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2093   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
2094
2095   // Get the operands for the STACKRESTORE.
2096   SDOperand Chain = Op.getOperand(0);
2097   SDOperand SaveSP = Op.getOperand(1);
2098
2099   // Load the old link SP.
2100   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2101
2102   // Restore the stack pointer.
2103   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2104
2105   // Store the old link SP.
2106   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2107 }
2108
2109 SDOperand PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDOperand Op,
2110                                          SelectionDAG &DAG,
2111                                          const PPCSubtarget &Subtarget) {
2112   MachineFunction &MF = DAG.getMachineFunction();
2113   bool IsPPC64 = Subtarget.isPPC64();
2114   bool isMachoABI = Subtarget.isMachoABI();
2115
2116   // Get current frame pointer save index.  The users of this index will be
2117   // primarily DYNALLOC instructions.
2118   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2119   int FPSI = FI->getFramePointerSaveIndex();
2120
2121   // If the frame pointer save index hasn't been defined yet.
2122   if (!FPSI) {
2123     // Find out what the fix offset of the frame pointer save area.
2124     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2125
2126     // Allocate the frame index for frame pointer save area.
2127     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2128     // Save the result.
2129     FI->setFramePointerSaveIndex(FPSI);
2130   }
2131
2132   // Get the inputs.
2133   SDOperand Chain = Op.getOperand(0);
2134   SDOperand Size  = Op.getOperand(1);
2135
2136   // Get the corect type for pointers.
2137   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2138   // Negate the size.
2139   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
2140                                   DAG.getConstant(0, PtrVT), Size);
2141   // Construct a node for the frame pointer save index.
2142   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
2143   // Build a DYNALLOC node.
2144   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
2145   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2146   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2147 }
2148
2149
2150 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2151 /// possible.
2152 SDOperand PPCTargetLowering::LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2153   // Not FP? Not a fsel.
2154   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2155       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2156     return SDOperand();
2157
2158   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2159
2160   // Cannot handle SETEQ/SETNE.
2161   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2162
2163   MVT::ValueType ResVT = Op.getValueType();
2164   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2165   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2166   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2167
2168   // If the RHS of the comparison is a 0.0, we don't need to do the
2169   // subtraction at all.
2170   if (isFloatingPointZero(RHS))
2171     switch (CC) {
2172     default: break;       // SETUO etc aren't handled by fsel.
2173     case ISD::SETULT:
2174     case ISD::SETOLT:
2175     case ISD::SETLT:
2176       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2177     case ISD::SETUGE:
2178     case ISD::SETOGE:
2179     case ISD::SETGE:
2180       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2181         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2182       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2183     case ISD::SETUGT:
2184     case ISD::SETOGT:
2185     case ISD::SETGT:
2186       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2187     case ISD::SETULE:
2188     case ISD::SETOLE:
2189     case ISD::SETLE:
2190       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2191         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2192       return DAG.getNode(PPCISD::FSEL, ResVT,
2193                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2194     }
2195
2196   SDOperand Cmp;
2197   switch (CC) {
2198   default: break;       // SETUO etc aren't handled by fsel.
2199   case ISD::SETULT:
2200   case ISD::SETOLT:
2201   case ISD::SETLT:
2202     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2203     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2204       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2205       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2206   case ISD::SETUGE:
2207   case ISD::SETOGE:
2208   case ISD::SETGE:
2209     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2210     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2211       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2212       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2213   case ISD::SETUGT:
2214   case ISD::SETOGT:
2215   case ISD::SETGT:
2216     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2217     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2218       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2219       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2220   case ISD::SETULE:
2221   case ISD::SETOLE:
2222   case ISD::SETLE:
2223     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2224     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2225       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2226       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2227   }
2228   return SDOperand();
2229 }
2230
2231 // FIXME: Split this code up when LegalizeDAGTypes lands.
2232 SDOperand PPCTargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2233   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2234   SDOperand Src = Op.getOperand(0);
2235   if (Src.getValueType() == MVT::f32)
2236     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2237
2238   SDOperand Tmp;
2239   switch (Op.getValueType()) {
2240   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2241   case MVT::i32:
2242     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2243     break;
2244   case MVT::i64:
2245     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2246     break;
2247   }
2248
2249   // Convert the FP value to an int value through memory.
2250   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2251
2252   // Emit a store to the stack slot.
2253   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2254
2255   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2256   // add in a bias.
2257   if (Op.getValueType() == MVT::i32)
2258     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2259                         DAG.getConstant(4, FIPtr.getValueType()));
2260   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2261 }
2262
2263 SDOperand PPCTargetLowering::LowerFP_ROUND_INREG(SDOperand Op,
2264                                                  SelectionDAG &DAG) {
2265   assert(Op.getValueType() == MVT::ppcf128);
2266   SDNode *Node = Op.Val;
2267   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2268   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2269   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2270   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2271
2272   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2273   // of the long double, and puts FPSCR back the way it was.  We do not
2274   // actually model FPSCR.
2275   std::vector<MVT::ValueType> NodeTys;
2276   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2277
2278   NodeTys.push_back(MVT::f64);   // Return register
2279   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2280   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2281   MFFSreg = Result.getValue(0);
2282   InFlag = Result.getValue(1);
2283
2284   NodeTys.clear();
2285   NodeTys.push_back(MVT::Flag);   // Returns a flag
2286   Ops[0] = DAG.getConstant(31, MVT::i32);
2287   Ops[1] = InFlag;
2288   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2289   InFlag = Result.getValue(0);
2290
2291   NodeTys.clear();
2292   NodeTys.push_back(MVT::Flag);   // Returns a flag
2293   Ops[0] = DAG.getConstant(30, MVT::i32);
2294   Ops[1] = InFlag;
2295   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2296   InFlag = Result.getValue(0);
2297
2298   NodeTys.clear();
2299   NodeTys.push_back(MVT::f64);    // result of add
2300   NodeTys.push_back(MVT::Flag);   // Returns a flag
2301   Ops[0] = Lo;
2302   Ops[1] = Hi;
2303   Ops[2] = InFlag;
2304   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2305   FPreg = Result.getValue(0);
2306   InFlag = Result.getValue(1);
2307
2308   NodeTys.clear();
2309   NodeTys.push_back(MVT::f64);
2310   Ops[0] = DAG.getConstant(1, MVT::i32);
2311   Ops[1] = MFFSreg;
2312   Ops[2] = FPreg;
2313   Ops[3] = InFlag;
2314   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2315   FPreg = Result.getValue(0);
2316
2317   // We know the low half is about to be thrown away, so just use something
2318   // convenient.
2319   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2320 }
2321
2322 SDOperand PPCTargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2323   if (Op.getOperand(0).getValueType() == MVT::i64) {
2324     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2325     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2326     if (Op.getValueType() == MVT::f32)
2327       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2328     return FP;
2329   }
2330
2331   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2332          "Unhandled SINT_TO_FP type in custom expander!");
2333   // Since we only generate this in 64-bit mode, we can take advantage of
2334   // 64-bit registers.  In particular, sign extend the input value into the
2335   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2336   // then lfd it and fcfid it.
2337   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2338   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2339   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2340   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2341
2342   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2343                                 Op.getOperand(0));
2344
2345   // STD the extended value into the stack slot.
2346   MemOperand MO(PseudoSourceValue::getFixedStack(),
2347                 MemOperand::MOStore, FrameIdx, 8, 8);
2348   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2349                                 DAG.getEntryNode(), Ext64, FIdx,
2350                                 DAG.getMemOperand(MO));
2351   // Load the value as a double.
2352   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2353
2354   // FCFID it and return it.
2355   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2356   if (Op.getValueType() == MVT::f32)
2357     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2358   return FP;
2359 }
2360
2361 SDOperand PPCTargetLowering::LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG) {
2362   /*
2363    The rounding mode is in bits 30:31 of FPSR, and has the following
2364    settings:
2365      00 Round to nearest
2366      01 Round to 0
2367      10 Round to +inf
2368      11 Round to -inf
2369
2370   FLT_ROUNDS, on the other hand, expects the following:
2371     -1 Undefined
2372      0 Round to 0
2373      1 Round to nearest
2374      2 Round to +inf
2375      3 Round to -inf
2376
2377   To perform the conversion, we do:
2378     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2379   */
2380
2381   MachineFunction &MF = DAG.getMachineFunction();
2382   MVT::ValueType VT = Op.getValueType();
2383   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2384   std::vector<MVT::ValueType> NodeTys;
2385   SDOperand MFFSreg, InFlag;
2386
2387   // Save FP Control Word to register
2388   NodeTys.push_back(MVT::f64);    // return register
2389   NodeTys.push_back(MVT::Flag);   // unused in this context
2390   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2391
2392   // Save FP register to stack slot
2393   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2394   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2395   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2396                                  StackSlot, NULL, 0);
2397
2398   // Load FP Control Word from low 32 bits of stack slot.
2399   SDOperand Four = DAG.getConstant(4, PtrVT);
2400   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2401   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2402
2403   // Transform as necessary
2404   SDOperand CWD1 =
2405     DAG.getNode(ISD::AND, MVT::i32,
2406                 CWD, DAG.getConstant(3, MVT::i32));
2407   SDOperand CWD2 =
2408     DAG.getNode(ISD::SRL, MVT::i32,
2409                 DAG.getNode(ISD::AND, MVT::i32,
2410                             DAG.getNode(ISD::XOR, MVT::i32,
2411                                         CWD, DAG.getConstant(3, MVT::i32)),
2412                             DAG.getConstant(3, MVT::i32)),
2413                 DAG.getConstant(1, MVT::i8));
2414
2415   SDOperand RetVal =
2416     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2417
2418   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2419                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2420 }
2421
2422 SDOperand PPCTargetLowering::LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2423   MVT::ValueType VT = Op.getValueType();
2424   unsigned BitWidth = MVT::getSizeInBits(VT);
2425   assert(Op.getNumOperands() == 3 &&
2426          VT == Op.getOperand(1).getValueType() &&
2427          "Unexpected SHL!");
2428
2429   // Expand into a bunch of logical ops.  Note that these ops
2430   // depend on the PPC behavior for oversized shift amounts.
2431   SDOperand Lo = Op.getOperand(0);
2432   SDOperand Hi = Op.getOperand(1);
2433   SDOperand Amt = Op.getOperand(2);
2434   MVT::ValueType AmtVT = Amt.getValueType();
2435
2436   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2437                                DAG.getConstant(BitWidth, AmtVT), Amt);
2438   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
2439   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
2440   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2441   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2442                                DAG.getConstant(-BitWidth, AmtVT));
2443   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
2444   SDOperand OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2445   SDOperand OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
2446   SDOperand OutOps[] = { OutLo, OutHi };
2447   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2448                      OutOps, 2);
2449 }
2450
2451 SDOperand PPCTargetLowering::LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2452   MVT::ValueType VT = Op.getValueType();
2453   unsigned BitWidth = MVT::getSizeInBits(VT);
2454   assert(Op.getNumOperands() == 3 &&
2455          VT == Op.getOperand(1).getValueType() &&
2456          "Unexpected SRL!");
2457
2458   // Expand into a bunch of logical ops.  Note that these ops
2459   // depend on the PPC behavior for oversized shift amounts.
2460   SDOperand Lo = Op.getOperand(0);
2461   SDOperand Hi = Op.getOperand(1);
2462   SDOperand Amt = Op.getOperand(2);
2463   MVT::ValueType AmtVT = Amt.getValueType();
2464
2465   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2466                                DAG.getConstant(BitWidth, AmtVT), Amt);
2467   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2468   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2469   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2470   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2471                                DAG.getConstant(-BitWidth, AmtVT));
2472   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
2473   SDOperand OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2474   SDOperand OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
2475   SDOperand OutOps[] = { OutLo, OutHi };
2476   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2477                      OutOps, 2);
2478 }
2479
2480 SDOperand PPCTargetLowering::LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2481   MVT::ValueType VT = Op.getValueType();
2482   unsigned BitWidth = MVT::getSizeInBits(VT);
2483   assert(Op.getNumOperands() == 3 &&
2484          VT == Op.getOperand(1).getValueType() &&
2485          "Unexpected SRA!");
2486
2487   // Expand into a bunch of logical ops, followed by a select_cc.
2488   SDOperand Lo = Op.getOperand(0);
2489   SDOperand Hi = Op.getOperand(1);
2490   SDOperand Amt = Op.getOperand(2);
2491   MVT::ValueType AmtVT = Amt.getValueType();
2492
2493   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2494                                DAG.getConstant(BitWidth, AmtVT), Amt);
2495   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2496   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2497   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2498   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2499                                DAG.getConstant(-BitWidth, AmtVT));
2500   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, VT, Hi, Tmp5);
2501   SDOperand OutHi = DAG.getNode(PPCISD::SRA, VT, Hi, Amt);
2502   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, AmtVT),
2503                                     Tmp4, Tmp6, ISD::SETLE);
2504   SDOperand OutOps[] = { OutLo, OutHi };
2505   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2506                      OutOps, 2);
2507 }
2508
2509 //===----------------------------------------------------------------------===//
2510 // Vector related lowering.
2511 //
2512
2513 // If this is a vector of constants or undefs, get the bits.  A bit in
2514 // UndefBits is set if the corresponding element of the vector is an
2515 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2516 // zero.   Return true if this is not an array of constants, false if it is.
2517 //
2518 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2519                                        uint64_t UndefBits[2]) {
2520   // Start with zero'd results.
2521   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2522
2523   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2524   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2525     SDOperand OpVal = BV->getOperand(i);
2526
2527     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2528     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2529
2530     uint64_t EltBits = 0;
2531     if (OpVal.getOpcode() == ISD::UNDEF) {
2532       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2533       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2534       continue;
2535     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2536       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2537     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2538       assert(CN->getValueType(0) == MVT::f32 &&
2539              "Only one legal FP vector type!");
2540       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2541     } else {
2542       // Nonconstant element.
2543       return true;
2544     }
2545
2546     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2547   }
2548
2549   //printf("%llx %llx  %llx %llx\n",
2550   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2551   return false;
2552 }
2553
2554 // If this is a splat (repetition) of a value across the whole vector, return
2555 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2556 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2557 // SplatSize = 1 byte.
2558 static bool isConstantSplat(const uint64_t Bits128[2],
2559                             const uint64_t Undef128[2],
2560                             unsigned &SplatBits, unsigned &SplatUndef,
2561                             unsigned &SplatSize) {
2562
2563   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2564   // the same as the lower 64-bits, ignoring undefs.
2565   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2566     return false;  // Can't be a splat if two pieces don't match.
2567
2568   uint64_t Bits64  = Bits128[0] | Bits128[1];
2569   uint64_t Undef64 = Undef128[0] & Undef128[1];
2570
2571   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2572   // undefs.
2573   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2574     return false;  // Can't be a splat if two pieces don't match.
2575
2576   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2577   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2578
2579   // If the top 16-bits are different than the lower 16-bits, ignoring
2580   // undefs, we have an i32 splat.
2581   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2582     SplatBits = Bits32;
2583     SplatUndef = Undef32;
2584     SplatSize = 4;
2585     return true;
2586   }
2587
2588   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2589   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2590
2591   // If the top 8-bits are different than the lower 8-bits, ignoring
2592   // undefs, we have an i16 splat.
2593   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2594     SplatBits = Bits16;
2595     SplatUndef = Undef16;
2596     SplatSize = 2;
2597     return true;
2598   }
2599
2600   // Otherwise, we have an 8-bit splat.
2601   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2602   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2603   SplatSize = 1;
2604   return true;
2605 }
2606
2607 /// BuildSplatI - Build a canonical splati of Val with an element size of
2608 /// SplatSize.  Cast the result to VT.
2609 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2610                              SelectionDAG &DAG) {
2611   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2612
2613   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2614     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2615   };
2616
2617   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2618
2619   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2620   if (Val == -1)
2621     SplatSize = 1;
2622
2623   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2624
2625   // Build a canonical splat for this value.
2626   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2627   SmallVector<SDOperand, 8> Ops;
2628   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2629   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2630                               &Ops[0], Ops.size());
2631   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2632 }
2633
2634 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2635 /// specified intrinsic ID.
2636 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2637                                   SelectionDAG &DAG,
2638                                   MVT::ValueType DestVT = MVT::Other) {
2639   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2640   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2641                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2642 }
2643
2644 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2645 /// specified intrinsic ID.
2646 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2647                                   SDOperand Op2, SelectionDAG &DAG,
2648                                   MVT::ValueType DestVT = MVT::Other) {
2649   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2650   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2651                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2652 }
2653
2654
2655 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2656 /// amount.  The result has the specified value type.
2657 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2658                              MVT::ValueType VT, SelectionDAG &DAG) {
2659   // Force LHS/RHS to be the right type.
2660   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2661   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2662
2663   SDOperand Ops[16];
2664   for (unsigned i = 0; i != 16; ++i)
2665     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2666   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2667                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2668   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2669 }
2670
2671 // If this is a case we can't handle, return null and let the default
2672 // expansion code take care of it.  If we CAN select this case, and if it
2673 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2674 // this case more efficiently than a constant pool load, lower it to the
2675 // sequence of ops that should be used.
2676 SDOperand PPCTargetLowering::LowerBUILD_VECTOR(SDOperand Op,
2677                                                SelectionDAG &DAG) {
2678   // If this is a vector of constants or undefs, get the bits.  A bit in
2679   // UndefBits is set if the corresponding element of the vector is an
2680   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2681   // zero.
2682   uint64_t VectorBits[2];
2683   uint64_t UndefBits[2];
2684   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2685     return SDOperand();   // Not a constant vector.
2686
2687   // If this is a splat (repetition) of a value across the whole vector, return
2688   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2689   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2690   // SplatSize = 1 byte.
2691   unsigned SplatBits, SplatUndef, SplatSize;
2692   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2693     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2694
2695     // First, handle single instruction cases.
2696
2697     // All zeros?
2698     if (SplatBits == 0) {
2699       // Canonicalize all zero vectors to be v4i32.
2700       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2701         SDOperand Z = DAG.getConstant(0, MVT::i32);
2702         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2703         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2704       }
2705       return Op;
2706     }
2707
2708     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2709     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2710     if (SextVal >= -16 && SextVal <= 15)
2711       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2712
2713
2714     // Two instruction sequences.
2715
2716     // If this value is in the range [-32,30] and is even, use:
2717     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2718     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2719       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2720       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2721     }
2722
2723     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2724     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2725     // for fneg/fabs.
2726     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2727       // Make -1 and vspltisw -1:
2728       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2729
2730       // Make the VSLW intrinsic, computing 0x8000_0000.
2731       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2732                                        OnesV, DAG);
2733
2734       // xor by OnesV to invert it.
2735       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2736       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2737     }
2738
2739     // Check to see if this is a wide variety of vsplti*, binop self cases.
2740     unsigned SplatBitSize = SplatSize*8;
2741     static const signed char SplatCsts[] = {
2742       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2743       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2744     };
2745
2746     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2747       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2748       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2749       int i = SplatCsts[idx];
2750
2751       // Figure out what shift amount will be used by altivec if shifted by i in
2752       // this splat size.
2753       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2754
2755       // vsplti + shl self.
2756       if (SextVal == (i << (int)TypeShiftAmt)) {
2757         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2758         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2759           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2760           Intrinsic::ppc_altivec_vslw
2761         };
2762         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2763         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2764       }
2765
2766       // vsplti + srl self.
2767       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2768         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2769         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2770           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2771           Intrinsic::ppc_altivec_vsrw
2772         };
2773         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2774         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2775       }
2776
2777       // vsplti + sra self.
2778       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2779         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2780         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2781           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2782           Intrinsic::ppc_altivec_vsraw
2783         };
2784         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2785         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2786       }
2787
2788       // vsplti + rol self.
2789       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2790                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2791         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2792         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2793           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2794           Intrinsic::ppc_altivec_vrlw
2795         };
2796         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2797         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2798       }
2799
2800       // t = vsplti c, result = vsldoi t, t, 1
2801       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2802         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2803         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2804       }
2805       // t = vsplti c, result = vsldoi t, t, 2
2806       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2807         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2808         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2809       }
2810       // t = vsplti c, result = vsldoi t, t, 3
2811       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2812         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2813         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2814       }
2815     }
2816
2817     // Three instruction sequences.
2818
2819     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2820     if (SextVal >= 0 && SextVal <= 31) {
2821       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2822       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2823       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2824       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2825     }
2826     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2827     if (SextVal >= -31 && SextVal <= 0) {
2828       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2829       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2830       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2831       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2832     }
2833   }
2834
2835   return SDOperand();
2836 }
2837
2838 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2839 /// the specified operations to build the shuffle.
2840 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2841                                         SDOperand RHS, SelectionDAG &DAG) {
2842   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2843   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2844   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2845
2846   enum {
2847     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2848     OP_VMRGHW,
2849     OP_VMRGLW,
2850     OP_VSPLTISW0,
2851     OP_VSPLTISW1,
2852     OP_VSPLTISW2,
2853     OP_VSPLTISW3,
2854     OP_VSLDOI4,
2855     OP_VSLDOI8,
2856     OP_VSLDOI12
2857   };
2858
2859   if (OpNum == OP_COPY) {
2860     if (LHSID == (1*9+2)*9+3) return LHS;
2861     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2862     return RHS;
2863   }
2864
2865   SDOperand OpLHS, OpRHS;
2866   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2867   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2868
2869   unsigned ShufIdxs[16];
2870   switch (OpNum) {
2871   default: assert(0 && "Unknown i32 permute!");
2872   case OP_VMRGHW:
2873     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2874     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2875     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2876     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2877     break;
2878   case OP_VMRGLW:
2879     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2880     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2881     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2882     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2883     break;
2884   case OP_VSPLTISW0:
2885     for (unsigned i = 0; i != 16; ++i)
2886       ShufIdxs[i] = (i&3)+0;
2887     break;
2888   case OP_VSPLTISW1:
2889     for (unsigned i = 0; i != 16; ++i)
2890       ShufIdxs[i] = (i&3)+4;
2891     break;
2892   case OP_VSPLTISW2:
2893     for (unsigned i = 0; i != 16; ++i)
2894       ShufIdxs[i] = (i&3)+8;
2895     break;
2896   case OP_VSPLTISW3:
2897     for (unsigned i = 0; i != 16; ++i)
2898       ShufIdxs[i] = (i&3)+12;
2899     break;
2900   case OP_VSLDOI4:
2901     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2902   case OP_VSLDOI8:
2903     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2904   case OP_VSLDOI12:
2905     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2906   }
2907   SDOperand Ops[16];
2908   for (unsigned i = 0; i != 16; ++i)
2909     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2910
2911   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2912                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2913 }
2914
2915 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2916 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2917 /// return the code it can be lowered into.  Worst case, it can always be
2918 /// lowered into a vperm.
2919 SDOperand PPCTargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op,
2920                                                  SelectionDAG &DAG) {
2921   SDOperand V1 = Op.getOperand(0);
2922   SDOperand V2 = Op.getOperand(1);
2923   SDOperand PermMask = Op.getOperand(2);
2924
2925   // Cases that are handled by instructions that take permute immediates
2926   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2927   // selected by the instruction selector.
2928   if (V2.getOpcode() == ISD::UNDEF) {
2929     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2930         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2931         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2932         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2933         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2934         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2935         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2936         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2937         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2938         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2939         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2940         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2941       return Op;
2942     }
2943   }
2944
2945   // Altivec has a variety of "shuffle immediates" that take two vector inputs
2946   // and produce a fixed permutation.  If any of these match, do not lower to
2947   // VPERM.
2948   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
2949       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
2950       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
2951       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
2952       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
2953       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
2954       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
2955       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
2956       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
2957     return Op;
2958
2959   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
2960   // perfect shuffle table to emit an optimal matching sequence.
2961   unsigned PFIndexes[4];
2962   bool isFourElementShuffle = true;
2963   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
2964     unsigned EltNo = 8;   // Start out undef.
2965     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
2966       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
2967         continue;   // Undef, ignore it.
2968
2969       unsigned ByteSource =
2970         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
2971       if ((ByteSource & 3) != j) {
2972         isFourElementShuffle = false;
2973         break;
2974       }
2975
2976       if (EltNo == 8) {
2977         EltNo = ByteSource/4;
2978       } else if (EltNo != ByteSource/4) {
2979         isFourElementShuffle = false;
2980         break;
2981       }
2982     }
2983     PFIndexes[i] = EltNo;
2984   }
2985
2986   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
2987   // perfect shuffle vector to determine if it is cost effective to do this as
2988   // discrete instructions, or whether we should use a vperm.
2989   if (isFourElementShuffle) {
2990     // Compute the index in the perfect shuffle table.
2991     unsigned PFTableIndex =
2992       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2993
2994     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2995     unsigned Cost  = (PFEntry >> 30);
2996
2997     // Determining when to avoid vperm is tricky.  Many things affect the cost
2998     // of vperm, particularly how many times the perm mask needs to be computed.
2999     // For example, if the perm mask can be hoisted out of a loop or is already
3000     // used (perhaps because there are multiple permutes with the same shuffle
3001     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3002     // the loop requires an extra register.
3003     //
3004     // As a compromise, we only emit discrete instructions if the shuffle can be
3005     // generated in 3 or fewer operations.  When we have loop information
3006     // available, if this block is within a loop, we should avoid using vperm
3007     // for 3-operation perms and use a constant pool load instead.
3008     if (Cost < 3)
3009       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3010   }
3011
3012   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3013   // vector that will get spilled to the constant pool.
3014   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3015
3016   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3017   // that it is in input element units, not in bytes.  Convert now.
3018   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
3019   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
3020
3021   SmallVector<SDOperand, 16> ResultMask;
3022   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3023     unsigned SrcElt;
3024     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3025       SrcElt = 0;
3026     else
3027       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
3028
3029     for (unsigned j = 0; j != BytesPerElement; ++j)
3030       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3031                                            MVT::i8));
3032   }
3033
3034   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3035                                     &ResultMask[0], ResultMask.size());
3036   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3037 }
3038
3039 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3040 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3041 /// information about the intrinsic.
3042 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
3043                                   bool &isDot) {
3044   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
3045   CompareOpc = -1;
3046   isDot = false;
3047   switch (IntrinsicID) {
3048   default: return false;
3049     // Comparison predicates.
3050   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3051   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3052   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3053   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3054   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3055   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3056   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3057   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3058   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3059   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3060   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3061   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3062   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3063
3064     // Normal Comparisons.
3065   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3066   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3067   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3068   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3069   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3070   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3071   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3072   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3073   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3074   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3075   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3076   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3077   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3078   }
3079   return true;
3080 }
3081
3082 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3083 /// lower, do it, otherwise return null.
3084 SDOperand PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op,
3085                                                      SelectionDAG &DAG) {
3086   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3087   // opcode number of the comparison.
3088   int CompareOpc;
3089   bool isDot;
3090   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3091     return SDOperand();    // Don't custom lower most intrinsics.
3092
3093   // If this is a non-dot comparison, make the VCMP node and we are done.
3094   if (!isDot) {
3095     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3096                                 Op.getOperand(1), Op.getOperand(2),
3097                                 DAG.getConstant(CompareOpc, MVT::i32));
3098     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3099   }
3100
3101   // Create the PPCISD altivec 'dot' comparison node.
3102   SDOperand Ops[] = {
3103     Op.getOperand(2),  // LHS
3104     Op.getOperand(3),  // RHS
3105     DAG.getConstant(CompareOpc, MVT::i32)
3106   };
3107   std::vector<MVT::ValueType> VTs;
3108   VTs.push_back(Op.getOperand(2).getValueType());
3109   VTs.push_back(MVT::Flag);
3110   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3111
3112   // Now that we have the comparison, emit a copy from the CR to a GPR.
3113   // This is flagged to the above dot comparison.
3114   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3115                                 DAG.getRegister(PPC::CR6, MVT::i32),
3116                                 CompNode.getValue(1));
3117
3118   // Unpack the result based on how the target uses it.
3119   unsigned BitNo;   // Bit # of CR6.
3120   bool InvertBit;   // Invert result?
3121   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
3122   default:  // Can't happen, don't crash on invalid number though.
3123   case 0:   // Return the value of the EQ bit of CR6.
3124     BitNo = 0; InvertBit = false;
3125     break;
3126   case 1:   // Return the inverted value of the EQ bit of CR6.
3127     BitNo = 0; InvertBit = true;
3128     break;
3129   case 2:   // Return the value of the LT bit of CR6.
3130     BitNo = 2; InvertBit = false;
3131     break;
3132   case 3:   // Return the inverted value of the LT bit of CR6.
3133     BitNo = 2; InvertBit = true;
3134     break;
3135   }
3136
3137   // Shift the bit into the low position.
3138   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3139                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3140   // Isolate the bit.
3141   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3142                       DAG.getConstant(1, MVT::i32));
3143
3144   // If we are supposed to, toggle the bit.
3145   if (InvertBit)
3146     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3147                         DAG.getConstant(1, MVT::i32));
3148   return Flags;
3149 }
3150
3151 SDOperand PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op,
3152                                                    SelectionDAG &DAG) {
3153   // Create a stack slot that is 16-byte aligned.
3154   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3155   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3156   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3157   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3158
3159   // Store the input value into Value#0 of the stack slot.
3160   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
3161                                  Op.getOperand(0), FIdx, NULL, 0);
3162   // Load it out.
3163   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3164 }
3165
3166 SDOperand PPCTargetLowering::LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3167   if (Op.getValueType() == MVT::v4i32) {
3168     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3169
3170     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3171     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3172
3173     SDOperand RHSSwap =   // = vrlw RHS, 16
3174       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3175
3176     // Shrinkify inputs to v8i16.
3177     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3178     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3179     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3180
3181     // Low parts multiplied together, generating 32-bit results (we ignore the
3182     // top parts).
3183     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3184                                         LHS, RHS, DAG, MVT::v4i32);
3185
3186     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3187                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3188     // Shift the high parts up 16 bits.
3189     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3190     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3191   } else if (Op.getValueType() == MVT::v8i16) {
3192     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3193
3194     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3195
3196     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3197                             LHS, RHS, Zero, DAG);
3198   } else if (Op.getValueType() == MVT::v16i8) {
3199     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3200
3201     // Multiply the even 8-bit parts, producing 16-bit sums.
3202     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3203                                            LHS, RHS, DAG, MVT::v8i16);
3204     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3205
3206     // Multiply the odd 8-bit parts, producing 16-bit sums.
3207     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3208                                           LHS, RHS, DAG, MVT::v8i16);
3209     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3210
3211     // Merge the results together.
3212     SDOperand Ops[16];
3213     for (unsigned i = 0; i != 8; ++i) {
3214       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3215       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3216     }
3217     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3218                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3219   } else {
3220     assert(0 && "Unknown mul to lower!");
3221     abort();
3222   }
3223 }
3224
3225 /// LowerOperation - Provide custom lowering hooks for some operations.
3226 ///
3227 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3228   switch (Op.getOpcode()) {
3229   default: assert(0 && "Wasn't expecting to be able to lower this!");
3230   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3231   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3232   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3233   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3234   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3235   case ISD::VASTART:
3236     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3237                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3238
3239   case ISD::VAARG:
3240     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3241                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3242
3243   case ISD::FORMAL_ARGUMENTS:
3244     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3245                                  VarArgsStackOffset, VarArgsNumGPR,
3246                                  VarArgsNumFPR, PPCSubTarget);
3247
3248   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3249   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3250   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3251   case ISD::DYNAMIC_STACKALLOC:
3252     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3253
3254   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3255   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3256   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3257   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3258   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3259
3260   // Lower 64-bit shifts.
3261   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3262   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3263   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3264
3265   // Vector-related lowering.
3266   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3267   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3268   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3269   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3270   case ISD::MUL:                return LowerMUL(Op, DAG);
3271
3272   // Frame & Return address.
3273   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3274   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3275   }
3276   return SDOperand();
3277 }
3278
3279 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3280   switch (N->getOpcode()) {
3281   default: assert(0 && "Wasn't expecting to be able to lower this!");
3282   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3283   }
3284 }
3285
3286
3287 //===----------------------------------------------------------------------===//
3288 //  Other Lowering Code
3289 //===----------------------------------------------------------------------===//
3290
3291 MachineBasicBlock *
3292 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3293                                                MachineBasicBlock *BB) {
3294   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3295   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3296           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3297           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3298           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3299           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3300          "Unexpected instr type to insert");
3301
3302   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3303   // control-flow pattern.  The incoming instruction knows the destination vreg
3304   // to set, the condition code register to branch on, the true/false values to
3305   // select between, and a branch opcode to use.
3306   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3307   ilist<MachineBasicBlock>::iterator It = BB;
3308   ++It;
3309
3310   //  thisMBB:
3311   //  ...
3312   //   TrueVal = ...
3313   //   cmpTY ccX, r1, r2
3314   //   bCC copy1MBB
3315   //   fallthrough --> copy0MBB
3316   MachineBasicBlock *thisMBB = BB;
3317   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3318   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3319   unsigned SelectPred = MI->getOperand(4).getImm();
3320   BuildMI(BB, TII->get(PPC::BCC))
3321     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3322   MachineFunction *F = BB->getParent();
3323   F->getBasicBlockList().insert(It, copy0MBB);
3324   F->getBasicBlockList().insert(It, sinkMBB);
3325   // Update machine-CFG edges by first adding all successors of the current
3326   // block to the new block which will contain the Phi node for the select.
3327   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3328       e = BB->succ_end(); i != e; ++i)
3329     sinkMBB->addSuccessor(*i);
3330   // Next, remove all successors of the current block, and add the true
3331   // and fallthrough blocks as its successors.
3332   while(!BB->succ_empty())
3333     BB->removeSuccessor(BB->succ_begin());
3334   BB->addSuccessor(copy0MBB);
3335   BB->addSuccessor(sinkMBB);
3336
3337   //  copy0MBB:
3338   //   %FalseValue = ...
3339   //   # fallthrough to sinkMBB
3340   BB = copy0MBB;
3341
3342   // Update machine-CFG edges
3343   BB->addSuccessor(sinkMBB);
3344
3345   //  sinkMBB:
3346   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3347   //  ...
3348   BB = sinkMBB;
3349   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3350     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3351     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3352
3353   delete MI;   // The pseudo instruction is gone now.
3354   return BB;
3355 }
3356
3357 //===----------------------------------------------------------------------===//
3358 // Target Optimization Hooks
3359 //===----------------------------------------------------------------------===//
3360
3361 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3362                                                DAGCombinerInfo &DCI) const {
3363   TargetMachine &TM = getTargetMachine();
3364   SelectionDAG &DAG = DCI.DAG;
3365   switch (N->getOpcode()) {
3366   default: break;
3367   case PPCISD::SHL:
3368     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3369       if (C->getValue() == 0)   // 0 << V -> 0.
3370         return N->getOperand(0);
3371     }
3372     break;
3373   case PPCISD::SRL:
3374     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3375       if (C->getValue() == 0)   // 0 >>u V -> 0.
3376         return N->getOperand(0);
3377     }
3378     break;
3379   case PPCISD::SRA:
3380     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3381       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3382           C->isAllOnesValue())    // -1 >>s V -> -1.
3383         return N->getOperand(0);
3384     }
3385     break;
3386
3387   case ISD::SINT_TO_FP:
3388     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3389       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3390         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3391         // We allow the src/dst to be either f32/f64, but the intermediate
3392         // type must be i64.
3393         if (N->getOperand(0).getValueType() == MVT::i64 &&
3394             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3395           SDOperand Val = N->getOperand(0).getOperand(0);
3396           if (Val.getValueType() == MVT::f32) {
3397             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3398             DCI.AddToWorklist(Val.Val);
3399           }
3400
3401           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3402           DCI.AddToWorklist(Val.Val);
3403           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3404           DCI.AddToWorklist(Val.Val);
3405           if (N->getValueType(0) == MVT::f32) {
3406             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3407                               DAG.getIntPtrConstant(0));
3408             DCI.AddToWorklist(Val.Val);
3409           }
3410           return Val;
3411         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3412           // If the intermediate type is i32, we can avoid the load/store here
3413           // too.
3414         }
3415       }
3416     }
3417     break;
3418   case ISD::STORE:
3419     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3420     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3421         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3422         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3423         N->getOperand(1).getValueType() == MVT::i32 &&
3424         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3425       SDOperand Val = N->getOperand(1).getOperand(0);
3426       if (Val.getValueType() == MVT::f32) {
3427         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3428         DCI.AddToWorklist(Val.Val);
3429       }
3430       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3431       DCI.AddToWorklist(Val.Val);
3432
3433       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3434                         N->getOperand(2), N->getOperand(3));
3435       DCI.AddToWorklist(Val.Val);
3436       return Val;
3437     }
3438
3439     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3440     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3441         N->getOperand(1).Val->hasOneUse() &&
3442         (N->getOperand(1).getValueType() == MVT::i32 ||
3443          N->getOperand(1).getValueType() == MVT::i16)) {
3444       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3445       // Do an any-extend to 32-bits if this is a half-word input.
3446       if (BSwapOp.getValueType() == MVT::i16)
3447         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3448
3449       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3450                          N->getOperand(2), N->getOperand(3),
3451                          DAG.getValueType(N->getOperand(1).getValueType()));
3452     }
3453     break;
3454   case ISD::BSWAP:
3455     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3456     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3457         N->getOperand(0).hasOneUse() &&
3458         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3459       SDOperand Load = N->getOperand(0);
3460       LoadSDNode *LD = cast<LoadSDNode>(Load);
3461       // Create the byte-swapping load.
3462       std::vector<MVT::ValueType> VTs;
3463       VTs.push_back(MVT::i32);
3464       VTs.push_back(MVT::Other);
3465       SDOperand MO = DAG.getMemOperand(LD->getMemOperand());
3466       SDOperand Ops[] = {
3467         LD->getChain(),    // Chain
3468         LD->getBasePtr(),  // Ptr
3469         MO,                // MemOperand
3470         DAG.getValueType(N->getValueType(0)) // VT
3471       };
3472       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3473
3474       // If this is an i16 load, insert the truncate.
3475       SDOperand ResVal = BSLoad;
3476       if (N->getValueType(0) == MVT::i16)
3477         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3478
3479       // First, combine the bswap away.  This makes the value produced by the
3480       // load dead.
3481       DCI.CombineTo(N, ResVal);
3482
3483       // Next, combine the load away, we give it a bogus result value but a real
3484       // chain result.  The result value is dead because the bswap is dead.
3485       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3486
3487       // Return N so it doesn't get rechecked!
3488       return SDOperand(N, 0);
3489     }
3490
3491     break;
3492   case PPCISD::VCMP: {
3493     // If a VCMPo node already exists with exactly the same operands as this
3494     // node, use its result instead of this node (VCMPo computes both a CR6 and
3495     // a normal output).
3496     //
3497     if (!N->getOperand(0).hasOneUse() &&
3498         !N->getOperand(1).hasOneUse() &&
3499         !N->getOperand(2).hasOneUse()) {
3500
3501       // Scan all of the users of the LHS, looking for VCMPo's that match.
3502       SDNode *VCMPoNode = 0;
3503
3504       SDNode *LHSN = N->getOperand(0).Val;
3505       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3506            UI != E; ++UI)
3507         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3508             (*UI)->getOperand(1) == N->getOperand(1) &&
3509             (*UI)->getOperand(2) == N->getOperand(2) &&
3510             (*UI)->getOperand(0) == N->getOperand(0)) {
3511           VCMPoNode = *UI;
3512           break;
3513         }
3514
3515       // If there is no VCMPo node, or if the flag value has a single use, don't
3516       // transform this.
3517       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3518         break;
3519
3520       // Look at the (necessarily single) use of the flag value.  If it has a
3521       // chain, this transformation is more complex.  Note that multiple things
3522       // could use the value result, which we should ignore.
3523       SDNode *FlagUser = 0;
3524       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3525            FlagUser == 0; ++UI) {
3526         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3527         SDNode *User = *UI;
3528         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3529           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3530             FlagUser = User;
3531             break;
3532           }
3533         }
3534       }
3535
3536       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3537       // give up for right now.
3538       if (FlagUser->getOpcode() == PPCISD::MFCR)
3539         return SDOperand(VCMPoNode, 0);
3540     }
3541     break;
3542   }
3543   case ISD::BR_CC: {
3544     // If this is a branch on an altivec predicate comparison, lower this so
3545     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3546     // lowering is done pre-legalize, because the legalizer lowers the predicate
3547     // compare down to code that is difficult to reassemble.
3548     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3549     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3550     int CompareOpc;
3551     bool isDot;
3552
3553     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3554         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3555         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3556       assert(isDot && "Can't compare against a vector result!");
3557
3558       // If this is a comparison against something other than 0/1, then we know
3559       // that the condition is never/always true.
3560       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3561       if (Val != 0 && Val != 1) {
3562         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3563           return N->getOperand(0);
3564         // Always !=, turn it into an unconditional branch.
3565         return DAG.getNode(ISD::BR, MVT::Other,
3566                            N->getOperand(0), N->getOperand(4));
3567       }
3568
3569       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3570
3571       // Create the PPCISD altivec 'dot' comparison node.
3572       std::vector<MVT::ValueType> VTs;
3573       SDOperand Ops[] = {
3574         LHS.getOperand(2),  // LHS of compare
3575         LHS.getOperand(3),  // RHS of compare
3576         DAG.getConstant(CompareOpc, MVT::i32)
3577       };
3578       VTs.push_back(LHS.getOperand(2).getValueType());
3579       VTs.push_back(MVT::Flag);
3580       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3581
3582       // Unpack the result based on how the target uses it.
3583       PPC::Predicate CompOpc;
3584       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3585       default:  // Can't happen, don't crash on invalid number though.
3586       case 0:   // Branch on the value of the EQ bit of CR6.
3587         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3588         break;
3589       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3590         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3591         break;
3592       case 2:   // Branch on the value of the LT bit of CR6.
3593         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3594         break;
3595       case 3:   // Branch on the inverted value of the LT bit of CR6.
3596         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3597         break;
3598       }
3599
3600       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3601                          DAG.getConstant(CompOpc, MVT::i32),
3602                          DAG.getRegister(PPC::CR6, MVT::i32),
3603                          N->getOperand(4), CompNode.getValue(1));
3604     }
3605     break;
3606   }
3607   }
3608
3609   return SDOperand();
3610 }
3611
3612 //===----------------------------------------------------------------------===//
3613 // Inline Assembly Support
3614 //===----------------------------------------------------------------------===//
3615
3616 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3617                                                        const APInt &Mask,
3618                                                        APInt &KnownZero,
3619                                                        APInt &KnownOne,
3620                                                        const SelectionDAG &DAG,
3621                                                        unsigned Depth) const {
3622   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3623   switch (Op.getOpcode()) {
3624   default: break;
3625   case PPCISD::LBRX: {
3626     // lhbrx is known to have the top bits cleared out.
3627     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3628       KnownZero = 0xFFFF0000;
3629     break;
3630   }
3631   case ISD::INTRINSIC_WO_CHAIN: {
3632     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3633     default: break;
3634     case Intrinsic::ppc_altivec_vcmpbfp_p:
3635     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3636     case Intrinsic::ppc_altivec_vcmpequb_p:
3637     case Intrinsic::ppc_altivec_vcmpequh_p:
3638     case Intrinsic::ppc_altivec_vcmpequw_p:
3639     case Intrinsic::ppc_altivec_vcmpgefp_p:
3640     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3641     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3642     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3643     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3644     case Intrinsic::ppc_altivec_vcmpgtub_p:
3645     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3646     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3647       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3648       break;
3649     }
3650   }
3651   }
3652 }
3653
3654
3655 /// getConstraintType - Given a constraint, return the type of
3656 /// constraint it is for this target.
3657 PPCTargetLowering::ConstraintType
3658 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3659   if (Constraint.size() == 1) {
3660     switch (Constraint[0]) {
3661     default: break;
3662     case 'b':
3663     case 'r':
3664     case 'f':
3665     case 'v':
3666     case 'y':
3667       return C_RegisterClass;
3668     }
3669   }
3670   return TargetLowering::getConstraintType(Constraint);
3671 }
3672
3673 std::pair<unsigned, const TargetRegisterClass*>
3674 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3675                                                 MVT::ValueType VT) const {
3676   if (Constraint.size() == 1) {
3677     // GCC RS6000 Constraint Letters
3678     switch (Constraint[0]) {
3679     case 'b':   // R1-R31
3680     case 'r':   // R0-R31
3681       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3682         return std::make_pair(0U, PPC::G8RCRegisterClass);
3683       return std::make_pair(0U, PPC::GPRCRegisterClass);
3684     case 'f':
3685       if (VT == MVT::f32)
3686         return std::make_pair(0U, PPC::F4RCRegisterClass);
3687       else if (VT == MVT::f64)
3688         return std::make_pair(0U, PPC::F8RCRegisterClass);
3689       break;
3690     case 'v':
3691       return std::make_pair(0U, PPC::VRRCRegisterClass);
3692     case 'y':   // crrc
3693       return std::make_pair(0U, PPC::CRRCRegisterClass);
3694     }
3695   }
3696
3697   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3698 }
3699
3700
3701 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3702 /// vector.  If it is invalid, don't add anything to Ops.
3703 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3704                                                      std::vector<SDOperand>&Ops,
3705                                                      SelectionDAG &DAG) {
3706   SDOperand Result(0,0);
3707   switch (Letter) {
3708   default: break;
3709   case 'I':
3710   case 'J':
3711   case 'K':
3712   case 'L':
3713   case 'M':
3714   case 'N':
3715   case 'O':
3716   case 'P': {
3717     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3718     if (!CST) return; // Must be an immediate to match.
3719     unsigned Value = CST->getValue();
3720     switch (Letter) {
3721     default: assert(0 && "Unknown constraint letter!");
3722     case 'I':  // "I" is a signed 16-bit constant.
3723       if ((short)Value == (int)Value)
3724         Result = DAG.getTargetConstant(Value, Op.getValueType());
3725       break;
3726     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3727     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3728       if ((short)Value == 0)
3729         Result = DAG.getTargetConstant(Value, Op.getValueType());
3730       break;
3731     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3732       if ((Value >> 16) == 0)
3733         Result = DAG.getTargetConstant(Value, Op.getValueType());
3734       break;
3735     case 'M':  // "M" is a constant that is greater than 31.
3736       if (Value > 31)
3737         Result = DAG.getTargetConstant(Value, Op.getValueType());
3738       break;
3739     case 'N':  // "N" is a positive constant that is an exact power of two.
3740       if ((int)Value > 0 && isPowerOf2_32(Value))
3741         Result = DAG.getTargetConstant(Value, Op.getValueType());
3742       break;
3743     case 'O':  // "O" is the constant zero.
3744       if (Value == 0)
3745         Result = DAG.getTargetConstant(Value, Op.getValueType());
3746       break;
3747     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3748       if ((short)-Value == (int)-Value)
3749         Result = DAG.getTargetConstant(Value, Op.getValueType());
3750       break;
3751     }
3752     break;
3753   }
3754   }
3755
3756   if (Result.Val) {
3757     Ops.push_back(Result);
3758     return;
3759   }
3760
3761   // Handle standard constraint letters.
3762   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3763 }
3764
3765 // isLegalAddressingMode - Return true if the addressing mode represented
3766 // by AM is legal for this target, for a load/store of the specified type.
3767 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3768                                               const Type *Ty) const {
3769   // FIXME: PPC does not allow r+i addressing modes for vectors!
3770
3771   // PPC allows a sign-extended 16-bit immediate field.
3772   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3773     return false;
3774
3775   // No global is ever allowed as a base.
3776   if (AM.BaseGV)
3777     return false;
3778
3779   // PPC only support r+r,
3780   switch (AM.Scale) {
3781   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3782     break;
3783   case 1:
3784     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3785       return false;
3786     // Otherwise we have r+r or r+i.
3787     break;
3788   case 2:
3789     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3790       return false;
3791     // Allow 2*r as r+r.
3792     break;
3793   default:
3794     // No other scales are supported.
3795     return false;
3796   }
3797
3798   return true;
3799 }
3800
3801 /// isLegalAddressImmediate - Return true if the integer value can be used
3802 /// as the offset of the target addressing mode for load / store of the
3803 /// given type.
3804 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3805   // PPC allows a sign-extended 16-bit immediate field.
3806   return (V > -(1 << 16) && V < (1 << 16)-1);
3807 }
3808
3809 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3810   return false;
3811 }
3812
3813 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3814   // Depths > 0 not supported yet!
3815   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3816     return SDOperand();
3817
3818   MachineFunction &MF = DAG.getMachineFunction();
3819   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3820   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3821   if (RAIdx == 0) {
3822     bool isPPC64 = PPCSubTarget.isPPC64();
3823     int Offset =
3824       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3825
3826     // Set up a frame object for the return address.
3827     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3828
3829     // Remember it for next time.
3830     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3831
3832     // Make sure the function really does not optimize away the store of the RA
3833     // to the stack.
3834     FuncInfo->setLRStoreRequired();
3835   }
3836
3837   // Just load the return address off the stack.
3838   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3839   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3840 }
3841
3842 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3843   // Depths > 0 not supported yet!
3844   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3845     return SDOperand();
3846
3847   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3848   bool isPPC64 = PtrVT == MVT::i64;
3849
3850   MachineFunction &MF = DAG.getMachineFunction();
3851   MachineFrameInfo *MFI = MF.getFrameInfo();
3852   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3853                   && MFI->getStackSize();
3854
3855   if (isPPC64)
3856     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3857       MVT::i64);
3858   else
3859     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3860       MVT::i32);
3861 }