lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no SREM/UREM instructions
  81   setOperationAction(ISD::SREM, MVT::i32, Expand);
  82   setOperationAction(ISD::UREM, MVT::i32, Expand);
  83   setOperationAction(ISD::SREM, MVT::i64, Expand);
  84   setOperationAction(ISD::UREM, MVT::i64, Expand);
  85
  86   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  87   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  88   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  89   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  90   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  91   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  92   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  94   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  95
  96   // We don't support sin/cos/sqrt/fmod/pow
  97   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  98   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  99   setOperationAction(ISD::FREM , MVT::f64, Expand);
 100   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 101   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 102   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 103   setOperationAction(ISD::FREM , MVT::f32, Expand);
 104   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 105
 106   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 107
 108   // If we're enabling GP optimizations, use hardware square root
 109   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 110     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 111     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 112   }
 113
 114   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 115   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 116
 117   // PowerPC does not have BSWAP, CTPOP or CTTZ
 118   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 119   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 120   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 121   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 122   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 123   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 124
 125   // PowerPC does not have ROTR
 126   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 127   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 128
 129   // PowerPC does not have Select
 130   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 131   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 132   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 133   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 134
 135   // PowerPC wants to turn select_cc of FP into fsel when possible.
 136   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 138
 139   // PowerPC wants to optimize integer setcc a bit
 140   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 141
 142   // PowerPC does not have BRCOND which requires SetCC
 143   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 144
 145   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 146
 147   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 148   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 149
 150   // PowerPC does not have [U|S]INT_TO_FP
 151   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 152   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 153
 154   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 155   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 156   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 157   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 158
 159   // We cannot sextinreg(i1).  Expand to shifts.
 160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 161
 162   // Support label based line numbers.
 163   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 164   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 165
 166   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 167   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 168   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 169   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 170
 171
 172   // We want to legalize GlobalAddress and ConstantPool nodes into the
 173   // appropriate instructions to materialize the address.
 174   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 175   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 176   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 177   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 178   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 179   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 180   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 181   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 182
 183   // RET must be custom lowered, to meet ABI requirements.
 184   setOperationAction(ISD::RET               , MVT::Other, Custom);
 185
 186   // TRAP is legal.
 187   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 188
 189   // TRAMPOLINE is custom lowered.
 190   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 191
 192   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 193   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 194
 195   // VAARG is custom lowered with ELF 32 ABI
 196   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 197     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 198   else
 199     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 200
 201   // Use the default implementation.
 202   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 208
 209   // We want to custom lower some of our intrinsics.
 210   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 211
 212   // Comparisons that require checking two conditions.
 213   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 214   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 215   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 216   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 217   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 218   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 219   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 220   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 221   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 222   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 223   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 224   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 225
 226   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 227     // They also have instructions for converting between i64 and fp.
 228     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 230     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 231     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 232     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 233
 234     // FIXME: disable this lowered code.  This generates 64-bit register values,
 235     // and we don't model the fact that the top part is clobbered by calls.  We
 236     // need to flag these together so that the value isn't live across a call.
 237     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 238
 239     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 240     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 241   } else {
 242     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 243     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 244   }
 245
 246   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 247     // 64-bit PowerPC implementations can support i64 types directly
 248     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 249     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 250     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 251     // 64-bit PowerPC wants to expand i128 shifts itself.
 252     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 253     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 254     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 255   } else {
 256     // 32-bit PowerPC wants to expand i64 shifts itself.
 257     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 258     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 259     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 260   }
 261
 262   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 263     // First set operation action for all vector types to expand. Then we
 264     // will selectively turn on ones that can be effectively codegen'd.
 265     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 266          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 267       MVT VT = (MVT::SimpleValueType)i;
 268
 269       // add/sub are legal for all supported vector VT's.
 270       setOperationAction(ISD::ADD , VT, Legal);
 271       setOperationAction(ISD::SUB , VT, Legal);
 272
 273       // We promote all shuffles to v16i8.
 274       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 275       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 276
 277       // We promote all non-typed operations to v4i32.
 278       setOperationAction(ISD::AND   , VT, Promote);
 279       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 280       setOperationAction(ISD::OR    , VT, Promote);
 281       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 282       setOperationAction(ISD::XOR   , VT, Promote);
 283       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 284       setOperationAction(ISD::LOAD  , VT, Promote);
 285       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 286       setOperationAction(ISD::SELECT, VT, Promote);
 287       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 288       setOperationAction(ISD::STORE, VT, Promote);
 289       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 290
 291       // No other operations are legal.
 292       setOperationAction(ISD::MUL , VT, Expand);
 293       setOperationAction(ISD::SDIV, VT, Expand);
 294       setOperationAction(ISD::SREM, VT, Expand);
 295       setOperationAction(ISD::UDIV, VT, Expand);
 296       setOperationAction(ISD::UREM, VT, Expand);
 297       setOperationAction(ISD::FDIV, VT, Expand);
 298       setOperationAction(ISD::FNEG, VT, Expand);
 299       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 300       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 301       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 302       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 303       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 304       setOperationAction(ISD::UDIVREM, VT, Expand);
 305       setOperationAction(ISD::SDIVREM, VT, Expand);
 306       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 307       setOperationAction(ISD::FPOW, VT, Expand);
 308       setOperationAction(ISD::CTPOP, VT, Expand);
 309       setOperationAction(ISD::CTLZ, VT, Expand);
 310       setOperationAction(ISD::CTTZ, VT, Expand);
 311     }
 312
 313     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 314     // with merges, splats, etc.
 315     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 316
 317     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 318     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 319     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 320     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 321     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 322     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 323
 324     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 325     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 326     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 327     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 328
 329     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 330     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 331     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 332     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 333
 334     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 335     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 336
 337     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 338     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 339     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 340     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 341   }
 342
 343   setShiftAmountType(MVT::i32);
 344   setBooleanContents(ZeroOrOneBooleanContent);
 345
 346   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 347     setStackPointerRegisterToSaveRestore(PPC::X1);
 348     setExceptionPointerRegister(PPC::X3);
 349     setExceptionSelectorRegister(PPC::X4);
 350   } else {
 351     setStackPointerRegisterToSaveRestore(PPC::R1);
 352     setExceptionPointerRegister(PPC::R3);
 353     setExceptionSelectorRegister(PPC::R4);
 354   }
 355
 356   // We have target-specific dag combine patterns for the following nodes:
 357   setTargetDAGCombine(ISD::SINT_TO_FP);
 358   setTargetDAGCombine(ISD::STORE);
 359   setTargetDAGCombine(ISD::BR_CC);
 360   setTargetDAGCombine(ISD::BSWAP);
 361
 362   // Darwin long double math library functions have $LDBL128 appended.
 363   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 364     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 365     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 366     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 367     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 368     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 369     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 370     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 371     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 372     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 373     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 374   }
 375
 376   computeRegisterProperties();
 377 }
 378
 379 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 380 /// function arguments in the caller parameter area.
 381 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 382   TargetMachine &TM = getTargetMachine();
 383   // Darwin passes everything on 4 byte boundary.
 384   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 385     return 4;
 386   // FIXME Elf TBD
 387   return 4;
 388 }
 389
 390 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 391   switch (Opcode) {
 392   default: return 0;
 393   case PPCISD::FSEL:            return "PPCISD::FSEL";
 394   case PPCISD::FCFID:           return "PPCISD::FCFID";
 395   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 396   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 397   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 398   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 399   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 400   case PPCISD::VPERM:           return "PPCISD::VPERM";
 401   case PPCISD::Hi:              return "PPCISD::Hi";
 402   case PPCISD::Lo:              return "PPCISD::Lo";
 403   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 404   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 405   case PPCISD::SRL:             return "PPCISD::SRL";
 406   case PPCISD::SRA:             return "PPCISD::SRA";
 407   case PPCISD::SHL:             return "PPCISD::SHL";
 408   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 409   case PPCISD::STD_32:          return "PPCISD::STD_32";
 410   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 411   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 412   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 413   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 414   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 415   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 416   case PPCISD::MFCR:            return "PPCISD::MFCR";
 417   case PPCISD::VCMP:            return "PPCISD::VCMP";
 418   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 419   case PPCISD::LBRX:            return "PPCISD::LBRX";
 420   case PPCISD::STBRX:           return "PPCISD::STBRX";
 421   case PPCISD::LARX:            return "PPCISD::LARX";
 422   case PPCISD::STCX:            return "PPCISD::STCX";
 423   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 424   case PPCISD::MFFS:            return "PPCISD::MFFS";
 425   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 426   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 427   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 428   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 429   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 430   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 431   }
 432 }
 433
 434
 435 MVT PPCTargetLowering::getSetCCResultType(MVT VT) const {
 436   return MVT::i32;
 437 }
 438
 439
 440 //===----------------------------------------------------------------------===//
 441 // Node matching predicates, for use by the tblgen matching code.
 442 //===----------------------------------------------------------------------===//
 443
 444 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 445 static bool isFloatingPointZero(SDValue Op) {
 446   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 447     return CFP->getValueAPF().isZero();
 448   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 449     // Maybe this has already been legalized into the constant pool?
 450     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 451       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 452         return CFP->getValueAPF().isZero();
 453   }
 454   return false;
 455 }
 456
 457 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 458 /// true if Op is undef or if it matches the specified value.
 459 static bool isConstantOrUndef(int Op, int Val) {
 460   return Op < 0 || Op == Val;
 461 }
 462
 463 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 464 /// VPKUHUM instruction.
 465 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 466   const int *Mask = N->getMask();
 467   if (!isUnary) {
 468     for (unsigned i = 0; i != 16; ++i)
 469       if (!isConstantOrUndef(Mask[i],  i*2+1))
 470         return false;
 471   } else {
 472     for (unsigned i = 0; i != 8; ++i)
 473       if (!isConstantOrUndef(Mask[i],  i*2+1) ||
 474           !isConstantOrUndef(Mask[i+8],  i*2+1))
 475         return false;
 476   }
 477   return true;
 478 }
 479
 480 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 481 /// VPKUWUM instruction.
 482 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 483   const int *Mask = N->getMask();
 484   if (!isUnary) {
 485     for (unsigned i = 0; i != 16; i += 2)
 486       if (!isConstantOrUndef(Mask[i  ],  i*2+2) ||
 487           !isConstantOrUndef(Mask[i+1],  i*2+3))
 488         return false;
 489   } else {
 490     for (unsigned i = 0; i != 8; i += 2)
 491       if (!isConstantOrUndef(Mask[i  ],  i*2+2) ||
 492           !isConstantOrUndef(Mask[i+1],  i*2+3) ||
 493           !isConstantOrUndef(Mask[i+8],  i*2+2) ||
 494           !isConstantOrUndef(Mask[i+9],  i*2+3))
 495         return false;
 496   }
 497   return true;
 498 }
 499
 500 /// isVMerge - Common function, used to match vmrg* shuffles.
 501 ///
 502 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 503                      unsigned LHSStart, unsigned RHSStart) {
 504   assert(N->getValueType(0) == MVT::v16i8 &&
 505          "PPC only supports shuffles by bytes!");
 506   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 507          "Unsupported merge size!");
 508
 509   const int *Mask = N->getMask();
 510   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 511     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 512       if (!isConstantOrUndef(Mask[i*UnitSize*2+j],
 513                              LHSStart+j+i*UnitSize) ||
 514           !isConstantOrUndef(Mask[i*UnitSize*2+UnitSize+j],
 515                              RHSStart+j+i*UnitSize))
 516         return false;
 517     }
 518   return true;
 519 }
 520
 521 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 522 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 523 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 524                              bool isUnary) {
 525   if (!isUnary)
 526     return isVMerge(N, UnitSize, 8, 24);
 527   return isVMerge(N, UnitSize, 8, 8);
 528 }
 529
 530 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 531 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 532 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 533                              bool isUnary) {
 534   if (!isUnary)
 535     return isVMerge(N, UnitSize, 0, 16);
 536   return isVMerge(N, UnitSize, 0, 0);
 537 }
 538
 539
 540 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 541 /// amount, otherwise return -1.
 542 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 543   assert(N->getValueType(0) == MVT::v16i8 &&
 544          "PPC only supports shuffles by bytes!");
 545
 546   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 547
 548   // Find the first non-undef value in the shuffle mask.
 549   const int *Mask = SVOp->getMask();
 550   unsigned i;
 551   for (i = 0; i != 16 && Mask[i] < 0; ++i)
 552     /*search*/;
 553
 554   if (i == 16) return -1;  // all undef.
 555
 556   // Otherwise, check to see if the rest of the elements are consecutively
 557   // numbered from this value.
 558   unsigned ShiftAmt = Mask[i];
 559   if (ShiftAmt < i) return -1;
 560   ShiftAmt -= i;
 561
 562   if (!isUnary) {
 563     // Check the rest of the elements to see if they are consecutive.
 564     for (++i; i != 16; ++i)
 565       if (!isConstantOrUndef(Mask[i], ShiftAmt+i))
 566         return -1;
 567   } else {
 568     // Check the rest of the elements to see if they are consecutive.
 569     for (++i; i != 16; ++i)
 570       if (!isConstantOrUndef(Mask[i], (ShiftAmt+i) & 15))
 571         return -1;
 572   }
 573   return ShiftAmt;
 574 }
 575
 576 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 577 /// specifies a splat of a single element that is suitable for input to
 578 /// VSPLTB/VSPLTH/VSPLTW.
 579 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 580   assert(N->getValueType(0) == MVT::v16i8 &&
 581          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 582
 583   // This is a splat operation if each element of the permute is the same, and
 584   // if the value doesn't reference the second vector.
 585   const int *Mask = N->getMask();
 586   unsigned ElementBase = Mask[0];
 587
 588   // FIXME: Handle UNDEF elements too!
 589   if (ElementBase >= 16)
 590     return false;
 591
 592   // Check that the indices are consecutive, in the case of a multi-byte element
 593   // splatted with a v16i8 mask.
 594   for (unsigned i = 1; i != EltSize; ++i)
 595     if (Mask[i] < 0 || Mask[i] != (int)(i+ElementBase))
 596       return false;
 597
 598   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 599     if (Mask[i] < 0) continue;
 600     for (unsigned j = 0; j != EltSize; ++j)
 601       if (Mask[i+j] != Mask[j])
 602         return false;
 603   }
 604   return true;
 605 }
 606
 607 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 608 /// are -0.0.
 609 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 610   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 611
 612   APInt APVal, APUndef;
 613   unsigned BitSize;
 614   bool HasAnyUndefs;
 615
 616   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32))
 617     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 618       return CFP->getValueAPF().isNegZero();
 619
 620   return false;
 621 }
 622
 623 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 624 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 625 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 626   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 627   assert(isSplatShuffleMask(SVOp, EltSize));
 628   return SVOp->getMask()[0] / EltSize;
 629 }
 630
 631 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 632 /// by using a vspltis[bhw] instruction of the specified element size, return
 633 /// the constant being splatted.  The ByteSize field indicates the number of
 634 /// bytes of each element [124] -> [bhw].
 635 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 636   SDValue OpVal(0, 0);
 637
 638   // If ByteSize of the splat is bigger than the element size of the
 639   // build_vector, then we have a case where we are checking for a splat where
 640   // multiple elements of the buildvector are folded together into a single
 641   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 642   unsigned EltSize = 16/N->getNumOperands();
 643   if (EltSize < ByteSize) {
 644     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 645     SDValue UniquedVals[4];
 646     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 647
 648     // See if all of the elements in the buildvector agree across.
 649     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 650       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 651       // If the element isn't a constant, bail fully out.
 652       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 653
 654
 655       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 656         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 657       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 658         return SDValue();  // no match.
 659     }
 660
 661     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 662     // either constant or undef values that are identical for each chunk.  See
 663     // if these chunks can form into a larger vspltis*.
 664
 665     // Check to see if all of the leading entries are either 0 or -1.  If
 666     // neither, then this won't fit into the immediate field.
 667     bool LeadingZero = true;
 668     bool LeadingOnes = true;
 669     for (unsigned i = 0; i != Multiple-1; ++i) {
 670       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 671
 672       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 673       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 674     }
 675     // Finally, check the least significant entry.
 676     if (LeadingZero) {
 677       if (UniquedVals[Multiple-1].getNode() == 0)
 678         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 679       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 680       if (Val < 16)
 681         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 682     }
 683     if (LeadingOnes) {
 684       if (UniquedVals[Multiple-1].getNode() == 0)
 685         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 686       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 687       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 688         return DAG.getTargetConstant(Val, MVT::i32);
 689     }
 690
 691     return SDValue();
 692   }
 693
 694   // Check to see if this buildvec has a single non-undef value in its elements.
 695   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 696     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 697     if (OpVal.getNode() == 0)
 698       OpVal = N->getOperand(i);
 699     else if (OpVal != N->getOperand(i))
 700       return SDValue();
 701   }
 702
 703   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 704
 705   unsigned ValSizeInBytes = 0;
 706   uint64_t Value = 0;
 707   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 708     Value = CN->getZExtValue();
 709     ValSizeInBytes = CN->getValueType(0).getSizeInBits()/8;
 710   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 711     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 712     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 713     ValSizeInBytes = 4;
 714   }
 715
 716   // If the splat value is larger than the element value, then we can never do
 717   // this splat.  The only case that we could fit the replicated bits into our
 718   // immediate field for would be zero, and we prefer to use vxor for it.
 719   if (ValSizeInBytes < ByteSize) return SDValue();
 720
 721   // If the element value is larger than the splat value, cut it in half and
 722   // check to see if the two halves are equal.  Continue doing this until we
 723   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 724   while (ValSizeInBytes > ByteSize) {
 725     ValSizeInBytes >>= 1;
 726
 727     // If the top half equals the bottom half, we're still ok.
 728     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 729          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 730       return SDValue();
 731   }
 732
 733   // Properly sign extend the value.
 734   int ShAmt = (4-ByteSize)*8;
 735   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 736
 737   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 738   if (MaskVal == 0) return SDValue();
 739
 740   // Finally, if this value fits in a 5 bit sext field, return it
 741   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 742     return DAG.getTargetConstant(MaskVal, MVT::i32);
 743   return SDValue();
 744 }
 745
 746 //===----------------------------------------------------------------------===//
 747 //  Addressing Mode Selection
 748 //===----------------------------------------------------------------------===//
 749
 750 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 751 /// or 64-bit immediate, and if the value can be accurately represented as a
 752 /// sign extension from a 16-bit value.  If so, this returns true and the
 753 /// immediate.
 754 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 755   if (N->getOpcode() != ISD::Constant)
 756     return false;
 757
 758   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 759   if (N->getValueType(0) == MVT::i32)
 760     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 761   else
 762     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 763 }
 764 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 765   return isIntS16Immediate(Op.getNode(), Imm);
 766 }
 767
 768
 769 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 770 /// can be represented as an indexed [r+r] operation.  Returns false if it
 771 /// can be more efficiently represented with [r+imm].
 772 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 773                                             SDValue &Index,
 774                                             SelectionDAG &DAG) const {
 775   short imm = 0;
 776   if (N.getOpcode() == ISD::ADD) {
 777     if (isIntS16Immediate(N.getOperand(1), imm))
 778       return false;    // r+i
 779     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 780       return false;    // r+i
 781
 782     Base = N.getOperand(0);
 783     Index = N.getOperand(1);
 784     return true;
 785   } else if (N.getOpcode() == ISD::OR) {
 786     if (isIntS16Immediate(N.getOperand(1), imm))
 787       return false;    // r+i can fold it if we can.
 788
 789     // If this is an or of disjoint bitfields, we can codegen this as an add
 790     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 791     // disjoint.
 792     APInt LHSKnownZero, LHSKnownOne;
 793     APInt RHSKnownZero, RHSKnownOne;
 794     DAG.ComputeMaskedBits(N.getOperand(0),
 795                           APInt::getAllOnesValue(N.getOperand(0)
 796                             .getValueSizeInBits()),
 797                           LHSKnownZero, LHSKnownOne);
 798
 799     if (LHSKnownZero.getBoolValue()) {
 800       DAG.ComputeMaskedBits(N.getOperand(1),
 801                             APInt::getAllOnesValue(N.getOperand(1)
 802                               .getValueSizeInBits()),
 803                             RHSKnownZero, RHSKnownOne);
 804       // If all of the bits are known zero on the LHS or RHS, the add won't
 805       // carry.
 806       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 807         Base = N.getOperand(0);
 808         Index = N.getOperand(1);
 809         return true;
 810       }
 811     }
 812   }
 813
 814   return false;
 815 }
 816
 817 /// Returns true if the address N can be represented by a base register plus
 818 /// a signed 16-bit displacement [r+imm], and if it is not better
 819 /// represented as reg+reg.
 820 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 821                                             SDValue &Base,
 822                                             SelectionDAG &DAG) const {
 823   // FIXME dl should come from parent load or store, not from address
 824   DebugLoc dl = N.getDebugLoc();
 825   // If this can be more profitably realized as r+r, fail.
 826   if (SelectAddressRegReg(N, Disp, Base, DAG))
 827     return false;
 828
 829   if (N.getOpcode() == ISD::ADD) {
 830     short imm = 0;
 831     if (isIntS16Immediate(N.getOperand(1), imm)) {
 832       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 833       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 834         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 835       } else {
 836         Base = N.getOperand(0);
 837       }
 838       return true; // [r+i]
 839     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 840       // Match LOAD (ADD (X, Lo(G))).
 841      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 842              && "Cannot handle constant offsets yet!");
 843       Disp = N.getOperand(1).getOperand(0);  // The global address.
 844       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 845              Disp.getOpcode() == ISD::TargetConstantPool ||
 846              Disp.getOpcode() == ISD::TargetJumpTable);
 847       Base = N.getOperand(0);
 848       return true;  // [&g+r]
 849     }
 850   } else if (N.getOpcode() == ISD::OR) {
 851     short imm = 0;
 852     if (isIntS16Immediate(N.getOperand(1), imm)) {
 853       // If this is an or of disjoint bitfields, we can codegen this as an add
 854       // (for better address arithmetic) if the LHS and RHS of the OR are
 855       // provably disjoint.
 856       APInt LHSKnownZero, LHSKnownOne;
 857       DAG.ComputeMaskedBits(N.getOperand(0),
 858                             APInt::getAllOnesValue(N.getOperand(0)
 859                                                    .getValueSizeInBits()),
 860                             LHSKnownZero, LHSKnownOne);
 861
 862       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 863         // If all of the bits are known zero on the LHS or RHS, the add won't
 864         // carry.
 865         Base = N.getOperand(0);
 866         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 867         return true;
 868       }
 869     }
 870   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 871     // Loading from a constant address.
 872
 873     // If this address fits entirely in a 16-bit sext immediate field, codegen
 874     // this as "d, 0"
 875     short Imm;
 876     if (isIntS16Immediate(CN, Imm)) {
 877       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 878       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 879       return true;
 880     }
 881
 882     // Handle 32-bit sext immediates with LIS + addr mode.
 883     if (CN->getValueType(0) == MVT::i32 ||
 884         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 885       int Addr = (int)CN->getZExtValue();
 886
 887       // Otherwise, break this down into an LIS + disp.
 888       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 889
 890       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 891       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 892       Base = SDValue(DAG.getTargetNode(Opc, dl, CN->getValueType(0), Base), 0);
 893       return true;
 894     }
 895   }
 896
 897   Disp = DAG.getTargetConstant(0, getPointerTy());
 898   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 899     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 900   else
 901     Base = N;
 902   return true;      // [r+0]
 903 }
 904
 905 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 906 /// represented as an indexed [r+r] operation.
 907 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 908                                                 SDValue &Index,
 909                                                 SelectionDAG &DAG) const {
 910   // Check to see if we can easily represent this as an [r+r] address.  This
 911   // will fail if it thinks that the address is more profitably represented as
 912   // reg+imm, e.g. where imm = 0.
 913   if (SelectAddressRegReg(N, Base, Index, DAG))
 914     return true;
 915
 916   // If the operand is an addition, always emit this as [r+r], since this is
 917   // better (for code size, and execution, as the memop does the add for free)
 918   // than emitting an explicit add.
 919   if (N.getOpcode() == ISD::ADD) {
 920     Base = N.getOperand(0);
 921     Index = N.getOperand(1);
 922     return true;
 923   }
 924
 925   // Otherwise, do it the hard way, using R0 as the base register.
 926   Base = DAG.getRegister(PPC::R0, N.getValueType());
 927   Index = N;
 928   return true;
 929 }
 930
 931 /// SelectAddressRegImmShift - Returns true if the address N can be
 932 /// represented by a base register plus a signed 14-bit displacement
 933 /// [r+imm*4].  Suitable for use by STD and friends.
 934 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 935                                                  SDValue &Base,
 936                                                  SelectionDAG &DAG) const {
 937   // FIXME dl should come from the parent load or store, not the address
 938   DebugLoc dl = N.getDebugLoc();
 939   // If this can be more profitably realized as r+r, fail.
 940   if (SelectAddressRegReg(N, Disp, Base, DAG))
 941     return false;
 942
 943   if (N.getOpcode() == ISD::ADD) {
 944     short imm = 0;
 945     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 946       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 947       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 948         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 949       } else {
 950         Base = N.getOperand(0);
 951       }
 952       return true; // [r+i]
 953     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 954       // Match LOAD (ADD (X, Lo(G))).
 955      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 956              && "Cannot handle constant offsets yet!");
 957       Disp = N.getOperand(1).getOperand(0);  // The global address.
 958       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 959              Disp.getOpcode() == ISD::TargetConstantPool ||
 960              Disp.getOpcode() == ISD::TargetJumpTable);
 961       Base = N.getOperand(0);
 962       return true;  // [&g+r]
 963     }
 964   } else if (N.getOpcode() == ISD::OR) {
 965     short imm = 0;
 966     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 967       // If this is an or of disjoint bitfields, we can codegen this as an add
 968       // (for better address arithmetic) if the LHS and RHS of the OR are
 969       // provably disjoint.
 970       APInt LHSKnownZero, LHSKnownOne;
 971       DAG.ComputeMaskedBits(N.getOperand(0),
 972                             APInt::getAllOnesValue(N.getOperand(0)
 973                                                    .getValueSizeInBits()),
 974                             LHSKnownZero, LHSKnownOne);
 975       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 976         // If all of the bits are known zero on the LHS or RHS, the add won't
 977         // carry.
 978         Base = N.getOperand(0);
 979         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 980         return true;
 981       }
 982     }
 983   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 984     // Loading from a constant address.  Verify low two bits are clear.
 985     if ((CN->getZExtValue() & 3) == 0) {
 986       // If this address fits entirely in a 14-bit sext immediate field, codegen
 987       // this as "d, 0"
 988       short Imm;
 989       if (isIntS16Immediate(CN, Imm)) {
 990         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 991         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 992         return true;
 993       }
 994
 995       // Fold the low-part of 32-bit absolute addresses into addr mode.
 996       if (CN->getValueType(0) == MVT::i32 ||
 997           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 998         int Addr = (int)CN->getZExtValue();
 999
1000         // Otherwise, break this down into an LIS + disp.
1001         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1002         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1003         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1004         Base = SDValue(DAG.getTargetNode(Opc, dl, CN->getValueType(0), Base),0);
1005         return true;
1006       }
1007     }
1008   }
1009
1010   Disp = DAG.getTargetConstant(0, getPointerTy());
1011   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1012     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1013   else
1014     Base = N;
1015   return true;      // [r+0]
1016 }
1017
1018
1019 /// getPreIndexedAddressParts - returns true by value, base pointer and
1020 /// offset pointer and addressing mode by reference if the node's address
1021 /// can be legally represented as pre-indexed load / store address.
1022 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1023                                                   SDValue &Offset,
1024                                                   ISD::MemIndexedMode &AM,
1025                                                   SelectionDAG &DAG) const {
1026   // Disabled by default for now.
1027   if (!EnablePPCPreinc) return false;
1028
1029   SDValue Ptr;
1030   MVT VT;
1031   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1032     Ptr = LD->getBasePtr();
1033     VT = LD->getMemoryVT();
1034
1035   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1036     ST = ST;
1037     Ptr = ST->getBasePtr();
1038     VT  = ST->getMemoryVT();
1039   } else
1040     return false;
1041
1042   // PowerPC doesn't have preinc load/store instructions for vectors.
1043   if (VT.isVector())
1044     return false;
1045
1046   // TODO: Check reg+reg first.
1047
1048   // LDU/STU use reg+imm*4, others use reg+imm.
1049   if (VT != MVT::i64) {
1050     // reg + imm
1051     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1052       return false;
1053   } else {
1054     // reg + imm * 4.
1055     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1056       return false;
1057   }
1058
1059   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1060     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1061     // sext i32 to i64 when addr mode is r+i.
1062     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1063         LD->getExtensionType() == ISD::SEXTLOAD &&
1064         isa<ConstantSDNode>(Offset))
1065       return false;
1066   }
1067
1068   AM = ISD::PRE_INC;
1069   return true;
1070 }
1071
1072 //===----------------------------------------------------------------------===//
1073 //  LowerOperation implementation
1074 //===----------------------------------------------------------------------===//
1075
1076 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1077                                              SelectionDAG &DAG) {
1078   MVT PtrVT = Op.getValueType();
1079   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1080   Constant *C = CP->getConstVal();
1081   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1082   SDValue Zero = DAG.getConstant(0, PtrVT);
1083   // FIXME there isn't really any debug info here
1084   DebugLoc dl = Op.getDebugLoc();
1085
1086   const TargetMachine &TM = DAG.getTarget();
1087
1088   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, CPI, Zero);
1089   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, CPI, Zero);
1090
1091   // If this is a non-darwin platform, we don't support non-static relo models
1092   // yet.
1093   if (TM.getRelocationModel() == Reloc::Static ||
1094       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1095     // Generate non-pic code that has direct accesses to the constant pool.
1096     // The address of the global is just (hi(&g)+lo(&g)).
1097     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1098   }
1099
1100   if (TM.getRelocationModel() == Reloc::PIC_) {
1101     // With PIC, the first instruction is actually "GR+hi(&G)".
1102     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1103                      DAG.getNode(PPCISD::GlobalBaseReg,
1104                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1105   }
1106
1107   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1108   return Lo;
1109 }
1110
1111 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1112   MVT PtrVT = Op.getValueType();
1113   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1114   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1115   SDValue Zero = DAG.getConstant(0, PtrVT);
1116   // FIXME there isn't really any debug loc here
1117   DebugLoc dl = Op.getDebugLoc();
1118
1119   const TargetMachine &TM = DAG.getTarget();
1120
1121   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, JTI, Zero);
1122   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, JTI, Zero);
1123
1124   // If this is a non-darwin platform, we don't support non-static relo models
1125   // yet.
1126   if (TM.getRelocationModel() == Reloc::Static ||
1127       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1128     // Generate non-pic code that has direct accesses to the constant pool.
1129     // The address of the global is just (hi(&g)+lo(&g)).
1130     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1131   }
1132
1133   if (TM.getRelocationModel() == Reloc::PIC_) {
1134     // With PIC, the first instruction is actually "GR+hi(&G)".
1135     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1136                      DAG.getNode(PPCISD::GlobalBaseReg,
1137                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1138   }
1139
1140   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1141   return Lo;
1142 }
1143
1144 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1145                                                    SelectionDAG &DAG) {
1146   assert(0 && "TLS not implemented for PPC.");
1147   return SDValue(); // Not reached
1148 }
1149
1150 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1151                                               SelectionDAG &DAG) {
1152   MVT PtrVT = Op.getValueType();
1153   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1154   GlobalValue *GV = GSDN->getGlobal();
1155   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1156   SDValue Zero = DAG.getConstant(0, PtrVT);
1157   // FIXME there isn't really any debug info here
1158   DebugLoc dl = GSDN->getDebugLoc();
1159
1160   const TargetMachine &TM = DAG.getTarget();
1161
1162   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1163   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1164
1165   // If this is a non-darwin platform, we don't support non-static relo models
1166   // yet.
1167   if (TM.getRelocationModel() == Reloc::Static ||
1168       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1169     // Generate non-pic code that has direct accesses to globals.
1170     // The address of the global is just (hi(&g)+lo(&g)).
1171     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1172   }
1173
1174   if (TM.getRelocationModel() == Reloc::PIC_) {
1175     // With PIC, the first instruction is actually "GR+hi(&G)".
1176     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1177                      DAG.getNode(PPCISD::GlobalBaseReg,
1178                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1179   }
1180
1181   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1182
1183   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1184     return Lo;
1185
1186   // If the global is weak or external, we have to go through the lazy
1187   // resolution stub.
1188   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, NULL, 0);
1189 }
1190
1191 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1192   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1193   DebugLoc dl = Op.getDebugLoc();
1194
1195   // If we're comparing for equality to zero, expose the fact that this is
1196   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1197   // fold the new nodes.
1198   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1199     if (C->isNullValue() && CC == ISD::SETEQ) {
1200       MVT VT = Op.getOperand(0).getValueType();
1201       SDValue Zext = Op.getOperand(0);
1202       if (VT.bitsLT(MVT::i32)) {
1203         VT = MVT::i32;
1204         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1205       }
1206       unsigned Log2b = Log2_32(VT.getSizeInBits());
1207       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1208       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1209                                 DAG.getConstant(Log2b, MVT::i32));
1210       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1211     }
1212     // Leave comparisons against 0 and -1 alone for now, since they're usually
1213     // optimized.  FIXME: revisit this when we can custom lower all setcc
1214     // optimizations.
1215     if (C->isAllOnesValue() || C->isNullValue())
1216       return SDValue();
1217   }
1218
1219   // If we have an integer seteq/setne, turn it into a compare against zero
1220   // by xor'ing the rhs with the lhs, which is faster than setting a
1221   // condition register, reading it back out, and masking the correct bit.  The
1222   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1223   // the result to other bit-twiddling opportunities.
1224   MVT LHSVT = Op.getOperand(0).getValueType();
1225   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1226     MVT VT = Op.getValueType();
1227     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1228                                 Op.getOperand(1));
1229     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1230   }
1231   return SDValue();
1232 }
1233
1234 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1235                               int VarArgsFrameIndex,
1236                               int VarArgsStackOffset,
1237                               unsigned VarArgsNumGPR,
1238                               unsigned VarArgsNumFPR,
1239                               const PPCSubtarget &Subtarget) {
1240
1241   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1242   return SDValue(); // Not reached
1243 }
1244
1245 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1246   SDValue Chain = Op.getOperand(0);
1247   SDValue Trmp = Op.getOperand(1); // trampoline
1248   SDValue FPtr = Op.getOperand(2); // nested function
1249   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1250   DebugLoc dl = Op.getDebugLoc();
1251
1252   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1253   bool isPPC64 = (PtrVT == MVT::i64);
1254   const Type *IntPtrTy =
1255     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType();
1256
1257   TargetLowering::ArgListTy Args;
1258   TargetLowering::ArgListEntry Entry;
1259
1260   Entry.Ty = IntPtrTy;
1261   Entry.Node = Trmp; Args.push_back(Entry);
1262
1263   // TrampSize == (isPPC64 ? 48 : 40);
1264   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1265                                isPPC64 ? MVT::i64 : MVT::i32);
1266   Args.push_back(Entry);
1267
1268   Entry.Node = FPtr; Args.push_back(Entry);
1269   Entry.Node = Nest; Args.push_back(Entry);
1270
1271   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1272   std::pair<SDValue, SDValue> CallResult =
1273     LowerCallTo(Chain, Op.getValueType().getTypeForMVT(), false, false,
1274                 false, false, CallingConv::C, false,
1275                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1276                 Args, DAG, dl);
1277
1278   SDValue Ops[] =
1279     { CallResult.first, CallResult.second };
1280
1281   return DAG.getMergeValues(Ops, 2, dl);
1282 }
1283
1284 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1285                                         int VarArgsFrameIndex,
1286                                         int VarArgsStackOffset,
1287                                         unsigned VarArgsNumGPR,
1288                                         unsigned VarArgsNumFPR,
1289                                         const PPCSubtarget &Subtarget) {
1290   DebugLoc dl = Op.getDebugLoc();
1291
1292   if (Subtarget.isMachoABI()) {
1293     // vastart just stores the address of the VarArgsFrameIndex slot into the
1294     // memory location argument.
1295     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1296     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1297     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1298     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1299   }
1300
1301   // For ELF 32 ABI we follow the layout of the va_list struct.
1302   // We suppose the given va_list is already allocated.
1303   //
1304   // typedef struct {
1305   //  char gpr;     /* index into the array of 8 GPRs
1306   //                 * stored in the register save area
1307   //                 * gpr=0 corresponds to r3,
1308   //                 * gpr=1 to r4, etc.
1309   //                 */
1310   //  char fpr;     /* index into the array of 8 FPRs
1311   //                 * stored in the register save area
1312   //                 * fpr=0 corresponds to f1,
1313   //                 * fpr=1 to f2, etc.
1314   //                 */
1315   //  char *overflow_arg_area;
1316   //                /* location on stack that holds
1317   //                 * the next overflow argument
1318   //                 */
1319   //  char *reg_save_area;
1320   //               /* where r3:r10 and f1:f8 (if saved)
1321   //                * are stored
1322   //                */
1323   // } va_list[1];
1324
1325
1326   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1327   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1328
1329
1330   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1331
1332   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1333   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1334
1335   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1336   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1337
1338   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1339   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1340
1341   uint64_t FPROffset = 1;
1342   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1343
1344   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1345
1346   // Store first byte : number of int regs
1347   SDValue firstStore = DAG.getStore(Op.getOperand(0), dl, ArgGPR,
1348                                       Op.getOperand(1), SV, 0);
1349   uint64_t nextOffset = FPROffset;
1350   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1351                                   ConstFPROffset);
1352
1353   // Store second byte : number of float regs
1354   SDValue secondStore =
1355     DAG.getStore(firstStore, dl, ArgFPR, nextPtr, SV, nextOffset);
1356   nextOffset += StackOffset;
1357   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1358
1359   // Store second word : arguments given on stack
1360   SDValue thirdStore =
1361     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr, SV, nextOffset);
1362   nextOffset += FrameOffset;
1363   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1364
1365   // Store third word : arguments given in registers
1366   return DAG.getStore(thirdStore, dl, FR, nextPtr, SV, nextOffset);
1367
1368 }
1369
1370 #include "PPCGenCallingConv.inc"
1371
1372 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1373 /// depending on which subtarget is selected.
1374 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1375   if (Subtarget.isMachoABI()) {
1376     static const unsigned FPR[] = {
1377       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1378       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1379     };
1380     return FPR;
1381   }
1382
1383
1384   static const unsigned FPR[] = {
1385     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1386     PPC::F8
1387   };
1388   return FPR;
1389 }
1390
1391 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1392 /// the stack.
1393 static unsigned CalculateStackSlotSize(SDValue Arg, ISD::ArgFlagsTy Flags,
1394                                        bool isVarArg, unsigned PtrByteSize) {
1395   MVT ArgVT = Arg.getValueType();
1396   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1397   if (Flags.isByVal())
1398     ArgSize = Flags.getByValSize();
1399   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1400
1401   return ArgSize;
1402 }
1403
1404 SDValue
1405 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1406                                          SelectionDAG &DAG,
1407                                          int &VarArgsFrameIndex,
1408                                          int &VarArgsStackOffset,
1409                                          unsigned &VarArgsNumGPR,
1410                                          unsigned &VarArgsNumFPR,
1411                                          const PPCSubtarget &Subtarget) {
1412   // TODO: add description of PPC stack frame format, or at least some docs.
1413   //
1414   MachineFunction &MF = DAG.getMachineFunction();
1415   MachineFrameInfo *MFI = MF.getFrameInfo();
1416   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1417   SmallVector<SDValue, 8> ArgValues;
1418   SDValue Root = Op.getOperand(0);
1419   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1420   DebugLoc dl = Op.getDebugLoc();
1421
1422   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1423   bool isPPC64 = PtrVT == MVT::i64;
1424   bool isMachoABI = Subtarget.isMachoABI();
1425   bool isELF32_ABI = Subtarget.isELF32_ABI();
1426   // Potential tail calls could cause overwriting of argument stack slots.
1427   unsigned CC = MF.getFunction()->getCallingConv();
1428   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1429   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1430
1431   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1432   // Area that is at least reserved in caller of this function.
1433   unsigned MinReservedArea = ArgOffset;
1434
1435   static const unsigned GPR_32[] = {           // 32-bit registers.
1436     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1437     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1438   };
1439   static const unsigned GPR_64[] = {           // 64-bit registers.
1440     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1441     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1442   };
1443
1444   static const unsigned *FPR = GetFPR(Subtarget);
1445
1446   static const unsigned VR[] = {
1447     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1448     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1449   };
1450
1451   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1452   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1453   const unsigned Num_VR_Regs  = array_lengthof( VR);
1454
1455   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1456
1457   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1458
1459   // In 32-bit non-varargs functions, the stack space for vectors is after the
1460   // stack space for non-vectors.  We do not use this space unless we have
1461   // too many vectors to fit in registers, something that only occurs in
1462   // constructed examples:), but we have to walk the arglist to figure
1463   // that out...for the pathological case, compute VecArgOffset as the
1464   // start of the vector parameter area.  Computing VecArgOffset is the
1465   // entire point of the following loop.
1466   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1467   // to handle Elf here.
1468   unsigned VecArgOffset = ArgOffset;
1469   if (!isVarArg && !isPPC64) {
1470     for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e;
1471          ++ArgNo) {
1472       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1473       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1474       ISD::ArgFlagsTy Flags =
1475         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1476
1477       if (Flags.isByVal()) {
1478         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1479         ObjSize = Flags.getByValSize();
1480         unsigned ArgSize =
1481                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1482         VecArgOffset += ArgSize;
1483         continue;
1484       }
1485
1486       switch(ObjectVT.getSimpleVT()) {
1487       default: assert(0 && "Unhandled argument type!");
1488       case MVT::i32:
1489       case MVT::f32:
1490         VecArgOffset += isPPC64 ? 8 : 4;
1491         break;
1492       case MVT::i64:  // PPC64
1493       case MVT::f64:
1494         VecArgOffset += 8;
1495         break;
1496       case MVT::v4f32:
1497       case MVT::v4i32:
1498       case MVT::v8i16:
1499       case MVT::v16i8:
1500         // Nothing to do, we're only looking at Nonvector args here.
1501         break;
1502       }
1503     }
1504   }
1505   // We've found where the vector parameter area in memory is.  Skip the
1506   // first 12 parameters; these don't use that memory.
1507   VecArgOffset = ((VecArgOffset+15)/16)*16;
1508   VecArgOffset += 12*16;
1509
1510   // Add DAG nodes to load the arguments or copy them out of registers.  On
1511   // entry to a function on PPC, the arguments start after the linkage area,
1512   // although the first ones are often in registers.
1513   //
1514   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1515   // represented with two words (long long or double) must be copied to an
1516   // even GPR_idx value or to an even ArgOffset value.
1517
1518   SmallVector<SDValue, 8> MemOps;
1519   unsigned nAltivecParamsAtEnd = 0;
1520   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues() - 1;
1521        ArgNo != e; ++ArgNo) {
1522     SDValue ArgVal;
1523     bool needsLoad = false;
1524     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1525     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1526     unsigned ArgSize = ObjSize;
1527     ISD::ArgFlagsTy Flags =
1528       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1529     // See if next argument requires stack alignment in ELF
1530     bool Align = Flags.isSplit();
1531
1532     unsigned CurArgOffset = ArgOffset;
1533
1534     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1535     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1536         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1537       if (isVarArg || isPPC64) {
1538         MinReservedArea = ((MinReservedArea+15)/16)*16;
1539         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1540                                                   Flags,
1541                                                   isVarArg,
1542                                                   PtrByteSize);
1543       } else  nAltivecParamsAtEnd++;
1544     } else
1545       // Calculate min reserved area.
1546       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1547                                                 Flags,
1548                                                 isVarArg,
1549                                                 PtrByteSize);
1550
1551     // FIXME alignment for ELF may not be right
1552     // FIXME the codegen can be much improved in some cases.
1553     // We do not have to keep everything in memory.
1554     if (Flags.isByVal()) {
1555       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1556       ObjSize = Flags.getByValSize();
1557       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1558       // Double word align in ELF
1559       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1560       // Objects of size 1 and 2 are right justified, everything else is
1561       // left justified.  This means the memory address is adjusted forwards.
1562       if (ObjSize==1 || ObjSize==2) {
1563         CurArgOffset = CurArgOffset + (4 - ObjSize);
1564       }
1565       // The value of the object is its address.
1566       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1567       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1568       ArgValues.push_back(FIN);
1569       if (ObjSize==1 || ObjSize==2) {
1570         if (GPR_idx != Num_GPR_Regs) {
1571           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1572           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1573           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1574           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1575                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1576           MemOps.push_back(Store);
1577           ++GPR_idx;
1578           if (isMachoABI) ArgOffset += PtrByteSize;
1579         } else {
1580           ArgOffset += PtrByteSize;
1581         }
1582         continue;
1583       }
1584       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1585         // Store whatever pieces of the object are in registers
1586         // to memory.  ArgVal will be address of the beginning of
1587         // the object.
1588         if (GPR_idx != Num_GPR_Regs) {
1589           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1590           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1591           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1592           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1593           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1594           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1595           MemOps.push_back(Store);
1596           ++GPR_idx;
1597           if (isMachoABI) ArgOffset += PtrByteSize;
1598         } else {
1599           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1600           break;
1601         }
1602       }
1603       continue;
1604     }
1605
1606     switch (ObjectVT.getSimpleVT()) {
1607     default: assert(0 && "Unhandled argument type!");
1608     case MVT::i32:
1609       if (!isPPC64) {
1610         // Double word align in ELF
1611         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1612
1613         if (GPR_idx != Num_GPR_Regs) {
1614           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1615           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1616           ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
1617           ++GPR_idx;
1618         } else {
1619           needsLoad = true;
1620           ArgSize = PtrByteSize;
1621         }
1622         // Stack align in ELF
1623         if (needsLoad && Align && isELF32_ABI)
1624           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1625         // All int arguments reserve stack space in Macho ABI.
1626         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1627         break;
1628       }
1629       // FALLTHROUGH
1630     case MVT::i64:  // PPC64
1631       if (GPR_idx != Num_GPR_Regs) {
1632         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1633         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1634         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1635
1636         if (ObjectVT == MVT::i32) {
1637           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1638           // value to MVT::i64 and then truncate to the correct register size.
1639           if (Flags.isSExt())
1640             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1641                                  DAG.getValueType(ObjectVT));
1642           else if (Flags.isZExt())
1643             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1644                                  DAG.getValueType(ObjectVT));
1645
1646           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1647         }
1648
1649         ++GPR_idx;
1650       } else {
1651         needsLoad = true;
1652         ArgSize = PtrByteSize;
1653       }
1654       // All int arguments reserve stack space in Macho ABI.
1655       if (isMachoABI || needsLoad) ArgOffset += 8;
1656       break;
1657
1658     case MVT::f32:
1659     case MVT::f64:
1660       // Every 4 bytes of argument space consumes one of the GPRs available for
1661       // argument passing.
1662       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1663         ++GPR_idx;
1664         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1665           ++GPR_idx;
1666       }
1667       if (FPR_idx != Num_FPR_Regs) {
1668         unsigned VReg;
1669         if (ObjectVT == MVT::f32)
1670           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1671         else
1672           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1673         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1674         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1675         ++FPR_idx;
1676       } else {
1677         needsLoad = true;
1678       }
1679
1680       // Stack align in ELF
1681       if (needsLoad && Align && isELF32_ABI)
1682         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1683       // All FP arguments reserve stack space in Macho ABI.
1684       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1685       break;
1686     case MVT::v4f32:
1687     case MVT::v4i32:
1688     case MVT::v8i16:
1689     case MVT::v16i8:
1690       // Note that vector arguments in registers don't reserve stack space,
1691       // except in varargs functions.
1692       if (VR_idx != Num_VR_Regs) {
1693         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1694         RegInfo.addLiveIn(VR[VR_idx], VReg);
1695         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1696         if (isVarArg) {
1697           while ((ArgOffset % 16) != 0) {
1698             ArgOffset += PtrByteSize;
1699             if (GPR_idx != Num_GPR_Regs)
1700               GPR_idx++;
1701           }
1702           ArgOffset += 16;
1703           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1704         }
1705         ++VR_idx;
1706       } else {
1707         if (!isVarArg && !isPPC64) {
1708           // Vectors go after all the nonvectors.
1709           CurArgOffset = VecArgOffset;
1710           VecArgOffset += 16;
1711         } else {
1712           // Vectors are aligned.
1713           ArgOffset = ((ArgOffset+15)/16)*16;
1714           CurArgOffset = ArgOffset;
1715           ArgOffset += 16;
1716         }
1717         needsLoad = true;
1718       }
1719       break;
1720     }
1721
1722     // We need to load the argument to a virtual register if we determined above
1723     // that we ran out of physical registers of the appropriate type.
1724     if (needsLoad) {
1725       int FI = MFI->CreateFixedObject(ObjSize,
1726                                       CurArgOffset + (ArgSize - ObjSize),
1727                                       isImmutable);
1728       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1729       ArgVal = DAG.getLoad(ObjectVT, dl, Root, FIN, NULL, 0);
1730     }
1731
1732     ArgValues.push_back(ArgVal);
1733   }
1734
1735   // Set the size that is at least reserved in caller of this function.  Tail
1736   // call optimized function's reserved stack space needs to be aligned so that
1737   // taking the difference between two stack areas will result in an aligned
1738   // stack.
1739   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1740   // Add the Altivec parameters at the end, if needed.
1741   if (nAltivecParamsAtEnd) {
1742     MinReservedArea = ((MinReservedArea+15)/16)*16;
1743     MinReservedArea += 16*nAltivecParamsAtEnd;
1744   }
1745   MinReservedArea =
1746     std::max(MinReservedArea,
1747              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1748   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1749     getStackAlignment();
1750   unsigned AlignMask = TargetAlign-1;
1751   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1752   FI->setMinReservedArea(MinReservedArea);
1753
1754   // If the function takes variable number of arguments, make a frame index for
1755   // the start of the first vararg value... for expansion of llvm.va_start.
1756   if (isVarArg) {
1757
1758     int depth;
1759     if (isELF32_ABI) {
1760       VarArgsNumGPR = GPR_idx;
1761       VarArgsNumFPR = FPR_idx;
1762
1763       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1764       // pointer.
1765       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1766                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1767                 PtrVT.getSizeInBits()/8);
1768
1769       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1770                                                   ArgOffset);
1771
1772     }
1773     else
1774       depth = ArgOffset;
1775
1776     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1777                                                depth);
1778     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1779
1780     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1781     // stored to the VarArgsFrameIndex on the stack.
1782     if (isELF32_ABI) {
1783       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1784         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1785         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1786         MemOps.push_back(Store);
1787         // Increment the address by four for the next argument to store
1788         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1789         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1790       }
1791     }
1792
1793     // If this function is vararg, store any remaining integer argument regs
1794     // to their spots on the stack so that they may be loaded by deferencing the
1795     // result of va_next.
1796     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1797       unsigned VReg;
1798       if (isPPC64)
1799         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1800       else
1801         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1802
1803       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1804       SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1805       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1806       MemOps.push_back(Store);
1807       // Increment the address by four for the next argument to store
1808       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1809       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1810     }
1811
1812     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1813     // on the stack.
1814     if (isELF32_ABI) {
1815       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1816         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1817         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1818         MemOps.push_back(Store);
1819         // Increment the address by eight for the next argument to store
1820         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1821                                            PtrVT);
1822         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1823       }
1824
1825       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1826         unsigned VReg;
1827         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1828
1829         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1830         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::f64);
1831         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1832         MemOps.push_back(Store);
1833         // Increment the address by eight for the next argument to store
1834         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1835                                            PtrVT);
1836         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1837       }
1838     }
1839   }
1840
1841   if (!MemOps.empty())
1842     Root = DAG.getNode(ISD::TokenFactor, dl,
1843                        MVT::Other, &MemOps[0], MemOps.size());
1844
1845   ArgValues.push_back(Root);
1846
1847   // Return the new list of results.
1848   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1849                      &ArgValues[0], ArgValues.size());
1850 }
1851
1852 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1853 /// linkage area.
1854 static unsigned
1855 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1856                                      bool isPPC64,
1857                                      bool isMachoABI,
1858                                      bool isVarArg,
1859                                      unsigned CC,
1860                                      CallSDNode *TheCall,
1861                                      unsigned &nAltivecParamsAtEnd) {
1862   // Count how many bytes are to be pushed on the stack, including the linkage
1863   // area, and parameter passing area.  We start with 24/48 bytes, which is
1864   // prereserved space for [SP][CR][LR][3 x unused].
1865   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1866   unsigned NumOps = TheCall->getNumArgs();
1867   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1868
1869   // Add up all the space actually used.
1870   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1871   // they all go in registers, but we must reserve stack space for them for
1872   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1873   // assigned stack space in order, with padding so Altivec parameters are
1874   // 16-byte aligned.
1875   nAltivecParamsAtEnd = 0;
1876   for (unsigned i = 0; i != NumOps; ++i) {
1877     SDValue Arg = TheCall->getArg(i);
1878     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1879     MVT ArgVT = Arg.getValueType();
1880     // Varargs Altivec parameters are padded to a 16 byte boundary.
1881     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1882         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1883       if (!isVarArg && !isPPC64) {
1884         // Non-varargs Altivec parameters go after all the non-Altivec
1885         // parameters; handle those later so we know how much padding we need.
1886         nAltivecParamsAtEnd++;
1887         continue;
1888       }
1889       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1890       NumBytes = ((NumBytes+15)/16)*16;
1891     }
1892     NumBytes += CalculateStackSlotSize(Arg, Flags, isVarArg, PtrByteSize);
1893   }
1894
1895    // Allow for Altivec parameters at the end, if needed.
1896   if (nAltivecParamsAtEnd) {
1897     NumBytes = ((NumBytes+15)/16)*16;
1898     NumBytes += 16*nAltivecParamsAtEnd;
1899   }
1900
1901   // The prolog code of the callee may store up to 8 GPR argument registers to
1902   // the stack, allowing va_start to index over them in memory if its varargs.
1903   // Because we cannot tell if this is needed on the caller side, we have to
1904   // conservatively assume that it is needed.  As such, make sure we have at
1905   // least enough stack space for the caller to store the 8 GPRs.
1906   NumBytes = std::max(NumBytes,
1907                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1908
1909   // Tail call needs the stack to be aligned.
1910   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1911     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1912       getStackAlignment();
1913     unsigned AlignMask = TargetAlign-1;
1914     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1915   }
1916
1917   return NumBytes;
1918 }
1919
1920 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1921 /// adjusted to accomodate the arguments for the tailcall.
1922 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1923                                    unsigned ParamSize) {
1924
1925   if (!IsTailCall) return 0;
1926
1927   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1928   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1929   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1930   // Remember only if the new adjustement is bigger.
1931   if (SPDiff < FI->getTailCallSPDelta())
1932     FI->setTailCallSPDelta(SPDiff);
1933
1934   return SPDiff;
1935 }
1936
1937 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1938 /// following the call is a return. A function is eligible if caller/callee
1939 /// calling conventions match, currently only fastcc supports tail calls, and
1940 /// the function CALL is immediatly followed by a RET.
1941 bool
1942 PPCTargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1943                                                      SDValue Ret,
1944                                                      SelectionDAG& DAG) const {
1945   // Variable argument functions are not supported.
1946   if (!PerformTailCallOpt || TheCall->isVarArg())
1947     return false;
1948
1949   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1950     MachineFunction &MF = DAG.getMachineFunction();
1951     unsigned CallerCC = MF.getFunction()->getCallingConv();
1952     unsigned CalleeCC = TheCall->getCallingConv();
1953     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1954       // Functions containing by val parameters are not supported.
1955       for (unsigned i = 0; i != TheCall->getNumArgs(); i++) {
1956          ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1957          if (Flags.isByVal()) return false;
1958       }
1959
1960       SDValue Callee = TheCall->getCallee();
1961       // Non PIC/GOT  tail calls are supported.
1962       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1963         return true;
1964
1965       // At the moment we can only do local tail calls (in same module, hidden
1966       // or protected) if we are generating PIC.
1967       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1968         return G->getGlobal()->hasHiddenVisibility()
1969             || G->getGlobal()->hasProtectedVisibility();
1970     }
1971   }
1972
1973   return false;
1974 }
1975
1976 /// isCallCompatibleAddress - Return the immediate to use if the specified
1977 /// 32-bit value is representable in the immediate field of a BxA instruction.
1978 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1979   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1980   if (!C) return 0;
1981
1982   int Addr = C->getZExtValue();
1983   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1984       (Addr << 6 >> 6) != Addr)
1985     return 0;  // Top 6 bits have to be sext of immediate.
1986
1987   return DAG.getConstant((int)C->getZExtValue() >> 2,
1988                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
1989 }
1990
1991 namespace {
1992
1993 struct TailCallArgumentInfo {
1994   SDValue Arg;
1995   SDValue FrameIdxOp;
1996   int       FrameIdx;
1997
1998   TailCallArgumentInfo() : FrameIdx(0) {}
1999 };
2000
2001 }
2002
2003 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2004 static void
2005 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2006                                            SDValue Chain,
2007                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2008                    SmallVector<SDValue, 8> &MemOpChains,
2009                    DebugLoc dl) {
2010   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2011     SDValue Arg = TailCallArgs[i].Arg;
2012     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2013     int FI = TailCallArgs[i].FrameIdx;
2014     // Store relative to framepointer.
2015     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2016                                        PseudoSourceValue::getFixedStack(FI),
2017                                        0));
2018   }
2019 }
2020
2021 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2022 /// the appropriate stack slot for the tail call optimized function call.
2023 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2024                                                MachineFunction &MF,
2025                                                SDValue Chain,
2026                                                SDValue OldRetAddr,
2027                                                SDValue OldFP,
2028                                                int SPDiff,
2029                                                bool isPPC64,
2030                                                bool isMachoABI,
2031                                                DebugLoc dl) {
2032   if (SPDiff) {
2033     // Calculate the new stack slot for the return address.
2034     int SlotSize = isPPC64 ? 8 : 4;
2035     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2036                                                                    isMachoABI);
2037     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2038                                                           NewRetAddrLoc);
2039     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
2040                                                                     isMachoABI);
2041     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
2042
2043     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2044     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2045     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2046                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
2047     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2048     Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2049                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
2050   }
2051   return Chain;
2052 }
2053
2054 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2055 /// the position of the argument.
2056 static void
2057 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2058                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2059                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2060   int Offset = ArgOffset + SPDiff;
2061   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2062   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
2063   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2064   SDValue FIN = DAG.getFrameIndex(FI, VT);
2065   TailCallArgumentInfo Info;
2066   Info.Arg = Arg;
2067   Info.FrameIdxOp = FIN;
2068   Info.FrameIdx = FI;
2069   TailCallArguments.push_back(Info);
2070 }
2071
2072 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2073 /// stack slot. Returns the chain as result and the loaded frame pointers in
2074 /// LROpOut/FPOpout. Used when tail calling.
2075 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2076                                                         int SPDiff,
2077                                                         SDValue Chain,
2078                                                         SDValue &LROpOut,
2079                                                         SDValue &FPOpOut,
2080                                                         DebugLoc dl) {
2081   if (SPDiff) {
2082     // Load the LR and FP stack slot for later adjusting.
2083     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2084     LROpOut = getReturnAddrFrameIndex(DAG);
2085     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, NULL, 0);
2086     Chain = SDValue(LROpOut.getNode(), 1);
2087     FPOpOut = getFramePointerFrameIndex(DAG);
2088     FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, NULL, 0);
2089     Chain = SDValue(FPOpOut.getNode(), 1);
2090   }
2091   return Chain;
2092 }
2093
2094 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2095 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2096 /// specified by the specific parameter attribute. The copy will be passed as
2097 /// a byval function parameter.
2098 /// Sometimes what we are copying is the end of a larger object, the part that
2099 /// does not fit in registers.
2100 static SDValue
2101 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2102                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2103                           unsigned Size, DebugLoc dl) {
2104   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2105   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2106                        false, NULL, 0, NULL, 0);
2107 }
2108
2109 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2110 /// tail calls.
2111 static void
2112 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2113                  SDValue Arg, SDValue PtrOff, int SPDiff,
2114                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2115                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2116                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments,
2117                  DebugLoc dl) {
2118   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2119   if (!isTailCall) {
2120     if (isVector) {
2121       SDValue StackPtr;
2122       if (isPPC64)
2123         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2124       else
2125         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2126       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2127                            DAG.getConstant(ArgOffset, PtrVT));
2128     }
2129     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0));
2130   // Calculate and remember argument location.
2131   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2132                                   TailCallArguments);
2133 }
2134
2135 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2136                                        const PPCSubtarget &Subtarget,
2137                                        TargetMachine &TM) {
2138   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
2139   SDValue Chain  = TheCall->getChain();
2140   bool isVarArg   = TheCall->isVarArg();
2141   unsigned CC     = TheCall->getCallingConv();
2142   bool isTailCall = TheCall->isTailCall()
2143                  && CC == CallingConv::Fast && PerformTailCallOpt;
2144   SDValue Callee = TheCall->getCallee();
2145   unsigned NumOps  = TheCall->getNumArgs();
2146   DebugLoc dl = TheCall->getDebugLoc();
2147
2148   bool isMachoABI = Subtarget.isMachoABI();
2149   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2150
2151   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2152   bool isPPC64 = PtrVT == MVT::i64;
2153   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2154
2155   MachineFunction &MF = DAG.getMachineFunction();
2156
2157   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2158   // SelectExpr to use to put the arguments in the appropriate registers.
2159   std::vector<SDValue> args_to_use;
2160
2161   // Mark this function as potentially containing a function that contains a
2162   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2163   // and restoring the callers stack pointer in this functions epilog. This is
2164   // done because by tail calling the called function might overwrite the value
2165   // in this function's (MF) stack pointer stack slot 0(SP).
2166   if (PerformTailCallOpt && CC==CallingConv::Fast)
2167     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2168
2169   unsigned nAltivecParamsAtEnd = 0;
2170
2171   // Count how many bytes are to be pushed on the stack, including the linkage
2172   // area, and parameter passing area.  We start with 24/48 bytes, which is
2173   // prereserved space for [SP][CR][LR][3 x unused].
2174   unsigned NumBytes =
2175     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2176                                          TheCall, nAltivecParamsAtEnd);
2177
2178   // Calculate by how many bytes the stack has to be adjusted in case of tail
2179   // call optimization.
2180   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2181
2182   // Adjust the stack pointer for the new arguments...
2183   // These operations are automatically eliminated by the prolog/epilog pass
2184   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2185   SDValue CallSeqStart = Chain;
2186
2187   // Load the return address and frame pointer so it can be move somewhere else
2188   // later.
2189   SDValue LROp, FPOp;
2190   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, dl);
2191
2192   // Set up a copy of the stack pointer for use loading and storing any
2193   // arguments that may not fit in the registers available for argument
2194   // passing.
2195   SDValue StackPtr;
2196   if (isPPC64)
2197     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2198   else
2199     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2200
2201   // Figure out which arguments are going to go in registers, and which in
2202   // memory.  Also, if this is a vararg function, floating point operations
2203   // must be stored to our stack, and loaded into integer regs as well, if
2204   // any integer regs are available for argument passing.
2205   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2206   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2207
2208   static const unsigned GPR_32[] = {           // 32-bit registers.
2209     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2210     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2211   };
2212   static const unsigned GPR_64[] = {           // 64-bit registers.
2213     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2214     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2215   };
2216   static const unsigned *FPR = GetFPR(Subtarget);
2217
2218   static const unsigned VR[] = {
2219     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2220     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2221   };
2222   const unsigned NumGPRs = array_lengthof(GPR_32);
2223   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2224   const unsigned NumVRs  = array_lengthof( VR);
2225
2226   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2227
2228   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2229   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2230
2231   SmallVector<SDValue, 8> MemOpChains;
2232   for (unsigned i = 0; i != NumOps; ++i) {
2233     bool inMem = false;
2234     SDValue Arg = TheCall->getArg(i);
2235     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
2236     // See if next argument requires stack alignment in ELF
2237     bool Align = Flags.isSplit();
2238
2239     // PtrOff will be used to store the current argument to the stack if a
2240     // register cannot be found for it.
2241     SDValue PtrOff;
2242
2243     // Stack align in ELF 32
2244     if (isELF32_ABI && Align)
2245       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2246                                StackPtr.getValueType());
2247     else
2248       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2249
2250     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
2251
2252     // On PPC64, promote integers to 64-bit values.
2253     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2254       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2255       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2256       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
2257     }
2258
2259     // FIXME Elf untested, what are alignment rules?
2260     // FIXME memcpy is used way more than necessary.  Correctness first.
2261     if (Flags.isByVal()) {
2262       unsigned Size = Flags.getByValSize();
2263       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2264       if (Size==1 || Size==2) {
2265         // Very small objects are passed right-justified.
2266         // Everything else is passed left-justified.
2267         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2268         if (GPR_idx != NumGPRs) {
2269           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
2270                                           NULL, 0, VT);
2271           MemOpChains.push_back(Load.getValue(1));
2272           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2273           if (isMachoABI)
2274             ArgOffset += PtrByteSize;
2275         } else {
2276           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2277           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
2278           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2279                                 CallSeqStart.getNode()->getOperand(0),
2280                                 Flags, DAG, Size, dl);
2281           // This must go outside the CALLSEQ_START..END.
2282           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2283                                CallSeqStart.getNode()->getOperand(1));
2284           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2285                                  NewCallSeqStart.getNode());
2286           Chain = CallSeqStart = NewCallSeqStart;
2287           ArgOffset += PtrByteSize;
2288         }
2289         continue;
2290       }
2291       // Copy entire object into memory.  There are cases where gcc-generated
2292       // code assumes it is there, even if it could be put entirely into
2293       // registers.  (This is not what the doc says.)
2294       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2295                             CallSeqStart.getNode()->getOperand(0),
2296                             Flags, DAG, Size, dl);
2297       // This must go outside the CALLSEQ_START..END.
2298       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2299                            CallSeqStart.getNode()->getOperand(1));
2300       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2301       Chain = CallSeqStart = NewCallSeqStart;
2302       // And copy the pieces of it that fit into registers.
2303       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2304         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2305         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
2306         if (GPR_idx != NumGPRs) {
2307           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg, NULL, 0);
2308           MemOpChains.push_back(Load.getValue(1));
2309           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2310           if (isMachoABI)
2311             ArgOffset += PtrByteSize;
2312         } else {
2313           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2314           break;
2315         }
2316       }
2317       continue;
2318     }
2319
2320     switch (Arg.getValueType().getSimpleVT()) {
2321     default: assert(0 && "Unexpected ValueType for argument!");
2322     case MVT::i32:
2323     case MVT::i64:
2324       // Double word align in ELF
2325       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2326       if (GPR_idx != NumGPRs) {
2327         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2328       } else {
2329         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2330                          isPPC64, isTailCall, false, MemOpChains,
2331                          TailCallArguments, dl);
2332         inMem = true;
2333       }
2334       if (inMem || isMachoABI) {
2335         // Stack align in ELF
2336         if (isELF32_ABI && Align)
2337           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2338
2339         ArgOffset += PtrByteSize;
2340       }
2341       break;
2342     case MVT::f32:
2343     case MVT::f64:
2344       if (FPR_idx != NumFPRs) {
2345         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2346
2347         if (isVarArg) {
2348           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2349           MemOpChains.push_back(Store);
2350
2351           // Float varargs are always shadowed in available integer registers
2352           if (GPR_idx != NumGPRs) {
2353             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2354             MemOpChains.push_back(Load.getValue(1));
2355             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2356                                                                 Load));
2357           }
2358           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2359             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2360             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
2361             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2362             MemOpChains.push_back(Load.getValue(1));
2363             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2364                                                                 Load));
2365           }
2366         } else {
2367           // If we have any FPRs remaining, we may also have GPRs remaining.
2368           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2369           // GPRs.
2370           if (isMachoABI) {
2371             if (GPR_idx != NumGPRs)
2372               ++GPR_idx;
2373             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2374                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2375               ++GPR_idx;
2376           }
2377         }
2378       } else {
2379         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2380                          isPPC64, isTailCall, false, MemOpChains,
2381                          TailCallArguments, dl);
2382         inMem = true;
2383       }
2384       if (inMem || isMachoABI) {
2385         // Stack align in ELF
2386         if (isELF32_ABI && Align)
2387           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2388         if (isPPC64)
2389           ArgOffset += 8;
2390         else
2391           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2392       }
2393       break;
2394     case MVT::v4f32:
2395     case MVT::v4i32:
2396     case MVT::v8i16:
2397     case MVT::v16i8:
2398       if (isVarArg) {
2399         // These go aligned on the stack, or in the corresponding R registers
2400         // when within range.  The Darwin PPC ABI doc claims they also go in
2401         // V registers; in fact gcc does this only for arguments that are
2402         // prototyped, not for those that match the ...  We do it for all
2403         // arguments, seems to work.
2404         while (ArgOffset % 16 !=0) {
2405           ArgOffset += PtrByteSize;
2406           if (GPR_idx != NumGPRs)
2407             GPR_idx++;
2408         }
2409         // We could elide this store in the case where the object fits
2410         // entirely in R registers.  Maybe later.
2411         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2412                             DAG.getConstant(ArgOffset, PtrVT));
2413         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2414         MemOpChains.push_back(Store);
2415         if (VR_idx != NumVRs) {
2416           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff, NULL, 0);
2417           MemOpChains.push_back(Load.getValue(1));
2418           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2419         }
2420         ArgOffset += 16;
2421         for (unsigned i=0; i<16; i+=PtrByteSize) {
2422           if (GPR_idx == NumGPRs)
2423             break;
2424           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
2425                                   DAG.getConstant(i, PtrVT));
2426           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, NULL, 0);
2427           MemOpChains.push_back(Load.getValue(1));
2428           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2429         }
2430         break;
2431       }
2432
2433       // Non-varargs Altivec params generally go in registers, but have
2434       // stack space allocated at the end.
2435       if (VR_idx != NumVRs) {
2436         // Doesn't have GPR space allocated.
2437         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2438       } else if (nAltivecParamsAtEnd==0) {
2439         // We are emitting Altivec params in order.
2440         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2441                          isPPC64, isTailCall, true, MemOpChains,
2442                          TailCallArguments, dl);
2443         ArgOffset += 16;
2444       }
2445       break;
2446     }
2447   }
2448   // If all Altivec parameters fit in registers, as they usually do,
2449   // they get stack space following the non-Altivec parameters.  We
2450   // don't track this here because nobody below needs it.
2451   // If there are more Altivec parameters than fit in registers emit
2452   // the stores here.
2453   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2454     unsigned j = 0;
2455     // Offset is aligned; skip 1st 12 params which go in V registers.
2456     ArgOffset = ((ArgOffset+15)/16)*16;
2457     ArgOffset += 12*16;
2458     for (unsigned i = 0; i != NumOps; ++i) {
2459       SDValue Arg = TheCall->getArg(i);
2460       MVT ArgType = Arg.getValueType();
2461       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2462           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2463         if (++j > NumVRs) {
2464           SDValue PtrOff;
2465           // We are emitting Altivec params in order.
2466           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2467                            isPPC64, isTailCall, true, MemOpChains,
2468                            TailCallArguments, dl);
2469           ArgOffset += 16;
2470         }
2471       }
2472     }
2473   }
2474
2475   if (!MemOpChains.empty())
2476     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2477                         &MemOpChains[0], MemOpChains.size());
2478
2479   // Build a sequence of copy-to-reg nodes chained together with token chain
2480   // and flag operands which copy the outgoing args into the appropriate regs.
2481   SDValue InFlag;
2482   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2483     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2484                              RegsToPass[i].second, InFlag);
2485     InFlag = Chain.getValue(1);
2486   }
2487
2488   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2489   if (isVarArg && isELF32_ABI) {
2490     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, dl, MVT::i32), 0);
2491     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2492     InFlag = Chain.getValue(1);
2493   }
2494
2495   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2496   // might overwrite each other in case of tail call optimization.
2497   if (isTailCall) {
2498     SmallVector<SDValue, 8> MemOpChains2;
2499     // Do not flag preceeding copytoreg stuff together with the following stuff.
2500     InFlag = SDValue();
2501     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2502                                       MemOpChains2, dl);
2503     if (!MemOpChains2.empty())
2504       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2505                           &MemOpChains2[0], MemOpChains2.size());
2506
2507     // Store the return address to the appropriate stack slot.
2508     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2509                                           isPPC64, isMachoABI, dl);
2510   }
2511
2512   // Emit callseq_end just before tailcall node.
2513   if (isTailCall) {
2514     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2515                                DAG.getIntPtrConstant(0, true), InFlag);
2516     InFlag = Chain.getValue(1);
2517   }
2518
2519   std::vector<MVT> NodeTys;
2520   NodeTys.push_back(MVT::Other);   // Returns a chain
2521   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2522
2523   SmallVector<SDValue, 8> Ops;
2524   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2525
2526   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2527   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2528   // node so that legalize doesn't hack it.
2529   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2530     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2531   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2532     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2533   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2534     // If this is an absolute destination address, use the munged value.
2535     Callee = SDValue(Dest, 0);
2536   else {
2537     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2538     // to do the call, we can't use PPCISD::CALL.
2539     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2540     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2541                         2 + (InFlag.getNode() != 0));
2542     InFlag = Chain.getValue(1);
2543
2544     // Copy the callee address into R12/X12 on darwin.
2545     if (isMachoABI) {
2546       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2547       Chain = DAG.getCopyToReg(Chain, dl, Reg, Callee, InFlag);
2548       InFlag = Chain.getValue(1);
2549     }
2550
2551     NodeTys.clear();
2552     NodeTys.push_back(MVT::Other);
2553     NodeTys.push_back(MVT::Flag);
2554     Ops.push_back(Chain);
2555     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2556     Callee.setNode(0);
2557     // Add CTR register as callee so a bctr can be emitted later.
2558     if (isTailCall)
2559       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2560   }
2561
2562   // If this is a direct call, pass the chain and the callee.
2563   if (Callee.getNode()) {
2564     Ops.push_back(Chain);
2565     Ops.push_back(Callee);
2566   }
2567   // If this is a tail call add stack pointer delta.
2568   if (isTailCall)
2569     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2570
2571   // Add argument registers to the end of the list so that they are known live
2572   // into the call.
2573   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2574     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2575                                   RegsToPass[i].second.getValueType()));
2576
2577   // When performing tail call optimization the callee pops its arguments off
2578   // the stack. Account for this here so these bytes can be pushed back on in
2579   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2580   int BytesCalleePops =
2581     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2582
2583   if (InFlag.getNode())
2584     Ops.push_back(InFlag);
2585
2586   // Emit tail call.
2587   if (isTailCall) {
2588     assert(InFlag.getNode() &&
2589            "Flag must be set. Depend on flag being set in LowerRET");
2590     Chain = DAG.getNode(PPCISD::TAILCALL, dl,
2591                         TheCall->getVTList(), &Ops[0], Ops.size());
2592     return SDValue(Chain.getNode(), Op.getResNo());
2593   }
2594
2595   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2596   InFlag = Chain.getValue(1);
2597
2598   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2599                              DAG.getIntPtrConstant(BytesCalleePops, true),
2600                              InFlag);
2601   if (TheCall->getValueType(0) != MVT::Other)
2602     InFlag = Chain.getValue(1);
2603
2604   SmallVector<SDValue, 16> ResultVals;
2605   SmallVector<CCValAssign, 16> RVLocs;
2606   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2607   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2608   CCInfo.AnalyzeCallResult(TheCall, RetCC_PPC);
2609
2610   // Copy all of the result registers out of their specified physreg.
2611   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2612     CCValAssign &VA = RVLocs[i];
2613     MVT VT = VA.getValVT();
2614     assert(VA.isRegLoc() && "Can only return in registers!");
2615     Chain = DAG.getCopyFromReg(Chain, dl,
2616                                VA.getLocReg(), VT, InFlag).getValue(1);
2617     ResultVals.push_back(Chain.getValue(0));
2618     InFlag = Chain.getValue(2);
2619   }
2620
2621   // If the function returns void, just return the chain.
2622   if (RVLocs.empty())
2623     return Chain;
2624
2625   // Otherwise, merge everything together with a MERGE_VALUES node.
2626   ResultVals.push_back(Chain);
2627   SDValue Res = DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
2628                             &ResultVals[0], ResultVals.size());
2629   return Res.getValue(Op.getResNo());
2630 }
2631
2632 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2633                                       TargetMachine &TM) {
2634   SmallVector<CCValAssign, 16> RVLocs;
2635   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2636   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2637   DebugLoc dl = Op.getDebugLoc();
2638   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2639   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_PPC);
2640
2641   // If this is the first return lowered for this function, add the regs to the
2642   // liveout set for the function.
2643   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2644     for (unsigned i = 0; i != RVLocs.size(); ++i)
2645       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2646   }
2647
2648   SDValue Chain = Op.getOperand(0);
2649
2650   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2651   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2652     SDValue TailCall = Chain;
2653     SDValue TargetAddress = TailCall.getOperand(1);
2654     SDValue StackAdjustment = TailCall.getOperand(2);
2655
2656     assert(((TargetAddress.getOpcode() == ISD::Register &&
2657              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2658             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2659             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2660             isa<ConstantSDNode>(TargetAddress)) &&
2661     "Expecting an global address, external symbol, absolute value or register");
2662
2663     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2664            "Expecting a const value");
2665
2666     SmallVector<SDValue,8> Operands;
2667     Operands.push_back(Chain.getOperand(0));
2668     Operands.push_back(TargetAddress);
2669     Operands.push_back(StackAdjustment);
2670     // Copy registers used by the call. Last operand is a flag so it is not
2671     // copied.
2672     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2673       Operands.push_back(Chain.getOperand(i));
2674     }
2675     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Operands[0],
2676                        Operands.size());
2677   }
2678
2679   SDValue Flag;
2680
2681   // Copy the result values into the output registers.
2682   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2683     CCValAssign &VA = RVLocs[i];
2684     assert(VA.isRegLoc() && "Can only return in registers!");
2685     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2686                              Op.getOperand(i*2+1), Flag);
2687     Flag = Chain.getValue(1);
2688   }
2689
2690   if (Flag.getNode())
2691     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
2692   else
2693     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
2694 }
2695
2696 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2697                                    const PPCSubtarget &Subtarget) {
2698   // When we pop the dynamic allocation we need to restore the SP link.
2699   DebugLoc dl = Op.getDebugLoc();
2700
2701   // Get the corect type for pointers.
2702   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2703
2704   // Construct the stack pointer operand.
2705   bool IsPPC64 = Subtarget.isPPC64();
2706   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2707   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2708
2709   // Get the operands for the STACKRESTORE.
2710   SDValue Chain = Op.getOperand(0);
2711   SDValue SaveSP = Op.getOperand(1);
2712
2713   // Load the old link SP.
2714   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr, NULL, 0);
2715
2716   // Restore the stack pointer.
2717   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
2718
2719   // Store the old link SP.
2720   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, NULL, 0);
2721 }
2722
2723
2724
2725 SDValue
2726 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2727   MachineFunction &MF = DAG.getMachineFunction();
2728   bool IsPPC64 = PPCSubTarget.isPPC64();
2729   bool isMachoABI = PPCSubTarget.isMachoABI();
2730   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2731
2732   // Get current frame pointer save index.  The users of this index will be
2733   // primarily DYNALLOC instructions.
2734   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2735   int RASI = FI->getReturnAddrSaveIndex();
2736
2737   // If the frame pointer save index hasn't been defined yet.
2738   if (!RASI) {
2739     // Find out what the fix offset of the frame pointer save area.
2740     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2741     // Allocate the frame index for frame pointer save area.
2742     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2743     // Save the result.
2744     FI->setReturnAddrSaveIndex(RASI);
2745   }
2746   return DAG.getFrameIndex(RASI, PtrVT);
2747 }
2748
2749 SDValue
2750 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2751   MachineFunction &MF = DAG.getMachineFunction();
2752   bool IsPPC64 = PPCSubTarget.isPPC64();
2753   bool isMachoABI = PPCSubTarget.isMachoABI();
2754   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2755
2756   // Get current frame pointer save index.  The users of this index will be
2757   // primarily DYNALLOC instructions.
2758   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2759   int FPSI = FI->getFramePointerSaveIndex();
2760
2761   // If the frame pointer save index hasn't been defined yet.
2762   if (!FPSI) {
2763     // Find out what the fix offset of the frame pointer save area.
2764     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2765
2766     // Allocate the frame index for frame pointer save area.
2767     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2768     // Save the result.
2769     FI->setFramePointerSaveIndex(FPSI);
2770   }
2771   return DAG.getFrameIndex(FPSI, PtrVT);
2772 }
2773
2774 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2775                                          SelectionDAG &DAG,
2776                                          const PPCSubtarget &Subtarget) {
2777   // Get the inputs.
2778   SDValue Chain = Op.getOperand(0);
2779   SDValue Size  = Op.getOperand(1);
2780   DebugLoc dl = Op.getDebugLoc();
2781
2782   // Get the corect type for pointers.
2783   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2784   // Negate the size.
2785   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
2786                                   DAG.getConstant(0, PtrVT), Size);
2787   // Construct a node for the frame pointer save index.
2788   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2789   // Build a DYNALLOC node.
2790   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2791   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2792   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
2793 }
2794
2795 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2796 /// possible.
2797 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2798   // Not FP? Not a fsel.
2799   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2800       !Op.getOperand(2).getValueType().isFloatingPoint())
2801     return SDValue();
2802
2803   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2804
2805   // Cannot handle SETEQ/SETNE.
2806   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDValue();
2807
2808   MVT ResVT = Op.getValueType();
2809   MVT CmpVT = Op.getOperand(0).getValueType();
2810   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2811   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2812   DebugLoc dl = Op.getDebugLoc();
2813
2814   // If the RHS of the comparison is a 0.0, we don't need to do the
2815   // subtraction at all.
2816   if (isFloatingPointZero(RHS))
2817     switch (CC) {
2818     default: break;       // SETUO etc aren't handled by fsel.
2819     case ISD::SETULT:
2820     case ISD::SETLT:
2821       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2822     case ISD::SETOGE:
2823     case ISD::SETGE:
2824       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2825         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
2826       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
2827     case ISD::SETUGT:
2828     case ISD::SETGT:
2829       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2830     case ISD::SETOLE:
2831     case ISD::SETLE:
2832       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2833         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
2834       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
2835                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
2836     }
2837
2838   SDValue Cmp;
2839   switch (CC) {
2840   default: break;       // SETUO etc aren't handled by fsel.
2841   case ISD::SETULT:
2842   case ISD::SETLT:
2843     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
2844     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2845       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2846       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
2847   case ISD::SETOGE:
2848   case ISD::SETGE:
2849     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
2850     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2851       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2852       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
2853   case ISD::SETUGT:
2854   case ISD::SETGT:
2855     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
2856     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2857       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2858       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
2859   case ISD::SETOLE:
2860   case ISD::SETLE:
2861     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
2862     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2863       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2864       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
2865   }
2866   return SDValue();
2867 }
2868
2869 // FIXME: Split this code up when LegalizeDAGTypes lands.
2870 SDValue PPCTargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG,
2871                                            DebugLoc dl) {
2872   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2873   SDValue Src = Op.getOperand(0);
2874   if (Src.getValueType() == MVT::f32)
2875     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
2876
2877   SDValue Tmp;
2878   switch (Op.getValueType().getSimpleVT()) {
2879   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2880   case MVT::i32:
2881     Tmp = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Src);
2882     break;
2883   case MVT::i64:
2884     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
2885     break;
2886   }
2887
2888   // Convert the FP value to an int value through memory.
2889   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2890
2891   // Emit a store to the stack slot.
2892   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr, NULL, 0);
2893
2894   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2895   // add in a bias.
2896   if (Op.getValueType() == MVT::i32)
2897     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
2898                         DAG.getConstant(4, FIPtr.getValueType()));
2899   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, NULL, 0);
2900 }
2901
2902 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2903   DebugLoc dl = Op.getDebugLoc();
2904   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2905   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2906     return SDValue();
2907
2908   if (Op.getOperand(0).getValueType() == MVT::i64) {
2909     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
2910                                MVT::f64, Op.getOperand(0));
2911     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
2912     if (Op.getValueType() == MVT::f32)
2913       FP = DAG.getNode(ISD::FP_ROUND, dl,
2914                        MVT::f32, FP, DAG.getIntPtrConstant(0));
2915     return FP;
2916   }
2917
2918   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2919          "Unhandled SINT_TO_FP type in custom expander!");
2920   // Since we only generate this in 64-bit mode, we can take advantage of
2921   // 64-bit registers.  In particular, sign extend the input value into the
2922   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2923   // then lfd it and fcfid it.
2924   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2925   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2926   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2927   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2928
2929   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
2930                                 Op.getOperand(0));
2931
2932   // STD the extended value into the stack slot.
2933   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2934                        MachineMemOperand::MOStore, 0, 8, 8);
2935   SDValue Store = DAG.getNode(PPCISD::STD_32, dl, MVT::Other,
2936                                 DAG.getEntryNode(), Ext64, FIdx,
2937                                 DAG.getMemOperand(MO));
2938   // Load the value as a double.
2939   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, NULL, 0);
2940
2941   // FCFID it and return it.
2942   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
2943   if (Op.getValueType() == MVT::f32)
2944     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
2945   return FP;
2946 }
2947
2948 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2949   DebugLoc dl = Op.getDebugLoc();
2950   /*
2951    The rounding mode is in bits 30:31 of FPSR, and has the following
2952    settings:
2953      00 Round to nearest
2954      01 Round to 0
2955      10 Round to +inf
2956      11 Round to -inf
2957
2958   FLT_ROUNDS, on the other hand, expects the following:
2959     -1 Undefined
2960      0 Round to 0
2961      1 Round to nearest
2962      2 Round to +inf
2963      3 Round to -inf
2964
2965   To perform the conversion, we do:
2966     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2967   */
2968
2969   MachineFunction &MF = DAG.getMachineFunction();
2970   MVT VT = Op.getValueType();
2971   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2972   std::vector<MVT> NodeTys;
2973   SDValue MFFSreg, InFlag;
2974
2975   // Save FP Control Word to register
2976   NodeTys.push_back(MVT::f64);    // return register
2977   NodeTys.push_back(MVT::Flag);   // unused in this context
2978   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
2979
2980   // Save FP register to stack slot
2981   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2982   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2983   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
2984                                  StackSlot, NULL, 0);
2985
2986   // Load FP Control Word from low 32 bits of stack slot.
2987   SDValue Four = DAG.getConstant(4, PtrVT);
2988   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
2989   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, NULL, 0);
2990
2991   // Transform as necessary
2992   SDValue CWD1 =
2993     DAG.getNode(ISD::AND, dl, MVT::i32,
2994                 CWD, DAG.getConstant(3, MVT::i32));
2995   SDValue CWD2 =
2996     DAG.getNode(ISD::SRL, dl, MVT::i32,
2997                 DAG.getNode(ISD::AND, dl, MVT::i32,
2998                             DAG.getNode(ISD::XOR, dl, MVT::i32,
2999                                         CWD, DAG.getConstant(3, MVT::i32)),
3000                             DAG.getConstant(3, MVT::i32)),
3001                 DAG.getConstant(1, MVT::i32));
3002
3003   SDValue RetVal =
3004     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3005
3006   return DAG.getNode((VT.getSizeInBits() < 16 ?
3007                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3008 }
3009
3010 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
3011   MVT VT = Op.getValueType();
3012   unsigned BitWidth = VT.getSizeInBits();
3013   DebugLoc dl = Op.getDebugLoc();
3014   assert(Op.getNumOperands() == 3 &&
3015          VT == Op.getOperand(1).getValueType() &&
3016          "Unexpected SHL!");
3017
3018   // Expand into a bunch of logical ops.  Note that these ops
3019   // depend on the PPC behavior for oversized shift amounts.
3020   SDValue Lo = Op.getOperand(0);
3021   SDValue Hi = Op.getOperand(1);
3022   SDValue Amt = Op.getOperand(2);
3023   MVT AmtVT = Amt.getValueType();
3024
3025   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3026                              DAG.getConstant(BitWidth, AmtVT), Amt);
3027   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3028   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3029   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3030   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3031                              DAG.getConstant(-BitWidth, AmtVT));
3032   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3033   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3034   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3035   SDValue OutOps[] = { OutLo, OutHi };
3036   return DAG.getMergeValues(OutOps, 2, dl);
3037 }
3038
3039 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3040   MVT VT = Op.getValueType();
3041   DebugLoc dl = Op.getDebugLoc();
3042   unsigned BitWidth = VT.getSizeInBits();
3043   assert(Op.getNumOperands() == 3 &&
3044          VT == Op.getOperand(1).getValueType() &&
3045          "Unexpected SRL!");
3046
3047   // Expand into a bunch of logical ops.  Note that these ops
3048   // depend on the PPC behavior for oversized shift amounts.
3049   SDValue Lo = Op.getOperand(0);
3050   SDValue Hi = Op.getOperand(1);
3051   SDValue Amt = Op.getOperand(2);
3052   MVT AmtVT = Amt.getValueType();
3053
3054   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3055                              DAG.getConstant(BitWidth, AmtVT), Amt);
3056   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3057   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3058   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3059   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3060                              DAG.getConstant(-BitWidth, AmtVT));
3061   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3062   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3063   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3064   SDValue OutOps[] = { OutLo, OutHi };
3065   return DAG.getMergeValues(OutOps, 2, dl);
3066 }
3067
3068 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3069   DebugLoc dl = Op.getDebugLoc();
3070   MVT VT = Op.getValueType();
3071   unsigned BitWidth = VT.getSizeInBits();
3072   assert(Op.getNumOperands() == 3 &&
3073          VT == Op.getOperand(1).getValueType() &&
3074          "Unexpected SRA!");
3075
3076   // Expand into a bunch of logical ops, followed by a select_cc.
3077   SDValue Lo = Op.getOperand(0);
3078   SDValue Hi = Op.getOperand(1);
3079   SDValue Amt = Op.getOperand(2);
3080   MVT AmtVT = Amt.getValueType();
3081
3082   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3083                              DAG.getConstant(BitWidth, AmtVT), Amt);
3084   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3085   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3086   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3087   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3088                              DAG.getConstant(-BitWidth, AmtVT));
3089   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3090   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3091   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3092                                   Tmp4, Tmp6, ISD::SETLE);
3093   SDValue OutOps[] = { OutLo, OutHi };
3094   return DAG.getMergeValues(OutOps, 2, dl);
3095 }
3096
3097 //===----------------------------------------------------------------------===//
3098 // Vector related lowering.
3099 //
3100
3101 /// BuildSplatI - Build a canonical splati of Val with an element size of
3102 /// SplatSize.  Cast the result to VT.
3103 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3104                              SelectionDAG &DAG, DebugLoc dl) {
3105   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3106
3107   static const MVT VTys[] = { // canonical VT to use for each size.
3108     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3109   };
3110
3111   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3112
3113   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3114   if (Val == -1)
3115     SplatSize = 1;
3116
3117   MVT CanonicalVT = VTys[SplatSize-1];
3118
3119   // Build a canonical splat for this value.
3120   SDValue Elt = DAG.getConstant(Val, CanonicalVT.getVectorElementType());
3121   SmallVector<SDValue, 8> Ops;
3122   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3123   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3124                               &Ops[0], Ops.size());
3125   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3126 }
3127
3128 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3129 /// specified intrinsic ID.
3130 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3131                                 SelectionDAG &DAG, DebugLoc dl,
3132                                 MVT DestVT = MVT::Other) {
3133   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3134   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3135                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3136 }
3137
3138 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3139 /// specified intrinsic ID.
3140 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3141                                 SDValue Op2, SelectionDAG &DAG,
3142                                 DebugLoc dl, MVT DestVT = MVT::Other) {
3143   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3144   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3145                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3146 }
3147
3148
3149 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3150 /// amount.  The result has the specified value type.
3151 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3152                              MVT VT, SelectionDAG &DAG, DebugLoc dl) {
3153   // Force LHS/RHS to be the right type.
3154   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3155   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3156
3157   int Ops[16];
3158   for (unsigned i = 0; i != 16; ++i)
3159     Ops[i] = i + Amt;
3160   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3161   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3162 }
3163
3164 // If this is a case we can't handle, return null and let the default
3165 // expansion code take care of it.  If we CAN select this case, and if it
3166 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3167 // this case more efficiently than a constant pool load, lower it to the
3168 // sequence of ops that should be used.
3169 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3170   DebugLoc dl = Op.getDebugLoc();
3171   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3172   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3173
3174   // Check if this is a splat of a constant value.
3175   APInt APSplatBits, APSplatUndef;
3176   unsigned SplatBitSize;
3177   bool HasAnyUndefs;
3178   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3179                              HasAnyUndefs) || SplatBitSize > 32)
3180     return SDValue();
3181
3182   unsigned SplatBits = APSplatBits.getZExtValue();
3183   unsigned SplatUndef = APSplatUndef.getZExtValue();
3184   unsigned SplatSize = SplatBitSize / 8;
3185
3186   // First, handle single instruction cases.
3187
3188   // All zeros?
3189   if (SplatBits == 0) {
3190     // Canonicalize all zero vectors to be v4i32.
3191     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3192       SDValue Z = DAG.getConstant(0, MVT::i32);
3193       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3194       Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3195     }
3196     return Op;
3197   }
3198
3199   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3200   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3201                     (32-SplatBitSize));
3202   if (SextVal >= -16 && SextVal <= 15)
3203     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3204
3205
3206   // Two instruction sequences.
3207
3208   // If this value is in the range [-32,30] and is even, use:
3209   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3210   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3211     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3212     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3213     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3214   }
3215
3216   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3217   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3218   // for fneg/fabs.
3219   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3220     // Make -1 and vspltisw -1:
3221     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3222
3223     // Make the VSLW intrinsic, computing 0x8000_0000.
3224     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3225                                    OnesV, DAG, dl);
3226
3227     // xor by OnesV to invert it.
3228     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3229     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3230   }
3231
3232   // Check to see if this is a wide variety of vsplti*, binop self cases.
3233   static const signed char SplatCsts[] = {
3234     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3235     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3236   };
3237
3238   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3239     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3240     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3241     int i = SplatCsts[idx];
3242
3243     // Figure out what shift amount will be used by altivec if shifted by i in
3244     // this splat size.
3245     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3246
3247     // vsplti + shl self.
3248     if (SextVal == (i << (int)TypeShiftAmt)) {
3249       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3250       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3251         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3252         Intrinsic::ppc_altivec_vslw
3253       };
3254       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3255       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3256     }
3257
3258     // vsplti + srl self.
3259     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3260       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3261       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3262         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3263         Intrinsic::ppc_altivec_vsrw
3264       };
3265       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3266       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3267     }
3268
3269     // vsplti + sra self.
3270     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3271       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3272       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3273         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3274         Intrinsic::ppc_altivec_vsraw
3275       };
3276       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3277       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3278     }
3279
3280     // vsplti + rol self.
3281     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3282                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3283       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3284       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3285         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3286         Intrinsic::ppc_altivec_vrlw
3287       };
3288       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3289       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3290     }
3291
3292     // t = vsplti c, result = vsldoi t, t, 1
3293     if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3294       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3295       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3296     }
3297     // t = vsplti c, result = vsldoi t, t, 2
3298     if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3299       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3300       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3301     }
3302     // t = vsplti c, result = vsldoi t, t, 3
3303     if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3304       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3305       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3306     }
3307   }
3308
3309   // Three instruction sequences.
3310
3311   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3312   if (SextVal >= 0 && SextVal <= 31) {
3313     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3314     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3315     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3316     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3317   }
3318   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3319   if (SextVal >= -31 && SextVal <= 0) {
3320     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3321     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3322     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3323     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3324   }
3325
3326   return SDValue();
3327 }
3328
3329 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3330 /// the specified operations to build the shuffle.
3331 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3332                                       SDValue RHS, SelectionDAG &DAG,
3333                                       DebugLoc dl) {
3334   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3335   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3336   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3337
3338   enum {
3339     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3340     OP_VMRGHW,
3341     OP_VMRGLW,
3342     OP_VSPLTISW0,
3343     OP_VSPLTISW1,
3344     OP_VSPLTISW2,
3345     OP_VSPLTISW3,
3346     OP_VSLDOI4,
3347     OP_VSLDOI8,
3348     OP_VSLDOI12
3349   };
3350
3351   if (OpNum == OP_COPY) {
3352     if (LHSID == (1*9+2)*9+3) return LHS;
3353     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3354     return RHS;
3355   }
3356
3357   SDValue OpLHS, OpRHS;
3358   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3359   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3360
3361   int ShufIdxs[16];
3362   switch (OpNum) {
3363   default: assert(0 && "Unknown i32 permute!");
3364   case OP_VMRGHW:
3365     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3366     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3367     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3368     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3369     break;
3370   case OP_VMRGLW:
3371     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3372     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3373     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3374     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3375     break;
3376   case OP_VSPLTISW0:
3377     for (unsigned i = 0; i != 16; ++i)
3378       ShufIdxs[i] = (i&3)+0;
3379     break;
3380   case OP_VSPLTISW1:
3381     for (unsigned i = 0; i != 16; ++i)
3382       ShufIdxs[i] = (i&3)+4;
3383     break;
3384   case OP_VSPLTISW2:
3385     for (unsigned i = 0; i != 16; ++i)
3386       ShufIdxs[i] = (i&3)+8;
3387     break;
3388   case OP_VSPLTISW3:
3389     for (unsigned i = 0; i != 16; ++i)
3390       ShufIdxs[i] = (i&3)+12;
3391     break;
3392   case OP_VSLDOI4:
3393     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
3394   case OP_VSLDOI8:
3395     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
3396   case OP_VSLDOI12:
3397     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
3398   }
3399   MVT VT = OpLHS.getValueType();
3400   OpLHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpLHS);
3401   OpRHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpRHS);
3402   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
3403   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3404 }
3405
3406 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3407 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3408 /// return the code it can be lowered into.  Worst case, it can always be
3409 /// lowered into a vperm.
3410 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3411                                                SelectionDAG &DAG) {
3412   DebugLoc dl = Op.getDebugLoc();
3413   SDValue V1 = Op.getOperand(0);
3414   SDValue V2 = Op.getOperand(1);
3415   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
3416   const int *PermMask = SVOp->getMask();
3417   MVT VT = Op.getValueType();
3418
3419   // Cases that are handled by instructions that take permute immediates
3420   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3421   // selected by the instruction selector.
3422   if (V2.getOpcode() == ISD::UNDEF) {
3423     if (PPC::isSplatShuffleMask(SVOp, 1) ||
3424         PPC::isSplatShuffleMask(SVOp, 2) ||
3425         PPC::isSplatShuffleMask(SVOp, 4) ||
3426         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
3427         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
3428         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
3429         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
3430         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
3431         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
3432         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
3433         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
3434         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
3435       return Op;
3436     }
3437   }
3438
3439   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3440   // and produce a fixed permutation.  If any of these match, do not lower to
3441   // VPERM.
3442   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
3443       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
3444       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
3445       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
3446       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
3447       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
3448       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
3449       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
3450       PPC::isVMRGHShuffleMask(SVOp, 4, false))
3451     return Op;
3452
3453   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3454   // perfect shuffle table to emit an optimal matching sequence.
3455   unsigned PFIndexes[4];
3456   bool isFourElementShuffle = true;
3457   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3458     unsigned EltNo = 8;   // Start out undef.
3459     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3460       if (PermMask[i*4+j] < 0)
3461         continue;   // Undef, ignore it.
3462
3463       unsigned ByteSource = PermMask[i*4+j];
3464       if ((ByteSource & 3) != j) {
3465         isFourElementShuffle = false;
3466         break;
3467       }
3468
3469       if (EltNo == 8) {
3470         EltNo = ByteSource/4;
3471       } else if (EltNo != ByteSource/4) {
3472         isFourElementShuffle = false;
3473         break;
3474       }
3475     }
3476     PFIndexes[i] = EltNo;
3477   }
3478
3479   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3480   // perfect shuffle vector to determine if it is cost effective to do this as
3481   // discrete instructions, or whether we should use a vperm.
3482   if (isFourElementShuffle) {
3483     // Compute the index in the perfect shuffle table.
3484     unsigned PFTableIndex =
3485       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3486
3487     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3488     unsigned Cost  = (PFEntry >> 30);
3489
3490     // Determining when to avoid vperm is tricky.  Many things affect the cost
3491     // of vperm, particularly how many times the perm mask needs to be computed.
3492     // For example, if the perm mask can be hoisted out of a loop or is already
3493     // used (perhaps because there are multiple permutes with the same shuffle
3494     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3495     // the loop requires an extra register.
3496     //
3497     // As a compromise, we only emit discrete instructions if the shuffle can be
3498     // generated in 3 or fewer operations.  When we have loop information
3499     // available, if this block is within a loop, we should avoid using vperm
3500     // for 3-operation perms and use a constant pool load instead.
3501     if (Cost < 3)
3502       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3503   }
3504
3505   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3506   // vector that will get spilled to the constant pool.
3507   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3508
3509   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3510   // that it is in input element units, not in bytes.  Convert now.
3511   MVT EltVT = V1.getValueType().getVectorElementType();
3512   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3513
3514   SmallVector<SDValue, 16> ResultMask;
3515   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
3516     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
3517
3518     for (unsigned j = 0; j != BytesPerElement; ++j)
3519       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3520                                            MVT::i8));
3521   }
3522
3523   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
3524                                     &ResultMask[0], ResultMask.size());
3525   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
3526 }
3527
3528 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3529 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3530 /// information about the intrinsic.
3531 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3532                                   bool &isDot) {
3533   unsigned IntrinsicID =
3534     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
3535   CompareOpc = -1;
3536   isDot = false;
3537   switch (IntrinsicID) {
3538   default: return false;
3539     // Comparison predicates.
3540   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3541   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3542   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3543   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3544   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3545   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3546   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3547   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3548   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3549   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3550   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3551   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3552   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3553
3554     // Normal Comparisons.
3555   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3556   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3557   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3558   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3559   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3560   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3561   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3562   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3563   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3564   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3565   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3566   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3567   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3568   }
3569   return true;
3570 }
3571
3572 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3573 /// lower, do it, otherwise return null.
3574 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3575                                                      SelectionDAG &DAG) {
3576   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3577   // opcode number of the comparison.
3578   DebugLoc dl = Op.getDebugLoc();
3579   int CompareOpc;
3580   bool isDot;
3581   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3582     return SDValue();    // Don't custom lower most intrinsics.
3583
3584   // If this is a non-dot comparison, make the VCMP node and we are done.
3585   if (!isDot) {
3586     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
3587                                 Op.getOperand(1), Op.getOperand(2),
3588                                 DAG.getConstant(CompareOpc, MVT::i32));
3589     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
3590   }
3591
3592   // Create the PPCISD altivec 'dot' comparison node.
3593   SDValue Ops[] = {
3594     Op.getOperand(2),  // LHS
3595     Op.getOperand(3),  // RHS
3596     DAG.getConstant(CompareOpc, MVT::i32)
3597   };
3598   std::vector<MVT> VTs;
3599   VTs.push_back(Op.getOperand(2).getValueType());
3600   VTs.push_back(MVT::Flag);
3601   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
3602
3603   // Now that we have the comparison, emit a copy from the CR to a GPR.
3604   // This is flagged to the above dot comparison.
3605   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
3606                                 DAG.getRegister(PPC::CR6, MVT::i32),
3607                                 CompNode.getValue(1));
3608
3609   // Unpack the result based on how the target uses it.
3610   unsigned BitNo;   // Bit # of CR6.
3611   bool InvertBit;   // Invert result?
3612   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
3613   default:  // Can't happen, don't crash on invalid number though.
3614   case 0:   // Return the value of the EQ bit of CR6.
3615     BitNo = 0; InvertBit = false;
3616     break;
3617   case 1:   // Return the inverted value of the EQ bit of CR6.
3618     BitNo = 0; InvertBit = true;
3619     break;
3620   case 2:   // Return the value of the LT bit of CR6.
3621     BitNo = 2; InvertBit = false;
3622     break;
3623   case 3:   // Return the inverted value of the LT bit of CR6.
3624     BitNo = 2; InvertBit = true;
3625     break;
3626   }
3627
3628   // Shift the bit into the low position.
3629   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
3630                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3631   // Isolate the bit.
3632   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
3633                       DAG.getConstant(1, MVT::i32));
3634
3635   // If we are supposed to, toggle the bit.
3636   if (InvertBit)
3637     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
3638                         DAG.getConstant(1, MVT::i32));
3639   return Flags;
3640 }
3641
3642 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3643                                                    SelectionDAG &DAG) {
3644   DebugLoc dl = Op.getDebugLoc();
3645   // Create a stack slot that is 16-byte aligned.
3646   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3647   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3648   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3649   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3650
3651   // Store the input value into Value#0 of the stack slot.
3652   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
3653                                  Op.getOperand(0), FIdx, NULL, 0);
3654   // Load it out.
3655   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, NULL, 0);
3656 }
3657
3658 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3659   DebugLoc dl = Op.getDebugLoc();
3660   if (Op.getValueType() == MVT::v4i32) {
3661     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3662
3663     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
3664     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
3665
3666     SDValue RHSSwap =   // = vrlw RHS, 16
3667       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
3668
3669     // Shrinkify inputs to v8i16.
3670     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
3671     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
3672     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
3673
3674     // Low parts multiplied together, generating 32-bit results (we ignore the
3675     // top parts).
3676     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3677                                         LHS, RHS, DAG, dl, MVT::v4i32);
3678
3679     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3680                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
3681     // Shift the high parts up 16 bits.
3682     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
3683                               Neg16, DAG, dl);
3684     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
3685   } else if (Op.getValueType() == MVT::v8i16) {
3686     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3687
3688     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
3689
3690     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3691                             LHS, RHS, Zero, DAG, dl);
3692   } else if (Op.getValueType() == MVT::v16i8) {
3693     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3694
3695     // Multiply the even 8-bit parts, producing 16-bit sums.
3696     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3697                                            LHS, RHS, DAG, dl, MVT::v8i16);
3698     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
3699
3700     // Multiply the odd 8-bit parts, producing 16-bit sums.
3701     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3702                                           LHS, RHS, DAG, dl, MVT::v8i16);
3703     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
3704
3705     // Merge the results together.
3706     int Ops[16];
3707     for (unsigned i = 0; i != 8; ++i) {
3708       Ops[i*2  ] = 2*i+1;
3709       Ops[i*2+1] = 2*i+1+16;
3710     }
3711     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
3712   } else {
3713     assert(0 && "Unknown mul to lower!");
3714     abort();
3715   }
3716 }
3717
3718 /// LowerOperation - Provide custom lowering hooks for some operations.
3719 ///
3720 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3721   switch (Op.getOpcode()) {
3722   default: assert(0 && "Wasn't expecting to be able to lower this!");
3723   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3724   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3725   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3726   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3727   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3728   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
3729   case ISD::VASTART:
3730     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3731                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3732
3733   case ISD::VAARG:
3734     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3735                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3736
3737   case ISD::FORMAL_ARGUMENTS:
3738     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3739                                  VarArgsStackOffset, VarArgsNumGPR,
3740                                  VarArgsNumFPR, PPCSubTarget);
3741
3742   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3743                                                  getTargetMachine());
3744   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3745   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3746   case ISD::DYNAMIC_STACKALLOC:
3747     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3748
3749   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3750   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG,
3751                                                        Op.getDebugLoc());
3752   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3753   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3754
3755   // Lower 64-bit shifts.
3756   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3757   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3758   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3759
3760   // Vector-related lowering.
3761   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3762   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3763   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3764   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3765   case ISD::MUL:                return LowerMUL(Op, DAG);
3766
3767   // Frame & Return address.
3768   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3769   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3770   }
3771   return SDValue();
3772 }
3773
3774 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
3775                                            SmallVectorImpl<SDValue>&Results,
3776                                            SelectionDAG &DAG) {
3777   DebugLoc dl = N->getDebugLoc();
3778   switch (N->getOpcode()) {
3779   default:
3780     assert(false && "Do not know how to custom type legalize this operation!");
3781     return;
3782   case ISD::FP_ROUND_INREG: {
3783     assert(N->getValueType(0) == MVT::ppcf128);
3784     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
3785     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
3786                              MVT::f64, N->getOperand(0),
3787                              DAG.getIntPtrConstant(0));
3788     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
3789                              MVT::f64, N->getOperand(0),
3790                              DAG.getIntPtrConstant(1));
3791
3792     // This sequence changes FPSCR to do round-to-zero, adds the two halves
3793     // of the long double, and puts FPSCR back the way it was.  We do not
3794     // actually model FPSCR.
3795     std::vector<MVT> NodeTys;
3796     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
3797
3798     NodeTys.push_back(MVT::f64);   // Return register
3799     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
3800     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3801     MFFSreg = Result.getValue(0);
3802     InFlag = Result.getValue(1);
3803
3804     NodeTys.clear();
3805     NodeTys.push_back(MVT::Flag);   // Returns a flag
3806     Ops[0] = DAG.getConstant(31, MVT::i32);
3807     Ops[1] = InFlag;
3808     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
3809     InFlag = Result.getValue(0);
3810
3811     NodeTys.clear();
3812     NodeTys.push_back(MVT::Flag);   // Returns a flag
3813     Ops[0] = DAG.getConstant(30, MVT::i32);
3814     Ops[1] = InFlag;
3815     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
3816     InFlag = Result.getValue(0);
3817
3818     NodeTys.clear();
3819     NodeTys.push_back(MVT::f64);    // result of add
3820     NodeTys.push_back(MVT::Flag);   // Returns a flag
3821     Ops[0] = Lo;
3822     Ops[1] = Hi;
3823     Ops[2] = InFlag;
3824     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
3825     FPreg = Result.getValue(0);
3826     InFlag = Result.getValue(1);
3827
3828     NodeTys.clear();
3829     NodeTys.push_back(MVT::f64);
3830     Ops[0] = DAG.getConstant(1, MVT::i32);
3831     Ops[1] = MFFSreg;
3832     Ops[2] = FPreg;
3833     Ops[3] = InFlag;
3834     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
3835     FPreg = Result.getValue(0);
3836
3837     // We know the low half is about to be thrown away, so just use something
3838     // convenient.
3839     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
3840                                 FPreg, FPreg));
3841     return;
3842   }
3843   case ISD::FP_TO_SINT:
3844     Results.push_back(LowerFP_TO_SINT(SDValue(N, 0), DAG, dl));
3845     return;
3846   }
3847 }
3848
3849
3850 //===----------------------------------------------------------------------===//
3851 //  Other Lowering Code
3852 //===----------------------------------------------------------------------===//
3853
3854 MachineBasicBlock *
3855 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3856                                     bool is64bit, unsigned BinOpcode) const {
3857   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3858   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3859
3860   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3861   MachineFunction *F = BB->getParent();
3862   MachineFunction::iterator It = BB;
3863   ++It;
3864
3865   unsigned dest = MI->getOperand(0).getReg();
3866   unsigned ptrA = MI->getOperand(1).getReg();
3867   unsigned ptrB = MI->getOperand(2).getReg();
3868   unsigned incr = MI->getOperand(3).getReg();
3869   DebugLoc dl = MI->getDebugLoc();
3870
3871   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3872   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3873   F->insert(It, loopMBB);
3874   F->insert(It, exitMBB);
3875   exitMBB->transferSuccessors(BB);
3876
3877   MachineRegisterInfo &RegInfo = F->getRegInfo();
3878   unsigned TmpReg = (!BinOpcode) ? incr :
3879     RegInfo.createVirtualRegister(
3880        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3881                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
3882
3883   //  thisMBB:
3884   //   ...
3885   //   fallthrough --> loopMBB
3886   BB->addSuccessor(loopMBB);
3887
3888   //  loopMBB:
3889   //   l[wd]arx dest, ptr
3890   //   add r0, dest, incr
3891   //   st[wd]cx. r0, ptr
3892   //   bne- loopMBB
3893   //   fallthrough --> exitMBB
3894   BB = loopMBB;
3895   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3896     .addReg(ptrA).addReg(ptrB);
3897   if (BinOpcode)
3898     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3899   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3900     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
3901   BuildMI(BB, dl, TII->get(PPC::BCC))
3902     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
3903   BB->addSuccessor(loopMBB);
3904   BB->addSuccessor(exitMBB);
3905
3906   //  exitMBB:
3907   //   ...
3908   BB = exitMBB;
3909   return BB;
3910 }
3911
3912 MachineBasicBlock *
3913 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
3914                                             MachineBasicBlock *BB,
3915                                             bool is8bit,    // operation
3916                                             unsigned BinOpcode) const {
3917   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3918   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3919   // In 64 bit mode we have to use 64 bits for addresses, even though the
3920   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
3921   // registers without caring whether they're 32 or 64, but here we're
3922   // doing actual arithmetic on the addresses.
3923   bool is64bit = PPCSubTarget.isPPC64();
3924
3925   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3926   MachineFunction *F = BB->getParent();
3927   MachineFunction::iterator It = BB;
3928   ++It;
3929
3930   unsigned dest = MI->getOperand(0).getReg();
3931   unsigned ptrA = MI->getOperand(1).getReg();
3932   unsigned ptrB = MI->getOperand(2).getReg();
3933   unsigned incr = MI->getOperand(3).getReg();
3934   DebugLoc dl = MI->getDebugLoc();
3935
3936   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3937   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3938   F->insert(It, loopMBB);
3939   F->insert(It, exitMBB);
3940   exitMBB->transferSuccessors(BB);
3941
3942   MachineRegisterInfo &RegInfo = F->getRegInfo();
3943   const TargetRegisterClass *RC =
3944     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3945               (const TargetRegisterClass *) &PPC::GPRCRegClass;
3946   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
3947   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
3948   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
3949   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
3950   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
3951   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
3952   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
3953   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
3954   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
3955   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
3956   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
3957   unsigned Ptr1Reg;
3958   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
3959
3960   //  thisMBB:
3961   //   ...
3962   //   fallthrough --> loopMBB
3963   BB->addSuccessor(loopMBB);
3964
3965   // The 4-byte load must be aligned, while a char or short may be
3966   // anywhere in the word.  Hence all this nasty bookkeeping code.
3967   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
3968   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
3969   //   xori shift, shift1, 24 [16]
3970   //   rlwinm ptr, ptr1, 0, 0, 29
3971   //   slw incr2, incr, shift
3972   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
3973   //   slw mask, mask2, shift
3974   //  loopMBB:
3975   //   lwarx tmpDest, ptr
3976   //   add tmp, tmpDest, incr2
3977   //   andc tmp2, tmpDest, mask
3978   //   and tmp3, tmp, mask
3979   //   or tmp4, tmp3, tmp2
3980   //   stwcx. tmp4, ptr
3981   //   bne- loopMBB
3982   //   fallthrough --> exitMBB
3983   //   srw dest, tmpDest, shift
3984
3985   if (ptrA!=PPC::R0) {
3986     Ptr1Reg = RegInfo.createVirtualRegister(RC);
3987     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
3988       .addReg(ptrA).addReg(ptrB);
3989   } else {
3990     Ptr1Reg = ptrB;
3991   }
3992   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
3993       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
3994   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
3995       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
3996   if (is64bit)
3997     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
3998       .addReg(Ptr1Reg).addImm(0).addImm(61);
3999   else
4000     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4001       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4002   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4003       .addReg(incr).addReg(ShiftReg);
4004   if (is8bit)
4005     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4006   else {
4007     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4008     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4009   }
4010   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4011       .addReg(Mask2Reg).addReg(ShiftReg);
4012
4013   BB = loopMBB;
4014   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4015     .addReg(PPC::R0).addReg(PtrReg);
4016   if (BinOpcode)
4017     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4018       .addReg(Incr2Reg).addReg(TmpDestReg);
4019   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4020     .addReg(TmpDestReg).addReg(MaskReg);
4021   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4022     .addReg(TmpReg).addReg(MaskReg);
4023   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4024     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4025   BuildMI(BB, dl, TII->get(PPC::STWCX))
4026     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4027   BuildMI(BB, dl, TII->get(PPC::BCC))
4028     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4029   BB->addSuccessor(loopMBB);
4030   BB->addSuccessor(exitMBB);
4031
4032   //  exitMBB:
4033   //   ...
4034   BB = exitMBB;
4035   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4036   return BB;
4037 }
4038
4039 MachineBasicBlock *
4040 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4041                                                MachineBasicBlock *BB) const {
4042   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4043
4044   // To "insert" these instructions we actually have to insert their
4045   // control-flow patterns.
4046   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4047   MachineFunction::iterator It = BB;
4048   ++It;
4049
4050   MachineFunction *F = BB->getParent();
4051
4052   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4053       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4054       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4055       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4056       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4057
4058     // The incoming instruction knows the destination vreg to set, the
4059     // condition code register to branch on, the true/false values to
4060     // select between, and a branch opcode to use.
4061
4062     //  thisMBB:
4063     //  ...
4064     //   TrueVal = ...
4065     //   cmpTY ccX, r1, r2
4066     //   bCC copy1MBB
4067     //   fallthrough --> copy0MBB
4068     MachineBasicBlock *thisMBB = BB;
4069     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4070     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4071     unsigned SelectPred = MI->getOperand(4).getImm();
4072     DebugLoc dl = MI->getDebugLoc();
4073     BuildMI(BB, dl, TII->get(PPC::BCC))
4074       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4075     F->insert(It, copy0MBB);
4076     F->insert(It, sinkMBB);
4077     // Update machine-CFG edges by transferring all successors of the current
4078     // block to the new block which will contain the Phi node for the select.
4079     sinkMBB->transferSuccessors(BB);
4080     // Next, add the true and fallthrough blocks as its successors.
4081     BB->addSuccessor(copy0MBB);
4082     BB->addSuccessor(sinkMBB);
4083
4084     //  copy0MBB:
4085     //   %FalseValue = ...
4086     //   # fallthrough to sinkMBB
4087     BB = copy0MBB;
4088
4089     // Update machine-CFG edges
4090     BB->addSuccessor(sinkMBB);
4091
4092     //  sinkMBB:
4093     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4094     //  ...
4095     BB = sinkMBB;
4096     BuildMI(BB, dl, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4097       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4098       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4099   }
4100   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4101     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4102   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4103     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4104   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4105     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4106   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4107     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4108
4109   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4110     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4111   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4112     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4113   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4114     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4115   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4116     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4117
4118   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4119     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4120   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4121     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4122   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4123     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4124   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4125     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4126
4127   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4128     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4129   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4130     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4131   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4132     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4133   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4134     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4135
4136   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4137     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4138   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4139     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4140   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4141     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4142   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4143     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4144
4145   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4146     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4147   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4148     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4149   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4150     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4151   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4152     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4153
4154   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4155     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4156   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4157     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4158   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4159     BB = EmitAtomicBinary(MI, BB, false, 0);
4160   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4161     BB = EmitAtomicBinary(MI, BB, true, 0);
4162
4163   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4164            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4165     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4166
4167     unsigned dest   = MI->getOperand(0).getReg();
4168     unsigned ptrA   = MI->getOperand(1).getReg();
4169     unsigned ptrB   = MI->getOperand(2).getReg();
4170     unsigned oldval = MI->getOperand(3).getReg();
4171     unsigned newval = MI->getOperand(4).getReg();
4172     DebugLoc dl     = MI->getDebugLoc();
4173
4174     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4175     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4176     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4177     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4178     F->insert(It, loop1MBB);
4179     F->insert(It, loop2MBB);
4180     F->insert(It, midMBB);
4181     F->insert(It, exitMBB);
4182     exitMBB->transferSuccessors(BB);
4183
4184     //  thisMBB:
4185     //   ...
4186     //   fallthrough --> loopMBB
4187     BB->addSuccessor(loop1MBB);
4188
4189     // loop1MBB:
4190     //   l[wd]arx dest, ptr
4191     //   cmp[wd] dest, oldval
4192     //   bne- midMBB
4193     // loop2MBB:
4194     //   st[wd]cx. newval, ptr
4195     //   bne- loopMBB
4196     //   b exitBB
4197     // midMBB:
4198     //   st[wd]cx. dest, ptr
4199     // exitBB:
4200     BB = loop1MBB;
4201     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4202       .addReg(ptrA).addReg(ptrB);
4203     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4204       .addReg(oldval).addReg(dest);
4205     BuildMI(BB, dl, TII->get(PPC::BCC))
4206       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4207     BB->addSuccessor(loop2MBB);
4208     BB->addSuccessor(midMBB);
4209
4210     BB = loop2MBB;
4211     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4212       .addReg(newval).addReg(ptrA).addReg(ptrB);
4213     BuildMI(BB, dl, TII->get(PPC::BCC))
4214       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4215     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4216     BB->addSuccessor(loop1MBB);
4217     BB->addSuccessor(exitMBB);
4218
4219     BB = midMBB;
4220     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4221       .addReg(dest).addReg(ptrA).addReg(ptrB);
4222     BB->addSuccessor(exitMBB);
4223
4224     //  exitMBB:
4225     //   ...
4226     BB = exitMBB;
4227   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4228              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4229     // We must use 64-bit registers for addresses when targeting 64-bit,
4230     // since we're actually doing arithmetic on them.  Other registers
4231     // can be 32-bit.
4232     bool is64bit = PPCSubTarget.isPPC64();
4233     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4234
4235     unsigned dest   = MI->getOperand(0).getReg();
4236     unsigned ptrA   = MI->getOperand(1).getReg();
4237     unsigned ptrB   = MI->getOperand(2).getReg();
4238     unsigned oldval = MI->getOperand(3).getReg();
4239     unsigned newval = MI->getOperand(4).getReg();
4240     DebugLoc dl     = MI->getDebugLoc();
4241
4242     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4243     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4244     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4245     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4246     F->insert(It, loop1MBB);
4247     F->insert(It, loop2MBB);
4248     F->insert(It, midMBB);
4249     F->insert(It, exitMBB);
4250     exitMBB->transferSuccessors(BB);
4251
4252     MachineRegisterInfo &RegInfo = F->getRegInfo();
4253     const TargetRegisterClass *RC =
4254       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4255                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4256     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4257     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4258     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4259     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4260     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4261     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4262     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4263     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4264     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4265     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4266     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4267     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4268     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4269     unsigned Ptr1Reg;
4270     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4271     //  thisMBB:
4272     //   ...
4273     //   fallthrough --> loopMBB
4274     BB->addSuccessor(loop1MBB);
4275
4276     // The 4-byte load must be aligned, while a char or short may be
4277     // anywhere in the word.  Hence all this nasty bookkeeping code.
4278     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4279     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4280     //   xori shift, shift1, 24 [16]
4281     //   rlwinm ptr, ptr1, 0, 0, 29
4282     //   slw newval2, newval, shift
4283     //   slw oldval2, oldval,shift
4284     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4285     //   slw mask, mask2, shift
4286     //   and newval3, newval2, mask
4287     //   and oldval3, oldval2, mask
4288     // loop1MBB:
4289     //   lwarx tmpDest, ptr
4290     //   and tmp, tmpDest, mask
4291     //   cmpw tmp, oldval3
4292     //   bne- midMBB
4293     // loop2MBB:
4294     //   andc tmp2, tmpDest, mask
4295     //   or tmp4, tmp2, newval3
4296     //   stwcx. tmp4, ptr
4297     //   bne- loop1MBB
4298     //   b exitBB
4299     // midMBB:
4300     //   stwcx. tmpDest, ptr
4301     // exitBB:
4302     //   srw dest, tmpDest, shift
4303     if (ptrA!=PPC::R0) {
4304       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4305       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4306         .addReg(ptrA).addReg(ptrB);
4307     } else {
4308       Ptr1Reg = ptrB;
4309     }
4310     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4311         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4312     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4313         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4314     if (is64bit)
4315       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4316         .addReg(Ptr1Reg).addImm(0).addImm(61);
4317     else
4318       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4319         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4320     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
4321         .addReg(newval).addReg(ShiftReg);
4322     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
4323         .addReg(oldval).addReg(ShiftReg);
4324     if (is8bit)
4325       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4326     else {
4327       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4328       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
4329         .addReg(Mask3Reg).addImm(65535);
4330     }
4331     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4332         .addReg(Mask2Reg).addReg(ShiftReg);
4333     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
4334         .addReg(NewVal2Reg).addReg(MaskReg);
4335     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
4336         .addReg(OldVal2Reg).addReg(MaskReg);
4337
4338     BB = loop1MBB;
4339     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4340         .addReg(PPC::R0).addReg(PtrReg);
4341     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
4342         .addReg(TmpDestReg).addReg(MaskReg);
4343     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
4344         .addReg(TmpReg).addReg(OldVal3Reg);
4345     BuildMI(BB, dl, TII->get(PPC::BCC))
4346         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4347     BB->addSuccessor(loop2MBB);
4348     BB->addSuccessor(midMBB);
4349
4350     BB = loop2MBB;
4351     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
4352         .addReg(TmpDestReg).addReg(MaskReg);
4353     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
4354         .addReg(Tmp2Reg).addReg(NewVal3Reg);
4355     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4356         .addReg(PPC::R0).addReg(PtrReg);
4357     BuildMI(BB, dl, TII->get(PPC::BCC))
4358       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4359     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4360     BB->addSuccessor(loop1MBB);
4361     BB->addSuccessor(exitMBB);
4362
4363     BB = midMBB;
4364     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4365       .addReg(PPC::R0).addReg(PtrReg);
4366     BB->addSuccessor(exitMBB);
4367
4368     //  exitMBB:
4369     //   ...
4370     BB = exitMBB;
4371     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4372   } else {
4373     assert(0 && "Unexpected instr type to insert");
4374   }
4375
4376   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4377   return BB;
4378 }
4379
4380 //===----------------------------------------------------------------------===//
4381 // Target Optimization Hooks
4382 //===----------------------------------------------------------------------===//
4383
4384 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4385                                              DAGCombinerInfo &DCI) const {
4386   TargetMachine &TM = getTargetMachine();
4387   SelectionDAG &DAG = DCI.DAG;
4388   DebugLoc dl = N->getDebugLoc();
4389   switch (N->getOpcode()) {
4390   default: break;
4391   case PPCISD::SHL:
4392     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4393       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4394         return N->getOperand(0);
4395     }
4396     break;
4397   case PPCISD::SRL:
4398     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4399       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4400         return N->getOperand(0);
4401     }
4402     break;
4403   case PPCISD::SRA:
4404     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4405       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4406           C->isAllOnesValue())    // -1 >>s V -> -1.
4407         return N->getOperand(0);
4408     }
4409     break;
4410
4411   case ISD::SINT_TO_FP:
4412     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4413       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4414         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4415         // We allow the src/dst to be either f32/f64, but the intermediate
4416         // type must be i64.
4417         if (N->getOperand(0).getValueType() == MVT::i64 &&
4418             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4419           SDValue Val = N->getOperand(0).getOperand(0);
4420           if (Val.getValueType() == MVT::f32) {
4421             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4422             DCI.AddToWorklist(Val.getNode());
4423           }
4424
4425           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
4426           DCI.AddToWorklist(Val.getNode());
4427           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
4428           DCI.AddToWorklist(Val.getNode());
4429           if (N->getValueType(0) == MVT::f32) {
4430             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
4431                               DAG.getIntPtrConstant(0));
4432             DCI.AddToWorklist(Val.getNode());
4433           }
4434           return Val;
4435         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4436           // If the intermediate type is i32, we can avoid the load/store here
4437           // too.
4438         }
4439       }
4440     }
4441     break;
4442   case ISD::STORE:
4443     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4444     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4445         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4446         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4447         N->getOperand(1).getValueType() == MVT::i32 &&
4448         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4449       SDValue Val = N->getOperand(1).getOperand(0);
4450       if (Val.getValueType() == MVT::f32) {
4451         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4452         DCI.AddToWorklist(Val.getNode());
4453       }
4454       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
4455       DCI.AddToWorklist(Val.getNode());
4456
4457       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
4458                         N->getOperand(2), N->getOperand(3));
4459       DCI.AddToWorklist(Val.getNode());
4460       return Val;
4461     }
4462
4463     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4464     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4465         N->getOperand(1).getNode()->hasOneUse() &&
4466         (N->getOperand(1).getValueType() == MVT::i32 ||
4467          N->getOperand(1).getValueType() == MVT::i16)) {
4468       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4469       // Do an any-extend to 32-bits if this is a half-word input.
4470       if (BSwapOp.getValueType() == MVT::i16)
4471         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
4472
4473       return DAG.getNode(PPCISD::STBRX, dl, MVT::Other, N->getOperand(0),
4474                          BSwapOp, N->getOperand(2), N->getOperand(3),
4475                          DAG.getValueType(N->getOperand(1).getValueType()));
4476     }
4477     break;
4478   case ISD::BSWAP:
4479     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4480     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4481         N->getOperand(0).hasOneUse() &&
4482         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4483       SDValue Load = N->getOperand(0);
4484       LoadSDNode *LD = cast<LoadSDNode>(Load);
4485       // Create the byte-swapping load.
4486       std::vector<MVT> VTs;
4487       VTs.push_back(MVT::i32);
4488       VTs.push_back(MVT::Other);
4489       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4490       SDValue Ops[] = {
4491         LD->getChain(),    // Chain
4492         LD->getBasePtr(),  // Ptr
4493         MO,                // MemOperand
4494         DAG.getValueType(N->getValueType(0)) // VT
4495       };
4496       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, dl, VTs, Ops, 4);
4497
4498       // If this is an i16 load, insert the truncate.
4499       SDValue ResVal = BSLoad;
4500       if (N->getValueType(0) == MVT::i16)
4501         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
4502
4503       // First, combine the bswap away.  This makes the value produced by the
4504       // load dead.
4505       DCI.CombineTo(N, ResVal);
4506
4507       // Next, combine the load away, we give it a bogus result value but a real
4508       // chain result.  The result value is dead because the bswap is dead.
4509       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
4510
4511       // Return N so it doesn't get rechecked!
4512       return SDValue(N, 0);
4513     }
4514
4515     break;
4516   case PPCISD::VCMP: {
4517     // If a VCMPo node already exists with exactly the same operands as this
4518     // node, use its result instead of this node (VCMPo computes both a CR6 and
4519     // a normal output).
4520     //
4521     if (!N->getOperand(0).hasOneUse() &&
4522         !N->getOperand(1).hasOneUse() &&
4523         !N->getOperand(2).hasOneUse()) {
4524
4525       // Scan all of the users of the LHS, looking for VCMPo's that match.
4526       SDNode *VCMPoNode = 0;
4527
4528       SDNode *LHSN = N->getOperand(0).getNode();
4529       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4530            UI != E; ++UI)
4531         if (UI->getOpcode() == PPCISD::VCMPo &&
4532             UI->getOperand(1) == N->getOperand(1) &&
4533             UI->getOperand(2) == N->getOperand(2) &&
4534             UI->getOperand(0) == N->getOperand(0)) {
4535           VCMPoNode = *UI;
4536           break;
4537         }
4538
4539       // If there is no VCMPo node, or if the flag value has a single use, don't
4540       // transform this.
4541       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4542         break;
4543
4544       // Look at the (necessarily single) use of the flag value.  If it has a
4545       // chain, this transformation is more complex.  Note that multiple things
4546       // could use the value result, which we should ignore.
4547       SDNode *FlagUser = 0;
4548       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4549            FlagUser == 0; ++UI) {
4550         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4551         SDNode *User = *UI;
4552         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4553           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4554             FlagUser = User;
4555             break;
4556           }
4557         }
4558       }
4559
4560       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4561       // give up for right now.
4562       if (FlagUser->getOpcode() == PPCISD::MFCR)
4563         return SDValue(VCMPoNode, 0);
4564     }
4565     break;
4566   }
4567   case ISD::BR_CC: {
4568     // If this is a branch on an altivec predicate comparison, lower this so
4569     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4570     // lowering is done pre-legalize, because the legalizer lowers the predicate
4571     // compare down to code that is difficult to reassemble.
4572     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4573     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4574     int CompareOpc;
4575     bool isDot;
4576
4577     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4578         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4579         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4580       assert(isDot && "Can't compare against a vector result!");
4581
4582       // If this is a comparison against something other than 0/1, then we know
4583       // that the condition is never/always true.
4584       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
4585       if (Val != 0 && Val != 1) {
4586         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4587           return N->getOperand(0);
4588         // Always !=, turn it into an unconditional branch.
4589         return DAG.getNode(ISD::BR, dl, MVT::Other,
4590                            N->getOperand(0), N->getOperand(4));
4591       }
4592
4593       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4594
4595       // Create the PPCISD altivec 'dot' comparison node.
4596       std::vector<MVT> VTs;
4597       SDValue Ops[] = {
4598         LHS.getOperand(2),  // LHS of compare
4599         LHS.getOperand(3),  // RHS of compare
4600         DAG.getConstant(CompareOpc, MVT::i32)
4601       };
4602       VTs.push_back(LHS.getOperand(2).getValueType());
4603       VTs.push_back(MVT::Flag);
4604       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4605
4606       // Unpack the result based on how the target uses it.
4607       PPC::Predicate CompOpc;
4608       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
4609       default:  // Can't happen, don't crash on invalid number though.
4610       case 0:   // Branch on the value of the EQ bit of CR6.
4611         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4612         break;
4613       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4614         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4615         break;
4616       case 2:   // Branch on the value of the LT bit of CR6.
4617         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4618         break;
4619       case 3:   // Branch on the inverted value of the LT bit of CR6.
4620         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4621         break;
4622       }
4623
4624       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
4625                          DAG.getConstant(CompOpc, MVT::i32),
4626                          DAG.getRegister(PPC::CR6, MVT::i32),
4627                          N->getOperand(4), CompNode.getValue(1));
4628     }
4629     break;
4630   }
4631   }
4632
4633   return SDValue();
4634 }
4635
4636 //===----------------------------------------------------------------------===//
4637 // Inline Assembly Support
4638 //===----------------------------------------------------------------------===//
4639
4640 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4641                                                        const APInt &Mask,
4642                                                        APInt &KnownZero,
4643                                                        APInt &KnownOne,
4644                                                        const SelectionDAG &DAG,
4645                                                        unsigned Depth) const {
4646   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4647   switch (Op.getOpcode()) {
4648   default: break;
4649   case PPCISD::LBRX: {
4650     // lhbrx is known to have the top bits cleared out.
4651     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4652       KnownZero = 0xFFFF0000;
4653     break;
4654   }
4655   case ISD::INTRINSIC_WO_CHAIN: {
4656     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
4657     default: break;
4658     case Intrinsic::ppc_altivec_vcmpbfp_p:
4659     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4660     case Intrinsic::ppc_altivec_vcmpequb_p:
4661     case Intrinsic::ppc_altivec_vcmpequh_p:
4662     case Intrinsic::ppc_altivec_vcmpequw_p:
4663     case Intrinsic::ppc_altivec_vcmpgefp_p:
4664     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4665     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4666     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4667     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4668     case Intrinsic::ppc_altivec_vcmpgtub_p:
4669     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4670     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4671       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4672       break;
4673     }
4674   }
4675   }
4676 }
4677
4678
4679 /// getConstraintType - Given a constraint, return the type of
4680 /// constraint it is for this target.
4681 PPCTargetLowering::ConstraintType
4682 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4683   if (Constraint.size() == 1) {
4684     switch (Constraint[0]) {
4685     default: break;
4686     case 'b':
4687     case 'r':
4688     case 'f':
4689     case 'v':
4690     case 'y':
4691       return C_RegisterClass;
4692     }
4693   }
4694   return TargetLowering::getConstraintType(Constraint);
4695 }
4696
4697 std::pair<unsigned, const TargetRegisterClass*>
4698 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4699                                                 MVT VT) const {
4700   if (Constraint.size() == 1) {
4701     // GCC RS6000 Constraint Letters
4702     switch (Constraint[0]) {
4703     case 'b':   // R1-R31
4704     case 'r':   // R0-R31
4705       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4706         return std::make_pair(0U, PPC::G8RCRegisterClass);
4707       return std::make_pair(0U, PPC::GPRCRegisterClass);
4708     case 'f':
4709       if (VT == MVT::f32)
4710         return std::make_pair(0U, PPC::F4RCRegisterClass);
4711       else if (VT == MVT::f64)
4712         return std::make_pair(0U, PPC::F8RCRegisterClass);
4713       break;
4714     case 'v':
4715       return std::make_pair(0U, PPC::VRRCRegisterClass);
4716     case 'y':   // crrc
4717       return std::make_pair(0U, PPC::CRRCRegisterClass);
4718     }
4719   }
4720
4721   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4722 }
4723
4724
4725 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4726 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
4727 /// it means one of the asm constraint of the inline asm instruction being
4728 /// processed is 'm'.
4729 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4730                                                      bool hasMemory,
4731                                                      std::vector<SDValue>&Ops,
4732                                                      SelectionDAG &DAG) const {
4733   SDValue Result(0,0);
4734   switch (Letter) {
4735   default: break;
4736   case 'I':
4737   case 'J':
4738   case 'K':
4739   case 'L':
4740   case 'M':
4741   case 'N':
4742   case 'O':
4743   case 'P': {
4744     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4745     if (!CST) return; // Must be an immediate to match.
4746     unsigned Value = CST->getZExtValue();
4747     switch (Letter) {
4748     default: assert(0 && "Unknown constraint letter!");
4749     case 'I':  // "I" is a signed 16-bit constant.
4750       if ((short)Value == (int)Value)
4751         Result = DAG.getTargetConstant(Value, Op.getValueType());
4752       break;
4753     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4754     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4755       if ((short)Value == 0)
4756         Result = DAG.getTargetConstant(Value, Op.getValueType());
4757       break;
4758     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4759       if ((Value >> 16) == 0)
4760         Result = DAG.getTargetConstant(Value, Op.getValueType());
4761       break;
4762     case 'M':  // "M" is a constant that is greater than 31.
4763       if (Value > 31)
4764         Result = DAG.getTargetConstant(Value, Op.getValueType());
4765       break;
4766     case 'N':  // "N" is a positive constant that is an exact power of two.
4767       if ((int)Value > 0 && isPowerOf2_32(Value))
4768         Result = DAG.getTargetConstant(Value, Op.getValueType());
4769       break;
4770     case 'O':  // "O" is the constant zero.
4771       if (Value == 0)
4772         Result = DAG.getTargetConstant(Value, Op.getValueType());
4773       break;
4774     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4775       if ((short)-Value == (int)-Value)
4776         Result = DAG.getTargetConstant(Value, Op.getValueType());
4777       break;
4778     }
4779     break;
4780   }
4781   }
4782
4783   if (Result.getNode()) {
4784     Ops.push_back(Result);
4785     return;
4786   }
4787
4788   // Handle standard constraint letters.
4789   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
4790 }
4791
4792 // isLegalAddressingMode - Return true if the addressing mode represented
4793 // by AM is legal for this target, for a load/store of the specified type.
4794 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4795                                               const Type *Ty) const {
4796   // FIXME: PPC does not allow r+i addressing modes for vectors!
4797
4798   // PPC allows a sign-extended 16-bit immediate field.
4799   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4800     return false;
4801
4802   // No global is ever allowed as a base.
4803   if (AM.BaseGV)
4804     return false;
4805
4806   // PPC only support r+r,
4807   switch (AM.Scale) {
4808   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4809     break;
4810   case 1:
4811     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4812       return false;
4813     // Otherwise we have r+r or r+i.
4814     break;
4815   case 2:
4816     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4817       return false;
4818     // Allow 2*r as r+r.
4819     break;
4820   default:
4821     // No other scales are supported.
4822     return false;
4823   }
4824
4825   return true;
4826 }
4827
4828 /// isLegalAddressImmediate - Return true if the integer value can be used
4829 /// as the offset of the target addressing mode for load / store of the
4830 /// given type.
4831 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4832   // PPC allows a sign-extended 16-bit immediate field.
4833   return (V > -(1 << 16) && V < (1 << 16)-1);
4834 }
4835
4836 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4837   return false;
4838 }
4839
4840 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4841   DebugLoc dl = Op.getDebugLoc();
4842   // Depths > 0 not supported yet!
4843   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4844     return SDValue();
4845
4846   MachineFunction &MF = DAG.getMachineFunction();
4847   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4848
4849   // Just load the return address off the stack.
4850   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4851
4852   // Make sure the function really does not optimize away the store of the RA
4853   // to the stack.
4854   FuncInfo->setLRStoreRequired();
4855   return DAG.getLoad(getPointerTy(), dl,
4856                      DAG.getEntryNode(), RetAddrFI, NULL, 0);
4857 }
4858
4859 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4860   DebugLoc dl = Op.getDebugLoc();
4861   // Depths > 0 not supported yet!
4862   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4863     return SDValue();
4864
4865   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4866   bool isPPC64 = PtrVT == MVT::i64;
4867
4868   MachineFunction &MF = DAG.getMachineFunction();
4869   MachineFrameInfo *MFI = MF.getFrameInfo();
4870   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4871                   && MFI->getStackSize();
4872
4873   if (isPPC64)
4874     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::X31 : PPC::X1,
4875       MVT::i64);
4876   else
4877     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::R31 : PPC::R1,
4878       MVT::i32);
4879 }
4880
4881 bool
4882 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4883   // The PowerPC target isn't yet aware of offsets.
4884   return false;
4885 }