lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no intrinsics for these particular operations
  81   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  82   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  83   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  84   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
  85   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
  86
  87   // PowerPC has no SREM/UREM instructions
  88   setOperationAction(ISD::SREM, MVT::i32, Expand);
  89   setOperationAction(ISD::UREM, MVT::i32, Expand);
  90   setOperationAction(ISD::SREM, MVT::i64, Expand);
  91   setOperationAction(ISD::UREM, MVT::i64, Expand);
  92
  93   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  94   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  95   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  96   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  97   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  98   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  99   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 100   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 101   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 102
 103   // We don't support sin/cos/sqrt/fmod/pow
 104   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 105   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 106   setOperationAction(ISD::FREM , MVT::f64, Expand);
 107   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 108   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 109   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 110   setOperationAction(ISD::FREM , MVT::f32, Expand);
 111   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 112
 113   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 114
 115   // If we're enabling GP optimizations, use hardware square root
 116   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 117     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 118     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 119   }
 120
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 122   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 123
 124   // PowerPC does not have BSWAP, CTPOP or CTTZ
 125   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 127   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 128   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 130   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 131
 132   // PowerPC does not have ROTR
 133   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 134
 135   // PowerPC does not have Select
 136   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 137   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 139   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 140
 141   // PowerPC wants to turn select_cc of FP into fsel when possible.
 142   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 144
 145   // PowerPC wants to optimize integer setcc a bit
 146   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 147
 148   // PowerPC does not have BRCOND which requires SetCC
 149   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 150
 151   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 152
 153   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 154   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 155
 156   // PowerPC does not have [U|S]INT_TO_FP
 157   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 158   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 159
 160   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 163   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 164
 165   // We cannot sextinreg(i1).  Expand to shifts.
 166   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 167
 168   // Support label based line numbers.
 169   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 170   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 171
 172   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 173   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 174   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 175   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 176
 177
 178   // We want to legalize GlobalAddress and ConstantPool nodes into the
 179   // appropriate instructions to materialize the address.
 180   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 181   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 182   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 183   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 184   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 185   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 186   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 187   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 188
 189   // RET must be custom lowered, to meet ABI requirements
 190   setOperationAction(ISD::RET               , MVT::Other, Custom);
 191
 192   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 193   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 194
 195   // VAARG is custom lowered with ELF 32 ABI
 196   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 197     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 198   else
 199     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 200
 201   // Use the default implementation.
 202   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 208
 209   // We want to custom lower some of our intrinsics.
 210   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 211
 212   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 213     // They also have instructions for converting between i64 and fp.
 214     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 215     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 216     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 217     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 218     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 219
 220     // FIXME: disable this lowered code.  This generates 64-bit register values,
 221     // and we don't model the fact that the top part is clobbered by calls.  We
 222     // need to flag these together so that the value isn't live across a call.
 223     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 224
 225     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 226     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 227   } else {
 228     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 230   }
 231
 232   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 233     // 64-bit PowerPC implementations can support i64 types directly
 234     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 235     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 236     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 237     // 64-bit PowerPC wants to expand i128 shifts itself.
 238     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 239     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 240     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 241   } else {
 242     // 32-bit PowerPC wants to expand i64 shifts itself.
 243     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 244     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 245     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 246   }
 247
 248   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 249     // First set operation action for all vector types to expand. Then we
 250     // will selectively turn on ones that can be effectively codegen'd.
 251     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 252          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 253       // add/sub are legal for all supported vector VT's.
 254       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 255       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 256
 257       // We promote all shuffles to v16i8.
 258       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 259       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 260
 261       // We promote all non-typed operations to v4i32.
 262       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 263       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 264       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 265       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 266       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 267       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 268       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 269       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 270       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 271       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 272       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 273       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 274
 275       // No other operations are legal.
 276       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 290       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 291       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 292       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 293       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 294       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 295     }
 296
 297     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 298     // with merges, splats, etc.
 299     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 300
 301     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 302     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 303     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 304     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 305     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 306     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 307
 308     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 309     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 310     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 311     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 312
 313     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 314     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 315     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 316     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 317
 318     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 319     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 320
 321     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 322     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 323     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 324     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 325   }
 326
 327   setSetCCResultType(MVT::i32);
 328   setShiftAmountType(MVT::i32);
 329   setSetCCResultContents(ZeroOrOneSetCCResult);
 330
 331   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 332     setStackPointerRegisterToSaveRestore(PPC::X1);
 333     setExceptionPointerRegister(PPC::X3);
 334     setExceptionSelectorRegister(PPC::X4);
 335   } else {
 336     setStackPointerRegisterToSaveRestore(PPC::R1);
 337     setExceptionPointerRegister(PPC::R3);
 338     setExceptionSelectorRegister(PPC::R4);
 339   }
 340
 341   // We have target-specific dag combine patterns for the following nodes:
 342   setTargetDAGCombine(ISD::SINT_TO_FP);
 343   setTargetDAGCombine(ISD::STORE);
 344   setTargetDAGCombine(ISD::BR_CC);
 345   setTargetDAGCombine(ISD::BSWAP);
 346
 347   // Darwin long double math library functions have $LDBL128 appended.
 348   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 349     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 350     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 351     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 352     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 353     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 354   }
 355
 356   computeRegisterProperties();
 357 }
 358
 359 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 360 /// function arguments in the caller parameter area.
 361 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 362   TargetMachine &TM = getTargetMachine();
 363   // Darwin passes everything on 4 byte boundary.
 364   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 365     return 4;
 366   // FIXME Elf TBD
 367   return 4;
 368 }
 369
 370 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 371   switch (Opcode) {
 372   default: return 0;
 373   case PPCISD::FSEL:          return "PPCISD::FSEL";
 374   case PPCISD::FCFID:         return "PPCISD::FCFID";
 375   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 376   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 377   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 378   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 379   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 380   case PPCISD::VPERM:         return "PPCISD::VPERM";
 381   case PPCISD::Hi:            return "PPCISD::Hi";
 382   case PPCISD::Lo:            return "PPCISD::Lo";
 383   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 384   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 385   case PPCISD::SRL:           return "PPCISD::SRL";
 386   case PPCISD::SRA:           return "PPCISD::SRA";
 387   case PPCISD::SHL:           return "PPCISD::SHL";
 388   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 389   case PPCISD::STD_32:        return "PPCISD::STD_32";
 390   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 391   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 392   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 393   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 394   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 395   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 396   case PPCISD::MFCR:          return "PPCISD::MFCR";
 397   case PPCISD::VCMP:          return "PPCISD::VCMP";
 398   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 399   case PPCISD::LBRX:          return "PPCISD::LBRX";
 400   case PPCISD::STBRX:         return "PPCISD::STBRX";
 401   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 402   case PPCISD::MFFS:          return "PPCISD::MFFS";
 403   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 404   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 405   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 406   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 407   }
 408 }
 409
 410 //===----------------------------------------------------------------------===//
 411 // Node matching predicates, for use by the tblgen matching code.
 412 //===----------------------------------------------------------------------===//
 413
 414 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 415 static bool isFloatingPointZero(SDOperand Op) {
 416   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 417     return CFP->getValueAPF().isZero();
 418   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 419     // Maybe this has already been legalized into the constant pool?
 420     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 421       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 422         return CFP->getValueAPF().isZero();
 423   }
 424   return false;
 425 }
 426
 427 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 428 /// true if Op is undef or if it matches the specified value.
 429 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 430   return Op.getOpcode() == ISD::UNDEF ||
 431          cast<ConstantSDNode>(Op)->getValue() == Val;
 432 }
 433
 434 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 435 /// VPKUHUM instruction.
 436 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 437   if (!isUnary) {
 438     for (unsigned i = 0; i != 16; ++i)
 439       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 440         return false;
 441   } else {
 442     for (unsigned i = 0; i != 8; ++i)
 443       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 444           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 445         return false;
 446   }
 447   return true;
 448 }
 449
 450 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 451 /// VPKUWUM instruction.
 452 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 453   if (!isUnary) {
 454     for (unsigned i = 0; i != 16; i += 2)
 455       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 456           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 457         return false;
 458   } else {
 459     for (unsigned i = 0; i != 8; i += 2)
 460       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 461           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 462           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 463           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 464         return false;
 465   }
 466   return true;
 467 }
 468
 469 /// isVMerge - Common function, used to match vmrg* shuffles.
 470 ///
 471 static bool isVMerge(SDNode *N, unsigned UnitSize,
 472                      unsigned LHSStart, unsigned RHSStart) {
 473   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 474          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 475   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 476          "Unsupported merge size!");
 477
 478   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 479     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 480       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 481                              LHSStart+j+i*UnitSize) ||
 482           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 483                              RHSStart+j+i*UnitSize))
 484         return false;
 485     }
 486       return true;
 487 }
 488
 489 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 490 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 491 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 492   if (!isUnary)
 493     return isVMerge(N, UnitSize, 8, 24);
 494   return isVMerge(N, UnitSize, 8, 8);
 495 }
 496
 497 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 498 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 499 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 500   if (!isUnary)
 501     return isVMerge(N, UnitSize, 0, 16);
 502   return isVMerge(N, UnitSize, 0, 0);
 503 }
 504
 505
 506 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 507 /// amount, otherwise return -1.
 508 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 509   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 510          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 511   // Find the first non-undef value in the shuffle mask.
 512   unsigned i;
 513   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 514     /*search*/;
 515
 516   if (i == 16) return -1;  // all undef.
 517
 518   // Otherwise, check to see if the rest of the elements are consequtively
 519   // numbered from this value.
 520   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 521   if (ShiftAmt < i) return -1;
 522   ShiftAmt -= i;
 523
 524   if (!isUnary) {
 525     // Check the rest of the elements to see if they are consequtive.
 526     for (++i; i != 16; ++i)
 527       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 528         return -1;
 529   } else {
 530     // Check the rest of the elements to see if they are consequtive.
 531     for (++i; i != 16; ++i)
 532       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 533         return -1;
 534   }
 535
 536   return ShiftAmt;
 537 }
 538
 539 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 540 /// specifies a splat of a single element that is suitable for input to
 541 /// VSPLTB/VSPLTH/VSPLTW.
 542 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 543   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 544          N->getNumOperands() == 16 &&
 545          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 546
 547   // This is a splat operation if each element of the permute is the same, and
 548   // if the value doesn't reference the second vector.
 549   unsigned ElementBase = 0;
 550   SDOperand Elt = N->getOperand(0);
 551   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 552     ElementBase = EltV->getValue();
 553   else
 554     return false;   // FIXME: Handle UNDEF elements too!
 555
 556   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 557     return false;
 558
 559   // Check that they are consequtive.
 560   for (unsigned i = 1; i != EltSize; ++i) {
 561     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 562         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 563       return false;
 564   }
 565
 566   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 567   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 568     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 569     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 570            "Invalid VECTOR_SHUFFLE mask!");
 571     for (unsigned j = 0; j != EltSize; ++j)
 572       if (N->getOperand(i+j) != N->getOperand(j))
 573         return false;
 574   }
 575
 576   return true;
 577 }
 578
 579 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 580 /// are -0.0.
 581 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 582   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 583   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 584     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 585       return CFP->getValueAPF().isNegZero();
 586   return false;
 587 }
 588
 589 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 590 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 591 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 592   assert(isSplatShuffleMask(N, EltSize));
 593   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 594 }
 595
 596 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 597 /// by using a vspltis[bhw] instruction of the specified element size, return
 598 /// the constant being splatted.  The ByteSize field indicates the number of
 599 /// bytes of each element [124] -> [bhw].
 600 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 601   SDOperand OpVal(0, 0);
 602
 603   // If ByteSize of the splat is bigger than the element size of the
 604   // build_vector, then we have a case where we are checking for a splat where
 605   // multiple elements of the buildvector are folded together into a single
 606   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 607   unsigned EltSize = 16/N->getNumOperands();
 608   if (EltSize < ByteSize) {
 609     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 610     SDOperand UniquedVals[4];
 611     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 612
 613     // See if all of the elements in the buildvector agree across.
 614     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 615       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 616       // If the element isn't a constant, bail fully out.
 617       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 618
 619
 620       if (UniquedVals[i&(Multiple-1)].Val == 0)
 621         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 622       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 623         return SDOperand();  // no match.
 624     }
 625
 626     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 627     // either constant or undef values that are identical for each chunk.  See
 628     // if these chunks can form into a larger vspltis*.
 629
 630     // Check to see if all of the leading entries are either 0 or -1.  If
 631     // neither, then this won't fit into the immediate field.
 632     bool LeadingZero = true;
 633     bool LeadingOnes = true;
 634     for (unsigned i = 0; i != Multiple-1; ++i) {
 635       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 636
 637       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 638       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 639     }
 640     // Finally, check the least significant entry.
 641     if (LeadingZero) {
 642       if (UniquedVals[Multiple-1].Val == 0)
 643         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 644       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 645       if (Val < 16)
 646         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 647     }
 648     if (LeadingOnes) {
 649       if (UniquedVals[Multiple-1].Val == 0)
 650         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 651       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 652       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 653         return DAG.getTargetConstant(Val, MVT::i32);
 654     }
 655
 656     return SDOperand();
 657   }
 658
 659   // Check to see if this buildvec has a single non-undef value in its elements.
 660   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 661     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 662     if (OpVal.Val == 0)
 663       OpVal = N->getOperand(i);
 664     else if (OpVal != N->getOperand(i))
 665       return SDOperand();
 666   }
 667
 668   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 669
 670   unsigned ValSizeInBytes = 0;
 671   uint64_t Value = 0;
 672   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 673     Value = CN->getValue();
 674     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 675   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 676     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 677     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 678     ValSizeInBytes = 4;
 679   }
 680
 681   // If the splat value is larger than the element value, then we can never do
 682   // this splat.  The only case that we could fit the replicated bits into our
 683   // immediate field for would be zero, and we prefer to use vxor for it.
 684   if (ValSizeInBytes < ByteSize) return SDOperand();
 685
 686   // If the element value is larger than the splat value, cut it in half and
 687   // check to see if the two halves are equal.  Continue doing this until we
 688   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 689   while (ValSizeInBytes > ByteSize) {
 690     ValSizeInBytes >>= 1;
 691
 692     // If the top half equals the bottom half, we're still ok.
 693     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 694          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 695       return SDOperand();
 696   }
 697
 698   // Properly sign extend the value.
 699   int ShAmt = (4-ByteSize)*8;
 700   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 701
 702   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 703   if (MaskVal == 0) return SDOperand();
 704
 705   // Finally, if this value fits in a 5 bit sext field, return it
 706   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 707     return DAG.getTargetConstant(MaskVal, MVT::i32);
 708   return SDOperand();
 709 }
 710
 711 //===----------------------------------------------------------------------===//
 712 //  Addressing Mode Selection
 713 //===----------------------------------------------------------------------===//
 714
 715 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 716 /// or 64-bit immediate, and if the value can be accurately represented as a
 717 /// sign extension from a 16-bit value.  If so, this returns true and the
 718 /// immediate.
 719 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 720   if (N->getOpcode() != ISD::Constant)
 721     return false;
 722
 723   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 724   if (N->getValueType(0) == MVT::i32)
 725     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 726   else
 727     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 728 }
 729 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 730   return isIntS16Immediate(Op.Val, Imm);
 731 }
 732
 733
 734 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 735 /// can be represented as an indexed [r+r] operation.  Returns false if it
 736 /// can be more efficiently represented with [r+imm].
 737 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 738                                             SDOperand &Index,
 739                                             SelectionDAG &DAG) {
 740   short imm = 0;
 741   if (N.getOpcode() == ISD::ADD) {
 742     if (isIntS16Immediate(N.getOperand(1), imm))
 743       return false;    // r+i
 744     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 745       return false;    // r+i
 746
 747     Base = N.getOperand(0);
 748     Index = N.getOperand(1);
 749     return true;
 750   } else if (N.getOpcode() == ISD::OR) {
 751     if (isIntS16Immediate(N.getOperand(1), imm))
 752       return false;    // r+i can fold it if we can.
 753
 754     // If this is an or of disjoint bitfields, we can codegen this as an add
 755     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 756     // disjoint.
 757     APInt LHSKnownZero, LHSKnownOne;
 758     APInt RHSKnownZero, RHSKnownOne;
 759     DAG.ComputeMaskedBits(N.getOperand(0),
 760                           APInt::getAllOnesValue(N.getOperand(0)
 761                             .getValueSizeInBits()),
 762                           LHSKnownZero, LHSKnownOne);
 763
 764     if (LHSKnownZero.getBoolValue()) {
 765       DAG.ComputeMaskedBits(N.getOperand(1),
 766                             APInt::getAllOnesValue(N.getOperand(1)
 767                               .getValueSizeInBits()),
 768                             RHSKnownZero, RHSKnownOne);
 769       // If all of the bits are known zero on the LHS or RHS, the add won't
 770       // carry.
 771       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 772         Base = N.getOperand(0);
 773         Index = N.getOperand(1);
 774         return true;
 775       }
 776     }
 777   }
 778
 779   return false;
 780 }
 781
 782 /// Returns true if the address N can be represented by a base register plus
 783 /// a signed 16-bit displacement [r+imm], and if it is not better
 784 /// represented as reg+reg.
 785 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 786                                             SDOperand &Base, SelectionDAG &DAG){
 787   // If this can be more profitably realized as r+r, fail.
 788   if (SelectAddressRegReg(N, Disp, Base, DAG))
 789     return false;
 790
 791   if (N.getOpcode() == ISD::ADD) {
 792     short imm = 0;
 793     if (isIntS16Immediate(N.getOperand(1), imm)) {
 794       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 795       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 796         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 797       } else {
 798         Base = N.getOperand(0);
 799       }
 800       return true; // [r+i]
 801     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 802       // Match LOAD (ADD (X, Lo(G))).
 803       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 804              && "Cannot handle constant offsets yet!");
 805       Disp = N.getOperand(1).getOperand(0);  // The global address.
 806       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 807              Disp.getOpcode() == ISD::TargetConstantPool ||
 808              Disp.getOpcode() == ISD::TargetJumpTable);
 809       Base = N.getOperand(0);
 810       return true;  // [&g+r]
 811     }
 812   } else if (N.getOpcode() == ISD::OR) {
 813     short imm = 0;
 814     if (isIntS16Immediate(N.getOperand(1), imm)) {
 815       // If this is an or of disjoint bitfields, we can codegen this as an add
 816       // (for better address arithmetic) if the LHS and RHS of the OR are
 817       // provably disjoint.
 818       APInt LHSKnownZero, LHSKnownOne;
 819       DAG.ComputeMaskedBits(N.getOperand(0),
 820                             APInt::getAllOnesValue(32),
 821                             LHSKnownZero, LHSKnownOne);
 822       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 823         // If all of the bits are known zero on the LHS or RHS, the add won't
 824         // carry.
 825         Base = N.getOperand(0);
 826         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 827         return true;
 828       }
 829     }
 830   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 831     // Loading from a constant address.
 832
 833     // If this address fits entirely in a 16-bit sext immediate field, codegen
 834     // this as "d, 0"
 835     short Imm;
 836     if (isIntS16Immediate(CN, Imm)) {
 837       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 838       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 839       return true;
 840     }
 841
 842     // Handle 32-bit sext immediates with LIS + addr mode.
 843     if (CN->getValueType(0) == MVT::i32 ||
 844         (int64_t)CN->getValue() == (int)CN->getValue()) {
 845       int Addr = (int)CN->getValue();
 846
 847       // Otherwise, break this down into an LIS + disp.
 848       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 849
 850       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 851       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 852       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 853       return true;
 854     }
 855   }
 856
 857   Disp = DAG.getTargetConstant(0, getPointerTy());
 858   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 859     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 860   else
 861     Base = N;
 862   return true;      // [r+0]
 863 }
 864
 865 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 866 /// represented as an indexed [r+r] operation.
 867 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 868                                                 SDOperand &Index,
 869                                                 SelectionDAG &DAG) {
 870   // Check to see if we can easily represent this as an [r+r] address.  This
 871   // will fail if it thinks that the address is more profitably represented as
 872   // reg+imm, e.g. where imm = 0.
 873   if (SelectAddressRegReg(N, Base, Index, DAG))
 874     return true;
 875
 876   // If the operand is an addition, always emit this as [r+r], since this is
 877   // better (for code size, and execution, as the memop does the add for free)
 878   // than emitting an explicit add.
 879   if (N.getOpcode() == ISD::ADD) {
 880     Base = N.getOperand(0);
 881     Index = N.getOperand(1);
 882     return true;
 883   }
 884
 885   // Otherwise, do it the hard way, using R0 as the base register.
 886   Base = DAG.getRegister(PPC::R0, N.getValueType());
 887   Index = N;
 888   return true;
 889 }
 890
 891 /// SelectAddressRegImmShift - Returns true if the address N can be
 892 /// represented by a base register plus a signed 14-bit displacement
 893 /// [r+imm*4].  Suitable for use by STD and friends.
 894 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 895                                                  SDOperand &Base,
 896                                                  SelectionDAG &DAG) {
 897   // If this can be more profitably realized as r+r, fail.
 898   if (SelectAddressRegReg(N, Disp, Base, DAG))
 899     return false;
 900
 901   if (N.getOpcode() == ISD::ADD) {
 902     short imm = 0;
 903     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 904       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 905       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 906         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 907       } else {
 908         Base = N.getOperand(0);
 909       }
 910       return true; // [r+i]
 911     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 912       // Match LOAD (ADD (X, Lo(G))).
 913       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 914              && "Cannot handle constant offsets yet!");
 915       Disp = N.getOperand(1).getOperand(0);  // The global address.
 916       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 917              Disp.getOpcode() == ISD::TargetConstantPool ||
 918              Disp.getOpcode() == ISD::TargetJumpTable);
 919       Base = N.getOperand(0);
 920       return true;  // [&g+r]
 921     }
 922   } else if (N.getOpcode() == ISD::OR) {
 923     short imm = 0;
 924     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 925       // If this is an or of disjoint bitfields, we can codegen this as an add
 926       // (for better address arithmetic) if the LHS and RHS of the OR are
 927       // provably disjoint.
 928       APInt LHSKnownZero, LHSKnownOne;
 929       DAG.ComputeMaskedBits(N.getOperand(0),
 930                             APInt::getAllOnesValue(32),
 931                             LHSKnownZero, LHSKnownOne);
 932       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 933         // If all of the bits are known zero on the LHS or RHS, the add won't
 934         // carry.
 935         Base = N.getOperand(0);
 936         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 937         return true;
 938       }
 939     }
 940   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 941     // Loading from a constant address.  Verify low two bits are clear.
 942     if ((CN->getValue() & 3) == 0) {
 943       // If this address fits entirely in a 14-bit sext immediate field, codegen
 944       // this as "d, 0"
 945       short Imm;
 946       if (isIntS16Immediate(CN, Imm)) {
 947         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 948         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 949         return true;
 950       }
 951
 952       // Fold the low-part of 32-bit absolute addresses into addr mode.
 953       if (CN->getValueType(0) == MVT::i32 ||
 954           (int64_t)CN->getValue() == (int)CN->getValue()) {
 955         int Addr = (int)CN->getValue();
 956
 957         // Otherwise, break this down into an LIS + disp.
 958         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 959
 960         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 961         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 962         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 963         return true;
 964       }
 965     }
 966   }
 967
 968   Disp = DAG.getTargetConstant(0, getPointerTy());
 969   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 970     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 971   else
 972     Base = N;
 973   return true;      // [r+0]
 974 }
 975
 976
 977 /// getPreIndexedAddressParts - returns true by value, base pointer and
 978 /// offset pointer and addressing mode by reference if the node's address
 979 /// can be legally represented as pre-indexed load / store address.
 980 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 981                                                   SDOperand &Offset,
 982                                                   ISD::MemIndexedMode &AM,
 983                                                   SelectionDAG &DAG) {
 984   // Disabled by default for now.
 985   if (!EnablePPCPreinc) return false;
 986
 987   SDOperand Ptr;
 988   MVT::ValueType VT;
 989   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 990     Ptr = LD->getBasePtr();
 991     VT = LD->getMemoryVT();
 992
 993   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 994     ST = ST;
 995     Ptr = ST->getBasePtr();
 996     VT  = ST->getMemoryVT();
 997   } else
 998     return false;
 999
1000   // PowerPC doesn't have preinc load/store instructions for vectors.
1001   if (MVT::isVector(VT))
1002     return false;
1003
1004   // TODO: Check reg+reg first.
1005
1006   // LDU/STU use reg+imm*4, others use reg+imm.
1007   if (VT != MVT::i64) {
1008     // reg + imm
1009     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1010       return false;
1011   } else {
1012     // reg + imm * 4.
1013     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1014       return false;
1015   }
1016
1017   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1018     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1019     // sext i32 to i64 when addr mode is r+i.
1020     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1021         LD->getExtensionType() == ISD::SEXTLOAD &&
1022         isa<ConstantSDNode>(Offset))
1023       return false;
1024   }
1025
1026   AM = ISD::PRE_INC;
1027   return true;
1028 }
1029
1030 //===----------------------------------------------------------------------===//
1031 //  LowerOperation implementation
1032 //===----------------------------------------------------------------------===//
1033
1034 SDOperand PPCTargetLowering::LowerConstantPool(SDOperand Op,
1035                                              SelectionDAG &DAG) {
1036   MVT::ValueType PtrVT = Op.getValueType();
1037   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1038   Constant *C = CP->getConstVal();
1039   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1040   SDOperand Zero = DAG.getConstant(0, PtrVT);
1041
1042   const TargetMachine &TM = DAG.getTarget();
1043
1044   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1045   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1046
1047   // If this is a non-darwin platform, we don't support non-static relo models
1048   // yet.
1049   if (TM.getRelocationModel() == Reloc::Static ||
1050       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1051     // Generate non-pic code that has direct accesses to the constant pool.
1052     // The address of the global is just (hi(&g)+lo(&g)).
1053     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1054   }
1055
1056   if (TM.getRelocationModel() == Reloc::PIC_) {
1057     // With PIC, the first instruction is actually "GR+hi(&G)".
1058     Hi = DAG.getNode(ISD::ADD, PtrVT,
1059                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1060   }
1061
1062   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1063   return Lo;
1064 }
1065
1066 SDOperand PPCTargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1067   MVT::ValueType PtrVT = Op.getValueType();
1068   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1069   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1070   SDOperand Zero = DAG.getConstant(0, PtrVT);
1071
1072   const TargetMachine &TM = DAG.getTarget();
1073
1074   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1075   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1076
1077   // If this is a non-darwin platform, we don't support non-static relo models
1078   // yet.
1079   if (TM.getRelocationModel() == Reloc::Static ||
1080       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1081     // Generate non-pic code that has direct accesses to the constant pool.
1082     // The address of the global is just (hi(&g)+lo(&g)).
1083     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1084   }
1085
1086   if (TM.getRelocationModel() == Reloc::PIC_) {
1087     // With PIC, the first instruction is actually "GR+hi(&G)".
1088     Hi = DAG.getNode(ISD::ADD, PtrVT,
1089                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1090   }
1091
1092   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1093   return Lo;
1094 }
1095
1096 SDOperand PPCTargetLowering::LowerGlobalTLSAddress(SDOperand Op,
1097                                                    SelectionDAG &DAG) {
1098   assert(0 && "TLS not implemented for PPC.");
1099 }
1100
1101 SDOperand PPCTargetLowering::LowerGlobalAddress(SDOperand Op,
1102                                                 SelectionDAG &DAG) {
1103   MVT::ValueType PtrVT = Op.getValueType();
1104   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1105   GlobalValue *GV = GSDN->getGlobal();
1106   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1107   // If it's a debug information descriptor, don't mess with it.
1108   if (DAG.isVerifiedDebugInfoDesc(Op))
1109     return GA;
1110   SDOperand Zero = DAG.getConstant(0, PtrVT);
1111
1112   const TargetMachine &TM = DAG.getTarget();
1113
1114   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1115   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1116
1117   // If this is a non-darwin platform, we don't support non-static relo models
1118   // yet.
1119   if (TM.getRelocationModel() == Reloc::Static ||
1120       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1121     // Generate non-pic code that has direct accesses to globals.
1122     // The address of the global is just (hi(&g)+lo(&g)).
1123     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1124   }
1125
1126   if (TM.getRelocationModel() == Reloc::PIC_) {
1127     // With PIC, the first instruction is actually "GR+hi(&G)".
1128     Hi = DAG.getNode(ISD::ADD, PtrVT,
1129                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1130   }
1131
1132   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1133
1134   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1135     return Lo;
1136
1137   // If the global is weak or external, we have to go through the lazy
1138   // resolution stub.
1139   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1140 }
1141
1142 SDOperand PPCTargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1143   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1144
1145   // If we're comparing for equality to zero, expose the fact that this is
1146   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1147   // fold the new nodes.
1148   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1149     if (C->isNullValue() && CC == ISD::SETEQ) {
1150       MVT::ValueType VT = Op.getOperand(0).getValueType();
1151       SDOperand Zext = Op.getOperand(0);
1152       if (VT < MVT::i32) {
1153         VT = MVT::i32;
1154         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1155       }
1156       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1157       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1158       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1159                                   DAG.getConstant(Log2b, MVT::i32));
1160       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1161     }
1162     // Leave comparisons against 0 and -1 alone for now, since they're usually
1163     // optimized.  FIXME: revisit this when we can custom lower all setcc
1164     // optimizations.
1165     if (C->isAllOnesValue() || C->isNullValue())
1166       return SDOperand();
1167   }
1168
1169   // If we have an integer seteq/setne, turn it into a compare against zero
1170   // by xor'ing the rhs with the lhs, which is faster than setting a
1171   // condition register, reading it back out, and masking the correct bit.  The
1172   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1173   // the result to other bit-twiddling opportunities.
1174   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1175   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1176     MVT::ValueType VT = Op.getValueType();
1177     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1178                                 Op.getOperand(1));
1179     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1180   }
1181   return SDOperand();
1182 }
1183
1184 SDOperand PPCTargetLowering::LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1185                               int VarArgsFrameIndex,
1186                               int VarArgsStackOffset,
1187                               unsigned VarArgsNumGPR,
1188                               unsigned VarArgsNumFPR,
1189                               const PPCSubtarget &Subtarget) {
1190
1191   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1192 }
1193
1194 SDOperand PPCTargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1195                               int VarArgsFrameIndex,
1196                               int VarArgsStackOffset,
1197                               unsigned VarArgsNumGPR,
1198                               unsigned VarArgsNumFPR,
1199                               const PPCSubtarget &Subtarget) {
1200
1201   if (Subtarget.isMachoABI()) {
1202     // vastart just stores the address of the VarArgsFrameIndex slot into the
1203     // memory location argument.
1204     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1205     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1206     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1207     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1208   }
1209
1210   // For ELF 32 ABI we follow the layout of the va_list struct.
1211   // We suppose the given va_list is already allocated.
1212   //
1213   // typedef struct {
1214   //  char gpr;     /* index into the array of 8 GPRs
1215   //                 * stored in the register save area
1216   //                 * gpr=0 corresponds to r3,
1217   //                 * gpr=1 to r4, etc.
1218   //                 */
1219   //  char fpr;     /* index into the array of 8 FPRs
1220   //                 * stored in the register save area
1221   //                 * fpr=0 corresponds to f1,
1222   //                 * fpr=1 to f2, etc.
1223   //                 */
1224   //  char *overflow_arg_area;
1225   //                /* location on stack that holds
1226   //                 * the next overflow argument
1227   //                 */
1228   //  char *reg_save_area;
1229   //               /* where r3:r10 and f1:f8 (if saved)
1230   //                * are stored
1231   //                */
1232   // } va_list[1];
1233
1234
1235   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1236   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1237
1238
1239   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1240
1241   SDOperand StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1242   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1243
1244   uint64_t FrameOffset = MVT::getSizeInBits(PtrVT)/8;
1245   SDOperand ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1246
1247   uint64_t StackOffset = MVT::getSizeInBits(PtrVT)/8 - 1;
1248   SDOperand ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1249
1250   uint64_t FPROffset = 1;
1251   SDOperand ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1252
1253   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1254
1255   // Store first byte : number of int regs
1256   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1257                                       Op.getOperand(1), SV, 0);
1258   uint64_t nextOffset = FPROffset;
1259   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1260                                   ConstFPROffset);
1261
1262   // Store second byte : number of float regs
1263   SDOperand secondStore =
1264     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1265   nextOffset += StackOffset;
1266   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1267
1268   // Store second word : arguments given on stack
1269   SDOperand thirdStore =
1270     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1271   nextOffset += FrameOffset;
1272   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1273
1274   // Store third word : arguments given in registers
1275   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1276
1277 }
1278
1279 #include "PPCGenCallingConv.inc"
1280
1281 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1282 /// depending on which subtarget is selected.
1283 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1284   if (Subtarget.isMachoABI()) {
1285     static const unsigned FPR[] = {
1286       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1287       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1288     };
1289     return FPR;
1290   }
1291
1292
1293   static const unsigned FPR[] = {
1294     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1295     PPC::F8
1296   };
1297   return FPR;
1298 }
1299
1300 SDOperand
1301 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op,
1302                                          SelectionDAG &DAG,
1303                                          int &VarArgsFrameIndex,
1304                                          int &VarArgsStackOffset,
1305                                          unsigned &VarArgsNumGPR,
1306                                          unsigned &VarArgsNumFPR,
1307                                          const PPCSubtarget &Subtarget) {
1308   // TODO: add description of PPC stack frame format, or at least some docs.
1309   //
1310   MachineFunction &MF = DAG.getMachineFunction();
1311   MachineFrameInfo *MFI = MF.getFrameInfo();
1312   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1313   SmallVector<SDOperand, 8> ArgValues;
1314   SDOperand Root = Op.getOperand(0);
1315
1316   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1317   bool isPPC64 = PtrVT == MVT::i64;
1318   bool isMachoABI = Subtarget.isMachoABI();
1319   bool isELF32_ABI = Subtarget.isELF32_ABI();
1320   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1321
1322   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1323
1324   static const unsigned GPR_32[] = {           // 32-bit registers.
1325     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1326     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1327   };
1328   static const unsigned GPR_64[] = {           // 64-bit registers.
1329     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1330     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1331   };
1332
1333   static const unsigned *FPR = GetFPR(Subtarget);
1334
1335   static const unsigned VR[] = {
1336     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1337     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1338   };
1339
1340   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1341   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1342   const unsigned Num_VR_Regs  = array_lengthof( VR);
1343
1344   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1345
1346   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1347
1348   // Add DAG nodes to load the arguments or copy them out of registers.  On
1349   // entry to a function on PPC, the arguments start after the linkage area,
1350   // although the first ones are often in registers.
1351   //
1352   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1353   // represented with two words (long long or double) must be copied to an
1354   // even GPR_idx value or to an even ArgOffset value.
1355
1356   SmallVector<SDOperand, 8> MemOps;
1357
1358   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1359     SDOperand ArgVal;
1360     bool needsLoad = false;
1361     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1362     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1363     unsigned ArgSize = ObjSize;
1364     ISD::ParamFlags::ParamFlagsTy Flags =
1365               cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1366     unsigned AlignFlag = ISD::ParamFlags::One
1367                                 << ISD::ParamFlags::OrigAlignmentOffs;
1368     unsigned isByVal = Flags & ISD::ParamFlags::ByVal;
1369     // See if next argument requires stack alignment in ELF
1370     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1371       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1372       (!(Flags & AlignFlag)));
1373
1374     unsigned CurArgOffset = ArgOffset;
1375
1376     // FIXME alignment for ELF may not be right
1377     // FIXME the codegen can be much improved in some cases.
1378     // We do not have to keep everything in memory.
1379     if (isByVal) {
1380       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1381       ObjSize = (Flags & ISD::ParamFlags::ByValSize) >>
1382                       ISD::ParamFlags::ByValSizeOffs;
1383       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1384       // Double word align in ELF
1385       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1386       // Objects of size 1 and 2 are right justified, everything else is
1387       // left justified.  This means the memory address is adjusted forwards.
1388       if (ObjSize==1 || ObjSize==2) {
1389         CurArgOffset = CurArgOffset + (4 - ObjSize);
1390       }
1391       // The value of the object is its address.
1392       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1393       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1394       ArgValues.push_back(FIN);
1395       if (ObjSize==1 || ObjSize==2) {
1396         if (GPR_idx != Num_GPR_Regs) {
1397           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1398           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1399           SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1400           SDOperand Store = DAG.getTruncStore(Val.getValue(1), Val, FIN,
1401                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1402           MemOps.push_back(Store);
1403           ++GPR_idx;
1404           if (isMachoABI) ArgOffset += PtrByteSize;
1405         } else {
1406           ArgOffset += PtrByteSize;
1407         }
1408         continue;
1409       }
1410       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1411         // Store whatever pieces of the object are in registers
1412         // to memory.  ArgVal will be address of the beginning of
1413         // the object.
1414         if (GPR_idx != Num_GPR_Regs) {
1415           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1416           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1417           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1418           SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1419           SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1420           SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1421           MemOps.push_back(Store);
1422           ++GPR_idx;
1423           if (isMachoABI) ArgOffset += PtrByteSize;
1424         } else {
1425           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1426           break;
1427         }
1428       }
1429       continue;
1430     }
1431
1432     switch (ObjectVT) {
1433     default: assert(0 && "Unhandled argument type!");
1434     case MVT::i32:
1435       if (!isPPC64) {
1436         // Double word align in ELF
1437         if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1438
1439         if (GPR_idx != Num_GPR_Regs) {
1440           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1441           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1442           ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1443           ++GPR_idx;
1444         } else {
1445           needsLoad = true;
1446           ArgSize = PtrByteSize;
1447         }
1448         // Stack align in ELF
1449         if (needsLoad && Expand && isELF32_ABI)
1450           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1451         // All int arguments reserve stack space in Macho ABI.
1452         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1453         break;
1454       }
1455       // FALLTHROUGH
1456     case MVT::i64:  // PPC64
1457       if (GPR_idx != Num_GPR_Regs) {
1458         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1459         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1460         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1461
1462         if (ObjectVT == MVT::i32) {
1463           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1464           // value to MVT::i64 and then truncate to the correct register size.
1465           if (Flags & ISD::ParamFlags::SExt)
1466             ArgVal = DAG.getNode(ISD::AssertSext, MVT::i64, ArgVal,
1467                                  DAG.getValueType(ObjectVT));
1468           else if (Flags & ISD::ParamFlags::ZExt)
1469             ArgVal = DAG.getNode(ISD::AssertZext, MVT::i64, ArgVal,
1470                                  DAG.getValueType(ObjectVT));
1471
1472           ArgVal = DAG.getNode(ISD::TRUNCATE, MVT::i32, ArgVal);
1473         }
1474
1475         ++GPR_idx;
1476       } else {
1477         needsLoad = true;
1478       }
1479       // All int arguments reserve stack space in Macho ABI.
1480       if (isMachoABI || needsLoad) ArgOffset += 8;
1481       break;
1482
1483     case MVT::f32:
1484     case MVT::f64:
1485       // Every 4 bytes of argument space consumes one of the GPRs available for
1486       // argument passing.
1487       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1488         ++GPR_idx;
1489         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1490           ++GPR_idx;
1491       }
1492       if (FPR_idx != Num_FPR_Regs) {
1493         unsigned VReg;
1494         if (ObjectVT == MVT::f32)
1495           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1496         else
1497           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1498         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1499         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1500         ++FPR_idx;
1501       } else {
1502         needsLoad = true;
1503       }
1504
1505       // Stack align in ELF
1506       if (needsLoad && Expand && isELF32_ABI)
1507         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1508       // All FP arguments reserve stack space in Macho ABI.
1509       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1510       break;
1511     case MVT::v4f32:
1512     case MVT::v4i32:
1513     case MVT::v8i16:
1514     case MVT::v16i8:
1515       // Note that vector arguments in registers don't reserve stack space.
1516       if (VR_idx != Num_VR_Regs) {
1517         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1518         RegInfo.addLiveIn(VR[VR_idx], VReg);
1519         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1520         ++VR_idx;
1521       } else {
1522         // This should be simple, but requires getting 16-byte aligned stack
1523         // values.
1524         assert(0 && "Loading VR argument not implemented yet!");
1525         needsLoad = true;
1526       }
1527       break;
1528     }
1529
1530     // We need to load the argument to a virtual register if we determined above
1531     // that we ran out of physical registers of the appropriate type.
1532     if (needsLoad) {
1533       int FI = MFI->CreateFixedObject(ObjSize,
1534                                       CurArgOffset + (ArgSize - ObjSize));
1535       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1536       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1537     }
1538
1539     ArgValues.push_back(ArgVal);
1540   }
1541
1542   // If the function takes variable number of arguments, make a frame index for
1543   // the start of the first vararg value... for expansion of llvm.va_start.
1544   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1545   if (isVarArg) {
1546
1547     int depth;
1548     if (isELF32_ABI) {
1549       VarArgsNumGPR = GPR_idx;
1550       VarArgsNumFPR = FPR_idx;
1551
1552       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1553       // pointer.
1554       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1555                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1556                 MVT::getSizeInBits(PtrVT)/8);
1557
1558       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1559                                                   ArgOffset);
1560
1561     }
1562     else
1563       depth = ArgOffset;
1564
1565     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1566                                                depth);
1567     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1568
1569     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1570     // stored to the VarArgsFrameIndex on the stack.
1571     if (isELF32_ABI) {
1572       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1573         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1574         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1575         MemOps.push_back(Store);
1576         // Increment the address by four for the next argument to store
1577         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1578         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1579       }
1580     }
1581
1582     // If this function is vararg, store any remaining integer argument regs
1583     // to their spots on the stack so that they may be loaded by deferencing the
1584     // result of va_next.
1585     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1586       unsigned VReg;
1587       if (isPPC64)
1588         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1589       else
1590         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1591
1592       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1593       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1594       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1595       MemOps.push_back(Store);
1596       // Increment the address by four for the next argument to store
1597       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1598       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1599     }
1600
1601     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1602     // on the stack.
1603     if (isELF32_ABI) {
1604       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1605         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1606         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1607         MemOps.push_back(Store);
1608         // Increment the address by eight for the next argument to store
1609         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1610                                            PtrVT);
1611         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1612       }
1613
1614       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1615         unsigned VReg;
1616         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1617
1618         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1619         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1620         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1621         MemOps.push_back(Store);
1622         // Increment the address by eight for the next argument to store
1623         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1624                                            PtrVT);
1625         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1626       }
1627     }
1628   }
1629
1630   if (!MemOps.empty())
1631     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1632
1633   ArgValues.push_back(Root);
1634
1635   // Return the new list of results.
1636   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1637                                     Op.Val->value_end());
1638   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1639 }
1640
1641 /// isCallCompatibleAddress - Return the immediate to use if the specified
1642 /// 32-bit value is representable in the immediate field of a BxA instruction.
1643 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1644   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1645   if (!C) return 0;
1646
1647   int Addr = C->getValue();
1648   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1649       (Addr << 6 >> 6) != Addr)
1650     return 0;  // Top 6 bits have to be sext of immediate.
1651
1652   return DAG.getConstant((int)C->getValue() >> 2,
1653                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1654 }
1655
1656 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1657 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1658 /// specified by the specific parameter attribute. The copy will be passed as
1659 /// a byval function parameter.
1660 /// Sometimes what we are copying is the end of a larger object, the part that
1661 /// does not fit in registers.
1662 static SDOperand
1663 CreateCopyOfByValArgument(SDOperand Src, SDOperand Dst, SDOperand Chain,
1664                           ISD::ParamFlags::ParamFlagsTy Flags,
1665                           SelectionDAG &DAG, unsigned Size) {
1666   unsigned Align = ISD::ParamFlags::One <<
1667     ((Flags & ISD::ParamFlags::ByValAlign) >> ISD::ParamFlags::ByValAlignOffs);
1668   SDOperand AlignNode    = DAG.getConstant(Align, MVT::i32);
1669   SDOperand SizeNode     = DAG.getConstant(Size, MVT::i32);
1670   SDOperand AlwaysInline = DAG.getConstant(0, MVT::i32);
1671   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, AlignNode, AlwaysInline);
1672 }
1673
1674 SDOperand PPCTargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG,
1675                                        const PPCSubtarget &Subtarget) {
1676   SDOperand Chain  = Op.getOperand(0);
1677   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1678   SDOperand Callee = Op.getOperand(4);
1679   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1680
1681   bool isMachoABI = Subtarget.isMachoABI();
1682   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1683
1684   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1685   bool isPPC64 = PtrVT == MVT::i64;
1686   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1687
1688   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1689   // SelectExpr to use to put the arguments in the appropriate registers.
1690   std::vector<SDOperand> args_to_use;
1691
1692   // Count how many bytes are to be pushed on the stack, including the linkage
1693   // area, and parameter passing area.  We start with 24/48 bytes, which is
1694   // prereserved space for [SP][CR][LR][3 x unused].
1695   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1696
1697   // Add up all the space actually used.
1698   for (unsigned i = 0; i != NumOps; ++i) {
1699     ISD::ParamFlags::ParamFlagsTy Flags =
1700           cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1701     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1702     if (Flags & ISD::ParamFlags::ByVal)
1703       ArgSize = (Flags & ISD::ParamFlags::ByValSize) >>
1704                 ISD::ParamFlags::ByValSizeOffs;
1705     ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1706     NumBytes += ArgSize;
1707   }
1708
1709   // The prolog code of the callee may store up to 8 GPR argument registers to
1710   // the stack, allowing va_start to index over them in memory if its varargs.
1711   // Because we cannot tell if this is needed on the caller side, we have to
1712   // conservatively assume that it is needed.  As such, make sure we have at
1713   // least enough stack space for the caller to store the 8 GPRs.
1714   NumBytes = std::max(NumBytes,
1715                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1716
1717   // Adjust the stack pointer for the new arguments...
1718   // These operations are automatically eliminated by the prolog/epilog pass
1719   Chain = DAG.getCALLSEQ_START(Chain,
1720                                DAG.getConstant(NumBytes, PtrVT));
1721   SDOperand CallSeqStart = Chain;
1722
1723   // Set up a copy of the stack pointer for use loading and storing any
1724   // arguments that may not fit in the registers available for argument
1725   // passing.
1726   SDOperand StackPtr;
1727   if (isPPC64)
1728     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1729   else
1730     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1731
1732   // Figure out which arguments are going to go in registers, and which in
1733   // memory.  Also, if this is a vararg function, floating point operations
1734   // must be stored to our stack, and loaded into integer regs as well, if
1735   // any integer regs are available for argument passing.
1736   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1737   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1738
1739   static const unsigned GPR_32[] = {           // 32-bit registers.
1740     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1741     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1742   };
1743   static const unsigned GPR_64[] = {           // 64-bit registers.
1744     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1745     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1746   };
1747   static const unsigned *FPR = GetFPR(Subtarget);
1748
1749   static const unsigned VR[] = {
1750     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1751     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1752   };
1753   const unsigned NumGPRs = array_lengthof(GPR_32);
1754   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1755   const unsigned NumVRs  = array_lengthof( VR);
1756
1757   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1758
1759   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1760   SmallVector<SDOperand, 8> MemOpChains;
1761   for (unsigned i = 0; i != NumOps; ++i) {
1762     bool inMem = false;
1763     SDOperand Arg = Op.getOperand(5+2*i);
1764     ISD::ParamFlags::ParamFlagsTy Flags =
1765             cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1766     unsigned AlignFlag = ISD::ParamFlags::One <<
1767                          ISD::ParamFlags::OrigAlignmentOffs;
1768     // See if next argument requires stack alignment in ELF
1769     unsigned next = 5+2*(i+1)+1;
1770     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1771       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1772       (!(Flags & AlignFlag)));
1773
1774     // PtrOff will be used to store the current argument to the stack if a
1775     // register cannot be found for it.
1776     SDOperand PtrOff;
1777
1778     // Stack align in ELF 32
1779     if (isELF32_ABI && Expand)
1780       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1781                                StackPtr.getValueType());
1782     else
1783       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1784
1785     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1786
1787     // On PPC64, promote integers to 64-bit values.
1788     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1789       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1790       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1791     }
1792
1793     // FIXME Elf untested, what are alignment rules?
1794     // FIXME memcpy is used way more than necessary.  Correctness first.
1795     if (Flags & ISD::ParamFlags::ByVal) {
1796       unsigned Size = (Flags & ISD::ParamFlags::ByValSize) >>
1797                       ISD::ParamFlags::ByValSizeOffs;
1798       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1799       if (Size==1 || Size==2) {
1800         // Very small objects are passed right-justified.
1801         // Everything else is passed left-justified.
1802         MVT::ValueType VT = (Size==1) ? MVT::i8 : MVT::i16;
1803         if (GPR_idx != NumGPRs) {
1804           SDOperand Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
1805                                           NULL, 0, VT);
1806           MemOpChains.push_back(Load.getValue(1));
1807           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1808           if (isMachoABI)
1809             ArgOffset += PtrByteSize;
1810         } else {
1811           SDOperand Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
1812           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1813           SDOperand MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
1814                                 CallSeqStart.Val->getOperand(0),
1815                                 Flags, DAG, Size);
1816           // This must go outside the CALLSEQ_START..END.
1817           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1818                                CallSeqStart.Val->getOperand(1));
1819           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1820           Chain = CallSeqStart = NewCallSeqStart;
1821           ArgOffset += PtrByteSize;
1822         }
1823         continue;
1824       }
1825       for (unsigned j=0; j<Size; j+=PtrByteSize) {
1826         SDOperand Const = DAG.getConstant(j, PtrOff.getValueType());
1827         SDOperand AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
1828         if (GPR_idx != NumGPRs) {
1829           SDOperand Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
1830           MemOpChains.push_back(Load.getValue(1));
1831           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1832           if (isMachoABI)
1833             ArgOffset += PtrByteSize;
1834         } else {
1835           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1836           SDOperand MemcpyCall = CreateCopyOfByValArgument(AddArg, AddPtr,
1837                                 CallSeqStart.Val->getOperand(0),
1838                                 Flags, DAG, Size - j);
1839           // This must go outside the CALLSEQ_START..END.
1840           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1841                                CallSeqStart.Val->getOperand(1));
1842           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1843           Chain = CallSeqStart = NewCallSeqStart;
1844           ArgOffset += ((Size - j + 3)/4)*4;
1845           break;
1846         }
1847       }
1848       continue;
1849     }
1850
1851     switch (Arg.getValueType()) {
1852     default: assert(0 && "Unexpected ValueType for argument!");
1853     case MVT::i32:
1854     case MVT::i64:
1855       // Double word align in ELF
1856       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1857       if (GPR_idx != NumGPRs) {
1858         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1859       } else {
1860         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1861         inMem = true;
1862       }
1863       if (inMem || isMachoABI) {
1864         // Stack align in ELF
1865         if (isELF32_ABI && Expand)
1866           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1867
1868         ArgOffset += PtrByteSize;
1869       }
1870       break;
1871     case MVT::f32:
1872     case MVT::f64:
1873       if (isVarArg) {
1874         // Float varargs need to be promoted to double.
1875         if (Arg.getValueType() == MVT::f32)
1876           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1877       }
1878
1879       if (FPR_idx != NumFPRs) {
1880         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1881
1882         if (isVarArg) {
1883           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1884           MemOpChains.push_back(Store);
1885
1886           // Float varargs are always shadowed in available integer registers
1887           if (GPR_idx != NumGPRs) {
1888             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1889             MemOpChains.push_back(Load.getValue(1));
1890             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1891                                                                 Load));
1892           }
1893           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1894             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1895             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1896             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1897             MemOpChains.push_back(Load.getValue(1));
1898             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1899                                                                 Load));
1900           }
1901         } else {
1902           // If we have any FPRs remaining, we may also have GPRs remaining.
1903           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1904           // GPRs.
1905           if (isMachoABI) {
1906             if (GPR_idx != NumGPRs)
1907               ++GPR_idx;
1908             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1909                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1910               ++GPR_idx;
1911           }
1912         }
1913       } else {
1914         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1915         inMem = true;
1916       }
1917       if (inMem || isMachoABI) {
1918         // Stack align in ELF
1919         if (isELF32_ABI && Expand)
1920           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1921         if (isPPC64)
1922           ArgOffset += 8;
1923         else
1924           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1925       }
1926       break;
1927     case MVT::v4f32:
1928     case MVT::v4i32:
1929     case MVT::v8i16:
1930     case MVT::v16i8:
1931       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1932       assert(VR_idx != NumVRs &&
1933              "Don't support passing more than 12 vector args yet!");
1934       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1935       break;
1936     }
1937   }
1938   if (!MemOpChains.empty())
1939     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1940                         &MemOpChains[0], MemOpChains.size());
1941
1942   // Build a sequence of copy-to-reg nodes chained together with token chain
1943   // and flag operands which copy the outgoing args into the appropriate regs.
1944   SDOperand InFlag;
1945   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1946     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1947                              InFlag);
1948     InFlag = Chain.getValue(1);
1949   }
1950
1951   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1952   if (isVarArg && isELF32_ABI) {
1953     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1954     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1955     InFlag = Chain.getValue(1);
1956   }
1957
1958   std::vector<MVT::ValueType> NodeTys;
1959   NodeTys.push_back(MVT::Other);   // Returns a chain
1960   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1961
1962   SmallVector<SDOperand, 8> Ops;
1963   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1964
1965   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1966   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1967   // node so that legalize doesn't hack it.
1968   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1969     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1970   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1971     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1972   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1973     // If this is an absolute destination address, use the munged value.
1974     Callee = SDOperand(Dest, 0);
1975   else {
1976     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1977     // to do the call, we can't use PPCISD::CALL.
1978     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1979     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1980     InFlag = Chain.getValue(1);
1981
1982     // Copy the callee address into R12/X12 on darwin.
1983     if (isMachoABI) {
1984       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
1985       Chain = DAG.getCopyToReg(Chain, Reg, Callee, InFlag);
1986       InFlag = Chain.getValue(1);
1987     }
1988
1989     NodeTys.clear();
1990     NodeTys.push_back(MVT::Other);
1991     NodeTys.push_back(MVT::Flag);
1992     Ops.push_back(Chain);
1993     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1994     Callee.Val = 0;
1995   }
1996
1997   // If this is a direct call, pass the chain and the callee.
1998   if (Callee.Val) {
1999     Ops.push_back(Chain);
2000     Ops.push_back(Callee);
2001   }
2002
2003   // Add argument registers to the end of the list so that they are known live
2004   // into the call.
2005   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2006     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2007                                   RegsToPass[i].second.getValueType()));
2008
2009   if (InFlag.Val)
2010     Ops.push_back(InFlag);
2011   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
2012   InFlag = Chain.getValue(1);
2013
2014   Chain = DAG.getCALLSEQ_END(Chain,
2015                              DAG.getConstant(NumBytes, PtrVT),
2016                              DAG.getConstant(0, PtrVT),
2017                              InFlag);
2018   if (Op.Val->getValueType(0) != MVT::Other)
2019     InFlag = Chain.getValue(1);
2020
2021   SDOperand ResultVals[3];
2022   unsigned NumResults = 0;
2023   NodeTys.clear();
2024
2025   // If the call has results, copy the values out of the ret val registers.
2026   switch (Op.Val->getValueType(0)) {
2027   default: assert(0 && "Unexpected ret value!");
2028   case MVT::Other: break;
2029   case MVT::i32:
2030     if (Op.Val->getValueType(1) == MVT::i32) {
2031       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
2032       ResultVals[0] = Chain.getValue(0);
2033       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
2034                                  Chain.getValue(2)).getValue(1);
2035       ResultVals[1] = Chain.getValue(0);
2036       NumResults = 2;
2037       NodeTys.push_back(MVT::i32);
2038     } else {
2039       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
2040       ResultVals[0] = Chain.getValue(0);
2041       NumResults = 1;
2042     }
2043     NodeTys.push_back(MVT::i32);
2044     break;
2045   case MVT::i64:
2046     if (Op.Val->getValueType(1) == MVT::i64) {
2047       Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
2048       ResultVals[0] = Chain.getValue(0);
2049       Chain = DAG.getCopyFromReg(Chain, PPC::X4, MVT::i64,
2050                                  Chain.getValue(2)).getValue(1);
2051       ResultVals[1] = Chain.getValue(0);
2052       NumResults = 2;
2053       NodeTys.push_back(MVT::i64);
2054     } else {
2055       Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
2056       ResultVals[0] = Chain.getValue(0);
2057       NumResults = 1;
2058     }
2059     NodeTys.push_back(MVT::i64);
2060     break;
2061   case MVT::f64:
2062     if (Op.Val->getValueType(1) == MVT::f64) {
2063       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
2064       ResultVals[0] = Chain.getValue(0);
2065       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
2066                                  Chain.getValue(2)).getValue(1);
2067       ResultVals[1] = Chain.getValue(0);
2068       NumResults = 2;
2069       NodeTys.push_back(MVT::f64);
2070       NodeTys.push_back(MVT::f64);
2071       break;
2072     }
2073     // else fall through
2074   case MVT::f32:
2075     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
2076                                InFlag).getValue(1);
2077     ResultVals[0] = Chain.getValue(0);
2078     NumResults = 1;
2079     NodeTys.push_back(Op.Val->getValueType(0));
2080     break;
2081   case MVT::v4f32:
2082   case MVT::v4i32:
2083   case MVT::v8i16:
2084   case MVT::v16i8:
2085     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
2086                                    InFlag).getValue(1);
2087     ResultVals[0] = Chain.getValue(0);
2088     NumResults = 1;
2089     NodeTys.push_back(Op.Val->getValueType(0));
2090     break;
2091   }
2092
2093   NodeTys.push_back(MVT::Other);
2094
2095   // If the function returns void, just return the chain.
2096   if (NumResults == 0)
2097     return Chain;
2098
2099   // Otherwise, merge everything together with a MERGE_VALUES node.
2100   ResultVals[NumResults++] = Chain;
2101   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
2102                               ResultVals, NumResults);
2103   return Res.getValue(Op.ResNo);
2104 }
2105
2106 SDOperand PPCTargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG,
2107                                       TargetMachine &TM) {
2108   SmallVector<CCValAssign, 16> RVLocs;
2109   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2110   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2111   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2112   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
2113
2114   // If this is the first return lowered for this function, add the regs to the
2115   // liveout set for the function.
2116   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2117     for (unsigned i = 0; i != RVLocs.size(); ++i)
2118       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2119   }
2120
2121   SDOperand Chain = Op.getOperand(0);
2122   SDOperand Flag;
2123
2124   // Copy the result values into the output registers.
2125   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2126     CCValAssign &VA = RVLocs[i];
2127     assert(VA.isRegLoc() && "Can only return in registers!");
2128     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2129     Flag = Chain.getValue(1);
2130   }
2131
2132   if (Flag.Val)
2133     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2134   else
2135     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2136 }
2137
2138 SDOperand PPCTargetLowering::LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
2139                                    const PPCSubtarget &Subtarget) {
2140   // When we pop the dynamic allocation we need to restore the SP link.
2141
2142   // Get the corect type for pointers.
2143   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2144
2145   // Construct the stack pointer operand.
2146   bool IsPPC64 = Subtarget.isPPC64();
2147   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2148   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
2149
2150   // Get the operands for the STACKRESTORE.
2151   SDOperand Chain = Op.getOperand(0);
2152   SDOperand SaveSP = Op.getOperand(1);
2153
2154   // Load the old link SP.
2155   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2156
2157   // Restore the stack pointer.
2158   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2159
2160   // Store the old link SP.
2161   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2162 }
2163
2164 SDOperand PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDOperand Op,
2165                                          SelectionDAG &DAG,
2166                                          const PPCSubtarget &Subtarget) {
2167   MachineFunction &MF = DAG.getMachineFunction();
2168   bool IsPPC64 = Subtarget.isPPC64();
2169   bool isMachoABI = Subtarget.isMachoABI();
2170
2171   // Get current frame pointer save index.  The users of this index will be
2172   // primarily DYNALLOC instructions.
2173   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2174   int FPSI = FI->getFramePointerSaveIndex();
2175
2176   // If the frame pointer save index hasn't been defined yet.
2177   if (!FPSI) {
2178     // Find out what the fix offset of the frame pointer save area.
2179     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2180
2181     // Allocate the frame index for frame pointer save area.
2182     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2183     // Save the result.
2184     FI->setFramePointerSaveIndex(FPSI);
2185   }
2186
2187   // Get the inputs.
2188   SDOperand Chain = Op.getOperand(0);
2189   SDOperand Size  = Op.getOperand(1);
2190
2191   // Get the corect type for pointers.
2192   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2193   // Negate the size.
2194   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
2195                                   DAG.getConstant(0, PtrVT), Size);
2196   // Construct a node for the frame pointer save index.
2197   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
2198   // Build a DYNALLOC node.
2199   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
2200   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2201   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2202 }
2203
2204
2205 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2206 /// possible.
2207 SDOperand PPCTargetLowering::LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2208   // Not FP? Not a fsel.
2209   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2210       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2211     return SDOperand();
2212
2213   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2214
2215   // Cannot handle SETEQ/SETNE.
2216   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2217
2218   MVT::ValueType ResVT = Op.getValueType();
2219   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2220   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2221   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2222
2223   // If the RHS of the comparison is a 0.0, we don't need to do the
2224   // subtraction at all.
2225   if (isFloatingPointZero(RHS))
2226     switch (CC) {
2227     default: break;       // SETUO etc aren't handled by fsel.
2228     case ISD::SETULT:
2229     case ISD::SETOLT:
2230     case ISD::SETLT:
2231       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2232     case ISD::SETUGE:
2233     case ISD::SETOGE:
2234     case ISD::SETGE:
2235       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2236         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2237       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2238     case ISD::SETUGT:
2239     case ISD::SETOGT:
2240     case ISD::SETGT:
2241       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2242     case ISD::SETULE:
2243     case ISD::SETOLE:
2244     case ISD::SETLE:
2245       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2246         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2247       return DAG.getNode(PPCISD::FSEL, ResVT,
2248                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2249     }
2250
2251   SDOperand Cmp;
2252   switch (CC) {
2253   default: break;       // SETUO etc aren't handled by fsel.
2254   case ISD::SETULT:
2255   case ISD::SETOLT:
2256   case ISD::SETLT:
2257     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2258     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2259       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2260       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2261   case ISD::SETUGE:
2262   case ISD::SETOGE:
2263   case ISD::SETGE:
2264     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2265     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2266       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2267       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2268   case ISD::SETUGT:
2269   case ISD::SETOGT:
2270   case ISD::SETGT:
2271     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2272     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2273       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2274       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2275   case ISD::SETULE:
2276   case ISD::SETOLE:
2277   case ISD::SETLE:
2278     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2279     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2280       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2281       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2282   }
2283   return SDOperand();
2284 }
2285
2286 // FIXME: Split this code up when LegalizeDAGTypes lands.
2287 SDOperand PPCTargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2288   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2289   SDOperand Src = Op.getOperand(0);
2290   if (Src.getValueType() == MVT::f32)
2291     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2292
2293   SDOperand Tmp;
2294   switch (Op.getValueType()) {
2295   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2296   case MVT::i32:
2297     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2298     break;
2299   case MVT::i64:
2300     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2301     break;
2302   }
2303
2304   // Convert the FP value to an int value through memory.
2305   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2306
2307   // Emit a store to the stack slot.
2308   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2309
2310   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2311   // add in a bias.
2312   if (Op.getValueType() == MVT::i32)
2313     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2314                         DAG.getConstant(4, FIPtr.getValueType()));
2315   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2316 }
2317
2318 SDOperand PPCTargetLowering::LowerFP_ROUND_INREG(SDOperand Op,
2319                                                  SelectionDAG &DAG) {
2320   assert(Op.getValueType() == MVT::ppcf128);
2321   SDNode *Node = Op.Val;
2322   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2323   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2324   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2325   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2326
2327   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2328   // of the long double, and puts FPSCR back the way it was.  We do not
2329   // actually model FPSCR.
2330   std::vector<MVT::ValueType> NodeTys;
2331   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2332
2333   NodeTys.push_back(MVT::f64);   // Return register
2334   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2335   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2336   MFFSreg = Result.getValue(0);
2337   InFlag = Result.getValue(1);
2338
2339   NodeTys.clear();
2340   NodeTys.push_back(MVT::Flag);   // Returns a flag
2341   Ops[0] = DAG.getConstant(31, MVT::i32);
2342   Ops[1] = InFlag;
2343   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2344   InFlag = Result.getValue(0);
2345
2346   NodeTys.clear();
2347   NodeTys.push_back(MVT::Flag);   // Returns a flag
2348   Ops[0] = DAG.getConstant(30, MVT::i32);
2349   Ops[1] = InFlag;
2350   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2351   InFlag = Result.getValue(0);
2352
2353   NodeTys.clear();
2354   NodeTys.push_back(MVT::f64);    // result of add
2355   NodeTys.push_back(MVT::Flag);   // Returns a flag
2356   Ops[0] = Lo;
2357   Ops[1] = Hi;
2358   Ops[2] = InFlag;
2359   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2360   FPreg = Result.getValue(0);
2361   InFlag = Result.getValue(1);
2362
2363   NodeTys.clear();
2364   NodeTys.push_back(MVT::f64);
2365   Ops[0] = DAG.getConstant(1, MVT::i32);
2366   Ops[1] = MFFSreg;
2367   Ops[2] = FPreg;
2368   Ops[3] = InFlag;
2369   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2370   FPreg = Result.getValue(0);
2371
2372   // We know the low half is about to be thrown away, so just use something
2373   // convenient.
2374   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2375 }
2376
2377 SDOperand PPCTargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2378   if (Op.getOperand(0).getValueType() == MVT::i64) {
2379     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2380     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2381     if (Op.getValueType() == MVT::f32)
2382       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2383     return FP;
2384   }
2385
2386   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2387          "Unhandled SINT_TO_FP type in custom expander!");
2388   // Since we only generate this in 64-bit mode, we can take advantage of
2389   // 64-bit registers.  In particular, sign extend the input value into the
2390   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2391   // then lfd it and fcfid it.
2392   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2393   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2394   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2395   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2396
2397   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2398                                 Op.getOperand(0));
2399
2400   // STD the extended value into the stack slot.
2401   MemOperand MO(PseudoSourceValue::getFixedStack(),
2402                 MemOperand::MOStore, FrameIdx, 8, 8);
2403   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2404                                 DAG.getEntryNode(), Ext64, FIdx,
2405                                 DAG.getMemOperand(MO));
2406   // Load the value as a double.
2407   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2408
2409   // FCFID it and return it.
2410   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2411   if (Op.getValueType() == MVT::f32)
2412     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2413   return FP;
2414 }
2415
2416 SDOperand PPCTargetLowering::LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG) {
2417   /*
2418    The rounding mode is in bits 30:31 of FPSR, and has the following
2419    settings:
2420      00 Round to nearest
2421      01 Round to 0
2422      10 Round to +inf
2423      11 Round to -inf
2424
2425   FLT_ROUNDS, on the other hand, expects the following:
2426     -1 Undefined
2427      0 Round to 0
2428      1 Round to nearest
2429      2 Round to +inf
2430      3 Round to -inf
2431
2432   To perform the conversion, we do:
2433     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2434   */
2435
2436   MachineFunction &MF = DAG.getMachineFunction();
2437   MVT::ValueType VT = Op.getValueType();
2438   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2439   std::vector<MVT::ValueType> NodeTys;
2440   SDOperand MFFSreg, InFlag;
2441
2442   // Save FP Control Word to register
2443   NodeTys.push_back(MVT::f64);    // return register
2444   NodeTys.push_back(MVT::Flag);   // unused in this context
2445   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2446
2447   // Save FP register to stack slot
2448   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2449   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2450   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2451                                  StackSlot, NULL, 0);
2452
2453   // Load FP Control Word from low 32 bits of stack slot.
2454   SDOperand Four = DAG.getConstant(4, PtrVT);
2455   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2456   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2457
2458   // Transform as necessary
2459   SDOperand CWD1 =
2460     DAG.getNode(ISD::AND, MVT::i32,
2461                 CWD, DAG.getConstant(3, MVT::i32));
2462   SDOperand CWD2 =
2463     DAG.getNode(ISD::SRL, MVT::i32,
2464                 DAG.getNode(ISD::AND, MVT::i32,
2465                             DAG.getNode(ISD::XOR, MVT::i32,
2466                                         CWD, DAG.getConstant(3, MVT::i32)),
2467                             DAG.getConstant(3, MVT::i32)),
2468                 DAG.getConstant(1, MVT::i8));
2469
2470   SDOperand RetVal =
2471     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2472
2473   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2474                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2475 }
2476
2477 SDOperand PPCTargetLowering::LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2478   MVT::ValueType VT = Op.getValueType();
2479   unsigned BitWidth = MVT::getSizeInBits(VT);
2480   assert(Op.getNumOperands() == 3 &&
2481          VT == Op.getOperand(1).getValueType() &&
2482          "Unexpected SHL!");
2483
2484   // Expand into a bunch of logical ops.  Note that these ops
2485   // depend on the PPC behavior for oversized shift amounts.
2486   SDOperand Lo = Op.getOperand(0);
2487   SDOperand Hi = Op.getOperand(1);
2488   SDOperand Amt = Op.getOperand(2);
2489   MVT::ValueType AmtVT = Amt.getValueType();
2490
2491   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2492                                DAG.getConstant(BitWidth, AmtVT), Amt);
2493   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
2494   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
2495   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2496   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2497                                DAG.getConstant(-BitWidth, AmtVT));
2498   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
2499   SDOperand OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2500   SDOperand OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
2501   SDOperand OutOps[] = { OutLo, OutHi };
2502   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2503                      OutOps, 2);
2504 }
2505
2506 SDOperand PPCTargetLowering::LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2507   MVT::ValueType VT = Op.getValueType();
2508   unsigned BitWidth = MVT::getSizeInBits(VT);
2509   assert(Op.getNumOperands() == 3 &&
2510          VT == Op.getOperand(1).getValueType() &&
2511          "Unexpected SRL!");
2512
2513   // Expand into a bunch of logical ops.  Note that these ops
2514   // depend on the PPC behavior for oversized shift amounts.
2515   SDOperand Lo = Op.getOperand(0);
2516   SDOperand Hi = Op.getOperand(1);
2517   SDOperand Amt = Op.getOperand(2);
2518   MVT::ValueType AmtVT = Amt.getValueType();
2519
2520   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2521                                DAG.getConstant(BitWidth, AmtVT), Amt);
2522   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2523   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2524   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2525   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2526                                DAG.getConstant(-BitWidth, AmtVT));
2527   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
2528   SDOperand OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2529   SDOperand OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
2530   SDOperand OutOps[] = { OutLo, OutHi };
2531   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2532                      OutOps, 2);
2533 }
2534
2535 SDOperand PPCTargetLowering::LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2536   MVT::ValueType VT = Op.getValueType();
2537   unsigned BitWidth = MVT::getSizeInBits(VT);
2538   assert(Op.getNumOperands() == 3 &&
2539          VT == Op.getOperand(1).getValueType() &&
2540          "Unexpected SRA!");
2541
2542   // Expand into a bunch of logical ops, followed by a select_cc.
2543   SDOperand Lo = Op.getOperand(0);
2544   SDOperand Hi = Op.getOperand(1);
2545   SDOperand Amt = Op.getOperand(2);
2546   MVT::ValueType AmtVT = Amt.getValueType();
2547
2548   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2549                                DAG.getConstant(BitWidth, AmtVT), Amt);
2550   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2551   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2552   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2553   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2554                                DAG.getConstant(-BitWidth, AmtVT));
2555   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, VT, Hi, Tmp5);
2556   SDOperand OutHi = DAG.getNode(PPCISD::SRA, VT, Hi, Amt);
2557   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, AmtVT),
2558                                     Tmp4, Tmp6, ISD::SETLE);
2559   SDOperand OutOps[] = { OutLo, OutHi };
2560   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2561                      OutOps, 2);
2562 }
2563
2564 //===----------------------------------------------------------------------===//
2565 // Vector related lowering.
2566 //
2567
2568 // If this is a vector of constants or undefs, get the bits.  A bit in
2569 // UndefBits is set if the corresponding element of the vector is an
2570 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2571 // zero.   Return true if this is not an array of constants, false if it is.
2572 //
2573 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2574                                        uint64_t UndefBits[2]) {
2575   // Start with zero'd results.
2576   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2577
2578   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2579   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2580     SDOperand OpVal = BV->getOperand(i);
2581
2582     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2583     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2584
2585     uint64_t EltBits = 0;
2586     if (OpVal.getOpcode() == ISD::UNDEF) {
2587       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2588       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2589       continue;
2590     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2591       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2592     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2593       assert(CN->getValueType(0) == MVT::f32 &&
2594              "Only one legal FP vector type!");
2595       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2596     } else {
2597       // Nonconstant element.
2598       return true;
2599     }
2600
2601     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2602   }
2603
2604   //printf("%llx %llx  %llx %llx\n",
2605   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2606   return false;
2607 }
2608
2609 // If this is a splat (repetition) of a value across the whole vector, return
2610 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2611 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2612 // SplatSize = 1 byte.
2613 static bool isConstantSplat(const uint64_t Bits128[2],
2614                             const uint64_t Undef128[2],
2615                             unsigned &SplatBits, unsigned &SplatUndef,
2616                             unsigned &SplatSize) {
2617
2618   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2619   // the same as the lower 64-bits, ignoring undefs.
2620   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2621     return false;  // Can't be a splat if two pieces don't match.
2622
2623   uint64_t Bits64  = Bits128[0] | Bits128[1];
2624   uint64_t Undef64 = Undef128[0] & Undef128[1];
2625
2626   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2627   // undefs.
2628   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2629     return false;  // Can't be a splat if two pieces don't match.
2630
2631   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2632   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2633
2634   // If the top 16-bits are different than the lower 16-bits, ignoring
2635   // undefs, we have an i32 splat.
2636   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2637     SplatBits = Bits32;
2638     SplatUndef = Undef32;
2639     SplatSize = 4;
2640     return true;
2641   }
2642
2643   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2644   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2645
2646   // If the top 8-bits are different than the lower 8-bits, ignoring
2647   // undefs, we have an i16 splat.
2648   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2649     SplatBits = Bits16;
2650     SplatUndef = Undef16;
2651     SplatSize = 2;
2652     return true;
2653   }
2654
2655   // Otherwise, we have an 8-bit splat.
2656   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2657   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2658   SplatSize = 1;
2659   return true;
2660 }
2661
2662 /// BuildSplatI - Build a canonical splati of Val with an element size of
2663 /// SplatSize.  Cast the result to VT.
2664 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2665                              SelectionDAG &DAG) {
2666   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2667
2668   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2669     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2670   };
2671
2672   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2673
2674   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2675   if (Val == -1)
2676     SplatSize = 1;
2677
2678   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2679
2680   // Build a canonical splat for this value.
2681   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2682   SmallVector<SDOperand, 8> Ops;
2683   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2684   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2685                               &Ops[0], Ops.size());
2686   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2687 }
2688
2689 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2690 /// specified intrinsic ID.
2691 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2692                                   SelectionDAG &DAG,
2693                                   MVT::ValueType DestVT = MVT::Other) {
2694   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2695   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2696                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2697 }
2698
2699 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2700 /// specified intrinsic ID.
2701 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2702                                   SDOperand Op2, SelectionDAG &DAG,
2703                                   MVT::ValueType DestVT = MVT::Other) {
2704   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2705   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2706                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2707 }
2708
2709
2710 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2711 /// amount.  The result has the specified value type.
2712 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2713                              MVT::ValueType VT, SelectionDAG &DAG) {
2714   // Force LHS/RHS to be the right type.
2715   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2716   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2717
2718   SDOperand Ops[16];
2719   for (unsigned i = 0; i != 16; ++i)
2720     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2721   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2722                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2723   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2724 }
2725
2726 // If this is a case we can't handle, return null and let the default
2727 // expansion code take care of it.  If we CAN select this case, and if it
2728 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2729 // this case more efficiently than a constant pool load, lower it to the
2730 // sequence of ops that should be used.
2731 SDOperand PPCTargetLowering::LowerBUILD_VECTOR(SDOperand Op,
2732                                                SelectionDAG &DAG) {
2733   // If this is a vector of constants or undefs, get the bits.  A bit in
2734   // UndefBits is set if the corresponding element of the vector is an
2735   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2736   // zero.
2737   uint64_t VectorBits[2];
2738   uint64_t UndefBits[2];
2739   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2740     return SDOperand();   // Not a constant vector.
2741
2742   // If this is a splat (repetition) of a value across the whole vector, return
2743   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2744   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2745   // SplatSize = 1 byte.
2746   unsigned SplatBits, SplatUndef, SplatSize;
2747   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2748     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2749
2750     // First, handle single instruction cases.
2751
2752     // All zeros?
2753     if (SplatBits == 0) {
2754       // Canonicalize all zero vectors to be v4i32.
2755       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2756         SDOperand Z = DAG.getConstant(0, MVT::i32);
2757         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2758         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2759       }
2760       return Op;
2761     }
2762
2763     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2764     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2765     if (SextVal >= -16 && SextVal <= 15)
2766       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2767
2768
2769     // Two instruction sequences.
2770
2771     // If this value is in the range [-32,30] and is even, use:
2772     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2773     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2774       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2775       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2776     }
2777
2778     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2779     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2780     // for fneg/fabs.
2781     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2782       // Make -1 and vspltisw -1:
2783       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2784
2785       // Make the VSLW intrinsic, computing 0x8000_0000.
2786       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2787                                        OnesV, DAG);
2788
2789       // xor by OnesV to invert it.
2790       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2791       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2792     }
2793
2794     // Check to see if this is a wide variety of vsplti*, binop self cases.
2795     unsigned SplatBitSize = SplatSize*8;
2796     static const signed char SplatCsts[] = {
2797       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2798       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2799     };
2800
2801     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2802       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2803       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2804       int i = SplatCsts[idx];
2805
2806       // Figure out what shift amount will be used by altivec if shifted by i in
2807       // this splat size.
2808       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2809
2810       // vsplti + shl self.
2811       if (SextVal == (i << (int)TypeShiftAmt)) {
2812         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2813         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2814           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2815           Intrinsic::ppc_altivec_vslw
2816         };
2817         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2818         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2819       }
2820
2821       // vsplti + srl self.
2822       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2823         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2824         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2825           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2826           Intrinsic::ppc_altivec_vsrw
2827         };
2828         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2829         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2830       }
2831
2832       // vsplti + sra self.
2833       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2834         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2835         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2836           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2837           Intrinsic::ppc_altivec_vsraw
2838         };
2839         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2840         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2841       }
2842
2843       // vsplti + rol self.
2844       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2845                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2846         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2847         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2848           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2849           Intrinsic::ppc_altivec_vrlw
2850         };
2851         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2852         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2853       }
2854
2855       // t = vsplti c, result = vsldoi t, t, 1
2856       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2857         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2858         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2859       }
2860       // t = vsplti c, result = vsldoi t, t, 2
2861       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2862         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2863         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2864       }
2865       // t = vsplti c, result = vsldoi t, t, 3
2866       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2867         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2868         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2869       }
2870     }
2871
2872     // Three instruction sequences.
2873
2874     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2875     if (SextVal >= 0 && SextVal <= 31) {
2876       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2877       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2878       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2879       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2880     }
2881     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2882     if (SextVal >= -31 && SextVal <= 0) {
2883       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2884       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2885       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2886       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2887     }
2888   }
2889
2890   return SDOperand();
2891 }
2892
2893 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2894 /// the specified operations to build the shuffle.
2895 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2896                                         SDOperand RHS, SelectionDAG &DAG) {
2897   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2898   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2899   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2900
2901   enum {
2902     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2903     OP_VMRGHW,
2904     OP_VMRGLW,
2905     OP_VSPLTISW0,
2906     OP_VSPLTISW1,
2907     OP_VSPLTISW2,
2908     OP_VSPLTISW3,
2909     OP_VSLDOI4,
2910     OP_VSLDOI8,
2911     OP_VSLDOI12
2912   };
2913
2914   if (OpNum == OP_COPY) {
2915     if (LHSID == (1*9+2)*9+3) return LHS;
2916     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2917     return RHS;
2918   }
2919
2920   SDOperand OpLHS, OpRHS;
2921   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2922   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2923
2924   unsigned ShufIdxs[16];
2925   switch (OpNum) {
2926   default: assert(0 && "Unknown i32 permute!");
2927   case OP_VMRGHW:
2928     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2929     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2930     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2931     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2932     break;
2933   case OP_VMRGLW:
2934     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2935     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2936     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2937     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2938     break;
2939   case OP_VSPLTISW0:
2940     for (unsigned i = 0; i != 16; ++i)
2941       ShufIdxs[i] = (i&3)+0;
2942     break;
2943   case OP_VSPLTISW1:
2944     for (unsigned i = 0; i != 16; ++i)
2945       ShufIdxs[i] = (i&3)+4;
2946     break;
2947   case OP_VSPLTISW2:
2948     for (unsigned i = 0; i != 16; ++i)
2949       ShufIdxs[i] = (i&3)+8;
2950     break;
2951   case OP_VSPLTISW3:
2952     for (unsigned i = 0; i != 16; ++i)
2953       ShufIdxs[i] = (i&3)+12;
2954     break;
2955   case OP_VSLDOI4:
2956     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2957   case OP_VSLDOI8:
2958     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2959   case OP_VSLDOI12:
2960     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2961   }
2962   SDOperand Ops[16];
2963   for (unsigned i = 0; i != 16; ++i)
2964     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2965
2966   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2967                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2968 }
2969
2970 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2971 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2972 /// return the code it can be lowered into.  Worst case, it can always be
2973 /// lowered into a vperm.
2974 SDOperand PPCTargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op,
2975                                                  SelectionDAG &DAG) {
2976   SDOperand V1 = Op.getOperand(0);
2977   SDOperand V2 = Op.getOperand(1);
2978   SDOperand PermMask = Op.getOperand(2);
2979
2980   // Cases that are handled by instructions that take permute immediates
2981   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2982   // selected by the instruction selector.
2983   if (V2.getOpcode() == ISD::UNDEF) {
2984     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2985         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2986         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2987         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2988         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2989         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2990         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2991         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2992         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2993         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2994         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2995         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2996       return Op;
2997     }
2998   }
2999
3000   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3001   // and produce a fixed permutation.  If any of these match, do not lower to
3002   // VPERM.
3003   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
3004       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
3005       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
3006       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
3007       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
3008       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
3009       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
3010       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
3011       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
3012     return Op;
3013
3014   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3015   // perfect shuffle table to emit an optimal matching sequence.
3016   unsigned PFIndexes[4];
3017   bool isFourElementShuffle = true;
3018   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3019     unsigned EltNo = 8;   // Start out undef.
3020     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3021       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3022         continue;   // Undef, ignore it.
3023
3024       unsigned ByteSource =
3025         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
3026       if ((ByteSource & 3) != j) {
3027         isFourElementShuffle = false;
3028         break;
3029       }
3030
3031       if (EltNo == 8) {
3032         EltNo = ByteSource/4;
3033       } else if (EltNo != ByteSource/4) {
3034         isFourElementShuffle = false;
3035         break;
3036       }
3037     }
3038     PFIndexes[i] = EltNo;
3039   }
3040
3041   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3042   // perfect shuffle vector to determine if it is cost effective to do this as
3043   // discrete instructions, or whether we should use a vperm.
3044   if (isFourElementShuffle) {
3045     // Compute the index in the perfect shuffle table.
3046     unsigned PFTableIndex =
3047       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3048
3049     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3050     unsigned Cost  = (PFEntry >> 30);
3051
3052     // Determining when to avoid vperm is tricky.  Many things affect the cost
3053     // of vperm, particularly how many times the perm mask needs to be computed.
3054     // For example, if the perm mask can be hoisted out of a loop or is already
3055     // used (perhaps because there are multiple permutes with the same shuffle
3056     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3057     // the loop requires an extra register.
3058     //
3059     // As a compromise, we only emit discrete instructions if the shuffle can be
3060     // generated in 3 or fewer operations.  When we have loop information
3061     // available, if this block is within a loop, we should avoid using vperm
3062     // for 3-operation perms and use a constant pool load instead.
3063     if (Cost < 3)
3064       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3065   }
3066
3067   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3068   // vector that will get spilled to the constant pool.
3069   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3070
3071   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3072   // that it is in input element units, not in bytes.  Convert now.
3073   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
3074   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
3075
3076   SmallVector<SDOperand, 16> ResultMask;
3077   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3078     unsigned SrcElt;
3079     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3080       SrcElt = 0;
3081     else
3082       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
3083
3084     for (unsigned j = 0; j != BytesPerElement; ++j)
3085       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3086                                            MVT::i8));
3087   }
3088
3089   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3090                                     &ResultMask[0], ResultMask.size());
3091   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3092 }
3093
3094 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3095 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3096 /// information about the intrinsic.
3097 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
3098                                   bool &isDot) {
3099   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
3100   CompareOpc = -1;
3101   isDot = false;
3102   switch (IntrinsicID) {
3103   default: return false;
3104     // Comparison predicates.
3105   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3106   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3107   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3108   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3109   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3110   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3111   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3112   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3113   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3114   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3115   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3116   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3117   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3118
3119     // Normal Comparisons.
3120   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3121   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3122   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3123   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3124   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3125   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3126   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3127   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3128   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3129   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3130   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3131   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3132   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3133   }
3134   return true;
3135 }
3136
3137 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3138 /// lower, do it, otherwise return null.
3139 SDOperand PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op,
3140                                                      SelectionDAG &DAG) {
3141   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3142   // opcode number of the comparison.
3143   int CompareOpc;
3144   bool isDot;
3145   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3146     return SDOperand();    // Don't custom lower most intrinsics.
3147
3148   // If this is a non-dot comparison, make the VCMP node and we are done.
3149   if (!isDot) {
3150     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3151                                 Op.getOperand(1), Op.getOperand(2),
3152                                 DAG.getConstant(CompareOpc, MVT::i32));
3153     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3154   }
3155
3156   // Create the PPCISD altivec 'dot' comparison node.
3157   SDOperand Ops[] = {
3158     Op.getOperand(2),  // LHS
3159     Op.getOperand(3),  // RHS
3160     DAG.getConstant(CompareOpc, MVT::i32)
3161   };
3162   std::vector<MVT::ValueType> VTs;
3163   VTs.push_back(Op.getOperand(2).getValueType());
3164   VTs.push_back(MVT::Flag);
3165   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3166
3167   // Now that we have the comparison, emit a copy from the CR to a GPR.
3168   // This is flagged to the above dot comparison.
3169   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3170                                 DAG.getRegister(PPC::CR6, MVT::i32),
3171                                 CompNode.getValue(1));
3172
3173   // Unpack the result based on how the target uses it.
3174   unsigned BitNo;   // Bit # of CR6.
3175   bool InvertBit;   // Invert result?
3176   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
3177   default:  // Can't happen, don't crash on invalid number though.
3178   case 0:   // Return the value of the EQ bit of CR6.
3179     BitNo = 0; InvertBit = false;
3180     break;
3181   case 1:   // Return the inverted value of the EQ bit of CR6.
3182     BitNo = 0; InvertBit = true;
3183     break;
3184   case 2:   // Return the value of the LT bit of CR6.
3185     BitNo = 2; InvertBit = false;
3186     break;
3187   case 3:   // Return the inverted value of the LT bit of CR6.
3188     BitNo = 2; InvertBit = true;
3189     break;
3190   }
3191
3192   // Shift the bit into the low position.
3193   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3194                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3195   // Isolate the bit.
3196   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3197                       DAG.getConstant(1, MVT::i32));
3198
3199   // If we are supposed to, toggle the bit.
3200   if (InvertBit)
3201     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3202                         DAG.getConstant(1, MVT::i32));
3203   return Flags;
3204 }
3205
3206 SDOperand PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op,
3207                                                    SelectionDAG &DAG) {
3208   // Create a stack slot that is 16-byte aligned.
3209   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3210   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3211   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3212   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3213
3214   // Store the input value into Value#0 of the stack slot.
3215   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
3216                                  Op.getOperand(0), FIdx, NULL, 0);
3217   // Load it out.
3218   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3219 }
3220
3221 SDOperand PPCTargetLowering::LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3222   if (Op.getValueType() == MVT::v4i32) {
3223     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3224
3225     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3226     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3227
3228     SDOperand RHSSwap =   // = vrlw RHS, 16
3229       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3230
3231     // Shrinkify inputs to v8i16.
3232     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3233     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3234     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3235
3236     // Low parts multiplied together, generating 32-bit results (we ignore the
3237     // top parts).
3238     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3239                                         LHS, RHS, DAG, MVT::v4i32);
3240
3241     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3242                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3243     // Shift the high parts up 16 bits.
3244     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3245     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3246   } else if (Op.getValueType() == MVT::v8i16) {
3247     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3248
3249     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3250
3251     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3252                             LHS, RHS, Zero, DAG);
3253   } else if (Op.getValueType() == MVT::v16i8) {
3254     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3255
3256     // Multiply the even 8-bit parts, producing 16-bit sums.
3257     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3258                                            LHS, RHS, DAG, MVT::v8i16);
3259     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3260
3261     // Multiply the odd 8-bit parts, producing 16-bit sums.
3262     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3263                                           LHS, RHS, DAG, MVT::v8i16);
3264     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3265
3266     // Merge the results together.
3267     SDOperand Ops[16];
3268     for (unsigned i = 0; i != 8; ++i) {
3269       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3270       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3271     }
3272     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3273                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3274   } else {
3275     assert(0 && "Unknown mul to lower!");
3276     abort();
3277   }
3278 }
3279
3280 /// LowerOperation - Provide custom lowering hooks for some operations.
3281 ///
3282 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3283   switch (Op.getOpcode()) {
3284   default: assert(0 && "Wasn't expecting to be able to lower this!");
3285   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3286   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3287   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3288   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3289   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3290   case ISD::VASTART:
3291     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3292                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3293
3294   case ISD::VAARG:
3295     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3296                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3297
3298   case ISD::FORMAL_ARGUMENTS:
3299     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3300                                  VarArgsStackOffset, VarArgsNumGPR,
3301                                  VarArgsNumFPR, PPCSubTarget);
3302
3303   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3304   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3305   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3306   case ISD::DYNAMIC_STACKALLOC:
3307     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3308
3309   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3310   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3311   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3312   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3313   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3314
3315   // Lower 64-bit shifts.
3316   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3317   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3318   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3319
3320   // Vector-related lowering.
3321   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3322   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3323   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3324   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3325   case ISD::MUL:                return LowerMUL(Op, DAG);
3326
3327   // Frame & Return address.
3328   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3329   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3330   }
3331   return SDOperand();
3332 }
3333
3334 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3335   switch (N->getOpcode()) {
3336   default: assert(0 && "Wasn't expecting to be able to lower this!");
3337   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3338   }
3339 }
3340
3341
3342 //===----------------------------------------------------------------------===//
3343 //  Other Lowering Code
3344 //===----------------------------------------------------------------------===//
3345
3346 MachineBasicBlock *
3347 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3348                                                MachineBasicBlock *BB) {
3349   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3350   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3351           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3352           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3353           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3354           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3355          "Unexpected instr type to insert");
3356
3357   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3358   // control-flow pattern.  The incoming instruction knows the destination vreg
3359   // to set, the condition code register to branch on, the true/false values to
3360   // select between, and a branch opcode to use.
3361   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3362   ilist<MachineBasicBlock>::iterator It = BB;
3363   ++It;
3364
3365   //  thisMBB:
3366   //  ...
3367   //   TrueVal = ...
3368   //   cmpTY ccX, r1, r2
3369   //   bCC copy1MBB
3370   //   fallthrough --> copy0MBB
3371   MachineBasicBlock *thisMBB = BB;
3372   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3373   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3374   unsigned SelectPred = MI->getOperand(4).getImm();
3375   BuildMI(BB, TII->get(PPC::BCC))
3376     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3377   MachineFunction *F = BB->getParent();
3378   F->getBasicBlockList().insert(It, copy0MBB);
3379   F->getBasicBlockList().insert(It, sinkMBB);
3380   // Update machine-CFG edges by first adding all successors of the current
3381   // block to the new block which will contain the Phi node for the select.
3382   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3383       e = BB->succ_end(); i != e; ++i)
3384     sinkMBB->addSuccessor(*i);
3385   // Next, remove all successors of the current block, and add the true
3386   // and fallthrough blocks as its successors.
3387   while(!BB->succ_empty())
3388     BB->removeSuccessor(BB->succ_begin());
3389   BB->addSuccessor(copy0MBB);
3390   BB->addSuccessor(sinkMBB);
3391
3392   //  copy0MBB:
3393   //   %FalseValue = ...
3394   //   # fallthrough to sinkMBB
3395   BB = copy0MBB;
3396
3397   // Update machine-CFG edges
3398   BB->addSuccessor(sinkMBB);
3399
3400   //  sinkMBB:
3401   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3402   //  ...
3403   BB = sinkMBB;
3404   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3405     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3406     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3407
3408   delete MI;   // The pseudo instruction is gone now.
3409   return BB;
3410 }
3411
3412 //===----------------------------------------------------------------------===//
3413 // Target Optimization Hooks
3414 //===----------------------------------------------------------------------===//
3415
3416 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3417                                                DAGCombinerInfo &DCI) const {
3418   TargetMachine &TM = getTargetMachine();
3419   SelectionDAG &DAG = DCI.DAG;
3420   switch (N->getOpcode()) {
3421   default: break;
3422   case PPCISD::SHL:
3423     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3424       if (C->getValue() == 0)   // 0 << V -> 0.
3425         return N->getOperand(0);
3426     }
3427     break;
3428   case PPCISD::SRL:
3429     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3430       if (C->getValue() == 0)   // 0 >>u V -> 0.
3431         return N->getOperand(0);
3432     }
3433     break;
3434   case PPCISD::SRA:
3435     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3436       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3437           C->isAllOnesValue())    // -1 >>s V -> -1.
3438         return N->getOperand(0);
3439     }
3440     break;
3441
3442   case ISD::SINT_TO_FP:
3443     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3444       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3445         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3446         // We allow the src/dst to be either f32/f64, but the intermediate
3447         // type must be i64.
3448         if (N->getOperand(0).getValueType() == MVT::i64 &&
3449             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3450           SDOperand Val = N->getOperand(0).getOperand(0);
3451           if (Val.getValueType() == MVT::f32) {
3452             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3453             DCI.AddToWorklist(Val.Val);
3454           }
3455
3456           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3457           DCI.AddToWorklist(Val.Val);
3458           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3459           DCI.AddToWorklist(Val.Val);
3460           if (N->getValueType(0) == MVT::f32) {
3461             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3462                               DAG.getIntPtrConstant(0));
3463             DCI.AddToWorklist(Val.Val);
3464           }
3465           return Val;
3466         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3467           // If the intermediate type is i32, we can avoid the load/store here
3468           // too.
3469         }
3470       }
3471     }
3472     break;
3473   case ISD::STORE:
3474     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3475     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3476         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3477         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3478         N->getOperand(1).getValueType() == MVT::i32 &&
3479         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3480       SDOperand Val = N->getOperand(1).getOperand(0);
3481       if (Val.getValueType() == MVT::f32) {
3482         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3483         DCI.AddToWorklist(Val.Val);
3484       }
3485       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3486       DCI.AddToWorklist(Val.Val);
3487
3488       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3489                         N->getOperand(2), N->getOperand(3));
3490       DCI.AddToWorklist(Val.Val);
3491       return Val;
3492     }
3493
3494     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3495     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3496         N->getOperand(1).Val->hasOneUse() &&
3497         (N->getOperand(1).getValueType() == MVT::i32 ||
3498          N->getOperand(1).getValueType() == MVT::i16)) {
3499       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3500       // Do an any-extend to 32-bits if this is a half-word input.
3501       if (BSwapOp.getValueType() == MVT::i16)
3502         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3503
3504       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3505                          N->getOperand(2), N->getOperand(3),
3506                          DAG.getValueType(N->getOperand(1).getValueType()));
3507     }
3508     break;
3509   case ISD::BSWAP:
3510     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3511     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3512         N->getOperand(0).hasOneUse() &&
3513         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3514       SDOperand Load = N->getOperand(0);
3515       LoadSDNode *LD = cast<LoadSDNode>(Load);
3516       // Create the byte-swapping load.
3517       std::vector<MVT::ValueType> VTs;
3518       VTs.push_back(MVT::i32);
3519       VTs.push_back(MVT::Other);
3520       SDOperand MO = DAG.getMemOperand(LD->getMemOperand());
3521       SDOperand Ops[] = {
3522         LD->getChain(),    // Chain
3523         LD->getBasePtr(),  // Ptr
3524         MO,                // MemOperand
3525         DAG.getValueType(N->getValueType(0)) // VT
3526       };
3527       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3528
3529       // If this is an i16 load, insert the truncate.
3530       SDOperand ResVal = BSLoad;
3531       if (N->getValueType(0) == MVT::i16)
3532         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3533
3534       // First, combine the bswap away.  This makes the value produced by the
3535       // load dead.
3536       DCI.CombineTo(N, ResVal);
3537
3538       // Next, combine the load away, we give it a bogus result value but a real
3539       // chain result.  The result value is dead because the bswap is dead.
3540       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3541
3542       // Return N so it doesn't get rechecked!
3543       return SDOperand(N, 0);
3544     }
3545
3546     break;
3547   case PPCISD::VCMP: {
3548     // If a VCMPo node already exists with exactly the same operands as this
3549     // node, use its result instead of this node (VCMPo computes both a CR6 and
3550     // a normal output).
3551     //
3552     if (!N->getOperand(0).hasOneUse() &&
3553         !N->getOperand(1).hasOneUse() &&
3554         !N->getOperand(2).hasOneUse()) {
3555
3556       // Scan all of the users of the LHS, looking for VCMPo's that match.
3557       SDNode *VCMPoNode = 0;
3558
3559       SDNode *LHSN = N->getOperand(0).Val;
3560       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3561            UI != E; ++UI)
3562         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3563             (*UI)->getOperand(1) == N->getOperand(1) &&
3564             (*UI)->getOperand(2) == N->getOperand(2) &&
3565             (*UI)->getOperand(0) == N->getOperand(0)) {
3566           VCMPoNode = *UI;
3567           break;
3568         }
3569
3570       // If there is no VCMPo node, or if the flag value has a single use, don't
3571       // transform this.
3572       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3573         break;
3574
3575       // Look at the (necessarily single) use of the flag value.  If it has a
3576       // chain, this transformation is more complex.  Note that multiple things
3577       // could use the value result, which we should ignore.
3578       SDNode *FlagUser = 0;
3579       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3580            FlagUser == 0; ++UI) {
3581         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3582         SDNode *User = *UI;
3583         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3584           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3585             FlagUser = User;
3586             break;
3587           }
3588         }
3589       }
3590
3591       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3592       // give up for right now.
3593       if (FlagUser->getOpcode() == PPCISD::MFCR)
3594         return SDOperand(VCMPoNode, 0);
3595     }
3596     break;
3597   }
3598   case ISD::BR_CC: {
3599     // If this is a branch on an altivec predicate comparison, lower this so
3600     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3601     // lowering is done pre-legalize, because the legalizer lowers the predicate
3602     // compare down to code that is difficult to reassemble.
3603     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3604     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3605     int CompareOpc;
3606     bool isDot;
3607
3608     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3609         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3610         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3611       assert(isDot && "Can't compare against a vector result!");
3612
3613       // If this is a comparison against something other than 0/1, then we know
3614       // that the condition is never/always true.
3615       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3616       if (Val != 0 && Val != 1) {
3617         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3618           return N->getOperand(0);
3619         // Always !=, turn it into an unconditional branch.
3620         return DAG.getNode(ISD::BR, MVT::Other,
3621                            N->getOperand(0), N->getOperand(4));
3622       }
3623
3624       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3625
3626       // Create the PPCISD altivec 'dot' comparison node.
3627       std::vector<MVT::ValueType> VTs;
3628       SDOperand Ops[] = {
3629         LHS.getOperand(2),  // LHS of compare
3630         LHS.getOperand(3),  // RHS of compare
3631         DAG.getConstant(CompareOpc, MVT::i32)
3632       };
3633       VTs.push_back(LHS.getOperand(2).getValueType());
3634       VTs.push_back(MVT::Flag);
3635       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3636
3637       // Unpack the result based on how the target uses it.
3638       PPC::Predicate CompOpc;
3639       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3640       default:  // Can't happen, don't crash on invalid number though.
3641       case 0:   // Branch on the value of the EQ bit of CR6.
3642         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3643         break;
3644       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3645         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3646         break;
3647       case 2:   // Branch on the value of the LT bit of CR6.
3648         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3649         break;
3650       case 3:   // Branch on the inverted value of the LT bit of CR6.
3651         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3652         break;
3653       }
3654
3655       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3656                          DAG.getConstant(CompOpc, MVT::i32),
3657                          DAG.getRegister(PPC::CR6, MVT::i32),
3658                          N->getOperand(4), CompNode.getValue(1));
3659     }
3660     break;
3661   }
3662   }
3663
3664   return SDOperand();
3665 }
3666
3667 //===----------------------------------------------------------------------===//
3668 // Inline Assembly Support
3669 //===----------------------------------------------------------------------===//
3670
3671 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3672                                                        const APInt &Mask,
3673                                                        APInt &KnownZero,
3674                                                        APInt &KnownOne,
3675                                                        const SelectionDAG &DAG,
3676                                                        unsigned Depth) const {
3677   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3678   switch (Op.getOpcode()) {
3679   default: break;
3680   case PPCISD::LBRX: {
3681     // lhbrx is known to have the top bits cleared out.
3682     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3683       KnownZero = 0xFFFF0000;
3684     break;
3685   }
3686   case ISD::INTRINSIC_WO_CHAIN: {
3687     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3688     default: break;
3689     case Intrinsic::ppc_altivec_vcmpbfp_p:
3690     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3691     case Intrinsic::ppc_altivec_vcmpequb_p:
3692     case Intrinsic::ppc_altivec_vcmpequh_p:
3693     case Intrinsic::ppc_altivec_vcmpequw_p:
3694     case Intrinsic::ppc_altivec_vcmpgefp_p:
3695     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3696     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3697     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3698     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3699     case Intrinsic::ppc_altivec_vcmpgtub_p:
3700     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3701     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3702       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3703       break;
3704     }
3705   }
3706   }
3707 }
3708
3709
3710 /// getConstraintType - Given a constraint, return the type of
3711 /// constraint it is for this target.
3712 PPCTargetLowering::ConstraintType
3713 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3714   if (Constraint.size() == 1) {
3715     switch (Constraint[0]) {
3716     default: break;
3717     case 'b':
3718     case 'r':
3719     case 'f':
3720     case 'v':
3721     case 'y':
3722       return C_RegisterClass;
3723     }
3724   }
3725   return TargetLowering::getConstraintType(Constraint);
3726 }
3727
3728 std::pair<unsigned, const TargetRegisterClass*>
3729 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3730                                                 MVT::ValueType VT) const {
3731   if (Constraint.size() == 1) {
3732     // GCC RS6000 Constraint Letters
3733     switch (Constraint[0]) {
3734     case 'b':   // R1-R31
3735     case 'r':   // R0-R31
3736       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3737         return std::make_pair(0U, PPC::G8RCRegisterClass);
3738       return std::make_pair(0U, PPC::GPRCRegisterClass);
3739     case 'f':
3740       if (VT == MVT::f32)
3741         return std::make_pair(0U, PPC::F4RCRegisterClass);
3742       else if (VT == MVT::f64)
3743         return std::make_pair(0U, PPC::F8RCRegisterClass);
3744       break;
3745     case 'v':
3746       return std::make_pair(0U, PPC::VRRCRegisterClass);
3747     case 'y':   // crrc
3748       return std::make_pair(0U, PPC::CRRCRegisterClass);
3749     }
3750   }
3751
3752   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3753 }
3754
3755
3756 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3757 /// vector.  If it is invalid, don't add anything to Ops.
3758 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3759                                                      std::vector<SDOperand>&Ops,
3760                                                      SelectionDAG &DAG) {
3761   SDOperand Result(0,0);
3762   switch (Letter) {
3763   default: break;
3764   case 'I':
3765   case 'J':
3766   case 'K':
3767   case 'L':
3768   case 'M':
3769   case 'N':
3770   case 'O':
3771   case 'P': {
3772     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3773     if (!CST) return; // Must be an immediate to match.
3774     unsigned Value = CST->getValue();
3775     switch (Letter) {
3776     default: assert(0 && "Unknown constraint letter!");
3777     case 'I':  // "I" is a signed 16-bit constant.
3778       if ((short)Value == (int)Value)
3779         Result = DAG.getTargetConstant(Value, Op.getValueType());
3780       break;
3781     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3782     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3783       if ((short)Value == 0)
3784         Result = DAG.getTargetConstant(Value, Op.getValueType());
3785       break;
3786     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3787       if ((Value >> 16) == 0)
3788         Result = DAG.getTargetConstant(Value, Op.getValueType());
3789       break;
3790     case 'M':  // "M" is a constant that is greater than 31.
3791       if (Value > 31)
3792         Result = DAG.getTargetConstant(Value, Op.getValueType());
3793       break;
3794     case 'N':  // "N" is a positive constant that is an exact power of two.
3795       if ((int)Value > 0 && isPowerOf2_32(Value))
3796         Result = DAG.getTargetConstant(Value, Op.getValueType());
3797       break;
3798     case 'O':  // "O" is the constant zero.
3799       if (Value == 0)
3800         Result = DAG.getTargetConstant(Value, Op.getValueType());
3801       break;
3802     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3803       if ((short)-Value == (int)-Value)
3804         Result = DAG.getTargetConstant(Value, Op.getValueType());
3805       break;
3806     }
3807     break;
3808   }
3809   }
3810
3811   if (Result.Val) {
3812     Ops.push_back(Result);
3813     return;
3814   }
3815
3816   // Handle standard constraint letters.
3817   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3818 }
3819
3820 // isLegalAddressingMode - Return true if the addressing mode represented
3821 // by AM is legal for this target, for a load/store of the specified type.
3822 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3823                                               const Type *Ty) const {
3824   // FIXME: PPC does not allow r+i addressing modes for vectors!
3825
3826   // PPC allows a sign-extended 16-bit immediate field.
3827   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3828     return false;
3829
3830   // No global is ever allowed as a base.
3831   if (AM.BaseGV)
3832     return false;
3833
3834   // PPC only support r+r,
3835   switch (AM.Scale) {
3836   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3837     break;
3838   case 1:
3839     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3840       return false;
3841     // Otherwise we have r+r or r+i.
3842     break;
3843   case 2:
3844     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3845       return false;
3846     // Allow 2*r as r+r.
3847     break;
3848   default:
3849     // No other scales are supported.
3850     return false;
3851   }
3852
3853   return true;
3854 }
3855
3856 /// isLegalAddressImmediate - Return true if the integer value can be used
3857 /// as the offset of the target addressing mode for load / store of the
3858 /// given type.
3859 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3860   // PPC allows a sign-extended 16-bit immediate field.
3861   return (V > -(1 << 16) && V < (1 << 16)-1);
3862 }
3863
3864 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3865   return false;
3866 }
3867
3868 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3869   // Depths > 0 not supported yet!
3870   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3871     return SDOperand();
3872
3873   MachineFunction &MF = DAG.getMachineFunction();
3874   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3875   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3876   if (RAIdx == 0) {
3877     bool isPPC64 = PPCSubTarget.isPPC64();
3878     int Offset =
3879       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3880
3881     // Set up a frame object for the return address.
3882     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3883
3884     // Remember it for next time.
3885     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3886
3887     // Make sure the function really does not optimize away the store of the RA
3888     // to the stack.
3889     FuncInfo->setLRStoreRequired();
3890   }
3891
3892   // Just load the return address off the stack.
3893   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3894   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3895 }
3896
3897 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3898   // Depths > 0 not supported yet!
3899   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3900     return SDOperand();
3901
3902   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3903   bool isPPC64 = PtrVT == MVT::i64;
3904
3905   MachineFunction &MF = DAG.getMachineFunction();
3906   MachineFrameInfo *MFI = MF.getFrameInfo();
3907   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3908                   && MFI->getStackSize();
3909
3910   if (isPPC64)
3911     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3912       MVT::i64);
3913   else
3914     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3915       MVT::i32);
3916 }