lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no SREM/UREM instructions
  81   setOperationAction(ISD::SREM, MVT::i32, Expand);
  82   setOperationAction(ISD::UREM, MVT::i32, Expand);
  83   setOperationAction(ISD::SREM, MVT::i64, Expand);
  84   setOperationAction(ISD::UREM, MVT::i64, Expand);
  85
  86   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  87   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  88   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  89   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  90   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  91   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  92   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  94   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  95
  96   // We don't support sin/cos/sqrt/fmod/pow
  97   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  98   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  99   setOperationAction(ISD::FREM , MVT::f64, Expand);
 100   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 101   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 102   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 103   setOperationAction(ISD::FREM , MVT::f32, Expand);
 104   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 105
 106   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 107
 108   // If we're enabling GP optimizations, use hardware square root
 109   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 110     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 111     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 112   }
 113
 114   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 115   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 116
 117   // PowerPC does not have BSWAP, CTPOP or CTTZ
 118   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 119   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 120   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 121   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 122   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 123   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 124
 125   // PowerPC does not have ROTR
 126   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 127   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 128
 129   // PowerPC does not have Select
 130   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 131   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 132   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 133   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 134
 135   // PowerPC wants to turn select_cc of FP into fsel when possible.
 136   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 138
 139   // PowerPC wants to optimize integer setcc a bit
 140   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 141
 142   // PowerPC does not have BRCOND which requires SetCC
 143   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 144
 145   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 146
 147   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 148   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 149
 150   // PowerPC does not have [U|S]INT_TO_FP
 151   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 152   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 153
 154   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 155   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 156   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 157   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 158
 159   // We cannot sextinreg(i1).  Expand to shifts.
 160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 161
 162   // Support label based line numbers.
 163   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 164   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 165
 166   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 167   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 168   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 169   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 170
 171
 172   // We want to legalize GlobalAddress and ConstantPool nodes into the
 173   // appropriate instructions to materialize the address.
 174   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 175   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 176   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 177   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 178   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 179   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 180   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 181   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 182
 183   // RET must be custom lowered, to meet ABI requirements.
 184   setOperationAction(ISD::RET               , MVT::Other, Custom);
 185
 186   // TRAP is legal.
 187   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 188
 189   // TRAMPOLINE is custom lowered.
 190   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 191
 192   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 193   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 194
 195   // VAARG is custom lowered with ELF 32 ABI
 196   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 197     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 198   else
 199     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 200
 201   // Use the default implementation.
 202   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 208
 209   // We want to custom lower some of our intrinsics.
 210   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 211
 212   // Comparisons that require checking two conditions.
 213   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 214   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 215   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 216   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 217   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 218   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 219   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 220   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 221   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 222   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 223   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 224   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 225
 226   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 227     // They also have instructions for converting between i64 and fp.
 228     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 230     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 231     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 232     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 233
 234     // FIXME: disable this lowered code.  This generates 64-bit register values,
 235     // and we don't model the fact that the top part is clobbered by calls.  We
 236     // need to flag these together so that the value isn't live across a call.
 237     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 238
 239     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 240     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 241   } else {
 242     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 243     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 244   }
 245
 246   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 247     // 64-bit PowerPC implementations can support i64 types directly
 248     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 249     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 250     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 251     // 64-bit PowerPC wants to expand i128 shifts itself.
 252     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 253     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 254     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 255   } else {
 256     // 32-bit PowerPC wants to expand i64 shifts itself.
 257     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 258     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 259     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 260   }
 261
 262   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 263     // First set operation action for all vector types to expand. Then we
 264     // will selectively turn on ones that can be effectively codegen'd.
 265     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 266          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 267       MVT VT = (MVT::SimpleValueType)i;
 268
 269       // add/sub are legal for all supported vector VT's.
 270       setOperationAction(ISD::ADD , VT, Legal);
 271       setOperationAction(ISD::SUB , VT, Legal);
 272
 273       // We promote all shuffles to v16i8.
 274       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 275       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 276
 277       // We promote all non-typed operations to v4i32.
 278       setOperationAction(ISD::AND   , VT, Promote);
 279       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 280       setOperationAction(ISD::OR    , VT, Promote);
 281       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 282       setOperationAction(ISD::XOR   , VT, Promote);
 283       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 284       setOperationAction(ISD::LOAD  , VT, Promote);
 285       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 286       setOperationAction(ISD::SELECT, VT, Promote);
 287       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 288       setOperationAction(ISD::STORE, VT, Promote);
 289       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 290
 291       // No other operations are legal.
 292       setOperationAction(ISD::MUL , VT, Expand);
 293       setOperationAction(ISD::SDIV, VT, Expand);
 294       setOperationAction(ISD::SREM, VT, Expand);
 295       setOperationAction(ISD::UDIV, VT, Expand);
 296       setOperationAction(ISD::UREM, VT, Expand);
 297       setOperationAction(ISD::FDIV, VT, Expand);
 298       setOperationAction(ISD::FNEG, VT, Expand);
 299       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 300       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 301       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 302       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 303       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 304       setOperationAction(ISD::UDIVREM, VT, Expand);
 305       setOperationAction(ISD::SDIVREM, VT, Expand);
 306       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 307       setOperationAction(ISD::FPOW, VT, Expand);
 308       setOperationAction(ISD::CTPOP, VT, Expand);
 309       setOperationAction(ISD::CTLZ, VT, Expand);
 310       setOperationAction(ISD::CTTZ, VT, Expand);
 311     }
 312
 313     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 314     // with merges, splats, etc.
 315     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 316
 317     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 318     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 319     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 320     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 321     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 322     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 323
 324     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 325     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 326     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 327     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 328
 329     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 330     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 331     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 332     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 333
 334     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 335     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 336
 337     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 338     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 339     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 340     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 341   }
 342
 343   setShiftAmountType(MVT::i32);
 344   setBooleanContents(ZeroOrOneBooleanContent);
 345
 346   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 347     setStackPointerRegisterToSaveRestore(PPC::X1);
 348     setExceptionPointerRegister(PPC::X3);
 349     setExceptionSelectorRegister(PPC::X4);
 350   } else {
 351     setStackPointerRegisterToSaveRestore(PPC::R1);
 352     setExceptionPointerRegister(PPC::R3);
 353     setExceptionSelectorRegister(PPC::R4);
 354   }
 355
 356   // We have target-specific dag combine patterns for the following nodes:
 357   setTargetDAGCombine(ISD::SINT_TO_FP);
 358   setTargetDAGCombine(ISD::STORE);
 359   setTargetDAGCombine(ISD::BR_CC);
 360   setTargetDAGCombine(ISD::BSWAP);
 361
 362   // Darwin long double math library functions have $LDBL128 appended.
 363   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 364     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 365     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 366     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 367     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 368     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 369     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 370     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 371     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 372     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 373     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 374   }
 375
 376   computeRegisterProperties();
 377 }
 378
 379 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 380 /// function arguments in the caller parameter area.
 381 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 382   TargetMachine &TM = getTargetMachine();
 383   // Darwin passes everything on 4 byte boundary.
 384   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 385     return 4;
 386   // FIXME Elf TBD
 387   return 4;
 388 }
 389
 390 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 391   switch (Opcode) {
 392   default: return 0;
 393   case PPCISD::FSEL:            return "PPCISD::FSEL";
 394   case PPCISD::FCFID:           return "PPCISD::FCFID";
 395   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 396   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 397   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 398   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 399   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 400   case PPCISD::VPERM:           return "PPCISD::VPERM";
 401   case PPCISD::Hi:              return "PPCISD::Hi";
 402   case PPCISD::Lo:              return "PPCISD::Lo";
 403   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 404   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 405   case PPCISD::SRL:             return "PPCISD::SRL";
 406   case PPCISD::SRA:             return "PPCISD::SRA";
 407   case PPCISD::SHL:             return "PPCISD::SHL";
 408   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 409   case PPCISD::STD_32:          return "PPCISD::STD_32";
 410   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 411   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 412   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 413   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 414   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 415   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 416   case PPCISD::MFCR:            return "PPCISD::MFCR";
 417   case PPCISD::VCMP:            return "PPCISD::VCMP";
 418   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 419   case PPCISD::LBRX:            return "PPCISD::LBRX";
 420   case PPCISD::STBRX:           return "PPCISD::STBRX";
 421   case PPCISD::LARX:            return "PPCISD::LARX";
 422   case PPCISD::STCX:            return "PPCISD::STCX";
 423   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 424   case PPCISD::MFFS:            return "PPCISD::MFFS";
 425   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 426   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 427   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 428   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 429   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 430   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 431   }
 432 }
 433
 434
 435 MVT PPCTargetLowering::getSetCCResultType(MVT VT) const {
 436   return MVT::i32;
 437 }
 438
 439
 440 //===----------------------------------------------------------------------===//
 441 // Node matching predicates, for use by the tblgen matching code.
 442 //===----------------------------------------------------------------------===//
 443
 444 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 445 static bool isFloatingPointZero(SDValue Op) {
 446   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 447     return CFP->getValueAPF().isZero();
 448   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 449     // Maybe this has already been legalized into the constant pool?
 450     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 451       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 452         return CFP->getValueAPF().isZero();
 453   }
 454   return false;
 455 }
 456
 457 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 458 /// true if Op is undef or if it matches the specified value.
 459 static bool isConstantOrUndef(SDValue Op, unsigned Val) {
 460   return Op.getOpcode() == ISD::UNDEF ||
 461          cast<ConstantSDNode>(Op)->getZExtValue() == Val;
 462 }
 463
 464 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 465 /// VPKUHUM instruction.
 466 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 467   if (!isUnary) {
 468     for (unsigned i = 0; i != 16; ++i)
 469       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 470         return false;
 471   } else {
 472     for (unsigned i = 0; i != 8; ++i)
 473       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 474           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 475         return false;
 476   }
 477   return true;
 478 }
 479
 480 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 481 /// VPKUWUM instruction.
 482 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 483   if (!isUnary) {
 484     for (unsigned i = 0; i != 16; i += 2)
 485       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 486           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 487         return false;
 488   } else {
 489     for (unsigned i = 0; i != 8; i += 2)
 490       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 491           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 492           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 493           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 494         return false;
 495   }
 496   return true;
 497 }
 498
 499 /// isVMerge - Common function, used to match vmrg* shuffles.
 500 ///
 501 static bool isVMerge(SDNode *N, unsigned UnitSize,
 502                      unsigned LHSStart, unsigned RHSStart) {
 503   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 504          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 505   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 506          "Unsupported merge size!");
 507
 508   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 509     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 510       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 511                              LHSStart+j+i*UnitSize) ||
 512           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 513                              RHSStart+j+i*UnitSize))
 514         return false;
 515     }
 516       return true;
 517 }
 518
 519 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 520 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 521 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 522   if (!isUnary)
 523     return isVMerge(N, UnitSize, 8, 24);
 524   return isVMerge(N, UnitSize, 8, 8);
 525 }
 526
 527 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 528 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 529 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 530   if (!isUnary)
 531     return isVMerge(N, UnitSize, 0, 16);
 532   return isVMerge(N, UnitSize, 0, 0);
 533 }
 534
 535
 536 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 537 /// amount, otherwise return -1.
 538 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 539   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 540          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 541   // Find the first non-undef value in the shuffle mask.
 542   unsigned i;
 543   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 544     /*search*/;
 545
 546   if (i == 16) return -1;  // all undef.
 547
 548   // Otherwise, check to see if the rest of the elements are consequtively
 549   // numbered from this value.
 550   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getZExtValue();
 551   if (ShiftAmt < i) return -1;
 552   ShiftAmt -= i;
 553
 554   if (!isUnary) {
 555     // Check the rest of the elements to see if they are consequtive.
 556     for (++i; i != 16; ++i)
 557       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 558         return -1;
 559   } else {
 560     // Check the rest of the elements to see if they are consequtive.
 561     for (++i; i != 16; ++i)
 562       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 563         return -1;
 564   }
 565
 566   return ShiftAmt;
 567 }
 568
 569 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 570 /// specifies a splat of a single element that is suitable for input to
 571 /// VSPLTB/VSPLTH/VSPLTW.
 572 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 573   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 574          N->getNumOperands() == 16 &&
 575          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 576
 577   // This is a splat operation if each element of the permute is the same, and
 578   // if the value doesn't reference the second vector.
 579   unsigned ElementBase = 0;
 580   SDValue Elt = N->getOperand(0);
 581   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 582     ElementBase = EltV->getZExtValue();
 583   else
 584     return false;   // FIXME: Handle UNDEF elements too!
 585
 586   if (cast<ConstantSDNode>(Elt)->getZExtValue() >= 16)
 587     return false;
 588
 589   // Check that they are consequtive.
 590   for (unsigned i = 1; i != EltSize; ++i) {
 591     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 592         cast<ConstantSDNode>(N->getOperand(i))->getZExtValue() != i+ElementBase)
 593       return false;
 594   }
 595
 596   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 597   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 598     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 599     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 600            "Invalid VECTOR_SHUFFLE mask!");
 601     for (unsigned j = 0; j != EltSize; ++j)
 602       if (N->getOperand(i+j) != N->getOperand(j))
 603         return false;
 604   }
 605
 606   return true;
 607 }
 608
 609 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 610 /// are -0.0.
 611 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 612   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 613   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 614     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 615       return CFP->getValueAPF().isNegZero();
 616   return false;
 617 }
 618
 619 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 620 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 621 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 622   assert(isSplatShuffleMask(N, EltSize));
 623   return cast<ConstantSDNode>(N->getOperand(0))->getZExtValue() / EltSize;
 624 }
 625
 626 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 627 /// by using a vspltis[bhw] instruction of the specified element size, return
 628 /// the constant being splatted.  The ByteSize field indicates the number of
 629 /// bytes of each element [124] -> [bhw].
 630 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 631   SDValue OpVal(0, 0);
 632
 633   // If ByteSize of the splat is bigger than the element size of the
 634   // build_vector, then we have a case where we are checking for a splat where
 635   // multiple elements of the buildvector are folded together into a single
 636   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 637   unsigned EltSize = 16/N->getNumOperands();
 638   if (EltSize < ByteSize) {
 639     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 640     SDValue UniquedVals[4];
 641     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 642
 643     // See if all of the elements in the buildvector agree across.
 644     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 645       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 646       // If the element isn't a constant, bail fully out.
 647       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 648
 649
 650       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 651         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 652       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 653         return SDValue();  // no match.
 654     }
 655
 656     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 657     // either constant or undef values that are identical for each chunk.  See
 658     // if these chunks can form into a larger vspltis*.
 659
 660     // Check to see if all of the leading entries are either 0 or -1.  If
 661     // neither, then this won't fit into the immediate field.
 662     bool LeadingZero = true;
 663     bool LeadingOnes = true;
 664     for (unsigned i = 0; i != Multiple-1; ++i) {
 665       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 666
 667       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 668       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 669     }
 670     // Finally, check the least significant entry.
 671     if (LeadingZero) {
 672       if (UniquedVals[Multiple-1].getNode() == 0)
 673         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 674       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 675       if (Val < 16)
 676         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 677     }
 678     if (LeadingOnes) {
 679       if (UniquedVals[Multiple-1].getNode() == 0)
 680         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 681       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 682       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 683         return DAG.getTargetConstant(Val, MVT::i32);
 684     }
 685
 686     return SDValue();
 687   }
 688
 689   // Check to see if this buildvec has a single non-undef value in its elements.
 690   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 691     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 692     if (OpVal.getNode() == 0)
 693       OpVal = N->getOperand(i);
 694     else if (OpVal != N->getOperand(i))
 695       return SDValue();
 696   }
 697
 698   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 699
 700   unsigned ValSizeInBytes = 0;
 701   uint64_t Value = 0;
 702   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 703     Value = CN->getZExtValue();
 704     ValSizeInBytes = CN->getValueType(0).getSizeInBits()/8;
 705   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 706     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 707     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 708     ValSizeInBytes = 4;
 709   }
 710
 711   // If the splat value is larger than the element value, then we can never do
 712   // this splat.  The only case that we could fit the replicated bits into our
 713   // immediate field for would be zero, and we prefer to use vxor for it.
 714   if (ValSizeInBytes < ByteSize) return SDValue();
 715
 716   // If the element value is larger than the splat value, cut it in half and
 717   // check to see if the two halves are equal.  Continue doing this until we
 718   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 719   while (ValSizeInBytes > ByteSize) {
 720     ValSizeInBytes >>= 1;
 721
 722     // If the top half equals the bottom half, we're still ok.
 723     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 724          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 725       return SDValue();
 726   }
 727
 728   // Properly sign extend the value.
 729   int ShAmt = (4-ByteSize)*8;
 730   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 731
 732   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 733   if (MaskVal == 0) return SDValue();
 734
 735   // Finally, if this value fits in a 5 bit sext field, return it
 736   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 737     return DAG.getTargetConstant(MaskVal, MVT::i32);
 738   return SDValue();
 739 }
 740
 741 //===----------------------------------------------------------------------===//
 742 //  Addressing Mode Selection
 743 //===----------------------------------------------------------------------===//
 744
 745 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 746 /// or 64-bit immediate, and if the value can be accurately represented as a
 747 /// sign extension from a 16-bit value.  If so, this returns true and the
 748 /// immediate.
 749 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 750   if (N->getOpcode() != ISD::Constant)
 751     return false;
 752
 753   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 754   if (N->getValueType(0) == MVT::i32)
 755     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 756   else
 757     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 758 }
 759 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 760   return isIntS16Immediate(Op.getNode(), Imm);
 761 }
 762
 763
 764 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 765 /// can be represented as an indexed [r+r] operation.  Returns false if it
 766 /// can be more efficiently represented with [r+imm].
 767 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 768                                             SDValue &Index,
 769                                             SelectionDAG &DAG) const {
 770   short imm = 0;
 771   if (N.getOpcode() == ISD::ADD) {
 772     if (isIntS16Immediate(N.getOperand(1), imm))
 773       return false;    // r+i
 774     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 775       return false;    // r+i
 776
 777     Base = N.getOperand(0);
 778     Index = N.getOperand(1);
 779     return true;
 780   } else if (N.getOpcode() == ISD::OR) {
 781     if (isIntS16Immediate(N.getOperand(1), imm))
 782       return false;    // r+i can fold it if we can.
 783
 784     // If this is an or of disjoint bitfields, we can codegen this as an add
 785     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 786     // disjoint.
 787     APInt LHSKnownZero, LHSKnownOne;
 788     APInt RHSKnownZero, RHSKnownOne;
 789     DAG.ComputeMaskedBits(N.getOperand(0),
 790                           APInt::getAllOnesValue(N.getOperand(0)
 791                             .getValueSizeInBits()),
 792                           LHSKnownZero, LHSKnownOne);
 793
 794     if (LHSKnownZero.getBoolValue()) {
 795       DAG.ComputeMaskedBits(N.getOperand(1),
 796                             APInt::getAllOnesValue(N.getOperand(1)
 797                               .getValueSizeInBits()),
 798                             RHSKnownZero, RHSKnownOne);
 799       // If all of the bits are known zero on the LHS or RHS, the add won't
 800       // carry.
 801       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 802         Base = N.getOperand(0);
 803         Index = N.getOperand(1);
 804         return true;
 805       }
 806     }
 807   }
 808
 809   return false;
 810 }
 811
 812 /// Returns true if the address N can be represented by a base register plus
 813 /// a signed 16-bit displacement [r+imm], and if it is not better
 814 /// represented as reg+reg.
 815 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 816                                             SDValue &Base,
 817                                             SelectionDAG &DAG) const {
 818   // If this can be more profitably realized as r+r, fail.
 819   if (SelectAddressRegReg(N, Disp, Base, DAG))
 820     return false;
 821
 822   if (N.getOpcode() == ISD::ADD) {
 823     short imm = 0;
 824     if (isIntS16Immediate(N.getOperand(1), imm)) {
 825       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 826       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 827         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 828       } else {
 829         Base = N.getOperand(0);
 830       }
 831       return true; // [r+i]
 832     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 833       // Match LOAD (ADD (X, Lo(G))).
 834      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 835              && "Cannot handle constant offsets yet!");
 836       Disp = N.getOperand(1).getOperand(0);  // The global address.
 837       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 838              Disp.getOpcode() == ISD::TargetConstantPool ||
 839              Disp.getOpcode() == ISD::TargetJumpTable);
 840       Base = N.getOperand(0);
 841       return true;  // [&g+r]
 842     }
 843   } else if (N.getOpcode() == ISD::OR) {
 844     short imm = 0;
 845     if (isIntS16Immediate(N.getOperand(1), imm)) {
 846       // If this is an or of disjoint bitfields, we can codegen this as an add
 847       // (for better address arithmetic) if the LHS and RHS of the OR are
 848       // provably disjoint.
 849       APInt LHSKnownZero, LHSKnownOne;
 850       DAG.ComputeMaskedBits(N.getOperand(0),
 851                             APInt::getAllOnesValue(N.getOperand(0)
 852                                                    .getValueSizeInBits()),
 853                             LHSKnownZero, LHSKnownOne);
 854
 855       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 856         // If all of the bits are known zero on the LHS or RHS, the add won't
 857         // carry.
 858         Base = N.getOperand(0);
 859         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 860         return true;
 861       }
 862     }
 863   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 864     // Loading from a constant address.
 865
 866     // If this address fits entirely in a 16-bit sext immediate field, codegen
 867     // this as "d, 0"
 868     short Imm;
 869     if (isIntS16Immediate(CN, Imm)) {
 870       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 871       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 872       return true;
 873     }
 874
 875     // Handle 32-bit sext immediates with LIS + addr mode.
 876     if (CN->getValueType(0) == MVT::i32 ||
 877         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 878       int Addr = (int)CN->getZExtValue();
 879
 880       // Otherwise, break this down into an LIS + disp.
 881       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 882
 883       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 884       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 885       Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 886       return true;
 887     }
 888   }
 889
 890   Disp = DAG.getTargetConstant(0, getPointerTy());
 891   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 892     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 893   else
 894     Base = N;
 895   return true;      // [r+0]
 896 }
 897
 898 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 899 /// represented as an indexed [r+r] operation.
 900 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 901                                                 SDValue &Index,
 902                                                 SelectionDAG &DAG) const {
 903   // Check to see if we can easily represent this as an [r+r] address.  This
 904   // will fail if it thinks that the address is more profitably represented as
 905   // reg+imm, e.g. where imm = 0.
 906   if (SelectAddressRegReg(N, Base, Index, DAG))
 907     return true;
 908
 909   // If the operand is an addition, always emit this as [r+r], since this is
 910   // better (for code size, and execution, as the memop does the add for free)
 911   // than emitting an explicit add.
 912   if (N.getOpcode() == ISD::ADD) {
 913     Base = N.getOperand(0);
 914     Index = N.getOperand(1);
 915     return true;
 916   }
 917
 918   // Otherwise, do it the hard way, using R0 as the base register.
 919   Base = DAG.getRegister(PPC::R0, N.getValueType());
 920   Index = N;
 921   return true;
 922 }
 923
 924 /// SelectAddressRegImmShift - Returns true if the address N can be
 925 /// represented by a base register plus a signed 14-bit displacement
 926 /// [r+imm*4].  Suitable for use by STD and friends.
 927 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 928                                                  SDValue &Base,
 929                                                  SelectionDAG &DAG) const {
 930   // If this can be more profitably realized as r+r, fail.
 931   if (SelectAddressRegReg(N, Disp, Base, DAG))
 932     return false;
 933
 934   if (N.getOpcode() == ISD::ADD) {
 935     short imm = 0;
 936     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 937       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 938       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 939         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 940       } else {
 941         Base = N.getOperand(0);
 942       }
 943       return true; // [r+i]
 944     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 945       // Match LOAD (ADD (X, Lo(G))).
 946      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 947              && "Cannot handle constant offsets yet!");
 948       Disp = N.getOperand(1).getOperand(0);  // The global address.
 949       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 950              Disp.getOpcode() == ISD::TargetConstantPool ||
 951              Disp.getOpcode() == ISD::TargetJumpTable);
 952       Base = N.getOperand(0);
 953       return true;  // [&g+r]
 954     }
 955   } else if (N.getOpcode() == ISD::OR) {
 956     short imm = 0;
 957     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 958       // If this is an or of disjoint bitfields, we can codegen this as an add
 959       // (for better address arithmetic) if the LHS and RHS of the OR are
 960       // provably disjoint.
 961       APInt LHSKnownZero, LHSKnownOne;
 962       DAG.ComputeMaskedBits(N.getOperand(0),
 963                             APInt::getAllOnesValue(N.getOperand(0)
 964                                                    .getValueSizeInBits()),
 965                             LHSKnownZero, LHSKnownOne);
 966       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 967         // If all of the bits are known zero on the LHS or RHS, the add won't
 968         // carry.
 969         Base = N.getOperand(0);
 970         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 971         return true;
 972       }
 973     }
 974   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 975     // Loading from a constant address.  Verify low two bits are clear.
 976     if ((CN->getZExtValue() & 3) == 0) {
 977       // If this address fits entirely in a 14-bit sext immediate field, codegen
 978       // this as "d, 0"
 979       short Imm;
 980       if (isIntS16Immediate(CN, Imm)) {
 981         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 982         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 983         return true;
 984       }
 985
 986       // Fold the low-part of 32-bit absolute addresses into addr mode.
 987       if (CN->getValueType(0) == MVT::i32 ||
 988           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 989         int Addr = (int)CN->getZExtValue();
 990
 991         // Otherwise, break this down into an LIS + disp.
 992         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 993
 994         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 995         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 996         Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 997         return true;
 998       }
 999     }
1000   }
1001
1002   Disp = DAG.getTargetConstant(0, getPointerTy());
1003   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1004     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1005   else
1006     Base = N;
1007   return true;      // [r+0]
1008 }
1009
1010
1011 /// getPreIndexedAddressParts - returns true by value, base pointer and
1012 /// offset pointer and addressing mode by reference if the node's address
1013 /// can be legally represented as pre-indexed load / store address.
1014 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1015                                                   SDValue &Offset,
1016                                                   ISD::MemIndexedMode &AM,
1017                                                   SelectionDAG &DAG) const {
1018   // Disabled by default for now.
1019   if (!EnablePPCPreinc) return false;
1020
1021   SDValue Ptr;
1022   MVT VT;
1023   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1024     Ptr = LD->getBasePtr();
1025     VT = LD->getMemoryVT();
1026
1027   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1028     ST = ST;
1029     Ptr = ST->getBasePtr();
1030     VT  = ST->getMemoryVT();
1031   } else
1032     return false;
1033
1034   // PowerPC doesn't have preinc load/store instructions for vectors.
1035   if (VT.isVector())
1036     return false;
1037
1038   // TODO: Check reg+reg first.
1039
1040   // LDU/STU use reg+imm*4, others use reg+imm.
1041   if (VT != MVT::i64) {
1042     // reg + imm
1043     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1044       return false;
1045   } else {
1046     // reg + imm * 4.
1047     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1048       return false;
1049   }
1050
1051   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1052     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1053     // sext i32 to i64 when addr mode is r+i.
1054     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1055         LD->getExtensionType() == ISD::SEXTLOAD &&
1056         isa<ConstantSDNode>(Offset))
1057       return false;
1058   }
1059
1060   AM = ISD::PRE_INC;
1061   return true;
1062 }
1063
1064 //===----------------------------------------------------------------------===//
1065 //  LowerOperation implementation
1066 //===----------------------------------------------------------------------===//
1067
1068 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1069                                              SelectionDAG &DAG) {
1070   MVT PtrVT = Op.getValueType();
1071   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1072   Constant *C = CP->getConstVal();
1073   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1074   SDValue Zero = DAG.getConstant(0, PtrVT);
1075
1076   const TargetMachine &TM = DAG.getTarget();
1077
1078   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1079   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1080
1081   // If this is a non-darwin platform, we don't support non-static relo models
1082   // yet.
1083   if (TM.getRelocationModel() == Reloc::Static ||
1084       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1085     // Generate non-pic code that has direct accesses to the constant pool.
1086     // The address of the global is just (hi(&g)+lo(&g)).
1087     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1088   }
1089
1090   if (TM.getRelocationModel() == Reloc::PIC_) {
1091     // With PIC, the first instruction is actually "GR+hi(&G)".
1092     Hi = DAG.getNode(ISD::ADD, PtrVT,
1093                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1094   }
1095
1096   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1097   return Lo;
1098 }
1099
1100 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1101   MVT PtrVT = Op.getValueType();
1102   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1103   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1104   SDValue Zero = DAG.getConstant(0, PtrVT);
1105
1106   const TargetMachine &TM = DAG.getTarget();
1107
1108   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1109   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1110
1111   // If this is a non-darwin platform, we don't support non-static relo models
1112   // yet.
1113   if (TM.getRelocationModel() == Reloc::Static ||
1114       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1115     // Generate non-pic code that has direct accesses to the constant pool.
1116     // The address of the global is just (hi(&g)+lo(&g)).
1117     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1118   }
1119
1120   if (TM.getRelocationModel() == Reloc::PIC_) {
1121     // With PIC, the first instruction is actually "GR+hi(&G)".
1122     Hi = DAG.getNode(ISD::ADD, PtrVT,
1123                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1124   }
1125
1126   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1127   return Lo;
1128 }
1129
1130 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1131                                                    SelectionDAG &DAG) {
1132   assert(0 && "TLS not implemented for PPC.");
1133   return SDValue(); // Not reached
1134 }
1135
1136 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1137                                               SelectionDAG &DAG) {
1138   MVT PtrVT = Op.getValueType();
1139   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1140   GlobalValue *GV = GSDN->getGlobal();
1141   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1142   SDValue Zero = DAG.getConstant(0, PtrVT);
1143
1144   const TargetMachine &TM = DAG.getTarget();
1145
1146   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1147   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1148
1149   // If this is a non-darwin platform, we don't support non-static relo models
1150   // yet.
1151   if (TM.getRelocationModel() == Reloc::Static ||
1152       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1153     // Generate non-pic code that has direct accesses to globals.
1154     // The address of the global is just (hi(&g)+lo(&g)).
1155     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1156   }
1157
1158   if (TM.getRelocationModel() == Reloc::PIC_) {
1159     // With PIC, the first instruction is actually "GR+hi(&G)".
1160     Hi = DAG.getNode(ISD::ADD, PtrVT,
1161                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1162   }
1163
1164   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1165
1166   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1167     return Lo;
1168
1169   // If the global is weak or external, we have to go through the lazy
1170   // resolution stub.
1171   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1172 }
1173
1174 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1175   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1176
1177   // If we're comparing for equality to zero, expose the fact that this is
1178   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1179   // fold the new nodes.
1180   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1181     if (C->isNullValue() && CC == ISD::SETEQ) {
1182       MVT VT = Op.getOperand(0).getValueType();
1183       SDValue Zext = Op.getOperand(0);
1184       if (VT.bitsLT(MVT::i32)) {
1185         VT = MVT::i32;
1186         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1187       }
1188       unsigned Log2b = Log2_32(VT.getSizeInBits());
1189       SDValue Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1190       SDValue Scc = DAG.getNode(ISD::SRL, VT, Clz,
1191                                 DAG.getConstant(Log2b, MVT::i32));
1192       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1193     }
1194     // Leave comparisons against 0 and -1 alone for now, since they're usually
1195     // optimized.  FIXME: revisit this when we can custom lower all setcc
1196     // optimizations.
1197     if (C->isAllOnesValue() || C->isNullValue())
1198       return SDValue();
1199   }
1200
1201   // If we have an integer seteq/setne, turn it into a compare against zero
1202   // by xor'ing the rhs with the lhs, which is faster than setting a
1203   // condition register, reading it back out, and masking the correct bit.  The
1204   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1205   // the result to other bit-twiddling opportunities.
1206   MVT LHSVT = Op.getOperand(0).getValueType();
1207   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1208     MVT VT = Op.getValueType();
1209     SDValue Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1210                                 Op.getOperand(1));
1211     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1212   }
1213   return SDValue();
1214 }
1215
1216 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1217                               int VarArgsFrameIndex,
1218                               int VarArgsStackOffset,
1219                               unsigned VarArgsNumGPR,
1220                               unsigned VarArgsNumFPR,
1221                               const PPCSubtarget &Subtarget) {
1222
1223   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1224   return SDValue(); // Not reached
1225 }
1226
1227 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1228   SDValue Chain = Op.getOperand(0);
1229   SDValue Trmp = Op.getOperand(1); // trampoline
1230   SDValue FPtr = Op.getOperand(2); // nested function
1231   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1232
1233   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1234   bool isPPC64 = (PtrVT == MVT::i64);
1235   const Type *IntPtrTy =
1236     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType();
1237
1238   TargetLowering::ArgListTy Args;
1239   TargetLowering::ArgListEntry Entry;
1240
1241   Entry.Ty = IntPtrTy;
1242   Entry.Node = Trmp; Args.push_back(Entry);
1243
1244   // TrampSize == (isPPC64 ? 48 : 40);
1245   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1246                                isPPC64 ? MVT::i64 : MVT::i32);
1247   Args.push_back(Entry);
1248
1249   Entry.Node = FPtr; Args.push_back(Entry);
1250   Entry.Node = Nest; Args.push_back(Entry);
1251
1252   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1253   std::pair<SDValue, SDValue> CallResult =
1254     LowerCallTo(Chain, Op.getValueType().getTypeForMVT(), false, false,
1255                 false, false, CallingConv::C, false,
1256                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1257                 Args, DAG);
1258
1259   SDValue Ops[] =
1260     { CallResult.first, CallResult.second };
1261
1262   return DAG.getMergeValues(Ops, 2);
1263 }
1264
1265 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1266                                         int VarArgsFrameIndex,
1267                                         int VarArgsStackOffset,
1268                                         unsigned VarArgsNumGPR,
1269                                         unsigned VarArgsNumFPR,
1270                                         const PPCSubtarget &Subtarget) {
1271
1272   if (Subtarget.isMachoABI()) {
1273     // vastart just stores the address of the VarArgsFrameIndex slot into the
1274     // memory location argument.
1275     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1276     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1277     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1278     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1279   }
1280
1281   // For ELF 32 ABI we follow the layout of the va_list struct.
1282   // We suppose the given va_list is already allocated.
1283   //
1284   // typedef struct {
1285   //  char gpr;     /* index into the array of 8 GPRs
1286   //                 * stored in the register save area
1287   //                 * gpr=0 corresponds to r3,
1288   //                 * gpr=1 to r4, etc.
1289   //                 */
1290   //  char fpr;     /* index into the array of 8 FPRs
1291   //                 * stored in the register save area
1292   //                 * fpr=0 corresponds to f1,
1293   //                 * fpr=1 to f2, etc.
1294   //                 */
1295   //  char *overflow_arg_area;
1296   //                /* location on stack that holds
1297   //                 * the next overflow argument
1298   //                 */
1299   //  char *reg_save_area;
1300   //               /* where r3:r10 and f1:f8 (if saved)
1301   //                * are stored
1302   //                */
1303   // } va_list[1];
1304
1305
1306   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1307   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1308
1309
1310   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1311
1312   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1313   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1314
1315   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1316   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1317
1318   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1319   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1320
1321   uint64_t FPROffset = 1;
1322   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1323
1324   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1325
1326   // Store first byte : number of int regs
1327   SDValue firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1328                                       Op.getOperand(1), SV, 0);
1329   uint64_t nextOffset = FPROffset;
1330   SDValue nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1331                                   ConstFPROffset);
1332
1333   // Store second byte : number of float regs
1334   SDValue secondStore =
1335     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1336   nextOffset += StackOffset;
1337   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1338
1339   // Store second word : arguments given on stack
1340   SDValue thirdStore =
1341     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1342   nextOffset += FrameOffset;
1343   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1344
1345   // Store third word : arguments given in registers
1346   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1347
1348 }
1349
1350 #include "PPCGenCallingConv.inc"
1351
1352 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1353 /// depending on which subtarget is selected.
1354 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1355   if (Subtarget.isMachoABI()) {
1356     static const unsigned FPR[] = {
1357       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1358       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1359     };
1360     return FPR;
1361   }
1362
1363
1364   static const unsigned FPR[] = {
1365     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1366     PPC::F8
1367   };
1368   return FPR;
1369 }
1370
1371 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1372 /// the stack.
1373 static unsigned CalculateStackSlotSize(SDValue Arg, ISD::ArgFlagsTy Flags,
1374                                        bool isVarArg, unsigned PtrByteSize) {
1375   MVT ArgVT = Arg.getValueType();
1376   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1377   if (Flags.isByVal())
1378     ArgSize = Flags.getByValSize();
1379   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1380
1381   return ArgSize;
1382 }
1383
1384 SDValue
1385 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1386                                          SelectionDAG &DAG,
1387                                          int &VarArgsFrameIndex,
1388                                          int &VarArgsStackOffset,
1389                                          unsigned &VarArgsNumGPR,
1390                                          unsigned &VarArgsNumFPR,
1391                                          const PPCSubtarget &Subtarget) {
1392   // TODO: add description of PPC stack frame format, or at least some docs.
1393   //
1394   MachineFunction &MF = DAG.getMachineFunction();
1395   MachineFrameInfo *MFI = MF.getFrameInfo();
1396   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1397   SmallVector<SDValue, 8> ArgValues;
1398   SDValue Root = Op.getOperand(0);
1399   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1400
1401   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1402   bool isPPC64 = PtrVT == MVT::i64;
1403   bool isMachoABI = Subtarget.isMachoABI();
1404   bool isELF32_ABI = Subtarget.isELF32_ABI();
1405   // Potential tail calls could cause overwriting of argument stack slots.
1406   unsigned CC = MF.getFunction()->getCallingConv();
1407   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1408   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1409
1410   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1411   // Area that is at least reserved in caller of this function.
1412   unsigned MinReservedArea = ArgOffset;
1413
1414   static const unsigned GPR_32[] = {           // 32-bit registers.
1415     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1416     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1417   };
1418   static const unsigned GPR_64[] = {           // 64-bit registers.
1419     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1420     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1421   };
1422
1423   static const unsigned *FPR = GetFPR(Subtarget);
1424
1425   static const unsigned VR[] = {
1426     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1427     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1428   };
1429
1430   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1431   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1432   const unsigned Num_VR_Regs  = array_lengthof( VR);
1433
1434   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1435
1436   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1437
1438   // In 32-bit non-varargs functions, the stack space for vectors is after the
1439   // stack space for non-vectors.  We do not use this space unless we have
1440   // too many vectors to fit in registers, something that only occurs in
1441   // constructed examples:), but we have to walk the arglist to figure
1442   // that out...for the pathological case, compute VecArgOffset as the
1443   // start of the vector parameter area.  Computing VecArgOffset is the
1444   // entire point of the following loop.
1445   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1446   // to handle Elf here.
1447   unsigned VecArgOffset = ArgOffset;
1448   if (!isVarArg && !isPPC64) {
1449     for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e;
1450          ++ArgNo) {
1451       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1452       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1453       ISD::ArgFlagsTy Flags =
1454         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1455
1456       if (Flags.isByVal()) {
1457         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1458         ObjSize = Flags.getByValSize();
1459         unsigned ArgSize =
1460                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1461         VecArgOffset += ArgSize;
1462         continue;
1463       }
1464
1465       switch(ObjectVT.getSimpleVT()) {
1466       default: assert(0 && "Unhandled argument type!");
1467       case MVT::i32:
1468       case MVT::f32:
1469         VecArgOffset += isPPC64 ? 8 : 4;
1470         break;
1471       case MVT::i64:  // PPC64
1472       case MVT::f64:
1473         VecArgOffset += 8;
1474         break;
1475       case MVT::v4f32:
1476       case MVT::v4i32:
1477       case MVT::v8i16:
1478       case MVT::v16i8:
1479         // Nothing to do, we're only looking at Nonvector args here.
1480         break;
1481       }
1482     }
1483   }
1484   // We've found where the vector parameter area in memory is.  Skip the
1485   // first 12 parameters; these don't use that memory.
1486   VecArgOffset = ((VecArgOffset+15)/16)*16;
1487   VecArgOffset += 12*16;
1488
1489   // Add DAG nodes to load the arguments or copy them out of registers.  On
1490   // entry to a function on PPC, the arguments start after the linkage area,
1491   // although the first ones are often in registers.
1492   //
1493   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1494   // represented with two words (long long or double) must be copied to an
1495   // even GPR_idx value or to an even ArgOffset value.
1496
1497   SmallVector<SDValue, 8> MemOps;
1498   unsigned nAltivecParamsAtEnd = 0;
1499   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues() - 1;
1500        ArgNo != e; ++ArgNo) {
1501     SDValue ArgVal;
1502     bool needsLoad = false;
1503     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1504     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1505     unsigned ArgSize = ObjSize;
1506     ISD::ArgFlagsTy Flags =
1507       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1508     // See if next argument requires stack alignment in ELF
1509     bool Align = Flags.isSplit();
1510
1511     unsigned CurArgOffset = ArgOffset;
1512
1513     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1514     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1515         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1516       if (isVarArg || isPPC64) {
1517         MinReservedArea = ((MinReservedArea+15)/16)*16;
1518         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1519                                                   Flags,
1520                                                   isVarArg,
1521                                                   PtrByteSize);
1522       } else  nAltivecParamsAtEnd++;
1523     } else
1524       // Calculate min reserved area.
1525       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1526                                                 Flags,
1527                                                 isVarArg,
1528                                                 PtrByteSize);
1529
1530     // FIXME alignment for ELF may not be right
1531     // FIXME the codegen can be much improved in some cases.
1532     // We do not have to keep everything in memory.
1533     if (Flags.isByVal()) {
1534       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1535       ObjSize = Flags.getByValSize();
1536       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1537       // Double word align in ELF
1538       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1539       // Objects of size 1 and 2 are right justified, everything else is
1540       // left justified.  This means the memory address is adjusted forwards.
1541       if (ObjSize==1 || ObjSize==2) {
1542         CurArgOffset = CurArgOffset + (4 - ObjSize);
1543       }
1544       // The value of the object is its address.
1545       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1546       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1547       ArgValues.push_back(FIN);
1548       if (ObjSize==1 || ObjSize==2) {
1549         if (GPR_idx != Num_GPR_Regs) {
1550           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1551           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1552           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1553           SDValue Store = DAG.getTruncStore(Val.getValue(1), Val, FIN,
1554                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1555           MemOps.push_back(Store);
1556           ++GPR_idx;
1557           if (isMachoABI) ArgOffset += PtrByteSize;
1558         } else {
1559           ArgOffset += PtrByteSize;
1560         }
1561         continue;
1562       }
1563       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1564         // Store whatever pieces of the object are in registers
1565         // to memory.  ArgVal will be address of the beginning of
1566         // the object.
1567         if (GPR_idx != Num_GPR_Regs) {
1568           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1569           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1570           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1571           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1572           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1573           SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1574           MemOps.push_back(Store);
1575           ++GPR_idx;
1576           if (isMachoABI) ArgOffset += PtrByteSize;
1577         } else {
1578           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1579           break;
1580         }
1581       }
1582       continue;
1583     }
1584
1585     switch (ObjectVT.getSimpleVT()) {
1586     default: assert(0 && "Unhandled argument type!");
1587     case MVT::i32:
1588       if (!isPPC64) {
1589         // Double word align in ELF
1590         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1591
1592         if (GPR_idx != Num_GPR_Regs) {
1593           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1594           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1595           ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1596           ++GPR_idx;
1597         } else {
1598           needsLoad = true;
1599           ArgSize = PtrByteSize;
1600         }
1601         // Stack align in ELF
1602         if (needsLoad && Align && isELF32_ABI)
1603           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1604         // All int arguments reserve stack space in Macho ABI.
1605         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1606         break;
1607       }
1608       // FALLTHROUGH
1609     case MVT::i64:  // PPC64
1610       if (GPR_idx != Num_GPR_Regs) {
1611         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1612         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1613         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1614
1615         if (ObjectVT == MVT::i32) {
1616           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1617           // value to MVT::i64 and then truncate to the correct register size.
1618           if (Flags.isSExt())
1619             ArgVal = DAG.getNode(ISD::AssertSext, MVT::i64, ArgVal,
1620                                  DAG.getValueType(ObjectVT));
1621           else if (Flags.isZExt())
1622             ArgVal = DAG.getNode(ISD::AssertZext, MVT::i64, ArgVal,
1623                                  DAG.getValueType(ObjectVT));
1624
1625           ArgVal = DAG.getNode(ISD::TRUNCATE, MVT::i32, ArgVal);
1626         }
1627
1628         ++GPR_idx;
1629       } else {
1630         needsLoad = true;
1631         ArgSize = PtrByteSize;
1632       }
1633       // All int arguments reserve stack space in Macho ABI.
1634       if (isMachoABI || needsLoad) ArgOffset += 8;
1635       break;
1636
1637     case MVT::f32:
1638     case MVT::f64:
1639       // Every 4 bytes of argument space consumes one of the GPRs available for
1640       // argument passing.
1641       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1642         ++GPR_idx;
1643         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1644           ++GPR_idx;
1645       }
1646       if (FPR_idx != Num_FPR_Regs) {
1647         unsigned VReg;
1648         if (ObjectVT == MVT::f32)
1649           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1650         else
1651           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1652         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1653         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1654         ++FPR_idx;
1655       } else {
1656         needsLoad = true;
1657       }
1658
1659       // Stack align in ELF
1660       if (needsLoad && Align && isELF32_ABI)
1661         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1662       // All FP arguments reserve stack space in Macho ABI.
1663       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1664       break;
1665     case MVT::v4f32:
1666     case MVT::v4i32:
1667     case MVT::v8i16:
1668     case MVT::v16i8:
1669       // Note that vector arguments in registers don't reserve stack space,
1670       // except in varargs functions.
1671       if (VR_idx != Num_VR_Regs) {
1672         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1673         RegInfo.addLiveIn(VR[VR_idx], VReg);
1674         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1675         if (isVarArg) {
1676           while ((ArgOffset % 16) != 0) {
1677             ArgOffset += PtrByteSize;
1678             if (GPR_idx != Num_GPR_Regs)
1679               GPR_idx++;
1680           }
1681           ArgOffset += 16;
1682           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1683         }
1684         ++VR_idx;
1685       } else {
1686         if (!isVarArg && !isPPC64) {
1687           // Vectors go after all the nonvectors.
1688           CurArgOffset = VecArgOffset;
1689           VecArgOffset += 16;
1690         } else {
1691           // Vectors are aligned.
1692           ArgOffset = ((ArgOffset+15)/16)*16;
1693           CurArgOffset = ArgOffset;
1694           ArgOffset += 16;
1695         }
1696         needsLoad = true;
1697       }
1698       break;
1699     }
1700
1701     // We need to load the argument to a virtual register if we determined above
1702     // that we ran out of physical registers of the appropriate type.
1703     if (needsLoad) {
1704       int FI = MFI->CreateFixedObject(ObjSize,
1705                                       CurArgOffset + (ArgSize - ObjSize),
1706                                       isImmutable);
1707       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1708       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1709     }
1710
1711     ArgValues.push_back(ArgVal);
1712   }
1713
1714   // Set the size that is at least reserved in caller of this function.  Tail
1715   // call optimized function's reserved stack space needs to be aligned so that
1716   // taking the difference between two stack areas will result in an aligned
1717   // stack.
1718   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1719   // Add the Altivec parameters at the end, if needed.
1720   if (nAltivecParamsAtEnd) {
1721     MinReservedArea = ((MinReservedArea+15)/16)*16;
1722     MinReservedArea += 16*nAltivecParamsAtEnd;
1723   }
1724   MinReservedArea =
1725     std::max(MinReservedArea,
1726              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1727   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1728     getStackAlignment();
1729   unsigned AlignMask = TargetAlign-1;
1730   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1731   FI->setMinReservedArea(MinReservedArea);
1732
1733   // If the function takes variable number of arguments, make a frame index for
1734   // the start of the first vararg value... for expansion of llvm.va_start.
1735   if (isVarArg) {
1736
1737     int depth;
1738     if (isELF32_ABI) {
1739       VarArgsNumGPR = GPR_idx;
1740       VarArgsNumFPR = FPR_idx;
1741
1742       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1743       // pointer.
1744       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1745                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1746                 PtrVT.getSizeInBits()/8);
1747
1748       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1749                                                   ArgOffset);
1750
1751     }
1752     else
1753       depth = ArgOffset;
1754
1755     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1756                                                depth);
1757     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1758
1759     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1760     // stored to the VarArgsFrameIndex on the stack.
1761     if (isELF32_ABI) {
1762       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1763         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1764         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1765         MemOps.push_back(Store);
1766         // Increment the address by four for the next argument to store
1767         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1768         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1769       }
1770     }
1771
1772     // If this function is vararg, store any remaining integer argument regs
1773     // to their spots on the stack so that they may be loaded by deferencing the
1774     // result of va_next.
1775     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1776       unsigned VReg;
1777       if (isPPC64)
1778         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1779       else
1780         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1781
1782       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1783       SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1784       SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1785       MemOps.push_back(Store);
1786       // Increment the address by four for the next argument to store
1787       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1788       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1789     }
1790
1791     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1792     // on the stack.
1793     if (isELF32_ABI) {
1794       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1795         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1796         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1797         MemOps.push_back(Store);
1798         // Increment the address by eight for the next argument to store
1799         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1800                                            PtrVT);
1801         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1802       }
1803
1804       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1805         unsigned VReg;
1806         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1807
1808         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1809         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1810         SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1811         MemOps.push_back(Store);
1812         // Increment the address by eight for the next argument to store
1813         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1814                                            PtrVT);
1815         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1816       }
1817     }
1818   }
1819
1820   if (!MemOps.empty())
1821     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1822
1823   ArgValues.push_back(Root);
1824
1825   // Return the new list of results.
1826   return DAG.getNode(ISD::MERGE_VALUES, Op.getNode()->getVTList(),
1827                      &ArgValues[0], ArgValues.size());
1828 }
1829
1830 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1831 /// linkage area.
1832 static unsigned
1833 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1834                                      bool isPPC64,
1835                                      bool isMachoABI,
1836                                      bool isVarArg,
1837                                      unsigned CC,
1838                                      CallSDNode *TheCall,
1839                                      unsigned &nAltivecParamsAtEnd) {
1840   // Count how many bytes are to be pushed on the stack, including the linkage
1841   // area, and parameter passing area.  We start with 24/48 bytes, which is
1842   // prereserved space for [SP][CR][LR][3 x unused].
1843   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1844   unsigned NumOps = TheCall->getNumArgs();
1845   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1846
1847   // Add up all the space actually used.
1848   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1849   // they all go in registers, but we must reserve stack space for them for
1850   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1851   // assigned stack space in order, with padding so Altivec parameters are
1852   // 16-byte aligned.
1853   nAltivecParamsAtEnd = 0;
1854   for (unsigned i = 0; i != NumOps; ++i) {
1855     SDValue Arg = TheCall->getArg(i);
1856     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1857     MVT ArgVT = Arg.getValueType();
1858     // Varargs Altivec parameters are padded to a 16 byte boundary.
1859     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1860         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1861       if (!isVarArg && !isPPC64) {
1862         // Non-varargs Altivec parameters go after all the non-Altivec
1863         // parameters; handle those later so we know how much padding we need.
1864         nAltivecParamsAtEnd++;
1865         continue;
1866       }
1867       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1868       NumBytes = ((NumBytes+15)/16)*16;
1869     }
1870     NumBytes += CalculateStackSlotSize(Arg, Flags, isVarArg, PtrByteSize);
1871   }
1872
1873    // Allow for Altivec parameters at the end, if needed.
1874   if (nAltivecParamsAtEnd) {
1875     NumBytes = ((NumBytes+15)/16)*16;
1876     NumBytes += 16*nAltivecParamsAtEnd;
1877   }
1878
1879   // The prolog code of the callee may store up to 8 GPR argument registers to
1880   // the stack, allowing va_start to index over them in memory if its varargs.
1881   // Because we cannot tell if this is needed on the caller side, we have to
1882   // conservatively assume that it is needed.  As such, make sure we have at
1883   // least enough stack space for the caller to store the 8 GPRs.
1884   NumBytes = std::max(NumBytes,
1885                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1886
1887   // Tail call needs the stack to be aligned.
1888   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1889     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1890       getStackAlignment();
1891     unsigned AlignMask = TargetAlign-1;
1892     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1893   }
1894
1895   return NumBytes;
1896 }
1897
1898 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1899 /// adjusted to accomodate the arguments for the tailcall.
1900 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1901                                    unsigned ParamSize) {
1902
1903   if (!IsTailCall) return 0;
1904
1905   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1906   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1907   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1908   // Remember only if the new adjustement is bigger.
1909   if (SPDiff < FI->getTailCallSPDelta())
1910     FI->setTailCallSPDelta(SPDiff);
1911
1912   return SPDiff;
1913 }
1914
1915 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1916 /// following the call is a return. A function is eligible if caller/callee
1917 /// calling conventions match, currently only fastcc supports tail calls, and
1918 /// the function CALL is immediatly followed by a RET.
1919 bool
1920 PPCTargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1921                                                      SDValue Ret,
1922                                                      SelectionDAG& DAG) const {
1923   // Variable argument functions are not supported.
1924   if (!PerformTailCallOpt || TheCall->isVarArg())
1925     return false;
1926
1927   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1928     MachineFunction &MF = DAG.getMachineFunction();
1929     unsigned CallerCC = MF.getFunction()->getCallingConv();
1930     unsigned CalleeCC = TheCall->getCallingConv();
1931     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1932       // Functions containing by val parameters are not supported.
1933       for (unsigned i = 0; i != TheCall->getNumArgs(); i++) {
1934          ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1935          if (Flags.isByVal()) return false;
1936       }
1937
1938       SDValue Callee = TheCall->getCallee();
1939       // Non PIC/GOT  tail calls are supported.
1940       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1941         return true;
1942
1943       // At the moment we can only do local tail calls (in same module, hidden
1944       // or protected) if we are generating PIC.
1945       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1946         return G->getGlobal()->hasHiddenVisibility()
1947             || G->getGlobal()->hasProtectedVisibility();
1948     }
1949   }
1950
1951   return false;
1952 }
1953
1954 /// isCallCompatibleAddress - Return the immediate to use if the specified
1955 /// 32-bit value is representable in the immediate field of a BxA instruction.
1956 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1957   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1958   if (!C) return 0;
1959
1960   int Addr = C->getZExtValue();
1961   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1962       (Addr << 6 >> 6) != Addr)
1963     return 0;  // Top 6 bits have to be sext of immediate.
1964
1965   return DAG.getConstant((int)C->getZExtValue() >> 2,
1966                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
1967 }
1968
1969 namespace {
1970
1971 struct TailCallArgumentInfo {
1972   SDValue Arg;
1973   SDValue FrameIdxOp;
1974   int       FrameIdx;
1975
1976   TailCallArgumentInfo() : FrameIdx(0) {}
1977 };
1978
1979 }
1980
1981 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
1982 static void
1983 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
1984                                            SDValue Chain,
1985                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
1986                    SmallVector<SDValue, 8> &MemOpChains) {
1987   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
1988     SDValue Arg = TailCallArgs[i].Arg;
1989     SDValue FIN = TailCallArgs[i].FrameIdxOp;
1990     int FI = TailCallArgs[i].FrameIdx;
1991     // Store relative to framepointer.
1992     MemOpChains.push_back(DAG.getStore(Chain, Arg, FIN,
1993                                        PseudoSourceValue::getFixedStack(FI),
1994                                        0));
1995   }
1996 }
1997
1998 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
1999 /// the appropriate stack slot for the tail call optimized function call.
2000 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2001                                                MachineFunction &MF,
2002                                                SDValue Chain,
2003                                                SDValue OldRetAddr,
2004                                                SDValue OldFP,
2005                                                int SPDiff,
2006                                                bool isPPC64,
2007                                                bool isMachoABI) {
2008   if (SPDiff) {
2009     // Calculate the new stack slot for the return address.
2010     int SlotSize = isPPC64 ? 8 : 4;
2011     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2012                                                                    isMachoABI);
2013     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2014                                                           NewRetAddrLoc);
2015     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
2016                                                                     isMachoABI);
2017     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
2018
2019     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2020     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2021     Chain = DAG.getStore(Chain, OldRetAddr, NewRetAddrFrIdx,
2022                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
2023     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2024     Chain = DAG.getStore(Chain, OldFP, NewFramePtrIdx,
2025                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
2026   }
2027   return Chain;
2028 }
2029
2030 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2031 /// the position of the argument.
2032 static void
2033 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2034                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2035                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2036   int Offset = ArgOffset + SPDiff;
2037   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2038   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
2039   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2040   SDValue FIN = DAG.getFrameIndex(FI, VT);
2041   TailCallArgumentInfo Info;
2042   Info.Arg = Arg;
2043   Info.FrameIdxOp = FIN;
2044   Info.FrameIdx = FI;
2045   TailCallArguments.push_back(Info);
2046 }
2047
2048 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2049 /// stack slot. Returns the chain as result and the loaded frame pointers in
2050 /// LROpOut/FPOpout. Used when tail calling.
2051 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2052                                                           int SPDiff,
2053                                                           SDValue Chain,
2054                                                           SDValue &LROpOut,
2055                                                           SDValue &FPOpOut) {
2056   if (SPDiff) {
2057     // Load the LR and FP stack slot for later adjusting.
2058     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2059     LROpOut = getReturnAddrFrameIndex(DAG);
2060     LROpOut = DAG.getLoad(VT, Chain, LROpOut, NULL, 0);
2061     Chain = SDValue(LROpOut.getNode(), 1);
2062     FPOpOut = getFramePointerFrameIndex(DAG);
2063     FPOpOut = DAG.getLoad(VT, Chain, FPOpOut, NULL, 0);
2064     Chain = SDValue(FPOpOut.getNode(), 1);
2065   }
2066   return Chain;
2067 }
2068
2069 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2070 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2071 /// specified by the specific parameter attribute. The copy will be passed as
2072 /// a byval function parameter.
2073 /// Sometimes what we are copying is the end of a larger object, the part that
2074 /// does not fit in registers.
2075 static SDValue
2076 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2077                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2078                           unsigned Size) {
2079   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2080   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, Flags.getByValAlign(), false,
2081                        NULL, 0, NULL, 0);
2082 }
2083
2084 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2085 /// tail calls.
2086 static void
2087 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2088                  SDValue Arg, SDValue PtrOff, int SPDiff,
2089                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2090                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2091                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2092   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2093   if (!isTailCall) {
2094     if (isVector) {
2095       SDValue StackPtr;
2096       if (isPPC64)
2097         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2098       else
2099         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2100       PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2101                            DAG.getConstant(ArgOffset, PtrVT));
2102     }
2103     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
2104   // Calculate and remember argument location.
2105   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2106                                   TailCallArguments);
2107 }
2108
2109 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2110                                        const PPCSubtarget &Subtarget,
2111                                        TargetMachine &TM) {
2112   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
2113   SDValue Chain  = TheCall->getChain();
2114   bool isVarArg   = TheCall->isVarArg();
2115   unsigned CC     = TheCall->getCallingConv();
2116   bool isTailCall = TheCall->isTailCall()
2117                  && CC == CallingConv::Fast && PerformTailCallOpt;
2118   SDValue Callee = TheCall->getCallee();
2119   unsigned NumOps  = TheCall->getNumArgs();
2120
2121   bool isMachoABI = Subtarget.isMachoABI();
2122   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2123
2124   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2125   bool isPPC64 = PtrVT == MVT::i64;
2126   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2127
2128   MachineFunction &MF = DAG.getMachineFunction();
2129
2130   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2131   // SelectExpr to use to put the arguments in the appropriate registers.
2132   std::vector<SDValue> args_to_use;
2133
2134   // Mark this function as potentially containing a function that contains a
2135   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2136   // and restoring the callers stack pointer in this functions epilog. This is
2137   // done because by tail calling the called function might overwrite the value
2138   // in this function's (MF) stack pointer stack slot 0(SP).
2139   if (PerformTailCallOpt && CC==CallingConv::Fast)
2140     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2141
2142   unsigned nAltivecParamsAtEnd = 0;
2143
2144   // Count how many bytes are to be pushed on the stack, including the linkage
2145   // area, and parameter passing area.  We start with 24/48 bytes, which is
2146   // prereserved space for [SP][CR][LR][3 x unused].
2147   unsigned NumBytes =
2148     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2149                                          TheCall, nAltivecParamsAtEnd);
2150
2151   // Calculate by how many bytes the stack has to be adjusted in case of tail
2152   // call optimization.
2153   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2154
2155   // Adjust the stack pointer for the new arguments...
2156   // These operations are automatically eliminated by the prolog/epilog pass
2157   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2158   SDValue CallSeqStart = Chain;
2159
2160   // Load the return address and frame pointer so it can be move somewhere else
2161   // later.
2162   SDValue LROp, FPOp;
2163   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp);
2164
2165   // Set up a copy of the stack pointer for use loading and storing any
2166   // arguments that may not fit in the registers available for argument
2167   // passing.
2168   SDValue StackPtr;
2169   if (isPPC64)
2170     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2171   else
2172     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2173
2174   // Figure out which arguments are going to go in registers, and which in
2175   // memory.  Also, if this is a vararg function, floating point operations
2176   // must be stored to our stack, and loaded into integer regs as well, if
2177   // any integer regs are available for argument passing.
2178   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2179   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2180
2181   static const unsigned GPR_32[] = {           // 32-bit registers.
2182     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2183     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2184   };
2185   static const unsigned GPR_64[] = {           // 64-bit registers.
2186     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2187     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2188   };
2189   static const unsigned *FPR = GetFPR(Subtarget);
2190
2191   static const unsigned VR[] = {
2192     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2193     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2194   };
2195   const unsigned NumGPRs = array_lengthof(GPR_32);
2196   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2197   const unsigned NumVRs  = array_lengthof( VR);
2198
2199   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2200
2201   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2202   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2203
2204   SmallVector<SDValue, 8> MemOpChains;
2205   for (unsigned i = 0; i != NumOps; ++i) {
2206     bool inMem = false;
2207     SDValue Arg = TheCall->getArg(i);
2208     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
2209     // See if next argument requires stack alignment in ELF
2210     bool Align = Flags.isSplit();
2211
2212     // PtrOff will be used to store the current argument to the stack if a
2213     // register cannot be found for it.
2214     SDValue PtrOff;
2215
2216     // Stack align in ELF 32
2217     if (isELF32_ABI && Align)
2218       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2219                                StackPtr.getValueType());
2220     else
2221       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2222
2223     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
2224
2225     // On PPC64, promote integers to 64-bit values.
2226     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2227       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2228       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2229       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
2230     }
2231
2232     // FIXME Elf untested, what are alignment rules?
2233     // FIXME memcpy is used way more than necessary.  Correctness first.
2234     if (Flags.isByVal()) {
2235       unsigned Size = Flags.getByValSize();
2236       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2237       if (Size==1 || Size==2) {
2238         // Very small objects are passed right-justified.
2239         // Everything else is passed left-justified.
2240         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2241         if (GPR_idx != NumGPRs) {
2242           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
2243                                           NULL, 0, VT);
2244           MemOpChains.push_back(Load.getValue(1));
2245           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2246           if (isMachoABI)
2247             ArgOffset += PtrByteSize;
2248         } else {
2249           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2250           SDValue AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
2251           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2252                                 CallSeqStart.getNode()->getOperand(0),
2253                                 Flags, DAG, Size);
2254           // This must go outside the CALLSEQ_START..END.
2255           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2256                                CallSeqStart.getNode()->getOperand(1));
2257           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2258                                  NewCallSeqStart.getNode());
2259           Chain = CallSeqStart = NewCallSeqStart;
2260           ArgOffset += PtrByteSize;
2261         }
2262         continue;
2263       }
2264       // Copy entire object into memory.  There are cases where gcc-generated
2265       // code assumes it is there, even if it could be put entirely into
2266       // registers.  (This is not what the doc says.)
2267       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2268                             CallSeqStart.getNode()->getOperand(0),
2269                             Flags, DAG, Size);
2270       // This must go outside the CALLSEQ_START..END.
2271       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2272                            CallSeqStart.getNode()->getOperand(1));
2273       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2274       Chain = CallSeqStart = NewCallSeqStart;
2275       // And copy the pieces of it that fit into registers.
2276       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2277         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2278         SDValue AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
2279         if (GPR_idx != NumGPRs) {
2280           SDValue Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
2281           MemOpChains.push_back(Load.getValue(1));
2282           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2283           if (isMachoABI)
2284             ArgOffset += PtrByteSize;
2285         } else {
2286           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2287           break;
2288         }
2289       }
2290       continue;
2291     }
2292
2293     switch (Arg.getValueType().getSimpleVT()) {
2294     default: assert(0 && "Unexpected ValueType for argument!");
2295     case MVT::i32:
2296     case MVT::i64:
2297       // Double word align in ELF
2298       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2299       if (GPR_idx != NumGPRs) {
2300         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2301       } else {
2302         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2303                          isPPC64, isTailCall, false, MemOpChains,
2304                          TailCallArguments);
2305         inMem = true;
2306       }
2307       if (inMem || isMachoABI) {
2308         // Stack align in ELF
2309         if (isELF32_ABI && Align)
2310           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2311
2312         ArgOffset += PtrByteSize;
2313       }
2314       break;
2315     case MVT::f32:
2316     case MVT::f64:
2317       if (FPR_idx != NumFPRs) {
2318         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2319
2320         if (isVarArg) {
2321           SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2322           MemOpChains.push_back(Store);
2323
2324           // Float varargs are always shadowed in available integer registers
2325           if (GPR_idx != NumGPRs) {
2326             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2327             MemOpChains.push_back(Load.getValue(1));
2328             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2329                                                                 Load));
2330           }
2331           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2332             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2333             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
2334             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2335             MemOpChains.push_back(Load.getValue(1));
2336             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2337                                                                 Load));
2338           }
2339         } else {
2340           // If we have any FPRs remaining, we may also have GPRs remaining.
2341           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2342           // GPRs.
2343           if (isMachoABI) {
2344             if (GPR_idx != NumGPRs)
2345               ++GPR_idx;
2346             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2347                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2348               ++GPR_idx;
2349           }
2350         }
2351       } else {
2352         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2353                          isPPC64, isTailCall, false, MemOpChains,
2354                          TailCallArguments);
2355         inMem = true;
2356       }
2357       if (inMem || isMachoABI) {
2358         // Stack align in ELF
2359         if (isELF32_ABI && Align)
2360           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2361         if (isPPC64)
2362           ArgOffset += 8;
2363         else
2364           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2365       }
2366       break;
2367     case MVT::v4f32:
2368     case MVT::v4i32:
2369     case MVT::v8i16:
2370     case MVT::v16i8:
2371       if (isVarArg) {
2372         // These go aligned on the stack, or in the corresponding R registers
2373         // when within range.  The Darwin PPC ABI doc claims they also go in
2374         // V registers; in fact gcc does this only for arguments that are
2375         // prototyped, not for those that match the ...  We do it for all
2376         // arguments, seems to work.
2377         while (ArgOffset % 16 !=0) {
2378           ArgOffset += PtrByteSize;
2379           if (GPR_idx != NumGPRs)
2380             GPR_idx++;
2381         }
2382         // We could elide this store in the case where the object fits
2383         // entirely in R registers.  Maybe later.
2384         PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2385                             DAG.getConstant(ArgOffset, PtrVT));
2386         SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2387         MemOpChains.push_back(Store);
2388         if (VR_idx != NumVRs) {
2389           SDValue Load = DAG.getLoad(MVT::v4f32, Store, PtrOff, NULL, 0);
2390           MemOpChains.push_back(Load.getValue(1));
2391           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2392         }
2393         ArgOffset += 16;
2394         for (unsigned i=0; i<16; i+=PtrByteSize) {
2395           if (GPR_idx == NumGPRs)
2396             break;
2397           SDValue Ix = DAG.getNode(ISD::ADD, PtrVT, PtrOff,
2398                                   DAG.getConstant(i, PtrVT));
2399           SDValue Load = DAG.getLoad(PtrVT, Store, Ix, NULL, 0);
2400           MemOpChains.push_back(Load.getValue(1));
2401           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2402         }
2403         break;
2404       }
2405
2406       // Non-varargs Altivec params generally go in registers, but have
2407       // stack space allocated at the end.
2408       if (VR_idx != NumVRs) {
2409         // Doesn't have GPR space allocated.
2410         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2411       } else if (nAltivecParamsAtEnd==0) {
2412         // We are emitting Altivec params in order.
2413         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2414                          isPPC64, isTailCall, true, MemOpChains,
2415                          TailCallArguments);
2416         ArgOffset += 16;
2417       }
2418       break;
2419     }
2420   }
2421   // If all Altivec parameters fit in registers, as they usually do,
2422   // they get stack space following the non-Altivec parameters.  We
2423   // don't track this here because nobody below needs it.
2424   // If there are more Altivec parameters than fit in registers emit
2425   // the stores here.
2426   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2427     unsigned j = 0;
2428     // Offset is aligned; skip 1st 12 params which go in V registers.
2429     ArgOffset = ((ArgOffset+15)/16)*16;
2430     ArgOffset += 12*16;
2431     for (unsigned i = 0; i != NumOps; ++i) {
2432       SDValue Arg = TheCall->getArg(i);
2433       MVT ArgType = Arg.getValueType();
2434       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2435           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2436         if (++j > NumVRs) {
2437           SDValue PtrOff;
2438           // We are emitting Altivec params in order.
2439           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2440                            isPPC64, isTailCall, true, MemOpChains,
2441                            TailCallArguments);
2442           ArgOffset += 16;
2443         }
2444       }
2445     }
2446   }
2447
2448   if (!MemOpChains.empty())
2449     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2450                         &MemOpChains[0], MemOpChains.size());
2451
2452   // Build a sequence of copy-to-reg nodes chained together with token chain
2453   // and flag operands which copy the outgoing args into the appropriate regs.
2454   SDValue InFlag;
2455   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2456     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
2457                              InFlag);
2458     InFlag = Chain.getValue(1);
2459   }
2460
2461   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2462   if (isVarArg && isELF32_ABI) {
2463     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, MVT::i32), 0);
2464     Chain = DAG.getCopyToReg(Chain, PPC::CR1EQ, SetCR, InFlag);
2465     InFlag = Chain.getValue(1);
2466   }
2467
2468   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2469   // might overwrite each other in case of tail call optimization.
2470   if (isTailCall) {
2471     SmallVector<SDValue, 8> MemOpChains2;
2472     // Do not flag preceeding copytoreg stuff together with the following stuff.
2473     InFlag = SDValue();
2474     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2475                                       MemOpChains2);
2476     if (!MemOpChains2.empty())
2477       Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2478                           &MemOpChains2[0], MemOpChains2.size());
2479
2480     // Store the return address to the appropriate stack slot.
2481     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2482                                           isPPC64, isMachoABI);
2483   }
2484
2485   // Emit callseq_end just before tailcall node.
2486   if (isTailCall) {
2487     SmallVector<SDValue, 8> CallSeqOps;
2488     SDVTList CallSeqNodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2489     CallSeqOps.push_back(Chain);
2490     CallSeqOps.push_back(DAG.getIntPtrConstant(NumBytes, true));
2491     CallSeqOps.push_back(DAG.getIntPtrConstant(0, true));
2492     if (InFlag.getNode())
2493       CallSeqOps.push_back(InFlag);
2494     Chain = DAG.getNode(ISD::CALLSEQ_END, CallSeqNodeTys, &CallSeqOps[0],
2495                         CallSeqOps.size());
2496     InFlag = Chain.getValue(1);
2497   }
2498
2499   std::vector<MVT> NodeTys;
2500   NodeTys.push_back(MVT::Other);   // Returns a chain
2501   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2502
2503   SmallVector<SDValue, 8> Ops;
2504   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2505
2506   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2507   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2508   // node so that legalize doesn't hack it.
2509   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2510     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2511   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2512     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2513   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2514     // If this is an absolute destination address, use the munged value.
2515     Callee = SDValue(Dest, 0);
2516   else {
2517     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2518     // to do the call, we can't use PPCISD::CALL.
2519     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2520     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps,
2521                         2 + (InFlag.getNode() != 0));
2522     InFlag = Chain.getValue(1);
2523
2524     // Copy the callee address into R12/X12 on darwin.
2525     if (isMachoABI) {
2526       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2527       Chain = DAG.getCopyToReg(Chain, Reg, Callee, InFlag);
2528       InFlag = Chain.getValue(1);
2529     }
2530
2531     NodeTys.clear();
2532     NodeTys.push_back(MVT::Other);
2533     NodeTys.push_back(MVT::Flag);
2534     Ops.push_back(Chain);
2535     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2536     Callee.setNode(0);
2537     // Add CTR register as callee so a bctr can be emitted later.
2538     if (isTailCall)
2539       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2540   }
2541
2542   // If this is a direct call, pass the chain and the callee.
2543   if (Callee.getNode()) {
2544     Ops.push_back(Chain);
2545     Ops.push_back(Callee);
2546   }
2547   // If this is a tail call add stack pointer delta.
2548   if (isTailCall)
2549     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2550
2551   // Add argument registers to the end of the list so that they are known live
2552   // into the call.
2553   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2554     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2555                                   RegsToPass[i].second.getValueType()));
2556
2557   // When performing tail call optimization the callee pops its arguments off
2558   // the stack. Account for this here so these bytes can be pushed back on in
2559   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2560   int BytesCalleePops =
2561     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2562
2563   if (InFlag.getNode())
2564     Ops.push_back(InFlag);
2565
2566   // Emit tail call.
2567   if (isTailCall) {
2568     assert(InFlag.getNode() &&
2569            "Flag must be set. Depend on flag being set in LowerRET");
2570     Chain = DAG.getNode(PPCISD::TAILCALL,
2571                         TheCall->getVTList(), &Ops[0], Ops.size());
2572     return SDValue(Chain.getNode(), Op.getResNo());
2573   }
2574
2575   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
2576   InFlag = Chain.getValue(1);
2577
2578   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2579                              DAG.getIntPtrConstant(BytesCalleePops, true),
2580                              InFlag);
2581   if (TheCall->getValueType(0) != MVT::Other)
2582     InFlag = Chain.getValue(1);
2583
2584   SmallVector<SDValue, 16> ResultVals;
2585   SmallVector<CCValAssign, 16> RVLocs;
2586   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2587   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2588   CCInfo.AnalyzeCallResult(TheCall, RetCC_PPC);
2589
2590   // Copy all of the result registers out of their specified physreg.
2591   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2592     CCValAssign &VA = RVLocs[i];
2593     MVT VT = VA.getValVT();
2594     assert(VA.isRegLoc() && "Can only return in registers!");
2595     Chain = DAG.getCopyFromReg(Chain, VA.getLocReg(), VT, InFlag).getValue(1);
2596     ResultVals.push_back(Chain.getValue(0));
2597     InFlag = Chain.getValue(2);
2598   }
2599
2600   // If the function returns void, just return the chain.
2601   if (RVLocs.empty())
2602     return Chain;
2603
2604   // Otherwise, merge everything together with a MERGE_VALUES node.
2605   ResultVals.push_back(Chain);
2606   SDValue Res = DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(),
2607                             &ResultVals[0], ResultVals.size());
2608   return Res.getValue(Op.getResNo());
2609 }
2610
2611 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2612                                       TargetMachine &TM) {
2613   SmallVector<CCValAssign, 16> RVLocs;
2614   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2615   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2616   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2617   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_PPC);
2618
2619   // If this is the first return lowered for this function, add the regs to the
2620   // liveout set for the function.
2621   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2622     for (unsigned i = 0; i != RVLocs.size(); ++i)
2623       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2624   }
2625
2626   SDValue Chain = Op.getOperand(0);
2627
2628   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2629   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2630     SDValue TailCall = Chain;
2631     SDValue TargetAddress = TailCall.getOperand(1);
2632     SDValue StackAdjustment = TailCall.getOperand(2);
2633
2634     assert(((TargetAddress.getOpcode() == ISD::Register &&
2635              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2636             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2637             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2638             isa<ConstantSDNode>(TargetAddress)) &&
2639     "Expecting an global address, external symbol, absolute value or register");
2640
2641     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2642            "Expecting a const value");
2643
2644     SmallVector<SDValue,8> Operands;
2645     Operands.push_back(Chain.getOperand(0));
2646     Operands.push_back(TargetAddress);
2647     Operands.push_back(StackAdjustment);
2648     // Copy registers used by the call. Last operand is a flag so it is not
2649     // copied.
2650     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2651       Operands.push_back(Chain.getOperand(i));
2652     }
2653     return DAG.getNode(PPCISD::TC_RETURN, MVT::Other, &Operands[0],
2654                        Operands.size());
2655   }
2656
2657   SDValue Flag;
2658
2659   // Copy the result values into the output registers.
2660   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2661     CCValAssign &VA = RVLocs[i];
2662     assert(VA.isRegLoc() && "Can only return in registers!");
2663     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2664     Flag = Chain.getValue(1);
2665   }
2666
2667   if (Flag.getNode())
2668     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2669   else
2670     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2671 }
2672
2673 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2674                                    const PPCSubtarget &Subtarget) {
2675   // When we pop the dynamic allocation we need to restore the SP link.
2676
2677   // Get the corect type for pointers.
2678   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2679
2680   // Construct the stack pointer operand.
2681   bool IsPPC64 = Subtarget.isPPC64();
2682   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2683   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2684
2685   // Get the operands for the STACKRESTORE.
2686   SDValue Chain = Op.getOperand(0);
2687   SDValue SaveSP = Op.getOperand(1);
2688
2689   // Load the old link SP.
2690   SDValue LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2691
2692   // Restore the stack pointer.
2693   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2694
2695   // Store the old link SP.
2696   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2697 }
2698
2699
2700
2701 SDValue
2702 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2703   MachineFunction &MF = DAG.getMachineFunction();
2704   bool IsPPC64 = PPCSubTarget.isPPC64();
2705   bool isMachoABI = PPCSubTarget.isMachoABI();
2706   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2707
2708   // Get current frame pointer save index.  The users of this index will be
2709   // primarily DYNALLOC instructions.
2710   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2711   int RASI = FI->getReturnAddrSaveIndex();
2712
2713   // If the frame pointer save index hasn't been defined yet.
2714   if (!RASI) {
2715     // Find out what the fix offset of the frame pointer save area.
2716     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2717     // Allocate the frame index for frame pointer save area.
2718     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2719     // Save the result.
2720     FI->setReturnAddrSaveIndex(RASI);
2721   }
2722   return DAG.getFrameIndex(RASI, PtrVT);
2723 }
2724
2725 SDValue
2726 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2727   MachineFunction &MF = DAG.getMachineFunction();
2728   bool IsPPC64 = PPCSubTarget.isPPC64();
2729   bool isMachoABI = PPCSubTarget.isMachoABI();
2730   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2731
2732   // Get current frame pointer save index.  The users of this index will be
2733   // primarily DYNALLOC instructions.
2734   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2735   int FPSI = FI->getFramePointerSaveIndex();
2736
2737   // If the frame pointer save index hasn't been defined yet.
2738   if (!FPSI) {
2739     // Find out what the fix offset of the frame pointer save area.
2740     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2741
2742     // Allocate the frame index for frame pointer save area.
2743     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2744     // Save the result.
2745     FI->setFramePointerSaveIndex(FPSI);
2746   }
2747   return DAG.getFrameIndex(FPSI, PtrVT);
2748 }
2749
2750 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2751                                          SelectionDAG &DAG,
2752                                          const PPCSubtarget &Subtarget) {
2753   // Get the inputs.
2754   SDValue Chain = Op.getOperand(0);
2755   SDValue Size  = Op.getOperand(1);
2756
2757   // Get the corect type for pointers.
2758   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2759   // Negate the size.
2760   SDValue NegSize = DAG.getNode(ISD::SUB, PtrVT,
2761                                   DAG.getConstant(0, PtrVT), Size);
2762   // Construct a node for the frame pointer save index.
2763   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2764   // Build a DYNALLOC node.
2765   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2766   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2767   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2768 }
2769
2770 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2771 /// possible.
2772 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2773   // Not FP? Not a fsel.
2774   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2775       !Op.getOperand(2).getValueType().isFloatingPoint())
2776     return SDValue();
2777
2778   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2779
2780   // Cannot handle SETEQ/SETNE.
2781   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDValue();
2782
2783   MVT ResVT = Op.getValueType();
2784   MVT CmpVT = Op.getOperand(0).getValueType();
2785   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2786   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2787
2788   // If the RHS of the comparison is a 0.0, we don't need to do the
2789   // subtraction at all.
2790   if (isFloatingPointZero(RHS))
2791     switch (CC) {
2792     default: break;       // SETUO etc aren't handled by fsel.
2793     case ISD::SETULT:
2794     case ISD::SETLT:
2795       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2796     case ISD::SETOGE:
2797     case ISD::SETGE:
2798       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2799         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2800       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2801     case ISD::SETUGT:
2802     case ISD::SETGT:
2803       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2804     case ISD::SETOLE:
2805     case ISD::SETLE:
2806       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2807         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2808       return DAG.getNode(PPCISD::FSEL, ResVT,
2809                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2810     }
2811
2812   SDValue Cmp;
2813   switch (CC) {
2814   default: break;       // SETUO etc aren't handled by fsel.
2815   case ISD::SETULT:
2816   case ISD::SETLT:
2817     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2818     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2819       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2820       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2821   case ISD::SETOGE:
2822   case ISD::SETGE:
2823     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2824     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2825       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2826       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2827   case ISD::SETUGT:
2828   case ISD::SETGT:
2829     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2830     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2831       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2832       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2833   case ISD::SETOLE:
2834   case ISD::SETLE:
2835     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2836     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2837       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2838       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2839   }
2840   return SDValue();
2841 }
2842
2843 // FIXME: Split this code up when LegalizeDAGTypes lands.
2844 SDValue PPCTargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
2845   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2846   SDValue Src = Op.getOperand(0);
2847   if (Src.getValueType() == MVT::f32)
2848     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2849
2850   SDValue Tmp;
2851   switch (Op.getValueType().getSimpleVT()) {
2852   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2853   case MVT::i32:
2854     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2855     break;
2856   case MVT::i64:
2857     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2858     break;
2859   }
2860
2861   // Convert the FP value to an int value through memory.
2862   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2863
2864   // Emit a store to the stack slot.
2865   SDValue Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2866
2867   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2868   // add in a bias.
2869   if (Op.getValueType() == MVT::i32)
2870     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2871                         DAG.getConstant(4, FIPtr.getValueType()));
2872   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2873 }
2874
2875 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2876   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2877   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2878     return SDValue();
2879
2880   if (Op.getOperand(0).getValueType() == MVT::i64) {
2881     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2882     SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2883     if (Op.getValueType() == MVT::f32)
2884       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2885     return FP;
2886   }
2887
2888   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2889          "Unhandled SINT_TO_FP type in custom expander!");
2890   // Since we only generate this in 64-bit mode, we can take advantage of
2891   // 64-bit registers.  In particular, sign extend the input value into the
2892   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2893   // then lfd it and fcfid it.
2894   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2895   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2896   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2897   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2898
2899   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2900                                 Op.getOperand(0));
2901
2902   // STD the extended value into the stack slot.
2903   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2904                        MachineMemOperand::MOStore, 0, 8, 8);
2905   SDValue Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2906                                 DAG.getEntryNode(), Ext64, FIdx,
2907                                 DAG.getMemOperand(MO));
2908   // Load the value as a double.
2909   SDValue Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2910
2911   // FCFID it and return it.
2912   SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2913   if (Op.getValueType() == MVT::f32)
2914     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2915   return FP;
2916 }
2917
2918 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2919   /*
2920    The rounding mode is in bits 30:31 of FPSR, and has the following
2921    settings:
2922      00 Round to nearest
2923      01 Round to 0
2924      10 Round to +inf
2925      11 Round to -inf
2926
2927   FLT_ROUNDS, on the other hand, expects the following:
2928     -1 Undefined
2929      0 Round to 0
2930      1 Round to nearest
2931      2 Round to +inf
2932      3 Round to -inf
2933
2934   To perform the conversion, we do:
2935     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2936   */
2937
2938   MachineFunction &MF = DAG.getMachineFunction();
2939   MVT VT = Op.getValueType();
2940   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2941   std::vector<MVT> NodeTys;
2942   SDValue MFFSreg, InFlag;
2943
2944   // Save FP Control Word to register
2945   NodeTys.push_back(MVT::f64);    // return register
2946   NodeTys.push_back(MVT::Flag);   // unused in this context
2947   SDValue Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2948
2949   // Save FP register to stack slot
2950   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2951   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2952   SDValue Store = DAG.getStore(DAG.getEntryNode(), Chain,
2953                                  StackSlot, NULL, 0);
2954
2955   // Load FP Control Word from low 32 bits of stack slot.
2956   SDValue Four = DAG.getConstant(4, PtrVT);
2957   SDValue Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2958   SDValue CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2959
2960   // Transform as necessary
2961   SDValue CWD1 =
2962     DAG.getNode(ISD::AND, MVT::i32,
2963                 CWD, DAG.getConstant(3, MVT::i32));
2964   SDValue CWD2 =
2965     DAG.getNode(ISD::SRL, MVT::i32,
2966                 DAG.getNode(ISD::AND, MVT::i32,
2967                             DAG.getNode(ISD::XOR, MVT::i32,
2968                                         CWD, DAG.getConstant(3, MVT::i32)),
2969                             DAG.getConstant(3, MVT::i32)),
2970                 DAG.getConstant(1, MVT::i32));
2971
2972   SDValue RetVal =
2973     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2974
2975   return DAG.getNode((VT.getSizeInBits() < 16 ?
2976                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2977 }
2978
2979 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
2980   MVT VT = Op.getValueType();
2981   unsigned BitWidth = VT.getSizeInBits();
2982   assert(Op.getNumOperands() == 3 &&
2983          VT == Op.getOperand(1).getValueType() &&
2984          "Unexpected SHL!");
2985
2986   // Expand into a bunch of logical ops.  Note that these ops
2987   // depend on the PPC behavior for oversized shift amounts.
2988   SDValue Lo = Op.getOperand(0);
2989   SDValue Hi = Op.getOperand(1);
2990   SDValue Amt = Op.getOperand(2);
2991   MVT AmtVT = Amt.getValueType();
2992
2993   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2994                              DAG.getConstant(BitWidth, AmtVT), Amt);
2995   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
2996   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
2997   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2998   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2999                              DAG.getConstant(-BitWidth, AmtVT));
3000   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
3001   SDValue OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3002   SDValue OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
3003   SDValue OutOps[] = { OutLo, OutHi };
3004   return DAG.getMergeValues(OutOps, 2);
3005 }
3006
3007 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3008   MVT VT = Op.getValueType();
3009   unsigned BitWidth = VT.getSizeInBits();
3010   assert(Op.getNumOperands() == 3 &&
3011          VT == Op.getOperand(1).getValueType() &&
3012          "Unexpected SRL!");
3013
3014   // Expand into a bunch of logical ops.  Note that these ops
3015   // depend on the PPC behavior for oversized shift amounts.
3016   SDValue Lo = Op.getOperand(0);
3017   SDValue Hi = Op.getOperand(1);
3018   SDValue Amt = Op.getOperand(2);
3019   MVT AmtVT = Amt.getValueType();
3020
3021   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3022                              DAG.getConstant(BitWidth, AmtVT), Amt);
3023   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3024   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3025   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3026   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3027                              DAG.getConstant(-BitWidth, AmtVT));
3028   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
3029   SDValue OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3030   SDValue OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
3031   SDValue OutOps[] = { OutLo, OutHi };
3032   return DAG.getMergeValues(OutOps, 2);
3033 }
3034
3035 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3036   MVT VT = Op.getValueType();
3037   unsigned BitWidth = VT.getSizeInBits();
3038   assert(Op.getNumOperands() == 3 &&
3039          VT == Op.getOperand(1).getValueType() &&
3040          "Unexpected SRA!");
3041
3042   // Expand into a bunch of logical ops, followed by a select_cc.
3043   SDValue Lo = Op.getOperand(0);
3044   SDValue Hi = Op.getOperand(1);
3045   SDValue Amt = Op.getOperand(2);
3046   MVT AmtVT = Amt.getValueType();
3047
3048   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3049                              DAG.getConstant(BitWidth, AmtVT), Amt);
3050   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3051   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3052   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3053   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3054                              DAG.getConstant(-BitWidth, AmtVT));
3055   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, VT, Hi, Tmp5);
3056   SDValue OutHi = DAG.getNode(PPCISD::SRA, VT, Hi, Amt);
3057   SDValue OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, AmtVT),
3058                                   Tmp4, Tmp6, ISD::SETLE);
3059   SDValue OutOps[] = { OutLo, OutHi };
3060   return DAG.getMergeValues(OutOps, 2);
3061 }
3062
3063 //===----------------------------------------------------------------------===//
3064 // Vector related lowering.
3065 //
3066
3067 // If this is a vector of constants or undefs, get the bits.  A bit in
3068 // UndefBits is set if the corresponding element of the vector is an
3069 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3070 // zero.   Return true if this is not an array of constants, false if it is.
3071 //
3072 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
3073                                        uint64_t UndefBits[2]) {
3074   // Start with zero'd results.
3075   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
3076
3077   unsigned EltBitSize = BV->getOperand(0).getValueType().getSizeInBits();
3078   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
3079     SDValue OpVal = BV->getOperand(i);
3080
3081     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
3082     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
3083
3084     uint64_t EltBits = 0;
3085     if (OpVal.getOpcode() == ISD::UNDEF) {
3086       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
3087       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
3088       continue;
3089     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
3090       EltBits = CN->getZExtValue() & (~0U >> (32-EltBitSize));
3091     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
3092       assert(CN->getValueType(0) == MVT::f32 &&
3093              "Only one legal FP vector type!");
3094       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
3095     } else {
3096       // Nonconstant element.
3097       return true;
3098     }
3099
3100     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
3101   }
3102
3103   //printf("%llx %llx  %llx %llx\n",
3104   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
3105   return false;
3106 }
3107
3108 // If this is a splat (repetition) of a value across the whole vector, return
3109 // the smallest size that splats it.  For example, "0x01010101010101..." is a
3110 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3111 // SplatSize = 1 byte.
3112 static bool isConstantSplat(const uint64_t Bits128[2],
3113                             const uint64_t Undef128[2],
3114                             unsigned &SplatBits, unsigned &SplatUndef,
3115                             unsigned &SplatSize) {
3116
3117   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
3118   // the same as the lower 64-bits, ignoring undefs.
3119   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
3120     return false;  // Can't be a splat if two pieces don't match.
3121
3122   uint64_t Bits64  = Bits128[0] | Bits128[1];
3123   uint64_t Undef64 = Undef128[0] & Undef128[1];
3124
3125   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
3126   // undefs.
3127   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
3128     return false;  // Can't be a splat if two pieces don't match.
3129
3130   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
3131   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
3132
3133   // If the top 16-bits are different than the lower 16-bits, ignoring
3134   // undefs, we have an i32 splat.
3135   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
3136     SplatBits = Bits32;
3137     SplatUndef = Undef32;
3138     SplatSize = 4;
3139     return true;
3140   }
3141
3142   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
3143   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
3144
3145   // If the top 8-bits are different than the lower 8-bits, ignoring
3146   // undefs, we have an i16 splat.
3147   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
3148     SplatBits = Bits16;
3149     SplatUndef = Undef16;
3150     SplatSize = 2;
3151     return true;
3152   }
3153
3154   // Otherwise, we have an 8-bit splat.
3155   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
3156   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
3157   SplatSize = 1;
3158   return true;
3159 }
3160
3161 /// BuildSplatI - Build a canonical splati of Val with an element size of
3162 /// SplatSize.  Cast the result to VT.
3163 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3164                              SelectionDAG &DAG) {
3165   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3166
3167   static const MVT VTys[] = { // canonical VT to use for each size.
3168     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3169   };
3170
3171   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3172
3173   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3174   if (Val == -1)
3175     SplatSize = 1;
3176
3177   MVT CanonicalVT = VTys[SplatSize-1];
3178
3179   // Build a canonical splat for this value.
3180   SDValue Elt = DAG.getConstant(Val, CanonicalVT.getVectorElementType());
3181   SmallVector<SDValue, 8> Ops;
3182   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3183   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
3184                               &Ops[0], Ops.size());
3185   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
3186 }
3187
3188 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3189 /// specified intrinsic ID.
3190 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3191                                   SelectionDAG &DAG,
3192                                   MVT DestVT = MVT::Other) {
3193   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3194   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3195                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3196 }
3197
3198 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3199 /// specified intrinsic ID.
3200 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3201                                   SDValue Op2, SelectionDAG &DAG,
3202                                   MVT DestVT = MVT::Other) {
3203   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3204   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3205                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3206 }
3207
3208
3209 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3210 /// amount.  The result has the specified value type.
3211 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3212                              MVT VT, SelectionDAG &DAG) {
3213   // Force LHS/RHS to be the right type.
3214   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
3215   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
3216
3217   SDValue Ops[16];
3218   for (unsigned i = 0; i != 16; ++i)
3219     Ops[i] = DAG.getConstant(i+Amt, MVT::i8);
3220   SDValue T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
3221                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
3222   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
3223 }
3224
3225 // If this is a case we can't handle, return null and let the default
3226 // expansion code take care of it.  If we CAN select this case, and if it
3227 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3228 // this case more efficiently than a constant pool load, lower it to the
3229 // sequence of ops that should be used.
3230 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3231                                                SelectionDAG &DAG) {
3232   // If this is a vector of constants or undefs, get the bits.  A bit in
3233   // UndefBits is set if the corresponding element of the vector is an
3234   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3235   // zero.
3236   uint64_t VectorBits[2];
3237   uint64_t UndefBits[2];
3238   if (GetConstantBuildVectorBits(Op.getNode(), VectorBits, UndefBits))
3239     return SDValue();   // Not a constant vector.
3240
3241   // If this is a splat (repetition) of a value across the whole vector, return
3242   // the smallest size that splats it.  For example, "0x01010101010101..." is a
3243   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3244   // SplatSize = 1 byte.
3245   unsigned SplatBits, SplatUndef, SplatSize;
3246   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
3247     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
3248
3249     // First, handle single instruction cases.
3250
3251     // All zeros?
3252     if (SplatBits == 0) {
3253       // Canonicalize all zero vectors to be v4i32.
3254       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3255         SDValue Z = DAG.getConstant(0, MVT::i32);
3256         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
3257         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
3258       }
3259       return Op;
3260     }
3261
3262     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3263     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
3264     if (SextVal >= -16 && SextVal <= 15)
3265       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
3266
3267
3268     // Two instruction sequences.
3269
3270     // If this value is in the range [-32,30] and is even, use:
3271     //    tmp = VSPLTI[bhw], result = add tmp, tmp
3272     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3273       SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG);
3274       Res = DAG.getNode(ISD::ADD, Res.getValueType(), Res, Res);
3275       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3276     }
3277
3278     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3279     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3280     // for fneg/fabs.
3281     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3282       // Make -1 and vspltisw -1:
3283       SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
3284
3285       // Make the VSLW intrinsic, computing 0x8000_0000.
3286       SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3287                                        OnesV, DAG);
3288
3289       // xor by OnesV to invert it.
3290       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
3291       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3292     }
3293
3294     // Check to see if this is a wide variety of vsplti*, binop self cases.
3295     unsigned SplatBitSize = SplatSize*8;
3296     static const signed char SplatCsts[] = {
3297       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3298       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3299     };
3300
3301     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3302       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3303       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3304       int i = SplatCsts[idx];
3305
3306       // Figure out what shift amount will be used by altivec if shifted by i in
3307       // this splat size.
3308       unsigned TypeShiftAmt = i & (SplatBitSize-1);
3309
3310       // vsplti + shl self.
3311       if (SextVal == (i << (int)TypeShiftAmt)) {
3312         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3313         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3314           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3315           Intrinsic::ppc_altivec_vslw
3316         };
3317         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3318         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3319       }
3320
3321       // vsplti + srl self.
3322       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3323         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3324         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3325           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3326           Intrinsic::ppc_altivec_vsrw
3327         };
3328         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3329         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3330       }
3331
3332       // vsplti + sra self.
3333       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3334         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3335         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3336           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3337           Intrinsic::ppc_altivec_vsraw
3338         };
3339         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3340         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3341       }
3342
3343       // vsplti + rol self.
3344       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3345                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3346         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3347         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3348           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3349           Intrinsic::ppc_altivec_vrlw
3350         };
3351         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3352         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3353       }
3354
3355       // t = vsplti c, result = vsldoi t, t, 1
3356       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3357         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3358         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
3359       }
3360       // t = vsplti c, result = vsldoi t, t, 2
3361       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3362         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3363         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
3364       }
3365       // t = vsplti c, result = vsldoi t, t, 3
3366       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3367         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3368         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
3369       }
3370     }
3371
3372     // Three instruction sequences.
3373
3374     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3375     if (SextVal >= 0 && SextVal <= 31) {
3376       SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
3377       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3378       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
3379       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3380     }
3381     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3382     if (SextVal >= -31 && SextVal <= 0) {
3383       SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
3384       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3385       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
3386       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3387     }
3388   }
3389
3390   return SDValue();
3391 }
3392
3393 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3394 /// the specified operations to build the shuffle.
3395 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3396                                         SDValue RHS, SelectionDAG &DAG) {
3397   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3398   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3399   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3400
3401   enum {
3402     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3403     OP_VMRGHW,
3404     OP_VMRGLW,
3405     OP_VSPLTISW0,
3406     OP_VSPLTISW1,
3407     OP_VSPLTISW2,
3408     OP_VSPLTISW3,
3409     OP_VSLDOI4,
3410     OP_VSLDOI8,
3411     OP_VSLDOI12
3412   };
3413
3414   if (OpNum == OP_COPY) {
3415     if (LHSID == (1*9+2)*9+3) return LHS;
3416     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3417     return RHS;
3418   }
3419
3420   SDValue OpLHS, OpRHS;
3421   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
3422   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
3423
3424   unsigned ShufIdxs[16];
3425   switch (OpNum) {
3426   default: assert(0 && "Unknown i32 permute!");
3427   case OP_VMRGHW:
3428     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3429     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3430     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3431     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3432     break;
3433   case OP_VMRGLW:
3434     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3435     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3436     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3437     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3438     break;
3439   case OP_VSPLTISW0:
3440     for (unsigned i = 0; i != 16; ++i)
3441       ShufIdxs[i] = (i&3)+0;
3442     break;
3443   case OP_VSPLTISW1:
3444     for (unsigned i = 0; i != 16; ++i)
3445       ShufIdxs[i] = (i&3)+4;
3446     break;
3447   case OP_VSPLTISW2:
3448     for (unsigned i = 0; i != 16; ++i)
3449       ShufIdxs[i] = (i&3)+8;
3450     break;
3451   case OP_VSPLTISW3:
3452     for (unsigned i = 0; i != 16; ++i)
3453       ShufIdxs[i] = (i&3)+12;
3454     break;
3455   case OP_VSLDOI4:
3456     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
3457   case OP_VSLDOI8:
3458     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
3459   case OP_VSLDOI12:
3460     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
3461   }
3462   SDValue Ops[16];
3463   for (unsigned i = 0; i != 16; ++i)
3464     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i8);
3465
3466   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
3467                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3468 }
3469
3470 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3471 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3472 /// return the code it can be lowered into.  Worst case, it can always be
3473 /// lowered into a vperm.
3474 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3475                                                  SelectionDAG &DAG) {
3476   SDValue V1 = Op.getOperand(0);
3477   SDValue V2 = Op.getOperand(1);
3478   SDValue PermMask = Op.getOperand(2);
3479
3480   // Cases that are handled by instructions that take permute immediates
3481   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3482   // selected by the instruction selector.
3483   if (V2.getOpcode() == ISD::UNDEF) {
3484     if (PPC::isSplatShuffleMask(PermMask.getNode(), 1) ||
3485         PPC::isSplatShuffleMask(PermMask.getNode(), 2) ||
3486         PPC::isSplatShuffleMask(PermMask.getNode(), 4) ||
3487         PPC::isVPKUWUMShuffleMask(PermMask.getNode(), true) ||
3488         PPC::isVPKUHUMShuffleMask(PermMask.getNode(), true) ||
3489         PPC::isVSLDOIShuffleMask(PermMask.getNode(), true) != -1 ||
3490         PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, true) ||
3491         PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, true) ||
3492         PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, true) ||
3493         PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, true) ||
3494         PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, true) ||
3495         PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, true)) {
3496       return Op;
3497     }
3498   }
3499
3500   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3501   // and produce a fixed permutation.  If any of these match, do not lower to
3502   // VPERM.
3503   if (PPC::isVPKUWUMShuffleMask(PermMask.getNode(), false) ||
3504       PPC::isVPKUHUMShuffleMask(PermMask.getNode(), false) ||
3505       PPC::isVSLDOIShuffleMask(PermMask.getNode(), false) != -1 ||
3506       PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, false) ||
3507       PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, false) ||
3508       PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, false) ||
3509       PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, false) ||
3510       PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, false) ||
3511       PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, false))
3512     return Op;
3513
3514   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3515   // perfect shuffle table to emit an optimal matching sequence.
3516   unsigned PFIndexes[4];
3517   bool isFourElementShuffle = true;
3518   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3519     unsigned EltNo = 8;   // Start out undef.
3520     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3521       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3522         continue;   // Undef, ignore it.
3523
3524       unsigned ByteSource =
3525         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getZExtValue();
3526       if ((ByteSource & 3) != j) {
3527         isFourElementShuffle = false;
3528         break;
3529       }
3530
3531       if (EltNo == 8) {
3532         EltNo = ByteSource/4;
3533       } else if (EltNo != ByteSource/4) {
3534         isFourElementShuffle = false;
3535         break;
3536       }
3537     }
3538     PFIndexes[i] = EltNo;
3539   }
3540
3541   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3542   // perfect shuffle vector to determine if it is cost effective to do this as
3543   // discrete instructions, or whether we should use a vperm.
3544   if (isFourElementShuffle) {
3545     // Compute the index in the perfect shuffle table.
3546     unsigned PFTableIndex =
3547       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3548
3549     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3550     unsigned Cost  = (PFEntry >> 30);
3551
3552     // Determining when to avoid vperm is tricky.  Many things affect the cost
3553     // of vperm, particularly how many times the perm mask needs to be computed.
3554     // For example, if the perm mask can be hoisted out of a loop or is already
3555     // used (perhaps because there are multiple permutes with the same shuffle
3556     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3557     // the loop requires an extra register.
3558     //
3559     // As a compromise, we only emit discrete instructions if the shuffle can be
3560     // generated in 3 or fewer operations.  When we have loop information
3561     // available, if this block is within a loop, we should avoid using vperm
3562     // for 3-operation perms and use a constant pool load instead.
3563     if (Cost < 3)
3564       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3565   }
3566
3567   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3568   // vector that will get spilled to the constant pool.
3569   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3570
3571   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3572   // that it is in input element units, not in bytes.  Convert now.
3573   MVT EltVT = V1.getValueType().getVectorElementType();
3574   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3575
3576   SmallVector<SDValue, 16> ResultMask;
3577   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3578     unsigned SrcElt;
3579     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3580       SrcElt = 0;
3581     else
3582       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getZExtValue();
3583
3584     for (unsigned j = 0; j != BytesPerElement; ++j)
3585       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3586                                            MVT::i8));
3587   }
3588
3589   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3590                                     &ResultMask[0], ResultMask.size());
3591   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3592 }
3593
3594 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3595 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3596 /// information about the intrinsic.
3597 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3598                                   bool &isDot) {
3599   unsigned IntrinsicID =
3600     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
3601   CompareOpc = -1;
3602   isDot = false;
3603   switch (IntrinsicID) {
3604   default: return false;
3605     // Comparison predicates.
3606   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3607   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3608   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3609   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3610   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3611   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3612   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3613   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3614   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3615   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3616   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3617   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3618   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3619
3620     // Normal Comparisons.
3621   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3622   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3623   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3624   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3625   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3626   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3627   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3628   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3629   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3630   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3631   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3632   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3633   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3634   }
3635   return true;
3636 }
3637
3638 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3639 /// lower, do it, otherwise return null.
3640 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3641                                                      SelectionDAG &DAG) {
3642   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3643   // opcode number of the comparison.
3644   int CompareOpc;
3645   bool isDot;
3646   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3647     return SDValue();    // Don't custom lower most intrinsics.
3648
3649   // If this is a non-dot comparison, make the VCMP node and we are done.
3650   if (!isDot) {
3651     SDValue Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3652                                 Op.getOperand(1), Op.getOperand(2),
3653                                 DAG.getConstant(CompareOpc, MVT::i32));
3654     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3655   }
3656
3657   // Create the PPCISD altivec 'dot' comparison node.
3658   SDValue Ops[] = {
3659     Op.getOperand(2),  // LHS
3660     Op.getOperand(3),  // RHS
3661     DAG.getConstant(CompareOpc, MVT::i32)
3662   };
3663   std::vector<MVT> VTs;
3664   VTs.push_back(Op.getOperand(2).getValueType());
3665   VTs.push_back(MVT::Flag);
3666   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3667
3668   // Now that we have the comparison, emit a copy from the CR to a GPR.
3669   // This is flagged to the above dot comparison.
3670   SDValue Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3671                                 DAG.getRegister(PPC::CR6, MVT::i32),
3672                                 CompNode.getValue(1));
3673
3674   // Unpack the result based on how the target uses it.
3675   unsigned BitNo;   // Bit # of CR6.
3676   bool InvertBit;   // Invert result?
3677   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
3678   default:  // Can't happen, don't crash on invalid number though.
3679   case 0:   // Return the value of the EQ bit of CR6.
3680     BitNo = 0; InvertBit = false;
3681     break;
3682   case 1:   // Return the inverted value of the EQ bit of CR6.
3683     BitNo = 0; InvertBit = true;
3684     break;
3685   case 2:   // Return the value of the LT bit of CR6.
3686     BitNo = 2; InvertBit = false;
3687     break;
3688   case 3:   // Return the inverted value of the LT bit of CR6.
3689     BitNo = 2; InvertBit = true;
3690     break;
3691   }
3692
3693   // Shift the bit into the low position.
3694   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3695                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3696   // Isolate the bit.
3697   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3698                       DAG.getConstant(1, MVT::i32));
3699
3700   // If we are supposed to, toggle the bit.
3701   if (InvertBit)
3702     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3703                         DAG.getConstant(1, MVT::i32));
3704   return Flags;
3705 }
3706
3707 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3708                                                    SelectionDAG &DAG) {
3709   // Create a stack slot that is 16-byte aligned.
3710   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3711   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3712   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3713   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3714
3715   // Store the input value into Value#0 of the stack slot.
3716   SDValue Store = DAG.getStore(DAG.getEntryNode(),
3717                                  Op.getOperand(0), FIdx, NULL, 0);
3718   // Load it out.
3719   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3720 }
3721
3722 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3723   if (Op.getValueType() == MVT::v4i32) {
3724     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3725
3726     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3727     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3728
3729     SDValue RHSSwap =   // = vrlw RHS, 16
3730       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3731
3732     // Shrinkify inputs to v8i16.
3733     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3734     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3735     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3736
3737     // Low parts multiplied together, generating 32-bit results (we ignore the
3738     // top parts).
3739     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3740                                         LHS, RHS, DAG, MVT::v4i32);
3741
3742     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3743                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3744     // Shift the high parts up 16 bits.
3745     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3746     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3747   } else if (Op.getValueType() == MVT::v8i16) {
3748     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3749
3750     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3751
3752     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3753                             LHS, RHS, Zero, DAG);
3754   } else if (Op.getValueType() == MVT::v16i8) {
3755     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3756
3757     // Multiply the even 8-bit parts, producing 16-bit sums.
3758     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3759                                            LHS, RHS, DAG, MVT::v8i16);
3760     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3761
3762     // Multiply the odd 8-bit parts, producing 16-bit sums.
3763     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3764                                           LHS, RHS, DAG, MVT::v8i16);
3765     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3766
3767     // Merge the results together.
3768     SDValue Ops[16];
3769     for (unsigned i = 0; i != 8; ++i) {
3770       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3771       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3772     }
3773     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3774                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3775   } else {
3776     assert(0 && "Unknown mul to lower!");
3777     abort();
3778   }
3779 }
3780
3781 /// LowerOperation - Provide custom lowering hooks for some operations.
3782 ///
3783 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3784   switch (Op.getOpcode()) {
3785   default: assert(0 && "Wasn't expecting to be able to lower this!");
3786   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3787   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3788   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3789   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3790   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3791   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
3792   case ISD::VASTART:
3793     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3794                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3795
3796   case ISD::VAARG:
3797     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3798                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3799
3800   case ISD::FORMAL_ARGUMENTS:
3801     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3802                                  VarArgsStackOffset, VarArgsNumGPR,
3803                                  VarArgsNumFPR, PPCSubTarget);
3804
3805   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3806                                                  getTargetMachine());
3807   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3808   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3809   case ISD::DYNAMIC_STACKALLOC:
3810     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3811
3812   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3813   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3814   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3815   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3816
3817   // Lower 64-bit shifts.
3818   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3819   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3820   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3821
3822   // Vector-related lowering.
3823   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3824   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3825   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3826   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3827   case ISD::MUL:                return LowerMUL(Op, DAG);
3828
3829   // Frame & Return address.
3830   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3831   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3832   }
3833   return SDValue();
3834 }
3835
3836 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
3837                                            SmallVectorImpl<SDValue>&Results,
3838                                            SelectionDAG &DAG) {
3839   switch (N->getOpcode()) {
3840   default:
3841     assert(false && "Do not know how to custom type legalize this operation!");
3842     return;
3843   case ISD::FP_ROUND_INREG: {
3844     assert(N->getValueType(0) == MVT::ppcf128);
3845     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
3846     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::f64, N->getOperand(0),
3847                              DAG.getIntPtrConstant(0));
3848     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::f64, N->getOperand(0),
3849                              DAG.getIntPtrConstant(1));
3850
3851     // This sequence changes FPSCR to do round-to-zero, adds the two halves
3852     // of the long double, and puts FPSCR back the way it was.  We do not
3853     // actually model FPSCR.
3854     std::vector<MVT> NodeTys;
3855     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
3856
3857     NodeTys.push_back(MVT::f64);   // Return register
3858     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
3859     Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
3860     MFFSreg = Result.getValue(0);
3861     InFlag = Result.getValue(1);
3862
3863     NodeTys.clear();
3864     NodeTys.push_back(MVT::Flag);   // Returns a flag
3865     Ops[0] = DAG.getConstant(31, MVT::i32);
3866     Ops[1] = InFlag;
3867     Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
3868     InFlag = Result.getValue(0);
3869
3870     NodeTys.clear();
3871     NodeTys.push_back(MVT::Flag);   // Returns a flag
3872     Ops[0] = DAG.getConstant(30, MVT::i32);
3873     Ops[1] = InFlag;
3874     Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
3875     InFlag = Result.getValue(0);
3876
3877     NodeTys.clear();
3878     NodeTys.push_back(MVT::f64);    // result of add
3879     NodeTys.push_back(MVT::Flag);   // Returns a flag
3880     Ops[0] = Lo;
3881     Ops[1] = Hi;
3882     Ops[2] = InFlag;
3883     Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
3884     FPreg = Result.getValue(0);
3885     InFlag = Result.getValue(1);
3886
3887     NodeTys.clear();
3888     NodeTys.push_back(MVT::f64);
3889     Ops[0] = DAG.getConstant(1, MVT::i32);
3890     Ops[1] = MFFSreg;
3891     Ops[2] = FPreg;
3892     Ops[3] = InFlag;
3893     Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
3894     FPreg = Result.getValue(0);
3895
3896     // We know the low half is about to be thrown away, so just use something
3897     // convenient.
3898     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, MVT::ppcf128, FPreg, FPreg));
3899     return;
3900   }
3901   case ISD::FP_TO_SINT:
3902     Results.push_back(LowerFP_TO_SINT(SDValue(N, 0), DAG));
3903     return;
3904   }
3905 }
3906
3907
3908 //===----------------------------------------------------------------------===//
3909 //  Other Lowering Code
3910 //===----------------------------------------------------------------------===//
3911
3912 MachineBasicBlock *
3913 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3914                                     bool is64bit, unsigned BinOpcode) {
3915   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3916   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3917
3918   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3919   MachineFunction *F = BB->getParent();
3920   MachineFunction::iterator It = BB;
3921   ++It;
3922
3923   unsigned dest = MI->getOperand(0).getReg();
3924   unsigned ptrA = MI->getOperand(1).getReg();
3925   unsigned ptrB = MI->getOperand(2).getReg();
3926   unsigned incr = MI->getOperand(3).getReg();
3927
3928   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3929   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3930   F->insert(It, loopMBB);
3931   F->insert(It, exitMBB);
3932   exitMBB->transferSuccessors(BB);
3933
3934   MachineRegisterInfo &RegInfo = F->getRegInfo();
3935   unsigned TmpReg = (!BinOpcode) ? incr :
3936     RegInfo.createVirtualRegister(
3937        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3938                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
3939
3940   //  thisMBB:
3941   //   ...
3942   //   fallthrough --> loopMBB
3943   BB->addSuccessor(loopMBB);
3944
3945   //  loopMBB:
3946   //   l[wd]arx dest, ptr
3947   //   add r0, dest, incr
3948   //   st[wd]cx. r0, ptr
3949   //   bne- loopMBB
3950   //   fallthrough --> exitMBB
3951   BB = loopMBB;
3952   BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3953     .addReg(ptrA).addReg(ptrB);
3954   if (BinOpcode)
3955     BuildMI(BB, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3956   BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3957     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
3958   BuildMI(BB, TII->get(PPC::BCC))
3959     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
3960   BB->addSuccessor(loopMBB);
3961   BB->addSuccessor(exitMBB);
3962
3963   //  exitMBB:
3964   //   ...
3965   BB = exitMBB;
3966   return BB;
3967 }
3968
3969 MachineBasicBlock *
3970 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
3971                                             MachineBasicBlock *BB,
3972                                             bool is8bit,    // operation
3973                                             unsigned BinOpcode) {
3974   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3975   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3976   // In 64 bit mode we have to use 64 bits for addresses, even though the
3977   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
3978   // registers without caring whether they're 32 or 64, but here we're
3979   // doing actual arithmetic on the addresses.
3980   bool is64bit = PPCSubTarget.isPPC64();
3981
3982   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3983   MachineFunction *F = BB->getParent();
3984   MachineFunction::iterator It = BB;
3985   ++It;
3986
3987   unsigned dest = MI->getOperand(0).getReg();
3988   unsigned ptrA = MI->getOperand(1).getReg();
3989   unsigned ptrB = MI->getOperand(2).getReg();
3990   unsigned incr = MI->getOperand(3).getReg();
3991
3992   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3993   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3994   F->insert(It, loopMBB);
3995   F->insert(It, exitMBB);
3996   exitMBB->transferSuccessors(BB);
3997
3998   MachineRegisterInfo &RegInfo = F->getRegInfo();
3999   const TargetRegisterClass *RC =
4000     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4001               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4002   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4003   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4004   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4005   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4006   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4007   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4008   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4009   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4010   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4011   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4012   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4013   unsigned Ptr1Reg;
4014   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4015
4016   //  thisMBB:
4017   //   ...
4018   //   fallthrough --> loopMBB
4019   BB->addSuccessor(loopMBB);
4020
4021   // The 4-byte load must be aligned, while a char or short may be
4022   // anywhere in the word.  Hence all this nasty bookkeeping code.
4023   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4024   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4025   //   xori shift, shift1, 24 [16]
4026   //   rlwinm ptr, ptr1, 0, 0, 29
4027   //   slw incr2, incr, shift
4028   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4029   //   slw mask, mask2, shift
4030   //  loopMBB:
4031   //   lwarx tmpDest, ptr
4032   //   add tmp, tmpDest, incr2
4033   //   andc tmp2, tmpDest, mask
4034   //   and tmp3, tmp, mask
4035   //   or tmp4, tmp3, tmp2
4036   //   stwcx. tmp4, ptr
4037   //   bne- loopMBB
4038   //   fallthrough --> exitMBB
4039   //   srw dest, tmpDest, shift
4040
4041   if (ptrA!=PPC::R0) {
4042     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4043     BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4044       .addReg(ptrA).addReg(ptrB);
4045   } else {
4046     Ptr1Reg = ptrB;
4047   }
4048   BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4049       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4050   BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4051       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4052   if (is64bit)
4053     BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4054       .addReg(Ptr1Reg).addImm(0).addImm(61);
4055   else
4056     BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4057       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4058   BuildMI(BB, TII->get(PPC::SLW), Incr2Reg)
4059       .addReg(incr).addReg(ShiftReg);
4060   if (is8bit)
4061     BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4062   else {
4063     BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4064     BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4065   }
4066   BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4067       .addReg(Mask2Reg).addReg(ShiftReg);
4068
4069   BB = loopMBB;
4070   BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4071     .addReg(PPC::R0).addReg(PtrReg);
4072   if (BinOpcode)
4073     BuildMI(BB, TII->get(BinOpcode), TmpReg)
4074       .addReg(Incr2Reg).addReg(TmpDestReg);
4075   BuildMI(BB, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4076     .addReg(TmpDestReg).addReg(MaskReg);
4077   BuildMI(BB, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4078     .addReg(TmpReg).addReg(MaskReg);
4079   BuildMI(BB, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4080     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4081   BuildMI(BB, TII->get(PPC::STWCX))
4082     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4083   BuildMI(BB, TII->get(PPC::BCC))
4084     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4085   BB->addSuccessor(loopMBB);
4086   BB->addSuccessor(exitMBB);
4087
4088   //  exitMBB:
4089   //   ...
4090   BB = exitMBB;
4091   BuildMI(BB, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4092   return BB;
4093 }
4094
4095 MachineBasicBlock *
4096 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4097                                                MachineBasicBlock *BB) {
4098   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4099
4100   // To "insert" these instructions we actually have to insert their
4101   // control-flow patterns.
4102   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4103   MachineFunction::iterator It = BB;
4104   ++It;
4105
4106   MachineFunction *F = BB->getParent();
4107
4108   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4109       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4110       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4111       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4112       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4113
4114     // The incoming instruction knows the destination vreg to set, the
4115     // condition code register to branch on, the true/false values to
4116     // select between, and a branch opcode to use.
4117
4118     //  thisMBB:
4119     //  ...
4120     //   TrueVal = ...
4121     //   cmpTY ccX, r1, r2
4122     //   bCC copy1MBB
4123     //   fallthrough --> copy0MBB
4124     MachineBasicBlock *thisMBB = BB;
4125     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4126     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4127     unsigned SelectPred = MI->getOperand(4).getImm();
4128     BuildMI(BB, TII->get(PPC::BCC))
4129       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4130     F->insert(It, copy0MBB);
4131     F->insert(It, sinkMBB);
4132     // Update machine-CFG edges by transferring all successors of the current
4133     // block to the new block which will contain the Phi node for the select.
4134     sinkMBB->transferSuccessors(BB);
4135     // Next, add the true and fallthrough blocks as its successors.
4136     BB->addSuccessor(copy0MBB);
4137     BB->addSuccessor(sinkMBB);
4138
4139     //  copy0MBB:
4140     //   %FalseValue = ...
4141     //   # fallthrough to sinkMBB
4142     BB = copy0MBB;
4143
4144     // Update machine-CFG edges
4145     BB->addSuccessor(sinkMBB);
4146
4147     //  sinkMBB:
4148     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4149     //  ...
4150     BB = sinkMBB;
4151     BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4152       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4153       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4154   }
4155   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4156     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4157   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4158     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4159   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4160     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4161   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4162     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4163
4164   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4165     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4166   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4167     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4168   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4169     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4170   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4171     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4172
4173   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4174     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4175   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4176     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4177   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4178     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4179   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4180     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4181
4182   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4183     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4184   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4185     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4186   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4187     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4188   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4189     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4190
4191   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4192     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4193   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4194     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4195   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4196     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4197   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4198     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4199
4200   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4201     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4202   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4203     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4204   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4205     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4206   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4207     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4208
4209   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4210     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4211   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4212     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4213   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4214     BB = EmitAtomicBinary(MI, BB, false, 0);
4215   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4216     BB = EmitAtomicBinary(MI, BB, true, 0);
4217
4218   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4219            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4220     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4221
4222     unsigned dest   = MI->getOperand(0).getReg();
4223     unsigned ptrA   = MI->getOperand(1).getReg();
4224     unsigned ptrB   = MI->getOperand(2).getReg();
4225     unsigned oldval = MI->getOperand(3).getReg();
4226     unsigned newval = MI->getOperand(4).getReg();
4227
4228     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4229     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4230     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4231     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4232     F->insert(It, loop1MBB);
4233     F->insert(It, loop2MBB);
4234     F->insert(It, midMBB);
4235     F->insert(It, exitMBB);
4236     exitMBB->transferSuccessors(BB);
4237
4238     //  thisMBB:
4239     //   ...
4240     //   fallthrough --> loopMBB
4241     BB->addSuccessor(loop1MBB);
4242
4243     // loop1MBB:
4244     //   l[wd]arx dest, ptr
4245     //   cmp[wd] dest, oldval
4246     //   bne- midMBB
4247     // loop2MBB:
4248     //   st[wd]cx. newval, ptr
4249     //   bne- loopMBB
4250     //   b exitBB
4251     // midMBB:
4252     //   st[wd]cx. dest, ptr
4253     // exitBB:
4254     BB = loop1MBB;
4255     BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4256       .addReg(ptrA).addReg(ptrB);
4257     BuildMI(BB, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4258       .addReg(oldval).addReg(dest);
4259     BuildMI(BB, TII->get(PPC::BCC))
4260       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4261     BB->addSuccessor(loop2MBB);
4262     BB->addSuccessor(midMBB);
4263
4264     BB = loop2MBB;
4265     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4266       .addReg(newval).addReg(ptrA).addReg(ptrB);
4267     BuildMI(BB, TII->get(PPC::BCC))
4268       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4269     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4270     BB->addSuccessor(loop1MBB);
4271     BB->addSuccessor(exitMBB);
4272
4273     BB = midMBB;
4274     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4275       .addReg(dest).addReg(ptrA).addReg(ptrB);
4276     BB->addSuccessor(exitMBB);
4277
4278     //  exitMBB:
4279     //   ...
4280     BB = exitMBB;
4281   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4282              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4283     // We must use 64-bit registers for addresses when targeting 64-bit,
4284     // since we're actually doing arithmetic on them.  Other registers
4285     // can be 32-bit.
4286     bool is64bit = PPCSubTarget.isPPC64();
4287     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4288
4289     unsigned dest   = MI->getOperand(0).getReg();
4290     unsigned ptrA   = MI->getOperand(1).getReg();
4291     unsigned ptrB   = MI->getOperand(2).getReg();
4292     unsigned oldval = MI->getOperand(3).getReg();
4293     unsigned newval = MI->getOperand(4).getReg();
4294
4295     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4296     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4297     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4298     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4299     F->insert(It, loop1MBB);
4300     F->insert(It, loop2MBB);
4301     F->insert(It, midMBB);
4302     F->insert(It, exitMBB);
4303     exitMBB->transferSuccessors(BB);
4304
4305     MachineRegisterInfo &RegInfo = F->getRegInfo();
4306     const TargetRegisterClass *RC =
4307       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4308                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4309     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4310     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4311     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4312     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4313     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4314     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4315     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4316     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4317     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4318     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4319     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4320     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4321     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4322     unsigned Ptr1Reg;
4323     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4324     //  thisMBB:
4325     //   ...
4326     //   fallthrough --> loopMBB
4327     BB->addSuccessor(loop1MBB);
4328
4329     // The 4-byte load must be aligned, while a char or short may be
4330     // anywhere in the word.  Hence all this nasty bookkeeping code.
4331     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4332     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4333     //   xori shift, shift1, 24 [16]
4334     //   rlwinm ptr, ptr1, 0, 0, 29
4335     //   slw newval2, newval, shift
4336     //   slw oldval2, oldval,shift
4337     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4338     //   slw mask, mask2, shift
4339     //   and newval3, newval2, mask
4340     //   and oldval3, oldval2, mask
4341     // loop1MBB:
4342     //   lwarx tmpDest, ptr
4343     //   and tmp, tmpDest, mask
4344     //   cmpw tmp, oldval3
4345     //   bne- midMBB
4346     // loop2MBB:
4347     //   andc tmp2, tmpDest, mask
4348     //   or tmp4, tmp2, newval3
4349     //   stwcx. tmp4, ptr
4350     //   bne- loop1MBB
4351     //   b exitBB
4352     // midMBB:
4353     //   stwcx. tmpDest, ptr
4354     // exitBB:
4355     //   srw dest, tmpDest, shift
4356     if (ptrA!=PPC::R0) {
4357       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4358       BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4359         .addReg(ptrA).addReg(ptrB);
4360     } else {
4361       Ptr1Reg = ptrB;
4362     }
4363     BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4364         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4365     BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4366         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4367     if (is64bit)
4368       BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4369         .addReg(Ptr1Reg).addImm(0).addImm(61);
4370     else
4371       BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4372         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4373     BuildMI(BB, TII->get(PPC::SLW), NewVal2Reg)
4374         .addReg(newval).addReg(ShiftReg);
4375     BuildMI(BB, TII->get(PPC::SLW), OldVal2Reg)
4376         .addReg(oldval).addReg(ShiftReg);
4377     if (is8bit)
4378       BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4379     else {
4380       BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4381       BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4382     }
4383     BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4384         .addReg(Mask2Reg).addReg(ShiftReg);
4385     BuildMI(BB, TII->get(PPC::AND), NewVal3Reg)
4386         .addReg(NewVal2Reg).addReg(MaskReg);
4387     BuildMI(BB, TII->get(PPC::AND), OldVal3Reg)
4388         .addReg(OldVal2Reg).addReg(MaskReg);
4389
4390     BB = loop1MBB;
4391     BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4392         .addReg(PPC::R0).addReg(PtrReg);
4393     BuildMI(BB, TII->get(PPC::AND),TmpReg).addReg(TmpDestReg).addReg(MaskReg);
4394     BuildMI(BB, TII->get(PPC::CMPW), PPC::CR0)
4395         .addReg(TmpReg).addReg(OldVal3Reg);
4396     BuildMI(BB, TII->get(PPC::BCC))
4397         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4398     BB->addSuccessor(loop2MBB);
4399     BB->addSuccessor(midMBB);
4400
4401     BB = loop2MBB;
4402     BuildMI(BB, TII->get(PPC::ANDC),Tmp2Reg).addReg(TmpDestReg).addReg(MaskReg);
4403     BuildMI(BB, TII->get(PPC::OR),Tmp4Reg).addReg(Tmp2Reg).addReg(NewVal3Reg);
4404     BuildMI(BB, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4405         .addReg(PPC::R0).addReg(PtrReg);
4406     BuildMI(BB, TII->get(PPC::BCC))
4407       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4408     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4409     BB->addSuccessor(loop1MBB);
4410     BB->addSuccessor(exitMBB);
4411
4412     BB = midMBB;
4413     BuildMI(BB, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4414       .addReg(PPC::R0).addReg(PtrReg);
4415     BB->addSuccessor(exitMBB);
4416
4417     //  exitMBB:
4418     //   ...
4419     BB = exitMBB;
4420     BuildMI(BB, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4421   } else {
4422     assert(0 && "Unexpected instr type to insert");
4423   }
4424
4425   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4426   return BB;
4427 }
4428
4429 //===----------------------------------------------------------------------===//
4430 // Target Optimization Hooks
4431 //===----------------------------------------------------------------------===//
4432
4433 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4434                                              DAGCombinerInfo &DCI) const {
4435   TargetMachine &TM = getTargetMachine();
4436   SelectionDAG &DAG = DCI.DAG;
4437   switch (N->getOpcode()) {
4438   default: break;
4439   case PPCISD::SHL:
4440     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4441       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4442         return N->getOperand(0);
4443     }
4444     break;
4445   case PPCISD::SRL:
4446     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4447       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4448         return N->getOperand(0);
4449     }
4450     break;
4451   case PPCISD::SRA:
4452     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4453       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4454           C->isAllOnesValue())    // -1 >>s V -> -1.
4455         return N->getOperand(0);
4456     }
4457     break;
4458
4459   case ISD::SINT_TO_FP:
4460     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4461       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4462         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4463         // We allow the src/dst to be either f32/f64, but the intermediate
4464         // type must be i64.
4465         if (N->getOperand(0).getValueType() == MVT::i64 &&
4466             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4467           SDValue Val = N->getOperand(0).getOperand(0);
4468           if (Val.getValueType() == MVT::f32) {
4469             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4470             DCI.AddToWorklist(Val.getNode());
4471           }
4472
4473           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
4474           DCI.AddToWorklist(Val.getNode());
4475           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
4476           DCI.AddToWorklist(Val.getNode());
4477           if (N->getValueType(0) == MVT::f32) {
4478             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
4479                               DAG.getIntPtrConstant(0));
4480             DCI.AddToWorklist(Val.getNode());
4481           }
4482           return Val;
4483         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4484           // If the intermediate type is i32, we can avoid the load/store here
4485           // too.
4486         }
4487       }
4488     }
4489     break;
4490   case ISD::STORE:
4491     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4492     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4493         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4494         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4495         N->getOperand(1).getValueType() == MVT::i32 &&
4496         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4497       SDValue Val = N->getOperand(1).getOperand(0);
4498       if (Val.getValueType() == MVT::f32) {
4499         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4500         DCI.AddToWorklist(Val.getNode());
4501       }
4502       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
4503       DCI.AddToWorklist(Val.getNode());
4504
4505       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
4506                         N->getOperand(2), N->getOperand(3));
4507       DCI.AddToWorklist(Val.getNode());
4508       return Val;
4509     }
4510
4511     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4512     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4513         N->getOperand(1).getNode()->hasOneUse() &&
4514         (N->getOperand(1).getValueType() == MVT::i32 ||
4515          N->getOperand(1).getValueType() == MVT::i16)) {
4516       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4517       // Do an any-extend to 32-bits if this is a half-word input.
4518       if (BSwapOp.getValueType() == MVT::i16)
4519         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
4520
4521       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
4522                          N->getOperand(2), N->getOperand(3),
4523                          DAG.getValueType(N->getOperand(1).getValueType()));
4524     }
4525     break;
4526   case ISD::BSWAP:
4527     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4528     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4529         N->getOperand(0).hasOneUse() &&
4530         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4531       SDValue Load = N->getOperand(0);
4532       LoadSDNode *LD = cast<LoadSDNode>(Load);
4533       // Create the byte-swapping load.
4534       std::vector<MVT> VTs;
4535       VTs.push_back(MVT::i32);
4536       VTs.push_back(MVT::Other);
4537       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4538       SDValue Ops[] = {
4539         LD->getChain(),    // Chain
4540         LD->getBasePtr(),  // Ptr
4541         MO,                // MemOperand
4542         DAG.getValueType(N->getValueType(0)) // VT
4543       };
4544       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
4545
4546       // If this is an i16 load, insert the truncate.
4547       SDValue ResVal = BSLoad;
4548       if (N->getValueType(0) == MVT::i16)
4549         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
4550
4551       // First, combine the bswap away.  This makes the value produced by the
4552       // load dead.
4553       DCI.CombineTo(N, ResVal);
4554
4555       // Next, combine the load away, we give it a bogus result value but a real
4556       // chain result.  The result value is dead because the bswap is dead.
4557       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
4558
4559       // Return N so it doesn't get rechecked!
4560       return SDValue(N, 0);
4561     }
4562
4563     break;
4564   case PPCISD::VCMP: {
4565     // If a VCMPo node already exists with exactly the same operands as this
4566     // node, use its result instead of this node (VCMPo computes both a CR6 and
4567     // a normal output).
4568     //
4569     if (!N->getOperand(0).hasOneUse() &&
4570         !N->getOperand(1).hasOneUse() &&
4571         !N->getOperand(2).hasOneUse()) {
4572
4573       // Scan all of the users of the LHS, looking for VCMPo's that match.
4574       SDNode *VCMPoNode = 0;
4575
4576       SDNode *LHSN = N->getOperand(0).getNode();
4577       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4578            UI != E; ++UI)
4579         if (UI->getOpcode() == PPCISD::VCMPo &&
4580             UI->getOperand(1) == N->getOperand(1) &&
4581             UI->getOperand(2) == N->getOperand(2) &&
4582             UI->getOperand(0) == N->getOperand(0)) {
4583           VCMPoNode = *UI;
4584           break;
4585         }
4586
4587       // If there is no VCMPo node, or if the flag value has a single use, don't
4588       // transform this.
4589       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4590         break;
4591
4592       // Look at the (necessarily single) use of the flag value.  If it has a
4593       // chain, this transformation is more complex.  Note that multiple things
4594       // could use the value result, which we should ignore.
4595       SDNode *FlagUser = 0;
4596       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4597            FlagUser == 0; ++UI) {
4598         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4599         SDNode *User = *UI;
4600         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4601           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4602             FlagUser = User;
4603             break;
4604           }
4605         }
4606       }
4607
4608       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4609       // give up for right now.
4610       if (FlagUser->getOpcode() == PPCISD::MFCR)
4611         return SDValue(VCMPoNode, 0);
4612     }
4613     break;
4614   }
4615   case ISD::BR_CC: {
4616     // If this is a branch on an altivec predicate comparison, lower this so
4617     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4618     // lowering is done pre-legalize, because the legalizer lowers the predicate
4619     // compare down to code that is difficult to reassemble.
4620     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4621     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4622     int CompareOpc;
4623     bool isDot;
4624
4625     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4626         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4627         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4628       assert(isDot && "Can't compare against a vector result!");
4629
4630       // If this is a comparison against something other than 0/1, then we know
4631       // that the condition is never/always true.
4632       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
4633       if (Val != 0 && Val != 1) {
4634         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4635           return N->getOperand(0);
4636         // Always !=, turn it into an unconditional branch.
4637         return DAG.getNode(ISD::BR, MVT::Other,
4638                            N->getOperand(0), N->getOperand(4));
4639       }
4640
4641       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4642
4643       // Create the PPCISD altivec 'dot' comparison node.
4644       std::vector<MVT> VTs;
4645       SDValue Ops[] = {
4646         LHS.getOperand(2),  // LHS of compare
4647         LHS.getOperand(3),  // RHS of compare
4648         DAG.getConstant(CompareOpc, MVT::i32)
4649       };
4650       VTs.push_back(LHS.getOperand(2).getValueType());
4651       VTs.push_back(MVT::Flag);
4652       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
4653
4654       // Unpack the result based on how the target uses it.
4655       PPC::Predicate CompOpc;
4656       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
4657       default:  // Can't happen, don't crash on invalid number though.
4658       case 0:   // Branch on the value of the EQ bit of CR6.
4659         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4660         break;
4661       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4662         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4663         break;
4664       case 2:   // Branch on the value of the LT bit of CR6.
4665         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4666         break;
4667       case 3:   // Branch on the inverted value of the LT bit of CR6.
4668         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4669         break;
4670       }
4671
4672       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
4673                          DAG.getConstant(CompOpc, MVT::i32),
4674                          DAG.getRegister(PPC::CR6, MVT::i32),
4675                          N->getOperand(4), CompNode.getValue(1));
4676     }
4677     break;
4678   }
4679   }
4680
4681   return SDValue();
4682 }
4683
4684 //===----------------------------------------------------------------------===//
4685 // Inline Assembly Support
4686 //===----------------------------------------------------------------------===//
4687
4688 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4689                                                        const APInt &Mask,
4690                                                        APInt &KnownZero,
4691                                                        APInt &KnownOne,
4692                                                        const SelectionDAG &DAG,
4693                                                        unsigned Depth) const {
4694   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4695   switch (Op.getOpcode()) {
4696   default: break;
4697   case PPCISD::LBRX: {
4698     // lhbrx is known to have the top bits cleared out.
4699     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4700       KnownZero = 0xFFFF0000;
4701     break;
4702   }
4703   case ISD::INTRINSIC_WO_CHAIN: {
4704     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
4705     default: break;
4706     case Intrinsic::ppc_altivec_vcmpbfp_p:
4707     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4708     case Intrinsic::ppc_altivec_vcmpequb_p:
4709     case Intrinsic::ppc_altivec_vcmpequh_p:
4710     case Intrinsic::ppc_altivec_vcmpequw_p:
4711     case Intrinsic::ppc_altivec_vcmpgefp_p:
4712     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4713     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4714     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4715     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4716     case Intrinsic::ppc_altivec_vcmpgtub_p:
4717     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4718     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4719       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4720       break;
4721     }
4722   }
4723   }
4724 }
4725
4726
4727 /// getConstraintType - Given a constraint, return the type of
4728 /// constraint it is for this target.
4729 PPCTargetLowering::ConstraintType
4730 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4731   if (Constraint.size() == 1) {
4732     switch (Constraint[0]) {
4733     default: break;
4734     case 'b':
4735     case 'r':
4736     case 'f':
4737     case 'v':
4738     case 'y':
4739       return C_RegisterClass;
4740     }
4741   }
4742   return TargetLowering::getConstraintType(Constraint);
4743 }
4744
4745 std::pair<unsigned, const TargetRegisterClass*>
4746 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4747                                                 MVT VT) const {
4748   if (Constraint.size() == 1) {
4749     // GCC RS6000 Constraint Letters
4750     switch (Constraint[0]) {
4751     case 'b':   // R1-R31
4752     case 'r':   // R0-R31
4753       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4754         return std::make_pair(0U, PPC::G8RCRegisterClass);
4755       return std::make_pair(0U, PPC::GPRCRegisterClass);
4756     case 'f':
4757       if (VT == MVT::f32)
4758         return std::make_pair(0U, PPC::F4RCRegisterClass);
4759       else if (VT == MVT::f64)
4760         return std::make_pair(0U, PPC::F8RCRegisterClass);
4761       break;
4762     case 'v':
4763       return std::make_pair(0U, PPC::VRRCRegisterClass);
4764     case 'y':   // crrc
4765       return std::make_pair(0U, PPC::CRRCRegisterClass);
4766     }
4767   }
4768
4769   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4770 }
4771
4772
4773 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4774 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
4775 /// it means one of the asm constraint of the inline asm instruction being
4776 /// processed is 'm'.
4777 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4778                                                      bool hasMemory,
4779                                                      std::vector<SDValue>&Ops,
4780                                                      SelectionDAG &DAG) const {
4781   SDValue Result(0,0);
4782   switch (Letter) {
4783   default: break;
4784   case 'I':
4785   case 'J':
4786   case 'K':
4787   case 'L':
4788   case 'M':
4789   case 'N':
4790   case 'O':
4791   case 'P': {
4792     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4793     if (!CST) return; // Must be an immediate to match.
4794     unsigned Value = CST->getZExtValue();
4795     switch (Letter) {
4796     default: assert(0 && "Unknown constraint letter!");
4797     case 'I':  // "I" is a signed 16-bit constant.
4798       if ((short)Value == (int)Value)
4799         Result = DAG.getTargetConstant(Value, Op.getValueType());
4800       break;
4801     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4802     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4803       if ((short)Value == 0)
4804         Result = DAG.getTargetConstant(Value, Op.getValueType());
4805       break;
4806     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4807       if ((Value >> 16) == 0)
4808         Result = DAG.getTargetConstant(Value, Op.getValueType());
4809       break;
4810     case 'M':  // "M" is a constant that is greater than 31.
4811       if (Value > 31)
4812         Result = DAG.getTargetConstant(Value, Op.getValueType());
4813       break;
4814     case 'N':  // "N" is a positive constant that is an exact power of two.
4815       if ((int)Value > 0 && isPowerOf2_32(Value))
4816         Result = DAG.getTargetConstant(Value, Op.getValueType());
4817       break;
4818     case 'O':  // "O" is the constant zero.
4819       if (Value == 0)
4820         Result = DAG.getTargetConstant(Value, Op.getValueType());
4821       break;
4822     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4823       if ((short)-Value == (int)-Value)
4824         Result = DAG.getTargetConstant(Value, Op.getValueType());
4825       break;
4826     }
4827     break;
4828   }
4829   }
4830
4831   if (Result.getNode()) {
4832     Ops.push_back(Result);
4833     return;
4834   }
4835
4836   // Handle standard constraint letters.
4837   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
4838 }
4839
4840 // isLegalAddressingMode - Return true if the addressing mode represented
4841 // by AM is legal for this target, for a load/store of the specified type.
4842 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4843                                               const Type *Ty) const {
4844   // FIXME: PPC does not allow r+i addressing modes for vectors!
4845
4846   // PPC allows a sign-extended 16-bit immediate field.
4847   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4848     return false;
4849
4850   // No global is ever allowed as a base.
4851   if (AM.BaseGV)
4852     return false;
4853
4854   // PPC only support r+r,
4855   switch (AM.Scale) {
4856   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4857     break;
4858   case 1:
4859     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4860       return false;
4861     // Otherwise we have r+r or r+i.
4862     break;
4863   case 2:
4864     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4865       return false;
4866     // Allow 2*r as r+r.
4867     break;
4868   default:
4869     // No other scales are supported.
4870     return false;
4871   }
4872
4873   return true;
4874 }
4875
4876 /// isLegalAddressImmediate - Return true if the integer value can be used
4877 /// as the offset of the target addressing mode for load / store of the
4878 /// given type.
4879 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4880   // PPC allows a sign-extended 16-bit immediate field.
4881   return (V > -(1 << 16) && V < (1 << 16)-1);
4882 }
4883
4884 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4885   return false;
4886 }
4887
4888 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4889   // Depths > 0 not supported yet!
4890   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4891     return SDValue();
4892
4893   MachineFunction &MF = DAG.getMachineFunction();
4894   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4895
4896   // Just load the return address off the stack.
4897   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4898
4899   // Make sure the function really does not optimize away the store of the RA
4900   // to the stack.
4901   FuncInfo->setLRStoreRequired();
4902   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4903 }
4904
4905 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4906   // Depths > 0 not supported yet!
4907   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4908     return SDValue();
4909
4910   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4911   bool isPPC64 = PtrVT == MVT::i64;
4912
4913   MachineFunction &MF = DAG.getMachineFunction();
4914   MachineFrameInfo *MFI = MF.getFrameInfo();
4915   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4916                   && MFI->getStackSize();
4917
4918   if (isPPC64)
4919     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
4920       MVT::i64);
4921   else
4922     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
4923       MVT::i32);
4924 }
4925
4926 bool
4927 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4928   // The PowerPC target isn't yet aware of offsets.
4929   return false;
4930 }