lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no SREM/UREM instructions
  81   setOperationAction(ISD::SREM, MVT::i32, Expand);
  82   setOperationAction(ISD::UREM, MVT::i32, Expand);
  83   setOperationAction(ISD::SREM, MVT::i64, Expand);
  84   setOperationAction(ISD::UREM, MVT::i64, Expand);
  85
  86   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  87   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  88   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  89   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  90   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  91   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  92   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  94   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  95
  96   // We don't support sin/cos/sqrt/fmod/pow
  97   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  98   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  99   setOperationAction(ISD::FREM , MVT::f64, Expand);
 100   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 101   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 102   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 103   setOperationAction(ISD::FREM , MVT::f32, Expand);
 104   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 105
 106   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 107
 108   // If we're enabling GP optimizations, use hardware square root
 109   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 110     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 111     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 112   }
 113
 114   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 115   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 116
 117   // PowerPC does not have BSWAP, CTPOP or CTTZ
 118   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 119   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 120   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 121   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 122   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 123   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 124
 125   // PowerPC does not have ROTR
 126   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 127   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 128
 129   // PowerPC does not have Select
 130   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 131   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 132   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 133   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 134
 135   // PowerPC wants to turn select_cc of FP into fsel when possible.
 136   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 138
 139   // PowerPC wants to optimize integer setcc a bit
 140   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 141
 142   // PowerPC does not have BRCOND which requires SetCC
 143   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 144
 145   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 146
 147   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 148   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 149
 150   // PowerPC does not have [U|S]INT_TO_FP
 151   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 152   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 153
 154   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 155   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 156   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 157   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 158
 159   // We cannot sextinreg(i1).  Expand to shifts.
 160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 161
 162   // Support label based line numbers.
 163   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 164   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 165
 166   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 167   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 168   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 169   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 170
 171
 172   // We want to legalize GlobalAddress and ConstantPool nodes into the
 173   // appropriate instructions to materialize the address.
 174   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 175   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 176   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 177   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 178   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 179   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 180   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 181   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 182
 183   // RET must be custom lowered, to meet ABI requirements.
 184   setOperationAction(ISD::RET               , MVT::Other, Custom);
 185
 186   // TRAP is legal.
 187   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 188
 189   // TRAMPOLINE is custom lowered.
 190   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 191
 192   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 193   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 194
 195   // VAARG is custom lowered with ELF 32 ABI
 196   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 197     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 198   else
 199     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 200
 201   // Use the default implementation.
 202   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 208
 209   // We want to custom lower some of our intrinsics.
 210   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 211
 212   // Comparisons that require checking two conditions.
 213   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 214   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 215   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 216   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 217   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 218   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 219   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 220   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 221   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 222   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 223   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 224   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 225
 226   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 227     // They also have instructions for converting between i64 and fp.
 228     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 230     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 231     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 232     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 233
 234     // FIXME: disable this lowered code.  This generates 64-bit register values,
 235     // and we don't model the fact that the top part is clobbered by calls.  We
 236     // need to flag these together so that the value isn't live across a call.
 237     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 238
 239     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 240     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 241   } else {
 242     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 243     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 244   }
 245
 246   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 247     // 64-bit PowerPC implementations can support i64 types directly
 248     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 249     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 250     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 251     // 64-bit PowerPC wants to expand i128 shifts itself.
 252     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 253     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 254     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 255   } else {
 256     // 32-bit PowerPC wants to expand i64 shifts itself.
 257     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 258     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 259     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 260   }
 261
 262   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 263     // First set operation action for all vector types to expand. Then we
 264     // will selectively turn on ones that can be effectively codegen'd.
 265     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 266          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 267       MVT VT = (MVT::SimpleValueType)i;
 268
 269       // add/sub are legal for all supported vector VT's.
 270       setOperationAction(ISD::ADD , VT, Legal);
 271       setOperationAction(ISD::SUB , VT, Legal);
 272
 273       // We promote all shuffles to v16i8.
 274       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 275       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 276
 277       // We promote all non-typed operations to v4i32.
 278       setOperationAction(ISD::AND   , VT, Promote);
 279       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 280       setOperationAction(ISD::OR    , VT, Promote);
 281       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 282       setOperationAction(ISD::XOR   , VT, Promote);
 283       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 284       setOperationAction(ISD::LOAD  , VT, Promote);
 285       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 286       setOperationAction(ISD::SELECT, VT, Promote);
 287       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 288       setOperationAction(ISD::STORE, VT, Promote);
 289       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 290
 291       // No other operations are legal.
 292       setOperationAction(ISD::MUL , VT, Expand);
 293       setOperationAction(ISD::SDIV, VT, Expand);
 294       setOperationAction(ISD::SREM, VT, Expand);
 295       setOperationAction(ISD::UDIV, VT, Expand);
 296       setOperationAction(ISD::UREM, VT, Expand);
 297       setOperationAction(ISD::FDIV, VT, Expand);
 298       setOperationAction(ISD::FNEG, VT, Expand);
 299       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 300       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 301       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 302       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 303       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 304       setOperationAction(ISD::UDIVREM, VT, Expand);
 305       setOperationAction(ISD::SDIVREM, VT, Expand);
 306       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 307       setOperationAction(ISD::FPOW, VT, Expand);
 308       setOperationAction(ISD::CTPOP, VT, Expand);
 309       setOperationAction(ISD::CTLZ, VT, Expand);
 310       setOperationAction(ISD::CTTZ, VT, Expand);
 311     }
 312
 313     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 314     // with merges, splats, etc.
 315     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 316
 317     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 318     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 319     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 320     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 321     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 322     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 323
 324     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 325     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 326     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 327     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 328
 329     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 330     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 331     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 332     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 333
 334     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 335     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 336
 337     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 338     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 339     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 340     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 341   }
 342
 343   setShiftAmountType(MVT::i32);
 344   setBooleanContents(ZeroOrOneBooleanContent);
 345
 346   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 347     setStackPointerRegisterToSaveRestore(PPC::X1);
 348     setExceptionPointerRegister(PPC::X3);
 349     setExceptionSelectorRegister(PPC::X4);
 350   } else {
 351     setStackPointerRegisterToSaveRestore(PPC::R1);
 352     setExceptionPointerRegister(PPC::R3);
 353     setExceptionSelectorRegister(PPC::R4);
 354   }
 355
 356   // We have target-specific dag combine patterns for the following nodes:
 357   setTargetDAGCombine(ISD::SINT_TO_FP);
 358   setTargetDAGCombine(ISD::STORE);
 359   setTargetDAGCombine(ISD::BR_CC);
 360   setTargetDAGCombine(ISD::BSWAP);
 361
 362   // Darwin long double math library functions have $LDBL128 appended.
 363   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 364     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 365     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 366     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 367     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 368     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 369     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 370     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 371     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 372     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 373     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 374   }
 375
 376   computeRegisterProperties();
 377 }
 378
 379 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 380 /// function arguments in the caller parameter area.
 381 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 382   TargetMachine &TM = getTargetMachine();
 383   // Darwin passes everything on 4 byte boundary.
 384   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 385     return 4;
 386   // FIXME Elf TBD
 387   return 4;
 388 }
 389
 390 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 391   switch (Opcode) {
 392   default: return 0;
 393   case PPCISD::FSEL:            return "PPCISD::FSEL";
 394   case PPCISD::FCFID:           return "PPCISD::FCFID";
 395   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 396   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 397   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 398   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 399   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 400   case PPCISD::VPERM:           return "PPCISD::VPERM";
 401   case PPCISD::Hi:              return "PPCISD::Hi";
 402   case PPCISD::Lo:              return "PPCISD::Lo";
 403   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 404   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 405   case PPCISD::SRL:             return "PPCISD::SRL";
 406   case PPCISD::SRA:             return "PPCISD::SRA";
 407   case PPCISD::SHL:             return "PPCISD::SHL";
 408   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 409   case PPCISD::STD_32:          return "PPCISD::STD_32";
 410   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 411   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 412   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 413   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 414   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 415   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 416   case PPCISD::MFCR:            return "PPCISD::MFCR";
 417   case PPCISD::VCMP:            return "PPCISD::VCMP";
 418   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 419   case PPCISD::LBRX:            return "PPCISD::LBRX";
 420   case PPCISD::STBRX:           return "PPCISD::STBRX";
 421   case PPCISD::LARX:            return "PPCISD::LARX";
 422   case PPCISD::STCX:            return "PPCISD::STCX";
 423   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 424   case PPCISD::MFFS:            return "PPCISD::MFFS";
 425   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 426   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 427   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 428   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 429   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 430   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 431   }
 432 }
 433
 434
 435 MVT PPCTargetLowering::getSetCCResultType(MVT VT) const {
 436   return MVT::i32;
 437 }
 438
 439
 440 //===----------------------------------------------------------------------===//
 441 // Node matching predicates, for use by the tblgen matching code.
 442 //===----------------------------------------------------------------------===//
 443
 444 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 445 static bool isFloatingPointZero(SDValue Op) {
 446   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 447     return CFP->getValueAPF().isZero();
 448   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 449     // Maybe this has already been legalized into the constant pool?
 450     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 451       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 452         return CFP->getValueAPF().isZero();
 453   }
 454   return false;
 455 }
 456
 457 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 458 /// true if Op is undef or if it matches the specified value.
 459 static bool isConstantOrUndef(SDValue Op, unsigned Val) {
 460   return Op.getOpcode() == ISD::UNDEF ||
 461          cast<ConstantSDNode>(Op)->getZExtValue() == Val;
 462 }
 463
 464 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 465 /// VPKUHUM instruction.
 466 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 467   if (!isUnary) {
 468     for (unsigned i = 0; i != 16; ++i)
 469       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 470         return false;
 471   } else {
 472     for (unsigned i = 0; i != 8; ++i)
 473       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 474           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 475         return false;
 476   }
 477   return true;
 478 }
 479
 480 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 481 /// VPKUWUM instruction.
 482 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 483   if (!isUnary) {
 484     for (unsigned i = 0; i != 16; i += 2)
 485       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 486           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 487         return false;
 488   } else {
 489     for (unsigned i = 0; i != 8; i += 2)
 490       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 491           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 492           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 493           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 494         return false;
 495   }
 496   return true;
 497 }
 498
 499 /// isVMerge - Common function, used to match vmrg* shuffles.
 500 ///
 501 static bool isVMerge(SDNode *N, unsigned UnitSize,
 502                      unsigned LHSStart, unsigned RHSStart) {
 503   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 504          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 505   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 506          "Unsupported merge size!");
 507
 508   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 509     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 510       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 511                              LHSStart+j+i*UnitSize) ||
 512           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 513                              RHSStart+j+i*UnitSize))
 514         return false;
 515     }
 516       return true;
 517 }
 518
 519 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 520 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 521 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 522   if (!isUnary)
 523     return isVMerge(N, UnitSize, 8, 24);
 524   return isVMerge(N, UnitSize, 8, 8);
 525 }
 526
 527 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 528 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 529 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 530   if (!isUnary)
 531     return isVMerge(N, UnitSize, 0, 16);
 532   return isVMerge(N, UnitSize, 0, 0);
 533 }
 534
 535
 536 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 537 /// amount, otherwise return -1.
 538 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 539   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 540          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 541   // Find the first non-undef value in the shuffle mask.
 542   unsigned i;
 543   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 544     /*search*/;
 545
 546   if (i == 16) return -1;  // all undef.
 547
 548   // Otherwise, check to see if the rest of the elements are consequtively
 549   // numbered from this value.
 550   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getZExtValue();
 551   if (ShiftAmt < i) return -1;
 552   ShiftAmt -= i;
 553
 554   if (!isUnary) {
 555     // Check the rest of the elements to see if they are consequtive.
 556     for (++i; i != 16; ++i)
 557       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 558         return -1;
 559   } else {
 560     // Check the rest of the elements to see if they are consequtive.
 561     for (++i; i != 16; ++i)
 562       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 563         return -1;
 564   }
 565
 566   return ShiftAmt;
 567 }
 568
 569 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 570 /// specifies a splat of a single element that is suitable for input to
 571 /// VSPLTB/VSPLTH/VSPLTW.
 572 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 573   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 574          N->getNumOperands() == 16 &&
 575          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 576
 577   // This is a splat operation if each element of the permute is the same, and
 578   // if the value doesn't reference the second vector.
 579   unsigned ElementBase = 0;
 580   SDValue Elt = N->getOperand(0);
 581   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 582     ElementBase = EltV->getZExtValue();
 583   else
 584     return false;   // FIXME: Handle UNDEF elements too!
 585
 586   if (cast<ConstantSDNode>(Elt)->getZExtValue() >= 16)
 587     return false;
 588
 589   // Check that they are consequtive.
 590   for (unsigned i = 1; i != EltSize; ++i) {
 591     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 592         cast<ConstantSDNode>(N->getOperand(i))->getZExtValue() != i+ElementBase)
 593       return false;
 594   }
 595
 596   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 597   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 598     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 599     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 600            "Invalid VECTOR_SHUFFLE mask!");
 601     for (unsigned j = 0; j != EltSize; ++j)
 602       if (N->getOperand(i+j) != N->getOperand(j))
 603         return false;
 604   }
 605
 606   return true;
 607 }
 608
 609 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 610 /// are -0.0.
 611 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 612   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 613   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 614     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 615       return CFP->getValueAPF().isNegZero();
 616   return false;
 617 }
 618
 619 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 620 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 621 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 622   assert(isSplatShuffleMask(N, EltSize));
 623   return cast<ConstantSDNode>(N->getOperand(0))->getZExtValue() / EltSize;
 624 }
 625
 626 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 627 /// by using a vspltis[bhw] instruction of the specified element size, return
 628 /// the constant being splatted.  The ByteSize field indicates the number of
 629 /// bytes of each element [124] -> [bhw].
 630 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 631   SDValue OpVal(0, 0);
 632
 633   // If ByteSize of the splat is bigger than the element size of the
 634   // build_vector, then we have a case where we are checking for a splat where
 635   // multiple elements of the buildvector are folded together into a single
 636   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 637   unsigned EltSize = 16/N->getNumOperands();
 638   if (EltSize < ByteSize) {
 639     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 640     SDValue UniquedVals[4];
 641     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 642
 643     // See if all of the elements in the buildvector agree across.
 644     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 645       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 646       // If the element isn't a constant, bail fully out.
 647       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 648
 649
 650       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 651         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 652       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 653         return SDValue();  // no match.
 654     }
 655
 656     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 657     // either constant or undef values that are identical for each chunk.  See
 658     // if these chunks can form into a larger vspltis*.
 659
 660     // Check to see if all of the leading entries are either 0 or -1.  If
 661     // neither, then this won't fit into the immediate field.
 662     bool LeadingZero = true;
 663     bool LeadingOnes = true;
 664     for (unsigned i = 0; i != Multiple-1; ++i) {
 665       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 666
 667       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 668       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 669     }
 670     // Finally, check the least significant entry.
 671     if (LeadingZero) {
 672       if (UniquedVals[Multiple-1].getNode() == 0)
 673         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 674       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 675       if (Val < 16)
 676         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 677     }
 678     if (LeadingOnes) {
 679       if (UniquedVals[Multiple-1].getNode() == 0)
 680         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 681       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 682       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 683         return DAG.getTargetConstant(Val, MVT::i32);
 684     }
 685
 686     return SDValue();
 687   }
 688
 689   // Check to see if this buildvec has a single non-undef value in its elements.
 690   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 691     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 692     if (OpVal.getNode() == 0)
 693       OpVal = N->getOperand(i);
 694     else if (OpVal != N->getOperand(i))
 695       return SDValue();
 696   }
 697
 698   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 699
 700   unsigned ValSizeInBytes = 0;
 701   uint64_t Value = 0;
 702   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 703     Value = CN->getZExtValue();
 704     ValSizeInBytes = CN->getValueType(0).getSizeInBits()/8;
 705   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 706     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 707     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 708     ValSizeInBytes = 4;
 709   }
 710
 711   // If the splat value is larger than the element value, then we can never do
 712   // this splat.  The only case that we could fit the replicated bits into our
 713   // immediate field for would be zero, and we prefer to use vxor for it.
 714   if (ValSizeInBytes < ByteSize) return SDValue();
 715
 716   // If the element value is larger than the splat value, cut it in half and
 717   // check to see if the two halves are equal.  Continue doing this until we
 718   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 719   while (ValSizeInBytes > ByteSize) {
 720     ValSizeInBytes >>= 1;
 721
 722     // If the top half equals the bottom half, we're still ok.
 723     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 724          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 725       return SDValue();
 726   }
 727
 728   // Properly sign extend the value.
 729   int ShAmt = (4-ByteSize)*8;
 730   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 731
 732   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 733   if (MaskVal == 0) return SDValue();
 734
 735   // Finally, if this value fits in a 5 bit sext field, return it
 736   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 737     return DAG.getTargetConstant(MaskVal, MVT::i32);
 738   return SDValue();
 739 }
 740
 741 //===----------------------------------------------------------------------===//
 742 //  Addressing Mode Selection
 743 //===----------------------------------------------------------------------===//
 744
 745 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 746 /// or 64-bit immediate, and if the value can be accurately represented as a
 747 /// sign extension from a 16-bit value.  If so, this returns true and the
 748 /// immediate.
 749 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 750   if (N->getOpcode() != ISD::Constant)
 751     return false;
 752
 753   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 754   if (N->getValueType(0) == MVT::i32)
 755     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 756   else
 757     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 758 }
 759 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 760   return isIntS16Immediate(Op.getNode(), Imm);
 761 }
 762
 763
 764 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 765 /// can be represented as an indexed [r+r] operation.  Returns false if it
 766 /// can be more efficiently represented with [r+imm].
 767 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 768                                             SDValue &Index,
 769                                             SelectionDAG &DAG) const {
 770   short imm = 0;
 771   if (N.getOpcode() == ISD::ADD) {
 772     if (isIntS16Immediate(N.getOperand(1), imm))
 773       return false;    // r+i
 774     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 775       return false;    // r+i
 776
 777     Base = N.getOperand(0);
 778     Index = N.getOperand(1);
 779     return true;
 780   } else if (N.getOpcode() == ISD::OR) {
 781     if (isIntS16Immediate(N.getOperand(1), imm))
 782       return false;    // r+i can fold it if we can.
 783
 784     // If this is an or of disjoint bitfields, we can codegen this as an add
 785     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 786     // disjoint.
 787     APInt LHSKnownZero, LHSKnownOne;
 788     APInt RHSKnownZero, RHSKnownOne;
 789     DAG.ComputeMaskedBits(N.getOperand(0),
 790                           APInt::getAllOnesValue(N.getOperand(0)
 791                             .getValueSizeInBits()),
 792                           LHSKnownZero, LHSKnownOne);
 793
 794     if (LHSKnownZero.getBoolValue()) {
 795       DAG.ComputeMaskedBits(N.getOperand(1),
 796                             APInt::getAllOnesValue(N.getOperand(1)
 797                               .getValueSizeInBits()),
 798                             RHSKnownZero, RHSKnownOne);
 799       // If all of the bits are known zero on the LHS or RHS, the add won't
 800       // carry.
 801       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 802         Base = N.getOperand(0);
 803         Index = N.getOperand(1);
 804         return true;
 805       }
 806     }
 807   }
 808
 809   return false;
 810 }
 811
 812 /// Returns true if the address N can be represented by a base register plus
 813 /// a signed 16-bit displacement [r+imm], and if it is not better
 814 /// represented as reg+reg.
 815 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 816                                             SDValue &Base,
 817                                             SelectionDAG &DAG) const {
 818   // If this can be more profitably realized as r+r, fail.
 819   if (SelectAddressRegReg(N, Disp, Base, DAG))
 820     return false;
 821
 822   if (N.getOpcode() == ISD::ADD) {
 823     short imm = 0;
 824     if (isIntS16Immediate(N.getOperand(1), imm)) {
 825       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 826       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 827         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 828       } else {
 829         Base = N.getOperand(0);
 830       }
 831       return true; // [r+i]
 832     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 833       // Match LOAD (ADD (X, Lo(G))).
 834      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 835              && "Cannot handle constant offsets yet!");
 836       Disp = N.getOperand(1).getOperand(0);  // The global address.
 837       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 838              Disp.getOpcode() == ISD::TargetConstantPool ||
 839              Disp.getOpcode() == ISD::TargetJumpTable);
 840       Base = N.getOperand(0);
 841       return true;  // [&g+r]
 842     }
 843   } else if (N.getOpcode() == ISD::OR) {
 844     short imm = 0;
 845     if (isIntS16Immediate(N.getOperand(1), imm)) {
 846       // If this is an or of disjoint bitfields, we can codegen this as an add
 847       // (for better address arithmetic) if the LHS and RHS of the OR are
 848       // provably disjoint.
 849       APInt LHSKnownZero, LHSKnownOne;
 850       DAG.ComputeMaskedBits(N.getOperand(0),
 851                             APInt::getAllOnesValue(N.getOperand(0)
 852                                                    .getValueSizeInBits()),
 853                             LHSKnownZero, LHSKnownOne);
 854
 855       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 856         // If all of the bits are known zero on the LHS or RHS, the add won't
 857         // carry.
 858         Base = N.getOperand(0);
 859         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 860         return true;
 861       }
 862     }
 863   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 864     // Loading from a constant address.
 865
 866     // If this address fits entirely in a 16-bit sext immediate field, codegen
 867     // this as "d, 0"
 868     short Imm;
 869     if (isIntS16Immediate(CN, Imm)) {
 870       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 871       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 872       return true;
 873     }
 874
 875     // Handle 32-bit sext immediates with LIS + addr mode.
 876     if (CN->getValueType(0) == MVT::i32 ||
 877         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 878       int Addr = (int)CN->getZExtValue();
 879
 880       // Otherwise, break this down into an LIS + disp.
 881       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 882
 883       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 884       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 885       Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 886       return true;
 887     }
 888   }
 889
 890   Disp = DAG.getTargetConstant(0, getPointerTy());
 891   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 892     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 893   else
 894     Base = N;
 895   return true;      // [r+0]
 896 }
 897
 898 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 899 /// represented as an indexed [r+r] operation.
 900 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 901                                                 SDValue &Index,
 902                                                 SelectionDAG &DAG) const {
 903   // Check to see if we can easily represent this as an [r+r] address.  This
 904   // will fail if it thinks that the address is more profitably represented as
 905   // reg+imm, e.g. where imm = 0.
 906   if (SelectAddressRegReg(N, Base, Index, DAG))
 907     return true;
 908
 909   // If the operand is an addition, always emit this as [r+r], since this is
 910   // better (for code size, and execution, as the memop does the add for free)
 911   // than emitting an explicit add.
 912   if (N.getOpcode() == ISD::ADD) {
 913     Base = N.getOperand(0);
 914     Index = N.getOperand(1);
 915     return true;
 916   }
 917
 918   // Otherwise, do it the hard way, using R0 as the base register.
 919   Base = DAG.getRegister(PPC::R0, N.getValueType());
 920   Index = N;
 921   return true;
 922 }
 923
 924 /// SelectAddressRegImmShift - Returns true if the address N can be
 925 /// represented by a base register plus a signed 14-bit displacement
 926 /// [r+imm*4].  Suitable for use by STD and friends.
 927 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 928                                                  SDValue &Base,
 929                                                  SelectionDAG &DAG) const {
 930   // If this can be more profitably realized as r+r, fail.
 931   if (SelectAddressRegReg(N, Disp, Base, DAG))
 932     return false;
 933
 934   if (N.getOpcode() == ISD::ADD) {
 935     short imm = 0;
 936     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 937       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 938       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 939         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 940       } else {
 941         Base = N.getOperand(0);
 942       }
 943       return true; // [r+i]
 944     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 945       // Match LOAD (ADD (X, Lo(G))).
 946      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 947              && "Cannot handle constant offsets yet!");
 948       Disp = N.getOperand(1).getOperand(0);  // The global address.
 949       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 950              Disp.getOpcode() == ISD::TargetConstantPool ||
 951              Disp.getOpcode() == ISD::TargetJumpTable);
 952       Base = N.getOperand(0);
 953       return true;  // [&g+r]
 954     }
 955   } else if (N.getOpcode() == ISD::OR) {
 956     short imm = 0;
 957     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 958       // If this is an or of disjoint bitfields, we can codegen this as an add
 959       // (for better address arithmetic) if the LHS and RHS of the OR are
 960       // provably disjoint.
 961       APInt LHSKnownZero, LHSKnownOne;
 962       DAG.ComputeMaskedBits(N.getOperand(0),
 963                             APInt::getAllOnesValue(N.getOperand(0)
 964                                                    .getValueSizeInBits()),
 965                             LHSKnownZero, LHSKnownOne);
 966       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 967         // If all of the bits are known zero on the LHS or RHS, the add won't
 968         // carry.
 969         Base = N.getOperand(0);
 970         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 971         return true;
 972       }
 973     }
 974   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 975     // Loading from a constant address.  Verify low two bits are clear.
 976     if ((CN->getZExtValue() & 3) == 0) {
 977       // If this address fits entirely in a 14-bit sext immediate field, codegen
 978       // this as "d, 0"
 979       short Imm;
 980       if (isIntS16Immediate(CN, Imm)) {
 981         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 982         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 983         return true;
 984       }
 985
 986       // Fold the low-part of 32-bit absolute addresses into addr mode.
 987       if (CN->getValueType(0) == MVT::i32 ||
 988           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 989         int Addr = (int)CN->getZExtValue();
 990
 991         // Otherwise, break this down into an LIS + disp.
 992         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 993
 994         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 995         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 996         Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 997         return true;
 998       }
 999     }
1000   }
1001
1002   Disp = DAG.getTargetConstant(0, getPointerTy());
1003   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1004     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1005   else
1006     Base = N;
1007   return true;      // [r+0]
1008 }
1009
1010
1011 /// getPreIndexedAddressParts - returns true by value, base pointer and
1012 /// offset pointer and addressing mode by reference if the node's address
1013 /// can be legally represented as pre-indexed load / store address.
1014 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1015                                                   SDValue &Offset,
1016                                                   ISD::MemIndexedMode &AM,
1017                                                   SelectionDAG &DAG) const {
1018   // Disabled by default for now.
1019   if (!EnablePPCPreinc) return false;
1020
1021   SDValue Ptr;
1022   MVT VT;
1023   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1024     Ptr = LD->getBasePtr();
1025     VT = LD->getMemoryVT();
1026
1027   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1028     ST = ST;
1029     Ptr = ST->getBasePtr();
1030     VT  = ST->getMemoryVT();
1031   } else
1032     return false;
1033
1034   // PowerPC doesn't have preinc load/store instructions for vectors.
1035   if (VT.isVector())
1036     return false;
1037
1038   // TODO: Check reg+reg first.
1039
1040   // LDU/STU use reg+imm*4, others use reg+imm.
1041   if (VT != MVT::i64) {
1042     // reg + imm
1043     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1044       return false;
1045   } else {
1046     // reg + imm * 4.
1047     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1048       return false;
1049   }
1050
1051   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1052     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1053     // sext i32 to i64 when addr mode is r+i.
1054     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1055         LD->getExtensionType() == ISD::SEXTLOAD &&
1056         isa<ConstantSDNode>(Offset))
1057       return false;
1058   }
1059
1060   AM = ISD::PRE_INC;
1061   return true;
1062 }
1063
1064 //===----------------------------------------------------------------------===//
1065 //  LowerOperation implementation
1066 //===----------------------------------------------------------------------===//
1067
1068 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1069                                              SelectionDAG &DAG) {
1070   MVT PtrVT = Op.getValueType();
1071   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1072   Constant *C = CP->getConstVal();
1073   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1074   SDValue Zero = DAG.getConstant(0, PtrVT);
1075
1076   const TargetMachine &TM = DAG.getTarget();
1077
1078   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1079   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1080
1081   // If this is a non-darwin platform, we don't support non-static relo models
1082   // yet.
1083   if (TM.getRelocationModel() == Reloc::Static ||
1084       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1085     // Generate non-pic code that has direct accesses to the constant pool.
1086     // The address of the global is just (hi(&g)+lo(&g)).
1087     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1088   }
1089
1090   if (TM.getRelocationModel() == Reloc::PIC_) {
1091     // With PIC, the first instruction is actually "GR+hi(&G)".
1092     Hi = DAG.getNode(ISD::ADD, PtrVT,
1093                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1094   }
1095
1096   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1097   return Lo;
1098 }
1099
1100 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1101   MVT PtrVT = Op.getValueType();
1102   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1103   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1104   SDValue Zero = DAG.getConstant(0, PtrVT);
1105
1106   const TargetMachine &TM = DAG.getTarget();
1107
1108   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1109   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1110
1111   // If this is a non-darwin platform, we don't support non-static relo models
1112   // yet.
1113   if (TM.getRelocationModel() == Reloc::Static ||
1114       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1115     // Generate non-pic code that has direct accesses to the constant pool.
1116     // The address of the global is just (hi(&g)+lo(&g)).
1117     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1118   }
1119
1120   if (TM.getRelocationModel() == Reloc::PIC_) {
1121     // With PIC, the first instruction is actually "GR+hi(&G)".
1122     Hi = DAG.getNode(ISD::ADD, PtrVT,
1123                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1124   }
1125
1126   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1127   return Lo;
1128 }
1129
1130 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1131                                                    SelectionDAG &DAG) {
1132   assert(0 && "TLS not implemented for PPC.");
1133   return SDValue(); // Not reached
1134 }
1135
1136 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1137                                               SelectionDAG &DAG) {
1138   MVT PtrVT = Op.getValueType();
1139   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1140   GlobalValue *GV = GSDN->getGlobal();
1141   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1142   SDValue Zero = DAG.getConstant(0, PtrVT);
1143
1144   const TargetMachine &TM = DAG.getTarget();
1145
1146   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1147   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1148
1149   // If this is a non-darwin platform, we don't support non-static relo models
1150   // yet.
1151   if (TM.getRelocationModel() == Reloc::Static ||
1152       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1153     // Generate non-pic code that has direct accesses to globals.
1154     // The address of the global is just (hi(&g)+lo(&g)).
1155     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1156   }
1157
1158   if (TM.getRelocationModel() == Reloc::PIC_) {
1159     // With PIC, the first instruction is actually "GR+hi(&G)".
1160     Hi = DAG.getNode(ISD::ADD, PtrVT,
1161                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1162   }
1163
1164   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1165
1166   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1167     return Lo;
1168
1169   // If the global is weak or external, we have to go through the lazy
1170   // resolution stub.
1171   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1172 }
1173
1174 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1175   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1176   DebugLoc dl = Op.getNode()->getDebugLoc();
1177
1178   // If we're comparing for equality to zero, expose the fact that this is
1179   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1180   // fold the new nodes.
1181   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1182     if (C->isNullValue() && CC == ISD::SETEQ) {
1183       MVT VT = Op.getOperand(0).getValueType();
1184       SDValue Zext = Op.getOperand(0);
1185       if (VT.bitsLT(MVT::i32)) {
1186         VT = MVT::i32;
1187         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1188       }
1189       unsigned Log2b = Log2_32(VT.getSizeInBits());
1190       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1191       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1192                                 DAG.getConstant(Log2b, MVT::i32));
1193       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1194     }
1195     // Leave comparisons against 0 and -1 alone for now, since they're usually
1196     // optimized.  FIXME: revisit this when we can custom lower all setcc
1197     // optimizations.
1198     if (C->isAllOnesValue() || C->isNullValue())
1199       return SDValue();
1200   }
1201
1202   // If we have an integer seteq/setne, turn it into a compare against zero
1203   // by xor'ing the rhs with the lhs, which is faster than setting a
1204   // condition register, reading it back out, and masking the correct bit.  The
1205   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1206   // the result to other bit-twiddling opportunities.
1207   MVT LHSVT = Op.getOperand(0).getValueType();
1208   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1209     MVT VT = Op.getValueType();
1210     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1211                                 Op.getOperand(1));
1212     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1213   }
1214   return SDValue();
1215 }
1216
1217 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1218                               int VarArgsFrameIndex,
1219                               int VarArgsStackOffset,
1220                               unsigned VarArgsNumGPR,
1221                               unsigned VarArgsNumFPR,
1222                               const PPCSubtarget &Subtarget) {
1223
1224   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1225   return SDValue(); // Not reached
1226 }
1227
1228 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1229   SDValue Chain = Op.getOperand(0);
1230   SDValue Trmp = Op.getOperand(1); // trampoline
1231   SDValue FPtr = Op.getOperand(2); // nested function
1232   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1233   DebugLoc dl = Op.getNode()->getDebugLoc();
1234
1235   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1236   bool isPPC64 = (PtrVT == MVT::i64);
1237   const Type *IntPtrTy =
1238     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType();
1239
1240   TargetLowering::ArgListTy Args;
1241   TargetLowering::ArgListEntry Entry;
1242
1243   Entry.Ty = IntPtrTy;
1244   Entry.Node = Trmp; Args.push_back(Entry);
1245
1246   // TrampSize == (isPPC64 ? 48 : 40);
1247   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1248                                isPPC64 ? MVT::i64 : MVT::i32);
1249   Args.push_back(Entry);
1250
1251   Entry.Node = FPtr; Args.push_back(Entry);
1252   Entry.Node = Nest; Args.push_back(Entry);
1253
1254   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1255   std::pair<SDValue, SDValue> CallResult =
1256     LowerCallTo(Chain, Op.getValueType().getTypeForMVT(), false, false,
1257                 false, false, CallingConv::C, false,
1258                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1259                 Args, DAG, dl);
1260
1261   SDValue Ops[] =
1262     { CallResult.first, CallResult.second };
1263
1264   return DAG.getMergeValues(Ops, 2);
1265 }
1266
1267 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1268                                         int VarArgsFrameIndex,
1269                                         int VarArgsStackOffset,
1270                                         unsigned VarArgsNumGPR,
1271                                         unsigned VarArgsNumFPR,
1272                                         const PPCSubtarget &Subtarget) {
1273
1274   if (Subtarget.isMachoABI()) {
1275     // vastart just stores the address of the VarArgsFrameIndex slot into the
1276     // memory location argument.
1277     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1278     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1279     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1280     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1281   }
1282
1283   // For ELF 32 ABI we follow the layout of the va_list struct.
1284   // We suppose the given va_list is already allocated.
1285   //
1286   // typedef struct {
1287   //  char gpr;     /* index into the array of 8 GPRs
1288   //                 * stored in the register save area
1289   //                 * gpr=0 corresponds to r3,
1290   //                 * gpr=1 to r4, etc.
1291   //                 */
1292   //  char fpr;     /* index into the array of 8 FPRs
1293   //                 * stored in the register save area
1294   //                 * fpr=0 corresponds to f1,
1295   //                 * fpr=1 to f2, etc.
1296   //                 */
1297   //  char *overflow_arg_area;
1298   //                /* location on stack that holds
1299   //                 * the next overflow argument
1300   //                 */
1301   //  char *reg_save_area;
1302   //               /* where r3:r10 and f1:f8 (if saved)
1303   //                * are stored
1304   //                */
1305   // } va_list[1];
1306
1307
1308   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1309   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1310
1311
1312   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1313
1314   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1315   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1316
1317   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1318   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1319
1320   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1321   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1322
1323   uint64_t FPROffset = 1;
1324   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1325
1326   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1327
1328   // Store first byte : number of int regs
1329   SDValue firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1330                                       Op.getOperand(1), SV, 0);
1331   uint64_t nextOffset = FPROffset;
1332   SDValue nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1333                                   ConstFPROffset);
1334
1335   // Store second byte : number of float regs
1336   SDValue secondStore =
1337     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1338   nextOffset += StackOffset;
1339   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1340
1341   // Store second word : arguments given on stack
1342   SDValue thirdStore =
1343     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1344   nextOffset += FrameOffset;
1345   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1346
1347   // Store third word : arguments given in registers
1348   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1349
1350 }
1351
1352 #include "PPCGenCallingConv.inc"
1353
1354 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1355 /// depending on which subtarget is selected.
1356 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1357   if (Subtarget.isMachoABI()) {
1358     static const unsigned FPR[] = {
1359       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1360       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1361     };
1362     return FPR;
1363   }
1364
1365
1366   static const unsigned FPR[] = {
1367     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1368     PPC::F8
1369   };
1370   return FPR;
1371 }
1372
1373 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1374 /// the stack.
1375 static unsigned CalculateStackSlotSize(SDValue Arg, ISD::ArgFlagsTy Flags,
1376                                        bool isVarArg, unsigned PtrByteSize) {
1377   MVT ArgVT = Arg.getValueType();
1378   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1379   if (Flags.isByVal())
1380     ArgSize = Flags.getByValSize();
1381   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1382
1383   return ArgSize;
1384 }
1385
1386 SDValue
1387 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1388                                          SelectionDAG &DAG,
1389                                          int &VarArgsFrameIndex,
1390                                          int &VarArgsStackOffset,
1391                                          unsigned &VarArgsNumGPR,
1392                                          unsigned &VarArgsNumFPR,
1393                                          const PPCSubtarget &Subtarget) {
1394   // TODO: add description of PPC stack frame format, or at least some docs.
1395   //
1396   MachineFunction &MF = DAG.getMachineFunction();
1397   MachineFrameInfo *MFI = MF.getFrameInfo();
1398   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1399   SmallVector<SDValue, 8> ArgValues;
1400   SDValue Root = Op.getOperand(0);
1401   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1402
1403   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1404   bool isPPC64 = PtrVT == MVT::i64;
1405   bool isMachoABI = Subtarget.isMachoABI();
1406   bool isELF32_ABI = Subtarget.isELF32_ABI();
1407   // Potential tail calls could cause overwriting of argument stack slots.
1408   unsigned CC = MF.getFunction()->getCallingConv();
1409   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1410   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1411
1412   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1413   // Area that is at least reserved in caller of this function.
1414   unsigned MinReservedArea = ArgOffset;
1415
1416   static const unsigned GPR_32[] = {           // 32-bit registers.
1417     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1418     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1419   };
1420   static const unsigned GPR_64[] = {           // 64-bit registers.
1421     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1422     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1423   };
1424
1425   static const unsigned *FPR = GetFPR(Subtarget);
1426
1427   static const unsigned VR[] = {
1428     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1429     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1430   };
1431
1432   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1433   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1434   const unsigned Num_VR_Regs  = array_lengthof( VR);
1435
1436   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1437
1438   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1439
1440   // In 32-bit non-varargs functions, the stack space for vectors is after the
1441   // stack space for non-vectors.  We do not use this space unless we have
1442   // too many vectors to fit in registers, something that only occurs in
1443   // constructed examples:), but we have to walk the arglist to figure
1444   // that out...for the pathological case, compute VecArgOffset as the
1445   // start of the vector parameter area.  Computing VecArgOffset is the
1446   // entire point of the following loop.
1447   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1448   // to handle Elf here.
1449   unsigned VecArgOffset = ArgOffset;
1450   if (!isVarArg && !isPPC64) {
1451     for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e;
1452          ++ArgNo) {
1453       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1454       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1455       ISD::ArgFlagsTy Flags =
1456         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1457
1458       if (Flags.isByVal()) {
1459         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1460         ObjSize = Flags.getByValSize();
1461         unsigned ArgSize =
1462                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1463         VecArgOffset += ArgSize;
1464         continue;
1465       }
1466
1467       switch(ObjectVT.getSimpleVT()) {
1468       default: assert(0 && "Unhandled argument type!");
1469       case MVT::i32:
1470       case MVT::f32:
1471         VecArgOffset += isPPC64 ? 8 : 4;
1472         break;
1473       case MVT::i64:  // PPC64
1474       case MVT::f64:
1475         VecArgOffset += 8;
1476         break;
1477       case MVT::v4f32:
1478       case MVT::v4i32:
1479       case MVT::v8i16:
1480       case MVT::v16i8:
1481         // Nothing to do, we're only looking at Nonvector args here.
1482         break;
1483       }
1484     }
1485   }
1486   // We've found where the vector parameter area in memory is.  Skip the
1487   // first 12 parameters; these don't use that memory.
1488   VecArgOffset = ((VecArgOffset+15)/16)*16;
1489   VecArgOffset += 12*16;
1490
1491   // Add DAG nodes to load the arguments or copy them out of registers.  On
1492   // entry to a function on PPC, the arguments start after the linkage area,
1493   // although the first ones are often in registers.
1494   //
1495   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1496   // represented with two words (long long or double) must be copied to an
1497   // even GPR_idx value or to an even ArgOffset value.
1498
1499   SmallVector<SDValue, 8> MemOps;
1500   unsigned nAltivecParamsAtEnd = 0;
1501   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues() - 1;
1502        ArgNo != e; ++ArgNo) {
1503     SDValue ArgVal;
1504     bool needsLoad = false;
1505     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1506     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1507     unsigned ArgSize = ObjSize;
1508     ISD::ArgFlagsTy Flags =
1509       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1510     // See if next argument requires stack alignment in ELF
1511     bool Align = Flags.isSplit();
1512
1513     unsigned CurArgOffset = ArgOffset;
1514
1515     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1516     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1517         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1518       if (isVarArg || isPPC64) {
1519         MinReservedArea = ((MinReservedArea+15)/16)*16;
1520         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1521                                                   Flags,
1522                                                   isVarArg,
1523                                                   PtrByteSize);
1524       } else  nAltivecParamsAtEnd++;
1525     } else
1526       // Calculate min reserved area.
1527       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1528                                                 Flags,
1529                                                 isVarArg,
1530                                                 PtrByteSize);
1531
1532     // FIXME alignment for ELF may not be right
1533     // FIXME the codegen can be much improved in some cases.
1534     // We do not have to keep everything in memory.
1535     if (Flags.isByVal()) {
1536       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1537       ObjSize = Flags.getByValSize();
1538       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1539       // Double word align in ELF
1540       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1541       // Objects of size 1 and 2 are right justified, everything else is
1542       // left justified.  This means the memory address is adjusted forwards.
1543       if (ObjSize==1 || ObjSize==2) {
1544         CurArgOffset = CurArgOffset + (4 - ObjSize);
1545       }
1546       // The value of the object is its address.
1547       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1548       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1549       ArgValues.push_back(FIN);
1550       if (ObjSize==1 || ObjSize==2) {
1551         if (GPR_idx != Num_GPR_Regs) {
1552           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1553           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1554           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1555           SDValue Store = DAG.getTruncStore(Val.getValue(1), Val, FIN,
1556                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1557           MemOps.push_back(Store);
1558           ++GPR_idx;
1559           if (isMachoABI) ArgOffset += PtrByteSize;
1560         } else {
1561           ArgOffset += PtrByteSize;
1562         }
1563         continue;
1564       }
1565       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1566         // Store whatever pieces of the object are in registers
1567         // to memory.  ArgVal will be address of the beginning of
1568         // the object.
1569         if (GPR_idx != Num_GPR_Regs) {
1570           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1571           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1572           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1573           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1574           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1575           SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1576           MemOps.push_back(Store);
1577           ++GPR_idx;
1578           if (isMachoABI) ArgOffset += PtrByteSize;
1579         } else {
1580           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1581           break;
1582         }
1583       }
1584       continue;
1585     }
1586
1587     switch (ObjectVT.getSimpleVT()) {
1588     default: assert(0 && "Unhandled argument type!");
1589     case MVT::i32:
1590       if (!isPPC64) {
1591         // Double word align in ELF
1592         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1593
1594         if (GPR_idx != Num_GPR_Regs) {
1595           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1596           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1597           ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1598           ++GPR_idx;
1599         } else {
1600           needsLoad = true;
1601           ArgSize = PtrByteSize;
1602         }
1603         // Stack align in ELF
1604         if (needsLoad && Align && isELF32_ABI)
1605           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1606         // All int arguments reserve stack space in Macho ABI.
1607         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1608         break;
1609       }
1610       // FALLTHROUGH
1611     case MVT::i64:  // PPC64
1612       if (GPR_idx != Num_GPR_Regs) {
1613         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1614         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1615         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1616
1617         if (ObjectVT == MVT::i32) {
1618           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1619           // value to MVT::i64 and then truncate to the correct register size.
1620           if (Flags.isSExt())
1621             ArgVal = DAG.getNode(ISD::AssertSext, MVT::i64, ArgVal,
1622                                  DAG.getValueType(ObjectVT));
1623           else if (Flags.isZExt())
1624             ArgVal = DAG.getNode(ISD::AssertZext, MVT::i64, ArgVal,
1625                                  DAG.getValueType(ObjectVT));
1626
1627           ArgVal = DAG.getNode(ISD::TRUNCATE, MVT::i32, ArgVal);
1628         }
1629
1630         ++GPR_idx;
1631       } else {
1632         needsLoad = true;
1633         ArgSize = PtrByteSize;
1634       }
1635       // All int arguments reserve stack space in Macho ABI.
1636       if (isMachoABI || needsLoad) ArgOffset += 8;
1637       break;
1638
1639     case MVT::f32:
1640     case MVT::f64:
1641       // Every 4 bytes of argument space consumes one of the GPRs available for
1642       // argument passing.
1643       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1644         ++GPR_idx;
1645         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1646           ++GPR_idx;
1647       }
1648       if (FPR_idx != Num_FPR_Regs) {
1649         unsigned VReg;
1650         if (ObjectVT == MVT::f32)
1651           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1652         else
1653           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1654         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1655         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1656         ++FPR_idx;
1657       } else {
1658         needsLoad = true;
1659       }
1660
1661       // Stack align in ELF
1662       if (needsLoad && Align && isELF32_ABI)
1663         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1664       // All FP arguments reserve stack space in Macho ABI.
1665       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1666       break;
1667     case MVT::v4f32:
1668     case MVT::v4i32:
1669     case MVT::v8i16:
1670     case MVT::v16i8:
1671       // Note that vector arguments in registers don't reserve stack space,
1672       // except in varargs functions.
1673       if (VR_idx != Num_VR_Regs) {
1674         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1675         RegInfo.addLiveIn(VR[VR_idx], VReg);
1676         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1677         if (isVarArg) {
1678           while ((ArgOffset % 16) != 0) {
1679             ArgOffset += PtrByteSize;
1680             if (GPR_idx != Num_GPR_Regs)
1681               GPR_idx++;
1682           }
1683           ArgOffset += 16;
1684           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1685         }
1686         ++VR_idx;
1687       } else {
1688         if (!isVarArg && !isPPC64) {
1689           // Vectors go after all the nonvectors.
1690           CurArgOffset = VecArgOffset;
1691           VecArgOffset += 16;
1692         } else {
1693           // Vectors are aligned.
1694           ArgOffset = ((ArgOffset+15)/16)*16;
1695           CurArgOffset = ArgOffset;
1696           ArgOffset += 16;
1697         }
1698         needsLoad = true;
1699       }
1700       break;
1701     }
1702
1703     // We need to load the argument to a virtual register if we determined above
1704     // that we ran out of physical registers of the appropriate type.
1705     if (needsLoad) {
1706       int FI = MFI->CreateFixedObject(ObjSize,
1707                                       CurArgOffset + (ArgSize - ObjSize),
1708                                       isImmutable);
1709       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1710       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1711     }
1712
1713     ArgValues.push_back(ArgVal);
1714   }
1715
1716   // Set the size that is at least reserved in caller of this function.  Tail
1717   // call optimized function's reserved stack space needs to be aligned so that
1718   // taking the difference between two stack areas will result in an aligned
1719   // stack.
1720   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1721   // Add the Altivec parameters at the end, if needed.
1722   if (nAltivecParamsAtEnd) {
1723     MinReservedArea = ((MinReservedArea+15)/16)*16;
1724     MinReservedArea += 16*nAltivecParamsAtEnd;
1725   }
1726   MinReservedArea =
1727     std::max(MinReservedArea,
1728              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1729   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1730     getStackAlignment();
1731   unsigned AlignMask = TargetAlign-1;
1732   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1733   FI->setMinReservedArea(MinReservedArea);
1734
1735   // If the function takes variable number of arguments, make a frame index for
1736   // the start of the first vararg value... for expansion of llvm.va_start.
1737   if (isVarArg) {
1738
1739     int depth;
1740     if (isELF32_ABI) {
1741       VarArgsNumGPR = GPR_idx;
1742       VarArgsNumFPR = FPR_idx;
1743
1744       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1745       // pointer.
1746       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1747                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1748                 PtrVT.getSizeInBits()/8);
1749
1750       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1751                                                   ArgOffset);
1752
1753     }
1754     else
1755       depth = ArgOffset;
1756
1757     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1758                                                depth);
1759     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1760
1761     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1762     // stored to the VarArgsFrameIndex on the stack.
1763     if (isELF32_ABI) {
1764       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1765         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1766         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1767         MemOps.push_back(Store);
1768         // Increment the address by four for the next argument to store
1769         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1770         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1771       }
1772     }
1773
1774     // If this function is vararg, store any remaining integer argument regs
1775     // to their spots on the stack so that they may be loaded by deferencing the
1776     // result of va_next.
1777     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1778       unsigned VReg;
1779       if (isPPC64)
1780         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1781       else
1782         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1783
1784       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1785       SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1786       SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1787       MemOps.push_back(Store);
1788       // Increment the address by four for the next argument to store
1789       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1790       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1791     }
1792
1793     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1794     // on the stack.
1795     if (isELF32_ABI) {
1796       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1797         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1798         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1799         MemOps.push_back(Store);
1800         // Increment the address by eight for the next argument to store
1801         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1802                                            PtrVT);
1803         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1804       }
1805
1806       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1807         unsigned VReg;
1808         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1809
1810         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1811         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1812         SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1813         MemOps.push_back(Store);
1814         // Increment the address by eight for the next argument to store
1815         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1816                                            PtrVT);
1817         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1818       }
1819     }
1820   }
1821
1822   if (!MemOps.empty())
1823     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1824
1825   ArgValues.push_back(Root);
1826
1827   // Return the new list of results.
1828   return DAG.getNode(ISD::MERGE_VALUES, Op.getNode()->getVTList(),
1829                      &ArgValues[0], ArgValues.size());
1830 }
1831
1832 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1833 /// linkage area.
1834 static unsigned
1835 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1836                                      bool isPPC64,
1837                                      bool isMachoABI,
1838                                      bool isVarArg,
1839                                      unsigned CC,
1840                                      CallSDNode *TheCall,
1841                                      unsigned &nAltivecParamsAtEnd) {
1842   // Count how many bytes are to be pushed on the stack, including the linkage
1843   // area, and parameter passing area.  We start with 24/48 bytes, which is
1844   // prereserved space for [SP][CR][LR][3 x unused].
1845   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1846   unsigned NumOps = TheCall->getNumArgs();
1847   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1848
1849   // Add up all the space actually used.
1850   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1851   // they all go in registers, but we must reserve stack space for them for
1852   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1853   // assigned stack space in order, with padding so Altivec parameters are
1854   // 16-byte aligned.
1855   nAltivecParamsAtEnd = 0;
1856   for (unsigned i = 0; i != NumOps; ++i) {
1857     SDValue Arg = TheCall->getArg(i);
1858     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1859     MVT ArgVT = Arg.getValueType();
1860     // Varargs Altivec parameters are padded to a 16 byte boundary.
1861     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1862         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1863       if (!isVarArg && !isPPC64) {
1864         // Non-varargs Altivec parameters go after all the non-Altivec
1865         // parameters; handle those later so we know how much padding we need.
1866         nAltivecParamsAtEnd++;
1867         continue;
1868       }
1869       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1870       NumBytes = ((NumBytes+15)/16)*16;
1871     }
1872     NumBytes += CalculateStackSlotSize(Arg, Flags, isVarArg, PtrByteSize);
1873   }
1874
1875    // Allow for Altivec parameters at the end, if needed.
1876   if (nAltivecParamsAtEnd) {
1877     NumBytes = ((NumBytes+15)/16)*16;
1878     NumBytes += 16*nAltivecParamsAtEnd;
1879   }
1880
1881   // The prolog code of the callee may store up to 8 GPR argument registers to
1882   // the stack, allowing va_start to index over them in memory if its varargs.
1883   // Because we cannot tell if this is needed on the caller side, we have to
1884   // conservatively assume that it is needed.  As such, make sure we have at
1885   // least enough stack space for the caller to store the 8 GPRs.
1886   NumBytes = std::max(NumBytes,
1887                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1888
1889   // Tail call needs the stack to be aligned.
1890   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1891     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1892       getStackAlignment();
1893     unsigned AlignMask = TargetAlign-1;
1894     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1895   }
1896
1897   return NumBytes;
1898 }
1899
1900 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1901 /// adjusted to accomodate the arguments for the tailcall.
1902 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1903                                    unsigned ParamSize) {
1904
1905   if (!IsTailCall) return 0;
1906
1907   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1908   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1909   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1910   // Remember only if the new adjustement is bigger.
1911   if (SPDiff < FI->getTailCallSPDelta())
1912     FI->setTailCallSPDelta(SPDiff);
1913
1914   return SPDiff;
1915 }
1916
1917 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1918 /// following the call is a return. A function is eligible if caller/callee
1919 /// calling conventions match, currently only fastcc supports tail calls, and
1920 /// the function CALL is immediatly followed by a RET.
1921 bool
1922 PPCTargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1923                                                      SDValue Ret,
1924                                                      SelectionDAG& DAG) const {
1925   // Variable argument functions are not supported.
1926   if (!PerformTailCallOpt || TheCall->isVarArg())
1927     return false;
1928
1929   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1930     MachineFunction &MF = DAG.getMachineFunction();
1931     unsigned CallerCC = MF.getFunction()->getCallingConv();
1932     unsigned CalleeCC = TheCall->getCallingConv();
1933     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1934       // Functions containing by val parameters are not supported.
1935       for (unsigned i = 0; i != TheCall->getNumArgs(); i++) {
1936          ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1937          if (Flags.isByVal()) return false;
1938       }
1939
1940       SDValue Callee = TheCall->getCallee();
1941       // Non PIC/GOT  tail calls are supported.
1942       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1943         return true;
1944
1945       // At the moment we can only do local tail calls (in same module, hidden
1946       // or protected) if we are generating PIC.
1947       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1948         return G->getGlobal()->hasHiddenVisibility()
1949             || G->getGlobal()->hasProtectedVisibility();
1950     }
1951   }
1952
1953   return false;
1954 }
1955
1956 /// isCallCompatibleAddress - Return the immediate to use if the specified
1957 /// 32-bit value is representable in the immediate field of a BxA instruction.
1958 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1959   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1960   if (!C) return 0;
1961
1962   int Addr = C->getZExtValue();
1963   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1964       (Addr << 6 >> 6) != Addr)
1965     return 0;  // Top 6 bits have to be sext of immediate.
1966
1967   return DAG.getConstant((int)C->getZExtValue() >> 2,
1968                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
1969 }
1970
1971 namespace {
1972
1973 struct TailCallArgumentInfo {
1974   SDValue Arg;
1975   SDValue FrameIdxOp;
1976   int       FrameIdx;
1977
1978   TailCallArgumentInfo() : FrameIdx(0) {}
1979 };
1980
1981 }
1982
1983 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
1984 static void
1985 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
1986                                            SDValue Chain,
1987                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
1988                    SmallVector<SDValue, 8> &MemOpChains) {
1989   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
1990     SDValue Arg = TailCallArgs[i].Arg;
1991     SDValue FIN = TailCallArgs[i].FrameIdxOp;
1992     int FI = TailCallArgs[i].FrameIdx;
1993     // Store relative to framepointer.
1994     MemOpChains.push_back(DAG.getStore(Chain, Arg, FIN,
1995                                        PseudoSourceValue::getFixedStack(FI),
1996                                        0));
1997   }
1998 }
1999
2000 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2001 /// the appropriate stack slot for the tail call optimized function call.
2002 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2003                                                MachineFunction &MF,
2004                                                SDValue Chain,
2005                                                SDValue OldRetAddr,
2006                                                SDValue OldFP,
2007                                                int SPDiff,
2008                                                bool isPPC64,
2009                                                bool isMachoABI) {
2010   if (SPDiff) {
2011     // Calculate the new stack slot for the return address.
2012     int SlotSize = isPPC64 ? 8 : 4;
2013     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2014                                                                    isMachoABI);
2015     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2016                                                           NewRetAddrLoc);
2017     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
2018                                                                     isMachoABI);
2019     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
2020
2021     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2022     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2023     Chain = DAG.getStore(Chain, OldRetAddr, NewRetAddrFrIdx,
2024                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
2025     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2026     Chain = DAG.getStore(Chain, OldFP, NewFramePtrIdx,
2027                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
2028   }
2029   return Chain;
2030 }
2031
2032 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2033 /// the position of the argument.
2034 static void
2035 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2036                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2037                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2038   int Offset = ArgOffset + SPDiff;
2039   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2040   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
2041   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2042   SDValue FIN = DAG.getFrameIndex(FI, VT);
2043   TailCallArgumentInfo Info;
2044   Info.Arg = Arg;
2045   Info.FrameIdxOp = FIN;
2046   Info.FrameIdx = FI;
2047   TailCallArguments.push_back(Info);
2048 }
2049
2050 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2051 /// stack slot. Returns the chain as result and the loaded frame pointers in
2052 /// LROpOut/FPOpout. Used when tail calling.
2053 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2054                                                           int SPDiff,
2055                                                           SDValue Chain,
2056                                                           SDValue &LROpOut,
2057                                                           SDValue &FPOpOut) {
2058   if (SPDiff) {
2059     // Load the LR and FP stack slot for later adjusting.
2060     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2061     LROpOut = getReturnAddrFrameIndex(DAG);
2062     LROpOut = DAG.getLoad(VT, Chain, LROpOut, NULL, 0);
2063     Chain = SDValue(LROpOut.getNode(), 1);
2064     FPOpOut = getFramePointerFrameIndex(DAG);
2065     FPOpOut = DAG.getLoad(VT, Chain, FPOpOut, NULL, 0);
2066     Chain = SDValue(FPOpOut.getNode(), 1);
2067   }
2068   return Chain;
2069 }
2070
2071 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2072 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2073 /// specified by the specific parameter attribute. The copy will be passed as
2074 /// a byval function parameter.
2075 /// Sometimes what we are copying is the end of a larger object, the part that
2076 /// does not fit in registers.
2077 static SDValue
2078 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2079                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2080                           unsigned Size, DebugLoc dl) {
2081   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2082   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2083                        false, NULL, 0, NULL, 0);
2084 }
2085
2086 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2087 /// tail calls.
2088 static void
2089 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2090                  SDValue Arg, SDValue PtrOff, int SPDiff,
2091                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2092                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2093                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2094   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2095   if (!isTailCall) {
2096     if (isVector) {
2097       SDValue StackPtr;
2098       if (isPPC64)
2099         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2100       else
2101         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2102       PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2103                            DAG.getConstant(ArgOffset, PtrVT));
2104     }
2105     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
2106   // Calculate and remember argument location.
2107   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2108                                   TailCallArguments);
2109 }
2110
2111 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2112                                        const PPCSubtarget &Subtarget,
2113                                        TargetMachine &TM) {
2114   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
2115   SDValue Chain  = TheCall->getChain();
2116   bool isVarArg   = TheCall->isVarArg();
2117   unsigned CC     = TheCall->getCallingConv();
2118   bool isTailCall = TheCall->isTailCall()
2119                  && CC == CallingConv::Fast && PerformTailCallOpt;
2120   SDValue Callee = TheCall->getCallee();
2121   unsigned NumOps  = TheCall->getNumArgs();
2122   DebugLoc dl = TheCall->getDebugLoc();
2123
2124   bool isMachoABI = Subtarget.isMachoABI();
2125   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2126
2127   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2128   bool isPPC64 = PtrVT == MVT::i64;
2129   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2130
2131   MachineFunction &MF = DAG.getMachineFunction();
2132
2133   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2134   // SelectExpr to use to put the arguments in the appropriate registers.
2135   std::vector<SDValue> args_to_use;
2136
2137   // Mark this function as potentially containing a function that contains a
2138   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2139   // and restoring the callers stack pointer in this functions epilog. This is
2140   // done because by tail calling the called function might overwrite the value
2141   // in this function's (MF) stack pointer stack slot 0(SP).
2142   if (PerformTailCallOpt && CC==CallingConv::Fast)
2143     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2144
2145   unsigned nAltivecParamsAtEnd = 0;
2146
2147   // Count how many bytes are to be pushed on the stack, including the linkage
2148   // area, and parameter passing area.  We start with 24/48 bytes, which is
2149   // prereserved space for [SP][CR][LR][3 x unused].
2150   unsigned NumBytes =
2151     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2152                                          TheCall, nAltivecParamsAtEnd);
2153
2154   // Calculate by how many bytes the stack has to be adjusted in case of tail
2155   // call optimization.
2156   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2157
2158   // Adjust the stack pointer for the new arguments...
2159   // These operations are automatically eliminated by the prolog/epilog pass
2160   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2161   SDValue CallSeqStart = Chain;
2162
2163   // Load the return address and frame pointer so it can be move somewhere else
2164   // later.
2165   SDValue LROp, FPOp;
2166   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp);
2167
2168   // Set up a copy of the stack pointer for use loading and storing any
2169   // arguments that may not fit in the registers available for argument
2170   // passing.
2171   SDValue StackPtr;
2172   if (isPPC64)
2173     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2174   else
2175     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2176
2177   // Figure out which arguments are going to go in registers, and which in
2178   // memory.  Also, if this is a vararg function, floating point operations
2179   // must be stored to our stack, and loaded into integer regs as well, if
2180   // any integer regs are available for argument passing.
2181   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2182   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2183
2184   static const unsigned GPR_32[] = {           // 32-bit registers.
2185     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2186     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2187   };
2188   static const unsigned GPR_64[] = {           // 64-bit registers.
2189     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2190     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2191   };
2192   static const unsigned *FPR = GetFPR(Subtarget);
2193
2194   static const unsigned VR[] = {
2195     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2196     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2197   };
2198   const unsigned NumGPRs = array_lengthof(GPR_32);
2199   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2200   const unsigned NumVRs  = array_lengthof( VR);
2201
2202   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2203
2204   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2205   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2206
2207   SmallVector<SDValue, 8> MemOpChains;
2208   for (unsigned i = 0; i != NumOps; ++i) {
2209     bool inMem = false;
2210     SDValue Arg = TheCall->getArg(i);
2211     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
2212     // See if next argument requires stack alignment in ELF
2213     bool Align = Flags.isSplit();
2214
2215     // PtrOff will be used to store the current argument to the stack if a
2216     // register cannot be found for it.
2217     SDValue PtrOff;
2218
2219     // Stack align in ELF 32
2220     if (isELF32_ABI && Align)
2221       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2222                                StackPtr.getValueType());
2223     else
2224       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2225
2226     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
2227
2228     // On PPC64, promote integers to 64-bit values.
2229     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2230       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2231       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2232       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
2233     }
2234
2235     // FIXME Elf untested, what are alignment rules?
2236     // FIXME memcpy is used way more than necessary.  Correctness first.
2237     if (Flags.isByVal()) {
2238       unsigned Size = Flags.getByValSize();
2239       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2240       if (Size==1 || Size==2) {
2241         // Very small objects are passed right-justified.
2242         // Everything else is passed left-justified.
2243         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2244         if (GPR_idx != NumGPRs) {
2245           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
2246                                           NULL, 0, VT);
2247           MemOpChains.push_back(Load.getValue(1));
2248           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2249           if (isMachoABI)
2250             ArgOffset += PtrByteSize;
2251         } else {
2252           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2253           SDValue AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
2254           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2255                                 CallSeqStart.getNode()->getOperand(0),
2256                                 Flags, DAG, Size, dl);
2257           // This must go outside the CALLSEQ_START..END.
2258           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2259                                CallSeqStart.getNode()->getOperand(1));
2260           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2261                                  NewCallSeqStart.getNode());
2262           Chain = CallSeqStart = NewCallSeqStart;
2263           ArgOffset += PtrByteSize;
2264         }
2265         continue;
2266       }
2267       // Copy entire object into memory.  There are cases where gcc-generated
2268       // code assumes it is there, even if it could be put entirely into
2269       // registers.  (This is not what the doc says.)
2270       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2271                             CallSeqStart.getNode()->getOperand(0),
2272                             Flags, DAG, Size, dl);
2273       // This must go outside the CALLSEQ_START..END.
2274       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2275                            CallSeqStart.getNode()->getOperand(1));
2276       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2277       Chain = CallSeqStart = NewCallSeqStart;
2278       // And copy the pieces of it that fit into registers.
2279       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2280         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2281         SDValue AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
2282         if (GPR_idx != NumGPRs) {
2283           SDValue Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
2284           MemOpChains.push_back(Load.getValue(1));
2285           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2286           if (isMachoABI)
2287             ArgOffset += PtrByteSize;
2288         } else {
2289           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2290           break;
2291         }
2292       }
2293       continue;
2294     }
2295
2296     switch (Arg.getValueType().getSimpleVT()) {
2297     default: assert(0 && "Unexpected ValueType for argument!");
2298     case MVT::i32:
2299     case MVT::i64:
2300       // Double word align in ELF
2301       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2302       if (GPR_idx != NumGPRs) {
2303         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2304       } else {
2305         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2306                          isPPC64, isTailCall, false, MemOpChains,
2307                          TailCallArguments);
2308         inMem = true;
2309       }
2310       if (inMem || isMachoABI) {
2311         // Stack align in ELF
2312         if (isELF32_ABI && Align)
2313           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2314
2315         ArgOffset += PtrByteSize;
2316       }
2317       break;
2318     case MVT::f32:
2319     case MVT::f64:
2320       if (FPR_idx != NumFPRs) {
2321         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2322
2323         if (isVarArg) {
2324           SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2325           MemOpChains.push_back(Store);
2326
2327           // Float varargs are always shadowed in available integer registers
2328           if (GPR_idx != NumGPRs) {
2329             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2330             MemOpChains.push_back(Load.getValue(1));
2331             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2332                                                                 Load));
2333           }
2334           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2335             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2336             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
2337             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2338             MemOpChains.push_back(Load.getValue(1));
2339             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2340                                                                 Load));
2341           }
2342         } else {
2343           // If we have any FPRs remaining, we may also have GPRs remaining.
2344           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2345           // GPRs.
2346           if (isMachoABI) {
2347             if (GPR_idx != NumGPRs)
2348               ++GPR_idx;
2349             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2350                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2351               ++GPR_idx;
2352           }
2353         }
2354       } else {
2355         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2356                          isPPC64, isTailCall, false, MemOpChains,
2357                          TailCallArguments);
2358         inMem = true;
2359       }
2360       if (inMem || isMachoABI) {
2361         // Stack align in ELF
2362         if (isELF32_ABI && Align)
2363           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2364         if (isPPC64)
2365           ArgOffset += 8;
2366         else
2367           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2368       }
2369       break;
2370     case MVT::v4f32:
2371     case MVT::v4i32:
2372     case MVT::v8i16:
2373     case MVT::v16i8:
2374       if (isVarArg) {
2375         // These go aligned on the stack, or in the corresponding R registers
2376         // when within range.  The Darwin PPC ABI doc claims they also go in
2377         // V registers; in fact gcc does this only for arguments that are
2378         // prototyped, not for those that match the ...  We do it for all
2379         // arguments, seems to work.
2380         while (ArgOffset % 16 !=0) {
2381           ArgOffset += PtrByteSize;
2382           if (GPR_idx != NumGPRs)
2383             GPR_idx++;
2384         }
2385         // We could elide this store in the case where the object fits
2386         // entirely in R registers.  Maybe later.
2387         PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2388                             DAG.getConstant(ArgOffset, PtrVT));
2389         SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2390         MemOpChains.push_back(Store);
2391         if (VR_idx != NumVRs) {
2392           SDValue Load = DAG.getLoad(MVT::v4f32, Store, PtrOff, NULL, 0);
2393           MemOpChains.push_back(Load.getValue(1));
2394           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2395         }
2396         ArgOffset += 16;
2397         for (unsigned i=0; i<16; i+=PtrByteSize) {
2398           if (GPR_idx == NumGPRs)
2399             break;
2400           SDValue Ix = DAG.getNode(ISD::ADD, PtrVT, PtrOff,
2401                                   DAG.getConstant(i, PtrVT));
2402           SDValue Load = DAG.getLoad(PtrVT, Store, Ix, NULL, 0);
2403           MemOpChains.push_back(Load.getValue(1));
2404           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2405         }
2406         break;
2407       }
2408
2409       // Non-varargs Altivec params generally go in registers, but have
2410       // stack space allocated at the end.
2411       if (VR_idx != NumVRs) {
2412         // Doesn't have GPR space allocated.
2413         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2414       } else if (nAltivecParamsAtEnd==0) {
2415         // We are emitting Altivec params in order.
2416         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2417                          isPPC64, isTailCall, true, MemOpChains,
2418                          TailCallArguments);
2419         ArgOffset += 16;
2420       }
2421       break;
2422     }
2423   }
2424   // If all Altivec parameters fit in registers, as they usually do,
2425   // they get stack space following the non-Altivec parameters.  We
2426   // don't track this here because nobody below needs it.
2427   // If there are more Altivec parameters than fit in registers emit
2428   // the stores here.
2429   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2430     unsigned j = 0;
2431     // Offset is aligned; skip 1st 12 params which go in V registers.
2432     ArgOffset = ((ArgOffset+15)/16)*16;
2433     ArgOffset += 12*16;
2434     for (unsigned i = 0; i != NumOps; ++i) {
2435       SDValue Arg = TheCall->getArg(i);
2436       MVT ArgType = Arg.getValueType();
2437       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2438           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2439         if (++j > NumVRs) {
2440           SDValue PtrOff;
2441           // We are emitting Altivec params in order.
2442           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2443                            isPPC64, isTailCall, true, MemOpChains,
2444                            TailCallArguments);
2445           ArgOffset += 16;
2446         }
2447       }
2448     }
2449   }
2450
2451   if (!MemOpChains.empty())
2452     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2453                         &MemOpChains[0], MemOpChains.size());
2454
2455   // Build a sequence of copy-to-reg nodes chained together with token chain
2456   // and flag operands which copy the outgoing args into the appropriate regs.
2457   SDValue InFlag;
2458   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2459     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
2460                              InFlag);
2461     InFlag = Chain.getValue(1);
2462   }
2463
2464   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2465   if (isVarArg && isELF32_ABI) {
2466     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, MVT::i32), 0);
2467     Chain = DAG.getCopyToReg(Chain, PPC::CR1EQ, SetCR, InFlag);
2468     InFlag = Chain.getValue(1);
2469   }
2470
2471   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2472   // might overwrite each other in case of tail call optimization.
2473   if (isTailCall) {
2474     SmallVector<SDValue, 8> MemOpChains2;
2475     // Do not flag preceeding copytoreg stuff together with the following stuff.
2476     InFlag = SDValue();
2477     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2478                                       MemOpChains2);
2479     if (!MemOpChains2.empty())
2480       Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2481                           &MemOpChains2[0], MemOpChains2.size());
2482
2483     // Store the return address to the appropriate stack slot.
2484     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2485                                           isPPC64, isMachoABI);
2486   }
2487
2488   // Emit callseq_end just before tailcall node.
2489   if (isTailCall) {
2490     SmallVector<SDValue, 8> CallSeqOps;
2491     SDVTList CallSeqNodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2492     CallSeqOps.push_back(Chain);
2493     CallSeqOps.push_back(DAG.getIntPtrConstant(NumBytes, true));
2494     CallSeqOps.push_back(DAG.getIntPtrConstant(0, true));
2495     if (InFlag.getNode())
2496       CallSeqOps.push_back(InFlag);
2497     Chain = DAG.getNode(ISD::CALLSEQ_END, CallSeqNodeTys, &CallSeqOps[0],
2498                         CallSeqOps.size());
2499     InFlag = Chain.getValue(1);
2500   }
2501
2502   std::vector<MVT> NodeTys;
2503   NodeTys.push_back(MVT::Other);   // Returns a chain
2504   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2505
2506   SmallVector<SDValue, 8> Ops;
2507   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2508
2509   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2510   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2511   // node so that legalize doesn't hack it.
2512   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2513     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2514   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2515     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2516   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2517     // If this is an absolute destination address, use the munged value.
2518     Callee = SDValue(Dest, 0);
2519   else {
2520     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2521     // to do the call, we can't use PPCISD::CALL.
2522     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2523     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps,
2524                         2 + (InFlag.getNode() != 0));
2525     InFlag = Chain.getValue(1);
2526
2527     // Copy the callee address into R12/X12 on darwin.
2528     if (isMachoABI) {
2529       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2530       Chain = DAG.getCopyToReg(Chain, Reg, Callee, InFlag);
2531       InFlag = Chain.getValue(1);
2532     }
2533
2534     NodeTys.clear();
2535     NodeTys.push_back(MVT::Other);
2536     NodeTys.push_back(MVT::Flag);
2537     Ops.push_back(Chain);
2538     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2539     Callee.setNode(0);
2540     // Add CTR register as callee so a bctr can be emitted later.
2541     if (isTailCall)
2542       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2543   }
2544
2545   // If this is a direct call, pass the chain and the callee.
2546   if (Callee.getNode()) {
2547     Ops.push_back(Chain);
2548     Ops.push_back(Callee);
2549   }
2550   // If this is a tail call add stack pointer delta.
2551   if (isTailCall)
2552     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2553
2554   // Add argument registers to the end of the list so that they are known live
2555   // into the call.
2556   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2557     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2558                                   RegsToPass[i].second.getValueType()));
2559
2560   // When performing tail call optimization the callee pops its arguments off
2561   // the stack. Account for this here so these bytes can be pushed back on in
2562   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2563   int BytesCalleePops =
2564     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2565
2566   if (InFlag.getNode())
2567     Ops.push_back(InFlag);
2568
2569   // Emit tail call.
2570   if (isTailCall) {
2571     assert(InFlag.getNode() &&
2572            "Flag must be set. Depend on flag being set in LowerRET");
2573     Chain = DAG.getNode(PPCISD::TAILCALL,
2574                         TheCall->getVTList(), &Ops[0], Ops.size());
2575     return SDValue(Chain.getNode(), Op.getResNo());
2576   }
2577
2578   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
2579   InFlag = Chain.getValue(1);
2580
2581   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2582                              DAG.getIntPtrConstant(BytesCalleePops, true),
2583                              InFlag);
2584   if (TheCall->getValueType(0) != MVT::Other)
2585     InFlag = Chain.getValue(1);
2586
2587   SmallVector<SDValue, 16> ResultVals;
2588   SmallVector<CCValAssign, 16> RVLocs;
2589   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2590   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2591   CCInfo.AnalyzeCallResult(TheCall, RetCC_PPC);
2592
2593   // Copy all of the result registers out of their specified physreg.
2594   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2595     CCValAssign &VA = RVLocs[i];
2596     MVT VT = VA.getValVT();
2597     assert(VA.isRegLoc() && "Can only return in registers!");
2598     Chain = DAG.getCopyFromReg(Chain, VA.getLocReg(), VT, InFlag).getValue(1);
2599     ResultVals.push_back(Chain.getValue(0));
2600     InFlag = Chain.getValue(2);
2601   }
2602
2603   // If the function returns void, just return the chain.
2604   if (RVLocs.empty())
2605     return Chain;
2606
2607   // Otherwise, merge everything together with a MERGE_VALUES node.
2608   ResultVals.push_back(Chain);
2609   SDValue Res = DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(),
2610                             &ResultVals[0], ResultVals.size());
2611   return Res.getValue(Op.getResNo());
2612 }
2613
2614 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2615                                       TargetMachine &TM) {
2616   SmallVector<CCValAssign, 16> RVLocs;
2617   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2618   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2619   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2620   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_PPC);
2621
2622   // If this is the first return lowered for this function, add the regs to the
2623   // liveout set for the function.
2624   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2625     for (unsigned i = 0; i != RVLocs.size(); ++i)
2626       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2627   }
2628
2629   SDValue Chain = Op.getOperand(0);
2630
2631   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2632   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2633     SDValue TailCall = Chain;
2634     SDValue TargetAddress = TailCall.getOperand(1);
2635     SDValue StackAdjustment = TailCall.getOperand(2);
2636
2637     assert(((TargetAddress.getOpcode() == ISD::Register &&
2638              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2639             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2640             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2641             isa<ConstantSDNode>(TargetAddress)) &&
2642     "Expecting an global address, external symbol, absolute value or register");
2643
2644     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2645            "Expecting a const value");
2646
2647     SmallVector<SDValue,8> Operands;
2648     Operands.push_back(Chain.getOperand(0));
2649     Operands.push_back(TargetAddress);
2650     Operands.push_back(StackAdjustment);
2651     // Copy registers used by the call. Last operand is a flag so it is not
2652     // copied.
2653     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2654       Operands.push_back(Chain.getOperand(i));
2655     }
2656     return DAG.getNode(PPCISD::TC_RETURN, MVT::Other, &Operands[0],
2657                        Operands.size());
2658   }
2659
2660   SDValue Flag;
2661
2662   // Copy the result values into the output registers.
2663   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2664     CCValAssign &VA = RVLocs[i];
2665     assert(VA.isRegLoc() && "Can only return in registers!");
2666     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2667     Flag = Chain.getValue(1);
2668   }
2669
2670   if (Flag.getNode())
2671     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2672   else
2673     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2674 }
2675
2676 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2677                                    const PPCSubtarget &Subtarget) {
2678   // When we pop the dynamic allocation we need to restore the SP link.
2679
2680   // Get the corect type for pointers.
2681   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2682
2683   // Construct the stack pointer operand.
2684   bool IsPPC64 = Subtarget.isPPC64();
2685   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2686   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2687
2688   // Get the operands for the STACKRESTORE.
2689   SDValue Chain = Op.getOperand(0);
2690   SDValue SaveSP = Op.getOperand(1);
2691
2692   // Load the old link SP.
2693   SDValue LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2694
2695   // Restore the stack pointer.
2696   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2697
2698   // Store the old link SP.
2699   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2700 }
2701
2702
2703
2704 SDValue
2705 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2706   MachineFunction &MF = DAG.getMachineFunction();
2707   bool IsPPC64 = PPCSubTarget.isPPC64();
2708   bool isMachoABI = PPCSubTarget.isMachoABI();
2709   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2710
2711   // Get current frame pointer save index.  The users of this index will be
2712   // primarily DYNALLOC instructions.
2713   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2714   int RASI = FI->getReturnAddrSaveIndex();
2715
2716   // If the frame pointer save index hasn't been defined yet.
2717   if (!RASI) {
2718     // Find out what the fix offset of the frame pointer save area.
2719     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2720     // Allocate the frame index for frame pointer save area.
2721     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2722     // Save the result.
2723     FI->setReturnAddrSaveIndex(RASI);
2724   }
2725   return DAG.getFrameIndex(RASI, PtrVT);
2726 }
2727
2728 SDValue
2729 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2730   MachineFunction &MF = DAG.getMachineFunction();
2731   bool IsPPC64 = PPCSubTarget.isPPC64();
2732   bool isMachoABI = PPCSubTarget.isMachoABI();
2733   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2734
2735   // Get current frame pointer save index.  The users of this index will be
2736   // primarily DYNALLOC instructions.
2737   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2738   int FPSI = FI->getFramePointerSaveIndex();
2739
2740   // If the frame pointer save index hasn't been defined yet.
2741   if (!FPSI) {
2742     // Find out what the fix offset of the frame pointer save area.
2743     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2744
2745     // Allocate the frame index for frame pointer save area.
2746     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2747     // Save the result.
2748     FI->setFramePointerSaveIndex(FPSI);
2749   }
2750   return DAG.getFrameIndex(FPSI, PtrVT);
2751 }
2752
2753 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2754                                          SelectionDAG &DAG,
2755                                          const PPCSubtarget &Subtarget) {
2756   // Get the inputs.
2757   SDValue Chain = Op.getOperand(0);
2758   SDValue Size  = Op.getOperand(1);
2759
2760   // Get the corect type for pointers.
2761   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2762   // Negate the size.
2763   SDValue NegSize = DAG.getNode(ISD::SUB, PtrVT,
2764                                   DAG.getConstant(0, PtrVT), Size);
2765   // Construct a node for the frame pointer save index.
2766   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2767   // Build a DYNALLOC node.
2768   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2769   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2770   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2771 }
2772
2773 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2774 /// possible.
2775 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2776   // Not FP? Not a fsel.
2777   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2778       !Op.getOperand(2).getValueType().isFloatingPoint())
2779     return SDValue();
2780
2781   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2782
2783   // Cannot handle SETEQ/SETNE.
2784   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDValue();
2785
2786   MVT ResVT = Op.getValueType();
2787   MVT CmpVT = Op.getOperand(0).getValueType();
2788   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2789   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2790
2791   // If the RHS of the comparison is a 0.0, we don't need to do the
2792   // subtraction at all.
2793   if (isFloatingPointZero(RHS))
2794     switch (CC) {
2795     default: break;       // SETUO etc aren't handled by fsel.
2796     case ISD::SETULT:
2797     case ISD::SETLT:
2798       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2799     case ISD::SETOGE:
2800     case ISD::SETGE:
2801       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2802         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2803       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2804     case ISD::SETUGT:
2805     case ISD::SETGT:
2806       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2807     case ISD::SETOLE:
2808     case ISD::SETLE:
2809       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2810         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2811       return DAG.getNode(PPCISD::FSEL, ResVT,
2812                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2813     }
2814
2815   SDValue Cmp;
2816   switch (CC) {
2817   default: break;       // SETUO etc aren't handled by fsel.
2818   case ISD::SETULT:
2819   case ISD::SETLT:
2820     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2821     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2822       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2823       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2824   case ISD::SETOGE:
2825   case ISD::SETGE:
2826     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2827     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2828       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2829       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2830   case ISD::SETUGT:
2831   case ISD::SETGT:
2832     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2833     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2834       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2835       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2836   case ISD::SETOLE:
2837   case ISD::SETLE:
2838     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2839     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2840       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2841       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2842   }
2843   return SDValue();
2844 }
2845
2846 // FIXME: Split this code up when LegalizeDAGTypes lands.
2847 SDValue PPCTargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
2848   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2849   SDValue Src = Op.getOperand(0);
2850   if (Src.getValueType() == MVT::f32)
2851     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2852
2853   SDValue Tmp;
2854   switch (Op.getValueType().getSimpleVT()) {
2855   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2856   case MVT::i32:
2857     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2858     break;
2859   case MVT::i64:
2860     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2861     break;
2862   }
2863
2864   // Convert the FP value to an int value through memory.
2865   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2866
2867   // Emit a store to the stack slot.
2868   SDValue Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2869
2870   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2871   // add in a bias.
2872   if (Op.getValueType() == MVT::i32)
2873     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2874                         DAG.getConstant(4, FIPtr.getValueType()));
2875   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2876 }
2877
2878 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2879   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2880   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2881     return SDValue();
2882
2883   if (Op.getOperand(0).getValueType() == MVT::i64) {
2884     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2885     SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2886     if (Op.getValueType() == MVT::f32)
2887       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2888     return FP;
2889   }
2890
2891   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2892          "Unhandled SINT_TO_FP type in custom expander!");
2893   // Since we only generate this in 64-bit mode, we can take advantage of
2894   // 64-bit registers.  In particular, sign extend the input value into the
2895   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2896   // then lfd it and fcfid it.
2897   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2898   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2899   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2900   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2901
2902   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2903                                 Op.getOperand(0));
2904
2905   // STD the extended value into the stack slot.
2906   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2907                        MachineMemOperand::MOStore, 0, 8, 8);
2908   SDValue Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2909                                 DAG.getEntryNode(), Ext64, FIdx,
2910                                 DAG.getMemOperand(MO));
2911   // Load the value as a double.
2912   SDValue Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2913
2914   // FCFID it and return it.
2915   SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2916   if (Op.getValueType() == MVT::f32)
2917     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2918   return FP;
2919 }
2920
2921 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2922   /*
2923    The rounding mode is in bits 30:31 of FPSR, and has the following
2924    settings:
2925      00 Round to nearest
2926      01 Round to 0
2927      10 Round to +inf
2928      11 Round to -inf
2929
2930   FLT_ROUNDS, on the other hand, expects the following:
2931     -1 Undefined
2932      0 Round to 0
2933      1 Round to nearest
2934      2 Round to +inf
2935      3 Round to -inf
2936
2937   To perform the conversion, we do:
2938     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2939   */
2940
2941   MachineFunction &MF = DAG.getMachineFunction();
2942   MVT VT = Op.getValueType();
2943   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2944   std::vector<MVT> NodeTys;
2945   SDValue MFFSreg, InFlag;
2946
2947   // Save FP Control Word to register
2948   NodeTys.push_back(MVT::f64);    // return register
2949   NodeTys.push_back(MVT::Flag);   // unused in this context
2950   SDValue Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2951
2952   // Save FP register to stack slot
2953   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2954   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2955   SDValue Store = DAG.getStore(DAG.getEntryNode(), Chain,
2956                                  StackSlot, NULL, 0);
2957
2958   // Load FP Control Word from low 32 bits of stack slot.
2959   SDValue Four = DAG.getConstant(4, PtrVT);
2960   SDValue Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2961   SDValue CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2962
2963   // Transform as necessary
2964   SDValue CWD1 =
2965     DAG.getNode(ISD::AND, MVT::i32,
2966                 CWD, DAG.getConstant(3, MVT::i32));
2967   SDValue CWD2 =
2968     DAG.getNode(ISD::SRL, MVT::i32,
2969                 DAG.getNode(ISD::AND, MVT::i32,
2970                             DAG.getNode(ISD::XOR, MVT::i32,
2971                                         CWD, DAG.getConstant(3, MVT::i32)),
2972                             DAG.getConstant(3, MVT::i32)),
2973                 DAG.getConstant(1, MVT::i32));
2974
2975   SDValue RetVal =
2976     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2977
2978   return DAG.getNode((VT.getSizeInBits() < 16 ?
2979                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2980 }
2981
2982 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
2983   MVT VT = Op.getValueType();
2984   unsigned BitWidth = VT.getSizeInBits();
2985   assert(Op.getNumOperands() == 3 &&
2986          VT == Op.getOperand(1).getValueType() &&
2987          "Unexpected SHL!");
2988
2989   // Expand into a bunch of logical ops.  Note that these ops
2990   // depend on the PPC behavior for oversized shift amounts.
2991   SDValue Lo = Op.getOperand(0);
2992   SDValue Hi = Op.getOperand(1);
2993   SDValue Amt = Op.getOperand(2);
2994   MVT AmtVT = Amt.getValueType();
2995
2996   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2997                              DAG.getConstant(BitWidth, AmtVT), Amt);
2998   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
2999   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
3000   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3001   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3002                              DAG.getConstant(-BitWidth, AmtVT));
3003   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
3004   SDValue OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3005   SDValue OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
3006   SDValue OutOps[] = { OutLo, OutHi };
3007   return DAG.getMergeValues(OutOps, 2);
3008 }
3009
3010 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3011   MVT VT = Op.getValueType();
3012   unsigned BitWidth = VT.getSizeInBits();
3013   assert(Op.getNumOperands() == 3 &&
3014          VT == Op.getOperand(1).getValueType() &&
3015          "Unexpected SRL!");
3016
3017   // Expand into a bunch of logical ops.  Note that these ops
3018   // depend on the PPC behavior for oversized shift amounts.
3019   SDValue Lo = Op.getOperand(0);
3020   SDValue Hi = Op.getOperand(1);
3021   SDValue Amt = Op.getOperand(2);
3022   MVT AmtVT = Amt.getValueType();
3023
3024   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3025                              DAG.getConstant(BitWidth, AmtVT), Amt);
3026   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3027   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3028   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3029   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3030                              DAG.getConstant(-BitWidth, AmtVT));
3031   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
3032   SDValue OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3033   SDValue OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
3034   SDValue OutOps[] = { OutLo, OutHi };
3035   return DAG.getMergeValues(OutOps, 2);
3036 }
3037
3038 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3039   DebugLoc dl = Op.getNode()->getDebugLoc();
3040   MVT VT = Op.getValueType();
3041   unsigned BitWidth = VT.getSizeInBits();
3042   assert(Op.getNumOperands() == 3 &&
3043          VT == Op.getOperand(1).getValueType() &&
3044          "Unexpected SRA!");
3045
3046   // Expand into a bunch of logical ops, followed by a select_cc.
3047   SDValue Lo = Op.getOperand(0);
3048   SDValue Hi = Op.getOperand(1);
3049   SDValue Amt = Op.getOperand(2);
3050   MVT AmtVT = Amt.getValueType();
3051
3052   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3053                              DAG.getConstant(BitWidth, AmtVT), Amt);
3054   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3055   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3056   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3057   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3058                              DAG.getConstant(-BitWidth, AmtVT));
3059   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3060   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3061   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3062                                   Tmp4, Tmp6, ISD::SETLE);
3063   SDValue OutOps[] = { OutLo, OutHi };
3064   return DAG.getMergeValues(OutOps, 2);
3065 }
3066
3067 //===----------------------------------------------------------------------===//
3068 // Vector related lowering.
3069 //
3070
3071 // If this is a vector of constants or undefs, get the bits.  A bit in
3072 // UndefBits is set if the corresponding element of the vector is an
3073 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3074 // zero.   Return true if this is not an array of constants, false if it is.
3075 //
3076 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
3077                                        uint64_t UndefBits[2]) {
3078   // Start with zero'd results.
3079   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
3080
3081   unsigned EltBitSize = BV->getOperand(0).getValueType().getSizeInBits();
3082   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
3083     SDValue OpVal = BV->getOperand(i);
3084
3085     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
3086     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
3087
3088     uint64_t EltBits = 0;
3089     if (OpVal.getOpcode() == ISD::UNDEF) {
3090       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
3091       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
3092       continue;
3093     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
3094       EltBits = CN->getZExtValue() & (~0U >> (32-EltBitSize));
3095     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
3096       assert(CN->getValueType(0) == MVT::f32 &&
3097              "Only one legal FP vector type!");
3098       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
3099     } else {
3100       // Nonconstant element.
3101       return true;
3102     }
3103
3104     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
3105   }
3106
3107   //printf("%llx %llx  %llx %llx\n",
3108   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
3109   return false;
3110 }
3111
3112 // If this is a splat (repetition) of a value across the whole vector, return
3113 // the smallest size that splats it.  For example, "0x01010101010101..." is a
3114 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3115 // SplatSize = 1 byte.
3116 static bool isConstantSplat(const uint64_t Bits128[2],
3117                             const uint64_t Undef128[2],
3118                             unsigned &SplatBits, unsigned &SplatUndef,
3119                             unsigned &SplatSize) {
3120
3121   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
3122   // the same as the lower 64-bits, ignoring undefs.
3123   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
3124     return false;  // Can't be a splat if two pieces don't match.
3125
3126   uint64_t Bits64  = Bits128[0] | Bits128[1];
3127   uint64_t Undef64 = Undef128[0] & Undef128[1];
3128
3129   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
3130   // undefs.
3131   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
3132     return false;  // Can't be a splat if two pieces don't match.
3133
3134   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
3135   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
3136
3137   // If the top 16-bits are different than the lower 16-bits, ignoring
3138   // undefs, we have an i32 splat.
3139   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
3140     SplatBits = Bits32;
3141     SplatUndef = Undef32;
3142     SplatSize = 4;
3143     return true;
3144   }
3145
3146   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
3147   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
3148
3149   // If the top 8-bits are different than the lower 8-bits, ignoring
3150   // undefs, we have an i16 splat.
3151   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
3152     SplatBits = Bits16;
3153     SplatUndef = Undef16;
3154     SplatSize = 2;
3155     return true;
3156   }
3157
3158   // Otherwise, we have an 8-bit splat.
3159   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
3160   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
3161   SplatSize = 1;
3162   return true;
3163 }
3164
3165 /// BuildSplatI - Build a canonical splati of Val with an element size of
3166 /// SplatSize.  Cast the result to VT.
3167 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3168                              SelectionDAG &DAG) {
3169   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3170
3171   static const MVT VTys[] = { // canonical VT to use for each size.
3172     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3173   };
3174
3175   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3176
3177   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3178   if (Val == -1)
3179     SplatSize = 1;
3180
3181   MVT CanonicalVT = VTys[SplatSize-1];
3182
3183   // Build a canonical splat for this value.
3184   SDValue Elt = DAG.getConstant(Val, CanonicalVT.getVectorElementType());
3185   SmallVector<SDValue, 8> Ops;
3186   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3187   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
3188                               &Ops[0], Ops.size());
3189   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
3190 }
3191
3192 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3193 /// specified intrinsic ID.
3194 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3195                                   SelectionDAG &DAG,
3196                                   MVT DestVT = MVT::Other) {
3197   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3198   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3199                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3200 }
3201
3202 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3203 /// specified intrinsic ID.
3204 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3205                                   SDValue Op2, SelectionDAG &DAG,
3206                                   MVT DestVT = MVT::Other) {
3207   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3208   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3209                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3210 }
3211
3212
3213 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3214 /// amount.  The result has the specified value type.
3215 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3216                              MVT VT, SelectionDAG &DAG) {
3217   // Force LHS/RHS to be the right type.
3218   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
3219   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
3220
3221   SDValue Ops[16];
3222   for (unsigned i = 0; i != 16; ++i)
3223     Ops[i] = DAG.getConstant(i+Amt, MVT::i8);
3224   SDValue T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
3225                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
3226   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
3227 }
3228
3229 // If this is a case we can't handle, return null and let the default
3230 // expansion code take care of it.  If we CAN select this case, and if it
3231 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3232 // this case more efficiently than a constant pool load, lower it to the
3233 // sequence of ops that should be used.
3234 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3235                                                SelectionDAG &DAG) {
3236   // If this is a vector of constants or undefs, get the bits.  A bit in
3237   // UndefBits is set if the corresponding element of the vector is an
3238   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3239   // zero.
3240   uint64_t VectorBits[2];
3241   uint64_t UndefBits[2];
3242   if (GetConstantBuildVectorBits(Op.getNode(), VectorBits, UndefBits))
3243     return SDValue();   // Not a constant vector.
3244
3245   // If this is a splat (repetition) of a value across the whole vector, return
3246   // the smallest size that splats it.  For example, "0x01010101010101..." is a
3247   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3248   // SplatSize = 1 byte.
3249   unsigned SplatBits, SplatUndef, SplatSize;
3250   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
3251     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
3252
3253     // First, handle single instruction cases.
3254
3255     // All zeros?
3256     if (SplatBits == 0) {
3257       // Canonicalize all zero vectors to be v4i32.
3258       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3259         SDValue Z = DAG.getConstant(0, MVT::i32);
3260         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
3261         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
3262       }
3263       return Op;
3264     }
3265
3266     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3267     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
3268     if (SextVal >= -16 && SextVal <= 15)
3269       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
3270
3271
3272     // Two instruction sequences.
3273
3274     // If this value is in the range [-32,30] and is even, use:
3275     //    tmp = VSPLTI[bhw], result = add tmp, tmp
3276     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3277       SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG);
3278       Res = DAG.getNode(ISD::ADD, Res.getValueType(), Res, Res);
3279       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3280     }
3281
3282     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3283     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3284     // for fneg/fabs.
3285     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3286       // Make -1 and vspltisw -1:
3287       SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
3288
3289       // Make the VSLW intrinsic, computing 0x8000_0000.
3290       SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3291                                        OnesV, DAG);
3292
3293       // xor by OnesV to invert it.
3294       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
3295       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3296     }
3297
3298     // Check to see if this is a wide variety of vsplti*, binop self cases.
3299     unsigned SplatBitSize = SplatSize*8;
3300     static const signed char SplatCsts[] = {
3301       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3302       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3303     };
3304
3305     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3306       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3307       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3308       int i = SplatCsts[idx];
3309
3310       // Figure out what shift amount will be used by altivec if shifted by i in
3311       // this splat size.
3312       unsigned TypeShiftAmt = i & (SplatBitSize-1);
3313
3314       // vsplti + shl self.
3315       if (SextVal == (i << (int)TypeShiftAmt)) {
3316         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3317         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3318           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3319           Intrinsic::ppc_altivec_vslw
3320         };
3321         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3322         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3323       }
3324
3325       // vsplti + srl self.
3326       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3327         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3328         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3329           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3330           Intrinsic::ppc_altivec_vsrw
3331         };
3332         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3333         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3334       }
3335
3336       // vsplti + sra self.
3337       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3338         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3339         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3340           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3341           Intrinsic::ppc_altivec_vsraw
3342         };
3343         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3344         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3345       }
3346
3347       // vsplti + rol self.
3348       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3349                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3350         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3351         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3352           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3353           Intrinsic::ppc_altivec_vrlw
3354         };
3355         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3356         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3357       }
3358
3359       // t = vsplti c, result = vsldoi t, t, 1
3360       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3361         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3362         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
3363       }
3364       // t = vsplti c, result = vsldoi t, t, 2
3365       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3366         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3367         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
3368       }
3369       // t = vsplti c, result = vsldoi t, t, 3
3370       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3371         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3372         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
3373       }
3374     }
3375
3376     // Three instruction sequences.
3377
3378     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3379     if (SextVal >= 0 && SextVal <= 31) {
3380       SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
3381       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3382       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
3383       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3384     }
3385     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3386     if (SextVal >= -31 && SextVal <= 0) {
3387       SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
3388       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3389       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
3390       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3391     }
3392   }
3393
3394   return SDValue();
3395 }
3396
3397 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3398 /// the specified operations to build the shuffle.
3399 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3400                                         SDValue RHS, SelectionDAG &DAG) {
3401   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3402   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3403   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3404
3405   enum {
3406     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3407     OP_VMRGHW,
3408     OP_VMRGLW,
3409     OP_VSPLTISW0,
3410     OP_VSPLTISW1,
3411     OP_VSPLTISW2,
3412     OP_VSPLTISW3,
3413     OP_VSLDOI4,
3414     OP_VSLDOI8,
3415     OP_VSLDOI12
3416   };
3417
3418   if (OpNum == OP_COPY) {
3419     if (LHSID == (1*9+2)*9+3) return LHS;
3420     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3421     return RHS;
3422   }
3423
3424   SDValue OpLHS, OpRHS;
3425   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
3426   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
3427
3428   unsigned ShufIdxs[16];
3429   switch (OpNum) {
3430   default: assert(0 && "Unknown i32 permute!");
3431   case OP_VMRGHW:
3432     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3433     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3434     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3435     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3436     break;
3437   case OP_VMRGLW:
3438     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3439     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3440     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3441     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3442     break;
3443   case OP_VSPLTISW0:
3444     for (unsigned i = 0; i != 16; ++i)
3445       ShufIdxs[i] = (i&3)+0;
3446     break;
3447   case OP_VSPLTISW1:
3448     for (unsigned i = 0; i != 16; ++i)
3449       ShufIdxs[i] = (i&3)+4;
3450     break;
3451   case OP_VSPLTISW2:
3452     for (unsigned i = 0; i != 16; ++i)
3453       ShufIdxs[i] = (i&3)+8;
3454     break;
3455   case OP_VSPLTISW3:
3456     for (unsigned i = 0; i != 16; ++i)
3457       ShufIdxs[i] = (i&3)+12;
3458     break;
3459   case OP_VSLDOI4:
3460     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
3461   case OP_VSLDOI8:
3462     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
3463   case OP_VSLDOI12:
3464     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
3465   }
3466   SDValue Ops[16];
3467   for (unsigned i = 0; i != 16; ++i)
3468     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i8);
3469
3470   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
3471                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3472 }
3473
3474 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3475 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3476 /// return the code it can be lowered into.  Worst case, it can always be
3477 /// lowered into a vperm.
3478 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3479                                                  SelectionDAG &DAG) {
3480   SDValue V1 = Op.getOperand(0);
3481   SDValue V2 = Op.getOperand(1);
3482   SDValue PermMask = Op.getOperand(2);
3483
3484   // Cases that are handled by instructions that take permute immediates
3485   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3486   // selected by the instruction selector.
3487   if (V2.getOpcode() == ISD::UNDEF) {
3488     if (PPC::isSplatShuffleMask(PermMask.getNode(), 1) ||
3489         PPC::isSplatShuffleMask(PermMask.getNode(), 2) ||
3490         PPC::isSplatShuffleMask(PermMask.getNode(), 4) ||
3491         PPC::isVPKUWUMShuffleMask(PermMask.getNode(), true) ||
3492         PPC::isVPKUHUMShuffleMask(PermMask.getNode(), true) ||
3493         PPC::isVSLDOIShuffleMask(PermMask.getNode(), true) != -1 ||
3494         PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, true) ||
3495         PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, true) ||
3496         PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, true) ||
3497         PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, true) ||
3498         PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, true) ||
3499         PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, true)) {
3500       return Op;
3501     }
3502   }
3503
3504   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3505   // and produce a fixed permutation.  If any of these match, do not lower to
3506   // VPERM.
3507   if (PPC::isVPKUWUMShuffleMask(PermMask.getNode(), false) ||
3508       PPC::isVPKUHUMShuffleMask(PermMask.getNode(), false) ||
3509       PPC::isVSLDOIShuffleMask(PermMask.getNode(), false) != -1 ||
3510       PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, false) ||
3511       PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, false) ||
3512       PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, false) ||
3513       PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, false) ||
3514       PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, false) ||
3515       PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, false))
3516     return Op;
3517
3518   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3519   // perfect shuffle table to emit an optimal matching sequence.
3520   unsigned PFIndexes[4];
3521   bool isFourElementShuffle = true;
3522   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3523     unsigned EltNo = 8;   // Start out undef.
3524     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3525       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3526         continue;   // Undef, ignore it.
3527
3528       unsigned ByteSource =
3529         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getZExtValue();
3530       if ((ByteSource & 3) != j) {
3531         isFourElementShuffle = false;
3532         break;
3533       }
3534
3535       if (EltNo == 8) {
3536         EltNo = ByteSource/4;
3537       } else if (EltNo != ByteSource/4) {
3538         isFourElementShuffle = false;
3539         break;
3540       }
3541     }
3542     PFIndexes[i] = EltNo;
3543   }
3544
3545   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3546   // perfect shuffle vector to determine if it is cost effective to do this as
3547   // discrete instructions, or whether we should use a vperm.
3548   if (isFourElementShuffle) {
3549     // Compute the index in the perfect shuffle table.
3550     unsigned PFTableIndex =
3551       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3552
3553     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3554     unsigned Cost  = (PFEntry >> 30);
3555
3556     // Determining when to avoid vperm is tricky.  Many things affect the cost
3557     // of vperm, particularly how many times the perm mask needs to be computed.
3558     // For example, if the perm mask can be hoisted out of a loop or is already
3559     // used (perhaps because there are multiple permutes with the same shuffle
3560     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3561     // the loop requires an extra register.
3562     //
3563     // As a compromise, we only emit discrete instructions if the shuffle can be
3564     // generated in 3 or fewer operations.  When we have loop information
3565     // available, if this block is within a loop, we should avoid using vperm
3566     // for 3-operation perms and use a constant pool load instead.
3567     if (Cost < 3)
3568       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3569   }
3570
3571   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3572   // vector that will get spilled to the constant pool.
3573   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3574
3575   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3576   // that it is in input element units, not in bytes.  Convert now.
3577   MVT EltVT = V1.getValueType().getVectorElementType();
3578   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3579
3580   SmallVector<SDValue, 16> ResultMask;
3581   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3582     unsigned SrcElt;
3583     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3584       SrcElt = 0;
3585     else
3586       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getZExtValue();
3587
3588     for (unsigned j = 0; j != BytesPerElement; ++j)
3589       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3590                                            MVT::i8));
3591   }
3592
3593   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3594                                     &ResultMask[0], ResultMask.size());
3595   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3596 }
3597
3598 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3599 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3600 /// information about the intrinsic.
3601 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3602                                   bool &isDot) {
3603   unsigned IntrinsicID =
3604     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
3605   CompareOpc = -1;
3606   isDot = false;
3607   switch (IntrinsicID) {
3608   default: return false;
3609     // Comparison predicates.
3610   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3611   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3612   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3613   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3614   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3615   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3616   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3617   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3618   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3619   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3620   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3621   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3622   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3623
3624     // Normal Comparisons.
3625   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3626   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3627   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3628   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3629   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3630   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3631   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3632   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3633   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3634   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3635   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3636   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3637   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3638   }
3639   return true;
3640 }
3641
3642 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3643 /// lower, do it, otherwise return null.
3644 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3645                                                      SelectionDAG &DAG) {
3646   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3647   // opcode number of the comparison.
3648   int CompareOpc;
3649   bool isDot;
3650   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3651     return SDValue();    // Don't custom lower most intrinsics.
3652
3653   // If this is a non-dot comparison, make the VCMP node and we are done.
3654   if (!isDot) {
3655     SDValue Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3656                                 Op.getOperand(1), Op.getOperand(2),
3657                                 DAG.getConstant(CompareOpc, MVT::i32));
3658     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3659   }
3660
3661   // Create the PPCISD altivec 'dot' comparison node.
3662   SDValue Ops[] = {
3663     Op.getOperand(2),  // LHS
3664     Op.getOperand(3),  // RHS
3665     DAG.getConstant(CompareOpc, MVT::i32)
3666   };
3667   std::vector<MVT> VTs;
3668   VTs.push_back(Op.getOperand(2).getValueType());
3669   VTs.push_back(MVT::Flag);
3670   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3671
3672   // Now that we have the comparison, emit a copy from the CR to a GPR.
3673   // This is flagged to the above dot comparison.
3674   SDValue Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3675                                 DAG.getRegister(PPC::CR6, MVT::i32),
3676                                 CompNode.getValue(1));
3677
3678   // Unpack the result based on how the target uses it.
3679   unsigned BitNo;   // Bit # of CR6.
3680   bool InvertBit;   // Invert result?
3681   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
3682   default:  // Can't happen, don't crash on invalid number though.
3683   case 0:   // Return the value of the EQ bit of CR6.
3684     BitNo = 0; InvertBit = false;
3685     break;
3686   case 1:   // Return the inverted value of the EQ bit of CR6.
3687     BitNo = 0; InvertBit = true;
3688     break;
3689   case 2:   // Return the value of the LT bit of CR6.
3690     BitNo = 2; InvertBit = false;
3691     break;
3692   case 3:   // Return the inverted value of the LT bit of CR6.
3693     BitNo = 2; InvertBit = true;
3694     break;
3695   }
3696
3697   // Shift the bit into the low position.
3698   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3699                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3700   // Isolate the bit.
3701   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3702                       DAG.getConstant(1, MVT::i32));
3703
3704   // If we are supposed to, toggle the bit.
3705   if (InvertBit)
3706     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3707                         DAG.getConstant(1, MVT::i32));
3708   return Flags;
3709 }
3710
3711 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3712                                                    SelectionDAG &DAG) {
3713   // Create a stack slot that is 16-byte aligned.
3714   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3715   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3716   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3717   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3718
3719   // Store the input value into Value#0 of the stack slot.
3720   SDValue Store = DAG.getStore(DAG.getEntryNode(),
3721                                  Op.getOperand(0), FIdx, NULL, 0);
3722   // Load it out.
3723   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3724 }
3725
3726 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3727   if (Op.getValueType() == MVT::v4i32) {
3728     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3729
3730     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3731     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3732
3733     SDValue RHSSwap =   // = vrlw RHS, 16
3734       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3735
3736     // Shrinkify inputs to v8i16.
3737     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3738     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3739     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3740
3741     // Low parts multiplied together, generating 32-bit results (we ignore the
3742     // top parts).
3743     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3744                                         LHS, RHS, DAG, MVT::v4i32);
3745
3746     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3747                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3748     // Shift the high parts up 16 bits.
3749     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3750     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3751   } else if (Op.getValueType() == MVT::v8i16) {
3752     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3753
3754     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3755
3756     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3757                             LHS, RHS, Zero, DAG);
3758   } else if (Op.getValueType() == MVT::v16i8) {
3759     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3760
3761     // Multiply the even 8-bit parts, producing 16-bit sums.
3762     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3763                                            LHS, RHS, DAG, MVT::v8i16);
3764     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3765
3766     // Multiply the odd 8-bit parts, producing 16-bit sums.
3767     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3768                                           LHS, RHS, DAG, MVT::v8i16);
3769     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3770
3771     // Merge the results together.
3772     SDValue Ops[16];
3773     for (unsigned i = 0; i != 8; ++i) {
3774       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3775       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3776     }
3777     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3778                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3779   } else {
3780     assert(0 && "Unknown mul to lower!");
3781     abort();
3782   }
3783 }
3784
3785 /// LowerOperation - Provide custom lowering hooks for some operations.
3786 ///
3787 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3788   switch (Op.getOpcode()) {
3789   default: assert(0 && "Wasn't expecting to be able to lower this!");
3790   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3791   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3792   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3793   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3794   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3795   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
3796   case ISD::VASTART:
3797     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3798                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3799
3800   case ISD::VAARG:
3801     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3802                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3803
3804   case ISD::FORMAL_ARGUMENTS:
3805     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3806                                  VarArgsStackOffset, VarArgsNumGPR,
3807                                  VarArgsNumFPR, PPCSubTarget);
3808
3809   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3810                                                  getTargetMachine());
3811   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3812   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3813   case ISD::DYNAMIC_STACKALLOC:
3814     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3815
3816   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3817   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3818   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3819   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3820
3821   // Lower 64-bit shifts.
3822   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3823   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3824   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3825
3826   // Vector-related lowering.
3827   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3828   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3829   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3830   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3831   case ISD::MUL:                return LowerMUL(Op, DAG);
3832
3833   // Frame & Return address.
3834   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3835   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3836   }
3837   return SDValue();
3838 }
3839
3840 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
3841                                            SmallVectorImpl<SDValue>&Results,
3842                                            SelectionDAG &DAG) {
3843   switch (N->getOpcode()) {
3844   default:
3845     assert(false && "Do not know how to custom type legalize this operation!");
3846     return;
3847   case ISD::FP_ROUND_INREG: {
3848     assert(N->getValueType(0) == MVT::ppcf128);
3849     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
3850     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::f64, N->getOperand(0),
3851                              DAG.getIntPtrConstant(0));
3852     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::f64, N->getOperand(0),
3853                              DAG.getIntPtrConstant(1));
3854
3855     // This sequence changes FPSCR to do round-to-zero, adds the two halves
3856     // of the long double, and puts FPSCR back the way it was.  We do not
3857     // actually model FPSCR.
3858     std::vector<MVT> NodeTys;
3859     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
3860
3861     NodeTys.push_back(MVT::f64);   // Return register
3862     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
3863     Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
3864     MFFSreg = Result.getValue(0);
3865     InFlag = Result.getValue(1);
3866
3867     NodeTys.clear();
3868     NodeTys.push_back(MVT::Flag);   // Returns a flag
3869     Ops[0] = DAG.getConstant(31, MVT::i32);
3870     Ops[1] = InFlag;
3871     Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
3872     InFlag = Result.getValue(0);
3873
3874     NodeTys.clear();
3875     NodeTys.push_back(MVT::Flag);   // Returns a flag
3876     Ops[0] = DAG.getConstant(30, MVT::i32);
3877     Ops[1] = InFlag;
3878     Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
3879     InFlag = Result.getValue(0);
3880
3881     NodeTys.clear();
3882     NodeTys.push_back(MVT::f64);    // result of add
3883     NodeTys.push_back(MVT::Flag);   // Returns a flag
3884     Ops[0] = Lo;
3885     Ops[1] = Hi;
3886     Ops[2] = InFlag;
3887     Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
3888     FPreg = Result.getValue(0);
3889     InFlag = Result.getValue(1);
3890
3891     NodeTys.clear();
3892     NodeTys.push_back(MVT::f64);
3893     Ops[0] = DAG.getConstant(1, MVT::i32);
3894     Ops[1] = MFFSreg;
3895     Ops[2] = FPreg;
3896     Ops[3] = InFlag;
3897     Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
3898     FPreg = Result.getValue(0);
3899
3900     // We know the low half is about to be thrown away, so just use something
3901     // convenient.
3902     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, MVT::ppcf128, FPreg, FPreg));
3903     return;
3904   }
3905   case ISD::FP_TO_SINT:
3906     Results.push_back(LowerFP_TO_SINT(SDValue(N, 0), DAG));
3907     return;
3908   }
3909 }
3910
3911
3912 //===----------------------------------------------------------------------===//
3913 //  Other Lowering Code
3914 //===----------------------------------------------------------------------===//
3915
3916 MachineBasicBlock *
3917 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3918                                     bool is64bit, unsigned BinOpcode) {
3919   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3920   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3921
3922   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3923   MachineFunction *F = BB->getParent();
3924   MachineFunction::iterator It = BB;
3925   ++It;
3926
3927   unsigned dest = MI->getOperand(0).getReg();
3928   unsigned ptrA = MI->getOperand(1).getReg();
3929   unsigned ptrB = MI->getOperand(2).getReg();
3930   unsigned incr = MI->getOperand(3).getReg();
3931
3932   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3933   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3934   F->insert(It, loopMBB);
3935   F->insert(It, exitMBB);
3936   exitMBB->transferSuccessors(BB);
3937
3938   MachineRegisterInfo &RegInfo = F->getRegInfo();
3939   unsigned TmpReg = (!BinOpcode) ? incr :
3940     RegInfo.createVirtualRegister(
3941        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3942                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
3943
3944   //  thisMBB:
3945   //   ...
3946   //   fallthrough --> loopMBB
3947   BB->addSuccessor(loopMBB);
3948
3949   //  loopMBB:
3950   //   l[wd]arx dest, ptr
3951   //   add r0, dest, incr
3952   //   st[wd]cx. r0, ptr
3953   //   bne- loopMBB
3954   //   fallthrough --> exitMBB
3955   BB = loopMBB;
3956   BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3957     .addReg(ptrA).addReg(ptrB);
3958   if (BinOpcode)
3959     BuildMI(BB, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3960   BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3961     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
3962   BuildMI(BB, TII->get(PPC::BCC))
3963     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
3964   BB->addSuccessor(loopMBB);
3965   BB->addSuccessor(exitMBB);
3966
3967   //  exitMBB:
3968   //   ...
3969   BB = exitMBB;
3970   return BB;
3971 }
3972
3973 MachineBasicBlock *
3974 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
3975                                             MachineBasicBlock *BB,
3976                                             bool is8bit,    // operation
3977                                             unsigned BinOpcode) {
3978   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3979   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3980   // In 64 bit mode we have to use 64 bits for addresses, even though the
3981   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
3982   // registers without caring whether they're 32 or 64, but here we're
3983   // doing actual arithmetic on the addresses.
3984   bool is64bit = PPCSubTarget.isPPC64();
3985
3986   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3987   MachineFunction *F = BB->getParent();
3988   MachineFunction::iterator It = BB;
3989   ++It;
3990
3991   unsigned dest = MI->getOperand(0).getReg();
3992   unsigned ptrA = MI->getOperand(1).getReg();
3993   unsigned ptrB = MI->getOperand(2).getReg();
3994   unsigned incr = MI->getOperand(3).getReg();
3995
3996   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3997   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3998   F->insert(It, loopMBB);
3999   F->insert(It, exitMBB);
4000   exitMBB->transferSuccessors(BB);
4001
4002   MachineRegisterInfo &RegInfo = F->getRegInfo();
4003   const TargetRegisterClass *RC =
4004     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4005               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4006   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4007   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4008   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4009   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4010   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4011   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4012   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4013   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4014   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4015   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4016   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4017   unsigned Ptr1Reg;
4018   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4019
4020   //  thisMBB:
4021   //   ...
4022   //   fallthrough --> loopMBB
4023   BB->addSuccessor(loopMBB);
4024
4025   // The 4-byte load must be aligned, while a char or short may be
4026   // anywhere in the word.  Hence all this nasty bookkeeping code.
4027   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4028   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4029   //   xori shift, shift1, 24 [16]
4030   //   rlwinm ptr, ptr1, 0, 0, 29
4031   //   slw incr2, incr, shift
4032   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4033   //   slw mask, mask2, shift
4034   //  loopMBB:
4035   //   lwarx tmpDest, ptr
4036   //   add tmp, tmpDest, incr2
4037   //   andc tmp2, tmpDest, mask
4038   //   and tmp3, tmp, mask
4039   //   or tmp4, tmp3, tmp2
4040   //   stwcx. tmp4, ptr
4041   //   bne- loopMBB
4042   //   fallthrough --> exitMBB
4043   //   srw dest, tmpDest, shift
4044
4045   if (ptrA!=PPC::R0) {
4046     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4047     BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4048       .addReg(ptrA).addReg(ptrB);
4049   } else {
4050     Ptr1Reg = ptrB;
4051   }
4052   BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4053       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4054   BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4055       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4056   if (is64bit)
4057     BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4058       .addReg(Ptr1Reg).addImm(0).addImm(61);
4059   else
4060     BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4061       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4062   BuildMI(BB, TII->get(PPC::SLW), Incr2Reg)
4063       .addReg(incr).addReg(ShiftReg);
4064   if (is8bit)
4065     BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4066   else {
4067     BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4068     BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4069   }
4070   BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4071       .addReg(Mask2Reg).addReg(ShiftReg);
4072
4073   BB = loopMBB;
4074   BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4075     .addReg(PPC::R0).addReg(PtrReg);
4076   if (BinOpcode)
4077     BuildMI(BB, TII->get(BinOpcode), TmpReg)
4078       .addReg(Incr2Reg).addReg(TmpDestReg);
4079   BuildMI(BB, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4080     .addReg(TmpDestReg).addReg(MaskReg);
4081   BuildMI(BB, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4082     .addReg(TmpReg).addReg(MaskReg);
4083   BuildMI(BB, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4084     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4085   BuildMI(BB, TII->get(PPC::STWCX))
4086     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4087   BuildMI(BB, TII->get(PPC::BCC))
4088     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4089   BB->addSuccessor(loopMBB);
4090   BB->addSuccessor(exitMBB);
4091
4092   //  exitMBB:
4093   //   ...
4094   BB = exitMBB;
4095   BuildMI(BB, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4096   return BB;
4097 }
4098
4099 MachineBasicBlock *
4100 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4101                                                MachineBasicBlock *BB) {
4102   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4103
4104   // To "insert" these instructions we actually have to insert their
4105   // control-flow patterns.
4106   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4107   MachineFunction::iterator It = BB;
4108   ++It;
4109
4110   MachineFunction *F = BB->getParent();
4111
4112   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4113       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4114       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4115       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4116       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4117
4118     // The incoming instruction knows the destination vreg to set, the
4119     // condition code register to branch on, the true/false values to
4120     // select between, and a branch opcode to use.
4121
4122     //  thisMBB:
4123     //  ...
4124     //   TrueVal = ...
4125     //   cmpTY ccX, r1, r2
4126     //   bCC copy1MBB
4127     //   fallthrough --> copy0MBB
4128     MachineBasicBlock *thisMBB = BB;
4129     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4130     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4131     unsigned SelectPred = MI->getOperand(4).getImm();
4132     BuildMI(BB, TII->get(PPC::BCC))
4133       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4134     F->insert(It, copy0MBB);
4135     F->insert(It, sinkMBB);
4136     // Update machine-CFG edges by transferring all successors of the current
4137     // block to the new block which will contain the Phi node for the select.
4138     sinkMBB->transferSuccessors(BB);
4139     // Next, add the true and fallthrough blocks as its successors.
4140     BB->addSuccessor(copy0MBB);
4141     BB->addSuccessor(sinkMBB);
4142
4143     //  copy0MBB:
4144     //   %FalseValue = ...
4145     //   # fallthrough to sinkMBB
4146     BB = copy0MBB;
4147
4148     // Update machine-CFG edges
4149     BB->addSuccessor(sinkMBB);
4150
4151     //  sinkMBB:
4152     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4153     //  ...
4154     BB = sinkMBB;
4155     BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4156       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4157       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4158   }
4159   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4160     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4161   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4162     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4163   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4164     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4165   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4166     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4167
4168   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4169     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4170   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4171     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4172   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4173     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4174   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4175     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4176
4177   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4178     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4179   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4180     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4181   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4182     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4183   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4184     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4185
4186   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4187     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4188   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4189     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4190   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4191     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4192   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4193     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4194
4195   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4196     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4197   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4198     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4199   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4200     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4201   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4202     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4203
4204   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4205     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4206   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4207     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4208   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4209     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4210   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4211     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4212
4213   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4214     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4215   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4216     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4217   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4218     BB = EmitAtomicBinary(MI, BB, false, 0);
4219   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4220     BB = EmitAtomicBinary(MI, BB, true, 0);
4221
4222   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4223            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4224     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4225
4226     unsigned dest   = MI->getOperand(0).getReg();
4227     unsigned ptrA   = MI->getOperand(1).getReg();
4228     unsigned ptrB   = MI->getOperand(2).getReg();
4229     unsigned oldval = MI->getOperand(3).getReg();
4230     unsigned newval = MI->getOperand(4).getReg();
4231
4232     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4233     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4234     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4235     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4236     F->insert(It, loop1MBB);
4237     F->insert(It, loop2MBB);
4238     F->insert(It, midMBB);
4239     F->insert(It, exitMBB);
4240     exitMBB->transferSuccessors(BB);
4241
4242     //  thisMBB:
4243     //   ...
4244     //   fallthrough --> loopMBB
4245     BB->addSuccessor(loop1MBB);
4246
4247     // loop1MBB:
4248     //   l[wd]arx dest, ptr
4249     //   cmp[wd] dest, oldval
4250     //   bne- midMBB
4251     // loop2MBB:
4252     //   st[wd]cx. newval, ptr
4253     //   bne- loopMBB
4254     //   b exitBB
4255     // midMBB:
4256     //   st[wd]cx. dest, ptr
4257     // exitBB:
4258     BB = loop1MBB;
4259     BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4260       .addReg(ptrA).addReg(ptrB);
4261     BuildMI(BB, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4262       .addReg(oldval).addReg(dest);
4263     BuildMI(BB, TII->get(PPC::BCC))
4264       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4265     BB->addSuccessor(loop2MBB);
4266     BB->addSuccessor(midMBB);
4267
4268     BB = loop2MBB;
4269     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4270       .addReg(newval).addReg(ptrA).addReg(ptrB);
4271     BuildMI(BB, TII->get(PPC::BCC))
4272       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4273     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4274     BB->addSuccessor(loop1MBB);
4275     BB->addSuccessor(exitMBB);
4276
4277     BB = midMBB;
4278     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4279       .addReg(dest).addReg(ptrA).addReg(ptrB);
4280     BB->addSuccessor(exitMBB);
4281
4282     //  exitMBB:
4283     //   ...
4284     BB = exitMBB;
4285   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4286              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4287     // We must use 64-bit registers for addresses when targeting 64-bit,
4288     // since we're actually doing arithmetic on them.  Other registers
4289     // can be 32-bit.
4290     bool is64bit = PPCSubTarget.isPPC64();
4291     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4292
4293     unsigned dest   = MI->getOperand(0).getReg();
4294     unsigned ptrA   = MI->getOperand(1).getReg();
4295     unsigned ptrB   = MI->getOperand(2).getReg();
4296     unsigned oldval = MI->getOperand(3).getReg();
4297     unsigned newval = MI->getOperand(4).getReg();
4298
4299     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4300     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4301     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4302     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4303     F->insert(It, loop1MBB);
4304     F->insert(It, loop2MBB);
4305     F->insert(It, midMBB);
4306     F->insert(It, exitMBB);
4307     exitMBB->transferSuccessors(BB);
4308
4309     MachineRegisterInfo &RegInfo = F->getRegInfo();
4310     const TargetRegisterClass *RC =
4311       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4312                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4313     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4314     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4315     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4316     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4317     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4318     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4319     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4320     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4321     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4322     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4323     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4324     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4325     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4326     unsigned Ptr1Reg;
4327     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4328     //  thisMBB:
4329     //   ...
4330     //   fallthrough --> loopMBB
4331     BB->addSuccessor(loop1MBB);
4332
4333     // The 4-byte load must be aligned, while a char or short may be
4334     // anywhere in the word.  Hence all this nasty bookkeeping code.
4335     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4336     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4337     //   xori shift, shift1, 24 [16]
4338     //   rlwinm ptr, ptr1, 0, 0, 29
4339     //   slw newval2, newval, shift
4340     //   slw oldval2, oldval,shift
4341     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4342     //   slw mask, mask2, shift
4343     //   and newval3, newval2, mask
4344     //   and oldval3, oldval2, mask
4345     // loop1MBB:
4346     //   lwarx tmpDest, ptr
4347     //   and tmp, tmpDest, mask
4348     //   cmpw tmp, oldval3
4349     //   bne- midMBB
4350     // loop2MBB:
4351     //   andc tmp2, tmpDest, mask
4352     //   or tmp4, tmp2, newval3
4353     //   stwcx. tmp4, ptr
4354     //   bne- loop1MBB
4355     //   b exitBB
4356     // midMBB:
4357     //   stwcx. tmpDest, ptr
4358     // exitBB:
4359     //   srw dest, tmpDest, shift
4360     if (ptrA!=PPC::R0) {
4361       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4362       BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4363         .addReg(ptrA).addReg(ptrB);
4364     } else {
4365       Ptr1Reg = ptrB;
4366     }
4367     BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4368         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4369     BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4370         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4371     if (is64bit)
4372       BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4373         .addReg(Ptr1Reg).addImm(0).addImm(61);
4374     else
4375       BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4376         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4377     BuildMI(BB, TII->get(PPC::SLW), NewVal2Reg)
4378         .addReg(newval).addReg(ShiftReg);
4379     BuildMI(BB, TII->get(PPC::SLW), OldVal2Reg)
4380         .addReg(oldval).addReg(ShiftReg);
4381     if (is8bit)
4382       BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4383     else {
4384       BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4385       BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4386     }
4387     BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4388         .addReg(Mask2Reg).addReg(ShiftReg);
4389     BuildMI(BB, TII->get(PPC::AND), NewVal3Reg)
4390         .addReg(NewVal2Reg).addReg(MaskReg);
4391     BuildMI(BB, TII->get(PPC::AND), OldVal3Reg)
4392         .addReg(OldVal2Reg).addReg(MaskReg);
4393
4394     BB = loop1MBB;
4395     BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4396         .addReg(PPC::R0).addReg(PtrReg);
4397     BuildMI(BB, TII->get(PPC::AND),TmpReg).addReg(TmpDestReg).addReg(MaskReg);
4398     BuildMI(BB, TII->get(PPC::CMPW), PPC::CR0)
4399         .addReg(TmpReg).addReg(OldVal3Reg);
4400     BuildMI(BB, TII->get(PPC::BCC))
4401         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4402     BB->addSuccessor(loop2MBB);
4403     BB->addSuccessor(midMBB);
4404
4405     BB = loop2MBB;
4406     BuildMI(BB, TII->get(PPC::ANDC),Tmp2Reg).addReg(TmpDestReg).addReg(MaskReg);
4407     BuildMI(BB, TII->get(PPC::OR),Tmp4Reg).addReg(Tmp2Reg).addReg(NewVal3Reg);
4408     BuildMI(BB, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4409         .addReg(PPC::R0).addReg(PtrReg);
4410     BuildMI(BB, TII->get(PPC::BCC))
4411       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4412     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4413     BB->addSuccessor(loop1MBB);
4414     BB->addSuccessor(exitMBB);
4415
4416     BB = midMBB;
4417     BuildMI(BB, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4418       .addReg(PPC::R0).addReg(PtrReg);
4419     BB->addSuccessor(exitMBB);
4420
4421     //  exitMBB:
4422     //   ...
4423     BB = exitMBB;
4424     BuildMI(BB, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4425   } else {
4426     assert(0 && "Unexpected instr type to insert");
4427   }
4428
4429   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4430   return BB;
4431 }
4432
4433 //===----------------------------------------------------------------------===//
4434 // Target Optimization Hooks
4435 //===----------------------------------------------------------------------===//
4436
4437 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4438                                              DAGCombinerInfo &DCI) const {
4439   TargetMachine &TM = getTargetMachine();
4440   SelectionDAG &DAG = DCI.DAG;
4441   switch (N->getOpcode()) {
4442   default: break;
4443   case PPCISD::SHL:
4444     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4445       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4446         return N->getOperand(0);
4447     }
4448     break;
4449   case PPCISD::SRL:
4450     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4451       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4452         return N->getOperand(0);
4453     }
4454     break;
4455   case PPCISD::SRA:
4456     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4457       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4458           C->isAllOnesValue())    // -1 >>s V -> -1.
4459         return N->getOperand(0);
4460     }
4461     break;
4462
4463   case ISD::SINT_TO_FP:
4464     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4465       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4466         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4467         // We allow the src/dst to be either f32/f64, but the intermediate
4468         // type must be i64.
4469         if (N->getOperand(0).getValueType() == MVT::i64 &&
4470             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4471           SDValue Val = N->getOperand(0).getOperand(0);
4472           if (Val.getValueType() == MVT::f32) {
4473             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4474             DCI.AddToWorklist(Val.getNode());
4475           }
4476
4477           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
4478           DCI.AddToWorklist(Val.getNode());
4479           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
4480           DCI.AddToWorklist(Val.getNode());
4481           if (N->getValueType(0) == MVT::f32) {
4482             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
4483                               DAG.getIntPtrConstant(0));
4484             DCI.AddToWorklist(Val.getNode());
4485           }
4486           return Val;
4487         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4488           // If the intermediate type is i32, we can avoid the load/store here
4489           // too.
4490         }
4491       }
4492     }
4493     break;
4494   case ISD::STORE:
4495     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4496     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4497         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4498         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4499         N->getOperand(1).getValueType() == MVT::i32 &&
4500         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4501       SDValue Val = N->getOperand(1).getOperand(0);
4502       if (Val.getValueType() == MVT::f32) {
4503         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4504         DCI.AddToWorklist(Val.getNode());
4505       }
4506       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
4507       DCI.AddToWorklist(Val.getNode());
4508
4509       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
4510                         N->getOperand(2), N->getOperand(3));
4511       DCI.AddToWorklist(Val.getNode());
4512       return Val;
4513     }
4514
4515     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4516     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4517         N->getOperand(1).getNode()->hasOneUse() &&
4518         (N->getOperand(1).getValueType() == MVT::i32 ||
4519          N->getOperand(1).getValueType() == MVT::i16)) {
4520       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4521       // Do an any-extend to 32-bits if this is a half-word input.
4522       if (BSwapOp.getValueType() == MVT::i16)
4523         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
4524
4525       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
4526                          N->getOperand(2), N->getOperand(3),
4527                          DAG.getValueType(N->getOperand(1).getValueType()));
4528     }
4529     break;
4530   case ISD::BSWAP:
4531     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4532     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4533         N->getOperand(0).hasOneUse() &&
4534         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4535       SDValue Load = N->getOperand(0);
4536       LoadSDNode *LD = cast<LoadSDNode>(Load);
4537       // Create the byte-swapping load.
4538       std::vector<MVT> VTs;
4539       VTs.push_back(MVT::i32);
4540       VTs.push_back(MVT::Other);
4541       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4542       SDValue Ops[] = {
4543         LD->getChain(),    // Chain
4544         LD->getBasePtr(),  // Ptr
4545         MO,                // MemOperand
4546         DAG.getValueType(N->getValueType(0)) // VT
4547       };
4548       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
4549
4550       // If this is an i16 load, insert the truncate.
4551       SDValue ResVal = BSLoad;
4552       if (N->getValueType(0) == MVT::i16)
4553         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
4554
4555       // First, combine the bswap away.  This makes the value produced by the
4556       // load dead.
4557       DCI.CombineTo(N, ResVal);
4558
4559       // Next, combine the load away, we give it a bogus result value but a real
4560       // chain result.  The result value is dead because the bswap is dead.
4561       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
4562
4563       // Return N so it doesn't get rechecked!
4564       return SDValue(N, 0);
4565     }
4566
4567     break;
4568   case PPCISD::VCMP: {
4569     // If a VCMPo node already exists with exactly the same operands as this
4570     // node, use its result instead of this node (VCMPo computes both a CR6 and
4571     // a normal output).
4572     //
4573     if (!N->getOperand(0).hasOneUse() &&
4574         !N->getOperand(1).hasOneUse() &&
4575         !N->getOperand(2).hasOneUse()) {
4576
4577       // Scan all of the users of the LHS, looking for VCMPo's that match.
4578       SDNode *VCMPoNode = 0;
4579
4580       SDNode *LHSN = N->getOperand(0).getNode();
4581       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4582            UI != E; ++UI)
4583         if (UI->getOpcode() == PPCISD::VCMPo &&
4584             UI->getOperand(1) == N->getOperand(1) &&
4585             UI->getOperand(2) == N->getOperand(2) &&
4586             UI->getOperand(0) == N->getOperand(0)) {
4587           VCMPoNode = *UI;
4588           break;
4589         }
4590
4591       // If there is no VCMPo node, or if the flag value has a single use, don't
4592       // transform this.
4593       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4594         break;
4595
4596       // Look at the (necessarily single) use of the flag value.  If it has a
4597       // chain, this transformation is more complex.  Note that multiple things
4598       // could use the value result, which we should ignore.
4599       SDNode *FlagUser = 0;
4600       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4601            FlagUser == 0; ++UI) {
4602         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4603         SDNode *User = *UI;
4604         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4605           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4606             FlagUser = User;
4607             break;
4608           }
4609         }
4610       }
4611
4612       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4613       // give up for right now.
4614       if (FlagUser->getOpcode() == PPCISD::MFCR)
4615         return SDValue(VCMPoNode, 0);
4616     }
4617     break;
4618   }
4619   case ISD::BR_CC: {
4620     // If this is a branch on an altivec predicate comparison, lower this so
4621     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4622     // lowering is done pre-legalize, because the legalizer lowers the predicate
4623     // compare down to code that is difficult to reassemble.
4624     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4625     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4626     int CompareOpc;
4627     bool isDot;
4628
4629     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4630         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4631         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4632       assert(isDot && "Can't compare against a vector result!");
4633
4634       // If this is a comparison against something other than 0/1, then we know
4635       // that the condition is never/always true.
4636       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
4637       if (Val != 0 && Val != 1) {
4638         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4639           return N->getOperand(0);
4640         // Always !=, turn it into an unconditional branch.
4641         return DAG.getNode(ISD::BR, MVT::Other,
4642                            N->getOperand(0), N->getOperand(4));
4643       }
4644
4645       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4646
4647       // Create the PPCISD altivec 'dot' comparison node.
4648       std::vector<MVT> VTs;
4649       SDValue Ops[] = {
4650         LHS.getOperand(2),  // LHS of compare
4651         LHS.getOperand(3),  // RHS of compare
4652         DAG.getConstant(CompareOpc, MVT::i32)
4653       };
4654       VTs.push_back(LHS.getOperand(2).getValueType());
4655       VTs.push_back(MVT::Flag);
4656       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
4657
4658       // Unpack the result based on how the target uses it.
4659       PPC::Predicate CompOpc;
4660       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
4661       default:  // Can't happen, don't crash on invalid number though.
4662       case 0:   // Branch on the value of the EQ bit of CR6.
4663         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4664         break;
4665       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4666         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4667         break;
4668       case 2:   // Branch on the value of the LT bit of CR6.
4669         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4670         break;
4671       case 3:   // Branch on the inverted value of the LT bit of CR6.
4672         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4673         break;
4674       }
4675
4676       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
4677                          DAG.getConstant(CompOpc, MVT::i32),
4678                          DAG.getRegister(PPC::CR6, MVT::i32),
4679                          N->getOperand(4), CompNode.getValue(1));
4680     }
4681     break;
4682   }
4683   }
4684
4685   return SDValue();
4686 }
4687
4688 //===----------------------------------------------------------------------===//
4689 // Inline Assembly Support
4690 //===----------------------------------------------------------------------===//
4691
4692 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4693                                                        const APInt &Mask,
4694                                                        APInt &KnownZero,
4695                                                        APInt &KnownOne,
4696                                                        const SelectionDAG &DAG,
4697                                                        unsigned Depth) const {
4698   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4699   switch (Op.getOpcode()) {
4700   default: break;
4701   case PPCISD::LBRX: {
4702     // lhbrx is known to have the top bits cleared out.
4703     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4704       KnownZero = 0xFFFF0000;
4705     break;
4706   }
4707   case ISD::INTRINSIC_WO_CHAIN: {
4708     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
4709     default: break;
4710     case Intrinsic::ppc_altivec_vcmpbfp_p:
4711     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4712     case Intrinsic::ppc_altivec_vcmpequb_p:
4713     case Intrinsic::ppc_altivec_vcmpequh_p:
4714     case Intrinsic::ppc_altivec_vcmpequw_p:
4715     case Intrinsic::ppc_altivec_vcmpgefp_p:
4716     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4717     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4718     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4719     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4720     case Intrinsic::ppc_altivec_vcmpgtub_p:
4721     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4722     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4723       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4724       break;
4725     }
4726   }
4727   }
4728 }
4729
4730
4731 /// getConstraintType - Given a constraint, return the type of
4732 /// constraint it is for this target.
4733 PPCTargetLowering::ConstraintType
4734 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4735   if (Constraint.size() == 1) {
4736     switch (Constraint[0]) {
4737     default: break;
4738     case 'b':
4739     case 'r':
4740     case 'f':
4741     case 'v':
4742     case 'y':
4743       return C_RegisterClass;
4744     }
4745   }
4746   return TargetLowering::getConstraintType(Constraint);
4747 }
4748
4749 std::pair<unsigned, const TargetRegisterClass*>
4750 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4751                                                 MVT VT) const {
4752   if (Constraint.size() == 1) {
4753     // GCC RS6000 Constraint Letters
4754     switch (Constraint[0]) {
4755     case 'b':   // R1-R31
4756     case 'r':   // R0-R31
4757       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4758         return std::make_pair(0U, PPC::G8RCRegisterClass);
4759       return std::make_pair(0U, PPC::GPRCRegisterClass);
4760     case 'f':
4761       if (VT == MVT::f32)
4762         return std::make_pair(0U, PPC::F4RCRegisterClass);
4763       else if (VT == MVT::f64)
4764         return std::make_pair(0U, PPC::F8RCRegisterClass);
4765       break;
4766     case 'v':
4767       return std::make_pair(0U, PPC::VRRCRegisterClass);
4768     case 'y':   // crrc
4769       return std::make_pair(0U, PPC::CRRCRegisterClass);
4770     }
4771   }
4772
4773   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4774 }
4775
4776
4777 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4778 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
4779 /// it means one of the asm constraint of the inline asm instruction being
4780 /// processed is 'm'.
4781 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4782                                                      bool hasMemory,
4783                                                      std::vector<SDValue>&Ops,
4784                                                      SelectionDAG &DAG) const {
4785   SDValue Result(0,0);
4786   switch (Letter) {
4787   default: break;
4788   case 'I':
4789   case 'J':
4790   case 'K':
4791   case 'L':
4792   case 'M':
4793   case 'N':
4794   case 'O':
4795   case 'P': {
4796     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4797     if (!CST) return; // Must be an immediate to match.
4798     unsigned Value = CST->getZExtValue();
4799     switch (Letter) {
4800     default: assert(0 && "Unknown constraint letter!");
4801     case 'I':  // "I" is a signed 16-bit constant.
4802       if ((short)Value == (int)Value)
4803         Result = DAG.getTargetConstant(Value, Op.getValueType());
4804       break;
4805     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4806     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4807       if ((short)Value == 0)
4808         Result = DAG.getTargetConstant(Value, Op.getValueType());
4809       break;
4810     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4811       if ((Value >> 16) == 0)
4812         Result = DAG.getTargetConstant(Value, Op.getValueType());
4813       break;
4814     case 'M':  // "M" is a constant that is greater than 31.
4815       if (Value > 31)
4816         Result = DAG.getTargetConstant(Value, Op.getValueType());
4817       break;
4818     case 'N':  // "N" is a positive constant that is an exact power of two.
4819       if ((int)Value > 0 && isPowerOf2_32(Value))
4820         Result = DAG.getTargetConstant(Value, Op.getValueType());
4821       break;
4822     case 'O':  // "O" is the constant zero.
4823       if (Value == 0)
4824         Result = DAG.getTargetConstant(Value, Op.getValueType());
4825       break;
4826     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4827       if ((short)-Value == (int)-Value)
4828         Result = DAG.getTargetConstant(Value, Op.getValueType());
4829       break;
4830     }
4831     break;
4832   }
4833   }
4834
4835   if (Result.getNode()) {
4836     Ops.push_back(Result);
4837     return;
4838   }
4839
4840   // Handle standard constraint letters.
4841   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
4842 }
4843
4844 // isLegalAddressingMode - Return true if the addressing mode represented
4845 // by AM is legal for this target, for a load/store of the specified type.
4846 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4847                                               const Type *Ty) const {
4848   // FIXME: PPC does not allow r+i addressing modes for vectors!
4849
4850   // PPC allows a sign-extended 16-bit immediate field.
4851   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4852     return false;
4853
4854   // No global is ever allowed as a base.
4855   if (AM.BaseGV)
4856     return false;
4857
4858   // PPC only support r+r,
4859   switch (AM.Scale) {
4860   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4861     break;
4862   case 1:
4863     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4864       return false;
4865     // Otherwise we have r+r or r+i.
4866     break;
4867   case 2:
4868     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4869       return false;
4870     // Allow 2*r as r+r.
4871     break;
4872   default:
4873     // No other scales are supported.
4874     return false;
4875   }
4876
4877   return true;
4878 }
4879
4880 /// isLegalAddressImmediate - Return true if the integer value can be used
4881 /// as the offset of the target addressing mode for load / store of the
4882 /// given type.
4883 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4884   // PPC allows a sign-extended 16-bit immediate field.
4885   return (V > -(1 << 16) && V < (1 << 16)-1);
4886 }
4887
4888 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4889   return false;
4890 }
4891
4892 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4893   // Depths > 0 not supported yet!
4894   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4895     return SDValue();
4896
4897   MachineFunction &MF = DAG.getMachineFunction();
4898   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4899
4900   // Just load the return address off the stack.
4901   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4902
4903   // Make sure the function really does not optimize away the store of the RA
4904   // to the stack.
4905   FuncInfo->setLRStoreRequired();
4906   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4907 }
4908
4909 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4910   // Depths > 0 not supported yet!
4911   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4912     return SDValue();
4913
4914   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4915   bool isPPC64 = PtrVT == MVT::i64;
4916
4917   MachineFunction &MF = DAG.getMachineFunction();
4918   MachineFrameInfo *MFI = MF.getFrameInfo();
4919   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4920                   && MFI->getStackSize();
4921
4922   if (isPPC64)
4923     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
4924       MVT::i64);
4925   else
4926     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
4927       MVT::i32);
4928 }
4929
4930 bool
4931 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4932   // The PowerPC target isn't yet aware of offsets.
4933   return false;
4934 }