lib/Target/PowerPC/PPCInstrAltivec.td

   1 //===- PPCInstrAltivec.td - The PowerPC Altivec Extension --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Altivec extension to the PowerPC instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Altivec transformation functions and pattern fragments.
  16 //
  17
  18 // VSPLT_get_imm xform function: convert vector_shuffle mask to VSPLT* imm.
  19 def VSPLT_get_imm : SDNodeXForm<build_vector, [{
  20   return getI32Imm(PPC::getVSPLTImmediate(N));
  21 }]>;
  22
  23 def VSPLT_shuffle_mask : PatLeaf<(build_vector), [{
  24   return PPC::isSplatShuffleMask(N);
  25 }], VSPLT_get_imm>;
  26
  27 def vecimm0 : PatLeaf<(build_vector), [{
  28   return PPC::isZeroVector(N);
  29 }]>;
  30
  31
  32 // VSPLTISB_get_imm xform function: convert build_vector to VSPLTISB imm.
  33 def VSPLTISB_get_imm : SDNodeXForm<build_vector, [{
  34   char Val;
  35   PPC::isVecSplatImm(N, 1, &Val);
  36   return getI32Imm(Val);
  37 }]>;
  38 def vecspltisb : PatLeaf<(build_vector), [{
  39   return PPC::isVecSplatImm(N, 1);
  40 }], VSPLTISB_get_imm>;
  41
  42 // VSPLTISH_get_imm xform function: convert build_vector to VSPLTISH imm.
  43 def VSPLTISH_get_imm : SDNodeXForm<build_vector, [{
  44   char Val;
  45   PPC::isVecSplatImm(N, 2, &Val);
  46   return getI32Imm(Val);
  47 }]>;
  48 def vecspltish : PatLeaf<(build_vector), [{
  49   return PPC::isVecSplatImm(N, 2);
  50 }], VSPLTISH_get_imm>;
  51
  52 // VSPLTISW_get_imm xform function: convert build_vector to VSPLTISW imm.
  53 def VSPLTISW_get_imm : SDNodeXForm<build_vector, [{
  54   char Val;
  55   PPC::isVecSplatImm(N, 4, &Val);
  56   return getI32Imm(Val);
  57 }]>;
  58 def vecspltisw : PatLeaf<(build_vector), [{
  59   return PPC::isVecSplatImm(N, 4);
  60 }], VSPLTISW_get_imm>;
  61
  62
  63
  64 //===----------------------------------------------------------------------===//
  65 // Instruction Definitions.
  66
  67 def IMPLICIT_DEF_VRRC : Pseudo<(ops VRRC:$rD), "; $rD = IMPLICIT_DEF_VRRC",
  68                                [(set VRRC:$rD, (v4f32 (undef)))]>;
  69
  70 let isLoad = 1, PPC970_Unit = 2 in {  // Loads.
  71 def LVEBX: XForm_1<31,   7, (ops VRRC:$vD, memrr:$src),
  72                    "lvebx $vD, $src", LdStGeneral,
  73                    [(set VRRC:$vD, (v16i8 (PPClve_x xoaddr:$src)))]>;
  74 def LVEHX: XForm_1<31,  39, (ops VRRC:$vD, memrr:$src),
  75                    "lvehx $vD, $src", LdStGeneral,
  76                    [(set VRRC:$vD, (v8i16 (PPClve_x xoaddr:$src)))]>;
  77 def LVEWX: XForm_1<31,  71, (ops VRRC:$vD, memrr:$src),
  78                    "lvewx $vD, $src", LdStGeneral,
  79                    [(set VRRC:$vD, (v4f32 (PPClve_x xoaddr:$src)))]>;
  80 def LVX  : XForm_1<31, 103, (ops VRRC:$vD, memrr:$src),
  81                    "lvx $vD, $src", LdStGeneral,
  82                    [(set VRRC:$vD, (v4f32 (load xoaddr:$src)))]>;
  83 }
  84
  85 def LVSL : XForm_1<31,   6, (ops VRRC:$vD,  GPRC:$base, GPRC:$rA),
  86                    "lvsl $vD, $base, $rA", LdStGeneral,
  87                    []>, PPC970_Unit_LSU;
  88 def LVSR : XForm_1<31,  38, (ops VRRC:$vD,  GPRC:$base, GPRC:$rA),
  89                    "lvsl $vD, $base, $rA", LdStGeneral,
  90                    []>, PPC970_Unit_LSU;
  91
  92 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {   // Stores.
  93 def STVEBX: XForm_8<31, 135, (ops VRRC:$rS, GPRC:$rA, GPRC:$rB),
  94                    "stvebx $rS, $rA, $rB", LdStGeneral,
  95                    []>;
  96 def STVEHX: XForm_8<31, 167, (ops VRRC:$rS, GPRC:$rA, GPRC:$rB),
  97                    "stvehx $rS, $rA, $rB", LdStGeneral,
  98                    []>;
  99 def STVEWX: XForm_8<31, 199, (ops VRRC:$rS, GPRC:$rA, GPRC:$rB),
 100                    "stvewx $rS, $rA, $rB", LdStGeneral,
 101                    []>;
 102 def STVX  : XForm_8<31, 231, (ops VRRC:$rS, memrr:$dst),
 103                    "stvx $rS, $dst", LdStGeneral,
 104                    [(store (v4f32 VRRC:$rS), xoaddr:$dst)]>;
 105 }
 106
 107 let PPC970_Unit = 5 in {  // VALU Operations.
 108 // VA-Form instructions.  3-input AltiVec ops.
 109 def VMADDFP : VAForm_1<46, (ops VRRC:$vD, VRRC:$vA, VRRC:$vC, VRRC:$vB),
 110                        "vmaddfp $vD, $vA, $vC, $vB", VecFP,
 111                        [(set VRRC:$vD, (fadd (fmul VRRC:$vA, VRRC:$vC),
 112                                              VRRC:$vB))]>,
 113                        Requires<[FPContractions]>;
 114 def VNMSUBFP: VAForm_1<47, (ops VRRC:$vD, VRRC:$vA, VRRC:$vC, VRRC:$vB),
 115                        "vnmsubfp $vD, $vA, $vC, $vB", VecFP,
 116                        [(set VRRC:$vD, (fneg (fsub (fmul VRRC:$vA, VRRC:$vC),
 117                                                    VRRC:$vB)))]>,
 118                        Requires<[FPContractions]>;
 119
 120 def VPERM   : VAForm_1<43, (ops VRRC:$vD, VRRC:$vA, VRRC:$vC, VRRC:$vB),
 121                        "vperm $vD, $vA, $vB, $vC", VecPerm,
 122                        [(set VRRC:$vD,
 123                              (PPCvperm (v4f32 VRRC:$vA), VRRC:$vB, VRRC:$vC))]>;
 124 def VSLDOI  : VAForm_2<44, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB, u5imm:$SH),
 125                        "vsldoi $vD, $vA, $vB, $SH", VecFP,
 126                        [(set VRRC:$vD,
 127                              (int_ppc_altivec_vsldoi VRRC:$vA, VRRC:$vB,
 128                                                      imm:$SH))]>;
 129
 130 // VX-Form instructions.  AltiVec arithmetic ops.
 131 def VADDCUW : VXForm_1<384, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 132                        "vaddcuw $vD, $vA, $vB", VecFP,
 133                        [(set VRRC:$vD,
 134                              (int_ppc_altivec_vaddcuw VRRC:$vA, VRRC:$vB))]>;
 135 def VADDFP : VXForm_1<10, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 136                       "vaddfp $vD, $vA, $vB", VecFP,
 137                       [(set VRRC:$vD, (fadd VRRC:$vA, VRRC:$vB))]>;
 138 def VADDSBS : VXForm_1<768, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 139                        "vaddsbs $vD, $vA, $vB", VecFP,
 140                        [(set VRRC:$vD,
 141                              (int_ppc_altivec_vaddsbs VRRC:$vA, VRRC:$vB))]>;
 142 def VADDSHS : VXForm_1<832, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 143                        "vaddshs $vD, $vA, $vB", VecFP,
 144                        [(set VRRC:$vD,
 145                              (int_ppc_altivec_vaddshs VRRC:$vA, VRRC:$vB))]>;
 146 def VADDSWS : VXForm_1<896, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 147                        "vaddsws $vD, $vA, $vB", VecFP,
 148                        [(set VRRC:$vD,
 149                              (int_ppc_altivec_vaddsws VRRC:$vA, VRRC:$vB))]>;
 150 def VADDUBS : VXForm_1<512, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 151                        "vaddubs $vD, $vA, $vB", VecFP,
 152                        [(set VRRC:$vD,
 153                              (int_ppc_altivec_vaddubs VRRC:$vA, VRRC:$vB))]>;
 154 def VADDUHS : VXForm_1<576, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 155                        "vadduhs $vD, $vA, $vB", VecFP,
 156                        [(set VRRC:$vD,
 157                              (int_ppc_altivec_vadduhs VRRC:$vA, VRRC:$vB))]>;
 158 def VADDUWM : VXForm_1<128, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 159                       "vadduwm $vD, $vA, $vB", VecGeneral,
 160                       [(set VRRC:$vD, (add (v4i32 VRRC:$vA), VRRC:$vB))]>;
 161 def VADDUWS : VXForm_1<640, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 162                        "vadduws $vD, $vA, $vB", VecFP,
 163                        [(set VRRC:$vD,
 164                              (int_ppc_altivec_vadduws VRRC:$vA, VRRC:$vB))]>;
 165 def VAND : VXForm_1<1028, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 166                     "vand $vD, $vA, $vB", VecFP,
 167                     [(set VRRC:$vD, (and (v4i32 VRRC:$vA), VRRC:$vB))]>;
 168 def VANDC : VXForm_1<1092, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 169                      "vandc $vD, $vA, $vB", VecFP,
 170                      [(set VRRC:$vD, (and (v4i32 VRRC:$vA), (vnot VRRC:$vB)))]>;
 171
 172 def VCFSX  : VXForm_1<842, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 173                       "vcfsx $vD, $vB, $UIMM", VecFP,
 174                       [(set VRRC:$vD,
 175                              (int_ppc_altivec_vcfsx VRRC:$vB, imm:$UIMM))]>;
 176 def VCFUX  : VXForm_1<778, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 177                       "vcfux $vD, $vB, $UIMM", VecFP,
 178                       [(set VRRC:$vD,
 179                              (int_ppc_altivec_vcfux VRRC:$vB, imm:$UIMM))]>;
 180 def VCTSXS : VXForm_1<970, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 181                       "vctsxs $vD, $vB, $UIMM", VecFP,
 182                       []>;
 183 def VCTUXS : VXForm_1<906, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 184                       "vctuxs $vD, $vB, $UIMM", VecFP,
 185                       []>;
 186 def VEXPTEFP : VXForm_2<394, (ops VRRC:$vD, VRRC:$vB),
 187                         "vexptefp $vD, $vB", VecFP,
 188                         []>;
 189 def VLOGEFP  : VXForm_2<458, (ops VRRC:$vD, VRRC:$vB),
 190                         "vlogefp $vD, $vB", VecFP,
 191                         []>;
 192 def VMAXFP : VXForm_1<1034, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 193                       "vmaxfp $vD, $vA, $vB", VecFP,
 194                       []>;
 195 def VMINFP : VXForm_1<1098, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 196                       "vminfp $vD, $vA, $vB", VecFP,
 197                       []>;
 198 def VREFP  : VXForm_2<266, (ops VRRC:$vD, VRRC:$vB),
 199                       "vrefp $vD, $vB", VecFP,
 200                       []>;
 201 def VRFIM  : VXForm_2<714, (ops VRRC:$vD, VRRC:$vB),
 202                       "vrfim $vD, $vB", VecFP,
 203                       []>;
 204 def VRFIN  : VXForm_2<522, (ops VRRC:$vD, VRRC:$vB),
 205                       "vrfin $vD, $vB", VecFP,
 206                       []>;
 207 def VRFIP  : VXForm_2<650, (ops VRRC:$vD, VRRC:$vB),
 208                       "vrfip $vD, $vB", VecFP,
 209                       []>;
 210 def VRFIZ  : VXForm_2<586, (ops VRRC:$vD, VRRC:$vB),
 211                       "vrfiz $vD, $vB", VecFP,
 212                       []>;
 213 def VRSQRTEFP : VXForm_2<330, (ops VRRC:$vD, VRRC:$vB),
 214                          "vrsqrtefp $vD, $vB", VecFP,
 215                          [(set VRRC:$vD,(int_ppc_altivec_vrsqrtefp VRRC:$vB))]>;
 216 def VSUBFP : VXForm_1<74, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 217                       "vsubfp $vD, $vA, $vB", VecFP,
 218                       [(set VRRC:$vD, (fsub VRRC:$vA, VRRC:$vB))]>;
 219 def VNOR : VXForm_1<1284, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 220                     "vnor $vD, $vA, $vB", VecFP,
 221                     [(set VRRC:$vD, (vnot (or (v4i32 VRRC:$vA), VRRC:$vB)))]>;
 222 def VOR : VXForm_1<1156, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 223                       "vor $vD, $vA, $vB", VecFP,
 224                       [(set VRRC:$vD, (or (v4i32 VRRC:$vA), VRRC:$vB))]>;
 225 def VXOR : VXForm_1<1220, (ops VRRC:$vD, VRRC:$vA, VRRC:$vB),
 226                       "vxor $vD, $vA, $vB", VecFP,
 227                       [(set VRRC:$vD, (xor (v4i32 VRRC:$vA), VRRC:$vB))]>;
 228
 229 def VSPLTB : VXForm_1<524, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 230                       "vspltb $vD, $vB, $UIMM", VecPerm,
 231                       []>;
 232 def VSPLTH : VXForm_1<588, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 233                       "vsplth $vD, $vB, $UIMM", VecPerm,
 234                       []>;
 235 def VSPLTW : VXForm_1<652, (ops VRRC:$vD, u5imm:$UIMM, VRRC:$vB),
 236                       "vspltw $vD, $vB, $UIMM", VecPerm,
 237                       [(set VRRC:$vD, (vector_shuffle (v4f32 VRRC:$vB), (undef),
 238                                       VSPLT_shuffle_mask:$UIMM))]>;
 239
 240 def VSPLTISB : VXForm_1<780, (ops VRRC:$vD, s5imm:$SIMM),
 241                       "vspltisb $vD, $SIMM", VecPerm,
 242                       [(set VRRC:$vD, (v4f32 vecspltisb:$SIMM))]>;
 243 def VSPLTISH : VXForm_1<844, (ops VRRC:$vD, s5imm:$SIMM),
 244                       "vspltish $vD, $SIMM", VecPerm,
 245                       [(set VRRC:$vD, (v4f32 vecspltish:$SIMM))]>;
 246 def VSPLTISW : VXForm_1<908, (ops VRRC:$vD, s5imm:$SIMM),
 247                       "vspltisw $vD, $SIMM", VecPerm,
 248                       [(set VRRC:$vD, (v4f32 vecspltisw:$SIMM))]>;
 249
 250
 251 // VX-Form Pseudo Instructions
 252
 253 def V_SET0 : VXForm_setzero<1220, (ops VRRC:$vD),
 254                       "vxor $vD, $vD, $vD", VecFP,
 255                       [(set VRRC:$vD, (v4f32 vecimm0))]>;
 256 }
 257
 258 //===----------------------------------------------------------------------===//
 259 // Additional Altivec Patterns
 260 //
 261
 262 // Undef/Zero.
 263 def : Pat<(v16i8 (undef)), (v16i8 (IMPLICIT_DEF_VRRC))>;
 264 def : Pat<(v8i16 (undef)), (v8i16 (IMPLICIT_DEF_VRRC))>;
 265 def : Pat<(v4i32 (undef)), (v4i32 (IMPLICIT_DEF_VRRC))>;
 266 def : Pat<(v16i8 vecimm0), (v16i8 (V_SET0))>;
 267 def : Pat<(v8i16 vecimm0), (v8i16 (V_SET0))>;
 268 def : Pat<(v4i32 vecimm0), (v4i32 (V_SET0))>;
 269
 270 // Loads.
 271 def : Pat<(v16i8 (load xoaddr:$src)), (v16i8 (LVX xoaddr:$src))>;
 272 def : Pat<(v8i16 (load xoaddr:$src)), (v8i16 (LVX xoaddr:$src))>;
 273 def : Pat<(v4i32 (load xoaddr:$src)), (v4i32 (LVX xoaddr:$src))>;
 274
 275 // Stores.
 276 def : Pat<(store (v16i8 VRRC:$rS), xoaddr:$dst),
 277           (STVX (v16i8 VRRC:$rS), xoaddr:$dst)>;
 278 def : Pat<(store (v8i16 VRRC:$rS), xoaddr:$dst),
 279           (STVX (v8i16 VRRC:$rS), xoaddr:$dst)>;
 280 def : Pat<(store (v4i32 VRRC:$rS), xoaddr:$dst),
 281           (STVX (v4i32 VRRC:$rS), xoaddr:$dst)>;
 282
 283 // Bit conversions.
 284 def : Pat<(v16i8 (bitconvert (v8i16 VRRC:$src))), (v16i8 VRRC:$src)>;
 285 def : Pat<(v16i8 (bitconvert (v4i32 VRRC:$src))), (v16i8 VRRC:$src)>;
 286 def : Pat<(v16i8 (bitconvert (v4f32 VRRC:$src))), (v16i8 VRRC:$src)>;
 287
 288 def : Pat<(v8i16 (bitconvert (v16i8 VRRC:$src))), (v8i16 VRRC:$src)>;
 289 def : Pat<(v8i16 (bitconvert (v4i32 VRRC:$src))), (v8i16 VRRC:$src)>;
 290 def : Pat<(v8i16 (bitconvert (v4f32 VRRC:$src))), (v8i16 VRRC:$src)>;
 291
 292 def : Pat<(v4i32 (bitconvert (v16i8 VRRC:$src))), (v4i32 VRRC:$src)>;
 293 def : Pat<(v4i32 (bitconvert (v8i16 VRRC:$src))), (v4i32 VRRC:$src)>;
 294 def : Pat<(v4i32 (bitconvert (v4f32 VRRC:$src))), (v4i32 VRRC:$src)>;
 295
 296 def : Pat<(v4f32 (bitconvert (v16i8 VRRC:$src))), (v4f32 VRRC:$src)>;
 297 def : Pat<(v4f32 (bitconvert (v8i16 VRRC:$src))), (v4f32 VRRC:$src)>;
 298 def : Pat<(v4f32 (bitconvert (v4i32 VRRC:$src))), (v4f32 VRRC:$src)>;
 299
 300 // Immediate vector formation with vsplti*.
 301 def : Pat<(v16i8 vecspltisb:$invec), (v16i8 (VSPLTISB vecspltisb:$invec))>;
 302 def : Pat<(v16i8 vecspltish:$invec), (v16i8 (VSPLTISH vecspltish:$invec))>;
 303 def : Pat<(v16i8 vecspltisw:$invec), (v16i8 (VSPLTISW vecspltisw:$invec))>;
 304
 305 def : Pat<(v8i16 vecspltisb:$invec), (v8i16 (VSPLTISB vecspltisb:$invec))>;
 306 def : Pat<(v8i16 vecspltish:$invec), (v8i16 (VSPLTISH vecspltish:$invec))>;
 307 def : Pat<(v8i16 vecspltisw:$invec), (v8i16 (VSPLTISW vecspltisw:$invec))>;
 308
 309 def : Pat<(v4i32 vecspltisb:$invec), (v4i32 (VSPLTISB vecspltisb:$invec))>;
 310 def : Pat<(v4i32 vecspltish:$invec), (v4i32 (VSPLTISH vecspltish:$invec))>;
 311 def : Pat<(v4i32 vecspltisw:$invec), (v4i32 (VSPLTISW vecspltisw:$invec))>;
 312
 313 // Logical Operations
 314 def : Pat<(v16i8 (and VRRC:$A, VRRC:$B)), (v16i8 (VAND VRRC:$A, VRRC:$B))>;
 315 def : Pat<(v8i16 (and VRRC:$A, VRRC:$B)), (v8i16 (VAND VRRC:$A, VRRC:$B))>;
 316 def : Pat<(v16i8 (or  VRRC:$A, VRRC:$B)), (v16i8 (VOR  VRRC:$A, VRRC:$B))>;
 317 def : Pat<(v8i16 (or  VRRC:$A, VRRC:$B)), (v8i16 (VOR  VRRC:$A, VRRC:$B))>;
 318 def : Pat<(v16i8 (xor VRRC:$A, VRRC:$B)), (v16i8 (VXOR VRRC:$A, VRRC:$B))>;
 319 def : Pat<(v8i16 (xor VRRC:$A, VRRC:$B)), (v8i16 (VXOR VRRC:$A, VRRC:$B))>;
 320 def : Pat<(v16i8 (vnot (or VRRC:$A, VRRC:$B))),(v16i8 (VNOR VRRC:$A, VRRC:$B))>;
 321 def : Pat<(v8i16 (vnot (or VRRC:$A, VRRC:$B))),(v8i16 (VNOR VRRC:$A, VRRC:$B))>;
 322 def : Pat<(v16i8 (and VRRC:$A, (vnot VRRC:$B))),
 323           (v16i8 (VANDC VRRC:$A, VRRC:$B))>;
 324 def : Pat<(v8i16 (and VRRC:$A, (vnot VRRC:$B))),
 325           (v8i16 (VANDC VRRC:$A, VRRC:$B))>;
 326
 327 def : Pat<(fmul VRRC:$vA, VRRC:$vB),
 328           (VMADDFP VRRC:$vA, VRRC:$vB, (V_SET0))>;
 329
 330 // Fused multiply add and multiply sub for packed float.  These are represented
 331 // separately from the real instructions above, for operations that must have
 332 // the additional precision, such as Newton-Rhapson (used by divide, sqrt)
 333 def : Pat<(PPCvmaddfp VRRC:$A, VRRC:$B, VRRC:$C),
 334           (VMADDFP VRRC:$A, VRRC:$B, VRRC:$C)>;
 335 def : Pat<(PPCvnmsubfp VRRC:$A, VRRC:$B, VRRC:$C),
 336           (VNMSUBFP VRRC:$A, VRRC:$B, VRRC:$C)>;
 337
 338 def : Pat<(int_ppc_altivec_vmaddfp VRRC:$A, VRRC:$B, VRRC:$C),
 339           (VMADDFP VRRC:$A, VRRC:$B, VRRC:$C)>;
 340 def : Pat<(int_ppc_altivec_vnmsubfp VRRC:$A, VRRC:$B, VRRC:$C),
 341           (VNMSUBFP VRRC:$A, VRRC:$B, VRRC:$C)>;
 342
 343 def : Pat<(vector_shuffle (v4i32 VRRC:$vB), (undef), VSPLT_shuffle_mask:$UIMM),
 344           (v4i32 (VSPLTW VSPLT_shuffle_mask:$UIMM, VRRC:$vB))>;
 345
 346 def : Pat<(PPCvperm (v4i32 VRRC:$vA), VRRC:$vB, VRRC:$vC),
 347           (v4i32 (VPERM VRRC:$vA, VRRC:$vB, VRRC:$vC))>;
 348
 349 def : Pat<(v4i32 (PPClve_x xoaddr:$src)),
 350           (v4i32 (LVEWX xoaddr:$src))>;
 351
 352