lib/Target/PowerPC/PPCInstrAltivec.td

   1 //===-- PPCInstrAltivec.td - The PowerPC Altivec Extension -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Altivec extension to the PowerPC instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Altivec transformation functions and pattern fragments.
  16 //
  17
  18 // Since we canonicalize buildvectors to v16i8, all vnots "-1" operands will be
  19 // of that type.
  20 def vnot_ppc : PatFrag<(ops node:$in),
  21                        (xor node:$in, (bitconvert (v16i8 immAllOnesV)))>;
  22
  23 def vpkuhum_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  24                               (vector_shuffle node:$lhs, node:$rhs), [{
  25   return PPC::isVPKUHUMShuffleMask(cast<ShuffleVectorSDNode>(N), false);
  26 }]>;
  27 def vpkuwum_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  28                               (vector_shuffle node:$lhs, node:$rhs), [{
  29   return PPC::isVPKUWUMShuffleMask(cast<ShuffleVectorSDNode>(N), false);
  30 }]>;
  31 def vpkuhum_unary_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  32                                     (vector_shuffle node:$lhs, node:$rhs), [{
  33   return PPC::isVPKUHUMShuffleMask(cast<ShuffleVectorSDNode>(N), true);
  34 }]>;
  35 def vpkuwum_unary_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  36                                     (vector_shuffle node:$lhs, node:$rhs), [{
  37   return PPC::isVPKUWUMShuffleMask(cast<ShuffleVectorSDNode>(N), true);
  38 }]>;
  39
  40
  41 def vmrglb_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  42                              (vector_shuffle (v16i8 node:$lhs), node:$rhs), [{
  43   return PPC::isVMRGLShuffleMask(cast<ShuffleVectorSDNode>(N), 1, false);
  44 }]>;
  45 def vmrglh_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  46                              (vector_shuffle (v16i8 node:$lhs), node:$rhs), [{
  47   return PPC::isVMRGLShuffleMask(cast<ShuffleVectorSDNode>(N), 2, false);
  48 }]>;
  49 def vmrglw_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  50                              (vector_shuffle (v16i8 node:$lhs), node:$rhs), [{
  51   return PPC::isVMRGLShuffleMask(cast<ShuffleVectorSDNode>(N), 4, false);
  52 }]>;
  53 def vmrghb_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  54                              (vector_shuffle (v16i8 node:$lhs), node:$rhs), [{
  55   return PPC::isVMRGHShuffleMask(cast<ShuffleVectorSDNode>(N), 1, false);
  56 }]>;
  57 def vmrghh_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  58                              (vector_shuffle (v16i8 node:$lhs), node:$rhs), [{
  59   return PPC::isVMRGHShuffleMask(cast<ShuffleVectorSDNode>(N), 2, false);
  60 }]>;
  61 def vmrghw_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  62                              (vector_shuffle (v16i8 node:$lhs), node:$rhs), [{
  63   return PPC::isVMRGHShuffleMask(cast<ShuffleVectorSDNode>(N), 4, false);
  64 }]>;
  65
  66
  67 def vmrglb_unary_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  68                                (vector_shuffle (v16i8 node:$lhs), node:$rhs), [{
  69   return PPC::isVMRGLShuffleMask(cast<ShuffleVectorSDNode>(N), 1, true);
  70 }]>;
  71 def vmrglh_unary_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  72                                    (vector_shuffle node:$lhs, node:$rhs), [{
  73   return PPC::isVMRGLShuffleMask(cast<ShuffleVectorSDNode>(N), 2, true);
  74 }]>;
  75 def vmrglw_unary_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  76                                    (vector_shuffle node:$lhs, node:$rhs), [{
  77   return PPC::isVMRGLShuffleMask(cast<ShuffleVectorSDNode>(N), 4, true);
  78 }]>;
  79 def vmrghb_unary_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  80                                    (vector_shuffle node:$lhs, node:$rhs), [{
  81   return PPC::isVMRGHShuffleMask(cast<ShuffleVectorSDNode>(N), 1, true);
  82 }]>;
  83 def vmrghh_unary_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  84                                    (vector_shuffle node:$lhs, node:$rhs), [{
  85   return PPC::isVMRGHShuffleMask(cast<ShuffleVectorSDNode>(N), 2, true);
  86 }]>;
  87 def vmrghw_unary_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  88                                    (vector_shuffle node:$lhs, node:$rhs), [{
  89   return PPC::isVMRGHShuffleMask(cast<ShuffleVectorSDNode>(N), 4, true);
  90 }]>;
  91
  92
  93 def VSLDOI_get_imm : SDNodeXForm<vector_shuffle, [{
  94   return getI32Imm(PPC::isVSLDOIShuffleMask(N, false));
  95 }]>;
  96 def vsldoi_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
  97                              (vector_shuffle node:$lhs, node:$rhs), [{
  98   return PPC::isVSLDOIShuffleMask(N, false) != -1;
  99 }], VSLDOI_get_imm>;
 100
 101
 102 /// VSLDOI_unary* - These are used to match vsldoi(X,X), which is turned into
 103 /// vector_shuffle(X,undef,mask) by the dag combiner.
 104 def VSLDOI_unary_get_imm : SDNodeXForm<vector_shuffle, [{
 105   return getI32Imm(PPC::isVSLDOIShuffleMask(N, true));
 106 }]>;
 107 def vsldoi_unary_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
 108                                    (vector_shuffle node:$lhs, node:$rhs), [{
 109   return PPC::isVSLDOIShuffleMask(N, true) != -1;
 110 }], VSLDOI_unary_get_imm>;
 111
 112
 113 // VSPLT*_get_imm xform function: convert vector_shuffle mask to VSPLT* imm.
 114 def VSPLTB_get_imm : SDNodeXForm<vector_shuffle, [{
 115   return getI32Imm(PPC::getVSPLTImmediate(N, 1));
 116 }]>;
 117 def vspltb_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
 118                              (vector_shuffle node:$lhs, node:$rhs), [{
 119   return PPC::isSplatShuffleMask(cast<ShuffleVectorSDNode>(N), 1);
 120 }], VSPLTB_get_imm>;
 121 def VSPLTH_get_imm : SDNodeXForm<vector_shuffle, [{
 122   return getI32Imm(PPC::getVSPLTImmediate(N, 2));
 123 }]>;
 124 def vsplth_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
 125                              (vector_shuffle node:$lhs, node:$rhs), [{
 126   return PPC::isSplatShuffleMask(cast<ShuffleVectorSDNode>(N), 2);
 127 }], VSPLTH_get_imm>;
 128 def VSPLTW_get_imm : SDNodeXForm<vector_shuffle, [{
 129   return getI32Imm(PPC::getVSPLTImmediate(N, 4));
 130 }]>;
 131 def vspltw_shuffle : PatFrag<(ops node:$lhs, node:$rhs),
 132                              (vector_shuffle node:$lhs, node:$rhs), [{
 133   return PPC::isSplatShuffleMask(cast<ShuffleVectorSDNode>(N), 4);
 134 }], VSPLTW_get_imm>;
 135
 136
 137 // VSPLTISB_get_imm xform function: convert build_vector to VSPLTISB imm.
 138 def VSPLTISB_get_imm : SDNodeXForm<build_vector, [{
 139   return PPC::get_VSPLTI_elt(N, 1, *CurDAG);
 140 }]>;
 141 def vecspltisb : PatLeaf<(build_vector), [{
 142   return PPC::get_VSPLTI_elt(N, 1, *CurDAG).getNode() != 0;
 143 }], VSPLTISB_get_imm>;
 144
 145 // VSPLTISH_get_imm xform function: convert build_vector to VSPLTISH imm.
 146 def VSPLTISH_get_imm : SDNodeXForm<build_vector, [{
 147   return PPC::get_VSPLTI_elt(N, 2, *CurDAG);
 148 }]>;
 149 def vecspltish : PatLeaf<(build_vector), [{
 150   return PPC::get_VSPLTI_elt(N, 2, *CurDAG).getNode() != 0;
 151 }], VSPLTISH_get_imm>;
 152
 153 // VSPLTISW_get_imm xform function: convert build_vector to VSPLTISW imm.
 154 def VSPLTISW_get_imm : SDNodeXForm<build_vector, [{
 155   return PPC::get_VSPLTI_elt(N, 4, *CurDAG);
 156 }]>;
 157 def vecspltisw : PatLeaf<(build_vector), [{
 158   return PPC::get_VSPLTI_elt(N, 4, *CurDAG).getNode() != 0;
 159 }], VSPLTISW_get_imm>;
 160
 161 //===----------------------------------------------------------------------===//
 162 // Helpers for defining instructions that directly correspond to intrinsics.
 163
 164 // VA1a_Int - A VAForm_1a intrinsic definition.
 165 class VA1a_Int<bits<6> xo, string opc, Intrinsic IntID>
 166   : VAForm_1a<xo, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB, VRRC:$vC),
 167               !strconcat(opc, " $vD, $vA, $vB, $vC"), VecFP,
 168                        [(set VRRC:$vD, (IntID VRRC:$vA, VRRC:$vB, VRRC:$vC))]>;
 169
 170 // VX1_Int - A VXForm_1 intrinsic definition.
 171 class VX1_Int<bits<11> xo, string opc, Intrinsic IntID>
 172   : VXForm_1<xo, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 173              !strconcat(opc, " $vD, $vA, $vB"), VecFP,
 174              [(set VRRC:$vD, (IntID VRRC:$vA, VRRC:$vB))]>;
 175
 176 // VX2_Int - A VXForm_2 intrinsic definition.
 177 class VX2_Int<bits<11> xo, string opc, Intrinsic IntID>
 178   : VXForm_2<xo, (outs VRRC:$vD), (ins VRRC:$vB),
 179              !strconcat(opc, " $vD, $vB"), VecFP,
 180              [(set VRRC:$vD, (IntID VRRC:$vB))]>;
 181
 182 //===----------------------------------------------------------------------===//
 183 // Instruction Definitions.
 184
 185 def HasAltivec : Predicate<"PPCSubTarget.hasAltivec()">;
 186 let Predicates = [HasAltivec] in {
 187
 188 let isCodeGenOnly = 1 in {
 189 def DSS      : DSS_Form<822, (outs),
 190                         (ins u5imm:$ZERO0, u5imm:$STRM,u5imm:$ZERO1,u5imm:$ZERO2),
 191                         "dss $STRM", LdStLoad /*FIXME*/, []>;
 192 def DSSALL   : DSS_Form<822, (outs),
 193                         (ins u5imm:$ONE, u5imm:$ZERO0,u5imm:$ZERO1,u5imm:$ZERO2),
 194                         "dssall", LdStLoad /*FIXME*/, []>;
 195 def DST      : DSS_Form<342, (outs),
 196                         (ins u5imm:$ZERO, u5imm:$STRM, GPRC:$rA, GPRC:$rB),
 197                         "dst $rA, $rB, $STRM", LdStLoad /*FIXME*/, []>;
 198 def DSTT     : DSS_Form<342, (outs),
 199                         (ins u5imm:$ONE, u5imm:$STRM, GPRC:$rA, GPRC:$rB),
 200                         "dstt $rA, $rB, $STRM", LdStLoad /*FIXME*/, []>;
 201 def DSTST    : DSS_Form<374, (outs),
 202                         (ins u5imm:$ZERO, u5imm:$STRM, GPRC:$rA, GPRC:$rB),
 203                         "dstst $rA, $rB, $STRM", LdStLoad /*FIXME*/, []>;
 204 def DSTSTT   : DSS_Form<374, (outs),
 205                         (ins u5imm:$ONE, u5imm:$STRM, GPRC:$rA, GPRC:$rB),
 206                         "dststt $rA, $rB, $STRM", LdStLoad /*FIXME*/, []>;
 207
 208 def DST64    : DSS_Form<342, (outs),
 209                         (ins u5imm:$ZERO, u5imm:$STRM, G8RC:$rA, GPRC:$rB),
 210                         "dst $rA, $rB, $STRM", LdStLoad /*FIXME*/, []>;
 211 def DSTT64   : DSS_Form<342, (outs),
 212                         (ins u5imm:$ONE, u5imm:$STRM, G8RC:$rA, GPRC:$rB),
 213                         "dstt $rA, $rB, $STRM", LdStLoad /*FIXME*/, []>;
 214 def DSTST64  : DSS_Form<374, (outs),
 215                         (ins u5imm:$ZERO, u5imm:$STRM, G8RC:$rA, GPRC:$rB),
 216                         "dstst $rA, $rB, $STRM", LdStLoad /*FIXME*/, []>;
 217 def DSTSTT64 : DSS_Form<374, (outs),
 218                         (ins u5imm:$ONE, u5imm:$STRM, G8RC:$rA, GPRC:$rB),
 219                         "dststt $rA, $rB, $STRM", LdStLoad /*FIXME*/, []>;
 220 }
 221
 222 def MFVSCR : VXForm_4<1540, (outs VRRC:$vD), (ins),
 223                       "mfvscr $vD", LdStStore,
 224                       [(set VRRC:$vD, (int_ppc_altivec_mfvscr))]>;
 225 def MTVSCR : VXForm_5<1604, (outs), (ins VRRC:$vB),
 226                       "mtvscr $vB", LdStLoad,
 227                       [(int_ppc_altivec_mtvscr VRRC:$vB)]>;
 228
 229 let canFoldAsLoad = 1, PPC970_Unit = 2 in {  // Loads.
 230 def LVEBX: XForm_1<31,   7, (outs VRRC:$vD), (ins memrr:$src),
 231                    "lvebx $vD, $src", LdStLoad,
 232                    [(set VRRC:$vD, (int_ppc_altivec_lvebx xoaddr:$src))]>;
 233 def LVEHX: XForm_1<31,  39, (outs VRRC:$vD), (ins memrr:$src),
 234                    "lvehx $vD, $src", LdStLoad,
 235                    [(set VRRC:$vD, (int_ppc_altivec_lvehx xoaddr:$src))]>;
 236 def LVEWX: XForm_1<31,  71, (outs VRRC:$vD), (ins memrr:$src),
 237                    "lvewx $vD, $src", LdStLoad,
 238                    [(set VRRC:$vD, (int_ppc_altivec_lvewx xoaddr:$src))]>;
 239 def LVX  : XForm_1<31, 103, (outs VRRC:$vD), (ins memrr:$src),
 240                    "lvx $vD, $src", LdStLoad,
 241                    [(set VRRC:$vD, (int_ppc_altivec_lvx xoaddr:$src))]>;
 242 def LVXL : XForm_1<31, 359, (outs VRRC:$vD), (ins memrr:$src),
 243                    "lvxl $vD, $src", LdStLoad,
 244                    [(set VRRC:$vD, (int_ppc_altivec_lvxl xoaddr:$src))]>;
 245 }
 246
 247 def LVSL : XForm_1<31,   6, (outs VRRC:$vD), (ins memrr:$src),
 248                    "lvsl $vD, $src", LdStLoad,
 249                    [(set VRRC:$vD, (int_ppc_altivec_lvsl xoaddr:$src))]>,
 250                    PPC970_Unit_LSU;
 251 def LVSR : XForm_1<31,  38, (outs VRRC:$vD), (ins memrr:$src),
 252                    "lvsr $vD, $src", LdStLoad,
 253                    [(set VRRC:$vD, (int_ppc_altivec_lvsr xoaddr:$src))]>,
 254                    PPC970_Unit_LSU;
 255
 256 let PPC970_Unit = 2 in {   // Stores.
 257 def STVEBX: XForm_8<31, 135, (outs), (ins VRRC:$rS, memrr:$dst),
 258                    "stvebx $rS, $dst", LdStStore,
 259                    [(int_ppc_altivec_stvebx VRRC:$rS, xoaddr:$dst)]>;
 260 def STVEHX: XForm_8<31, 167, (outs), (ins VRRC:$rS, memrr:$dst),
 261                    "stvehx $rS, $dst", LdStStore,
 262                    [(int_ppc_altivec_stvehx VRRC:$rS, xoaddr:$dst)]>;
 263 def STVEWX: XForm_8<31, 199, (outs), (ins VRRC:$rS, memrr:$dst),
 264                    "stvewx $rS, $dst", LdStStore,
 265                    [(int_ppc_altivec_stvewx VRRC:$rS, xoaddr:$dst)]>;
 266 def STVX  : XForm_8<31, 231, (outs), (ins VRRC:$rS, memrr:$dst),
 267                    "stvx $rS, $dst", LdStStore,
 268                    [(int_ppc_altivec_stvx VRRC:$rS, xoaddr:$dst)]>;
 269 def STVXL : XForm_8<31, 487, (outs), (ins VRRC:$rS, memrr:$dst),
 270                    "stvxl $rS, $dst", LdStStore,
 271                    [(int_ppc_altivec_stvxl VRRC:$rS, xoaddr:$dst)]>;
 272 }
 273
 274 let PPC970_Unit = 5 in {  // VALU Operations.
 275 // VA-Form instructions.  3-input AltiVec ops.
 276 def VMADDFP : VAForm_1<46, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vC, VRRC:$vB),
 277                        "vmaddfp $vD, $vA, $vC, $vB", VecFP,
 278                        [(set VRRC:$vD, (fma VRRC:$vA, VRRC:$vC, VRRC:$vB))]>;
 279 def VNMSUBFP: VAForm_1<47, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vC, VRRC:$vB),
 280                        "vnmsubfp $vD, $vA, $vC, $vB", VecFP,
 281                        [(set VRRC:$vD, (fneg (fma VRRC:$vA, VRRC:$vC,
 282                                                   (fneg VRRC:$vB))))]>;
 283
 284 def VMHADDSHS  : VA1a_Int<32, "vmhaddshs",  int_ppc_altivec_vmhaddshs>;
 285 def VMHRADDSHS : VA1a_Int<33, "vmhraddshs", int_ppc_altivec_vmhraddshs>;
 286 def VMLADDUHM  : VA1a_Int<34, "vmladduhm",  int_ppc_altivec_vmladduhm>;
 287 def VPERM      : VA1a_Int<43, "vperm",      int_ppc_altivec_vperm>;
 288 def VSEL       : VA1a_Int<42, "vsel",       int_ppc_altivec_vsel>;
 289
 290 // Shuffles.
 291 def VSLDOI  : VAForm_2<44, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB, u5imm:$SH),
 292                        "vsldoi $vD, $vA, $vB, $SH", VecFP,
 293                        [(set VRRC:$vD,
 294                          (vsldoi_shuffle:$SH (v16i8 VRRC:$vA), VRRC:$vB))]>;
 295
 296 // VX-Form instructions.  AltiVec arithmetic ops.
 297 def VADDFP : VXForm_1<10, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 298                       "vaddfp $vD, $vA, $vB", VecFP,
 299                       [(set VRRC:$vD, (fadd VRRC:$vA, VRRC:$vB))]>;
 300
 301 def VADDUBM : VXForm_1<0, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 302                       "vaddubm $vD, $vA, $vB", VecGeneral,
 303                       [(set VRRC:$vD, (add (v16i8 VRRC:$vA), VRRC:$vB))]>;
 304 def VADDUHM : VXForm_1<64, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 305                       "vadduhm $vD, $vA, $vB", VecGeneral,
 306                       [(set VRRC:$vD, (add (v8i16 VRRC:$vA), VRRC:$vB))]>;
 307 def VADDUWM : VXForm_1<128, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 308                       "vadduwm $vD, $vA, $vB", VecGeneral,
 309                       [(set VRRC:$vD, (add (v4i32 VRRC:$vA), VRRC:$vB))]>;
 310
 311 def VADDCUW : VX1_Int<384, "vaddcuw", int_ppc_altivec_vaddcuw>;
 312 def VADDSBS : VX1_Int<768, "vaddsbs", int_ppc_altivec_vaddsbs>;
 313 def VADDSHS : VX1_Int<832, "vaddshs", int_ppc_altivec_vaddshs>;
 314 def VADDSWS : VX1_Int<896, "vaddsws", int_ppc_altivec_vaddsws>;
 315 def VADDUBS : VX1_Int<512, "vaddubs", int_ppc_altivec_vaddubs>;
 316 def VADDUHS : VX1_Int<576, "vadduhs", int_ppc_altivec_vadduhs>;
 317 def VADDUWS : VX1_Int<640, "vadduws", int_ppc_altivec_vadduws>;
 318
 319
 320 def VAND : VXForm_1<1028, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 321                     "vand $vD, $vA, $vB", VecFP,
 322                     [(set VRRC:$vD, (and (v4i32 VRRC:$vA), VRRC:$vB))]>;
 323 def VANDC : VXForm_1<1092, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 324                      "vandc $vD, $vA, $vB", VecFP,
 325                      [(set VRRC:$vD, (and (v4i32 VRRC:$vA),
 326                                           (vnot_ppc VRRC:$vB)))]>;
 327
 328 def VCFSX  : VXForm_1<842, (outs VRRC:$vD), (ins u5imm:$UIMM, VRRC:$vB),
 329                       "vcfsx $vD, $vB, $UIMM", VecFP,
 330                       [(set VRRC:$vD,
 331                              (int_ppc_altivec_vcfsx VRRC:$vB, imm:$UIMM))]>;
 332 def VCFUX  : VXForm_1<778, (outs VRRC:$vD), (ins u5imm:$UIMM, VRRC:$vB),
 333                       "vcfux $vD, $vB, $UIMM", VecFP,
 334                       [(set VRRC:$vD,
 335                              (int_ppc_altivec_vcfux VRRC:$vB, imm:$UIMM))]>;
 336 def VCTSXS : VXForm_1<970, (outs VRRC:$vD), (ins u5imm:$UIMM, VRRC:$vB),
 337                       "vctsxs $vD, $vB, $UIMM", VecFP,
 338                       [(set VRRC:$vD,
 339                              (int_ppc_altivec_vctsxs VRRC:$vB, imm:$UIMM))]>;
 340 def VCTUXS : VXForm_1<906, (outs VRRC:$vD), (ins u5imm:$UIMM, VRRC:$vB),
 341                       "vctuxs $vD, $vB, $UIMM", VecFP,
 342                       [(set VRRC:$vD,
 343                              (int_ppc_altivec_vctuxs VRRC:$vB, imm:$UIMM))]>;
 344
 345 // Defines with the UIM field set to 0 for floating-point
 346 // to integer (fp_to_sint/fp_to_uint) conversions and integer
 347 // to floating-point (sint_to_fp/uint_to_fp) conversions.
 348 let VA = 0 in {
 349 def VCFSX_0 : VXForm_1<842, (outs VRRC:$vD), (ins VRRC:$vB),
 350                        "vcfsx $vD, $vB, 0", VecFP,
 351                        [(set VRRC:$vD,
 352                              (int_ppc_altivec_vcfsx VRRC:$vB, 0))]>;
 353 def VCTUXS_0 : VXForm_1<906, (outs VRRC:$vD), (ins VRRC:$vB),
 354                         "vctuxs $vD, $vB, 0", VecFP,
 355                         [(set VRRC:$vD,
 356                                (int_ppc_altivec_vctuxs VRRC:$vB, 0))]>;
 357 def VCFUX_0 : VXForm_1<778, (outs VRRC:$vD), (ins VRRC:$vB),
 358                        "vcfux $vD, $vB, 0", VecFP,
 359                        [(set VRRC:$vD,
 360                                (int_ppc_altivec_vcfux VRRC:$vB, 0))]>;
 361 def VCTSXS_0 : VXForm_1<970, (outs VRRC:$vD), (ins VRRC:$vB),
 362                       "vctsxs $vD, $vB, 0", VecFP,
 363                       [(set VRRC:$vD,
 364                              (int_ppc_altivec_vctsxs VRRC:$vB, 0))]>;
 365 }
 366 def VEXPTEFP : VX2_Int<394, "vexptefp", int_ppc_altivec_vexptefp>;
 367 def VLOGEFP  : VX2_Int<458, "vlogefp",  int_ppc_altivec_vlogefp>;
 368
 369 def VAVGSB : VX1_Int<1282, "vavgsb", int_ppc_altivec_vavgsb>;
 370 def VAVGSH : VX1_Int<1346, "vavgsh", int_ppc_altivec_vavgsh>;
 371 def VAVGSW : VX1_Int<1410, "vavgsw", int_ppc_altivec_vavgsw>;
 372 def VAVGUB : VX1_Int<1026, "vavgub", int_ppc_altivec_vavgub>;
 373 def VAVGUH : VX1_Int<1090, "vavguh", int_ppc_altivec_vavguh>;
 374 def VAVGUW : VX1_Int<1154, "vavguw", int_ppc_altivec_vavguw>;
 375
 376 def VMAXFP : VX1_Int<1034, "vmaxfp", int_ppc_altivec_vmaxfp>;
 377 def VMAXSB : VX1_Int< 258, "vmaxsb", int_ppc_altivec_vmaxsb>;
 378 def VMAXSH : VX1_Int< 322, "vmaxsh", int_ppc_altivec_vmaxsh>;
 379 def VMAXSW : VX1_Int< 386, "vmaxsw", int_ppc_altivec_vmaxsw>;
 380 def VMAXUB : VX1_Int<   2, "vmaxub", int_ppc_altivec_vmaxub>;
 381 def VMAXUH : VX1_Int<  66, "vmaxuh", int_ppc_altivec_vmaxuh>;
 382 def VMAXUW : VX1_Int< 130, "vmaxuw", int_ppc_altivec_vmaxuw>;
 383 def VMINFP : VX1_Int<1098, "vminfp", int_ppc_altivec_vminfp>;
 384 def VMINSB : VX1_Int< 770, "vminsb", int_ppc_altivec_vminsb>;
 385 def VMINSH : VX1_Int< 834, "vminsh", int_ppc_altivec_vminsh>;
 386 def VMINSW : VX1_Int< 898, "vminsw", int_ppc_altivec_vminsw>;
 387 def VMINUB : VX1_Int< 514, "vminub", int_ppc_altivec_vminub>;
 388 def VMINUH : VX1_Int< 578, "vminuh", int_ppc_altivec_vminuh>;
 389 def VMINUW : VX1_Int< 642, "vminuw", int_ppc_altivec_vminuw>;
 390
 391 def VMRGHB : VXForm_1< 12, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 392                       "vmrghb $vD, $vA, $vB", VecFP,
 393                       [(set VRRC:$vD, (vmrghb_shuffle VRRC:$vA, VRRC:$vB))]>;
 394 def VMRGHH : VXForm_1< 76, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 395                       "vmrghh $vD, $vA, $vB", VecFP,
 396                       [(set VRRC:$vD, (vmrghh_shuffle VRRC:$vA, VRRC:$vB))]>;
 397 def VMRGHW : VXForm_1<140, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 398                       "vmrghw $vD, $vA, $vB", VecFP,
 399                       [(set VRRC:$vD, (vmrghw_shuffle VRRC:$vA, VRRC:$vB))]>;
 400 def VMRGLB : VXForm_1<268, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 401                       "vmrglb $vD, $vA, $vB", VecFP,
 402                       [(set VRRC:$vD, (vmrglb_shuffle VRRC:$vA, VRRC:$vB))]>;
 403 def VMRGLH : VXForm_1<332, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 404                       "vmrglh $vD, $vA, $vB", VecFP,
 405                       [(set VRRC:$vD, (vmrglh_shuffle VRRC:$vA, VRRC:$vB))]>;
 406 def VMRGLW : VXForm_1<396, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 407                       "vmrglw $vD, $vA, $vB", VecFP,
 408                       [(set VRRC:$vD, (vmrglw_shuffle VRRC:$vA, VRRC:$vB))]>;
 409
 410 def VMSUMMBM : VA1a_Int<37, "vmsummbm", int_ppc_altivec_vmsummbm>;
 411 def VMSUMSHM : VA1a_Int<40, "vmsumshm", int_ppc_altivec_vmsumshm>;
 412 def VMSUMSHS : VA1a_Int<41, "vmsumshs", int_ppc_altivec_vmsumshs>;
 413 def VMSUMUBM : VA1a_Int<36, "vmsumubm", int_ppc_altivec_vmsumubm>;
 414 def VMSUMUHM : VA1a_Int<38, "vmsumuhm", int_ppc_altivec_vmsumuhm>;
 415 def VMSUMUHS : VA1a_Int<39, "vmsumuhs", int_ppc_altivec_vmsumuhs>;
 416
 417 def VMULESB : VX1_Int<776, "vmulesb", int_ppc_altivec_vmulesb>;
 418 def VMULESH : VX1_Int<840, "vmulesh", int_ppc_altivec_vmulesh>;
 419 def VMULEUB : VX1_Int<520, "vmuleub", int_ppc_altivec_vmuleub>;
 420 def VMULEUH : VX1_Int<584, "vmuleuh", int_ppc_altivec_vmuleuh>;
 421 def VMULOSB : VX1_Int<264, "vmulosb", int_ppc_altivec_vmulosb>;
 422 def VMULOSH : VX1_Int<328, "vmulosh", int_ppc_altivec_vmulosh>;
 423 def VMULOUB : VX1_Int<  8, "vmuloub", int_ppc_altivec_vmuloub>;
 424 def VMULOUH : VX1_Int< 72, "vmulouh", int_ppc_altivec_vmulouh>;
 425
 426 def VREFP     : VX2_Int<266, "vrefp",     int_ppc_altivec_vrefp>;
 427 def VRFIM     : VX2_Int<714, "vrfim",     int_ppc_altivec_vrfim>;
 428 def VRFIN     : VX2_Int<522, "vrfin",     int_ppc_altivec_vrfin>;
 429 def VRFIP     : VX2_Int<650, "vrfip",     int_ppc_altivec_vrfip>;
 430 def VRFIZ     : VX2_Int<586, "vrfiz",     int_ppc_altivec_vrfiz>;
 431 def VRSQRTEFP : VX2_Int<330, "vrsqrtefp", int_ppc_altivec_vrsqrtefp>;
 432
 433 def VSUBCUW : VX1_Int<74, "vsubcuw", int_ppc_altivec_vsubcuw>;
 434
 435 def VSUBFP  : VXForm_1<74, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 436                       "vsubfp $vD, $vA, $vB", VecGeneral,
 437                       [(set VRRC:$vD, (fsub VRRC:$vA, VRRC:$vB))]>;
 438 def VSUBUBM : VXForm_1<1024, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 439                       "vsububm $vD, $vA, $vB", VecGeneral,
 440                       [(set VRRC:$vD, (sub (v16i8 VRRC:$vA), VRRC:$vB))]>;
 441 def VSUBUHM : VXForm_1<1088, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 442                       "vsubuhm $vD, $vA, $vB", VecGeneral,
 443                       [(set VRRC:$vD, (sub (v8i16 VRRC:$vA), VRRC:$vB))]>;
 444 def VSUBUWM : VXForm_1<1152, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 445                       "vsubuwm $vD, $vA, $vB", VecGeneral,
 446                       [(set VRRC:$vD, (sub (v4i32 VRRC:$vA), VRRC:$vB))]>;
 447
 448 def VSUBSBS : VX1_Int<1792, "vsubsbs" , int_ppc_altivec_vsubsbs>;
 449 def VSUBSHS : VX1_Int<1856, "vsubshs" , int_ppc_altivec_vsubshs>;
 450 def VSUBSWS : VX1_Int<1920, "vsubsws" , int_ppc_altivec_vsubsws>;
 451 def VSUBUBS : VX1_Int<1536, "vsububs" , int_ppc_altivec_vsububs>;
 452 def VSUBUHS : VX1_Int<1600, "vsubuhs" , int_ppc_altivec_vsubuhs>;
 453 def VSUBUWS : VX1_Int<1664, "vsubuws" , int_ppc_altivec_vsubuws>;
 454 def VSUMSWS : VX1_Int<1928, "vsumsws" , int_ppc_altivec_vsumsws>;
 455 def VSUM2SWS: VX1_Int<1672, "vsum2sws", int_ppc_altivec_vsum2sws>;
 456 def VSUM4SBS: VX1_Int<1672, "vsum4sbs", int_ppc_altivec_vsum4sbs>;
 457 def VSUM4SHS: VX1_Int<1608, "vsum4shs", int_ppc_altivec_vsum4shs>;
 458 def VSUM4UBS: VX1_Int<1544, "vsum4ubs", int_ppc_altivec_vsum4ubs>;
 459
 460 def VNOR : VXForm_1<1284, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 461                     "vnor $vD, $vA, $vB", VecFP,
 462                     [(set VRRC:$vD, (vnot_ppc (or (v4i32 VRRC:$vA),
 463                                                   VRRC:$vB)))]>;
 464 def VOR : VXForm_1<1156, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 465                       "vor $vD, $vA, $vB", VecFP,
 466                       [(set VRRC:$vD, (or (v4i32 VRRC:$vA), VRRC:$vB))]>;
 467 def VXOR : VXForm_1<1220, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 468                       "vxor $vD, $vA, $vB", VecFP,
 469                       [(set VRRC:$vD, (xor (v4i32 VRRC:$vA), VRRC:$vB))]>;
 470
 471 def VRLB   : VX1_Int<   4, "vrlb", int_ppc_altivec_vrlb>;
 472 def VRLH   : VX1_Int<  68, "vrlh", int_ppc_altivec_vrlh>;
 473 def VRLW   : VX1_Int< 132, "vrlw", int_ppc_altivec_vrlw>;
 474
 475 def VSL    : VX1_Int< 452, "vsl" , int_ppc_altivec_vsl >;
 476 def VSLO   : VX1_Int<1036, "vslo", int_ppc_altivec_vslo>;
 477 def VSLB   : VX1_Int< 260, "vslb", int_ppc_altivec_vslb>;
 478 def VSLH   : VX1_Int< 324, "vslh", int_ppc_altivec_vslh>;
 479 def VSLW   : VX1_Int< 388, "vslw", int_ppc_altivec_vslw>;
 480
 481 def VSPLTB : VXForm_1<524, (outs VRRC:$vD), (ins u5imm:$UIMM, VRRC:$vB),
 482                       "vspltb $vD, $vB, $UIMM", VecPerm,
 483                       [(set VRRC:$vD,
 484                         (vspltb_shuffle:$UIMM (v16i8 VRRC:$vB), (undef)))]>;
 485 def VSPLTH : VXForm_1<588, (outs VRRC:$vD), (ins u5imm:$UIMM, VRRC:$vB),
 486                       "vsplth $vD, $vB, $UIMM", VecPerm,
 487                       [(set VRRC:$vD,
 488                         (vsplth_shuffle:$UIMM (v16i8 VRRC:$vB), (undef)))]>;
 489 def VSPLTW : VXForm_1<652, (outs VRRC:$vD), (ins u5imm:$UIMM, VRRC:$vB),
 490                       "vspltw $vD, $vB, $UIMM", VecPerm,
 491                       [(set VRRC:$vD,
 492                         (vspltw_shuffle:$UIMM (v16i8 VRRC:$vB), (undef)))]>;
 493
 494 def VSR    : VX1_Int< 708, "vsr"  , int_ppc_altivec_vsr>;
 495 def VSRO   : VX1_Int<1100, "vsro" , int_ppc_altivec_vsro>;
 496 def VSRAB  : VX1_Int< 772, "vsrab", int_ppc_altivec_vsrab>;
 497 def VSRAH  : VX1_Int< 836, "vsrah", int_ppc_altivec_vsrah>;
 498 def VSRAW  : VX1_Int< 900, "vsraw", int_ppc_altivec_vsraw>;
 499 def VSRB   : VX1_Int< 516, "vsrb" , int_ppc_altivec_vsrb>;
 500 def VSRH   : VX1_Int< 580, "vsrh" , int_ppc_altivec_vsrh>;
 501 def VSRW   : VX1_Int< 644, "vsrw" , int_ppc_altivec_vsrw>;
 502
 503
 504 def VSPLTISB : VXForm_3<780, (outs VRRC:$vD), (ins s5imm:$SIMM),
 505                        "vspltisb $vD, $SIMM", VecPerm,
 506                        [(set VRRC:$vD, (v16i8 vecspltisb:$SIMM))]>;
 507 def VSPLTISH : VXForm_3<844, (outs VRRC:$vD), (ins s5imm:$SIMM),
 508                        "vspltish $vD, $SIMM", VecPerm,
 509                        [(set VRRC:$vD, (v8i16 vecspltish:$SIMM))]>;
 510 def VSPLTISW : VXForm_3<908, (outs VRRC:$vD), (ins s5imm:$SIMM),
 511                        "vspltisw $vD, $SIMM", VecPerm,
 512                        [(set VRRC:$vD, (v4i32 vecspltisw:$SIMM))]>;
 513
 514 // Vector Pack.
 515 def VPKPX   : VX1_Int<782, "vpkpx", int_ppc_altivec_vpkpx>;
 516 def VPKSHSS : VX1_Int<398, "vpkshss", int_ppc_altivec_vpkshss>;
 517 def VPKSHUS : VX1_Int<270, "vpkshus", int_ppc_altivec_vpkshus>;
 518 def VPKSWSS : VX1_Int<462, "vpkswss", int_ppc_altivec_vpkswss>;
 519 def VPKSWUS : VX1_Int<334, "vpkswus", int_ppc_altivec_vpkswus>;
 520 def VPKUHUM : VXForm_1<14, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 521                        "vpkuhum $vD, $vA, $vB", VecFP,
 522                        [(set VRRC:$vD,
 523                          (vpkuhum_shuffle (v16i8 VRRC:$vA), VRRC:$vB))]>;
 524 def VPKUHUS : VX1_Int<142, "vpkuhus", int_ppc_altivec_vpkuhus>;
 525 def VPKUWUM : VXForm_1<78, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),
 526                        "vpkuwum $vD, $vA, $vB", VecFP,
 527                        [(set VRRC:$vD,
 528                          (vpkuwum_shuffle (v16i8 VRRC:$vA), VRRC:$vB))]>;
 529 def VPKUWUS : VX1_Int<206, "vpkuwus", int_ppc_altivec_vpkuwus>;
 530
 531 // Vector Unpack.
 532 def VUPKHPX : VX2_Int<846, "vupkhpx", int_ppc_altivec_vupkhpx>;
 533 def VUPKHSB : VX2_Int<526, "vupkhsb", int_ppc_altivec_vupkhsb>;
 534 def VUPKHSH : VX2_Int<590, "vupkhsh", int_ppc_altivec_vupkhsh>;
 535 def VUPKLPX : VX2_Int<974, "vupklpx", int_ppc_altivec_vupklpx>;
 536 def VUPKLSB : VX2_Int<654, "vupklsb", int_ppc_altivec_vupklsb>;
 537 def VUPKLSH : VX2_Int<718, "vupklsh", int_ppc_altivec_vupklsh>;
 538
 539
 540 // Altivec Comparisons.
 541
 542 class VCMP<bits<10> xo, string asmstr, ValueType Ty>
 543   : VXRForm_1<xo, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),asmstr,VecFPCompare,
 544               [(set VRRC:$vD, (Ty (PPCvcmp VRRC:$vA, VRRC:$vB, xo)))]>;
 545 class VCMPo<bits<10> xo, string asmstr, ValueType Ty>
 546   : VXRForm_1<xo, (outs VRRC:$vD), (ins VRRC:$vA, VRRC:$vB),asmstr,VecFPCompare,
 547               [(set VRRC:$vD, (Ty (PPCvcmp_o VRRC:$vA, VRRC:$vB, xo)))]> {
 548   let Defs = [CR6];
 549   let RC = 1;
 550 }
 551
 552 // f32 element comparisons.0
 553 def VCMPBFP   : VCMP <966, "vcmpbfp $vD, $vA, $vB"  , v4f32>;
 554 def VCMPBFPo  : VCMPo<966, "vcmpbfp. $vD, $vA, $vB" , v4f32>;
 555 def VCMPEQFP  : VCMP <198, "vcmpeqfp $vD, $vA, $vB" , v4f32>;
 556 def VCMPEQFPo : VCMPo<198, "vcmpeqfp. $vD, $vA, $vB", v4f32>;
 557 def VCMPGEFP  : VCMP <454, "vcmpgefp $vD, $vA, $vB" , v4f32>;
 558 def VCMPGEFPo : VCMPo<454, "vcmpgefp. $vD, $vA, $vB", v4f32>;
 559 def VCMPGTFP  : VCMP <710, "vcmpgtfp $vD, $vA, $vB" , v4f32>;
 560 def VCMPGTFPo : VCMPo<710, "vcmpgtfp. $vD, $vA, $vB", v4f32>;
 561
 562 // i8 element comparisons.
 563 def VCMPEQUB  : VCMP <  6, "vcmpequb $vD, $vA, $vB" , v16i8>;
 564 def VCMPEQUBo : VCMPo<  6, "vcmpequb. $vD, $vA, $vB", v16i8>;
 565 def VCMPGTSB  : VCMP <774, "vcmpgtsb $vD, $vA, $vB" , v16i8>;
 566 def VCMPGTSBo : VCMPo<774, "vcmpgtsb. $vD, $vA, $vB", v16i8>;
 567 def VCMPGTUB  : VCMP <518, "vcmpgtub $vD, $vA, $vB" , v16i8>;
 568 def VCMPGTUBo : VCMPo<518, "vcmpgtub. $vD, $vA, $vB", v16i8>;
 569
 570 // i16 element comparisons.
 571 def VCMPEQUH  : VCMP < 70, "vcmpequh $vD, $vA, $vB" , v8i16>;
 572 def VCMPEQUHo : VCMPo< 70, "vcmpequh. $vD, $vA, $vB", v8i16>;
 573 def VCMPGTSH  : VCMP <838, "vcmpgtsh $vD, $vA, $vB" , v8i16>;
 574 def VCMPGTSHo : VCMPo<838, "vcmpgtsh. $vD, $vA, $vB", v8i16>;
 575 def VCMPGTUH  : VCMP <582, "vcmpgtuh $vD, $vA, $vB" , v8i16>;
 576 def VCMPGTUHo : VCMPo<582, "vcmpgtuh. $vD, $vA, $vB", v8i16>;
 577
 578 // i32 element comparisons.
 579 def VCMPEQUW  : VCMP <134, "vcmpequw $vD, $vA, $vB" , v4i32>;
 580 def VCMPEQUWo : VCMPo<134, "vcmpequw. $vD, $vA, $vB", v4i32>;
 581 def VCMPGTSW  : VCMP <902, "vcmpgtsw $vD, $vA, $vB" , v4i32>;
 582 def VCMPGTSWo : VCMPo<902, "vcmpgtsw. $vD, $vA, $vB", v4i32>;
 583 def VCMPGTUW  : VCMP <646, "vcmpgtuw $vD, $vA, $vB" , v4i32>;
 584 def VCMPGTUWo : VCMPo<646, "vcmpgtuw. $vD, $vA, $vB", v4i32>;
 585
 586 let isCodeGenOnly = 1 in
 587 def V_SET0 : VXForm_setzero<1220, (outs VRRC:$vD), (ins),
 588                       "vxor $vD, $vD, $vD", VecFP,
 589                       [(set VRRC:$vD, (v4i32 immAllZerosV))]>;
 590 let IMM=-1 in {
 591 def V_SETALLONES : VXForm_3<908, (outs VRRC:$vD), (ins),
 592                       "vspltisw $vD, -1", VecFP,
 593                       [(set VRRC:$vD, (v4i32 immAllOnesV))]>;
 594 }
 595 } // VALU Operations.
 596
 597 //===----------------------------------------------------------------------===//
 598 // Additional Altivec Patterns
 599 //
 600
 601 // DS* intrinsics
 602 def : Pat<(int_ppc_altivec_dssall), (DSSALL 1, 0, 0, 0)>;
 603 def : Pat<(int_ppc_altivec_dss imm:$STRM), (DSS 0, imm:$STRM, 0, 0)>;
 604
 605 //  * 32-bit
 606 def : Pat<(int_ppc_altivec_dst GPRC:$rA, GPRC:$rB, imm:$STRM),
 607           (DST 0, imm:$STRM, GPRC:$rA, GPRC:$rB)>;
 608 def : Pat<(int_ppc_altivec_dstt GPRC:$rA, GPRC:$rB, imm:$STRM),
 609           (DSTT 1, imm:$STRM, GPRC:$rA, GPRC:$rB)>;
 610 def : Pat<(int_ppc_altivec_dstst GPRC:$rA, GPRC:$rB, imm:$STRM),
 611           (DSTST 0, imm:$STRM, GPRC:$rA, GPRC:$rB)>;
 612 def : Pat<(int_ppc_altivec_dststt GPRC:$rA, GPRC:$rB, imm:$STRM),
 613           (DSTSTT 1, imm:$STRM, GPRC:$rA, GPRC:$rB)>;
 614
 615 //  * 64-bit
 616 def : Pat<(int_ppc_altivec_dst G8RC:$rA, GPRC:$rB, imm:$STRM),
 617           (DST64 0, imm:$STRM, (i64 G8RC:$rA), GPRC:$rB)>;
 618 def : Pat<(int_ppc_altivec_dstt G8RC:$rA, GPRC:$rB, imm:$STRM),
 619           (DSTT64 1, imm:$STRM, (i64 G8RC:$rA), GPRC:$rB)>;
 620 def : Pat<(int_ppc_altivec_dstst G8RC:$rA, GPRC:$rB, imm:$STRM),
 621           (DSTST64 0, imm:$STRM, (i64 G8RC:$rA), GPRC:$rB)>;
 622 def : Pat<(int_ppc_altivec_dststt G8RC:$rA, GPRC:$rB, imm:$STRM),
 623           (DSTSTT64 1, imm:$STRM, (i64 G8RC:$rA), GPRC:$rB)>;
 624
 625 // Loads.
 626 def : Pat<(v4i32 (load xoaddr:$src)), (LVX xoaddr:$src)>;
 627
 628 // Stores.
 629 def : Pat<(store (v4i32 VRRC:$rS), xoaddr:$dst),
 630           (STVX (v4i32 VRRC:$rS), xoaddr:$dst)>;
 631
 632 // Bit conversions.
 633 def : Pat<(v16i8 (bitconvert (v8i16 VRRC:$src))), (v16i8 VRRC:$src)>;
 634 def : Pat<(v16i8 (bitconvert (v4i32 VRRC:$src))), (v16i8 VRRC:$src)>;
 635 def : Pat<(v16i8 (bitconvert (v4f32 VRRC:$src))), (v16i8 VRRC:$src)>;
 636
 637 def : Pat<(v8i16 (bitconvert (v16i8 VRRC:$src))), (v8i16 VRRC:$src)>;
 638 def : Pat<(v8i16 (bitconvert (v4i32 VRRC:$src))), (v8i16 VRRC:$src)>;
 639 def : Pat<(v8i16 (bitconvert (v4f32 VRRC:$src))), (v8i16 VRRC:$src)>;
 640
 641 def : Pat<(v4i32 (bitconvert (v16i8 VRRC:$src))), (v4i32 VRRC:$src)>;
 642 def : Pat<(v4i32 (bitconvert (v8i16 VRRC:$src))), (v4i32 VRRC:$src)>;
 643 def : Pat<(v4i32 (bitconvert (v4f32 VRRC:$src))), (v4i32 VRRC:$src)>;
 644
 645 def : Pat<(v4f32 (bitconvert (v16i8 VRRC:$src))), (v4f32 VRRC:$src)>;
 646 def : Pat<(v4f32 (bitconvert (v8i16 VRRC:$src))), (v4f32 VRRC:$src)>;
 647 def : Pat<(v4f32 (bitconvert (v4i32 VRRC:$src))), (v4f32 VRRC:$src)>;
 648
 649 // Shuffles.
 650
 651 // Match vsldoi(x,x), vpkuwum(x,x), vpkuhum(x,x)
 652 def:Pat<(vsldoi_unary_shuffle:$in (v16i8 VRRC:$vA), undef),
 653         (VSLDOI VRRC:$vA, VRRC:$vA, (VSLDOI_unary_get_imm VRRC:$in))>;
 654 def:Pat<(vpkuwum_unary_shuffle (v16i8 VRRC:$vA), undef),
 655         (VPKUWUM VRRC:$vA, VRRC:$vA)>;
 656 def:Pat<(vpkuhum_unary_shuffle (v16i8 VRRC:$vA), undef),
 657         (VPKUHUM VRRC:$vA, VRRC:$vA)>;
 658
 659 // Match vmrg*(x,x)
 660 def:Pat<(vmrglb_unary_shuffle (v16i8 VRRC:$vA), undef),
 661         (VMRGLB VRRC:$vA, VRRC:$vA)>;
 662 def:Pat<(vmrglh_unary_shuffle (v16i8 VRRC:$vA), undef),
 663         (VMRGLH VRRC:$vA, VRRC:$vA)>;
 664 def:Pat<(vmrglw_unary_shuffle (v16i8 VRRC:$vA), undef),
 665         (VMRGLW VRRC:$vA, VRRC:$vA)>;
 666 def:Pat<(vmrghb_unary_shuffle (v16i8 VRRC:$vA), undef),
 667         (VMRGHB VRRC:$vA, VRRC:$vA)>;
 668 def:Pat<(vmrghh_unary_shuffle (v16i8 VRRC:$vA), undef),
 669         (VMRGHH VRRC:$vA, VRRC:$vA)>;
 670 def:Pat<(vmrghw_unary_shuffle (v16i8 VRRC:$vA), undef),
 671         (VMRGHW VRRC:$vA, VRRC:$vA)>;
 672
 673 // Logical Operations
 674 def : Pat<(v4i32 (vnot_ppc VRRC:$vA)), (VNOR VRRC:$vA, VRRC:$vA)>;
 675
 676 def : Pat<(v4i32 (vnot_ppc (or VRRC:$A, VRRC:$B))),
 677           (VNOR VRRC:$A, VRRC:$B)>;
 678 def : Pat<(v4i32 (and VRRC:$A, (vnot_ppc VRRC:$B))),
 679           (VANDC VRRC:$A, VRRC:$B)>;
 680
 681 def : Pat<(fmul VRRC:$vA, VRRC:$vB),
 682           (VMADDFP VRRC:$vA, VRRC:$vB,
 683              (v4i32 (VSLW (V_SETALLONES), (V_SETALLONES))))>;
 684
 685 // Fused multiply add and multiply sub for packed float.  These are represented
 686 // separately from the real instructions above, for operations that must have
 687 // the additional precision, such as Newton-Rhapson (used by divide, sqrt)
 688 def : Pat<(PPCvmaddfp VRRC:$A, VRRC:$B, VRRC:$C),
 689           (VMADDFP VRRC:$A, VRRC:$B, VRRC:$C)>;
 690 def : Pat<(PPCvnmsubfp VRRC:$A, VRRC:$B, VRRC:$C),
 691           (VNMSUBFP VRRC:$A, VRRC:$B, VRRC:$C)>;
 692
 693 def : Pat<(int_ppc_altivec_vmaddfp VRRC:$A, VRRC:$B, VRRC:$C),
 694           (VMADDFP VRRC:$A, VRRC:$B, VRRC:$C)>;
 695 def : Pat<(int_ppc_altivec_vnmsubfp VRRC:$A, VRRC:$B, VRRC:$C),
 696           (VNMSUBFP VRRC:$A, VRRC:$B, VRRC:$C)>;
 697
 698 def : Pat<(PPCvperm (v16i8 VRRC:$vA), VRRC:$vB, VRRC:$vC),
 699           (VPERM VRRC:$vA, VRRC:$vB, VRRC:$vC)>;
 700
 701 // Vector shifts
 702 def : Pat<(v16i8 (shl (v16i8 VRRC:$vA), (v16i8 VRRC:$vB))),
 703           (v16i8 (VSLB VRRC:$vA, VRRC:$vB))>;
 704 def : Pat<(v8i16 (shl (v8i16 VRRC:$vA), (v8i16 VRRC:$vB))),
 705           (v8i16 (VSLH VRRC:$vA, VRRC:$vB))>;
 706 def : Pat<(v4i32 (shl (v4i32 VRRC:$vA), (v4i32 VRRC:$vB))),
 707           (v4i32 (VSLW VRRC:$vA, VRRC:$vB))>;
 708
 709 def : Pat<(v16i8 (srl (v16i8 VRRC:$vA), (v16i8 VRRC:$vB))),
 710           (v16i8 (VSRB VRRC:$vA, VRRC:$vB))>;
 711 def : Pat<(v8i16 (srl (v8i16 VRRC:$vA), (v8i16 VRRC:$vB))),
 712           (v8i16 (VSRH VRRC:$vA, VRRC:$vB))>;
 713 def : Pat<(v4i32 (srl (v4i32 VRRC:$vA), (v4i32 VRRC:$vB))),
 714           (v4i32 (VSRW VRRC:$vA, VRRC:$vB))>;
 715
 716 def : Pat<(v16i8 (sra (v16i8 VRRC:$vA), (v16i8 VRRC:$vB))),
 717           (v16i8 (VSRAB VRRC:$vA, VRRC:$vB))>;
 718 def : Pat<(v8i16 (sra (v8i16 VRRC:$vA), (v8i16 VRRC:$vB))),
 719           (v8i16 (VSRAH VRRC:$vA, VRRC:$vB))>;
 720 def : Pat<(v4i32 (sra (v4i32 VRRC:$vA), (v4i32 VRRC:$vB))),
 721           (v4i32 (VSRAW VRRC:$vA, VRRC:$vB))>;
 722
 723 // Float to integer and integer to float conversions
 724 def : Pat<(v4i32 (fp_to_sint (v4f32 VRRC:$vA))),
 725            (VCTSXS_0 VRRC:$vA)>;
 726 def : Pat<(v4i32 (fp_to_uint (v4f32 VRRC:$vA))),
 727            (VCTUXS_0 VRRC:$vA)>;
 728 def : Pat<(v4f32 (sint_to_fp (v4i32 VRRC:$vA))),
 729            (VCFSX_0 VRRC:$vA)>;
 730 def : Pat<(v4f32 (uint_to_fp (v4i32 VRRC:$vA))),
 731            (VCFUX_0 VRRC:$vA)>;
 732
 733 // Floating-point rounding
 734 def : Pat<(v4f32 (ffloor (v4f32 VRRC:$vA))),
 735           (VRFIM VRRC:$vA)>;
 736 def : Pat<(v4f32 (fceil (v4f32 VRRC:$vA))),
 737           (VRFIP VRRC:$vA)>;
 738 def : Pat<(v4f32 (ftrunc (v4f32 VRRC:$vA))),
 739           (VRFIZ VRRC:$vA)>;
 740 def : Pat<(v4f32 (fnearbyint (v4f32 VRRC:$vA))),
 741           (VRFIN VRRC:$vA)>;
 742
 743 } // end HasAltivec
 744