lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  27
  28 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  29   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  30 ]>;
  31
  32 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  33   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  34 ]>;
  35
  36 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  37   SDTCisVT<1, i32>, SDTCisVT<2, OtherVT>
  38 ]>;
  39
  40 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  41   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  42 ]>;
  43 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  44   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  45 ]>;
  46
  47 //===----------------------------------------------------------------------===//
  48 // PowerPC specific DAG Nodes.
  49 //
  50
  51 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  52 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  53 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  54 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  55
  56 def PPCfsel   : SDNode<"PPCISD::FSEL",
  57    // Type constraint for fsel.
  58    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  59                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  60
  61 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  62 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  63 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  64 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  65
  66 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  67
  68 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  69 // amounts.  These nodes are generated by the multi-precision shift code.
  70 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  71 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  72 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  73
  74 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  75 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore, [SDNPHasChain]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeq,
  79                            [SDNPHasChain, SDNPOutFlag]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeq,
  81                            [SDNPHasChain, SDNPOutFlag]>;
  82
  83 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  84 def PPCcall       : SDNode<"PPCISD::CALL", SDT_PPCCall,
  85                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  86 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
  87                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  88 def PPCbctrl      : SDNode<"PPCISD::BCTRL", SDTRet,
  89                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  90
  91 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTRet,
  92                            [SDNPHasChain, SDNPOptInFlag]>;
  93
  94 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
  95 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
  96
  97 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
  98                            [SDNPHasChain, SDNPOptInFlag]>;
  99
 100 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx, [SDNPHasChain]>;
 101 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx, [SDNPHasChain]>;
 102
 103 //===----------------------------------------------------------------------===//
 104 // PowerPC specific transformation functions and pattern fragments.
 105 //
 106
 107 def SHL32 : SDNodeXForm<imm, [{
 108   // Transformation function: 31 - imm
 109   return getI32Imm(31 - N->getValue());
 110 }]>;
 111
 112 def SRL32 : SDNodeXForm<imm, [{
 113   // Transformation function: 32 - imm
 114   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 115 }]>;
 116
 117 def LO16 : SDNodeXForm<imm, [{
 118   // Transformation function: get the low 16 bits.
 119   return getI32Imm((unsigned short)N->getValue());
 120 }]>;
 121
 122 def HI16 : SDNodeXForm<imm, [{
 123   // Transformation function: shift the immediate value down into the low bits.
 124   return getI32Imm((unsigned)N->getValue() >> 16);
 125 }]>;
 126
 127 def HA16 : SDNodeXForm<imm, [{
 128   // Transformation function: shift the immediate value down into the low bits.
 129   signed int Val = N->getValue();
 130   return getI32Imm((Val - (signed short)Val) >> 16);
 131 }]>;
 132 def MB : SDNodeXForm<imm, [{
 133   // Transformation function: get the start bit of a mask
 134   unsigned mb, me;
 135   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 136   return getI32Imm(mb);
 137 }]>;
 138
 139 def ME : SDNodeXForm<imm, [{
 140   // Transformation function: get the end bit of a mask
 141   unsigned mb, me;
 142   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 143   return getI32Imm(me);
 144 }]>;
 145 def maskimm32 : PatLeaf<(imm), [{
 146   // maskImm predicate - True if immediate is a run of ones.
 147   unsigned mb, me;
 148   if (N->getValueType(0) == MVT::i32)
 149     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 150   else
 151     return false;
 152 }]>;
 153
 154 def immSExt16  : PatLeaf<(imm), [{
 155   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 156   // field.  Used by instructions like 'addi'.
 157   if (N->getValueType(0) == MVT::i32)
 158     return (int32_t)N->getValue() == (short)N->getValue();
 159   else
 160     return (int64_t)N->getValue() == (short)N->getValue();
 161 }]>;
 162 def immZExt16  : PatLeaf<(imm), [{
 163   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 164   // field.  Used by instructions like 'ori'.
 165   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 166 }], LO16>;
 167
 168 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 169 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 170 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 171 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 172 // clear).
 173 def imm16ShiftedZExt : PatLeaf<(imm), [{
 174   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 175   // immediate are set.  Used by instructions like 'xoris'.
 176   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 177 }], HI16>;
 178
 179 def imm16ShiftedSExt : PatLeaf<(imm), [{
 180   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 181   // immediate are set.  Used by instructions like 'addis'.  Identical to
 182   // imm16ShiftedZExt in 32-bit mode.
 183   if (N->getValue() & 0xFFFF) return false;
 184   if (N->getValueType(0) == MVT::i32)
 185     return true;
 186   // For 64-bit, make sure it is sext right.
 187   return N->getValue() == (uint64_t)(int)N->getValue();
 188 }], HI16>;
 189
 190
 191 //===----------------------------------------------------------------------===//
 192 // PowerPC Flag Definitions.
 193
 194 class isPPC64 { bit PPC64 = 1; }
 195 class isDOT   {
 196   list<Register> Defs = [CR0];
 197   bit RC  = 1;
 198 }
 199
 200 class RegConstraint<string C> {
 201   string Constraints = C;
 202 }
 203 class NoEncode<string E> {
 204   string DisableEncoding = E;
 205 }
 206
 207
 208 //===----------------------------------------------------------------------===//
 209 // PowerPC Operand Definitions.
 210
 211 def s5imm   : Operand<i32> {
 212   let PrintMethod = "printS5ImmOperand";
 213 }
 214 def u5imm   : Operand<i32> {
 215   let PrintMethod = "printU5ImmOperand";
 216 }
 217 def u6imm   : Operand<i32> {
 218   let PrintMethod = "printU6ImmOperand";
 219 }
 220 def s16imm  : Operand<i32> {
 221   let PrintMethod = "printS16ImmOperand";
 222 }
 223 def u16imm  : Operand<i32> {
 224   let PrintMethod = "printU16ImmOperand";
 225 }
 226 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 227   let PrintMethod = "printS16X4ImmOperand";
 228 }
 229 def target : Operand<OtherVT> {
 230   let PrintMethod = "printBranchOperand";
 231 }
 232 def calltarget : Operand<iPTR> {
 233   let PrintMethod = "printCallOperand";
 234 }
 235 def aaddr : Operand<iPTR> {
 236   let PrintMethod = "printAbsAddrOperand";
 237 }
 238 def piclabel: Operand<iPTR> {
 239   let PrintMethod = "printPICLabel";
 240 }
 241 def symbolHi: Operand<i32> {
 242   let PrintMethod = "printSymbolHi";
 243 }
 244 def symbolLo: Operand<i32> {
 245   let PrintMethod = "printSymbolLo";
 246 }
 247 def crbitm: Operand<i8> {
 248   let PrintMethod = "printcrbitm";
 249 }
 250 // Address operands
 251 def memri : Operand<iPTR> {
 252   let PrintMethod = "printMemRegImm";
 253   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 254 }
 255 def memrr : Operand<iPTR> {
 256   let PrintMethod = "printMemRegReg";
 257   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 258 }
 259 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 260   let PrintMethod = "printMemRegImmShifted";
 261   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 262 }
 263
 264 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 265 // that doesn't matter.
 266 def pred : PredicateOperand<(ops imm, CRRC), (ops (i32 20), CR0)> {
 267   let PrintMethod = "printPredicateOperand";
 268 }
 269
 270 // Define PowerPC specific addressing mode.
 271 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 272 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 273 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 274 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 275
 276
 277 //===----------------------------------------------------------------------===//
 278 // PowerPC Instruction Predicate Definitions.
 279 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 280
 281
 282 //===----------------------------------------------------------------------===//
 283 // PowerPC Instruction Definitions.
 284
 285 // Pseudo-instructions:
 286
 287 let hasCtrlDep = 1 in {
 288 def ADJCALLSTACKDOWN : Pseudo<(ops u16imm:$amt),
 289                               "${:comment} ADJCALLSTACKDOWN",
 290                               [(callseq_start imm:$amt)]>, Imp<[R1],[R1]>;
 291 def ADJCALLSTACKUP   : Pseudo<(ops u16imm:$amt),
 292                               "${:comment} ADJCALLSTACKUP",
 293                               [(callseq_end imm:$amt)]>, Imp<[R1],[R1]>;
 294
 295 def UPDATE_VRSAVE    : Pseudo<(ops GPRC:$rD, GPRC:$rS),
 296                               "UPDATE_VRSAVE $rD, $rS", []>;
 297 }
 298 def IMPLICIT_DEF_GPRC: Pseudo<(ops GPRC:$rD),"${:comment}IMPLICIT_DEF_GPRC $rD",
 299                               [(set GPRC:$rD, (undef))]>;
 300 def IMPLICIT_DEF_F8  : Pseudo<(ops F8RC:$rD), "${:comment} IMPLICIT_DEF_F8 $rD",
 301                               [(set F8RC:$rD, (undef))]>;
 302 def IMPLICIT_DEF_F4  : Pseudo<(ops F4RC:$rD), "${:comment} IMPLICIT_DEF_F4 $rD",
 303                               [(set F4RC:$rD, (undef))]>;
 304
 305 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 306 // scheduler into a branch sequence.
 307 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 308     PPC970_Single = 1 in {
 309   def SELECT_CC_I4 : Pseudo<(ops GPRC:$dst, CRRC:$cond, GPRC:$T, GPRC:$F,
 310                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 311                               []>;
 312   def SELECT_CC_I8 : Pseudo<(ops G8RC:$dst, CRRC:$cond, G8RC:$T, G8RC:$F,
 313                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 314                               []>;
 315   def SELECT_CC_F4  : Pseudo<(ops F4RC:$dst, CRRC:$cond, F4RC:$T, F4RC:$F,
 316                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 317                               []>;
 318   def SELECT_CC_F8  : Pseudo<(ops F8RC:$dst, CRRC:$cond, F8RC:$T, F8RC:$F,
 319                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 320                               []>;
 321   def SELECT_CC_VRRC: Pseudo<(ops VRRC:$dst, CRRC:$cond, VRRC:$T, VRRC:$F,
 322                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 323                               []>;
 324 }
 325
 326 let isTerminator = 1, isBarrier = 1, noResults = 1, PPC970_Unit = 7 in {
 327   let isReturn = 1 in
 328     def BLR : XLForm_2_br<19, 16, 0,
 329                           (ops pred:$p),
 330                           "b${p:cc}lr ${p:reg}", BrB,
 331                           [(retflag)]>;
 332   def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (ops), "bctr", BrB, []>;
 333 }
 334
 335
 336
 337 let Defs = [LR] in
 338   def MovePCtoLR : Pseudo<(ops piclabel:$label), "bl $label", []>,
 339                    PPC970_Unit_BRU;
 340
 341 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1,
 342     noResults = 1, PPC970_Unit = 7 in {
 343   // COND_BRANCH is formed before branch selection, it is turned into Bcc below.
 344   def COND_BRANCH : Pseudo<(ops CRRC:$crS, u16imm:$opc, target:$dst),
 345                            "${:comment} COND_BRANCH $crS, $opc, $dst",
 346                            [(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]>;
 347   let isBarrier = 1 in {
 348   def B   : IForm<18, 0, 0, (ops target:$dst),
 349                   "b $dst", BrB,
 350                   [(br bb:$dst)]>;
 351   }
 352
 353   def BLT : BForm<16, 0, 0, 12, 0, (ops CRRC:$crS, target:$block),
 354                   "blt $crS, $block", BrB>;
 355   def BLE : BForm<16, 0, 0, 4,  1, (ops CRRC:$crS, target:$block),
 356                   "ble $crS, $block", BrB>;
 357   def BEQ : BForm<16, 0, 0, 12, 2, (ops CRRC:$crS, target:$block),
 358                   "beq $crS, $block", BrB>;
 359   def BGE : BForm<16, 0, 0, 4,  0, (ops CRRC:$crS, target:$block),
 360                   "bge $crS, $block", BrB>;
 361   def BGT : BForm<16, 0, 0, 12, 1, (ops CRRC:$crS, target:$block),
 362                   "bgt $crS, $block", BrB>;
 363   def BNE : BForm<16, 0, 0, 4,  2, (ops CRRC:$crS, target:$block),
 364                   "bne $crS, $block", BrB>;
 365   def BUN : BForm<16, 0, 0, 12, 3, (ops CRRC:$crS, target:$block),
 366                   "bun $crS, $block", BrB>;
 367   def BNU : BForm<16, 0, 0, 4,  3, (ops CRRC:$crS, target:$block),
 368                   "bnu $crS, $block", BrB>;
 369 }
 370
 371 let isCall = 1, noResults = 1, PPC970_Unit = 7,
 372   // All calls clobber the non-callee saved registers...
 373   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 374           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 375           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 376           LR,CTR,
 377           CR0,CR1,CR5,CR6,CR7] in {
 378   // Convenient aliases for call instructions
 379   def BL  : IForm<18, 0, 1, (ops calltarget:$func, variable_ops),
 380                             "bl $func", BrB, []>;  // See Pat patterns below.
 381   def BLA : IForm<18, 1, 1, (ops aaddr:$func, variable_ops),
 382                             "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 383   def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (ops variable_ops), "bctrl", BrB,
 384                            [(PPCbctrl)]>;
 385 }
 386
 387 // DCB* instructions.
 388 def DCBA   : DCB_Form<758, 0, (ops memrr:$dst),
 389                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 390                       PPC970_DGroup_Single;
 391 def DCBF   : DCB_Form<86, 0, (ops memrr:$dst),
 392                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 393                       PPC970_DGroup_Single;
 394 def DCBI   : DCB_Form<470, 0, (ops memrr:$dst),
 395                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 396                       PPC970_DGroup_Single;
 397 def DCBST  : DCB_Form<54, 0, (ops memrr:$dst),
 398                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 399                       PPC970_DGroup_Single;
 400 def DCBT   : DCB_Form<278, 0, (ops memrr:$dst),
 401                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 402                       PPC970_DGroup_Single;
 403 def DCBTST : DCB_Form<246, 0, (ops memrr:$dst),
 404                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 405                       PPC970_DGroup_Single;
 406 def DCBZ   : DCB_Form<1014, 0, (ops memrr:$dst),
 407                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 408                       PPC970_DGroup_Single;
 409 def DCBZL  : DCB_Form<1014, 1, (ops memrr:$dst),
 410                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 411                       PPC970_DGroup_Single;
 412
 413 //===----------------------------------------------------------------------===//
 414 // PPC32 Load Instructions.
 415 //
 416
 417 // Unindexed (r+i) Loads.
 418 let isLoad = 1, PPC970_Unit = 2 in {
 419 def LBZ : DForm_1<34, (ops GPRC:$rD, memri:$src),
 420                   "lbz $rD, $src", LdStGeneral,
 421                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 422 def LHA : DForm_1<42, (ops GPRC:$rD, memri:$src),
 423                   "lha $rD, $src", LdStLHA,
 424                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 425                   PPC970_DGroup_Cracked;
 426 def LHZ : DForm_1<40, (ops GPRC:$rD, memri:$src),
 427                   "lhz $rD, $src", LdStGeneral,
 428                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 429 def LWZ : DForm_1<32, (ops GPRC:$rD, memri:$src),
 430                   "lwz $rD, $src", LdStGeneral,
 431                   [(set GPRC:$rD, (load iaddr:$src))]>;
 432
 433 def LFS : DForm_1<48, (ops F4RC:$rD, memri:$src),
 434                   "lfs $rD, $src", LdStLFDU,
 435                   [(set F4RC:$rD, (load iaddr:$src))]>;
 436 def LFD : DForm_1<50, (ops F8RC:$rD, memri:$src),
 437                   "lfd $rD, $src", LdStLFD,
 438                   [(set F8RC:$rD, (load iaddr:$src))]>;
 439
 440
 441 // Unindexed (r+i) Loads with Update (preinc).
 442 def LBZU : DForm_1<35, (ops GPRC:$rD, ptr_rc:$ea_result, memri:$addr),
 443                    "lbzu $rD, $addr", LdStGeneral,
 444                    []>, RegConstraint<"$addr.reg = $ea_result">,
 445                    NoEncode<"$ea_result">;
 446
 447 def LHAU : DForm_1<43, (ops GPRC:$rD, ptr_rc:$ea_result, memri:$addr),
 448                    "lhau $rD, $addr", LdStGeneral,
 449                    []>, RegConstraint<"$addr.reg = $ea_result">,
 450                    NoEncode<"$ea_result">;
 451
 452 def LHZU : DForm_1<41, (ops GPRC:$rD, ptr_rc:$ea_result, memri:$addr),
 453                    "lhzu $rD, $addr", LdStGeneral,
 454                    []>, RegConstraint<"$addr.reg = $ea_result">,
 455                    NoEncode<"$ea_result">;
 456
 457 def LWZU : DForm_1<33, (ops GPRC:$rD, ptr_rc:$ea_result, memri:$addr),
 458                    "lwzu $rD, $addr", LdStGeneral,
 459                    []>, RegConstraint<"$addr.reg = $ea_result">,
 460                    NoEncode<"$ea_result">;
 461
 462 def LFSU : DForm_1<49, (ops F4RC:$rD, ptr_rc:$ea_result, memri:$addr),
 463                   "lfs $rD, $addr", LdStLFDU,
 464                   []>, RegConstraint<"$addr.reg = $ea_result">,
 465                    NoEncode<"$ea_result">;
 466
 467 def LFDU : DForm_1<51, (ops F8RC:$rD, ptr_rc:$ea_result, memri:$addr),
 468                   "lfd $rD, $addr", LdStLFD,
 469                   []>, RegConstraint<"$addr.reg = $ea_result">,
 470                    NoEncode<"$ea_result">;
 471 }
 472
 473 // Indexed (r+r) Loads.
 474 //
 475 let isLoad = 1, PPC970_Unit = 2 in {
 476 def LBZX : XForm_1<31,  87, (ops GPRC:$rD, memrr:$src),
 477                    "lbzx $rD, $src", LdStGeneral,
 478                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 479 def LHAX : XForm_1<31, 343, (ops GPRC:$rD, memrr:$src),
 480                    "lhax $rD, $src", LdStLHA,
 481                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 482                    PPC970_DGroup_Cracked;
 483 def LHZX : XForm_1<31, 279, (ops GPRC:$rD, memrr:$src),
 484                    "lhzx $rD, $src", LdStGeneral,
 485                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 486 def LWZX : XForm_1<31,  23, (ops GPRC:$rD, memrr:$src),
 487                    "lwzx $rD, $src", LdStGeneral,
 488                    [(set GPRC:$rD, (load xaddr:$src))]>;
 489
 490
 491 def LHBRX : XForm_1<31, 790, (ops GPRC:$rD, memrr:$src),
 492                    "lhbrx $rD, $src", LdStGeneral,
 493                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 494 def LWBRX : XForm_1<31,  534, (ops GPRC:$rD, memrr:$src),
 495                    "lwbrx $rD, $src", LdStGeneral,
 496                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 497
 498 def LFSX   : XForm_25<31, 535, (ops F4RC:$frD, memrr:$src),
 499                       "lfsx $frD, $src", LdStLFDU,
 500                       [(set F4RC:$frD, (load xaddr:$src))]>;
 501 def LFDX   : XForm_25<31, 599, (ops F8RC:$frD, memrr:$src),
 502                       "lfdx $frD, $src", LdStLFDU,
 503                       [(set F8RC:$frD, (load xaddr:$src))]>;
 504 }
 505
 506 //===----------------------------------------------------------------------===//
 507 // PPC32 Store Instructions.
 508 //
 509
 510 // Unindexed (r+i) Stores.
 511 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 512 def STB  : DForm_1<38, (ops GPRC:$rS, memri:$src),
 513                    "stb $rS, $src", LdStGeneral,
 514                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 515 def STH  : DForm_1<44, (ops GPRC:$rS, memri:$src),
 516                    "sth $rS, $src", LdStGeneral,
 517                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 518 def STW  : DForm_1<36, (ops GPRC:$rS, memri:$src),
 519                    "stw $rS, $src", LdStGeneral,
 520                    [(store GPRC:$rS, iaddr:$src)]>;
 521 def STFS : DForm_1<52, (ops F4RC:$rS, memri:$dst),
 522                    "stfs $rS, $dst", LdStUX,
 523                    [(store F4RC:$rS, iaddr:$dst)]>;
 524 def STFD : DForm_1<54, (ops F8RC:$rS, memri:$dst),
 525                    "stfd $rS, $dst", LdStUX,
 526                    [(store F8RC:$rS, iaddr:$dst)]>;
 527 }
 528
 529 // Unindexed (r+i) Stores with Update (preinc).
 530 let isStore = 1, PPC970_Unit = 2 in {
 531 def STBU  : DForm_1<39, (ops ptr_rc:$ea_res, GPRC:$rS, memri:$addr),
 532                     "stbu $rS, $addr", LdStGeneral,
 533                     [/*(set ptr_rc:$ea_res,
 534                           (pre_truncsti8 GPRC:$rS, iaddr:$addr))*/]>,
 535                     RegConstraint<"$addr.reg = $ea_res">,
 536                     NoEncode<"$ea_res">;
 537 def STHU  : DForm_1<37, (ops ptr_rc:$ea_res, GPRC:$rS, memri:$addr),
 538                     "sthu $rS, $addr", LdStGeneral,
 539                     [/*(set ptr_rc:$ea_res,
 540                           (pre_truncsti16 GPRC:$rS, iaddr:$addr))*/]>,
 541                     RegConstraint<"$addr.reg = $ea_res">,
 542                     NoEncode<"$ea_res">;
 543 def STWU  : DForm_1<37, (ops ptr_rc:$ea_res, GPRC:$rS, memri:$addr),
 544                     "stwu $rS, $addr", LdStGeneral,
 545                     [/*(set ptr_rc:$ea_res, (pre_store GPRC:$rS, iaddr:$addr))*/]>,
 546                     RegConstraint<"$addr.reg = $ea_res">,
 547                     NoEncode<"$ea_res">;
 548 def STFSU : DForm_1<37, (ops ptr_rc:$ea_res, F4RC:$rS, memri:$addr),
 549                     "stfsu $rS, $addr", LdStGeneral,
 550                     [/*(set ptr_rc:$ea_res, (pre_store F4RC:$rS, iaddr:$addr))*/]>,
 551                     RegConstraint<"$addr.reg = $ea_res">,
 552                     NoEncode<"$ea_res">;
 553 def STFDU : DForm_1<37, (ops ptr_rc:$ea_res, F8RC:$rS, memri:$addr),
 554                     "stfdu $rS, $addr", LdStGeneral,
 555                     [/*(set ptr_rc:$ea_res, (pre_store F8RC:$rS, iaddr:$addr))*/]>,
 556                     RegConstraint<"$addr.reg = $ea_res">,
 557                     NoEncode<"$ea_res">;
 558 }
 559
 560
 561 // Indexed (r+r) Stores.
 562 //
 563 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 564 def STBX  : XForm_8<31, 215, (ops GPRC:$rS, memrr:$dst),
 565                    "stbx $rS, $dst", LdStGeneral,
 566                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 567                    PPC970_DGroup_Cracked;
 568 def STHX  : XForm_8<31, 407, (ops GPRC:$rS, memrr:$dst),
 569                    "sthx $rS, $dst", LdStGeneral,
 570                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 571                    PPC970_DGroup_Cracked;
 572 def STWX  : XForm_8<31, 151, (ops GPRC:$rS, memrr:$dst),
 573                    "stwx $rS, $dst", LdStGeneral,
 574                    [(store GPRC:$rS, xaddr:$dst)]>,
 575                    PPC970_DGroup_Cracked;
 576 def STWUX : XForm_8<31, 183, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 577                    "stwux $rS, $rA, $rB", LdStGeneral,
 578                    []>;
 579 def STHBRX: XForm_8<31, 918, (ops GPRC:$rS, memrr:$dst),
 580                    "sthbrx $rS, $dst", LdStGeneral,
 581                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 582                    PPC970_DGroup_Cracked;
 583 def STWBRX: XForm_8<31, 662, (ops GPRC:$rS, memrr:$dst),
 584                    "stwbrx $rS, $dst", LdStGeneral,
 585                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 586                    PPC970_DGroup_Cracked;
 587
 588 def STFIWX: XForm_28<31, 983, (ops F8RC:$frS, memrr:$dst),
 589                      "stfiwx $frS, $dst", LdStUX,
 590                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 591 def STFSX : XForm_28<31, 663, (ops F4RC:$frS, memrr:$dst),
 592                      "stfsx $frS, $dst", LdStUX,
 593                      [(store F4RC:$frS, xaddr:$dst)]>;
 594 def STFDX : XForm_28<31, 727, (ops F8RC:$frS, memrr:$dst),
 595                      "stfdx $frS, $dst", LdStUX,
 596                      [(store F8RC:$frS, xaddr:$dst)]>;
 597 }
 598
 599
 600 //===----------------------------------------------------------------------===//
 601 // PPC32 Arithmetic Instructions.
 602 //
 603
 604 let PPC970_Unit = 1 in {  // FXU Operations.
 605 def ADDI   : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 606                      "addi $rD, $rA, $imm", IntGeneral,
 607                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 608 def ADDIC  : DForm_2<12, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 609                      "addic $rD, $rA, $imm", IntGeneral,
 610                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 611                      PPC970_DGroup_Cracked;
 612 def ADDICo : DForm_2<13, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 613                      "addic. $rD, $rA, $imm", IntGeneral,
 614                      []>;
 615 def ADDIS  : DForm_2<15, (ops GPRC:$rD, GPRC:$rA, symbolHi:$imm),
 616                      "addis $rD, $rA, $imm", IntGeneral,
 617                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 618 def LA     : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, symbolLo:$sym),
 619                      "la $rD, $sym($rA)", IntGeneral,
 620                      [(set GPRC:$rD, (add GPRC:$rA,
 621                                           (PPClo tglobaladdr:$sym, 0)))]>;
 622 def MULLI  : DForm_2< 7, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 623                      "mulli $rD, $rA, $imm", IntMulLI,
 624                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 625 def SUBFIC : DForm_2< 8, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 626                      "subfic $rD, $rA, $imm", IntGeneral,
 627                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 628 def LI  : DForm_2_r0<14, (ops GPRC:$rD, symbolLo:$imm),
 629                      "li $rD, $imm", IntGeneral,
 630                      [(set GPRC:$rD, immSExt16:$imm)]>;
 631 def LIS : DForm_2_r0<15, (ops GPRC:$rD, symbolHi:$imm),
 632                      "lis $rD, $imm", IntGeneral,
 633                      [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 634 }
 635
 636 let PPC970_Unit = 1 in {  // FXU Operations.
 637 def ANDIo : DForm_4<28, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 638                     "andi. $dst, $src1, $src2", IntGeneral,
 639                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 640                     isDOT;
 641 def ANDISo : DForm_4<29, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 642                     "andis. $dst, $src1, $src2", IntGeneral,
 643                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 644                     isDOT;
 645 def ORI   : DForm_4<24, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 646                     "ori $dst, $src1, $src2", IntGeneral,
 647                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 648 def ORIS  : DForm_4<25, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 649                     "oris $dst, $src1, $src2", IntGeneral,
 650                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 651 def XORI  : DForm_4<26, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 652                     "xori $dst, $src1, $src2", IntGeneral,
 653                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 654 def XORIS : DForm_4<27, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 655                     "xoris $dst, $src1, $src2", IntGeneral,
 656                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 657 def NOP   : DForm_4_zero<24, (ops), "nop", IntGeneral,
 658                          []>;
 659 def CMPWI : DForm_5_ext<11, (ops CRRC:$crD, GPRC:$rA, s16imm:$imm),
 660                         "cmpwi $crD, $rA, $imm", IntCompare>;
 661 def CMPLWI : DForm_6_ext<10, (ops CRRC:$dst, GPRC:$src1, u16imm:$src2),
 662                          "cmplwi $dst, $src1, $src2", IntCompare>;
 663 }
 664
 665
 666 let PPC970_Unit = 1 in {  // FXU Operations.
 667 def NAND : XForm_6<31, 476, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 668                    "nand $rA, $rS, $rB", IntGeneral,
 669                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 670 def AND  : XForm_6<31,  28, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 671                    "and $rA, $rS, $rB", IntGeneral,
 672                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 673 def ANDC : XForm_6<31,  60, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 674                    "andc $rA, $rS, $rB", IntGeneral,
 675                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 676 def OR   : XForm_6<31, 444, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 677                    "or $rA, $rS, $rB", IntGeneral,
 678                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 679 def NOR  : XForm_6<31, 124, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 680                    "nor $rA, $rS, $rB", IntGeneral,
 681                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 682 def ORC  : XForm_6<31, 412, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 683                    "orc $rA, $rS, $rB", IntGeneral,
 684                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 685 def EQV  : XForm_6<31, 284, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 686                    "eqv $rA, $rS, $rB", IntGeneral,
 687                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 688 def XOR  : XForm_6<31, 316, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 689                    "xor $rA, $rS, $rB", IntGeneral,
 690                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 691 def SLW  : XForm_6<31,  24, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 692                    "slw $rA, $rS, $rB", IntGeneral,
 693                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 694 def SRW  : XForm_6<31, 536, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 695                    "srw $rA, $rS, $rB", IntGeneral,
 696                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 697 def SRAW : XForm_6<31, 792, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 698                    "sraw $rA, $rS, $rB", IntShift,
 699                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 700 }
 701
 702 let PPC970_Unit = 1 in {  // FXU Operations.
 703 def SRAWI : XForm_10<31, 824, (ops GPRC:$rA, GPRC:$rS, u5imm:$SH),
 704                      "srawi $rA, $rS, $SH", IntShift,
 705                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 706 def CNTLZW : XForm_11<31,  26, (ops GPRC:$rA, GPRC:$rS),
 707                       "cntlzw $rA, $rS", IntGeneral,
 708                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 709 def EXTSB  : XForm_11<31, 954, (ops GPRC:$rA, GPRC:$rS),
 710                       "extsb $rA, $rS", IntGeneral,
 711                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 712 def EXTSH  : XForm_11<31, 922, (ops GPRC:$rA, GPRC:$rS),
 713                       "extsh $rA, $rS", IntGeneral,
 714                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 715
 716 def CMPW   : XForm_16_ext<31, 0, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 717                           "cmpw $crD, $rA, $rB", IntCompare>;
 718 def CMPLW  : XForm_16_ext<31, 32, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 719                           "cmplw $crD, $rA, $rB", IntCompare>;
 720 }
 721 let PPC970_Unit = 3 in {  // FPU Operations.
 722 //def FCMPO  : XForm_17<63, 32, (ops CRRC:$crD, FPRC:$fA, FPRC:$fB),
 723 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 724 def FCMPUS : XForm_17<63, 0, (ops CRRC:$crD, F4RC:$fA, F4RC:$fB),
 725                       "fcmpu $crD, $fA, $fB", FPCompare>;
 726 def FCMPUD : XForm_17<63, 0, (ops CRRC:$crD, F8RC:$fA, F8RC:$fB),
 727                       "fcmpu $crD, $fA, $fB", FPCompare>;
 728
 729 def FCTIWZ : XForm_26<63, 15, (ops F8RC:$frD, F8RC:$frB),
 730                       "fctiwz $frD, $frB", FPGeneral,
 731                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 732 def FRSP   : XForm_26<63, 12, (ops F4RC:$frD, F8RC:$frB),
 733                       "frsp $frD, $frB", FPGeneral,
 734                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 735 def FSQRT  : XForm_26<63, 22, (ops F8RC:$frD, F8RC:$frB),
 736                       "fsqrt $frD, $frB", FPSqrt,
 737                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 738 def FSQRTS : XForm_26<59, 22, (ops F4RC:$frD, F4RC:$frB),
 739                       "fsqrts $frD, $frB", FPSqrt,
 740                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 741 }
 742
 743 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 744 ///
 745 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 746 /// often coalesced away and we don't want the dispatch group builder to think
 747 /// that they will fill slots (which could cause the load of a LSU reject to
 748 /// sneak into a d-group with a store).
 749 def FMRS   : XForm_26<63, 72, (ops F4RC:$frD, F4RC:$frB),
 750                       "fmr $frD, $frB", FPGeneral,
 751                       []>,  // (set F4RC:$frD, F4RC:$frB)
 752                       PPC970_Unit_Pseudo;
 753 def FMRD   : XForm_26<63, 72, (ops F8RC:$frD, F8RC:$frB),
 754                       "fmr $frD, $frB", FPGeneral,
 755                       []>,  // (set F8RC:$frD, F8RC:$frB)
 756                       PPC970_Unit_Pseudo;
 757 def FMRSD  : XForm_26<63, 72, (ops F8RC:$frD, F4RC:$frB),
 758                       "fmr $frD, $frB", FPGeneral,
 759                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 760                       PPC970_Unit_Pseudo;
 761
 762 let PPC970_Unit = 3 in {  // FPU Operations.
 763 // These are artificially split into two different forms, for 4/8 byte FP.
 764 def FABSS  : XForm_26<63, 264, (ops F4RC:$frD, F4RC:$frB),
 765                       "fabs $frD, $frB", FPGeneral,
 766                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 767 def FABSD  : XForm_26<63, 264, (ops F8RC:$frD, F8RC:$frB),
 768                       "fabs $frD, $frB", FPGeneral,
 769                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 770 def FNABSS : XForm_26<63, 136, (ops F4RC:$frD, F4RC:$frB),
 771                       "fnabs $frD, $frB", FPGeneral,
 772                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 773 def FNABSD : XForm_26<63, 136, (ops F8RC:$frD, F8RC:$frB),
 774                       "fnabs $frD, $frB", FPGeneral,
 775                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 776 def FNEGS  : XForm_26<63, 40, (ops F4RC:$frD, F4RC:$frB),
 777                       "fneg $frD, $frB", FPGeneral,
 778                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 779 def FNEGD  : XForm_26<63, 40, (ops F8RC:$frD, F8RC:$frB),
 780                       "fneg $frD, $frB", FPGeneral,
 781                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 782 }
 783
 784
 785 // XL-Form instructions.  condition register logical ops.
 786 //
 787 def MCRF   : XLForm_3<19, 0, (ops CRRC:$BF, CRRC:$BFA),
 788                       "mcrf $BF, $BFA", BrMCR>,
 789              PPC970_DGroup_First, PPC970_Unit_CRU;
 790
 791 // XFX-Form instructions.  Instructions that deal with SPRs.
 792 //
 793 def MFCTR : XFXForm_1_ext<31, 339, 9, (ops GPRC:$rT), "mfctr $rT", SprMFSPR>,
 794             PPC970_DGroup_First, PPC970_Unit_FXU;
 795 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 796 def MTCTR : XFXForm_7_ext<31, 467, 9, (ops GPRC:$rS), "mtctr $rS", SprMTSPR>,
 797             PPC970_DGroup_First, PPC970_Unit_FXU;
 798 }
 799
 800 def MTLR  : XFXForm_7_ext<31, 467, 8, (ops GPRC:$rS), "mtlr $rS", SprMTSPR>,
 801             PPC970_DGroup_First, PPC970_Unit_FXU;
 802 def MFLR  : XFXForm_1_ext<31, 339, 8, (ops GPRC:$rT), "mflr $rT", SprMFSPR>,
 803             PPC970_DGroup_First, PPC970_Unit_FXU;
 804
 805 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 806 // a GPR on the PPC970.  As such, copies in and out have the same performance
 807 // characteristics as an OR instruction.
 808 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (ops GPRC:$rS),
 809                              "mtspr 256, $rS", IntGeneral>,
 810                PPC970_DGroup_Single, PPC970_Unit_FXU;
 811 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (ops GPRC:$rT),
 812                              "mfspr $rT, 256", IntGeneral>,
 813                PPC970_DGroup_First, PPC970_Unit_FXU;
 814
 815 def MTCRF : XFXForm_5<31, 144, (ops crbitm:$FXM, GPRC:$rS),
 816                       "mtcrf $FXM, $rS", BrMCRX>,
 817             PPC970_MicroCode, PPC970_Unit_CRU;
 818 def MFCR  : XFXForm_3<31, 19, (ops GPRC:$rT), "mfcr $rT", SprMFCR>,
 819             PPC970_MicroCode, PPC970_Unit_CRU;
 820 def MFOCRF: XFXForm_5a<31, 19, (ops GPRC:$rT, crbitm:$FXM),
 821                        "mfcr $rT, $FXM", SprMFCR>,
 822             PPC970_DGroup_First, PPC970_Unit_CRU;
 823
 824 let PPC970_Unit = 1 in {  // FXU Operations.
 825
 826 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 827 //
 828 def ADD4  : XOForm_1<31, 266, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 829                      "add $rT, $rA, $rB", IntGeneral,
 830                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 831 def ADDC  : XOForm_1<31, 10, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 832                      "addc $rT, $rA, $rB", IntGeneral,
 833                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 834                      PPC970_DGroup_Cracked;
 835 def ADDE  : XOForm_1<31, 138, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 836                      "adde $rT, $rA, $rB", IntGeneral,
 837                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 838 def DIVW  : XOForm_1<31, 491, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 839                      "divw $rT, $rA, $rB", IntDivW,
 840                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 841                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 842 def DIVWU : XOForm_1<31, 459, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 843                      "divwu $rT, $rA, $rB", IntDivW,
 844                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 845                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 846 def MULHW : XOForm_1<31, 75, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 847                      "mulhw $rT, $rA, $rB", IntMulHW,
 848                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 849 def MULHWU : XOForm_1<31, 11, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 850                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 851                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 852 def MULLW : XOForm_1<31, 235, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 853                      "mullw $rT, $rA, $rB", IntMulHW,
 854                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 855 def SUBF  : XOForm_1<31, 40, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 856                      "subf $rT, $rA, $rB", IntGeneral,
 857                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 858 def SUBFC : XOForm_1<31, 8, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 859                      "subfc $rT, $rA, $rB", IntGeneral,
 860                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 861                      PPC970_DGroup_Cracked;
 862 def SUBFE : XOForm_1<31, 136, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 863                      "subfe $rT, $rA, $rB", IntGeneral,
 864                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 865 def ADDME  : XOForm_3<31, 234, 0, (ops GPRC:$rT, GPRC:$rA),
 866                       "addme $rT, $rA", IntGeneral,
 867                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 868 def ADDZE  : XOForm_3<31, 202, 0, (ops GPRC:$rT, GPRC:$rA),
 869                       "addze $rT, $rA", IntGeneral,
 870                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 871 def NEG    : XOForm_3<31, 104, 0, (ops GPRC:$rT, GPRC:$rA),
 872                       "neg $rT, $rA", IntGeneral,
 873                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 874 def SUBFME : XOForm_3<31, 232, 0, (ops GPRC:$rT, GPRC:$rA),
 875                       "subfme $rT, $rA", IntGeneral,
 876                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 877 def SUBFZE : XOForm_3<31, 200, 0, (ops GPRC:$rT, GPRC:$rA),
 878                       "subfze $rT, $rA", IntGeneral,
 879                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 880 }
 881
 882 // A-Form instructions.  Most of the instructions executed in the FPU are of
 883 // this type.
 884 //
 885 let PPC970_Unit = 3 in {  // FPU Operations.
 886 def FMADD : AForm_1<63, 29,
 887                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 888                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 889                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 890                                            F8RC:$FRB))]>,
 891                     Requires<[FPContractions]>;
 892 def FMADDS : AForm_1<59, 29,
 893                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 894                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 895                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 896                                            F4RC:$FRB))]>,
 897                     Requires<[FPContractions]>;
 898 def FMSUB : AForm_1<63, 28,
 899                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 900                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 901                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 902                                            F8RC:$FRB))]>,
 903                     Requires<[FPContractions]>;
 904 def FMSUBS : AForm_1<59, 28,
 905                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 906                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 907                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 908                                            F4RC:$FRB))]>,
 909                     Requires<[FPContractions]>;
 910 def FNMADD : AForm_1<63, 31,
 911                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 912                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 913                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 914                                                  F8RC:$FRB)))]>,
 915                     Requires<[FPContractions]>;
 916 def FNMADDS : AForm_1<59, 31,
 917                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 918                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 919                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 920                                                  F4RC:$FRB)))]>,
 921                     Requires<[FPContractions]>;
 922 def FNMSUB : AForm_1<63, 30,
 923                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 924                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 925                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 926                                                  F8RC:$FRB)))]>,
 927                     Requires<[FPContractions]>;
 928 def FNMSUBS : AForm_1<59, 30,
 929                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 930                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 931                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 932                                                  F4RC:$FRB)))]>,
 933                     Requires<[FPContractions]>;
 934 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
 935 // having 4 of these, force the comparison to always be an 8-byte double (code
 936 // should use an FMRSD if the input comparison value really wants to be a float)
 937 // and 4/8 byte forms for the result and operand type..
 938 def FSELD : AForm_1<63, 23,
 939                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 940                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 941                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
 942 def FSELS : AForm_1<63, 23,
 943                      (ops F4RC:$FRT, F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 944                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 945                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
 946 def FADD  : AForm_2<63, 21,
 947                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 948                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 949                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
 950 def FADDS : AForm_2<59, 21,
 951                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 952                     "fadds $FRT, $FRA, $FRB", FPGeneral,
 953                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
 954 def FDIV  : AForm_2<63, 18,
 955                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 956                     "fdiv $FRT, $FRA, $FRB", FPDivD,
 957                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
 958 def FDIVS : AForm_2<59, 18,
 959                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 960                     "fdivs $FRT, $FRA, $FRB", FPDivS,
 961                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
 962 def FMUL  : AForm_3<63, 25,
 963                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 964                     "fmul $FRT, $FRA, $FRB", FPFused,
 965                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
 966 def FMULS : AForm_3<59, 25,
 967                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 968                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
 969                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
 970 def FSUB  : AForm_2<63, 20,
 971                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 972                     "fsub $FRT, $FRA, $FRB", FPGeneral,
 973                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
 974 def FSUBS : AForm_2<59, 20,
 975                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 976                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
 977                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
 978 }
 979
 980 let PPC970_Unit = 1 in {  // FXU Operations.
 981 // M-Form instructions.  rotate and mask instructions.
 982 //
 983 let isCommutable = 1 in {
 984 // RLWIMI can be commuted if the rotate amount is zero.
 985 def RLWIMI : MForm_2<20,
 986                      (ops GPRC:$rA, GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
 987                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
 988                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
 989                       NoEncode<"$rSi">;
 990 }
 991 def RLWINM : MForm_2<21,
 992                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 993                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
 994                      []>;
 995 def RLWINMo : MForm_2<21,
 996                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 997                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
 998                      []>, isDOT, PPC970_DGroup_Cracked;
 999 def RLWNM  : MForm_2<23,
1000                      (ops GPRC:$rA, GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1001                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1002                      []>;
1003 }
1004
1005
1006 //===----------------------------------------------------------------------===//
1007 // DWARF Pseudo Instructions
1008 //
1009
1010 def DWARF_LOC        : Pseudo<(ops i32imm:$line, i32imm:$col, i32imm:$file),
1011                               "${:comment} .loc $file, $line, $col",
1012                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1013                                   (i32 imm:$file))]>;
1014
1015 def DWARF_LABEL      : Pseudo<(ops i32imm:$id),
1016                               "\n${:private}debug_loc$id:",
1017                       [(dwarf_label (i32 imm:$id))]>;
1018
1019 //===----------------------------------------------------------------------===//
1020 // PowerPC Instruction Patterns
1021 //
1022
1023 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1024 def : Pat<(i32 imm:$imm),
1025           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1026
1027 // Implement the 'not' operation with the NOR instruction.
1028 def NOT : Pat<(not GPRC:$in),
1029               (NOR GPRC:$in, GPRC:$in)>;
1030
1031 // ADD an arbitrary immediate.
1032 def : Pat<(add GPRC:$in, imm:$imm),
1033           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1034 // OR an arbitrary immediate.
1035 def : Pat<(or GPRC:$in, imm:$imm),
1036           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1037 // XOR an arbitrary immediate.
1038 def : Pat<(xor GPRC:$in, imm:$imm),
1039           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1040 // SUBFIC
1041 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1042           (SUBFIC GPRC:$in, imm:$imm)>;
1043
1044 // Return void support.
1045 def : Pat<(ret), (BLR)>;
1046
1047 // SHL/SRL
1048 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1049           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1050 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1051           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1052
1053 // ROTL
1054 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1055           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1056 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1057           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1058
1059 // RLWNM
1060 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1061           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1062
1063 // Calls
1064 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
1065           (BL tglobaladdr:$dst)>;
1066 def : Pat<(PPCcall (i32 texternalsym:$dst)),
1067           (BL texternalsym:$dst)>;
1068
1069 // Hi and Lo for Darwin Global Addresses.
1070 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1071 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1072 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1073 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1074 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1075 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1076 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1077           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1078 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1079           (ADDIS GPRC:$in, tconstpool:$g)>;
1080 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1081           (ADDIS GPRC:$in, tjumptable:$g)>;
1082
1083 // Fused negative multiply subtract, alternate pattern
1084 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1085           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1086           Requires<[FPContractions]>;
1087 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1088           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1089           Requires<[FPContractions]>;
1090
1091 // Standard shifts.  These are represented separately from the real shifts above
1092 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1093 // amounts.
1094 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1095           (SRAW GPRC:$rS, GPRC:$rB)>;
1096 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1097           (SRW GPRC:$rS, GPRC:$rB)>;
1098 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1099           (SLW GPRC:$rS, GPRC:$rB)>;
1100
1101 def : Pat<(zextloadi1 iaddr:$src),
1102           (LBZ iaddr:$src)>;
1103 def : Pat<(zextloadi1 xaddr:$src),
1104           (LBZX xaddr:$src)>;
1105 def : Pat<(extloadi1 iaddr:$src),
1106           (LBZ iaddr:$src)>;
1107 def : Pat<(extloadi1 xaddr:$src),
1108           (LBZX xaddr:$src)>;
1109 def : Pat<(extloadi8 iaddr:$src),
1110           (LBZ iaddr:$src)>;
1111 def : Pat<(extloadi8 xaddr:$src),
1112           (LBZX xaddr:$src)>;
1113 def : Pat<(extloadi16 iaddr:$src),
1114           (LHZ iaddr:$src)>;
1115 def : Pat<(extloadi16 xaddr:$src),
1116           (LHZX xaddr:$src)>;
1117 def : Pat<(extloadf32 iaddr:$src),
1118           (FMRSD (LFS iaddr:$src))>;
1119 def : Pat<(extloadf32 xaddr:$src),
1120           (FMRSD (LFSX xaddr:$src))>;
1121
1122 include "PPCInstrAltivec.td"
1123 include "PPCInstr64Bit.td"