lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56 def SDT_PPCnop : SDTypeProfile<0, 0, []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // PowerPC specific DAG Nodes.
  60 //
  61
  62 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  63 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  64 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  65 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  66                        [SDNPHasChain, SDNPMayStore]>;
  67
  68 // This sequence is used for long double->int conversions.  It changes the
  69 // bits in the FPSCR which is not modelled.
  70 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  71                         [SDNPOutFlag]>;
  72 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  73                        [SDNPInFlag, SDNPOutFlag]>;
  74 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  75                        [SDNPInFlag, SDNPOutFlag]>;
  76 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  77                        [SDNPInFlag, SDNPOutFlag]>;
  78 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  79                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  80                         SDTCisVT<3, f64>]>,
  81                        [SDNPInFlag]>;
  82
  83 def PPCfsel   : SDNode<"PPCISD::FSEL",
  84    // Type constraint for fsel.
  85    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  86                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  87
  88 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  89 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  90 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  91 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  92 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  93
  94 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  95
  96 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  97 // amounts.  These nodes are generated by the multi-precision shift code.
  98 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
  99 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 100 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 101
 102 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 103 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 104                            [SDNPHasChain, SDNPMayStore]>;
 105
 106 // These are target-independent nodes, but have target-specific formats.
 107 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 108                            [SDNPHasChain, SDNPOutFlag]>;
 109 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 110                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 111
 112 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 113 def PPCcall_Darwin : SDNode<"PPCISD::CALL_Darwin", SDT_PPCCall,
 114                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 115 def PPCcall_SVR4  : SDNode<"PPCISD::CALL_SVR4", SDT_PPCCall,
 116                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 117 def PPCnop : SDNode<"PPCISD::NOP", SDT_PPCnop, [SDNPInFlag, SDNPOutFlag]>;
 118 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 119                        [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 120 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 121                           [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 122 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 123                             [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 124 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 125                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 126 def PPCbctrl_Darwin  : SDNode<"PPCISD::BCTRL_Darwin", SDTNone,
 127                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 128
 129 def PPCbctrl_SVR4  : SDNode<"PPCISD::BCTRL_SVR4", SDTNone,
 130                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 131
 132 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 133                            [SDNPHasChain, SDNPOptInFlag]>;
 134
 135 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 136                         [SDNPHasChain,  SDNPOptInFlag]>;
 137
 138 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 139 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 140
 141 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 142                            [SDNPHasChain, SDNPOptInFlag]>;
 143
 144 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 145                            [SDNPHasChain, SDNPMayLoad]>;
 146 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 147                            [SDNPHasChain, SDNPMayStore]>;
 148
 149 // Instructions to support atomic operations
 150 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 151                           [SDNPHasChain, SDNPMayLoad]>;
 152 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 153                           [SDNPHasChain, SDNPMayStore]>;
 154
 155 // Instructions to support dynamic alloca.
 156 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 157 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 158
 159 //===----------------------------------------------------------------------===//
 160 // PowerPC specific transformation functions and pattern fragments.
 161 //
 162
 163 def SHL32 : SDNodeXForm<imm, [{
 164   // Transformation function: 31 - imm
 165   return getI32Imm(31 - N->getZExtValue());
 166 }]>;
 167
 168 def SRL32 : SDNodeXForm<imm, [{
 169   // Transformation function: 32 - imm
 170   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 171 }]>;
 172
 173 def LO16 : SDNodeXForm<imm, [{
 174   // Transformation function: get the low 16 bits.
 175   return getI32Imm((unsigned short)N->getZExtValue());
 176 }]>;
 177
 178 def HI16 : SDNodeXForm<imm, [{
 179   // Transformation function: shift the immediate value down into the low bits.
 180   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 181 }]>;
 182
 183 def HA16 : SDNodeXForm<imm, [{
 184   // Transformation function: shift the immediate value down into the low bits.
 185   signed int Val = N->getZExtValue();
 186   return getI32Imm((Val - (signed short)Val) >> 16);
 187 }]>;
 188 def MB : SDNodeXForm<imm, [{
 189   // Transformation function: get the start bit of a mask
 190   unsigned mb = 0, me;
 191   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 192   return getI32Imm(mb);
 193 }]>;
 194
 195 def ME : SDNodeXForm<imm, [{
 196   // Transformation function: get the end bit of a mask
 197   unsigned mb, me = 0;
 198   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 199   return getI32Imm(me);
 200 }]>;
 201 def maskimm32 : PatLeaf<(imm), [{
 202   // maskImm predicate - True if immediate is a run of ones.
 203   unsigned mb, me;
 204   if (N->getValueType(0) == MVT::i32)
 205     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 206   else
 207     return false;
 208 }]>;
 209
 210 def immSExt16  : PatLeaf<(imm), [{
 211   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 212   // field.  Used by instructions like 'addi'.
 213   if (N->getValueType(0) == MVT::i32)
 214     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 215   else
 216     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 217 }]>;
 218 def immZExt16  : PatLeaf<(imm), [{
 219   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 220   // field.  Used by instructions like 'ori'.
 221   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 222 }], LO16>;
 223
 224 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 225 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 226 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 227 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 228 // clear).
 229 def imm16ShiftedZExt : PatLeaf<(imm), [{
 230   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 231   // immediate are set.  Used by instructions like 'xoris'.
 232   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 233 }], HI16>;
 234
 235 def imm16ShiftedSExt : PatLeaf<(imm), [{
 236   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 237   // immediate are set.  Used by instructions like 'addis'.  Identical to
 238   // imm16ShiftedZExt in 32-bit mode.
 239   if (N->getZExtValue() & 0xFFFF) return false;
 240   if (N->getValueType(0) == MVT::i32)
 241     return true;
 242   // For 64-bit, make sure it is sext right.
 243   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 244 }], HI16>;
 245
 246
 247 //===----------------------------------------------------------------------===//
 248 // PowerPC Flag Definitions.
 249
 250 class isPPC64 { bit PPC64 = 1; }
 251 class isDOT   {
 252   list<Register> Defs = [CR0];
 253   bit RC  = 1;
 254 }
 255
 256 class RegConstraint<string C> {
 257   string Constraints = C;
 258 }
 259 class NoEncode<string E> {
 260   string DisableEncoding = E;
 261 }
 262
 263
 264 //===----------------------------------------------------------------------===//
 265 // PowerPC Operand Definitions.
 266
 267 def s5imm   : Operand<i32> {
 268   let PrintMethod = "printS5ImmOperand";
 269 }
 270 def u5imm   : Operand<i32> {
 271   let PrintMethod = "printU5ImmOperand";
 272 }
 273 def u6imm   : Operand<i32> {
 274   let PrintMethod = "printU6ImmOperand";
 275 }
 276 def s16imm  : Operand<i32> {
 277   let PrintMethod = "printS16ImmOperand";
 278 }
 279 def u16imm  : Operand<i32> {
 280   let PrintMethod = "printU16ImmOperand";
 281 }
 282 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 283   let PrintMethod = "printS16X4ImmOperand";
 284 }
 285 def target : Operand<OtherVT> {
 286   let PrintMethod = "printBranchOperand";
 287 }
 288 def calltarget : Operand<iPTR> {
 289   let PrintMethod = "printCallOperand";
 290 }
 291 def aaddr : Operand<iPTR> {
 292   let PrintMethod = "printAbsAddrOperand";
 293 }
 294 def piclabel: Operand<iPTR> {
 295   let PrintMethod = "printPICLabel";
 296 }
 297 def symbolHi: Operand<i32> {
 298   let PrintMethod = "printSymbolHi";
 299 }
 300 def symbolLo: Operand<i32> {
 301   let PrintMethod = "printSymbolLo";
 302 }
 303 def crbitm: Operand<i8> {
 304   let PrintMethod = "printcrbitm";
 305 }
 306 // Address operands
 307 def memri : Operand<iPTR> {
 308   let PrintMethod = "printMemRegImm";
 309   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 310 }
 311 def memrr : Operand<iPTR> {
 312   let PrintMethod = "printMemRegReg";
 313   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 314 }
 315 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 316   let PrintMethod = "printMemRegImmShifted";
 317   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 318 }
 319 def tocentry : Operand<iPTR> {
 320   let PrintMethod = "printTOCEntryLabel";
 321   let MIOperandInfo = (ops i32imm:$imm);
 322 }
 323
 324 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 325 // that doesn't matter.
 326 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 327                                      (ops (i32 20), (i32 zero_reg))> {
 328   let PrintMethod = "printPredicateOperand";
 329 }
 330
 331 // Define PowerPC specific addressing mode.
 332 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 333 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 334 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 335 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 336
 337 /// This is just the offset part of iaddr, used for preinc.
 338 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 339
 340 //===----------------------------------------------------------------------===//
 341 // PowerPC Instruction Predicate Definitions.
 342 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 343 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 344 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 345
 346
 347 //===----------------------------------------------------------------------===//
 348 // PowerPC Instruction Definitions.
 349
 350 // Pseudo-instructions:
 351
 352 let hasCtrlDep = 1 in {
 353 let Defs = [R1], Uses = [R1] in {
 354 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt),
 355                               "${:comment} ADJCALLSTACKDOWN",
 356                               [(callseq_start timm:$amt)]>;
 357 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2),
 358                               "${:comment} ADJCALLSTACKUP",
 359                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 360 }
 361
 362 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 363                               "UPDATE_VRSAVE $rD, $rS", []>;
 364 }
 365
 366 let Defs = [R1], Uses = [R1] in
 367 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi),
 368                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 369                        [(set GPRC:$result,
 370                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 371
 372 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 373 // instruction selection into a branch sequence.
 374 let usesCustomInserter = 1,    // Expanded after instruction selection.
 375     PPC970_Single = 1 in {
 376   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 377                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 378                               []>;
 379   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 380                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 381                               []>;
 382   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 383                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 384                               []>;
 385   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 386                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 387                               []>;
 388   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 389                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 390                               []>;
 391 }
 392
 393 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 394 // scavenge a register for it.
 395 def SPILL_CR : Pseudo<(outs), (ins GPRC:$cond, memri:$F),
 396                      "${:comment} SPILL_CR $cond $F", []>;
 397
 398 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 399   let isReturn = 1, Uses = [LR, RM] in
 400     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 401                           "b${p:cc}lr ${p:reg}", BrB,
 402                           [(retflag)]>;
 403   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 404     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 405 }
 406
 407 let Defs = [LR] in
 408   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "bl $label", []>,
 409                    PPC970_Unit_BRU;
 410
 411 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 412   let isBarrier = 1 in {
 413   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 414                   "b $dst", BrB,
 415                   [(br bb:$dst)]>;
 416   }
 417
 418   // BCC represents an arbitrary conditional branch on a predicate.
 419   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 420   // a two-value operand where a dag node expects two operands. :(
 421   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 422                   "b${cond:cc} ${cond:reg}, $dst"
 423                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 424 }
 425
 426 // Darwin ABI Calls.
 427 let isCall = 1, PPC970_Unit = 7,
 428   // All calls clobber the non-callee saved registers...
 429   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 430           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 431           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 432           LR,CTR,
 433           CR0,CR1,CR5,CR6,CR7,CARRY] in {
 434   // Convenient aliases for call instructions
 435   let Uses = [RM] in {
 436     def BL_Darwin  : IForm<18, 0, 1,
 437                            (outs), (ins calltarget:$func, variable_ops),
 438                            "bl $func", BrB, []>;  // See Pat patterns below.
 439     def BLA_Darwin : IForm<18, 1, 1,
 440                           (outs), (ins aaddr:$func, variable_ops),
 441                           "bla $func", BrB, [(PPCcall_Darwin (i32 imm:$func))]>;
 442   }
 443   let Uses = [CTR, RM] in {
 444     def BCTRL_Darwin : XLForm_2_ext<19, 528, 20, 0, 1,
 445                                   (outs), (ins variable_ops),
 446                                   "bctrl", BrB,
 447                                   [(PPCbctrl_Darwin)]>, Requires<[In32BitMode]>;
 448   }
 449 }
 450
 451 // SVR4 ABI Calls.
 452 let isCall = 1, PPC970_Unit = 7,
 453   // All calls clobber the non-callee saved registers...
 454   Defs = [R0,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 455           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 456           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 457           LR,CTR,
 458           CR0,CR1,CR5,CR6,CR7,CARRY] in {
 459   // Convenient aliases for call instructions
 460   let Uses = [RM] in {
 461     def BL_SVR4  : IForm<18, 0, 1,
 462                         (outs), (ins calltarget:$func, variable_ops),
 463                         "bl $func", BrB, []>;  // See Pat patterns below.
 464     def BLA_SVR4 : IForm<18, 1, 1,
 465                         (outs), (ins aaddr:$func, variable_ops),
 466                         "bla $func", BrB,
 467                         [(PPCcall_SVR4 (i32 imm:$func))]>;
 468   }
 469   let Uses = [CTR, RM] in {
 470     def BCTRL_SVR4 : XLForm_2_ext<19, 528, 20, 0, 1,
 471                                 (outs), (ins variable_ops),
 472                                 "bctrl", BrB,
 473                                 [(PPCbctrl_SVR4)]>, Requires<[In32BitMode]>;
 474   }
 475 }
 476
 477
 478 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 479 def TCRETURNdi :Pseudo< (outs),
 480                         (ins calltarget:$dst, i32imm:$offset, variable_ops),
 481                  "#TC_RETURNd $dst $offset",
 482                  []>;
 483
 484
 485 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 486 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset, variable_ops),
 487                  "#TC_RETURNa $func $offset",
 488                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 489
 490 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 491 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset, variable_ops),
 492                  "#TC_RETURNr $dst $offset",
 493                  []>;
 494
 495
 496 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 497     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 498 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 499      Requires<[In32BitMode]>;
 500
 501
 502
 503 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 504     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 505 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 506                   "b $dst", BrB,
 507                   []>;
 508
 509
 510 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 511     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 512 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 513                   "ba $dst", BrB,
 514                   []>;
 515
 516
 517 // DCB* instructions.
 518 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 519                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 520                       PPC970_DGroup_Single;
 521 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 522                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 523                       PPC970_DGroup_Single;
 524 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 525                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 526                       PPC970_DGroup_Single;
 527 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 528                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 529                       PPC970_DGroup_Single;
 530 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 531                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 532                       PPC970_DGroup_Single;
 533 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 534                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 535                       PPC970_DGroup_Single;
 536 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 537                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 538                       PPC970_DGroup_Single;
 539 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 540                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 541                       PPC970_DGroup_Single;
 542
 543 // Atomic operations
 544 let usesCustomInserter = 1 in {
 545   let Uses = [CR0] in {
 546     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 547       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 548       "${:comment} ATOMIC_LOAD_ADD_I8 PSEUDO!",
 549       [(set GPRC:$dst, (atomic_load_add_8 xoaddr:$ptr, GPRC:$incr))]>;
 550     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 551       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 552       "${:comment} ATOMIC_LOAD_SUB_I8 PSEUDO!",
 553       [(set GPRC:$dst, (atomic_load_sub_8 xoaddr:$ptr, GPRC:$incr))]>;
 554     def ATOMIC_LOAD_AND_I8 : Pseudo<
 555       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 556       "${:comment} ATOMIC_LOAD_AND_I8 PSEUDO!",
 557       [(set GPRC:$dst, (atomic_load_and_8 xoaddr:$ptr, GPRC:$incr))]>;
 558     def ATOMIC_LOAD_OR_I8 : Pseudo<
 559       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 560       "${:comment} ATOMIC_LOAD_OR_I8 PSEUDO!",
 561       [(set GPRC:$dst, (atomic_load_or_8 xoaddr:$ptr, GPRC:$incr))]>;
 562     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 563       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 564       "${:comment} ATOMIC_LOAD_XOR_I8 PSEUDO!",
 565       [(set GPRC:$dst, (atomic_load_xor_8 xoaddr:$ptr, GPRC:$incr))]>;
 566     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 567       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 568       "${:comment} ATOMIC_LOAD_NAND_I8 PSEUDO!",
 569       [(set GPRC:$dst, (atomic_load_nand_8 xoaddr:$ptr, GPRC:$incr))]>;
 570     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 571       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 572       "${:comment} ATOMIC_LOAD_ADD_I16 PSEUDO!",
 573       [(set GPRC:$dst, (atomic_load_add_16 xoaddr:$ptr, GPRC:$incr))]>;
 574     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 575       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 576       "${:comment} ATOMIC_LOAD_SUB_I16 PSEUDO!",
 577       [(set GPRC:$dst, (atomic_load_sub_16 xoaddr:$ptr, GPRC:$incr))]>;
 578     def ATOMIC_LOAD_AND_I16 : Pseudo<
 579       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 580       "${:comment} ATOMIC_LOAD_AND_I16 PSEUDO!",
 581       [(set GPRC:$dst, (atomic_load_and_16 xoaddr:$ptr, GPRC:$incr))]>;
 582     def ATOMIC_LOAD_OR_I16 : Pseudo<
 583       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 584       "${:comment} ATOMIC_LOAD_OR_I16 PSEUDO!",
 585       [(set GPRC:$dst, (atomic_load_or_16 xoaddr:$ptr, GPRC:$incr))]>;
 586     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 587       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 588       "${:comment} ATOMIC_LOAD_XOR_I16 PSEUDO!",
 589       [(set GPRC:$dst, (atomic_load_xor_16 xoaddr:$ptr, GPRC:$incr))]>;
 590     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 591       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 592       "${:comment} ATOMIC_LOAD_NAND_I16 PSEUDO!",
 593       [(set GPRC:$dst, (atomic_load_nand_16 xoaddr:$ptr, GPRC:$incr))]>;
 594     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 595       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 596       "${:comment} ATOMIC_LOAD_ADD_I32 PSEUDO!",
 597       [(set GPRC:$dst, (atomic_load_add_32 xoaddr:$ptr, GPRC:$incr))]>;
 598     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 599       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 600       "${:comment} ATOMIC_LOAD_SUB_I32 PSEUDO!",
 601       [(set GPRC:$dst, (atomic_load_sub_32 xoaddr:$ptr, GPRC:$incr))]>;
 602     def ATOMIC_LOAD_AND_I32 : Pseudo<
 603       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 604       "${:comment} ATOMIC_LOAD_AND_I32 PSEUDO!",
 605       [(set GPRC:$dst, (atomic_load_and_32 xoaddr:$ptr, GPRC:$incr))]>;
 606     def ATOMIC_LOAD_OR_I32 : Pseudo<
 607       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 608       "${:comment} ATOMIC_LOAD_OR_I32 PSEUDO!",
 609       [(set GPRC:$dst, (atomic_load_or_32 xoaddr:$ptr, GPRC:$incr))]>;
 610     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 611       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 612       "${:comment} ATOMIC_LOAD_XOR_I32 PSEUDO!",
 613       [(set GPRC:$dst, (atomic_load_xor_32 xoaddr:$ptr, GPRC:$incr))]>;
 614     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 615       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 616       "${:comment} ATOMIC_LOAD_NAND_I32 PSEUDO!",
 617       [(set GPRC:$dst, (atomic_load_nand_32 xoaddr:$ptr, GPRC:$incr))]>;
 618
 619     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 620       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new),
 621       "${:comment} ATOMIC_CMP_SWAP_I8 PSEUDO!",
 622       [(set GPRC:$dst,
 623                     (atomic_cmp_swap_8 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 624     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 625       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new),
 626       "${:comment} ATOMIC_CMP_SWAP_I16 PSEUDO!",
 627       [(set GPRC:$dst,
 628                     (atomic_cmp_swap_16 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 629     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 630       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new),
 631       "${:comment} ATOMIC_CMP_SWAP_I32 PSEUDO!",
 632       [(set GPRC:$dst,
 633                     (atomic_cmp_swap_32 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 634
 635     def ATOMIC_SWAP_I8 : Pseudo<
 636       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new),
 637       "${:comment} ATOMIC_SWAP_I8 PSEUDO!",
 638       [(set GPRC:$dst, (atomic_swap_8 xoaddr:$ptr, GPRC:$new))]>;
 639     def ATOMIC_SWAP_I16 : Pseudo<
 640       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new),
 641       "${:comment} ATOMIC_SWAP_I16 PSEUDO!",
 642       [(set GPRC:$dst, (atomic_swap_16 xoaddr:$ptr, GPRC:$new))]>;
 643     def ATOMIC_SWAP_I32 : Pseudo<
 644       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new),
 645       "${:comment} ATOMIC_SWAP_I32 PSEUDO!",
 646       [(set GPRC:$dst, (atomic_swap_32 xoaddr:$ptr, GPRC:$new))]>;
 647   }
 648 }
 649
 650 // Instructions to support atomic operations
 651 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 652                    "lwarx $rD, $src", LdStLWARX,
 653                    [(set GPRC:$rD, (PPClarx xoaddr:$src))]>;
 654
 655 let Defs = [CR0] in
 656 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 657                    "stwcx. $rS, $dst", LdStSTWCX,
 658                    [(PPCstcx GPRC:$rS, xoaddr:$dst)]>,
 659                    isDOT;
 660
 661 let isBarrier = 1, hasCtrlDep = 1 in
 662 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStGeneral, [(trap)]>;
 663
 664 //===----------------------------------------------------------------------===//
 665 // PPC32 Load Instructions.
 666 //
 667
 668 // Unindexed (r+i) Loads.
 669 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 670 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 671                   "lbz $rD, $src", LdStGeneral,
 672                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 673 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 674                   "lha $rD, $src", LdStLHA,
 675                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 676                   PPC970_DGroup_Cracked;
 677 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 678                   "lhz $rD, $src", LdStGeneral,
 679                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 680 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 681                   "lwz $rD, $src", LdStGeneral,
 682                   [(set GPRC:$rD, (load iaddr:$src))]>;
 683
 684 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 685                   "lfs $rD, $src", LdStLFDU,
 686                   [(set F4RC:$rD, (load iaddr:$src))]>;
 687 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 688                   "lfd $rD, $src", LdStLFD,
 689                   [(set F8RC:$rD, (load iaddr:$src))]>;
 690
 691
 692 // Unindexed (r+i) Loads with Update (preinc).
 693 let mayLoad = 1 in {
 694 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 695                    "lbzu $rD, $addr", LdStGeneral,
 696                    []>, RegConstraint<"$addr.reg = $ea_result">,
 697                    NoEncode<"$ea_result">;
 698
 699 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 700                    "lhau $rD, $addr", LdStGeneral,
 701                    []>, RegConstraint<"$addr.reg = $ea_result">,
 702                    NoEncode<"$ea_result">;
 703
 704 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 705                    "lhzu $rD, $addr", LdStGeneral,
 706                    []>, RegConstraint<"$addr.reg = $ea_result">,
 707                    NoEncode<"$ea_result">;
 708
 709 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 710                    "lwzu $rD, $addr", LdStGeneral,
 711                    []>, RegConstraint<"$addr.reg = $ea_result">,
 712                    NoEncode<"$ea_result">;
 713
 714 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 715                   "lfs $rD, $addr", LdStLFDU,
 716                   []>, RegConstraint<"$addr.reg = $ea_result">,
 717                    NoEncode<"$ea_result">;
 718
 719 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 720                   "lfd $rD, $addr", LdStLFD,
 721                   []>, RegConstraint<"$addr.reg = $ea_result">,
 722                    NoEncode<"$ea_result">;
 723 }
 724 }
 725
 726 // Indexed (r+r) Loads.
 727 //
 728 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 729 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 730                    "lbzx $rD, $src", LdStGeneral,
 731                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 732 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 733                    "lhax $rD, $src", LdStLHA,
 734                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 735                    PPC970_DGroup_Cracked;
 736 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 737                    "lhzx $rD, $src", LdStGeneral,
 738                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 739 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 740                    "lwzx $rD, $src", LdStGeneral,
 741                    [(set GPRC:$rD, (load xaddr:$src))]>;
 742
 743
 744 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 745                    "lhbrx $rD, $src", LdStGeneral,
 746                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i16))]>;
 747 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 748                    "lwbrx $rD, $src", LdStGeneral,
 749                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i32))]>;
 750
 751 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 752                       "lfsx $frD, $src", LdStLFDU,
 753                       [(set F4RC:$frD, (load xaddr:$src))]>;
 754 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 755                       "lfdx $frD, $src", LdStLFDU,
 756                       [(set F8RC:$frD, (load xaddr:$src))]>;
 757 }
 758
 759 //===----------------------------------------------------------------------===//
 760 // PPC32 Store Instructions.
 761 //
 762
 763 // Unindexed (r+i) Stores.
 764 let PPC970_Unit = 2 in {
 765 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 766                    "stb $rS, $src", LdStGeneral,
 767                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 768 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 769                    "sth $rS, $src", LdStGeneral,
 770                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 771 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 772                    "stw $rS, $src", LdStGeneral,
 773                    [(store GPRC:$rS, iaddr:$src)]>;
 774 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 775                    "stfs $rS, $dst", LdStUX,
 776                    [(store F4RC:$rS, iaddr:$dst)]>;
 777 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 778                    "stfd $rS, $dst", LdStUX,
 779                    [(store F8RC:$rS, iaddr:$dst)]>;
 780 }
 781
 782 // Unindexed (r+i) Stores with Update (preinc).
 783 let PPC970_Unit = 2 in {
 784 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 785                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 786                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 787                     [(set ptr_rc:$ea_res,
 788                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 789                                          iaddroff:$ptroff))]>,
 790                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 791 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 792                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 793                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 794                     [(set ptr_rc:$ea_res,
 795                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 796                                         iaddroff:$ptroff))]>,
 797                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 798 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 799                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 800                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 801                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 802                                                      iaddroff:$ptroff))]>,
 803                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 804 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 805                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 806                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 807                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 808                                           iaddroff:$ptroff))]>,
 809                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 810 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 811                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 812                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 813                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 814                                           iaddroff:$ptroff))]>,
 815                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 816 }
 817
 818
 819 // Indexed (r+r) Stores.
 820 //
 821 let PPC970_Unit = 2 in {
 822 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 823                    "stbx $rS, $dst", LdStGeneral,
 824                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 825                    PPC970_DGroup_Cracked;
 826 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 827                    "sthx $rS, $dst", LdStGeneral,
 828                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 829                    PPC970_DGroup_Cracked;
 830 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 831                    "stwx $rS, $dst", LdStGeneral,
 832                    [(store GPRC:$rS, xaddr:$dst)]>,
 833                    PPC970_DGroup_Cracked;
 834
 835 let mayStore = 1 in {
 836 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 837                    "stwux $rS, $rA, $rB", LdStGeneral,
 838                    []>;
 839 }
 840 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 841                    "sthbrx $rS, $dst", LdStGeneral,
 842                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i16)]>,
 843                    PPC970_DGroup_Cracked;
 844 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 845                    "stwbrx $rS, $dst", LdStGeneral,
 846                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i32)]>,
 847                    PPC970_DGroup_Cracked;
 848
 849 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 850                      "stfiwx $frS, $dst", LdStUX,
 851                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 852
 853 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 854                      "stfsx $frS, $dst", LdStUX,
 855                      [(store F4RC:$frS, xaddr:$dst)]>;
 856 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 857                      "stfdx $frS, $dst", LdStUX,
 858                      [(store F8RC:$frS, xaddr:$dst)]>;
 859 }
 860
 861 let isBarrier = 1 in
 862 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 863                         "sync", LdStSync,
 864                         [(int_ppc_sync)]>;
 865
 866 //===----------------------------------------------------------------------===//
 867 // PPC32 Arithmetic Instructions.
 868 //
 869
 870 let PPC970_Unit = 1 in {  // FXU Operations.
 871 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 872                      "addi $rD, $rA, $imm", IntGeneral,
 873                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 874 let Defs = [CARRY] in {
 875 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 876                      "addic $rD, $rA, $imm", IntGeneral,
 877                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 878                      PPC970_DGroup_Cracked;
 879 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 880                      "addic. $rD, $rA, $imm", IntGeneral,
 881                      []>;
 882 }
 883 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 884                      "addis $rD, $rA, $imm", IntGeneral,
 885                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 886 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 887                      "la $rD, $sym($rA)", IntGeneral,
 888                      [(set GPRC:$rD, (add GPRC:$rA,
 889                                           (PPClo tglobaladdr:$sym, 0)))]>;
 890 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 891                      "mulli $rD, $rA, $imm", IntMulLI,
 892                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 893 let Defs = [CARRY] in {
 894 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 895                      "subfic $rD, $rA, $imm", IntGeneral,
 896                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 897 }
 898
 899 let isReMaterializable = 1 in {
 900   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 901                        "li $rD, $imm", IntGeneral,
 902                        [(set GPRC:$rD, immSExt16:$imm)]>;
 903   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 904                        "lis $rD, $imm", IntGeneral,
 905                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 906 }
 907 }
 908
 909 let PPC970_Unit = 1 in {  // FXU Operations.
 910 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 911                     "andi. $dst, $src1, $src2", IntGeneral,
 912                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 913                     isDOT;
 914 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 915                     "andis. $dst, $src1, $src2", IntGeneral,
 916                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 917                     isDOT;
 918 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 919                     "ori $dst, $src1, $src2", IntGeneral,
 920                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 921 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 922                     "oris $dst, $src1, $src2", IntGeneral,
 923                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 924 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 925                     "xori $dst, $src1, $src2", IntGeneral,
 926                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 927 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 928                     "xoris $dst, $src1, $src2", IntGeneral,
 929                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 930 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 931                          []>;
 932 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 933                         "cmpwi $crD, $rA, $imm", IntCompare>;
 934 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 935                          "cmplwi $dst, $src1, $src2", IntCompare>;
 936 }
 937
 938
 939 let PPC970_Unit = 1 in {  // FXU Operations.
 940 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 941                    "nand $rA, $rS, $rB", IntGeneral,
 942                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 943 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 944                    "and $rA, $rS, $rB", IntGeneral,
 945                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 946 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 947                    "andc $rA, $rS, $rB", IntGeneral,
 948                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 949 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 950                    "or $rA, $rS, $rB", IntGeneral,
 951                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 952 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 953                    "nor $rA, $rS, $rB", IntGeneral,
 954                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 955 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 956                    "orc $rA, $rS, $rB", IntGeneral,
 957                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 958 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 959                    "eqv $rA, $rS, $rB", IntGeneral,
 960                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 961 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 962                    "xor $rA, $rS, $rB", IntGeneral,
 963                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 964 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 965                    "slw $rA, $rS, $rB", IntGeneral,
 966                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 967 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 968                    "srw $rA, $rS, $rB", IntGeneral,
 969                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 970 let Defs = [CARRY] in {
 971 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 972                    "sraw $rA, $rS, $rB", IntShift,
 973                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 974 }
 975 }
 976
 977 let PPC970_Unit = 1 in {  // FXU Operations.
 978 let Defs = [CARRY] in {
 979 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 980                      "srawi $rA, $rS, $SH", IntShift,
 981                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 982 }
 983 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 984                       "cntlzw $rA, $rS", IntGeneral,
 985                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 986 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 987                       "extsb $rA, $rS", IntGeneral,
 988                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 989 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 990                       "extsh $rA, $rS", IntGeneral,
 991                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 992
 993 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 994                           "cmpw $crD, $rA, $rB", IntCompare>;
 995 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 996                           "cmplw $crD, $rA, $rB", IntCompare>;
 997 }
 998 let PPC970_Unit = 3 in {  // FPU Operations.
 999 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1000 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1001 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
1002                       "fcmpu $crD, $fA, $fB", FPCompare>;
1003 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
1004                       "fcmpu $crD, $fA, $fB", FPCompare>;
1005
1006 let Uses = [RM] in {
1007   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
1008                         "fctiwz $frD, $frB", FPGeneral,
1009                         [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
1010   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
1011                         "frsp $frD, $frB", FPGeneral,
1012                         [(set F4RC:$frD, (fround F8RC:$frB))]>;
1013   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
1014                         "fsqrt $frD, $frB", FPSqrt,
1015                         [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
1016   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
1017                         "fsqrts $frD, $frB", FPSqrt,
1018                         [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
1019   }
1020 }
1021
1022 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
1023 ///
1024 /// Note that these are defined as pseudo-ops on the PPC970 because they are
1025 /// often coalesced away and we don't want the dispatch group builder to think
1026 /// that they will fill slots (which could cause the load of a LSU reject to
1027 /// sneak into a d-group with a store).
1028 def FMRS   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1029                       "fmr $frD, $frB", FPGeneral,
1030                       []>,  // (set F4RC:$frD, F4RC:$frB)
1031                       PPC970_Unit_Pseudo;
1032 def FMRD   : XForm_26<63, 72, (outs F8RC:$frD), (ins F8RC:$frB),
1033                       "fmr $frD, $frB", FPGeneral,
1034                       []>,  // (set F8RC:$frD, F8RC:$frB)
1035                       PPC970_Unit_Pseudo;
1036 def FMRSD  : XForm_26<63, 72, (outs F8RC:$frD), (ins F4RC:$frB),
1037                       "fmr $frD, $frB", FPGeneral,
1038                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
1039                       PPC970_Unit_Pseudo;
1040
1041 let PPC970_Unit = 3 in {  // FPU Operations.
1042 // These are artificially split into two different forms, for 4/8 byte FP.
1043 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1044                       "fabs $frD, $frB", FPGeneral,
1045                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
1046 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1047                       "fabs $frD, $frB", FPGeneral,
1048                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
1049 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1050                       "fnabs $frD, $frB", FPGeneral,
1051                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
1052 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1053                       "fnabs $frD, $frB", FPGeneral,
1054                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
1055 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1056                       "fneg $frD, $frB", FPGeneral,
1057                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
1058 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1059                       "fneg $frD, $frB", FPGeneral,
1060                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
1061 }
1062
1063
1064 // XL-Form instructions.  condition register logical ops.
1065 //
1066 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1067                       "mcrf $BF, $BFA", BrMCR>,
1068              PPC970_DGroup_First, PPC970_Unit_CRU;
1069
1070 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1071                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1072                       "creqv $CRD, $CRA, $CRB", BrCR,
1073                       []>;
1074
1075 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1076                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1077                       "cror $CRD, $CRA, $CRB", BrCR,
1078                       []>;
1079
1080 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1081               "creqv $dst, $dst, $dst", BrCR,
1082               []>;
1083
1084 // XFX-Form instructions.  Instructions that deal with SPRs.
1085 //
1086 let Uses = [CTR] in {
1087 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1088                           "mfctr $rT", SprMFSPR>,
1089             PPC970_DGroup_First, PPC970_Unit_FXU;
1090 }
1091 let Defs = [CTR], Pattern = [(PPCmtctr GPRC:$rS)] in {
1092 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1093                           "mtctr $rS", SprMTSPR>,
1094             PPC970_DGroup_First, PPC970_Unit_FXU;
1095 }
1096
1097 let Defs = [LR] in {
1098 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1099                           "mtlr $rS", SprMTSPR>,
1100             PPC970_DGroup_First, PPC970_Unit_FXU;
1101 }
1102 let Uses = [LR] in {
1103 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1104                           "mflr $rT", SprMFSPR>,
1105             PPC970_DGroup_First, PPC970_Unit_FXU;
1106 }
1107
1108 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1109 // a GPR on the PPC970.  As such, copies in and out have the same performance
1110 // characteristics as an OR instruction.
1111 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1112                              "mtspr 256, $rS", IntGeneral>,
1113                PPC970_DGroup_Single, PPC970_Unit_FXU;
1114 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1115                              "mfspr $rT, 256", IntGeneral>,
1116                PPC970_DGroup_First, PPC970_Unit_FXU;
1117
1118 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
1119                       "mtcrf $FXM, $rS", BrMCRX>,
1120             PPC970_MicroCode, PPC970_Unit_CRU;
1121 // FIXME:  this Uses all the CR registers.  Marking it as such is
1122 // necessary for DeadMachineInstructionElim to do the right thing.
1123 // However, marking it also exposes PR 2964, and causes crashes in
1124 // the Local RA because it doesn't like this sequence:
1125 //  vreg = MCRF  CR0
1126 //  MFCR  <kill of whatever preg got assigned to vreg>
1127 // For now DeadMachineInstructionElim is turned off, so don't do the marking.
1128 def MFCR  : XFXForm_3<31, 19, (outs GPRC:$rT), (ins), "mfcr $rT", SprMFCR>,
1129             PPC970_MicroCode, PPC970_Unit_CRU;
1130 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1131                        "mfcr $rT, $FXM", SprMFCR>,
1132             PPC970_DGroup_First, PPC970_Unit_CRU;
1133
1134 // Instructions to manipulate FPSCR.  Only long double handling uses these.
1135 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
1136
1137 let Uses = [RM], Defs = [RM] in {
1138   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1139                          "mtfsb0 $FM", IntMTFSB0,
1140                         [(PPCmtfsb0 (i32 imm:$FM))]>,
1141                PPC970_DGroup_Single, PPC970_Unit_FPU;
1142   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1143                          "mtfsb1 $FM", IntMTFSB0,
1144                         [(PPCmtfsb1 (i32 imm:$FM))]>,
1145                PPC970_DGroup_Single, PPC970_Unit_FPU;
1146   // MTFSF does not actually produce an FP result.  We pretend it copies
1147   // input reg B to the output.  If we didn't do this it would look like the
1148   // instruction had no outputs (because we aren't modelling the FPSCR) and
1149   // it would be deleted.
1150   def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
1151                                 (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
1152                          "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
1153                          [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
1154                                                      F8RC:$rT, F8RC:$FRB))]>,
1155                PPC970_DGroup_Single, PPC970_Unit_FPU;
1156 }
1157 let Uses = [RM] in {
1158   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1159                          "mffs $rT", IntMFFS,
1160                          [(set F8RC:$rT, (PPCmffs))]>,
1161                PPC970_DGroup_Single, PPC970_Unit_FPU;
1162   def FADDrtz: AForm_2<63, 21,
1163                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1164                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1165                       [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
1166                PPC970_DGroup_Single, PPC970_Unit_FPU;
1167 }
1168
1169
1170 let PPC970_Unit = 1 in {  // FXU Operations.
1171
1172 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1173 //
1174 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1175                      "add $rT, $rA, $rB", IntGeneral,
1176                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
1177 let Defs = [CARRY] in {
1178 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1179                      "addc $rT, $rA, $rB", IntGeneral,
1180                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
1181                      PPC970_DGroup_Cracked;
1182 }
1183 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1184                      "divw $rT, $rA, $rB", IntDivW,
1185                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
1186                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1187 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1188                      "divwu $rT, $rA, $rB", IntDivW,
1189                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
1190                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1191 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1192                      "mulhw $rT, $rA, $rB", IntMulHW,
1193                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
1194 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1195                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1196                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
1197 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1198                      "mullw $rT, $rA, $rB", IntMulHW,
1199                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
1200 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1201                      "subf $rT, $rA, $rB", IntGeneral,
1202                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
1203 let Defs = [CARRY] in {
1204 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1205                      "subfc $rT, $rA, $rB", IntGeneral,
1206                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
1207                      PPC970_DGroup_Cracked;
1208 }
1209 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1210                       "neg $rT, $rA", IntGeneral,
1211                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
1212 let Uses = [CARRY], Defs = [CARRY] in {
1213 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1214                       "adde $rT, $rA, $rB", IntGeneral,
1215                       [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
1216 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1217                       "addme $rT, $rA", IntGeneral,
1218                       [(set GPRC:$rT, (adde GPRC:$rA, -1))]>;
1219 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1220                       "addze $rT, $rA", IntGeneral,
1221                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
1222 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1223                       "subfe $rT, $rA, $rB", IntGeneral,
1224                       [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
1225 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1226                       "subfme $rT, $rA", IntGeneral,
1227                       [(set GPRC:$rT, (sube -1, GPRC:$rA))]>;
1228 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1229                       "subfze $rT, $rA", IntGeneral,
1230                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
1231 }
1232 }
1233
1234 // A-Form instructions.  Most of the instructions executed in the FPU are of
1235 // this type.
1236 //
1237 let PPC970_Unit = 3 in {  // FPU Operations.
1238 let Uses = [RM] in {
1239   def FMADD : AForm_1<63, 29,
1240                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1241                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1242                       [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1243                                              F8RC:$FRB))]>,
1244                       Requires<[FPContractions]>;
1245   def FMADDS : AForm_1<59, 29,
1246                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1247                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1248                       [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1249                                              F4RC:$FRB))]>,
1250                       Requires<[FPContractions]>;
1251   def FMSUB : AForm_1<63, 28,
1252                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1253                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1254                       [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1255                                              F8RC:$FRB))]>,
1256                       Requires<[FPContractions]>;
1257   def FMSUBS : AForm_1<59, 28,
1258                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1259                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1260                       [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1261                                              F4RC:$FRB))]>,
1262                       Requires<[FPContractions]>;
1263   def FNMADD : AForm_1<63, 31,
1264                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1265                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1266                       [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1267                                                    F8RC:$FRB)))]>,
1268                       Requires<[FPContractions]>;
1269   def FNMADDS : AForm_1<59, 31,
1270                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1271                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1272                       [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1273                                                    F4RC:$FRB)))]>,
1274                       Requires<[FPContractions]>;
1275   def FNMSUB : AForm_1<63, 30,
1276                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1277                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1278                       [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1279                                                    F8RC:$FRB)))]>,
1280                       Requires<[FPContractions]>;
1281   def FNMSUBS : AForm_1<59, 30,
1282                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1283                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1284                       [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1285                                                    F4RC:$FRB)))]>,
1286                       Requires<[FPContractions]>;
1287 }
1288 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1289 // having 4 of these, force the comparison to always be an 8-byte double (code
1290 // should use an FMRSD if the input comparison value really wants to be a float)
1291 // and 4/8 byte forms for the result and operand type..
1292 def FSELD : AForm_1<63, 23,
1293                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1294                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1295                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1296 def FSELS : AForm_1<63, 23,
1297                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1298                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1299                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1300 let Uses = [RM] in {
1301   def FADD  : AForm_2<63, 21,
1302                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1303                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1304                       [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1305   def FADDS : AForm_2<59, 21,
1306                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1307                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1308                       [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1309   def FDIV  : AForm_2<63, 18,
1310                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1311                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1312                       [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1313   def FDIVS : AForm_2<59, 18,
1314                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1315                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1316                       [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1317   def FMUL  : AForm_3<63, 25,
1318                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1319                       "fmul $FRT, $FRA, $FRB", FPFused,
1320                       [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1321   def FMULS : AForm_3<59, 25,
1322                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1323                       "fmuls $FRT, $FRA, $FRB", FPGeneral,
1324                       [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1325   def FSUB  : AForm_2<63, 20,
1326                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1327                       "fsub $FRT, $FRA, $FRB", FPGeneral,
1328                       [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1329   def FSUBS : AForm_2<59, 20,
1330                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1331                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1332                       [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1333   }
1334 }
1335
1336 let PPC970_Unit = 1 in {  // FXU Operations.
1337 // M-Form instructions.  rotate and mask instructions.
1338 //
1339 let isCommutable = 1 in {
1340 // RLWIMI can be commuted if the rotate amount is zero.
1341 def RLWIMI : MForm_2<20,
1342                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1343                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1344                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1345                       NoEncode<"$rSi">;
1346 }
1347 def RLWINM : MForm_2<21,
1348                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1349                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1350                      []>;
1351 def RLWINMo : MForm_2<21,
1352                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1353                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1354                      []>, isDOT, PPC970_DGroup_Cracked;
1355 def RLWNM  : MForm_2<23,
1356                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1357                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1358                      []>;
1359 }
1360
1361
1362 //===----------------------------------------------------------------------===//
1363 // PowerPC Instruction Patterns
1364 //
1365
1366 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1367 def : Pat<(i32 imm:$imm),
1368           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1369
1370 // Implement the 'not' operation with the NOR instruction.
1371 def NOT : Pat<(not GPRC:$in),
1372               (NOR GPRC:$in, GPRC:$in)>;
1373
1374 // ADD an arbitrary immediate.
1375 def : Pat<(add GPRC:$in, imm:$imm),
1376           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1377 // OR an arbitrary immediate.
1378 def : Pat<(or GPRC:$in, imm:$imm),
1379           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1380 // XOR an arbitrary immediate.
1381 def : Pat<(xor GPRC:$in, imm:$imm),
1382           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1383 // SUBFIC
1384 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1385           (SUBFIC GPRC:$in, imm:$imm)>;
1386
1387 // SHL/SRL
1388 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1389           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1390 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1391           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1392
1393 // ROTL
1394 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1395           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1396 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1397           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1398
1399 // RLWNM
1400 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1401           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1402
1403 // Calls
1404 def : Pat<(PPCcall_Darwin (i32 tglobaladdr:$dst)),
1405           (BL_Darwin tglobaladdr:$dst)>;
1406 def : Pat<(PPCcall_Darwin (i32 texternalsym:$dst)),
1407           (BL_Darwin texternalsym:$dst)>;
1408 def : Pat<(PPCcall_SVR4 (i32 tglobaladdr:$dst)),
1409           (BL_SVR4 tglobaladdr:$dst)>;
1410 def : Pat<(PPCcall_SVR4 (i32 texternalsym:$dst)),
1411           (BL_SVR4 texternalsym:$dst)>;
1412
1413
1414 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1415           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1416
1417 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1418           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1419
1420 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1421           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1422
1423
1424
1425 // Hi and Lo for Darwin Global Addresses.
1426 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1427 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1428 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1429 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1430 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1431 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1432 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1433 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1434 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1435           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1436 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1437           (ADDIS GPRC:$in, tconstpool:$g)>;
1438 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1439           (ADDIS GPRC:$in, tjumptable:$g)>;
1440 def : Pat<(add GPRC:$in, (PPChi tblockaddress:$g, 0)),
1441           (ADDIS GPRC:$in, tblockaddress:$g)>;
1442
1443 // Fused negative multiply subtract, alternate pattern
1444 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1445           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1446           Requires<[FPContractions]>;
1447 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1448           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1449           Requires<[FPContractions]>;
1450
1451 // Standard shifts.  These are represented separately from the real shifts above
1452 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1453 // amounts.
1454 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1455           (SRAW GPRC:$rS, GPRC:$rB)>;
1456 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1457           (SRW GPRC:$rS, GPRC:$rB)>;
1458 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1459           (SLW GPRC:$rS, GPRC:$rB)>;
1460
1461 def : Pat<(zextloadi1 iaddr:$src),
1462           (LBZ iaddr:$src)>;
1463 def : Pat<(zextloadi1 xaddr:$src),
1464           (LBZX xaddr:$src)>;
1465 def : Pat<(extloadi1 iaddr:$src),
1466           (LBZ iaddr:$src)>;
1467 def : Pat<(extloadi1 xaddr:$src),
1468           (LBZX xaddr:$src)>;
1469 def : Pat<(extloadi8 iaddr:$src),
1470           (LBZ iaddr:$src)>;
1471 def : Pat<(extloadi8 xaddr:$src),
1472           (LBZX xaddr:$src)>;
1473 def : Pat<(extloadi16 iaddr:$src),
1474           (LHZ iaddr:$src)>;
1475 def : Pat<(extloadi16 xaddr:$src),
1476           (LHZX xaddr:$src)>;
1477 def : Pat<(extloadf32 iaddr:$src),
1478           (FMRSD (LFS iaddr:$src))>;
1479 def : Pat<(extloadf32 xaddr:$src),
1480           (FMRSD (LFSX xaddr:$src))>;
1481
1482 // Memory barriers
1483 def : Pat<(membarrier (i32 imm /*ll*/),
1484                       (i32 imm /*ls*/),
1485                       (i32 imm /*sl*/),
1486                       (i32 imm /*ss*/),
1487                       (i32 imm /*device*/)),
1488            (SYNC)>;
1489
1490 include "PPCInstrAltivec.td"
1491 include "PPCInstr64Bit.td"