lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56 //===----------------------------------------------------------------------===//
  57 // PowerPC specific DAG Nodes.
  58 //
  59
  60 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  61 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  62 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  63 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  64                        [SDNPHasChain, SDNPMayStore]>;
  65
  66 // This sequence is used for long double->int conversions.  It changes the
  67 // bits in the FPSCR which is not modelled.
  68 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  69                         [SDNPOutFlag]>;
  70 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  71                        [SDNPInFlag, SDNPOutFlag]>;
  72 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  73                        [SDNPInFlag, SDNPOutFlag]>;
  74 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  75                        [SDNPInFlag, SDNPOutFlag]>;
  76 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  77                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  78                         SDTCisVT<3, f64>]>,
  79                        [SDNPInFlag]>;
  80
  81 def PPCfsel   : SDNode<"PPCISD::FSEL",
  82    // Type constraint for fsel.
  83    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  84                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  85
  86 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  87 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  88 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  89 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  90
  91 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  92
  93 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  94 // amounts.  These nodes are generated by the multi-precision shift code.
  95 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
  96 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
  97 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
  98
  99 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 100 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 101                            [SDNPHasChain, SDNPMayStore]>;
 102
 103 // These are target-independent nodes, but have target-specific formats.
 104 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 105                            [SDNPHasChain, SDNPOutFlag]>;
 106 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 107                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 108
 109 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 110 def PPCcall_Macho : SDNode<"PPCISD::CALL_Macho", SDT_PPCCall,
 111                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 112 def PPCcall_ELF   : SDNode<"PPCISD::CALL_ELF", SDT_PPCCall,
 113                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 114 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 115                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 116 def PPCbctrl_Macho  : SDNode<"PPCISD::BCTRL_Macho", SDTNone,
 117                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 118
 119 def PPCbctrl_ELF  : SDNode<"PPCISD::BCTRL_ELF", SDTNone,
 120                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 121
 122 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 123                            [SDNPHasChain, SDNPOptInFlag]>;
 124
 125 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 126                         [SDNPHasChain,  SDNPOptInFlag]>;
 127
 128 def PPCtailcall : SDNode<"PPCISD::TAILCALL",     SDT_PPCCall,
 129                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 130
 131 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 132 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 133
 134 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 135                            [SDNPHasChain, SDNPOptInFlag]>;
 136
 137 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 138                            [SDNPHasChain, SDNPMayLoad]>;
 139 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 140                            [SDNPHasChain, SDNPMayStore]>;
 141
 142 // Instructions to support atomic operations
 143 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 144                           [SDNPHasChain, SDNPMayLoad]>;
 145 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 146                           [SDNPHasChain, SDNPMayStore]>;
 147
 148 // Instructions to support dynamic alloca.
 149 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 150 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 151
 152 //===----------------------------------------------------------------------===//
 153 // PowerPC specific transformation functions and pattern fragments.
 154 //
 155
 156 def SHL32 : SDNodeXForm<imm, [{
 157   // Transformation function: 31 - imm
 158   return getI32Imm(31 - N->getZExtValue());
 159 }]>;
 160
 161 def SRL32 : SDNodeXForm<imm, [{
 162   // Transformation function: 32 - imm
 163   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 164 }]>;
 165
 166 def LO16 : SDNodeXForm<imm, [{
 167   // Transformation function: get the low 16 bits.
 168   return getI32Imm((unsigned short)N->getZExtValue());
 169 }]>;
 170
 171 def HI16 : SDNodeXForm<imm, [{
 172   // Transformation function: shift the immediate value down into the low bits.
 173   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 174 }]>;
 175
 176 def HA16 : SDNodeXForm<imm, [{
 177   // Transformation function: shift the immediate value down into the low bits.
 178   signed int Val = N->getZExtValue();
 179   return getI32Imm((Val - (signed short)Val) >> 16);
 180 }]>;
 181 def MB : SDNodeXForm<imm, [{
 182   // Transformation function: get the start bit of a mask
 183   unsigned mb = 0, me;
 184   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 185   return getI32Imm(mb);
 186 }]>;
 187
 188 def ME : SDNodeXForm<imm, [{
 189   // Transformation function: get the end bit of a mask
 190   unsigned mb, me = 0;
 191   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 192   return getI32Imm(me);
 193 }]>;
 194 def maskimm32 : PatLeaf<(imm), [{
 195   // maskImm predicate - True if immediate is a run of ones.
 196   unsigned mb, me;
 197   if (N->getValueType(0) == MVT::i32)
 198     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 199   else
 200     return false;
 201 }]>;
 202
 203 def immSExt16  : PatLeaf<(imm), [{
 204   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 205   // field.  Used by instructions like 'addi'.
 206   if (N->getValueType(0) == MVT::i32)
 207     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 208   else
 209     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 210 }]>;
 211 def immZExt16  : PatLeaf<(imm), [{
 212   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 213   // field.  Used by instructions like 'ori'.
 214   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 215 }], LO16>;
 216
 217 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 218 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 219 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 220 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 221 // clear).
 222 def imm16ShiftedZExt : PatLeaf<(imm), [{
 223   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 224   // immediate are set.  Used by instructions like 'xoris'.
 225   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 226 }], HI16>;
 227
 228 def imm16ShiftedSExt : PatLeaf<(imm), [{
 229   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 230   // immediate are set.  Used by instructions like 'addis'.  Identical to
 231   // imm16ShiftedZExt in 32-bit mode.
 232   if (N->getZExtValue() & 0xFFFF) return false;
 233   if (N->getValueType(0) == MVT::i32)
 234     return true;
 235   // For 64-bit, make sure it is sext right.
 236   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 237 }], HI16>;
 238
 239
 240 //===----------------------------------------------------------------------===//
 241 // PowerPC Flag Definitions.
 242
 243 class isPPC64 { bit PPC64 = 1; }
 244 class isDOT   {
 245   list<Register> Defs = [CR0];
 246   bit RC  = 1;
 247 }
 248
 249 class RegConstraint<string C> {
 250   string Constraints = C;
 251 }
 252 class NoEncode<string E> {
 253   string DisableEncoding = E;
 254 }
 255
 256
 257 //===----------------------------------------------------------------------===//
 258 // PowerPC Operand Definitions.
 259
 260 def s5imm   : Operand<i32> {
 261   let PrintMethod = "printS5ImmOperand";
 262 }
 263 def u5imm   : Operand<i32> {
 264   let PrintMethod = "printU5ImmOperand";
 265 }
 266 def u6imm   : Operand<i32> {
 267   let PrintMethod = "printU6ImmOperand";
 268 }
 269 def s16imm  : Operand<i32> {
 270   let PrintMethod = "printS16ImmOperand";
 271 }
 272 def u16imm  : Operand<i32> {
 273   let PrintMethod = "printU16ImmOperand";
 274 }
 275 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 276   let PrintMethod = "printS16X4ImmOperand";
 277 }
 278 def target : Operand<OtherVT> {
 279   let PrintMethod = "printBranchOperand";
 280 }
 281 def calltarget : Operand<iPTR> {
 282   let PrintMethod = "printCallOperand";
 283 }
 284 def aaddr : Operand<iPTR> {
 285   let PrintMethod = "printAbsAddrOperand";
 286 }
 287 def piclabel: Operand<iPTR> {
 288   let PrintMethod = "printPICLabel";
 289 }
 290 def symbolHi: Operand<i32> {
 291   let PrintMethod = "printSymbolHi";
 292 }
 293 def symbolLo: Operand<i32> {
 294   let PrintMethod = "printSymbolLo";
 295 }
 296 def crbitm: Operand<i8> {
 297   let PrintMethod = "printcrbitm";
 298 }
 299 // Address operands
 300 def memri : Operand<iPTR> {
 301   let PrintMethod = "printMemRegImm";
 302   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 303 }
 304 def memrr : Operand<iPTR> {
 305   let PrintMethod = "printMemRegReg";
 306   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 307 }
 308 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 309   let PrintMethod = "printMemRegImmShifted";
 310   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 311 }
 312
 313 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 314 // that doesn't matter.
 315 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 316                                      (ops (i32 20), (i32 zero_reg))> {
 317   let PrintMethod = "printPredicateOperand";
 318 }
 319
 320 // Define PowerPC specific addressing mode.
 321 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 322 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 323 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 324 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 325
 326 /// This is just the offset part of iaddr, used for preinc.
 327 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 328
 329 //===----------------------------------------------------------------------===//
 330 // PowerPC Instruction Predicate Definitions.
 331 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 332 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 333 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 334
 335
 336 //===----------------------------------------------------------------------===//
 337 // PowerPC Instruction Definitions.
 338
 339 // Pseudo-instructions:
 340
 341 let hasCtrlDep = 1 in {
 342 let Defs = [R1], Uses = [R1] in {
 343 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt),
 344                               "${:comment} ADJCALLSTACKDOWN",
 345                               [(callseq_start timm:$amt)]>;
 346 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2),
 347                               "${:comment} ADJCALLSTACKUP",
 348                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 349 }
 350
 351 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 352                               "UPDATE_VRSAVE $rD, $rS", []>;
 353 }
 354
 355 let Defs = [R1], Uses = [R1] in
 356 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi),
 357                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 358                        [(set GPRC:$result,
 359                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 360
 361 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 362 // scheduler into a branch sequence.
 363 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 364     PPC970_Single = 1 in {
 365   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 366                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 367                               []>;
 368   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 369                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 370                               []>;
 371   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 372                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 373                               []>;
 374   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 375                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 376                               []>;
 377   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 378                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 379                               []>;
 380 }
 381
 382 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 383 // scavenge a register for it.
 384 def SPILL_CR : Pseudo<(outs), (ins GPRC:$cond, memri:$F),
 385                      "${:comment} SPILL_CR $cond $F", []>;
 386
 387 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 388   let isReturn = 1, Uses = [LR] in
 389     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 390                           "b${p:cc}lr ${p:reg}", BrB,
 391                           [(retflag)]>;
 392   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 393     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 394 }
 395
 396 let Defs = [LR] in
 397   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "bl $label", []>,
 398                    PPC970_Unit_BRU;
 399
 400 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 401   let isBarrier = 1 in {
 402   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 403                   "b $dst", BrB,
 404                   [(br bb:$dst)]>;
 405   }
 406
 407   // BCC represents an arbitrary conditional branch on a predicate.
 408   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 409   // a two-value operand where a dag node expects two operands. :(
 410   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 411                   "b${cond:cc} ${cond:reg}, $dst"
 412                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 413 }
 414
 415 // Macho ABI Calls.
 416 let isCall = 1, PPC970_Unit = 7,
 417   // All calls clobber the non-callee saved registers...
 418   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 419           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 420           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 421           LR,CTR,
 422           CR0,CR1,CR5,CR6,CR7,
 423           CR0LT,CR0GT,CR0EQ,CR0UN,CR1LT,CR1GT,CR1EQ,CR1UN,CR5LT,CR5GT,CR5EQ,
 424           CR5UN,CR6LT,CR6GT,CR6EQ,CR6UN,CR7LT,CR7GT,CR7EQ,CR7UN] in {
 425   // Convenient aliases for call instructions
 426   def BL_Macho  : IForm<18, 0, 1,
 427                         (outs), (ins calltarget:$func, variable_ops),
 428                         "bl $func", BrB, []>;  // See Pat patterns below.
 429   def BLA_Macho : IForm<18, 1, 1,
 430                         (outs), (ins aaddr:$func, variable_ops),
 431                         "bla $func", BrB, [(PPCcall_Macho (i32 imm:$func))]>;
 432   let Uses = [CTR] in {
 433     def BCTRL_Macho : XLForm_2_ext<19, 528, 20, 0, 1,
 434                                  (outs), (ins variable_ops),
 435                                  "bctrl", BrB,
 436                                  [(PPCbctrl_Macho)]>, Requires<[In32BitMode]>;
 437   }
 438 }
 439
 440 // ELF ABI Calls.
 441 let isCall = 1, PPC970_Unit = 7,
 442   // All calls clobber the non-callee saved registers...
 443   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 444           F0,F1,F2,F3,F4,F5,F6,F7,F8,
 445           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 446           LR,CTR,
 447           CR0,CR1,CR5,CR6,CR7,
 448           CR0LT,CR0GT,CR0EQ,CR0UN,CR1LT,CR1GT,CR1EQ,CR1UN,CR5LT,CR5GT,CR5EQ,
 449           CR5UN,CR6LT,CR6GT,CR6EQ,CR6UN,CR7LT,CR7GT,CR7EQ,CR7UN] in {
 450   // Convenient aliases for call instructions
 451   def BL_ELF  : IForm<18, 0, 1,
 452                       (outs), (ins calltarget:$func, variable_ops),
 453                       "bl $func", BrB, []>;  // See Pat patterns below.
 454   def BLA_ELF : IForm<18, 1, 1,
 455                       (outs), (ins aaddr:$func, variable_ops),
 456                       "bla $func", BrB,
 457                       [(PPCcall_ELF (i32 imm:$func))]>;
 458   let Uses = [CTR] in {
 459     def BCTRL_ELF : XLForm_2_ext<19, 528, 20, 0, 1,
 460                                (outs), (ins variable_ops),
 461                                "bctrl", BrB,
 462                                [(PPCbctrl_ELF)]>, Requires<[In32BitMode]>;
 463   }
 464 }
 465
 466
 467 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 468 def TCRETURNdi :Pseudo< (outs),
 469                         (ins calltarget:$dst, i32imm:$offset, variable_ops),
 470                  "#TC_RETURNd $dst $offset",
 471                  []>;
 472
 473
 474 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 475 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset, variable_ops),
 476                  "#TC_RETURNa $func $offset",
 477                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 478
 479 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 480 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset, variable_ops),
 481                  "#TC_RETURNr $dst $offset",
 482                  []>;
 483
 484
 485 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 486     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR]  in
 487 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 488      Requires<[In32BitMode]>;
 489
 490
 491
 492 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 493     isBarrier = 1, isCall = 1, isReturn = 1 in
 494 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 495                   "b $dst", BrB,
 496                   []>;
 497
 498
 499 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 500     isBarrier = 1, isCall = 1, isReturn = 1 in
 501 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 502                   "ba $dst", BrB,
 503                   []>;
 504
 505
 506 // DCB* instructions.
 507 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 508                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 509                       PPC970_DGroup_Single;
 510 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 511                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 512                       PPC970_DGroup_Single;
 513 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 514                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 515                       PPC970_DGroup_Single;
 516 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 517                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 518                       PPC970_DGroup_Single;
 519 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 520                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 521                       PPC970_DGroup_Single;
 522 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 523                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 524                       PPC970_DGroup_Single;
 525 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 526                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 527                       PPC970_DGroup_Single;
 528 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 529                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 530                       PPC970_DGroup_Single;
 531
 532 // Atomic operations
 533 let usesCustomDAGSchedInserter = 1 in {
 534   let Uses = [CR0] in {
 535     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 536       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 537       "${:comment} ATOMIC_LOAD_ADD_I8 PSEUDO!",
 538       [(set GPRC:$dst, (atomic_load_add_8 xoaddr:$ptr, GPRC:$incr))]>;
 539     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 540       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 541       "${:comment} ATOMIC_LOAD_SUB_I8 PSEUDO!",
 542       [(set GPRC:$dst, (atomic_load_sub_8 xoaddr:$ptr, GPRC:$incr))]>;
 543     def ATOMIC_LOAD_AND_I8 : Pseudo<
 544       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 545       "${:comment} ATOMIC_LOAD_AND_I8 PSEUDO!",
 546       [(set GPRC:$dst, (atomic_load_and_8 xoaddr:$ptr, GPRC:$incr))]>;
 547     def ATOMIC_LOAD_OR_I8 : Pseudo<
 548       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 549       "${:comment} ATOMIC_LOAD_OR_I8 PSEUDO!",
 550       [(set GPRC:$dst, (atomic_load_or_8 xoaddr:$ptr, GPRC:$incr))]>;
 551     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 552       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 553       "${:comment} ATOMIC_LOAD_XOR_I8 PSEUDO!",
 554       [(set GPRC:$dst, (atomic_load_xor_8 xoaddr:$ptr, GPRC:$incr))]>;
 555     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 556       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 557       "${:comment} ATOMIC_LOAD_NAND_I8 PSEUDO!",
 558       [(set GPRC:$dst, (atomic_load_nand_8 xoaddr:$ptr, GPRC:$incr))]>;
 559     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 560       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 561       "${:comment} ATOMIC_LOAD_ADD_I16 PSEUDO!",
 562       [(set GPRC:$dst, (atomic_load_add_16 xoaddr:$ptr, GPRC:$incr))]>;
 563     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 564       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 565       "${:comment} ATOMIC_LOAD_SUB_I16 PSEUDO!",
 566       [(set GPRC:$dst, (atomic_load_sub_16 xoaddr:$ptr, GPRC:$incr))]>;
 567     def ATOMIC_LOAD_AND_I16 : Pseudo<
 568       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 569       "${:comment} ATOMIC_LOAD_AND_I16 PSEUDO!",
 570       [(set GPRC:$dst, (atomic_load_and_16 xoaddr:$ptr, GPRC:$incr))]>;
 571     def ATOMIC_LOAD_OR_I16 : Pseudo<
 572       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 573       "${:comment} ATOMIC_LOAD_OR_I16 PSEUDO!",
 574       [(set GPRC:$dst, (atomic_load_or_16 xoaddr:$ptr, GPRC:$incr))]>;
 575     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 576       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 577       "${:comment} ATOMIC_LOAD_XOR_I16 PSEUDO!",
 578       [(set GPRC:$dst, (atomic_load_xor_16 xoaddr:$ptr, GPRC:$incr))]>;
 579     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 580       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 581       "${:comment} ATOMIC_LOAD_NAND_I16 PSEUDO!",
 582       [(set GPRC:$dst, (atomic_load_nand_16 xoaddr:$ptr, GPRC:$incr))]>;
 583     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 584       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 585       "${:comment} ATOMIC_LOAD_ADD_I32 PSEUDO!",
 586       [(set GPRC:$dst, (atomic_load_add_32 xoaddr:$ptr, GPRC:$incr))]>;
 587     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 588       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 589       "${:comment} ATOMIC_LOAD_SUB_I32 PSEUDO!",
 590       [(set GPRC:$dst, (atomic_load_sub_32 xoaddr:$ptr, GPRC:$incr))]>;
 591     def ATOMIC_LOAD_AND_I32 : Pseudo<
 592       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 593       "${:comment} ATOMIC_LOAD_AND_I32 PSEUDO!",
 594       [(set GPRC:$dst, (atomic_load_and_32 xoaddr:$ptr, GPRC:$incr))]>;
 595     def ATOMIC_LOAD_OR_I32 : Pseudo<
 596       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 597       "${:comment} ATOMIC_LOAD_OR_I32 PSEUDO!",
 598       [(set GPRC:$dst, (atomic_load_or_32 xoaddr:$ptr, GPRC:$incr))]>;
 599     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 600       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 601       "${:comment} ATOMIC_LOAD_XOR_I32 PSEUDO!",
 602       [(set GPRC:$dst, (atomic_load_xor_32 xoaddr:$ptr, GPRC:$incr))]>;
 603     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 604       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 605       "${:comment} ATOMIC_LOAD_NAND_I32 PSEUDO!",
 606       [(set GPRC:$dst, (atomic_load_nand_32 xoaddr:$ptr, GPRC:$incr))]>;
 607
 608     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 609       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new),
 610       "${:comment} ATOMIC_CMP_SWAP_I8 PSEUDO!",
 611       [(set GPRC:$dst,
 612                     (atomic_cmp_swap_8 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 613     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 614       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new),
 615       "${:comment} ATOMIC_CMP_SWAP_I16 PSEUDO!",
 616       [(set GPRC:$dst,
 617                     (atomic_cmp_swap_16 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 618     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 619       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new),
 620       "${:comment} ATOMIC_CMP_SWAP_I32 PSEUDO!",
 621       [(set GPRC:$dst,
 622                     (atomic_cmp_swap_32 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 623
 624     def ATOMIC_SWAP_I8 : Pseudo<
 625       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new),
 626       "${:comment} ATOMIC_SWAP_I8 PSEUDO!",
 627       [(set GPRC:$dst, (atomic_swap_8 xoaddr:$ptr, GPRC:$new))]>;
 628     def ATOMIC_SWAP_I16 : Pseudo<
 629       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new),
 630       "${:comment} ATOMIC_SWAP_I16 PSEUDO!",
 631       [(set GPRC:$dst, (atomic_swap_16 xoaddr:$ptr, GPRC:$new))]>;
 632     def ATOMIC_SWAP_I32 : Pseudo<
 633       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new),
 634       "${:comment} ATOMIC_SWAP_I32 PSEUDO!",
 635       [(set GPRC:$dst, (atomic_swap_32 xoaddr:$ptr, GPRC:$new))]>;
 636   }
 637 }
 638
 639 // Instructions to support atomic operations
 640 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 641                    "lwarx $rD, $src", LdStLWARX,
 642                    [(set GPRC:$rD, (PPClarx xoaddr:$src))]>;
 643
 644 let Defs = [CR0] in
 645 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 646                    "stwcx. $rS, $dst", LdStSTWCX,
 647                    [(PPCstcx GPRC:$rS, xoaddr:$dst)]>,
 648                    isDOT;
 649
 650 let isBarrier = 1, hasCtrlDep = 1 in
 651 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStGeneral, [(trap)]>;
 652
 653 //===----------------------------------------------------------------------===//
 654 // PPC32 Load Instructions.
 655 //
 656
 657 // Unindexed (r+i) Loads.
 658 let isSimpleLoad = 1, PPC970_Unit = 2 in {
 659 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 660                   "lbz $rD, $src", LdStGeneral,
 661                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 662 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 663                   "lha $rD, $src", LdStLHA,
 664                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 665                   PPC970_DGroup_Cracked;
 666 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 667                   "lhz $rD, $src", LdStGeneral,
 668                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 669 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 670                   "lwz $rD, $src", LdStGeneral,
 671                   [(set GPRC:$rD, (load iaddr:$src))]>;
 672
 673 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 674                   "lfs $rD, $src", LdStLFDU,
 675                   [(set F4RC:$rD, (load iaddr:$src))]>;
 676 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 677                   "lfd $rD, $src", LdStLFD,
 678                   [(set F8RC:$rD, (load iaddr:$src))]>;
 679
 680
 681 // Unindexed (r+i) Loads with Update (preinc).
 682 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 683                    "lbzu $rD, $addr", LdStGeneral,
 684                    []>, RegConstraint<"$addr.reg = $ea_result">,
 685                    NoEncode<"$ea_result">;
 686
 687 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 688                    "lhau $rD, $addr", LdStGeneral,
 689                    []>, RegConstraint<"$addr.reg = $ea_result">,
 690                    NoEncode<"$ea_result">;
 691
 692 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 693                    "lhzu $rD, $addr", LdStGeneral,
 694                    []>, RegConstraint<"$addr.reg = $ea_result">,
 695                    NoEncode<"$ea_result">;
 696
 697 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 698                    "lwzu $rD, $addr", LdStGeneral,
 699                    []>, RegConstraint<"$addr.reg = $ea_result">,
 700                    NoEncode<"$ea_result">;
 701
 702 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 703                   "lfs $rD, $addr", LdStLFDU,
 704                   []>, RegConstraint<"$addr.reg = $ea_result">,
 705                    NoEncode<"$ea_result">;
 706
 707 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 708                   "lfd $rD, $addr", LdStLFD,
 709                   []>, RegConstraint<"$addr.reg = $ea_result">,
 710                    NoEncode<"$ea_result">;
 711 }
 712
 713 // Indexed (r+r) Loads.
 714 //
 715 let isSimpleLoad = 1, PPC970_Unit = 2 in {
 716 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 717                    "lbzx $rD, $src", LdStGeneral,
 718                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 719 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 720                    "lhax $rD, $src", LdStLHA,
 721                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 722                    PPC970_DGroup_Cracked;
 723 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 724                    "lhzx $rD, $src", LdStGeneral,
 725                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 726 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 727                    "lwzx $rD, $src", LdStGeneral,
 728                    [(set GPRC:$rD, (load xaddr:$src))]>;
 729
 730
 731 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 732                    "lhbrx $rD, $src", LdStGeneral,
 733                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 734 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 735                    "lwbrx $rD, $src", LdStGeneral,
 736                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 737
 738 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 739                       "lfsx $frD, $src", LdStLFDU,
 740                       [(set F4RC:$frD, (load xaddr:$src))]>;
 741 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 742                       "lfdx $frD, $src", LdStLFDU,
 743                       [(set F8RC:$frD, (load xaddr:$src))]>;
 744 }
 745
 746 //===----------------------------------------------------------------------===//
 747 // PPC32 Store Instructions.
 748 //
 749
 750 // Unindexed (r+i) Stores.
 751 let PPC970_Unit = 2 in {
 752 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 753                    "stb $rS, $src", LdStGeneral,
 754                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 755 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 756                    "sth $rS, $src", LdStGeneral,
 757                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 758 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 759                    "stw $rS, $src", LdStGeneral,
 760                    [(store GPRC:$rS, iaddr:$src)]>;
 761 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 762                    "stfs $rS, $dst", LdStUX,
 763                    [(store F4RC:$rS, iaddr:$dst)]>;
 764 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 765                    "stfd $rS, $dst", LdStUX,
 766                    [(store F8RC:$rS, iaddr:$dst)]>;
 767 }
 768
 769 // Unindexed (r+i) Stores with Update (preinc).
 770 let PPC970_Unit = 2 in {
 771 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 772                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 773                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 774                     [(set ptr_rc:$ea_res,
 775                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 776                                          iaddroff:$ptroff))]>,
 777                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 778 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 779                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 780                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 781                     [(set ptr_rc:$ea_res,
 782                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 783                                         iaddroff:$ptroff))]>,
 784                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 785 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 786                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 787                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 788                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 789                                                      iaddroff:$ptroff))]>,
 790                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 791 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 792                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 793                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 794                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 795                                           iaddroff:$ptroff))]>,
 796                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 797 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 798                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 799                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 800                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 801                                           iaddroff:$ptroff))]>,
 802                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 803 }
 804
 805
 806 // Indexed (r+r) Stores.
 807 //
 808 let PPC970_Unit = 2 in {
 809 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 810                    "stbx $rS, $dst", LdStGeneral,
 811                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 812                    PPC970_DGroup_Cracked;
 813 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 814                    "sthx $rS, $dst", LdStGeneral,
 815                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 816                    PPC970_DGroup_Cracked;
 817 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 818                    "stwx $rS, $dst", LdStGeneral,
 819                    [(store GPRC:$rS, xaddr:$dst)]>,
 820                    PPC970_DGroup_Cracked;
 821
 822 let mayStore = 1 in {
 823 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 824                    "stwux $rS, $rA, $rB", LdStGeneral,
 825                    []>;
 826 }
 827 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 828                    "sthbrx $rS, $dst", LdStGeneral,
 829                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 830                    PPC970_DGroup_Cracked;
 831 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 832                    "stwbrx $rS, $dst", LdStGeneral,
 833                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 834                    PPC970_DGroup_Cracked;
 835
 836 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 837                      "stfiwx $frS, $dst", LdStUX,
 838                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 839
 840 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 841                      "stfsx $frS, $dst", LdStUX,
 842                      [(store F4RC:$frS, xaddr:$dst)]>;
 843 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 844                      "stfdx $frS, $dst", LdStUX,
 845                      [(store F8RC:$frS, xaddr:$dst)]>;
 846 }
 847
 848 let isBarrier = 1 in
 849 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 850                         "sync", LdStSync,
 851                         [(int_ppc_sync)]>;
 852
 853 //===----------------------------------------------------------------------===//
 854 // PPC32 Arithmetic Instructions.
 855 //
 856
 857 let PPC970_Unit = 1 in {  // FXU Operations.
 858 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 859                      "addi $rD, $rA, $imm", IntGeneral,
 860                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 861 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 862                      "addic $rD, $rA, $imm", IntGeneral,
 863                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 864                      PPC970_DGroup_Cracked;
 865 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 866                      "addic. $rD, $rA, $imm", IntGeneral,
 867                      []>;
 868 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 869                      "addis $rD, $rA, $imm", IntGeneral,
 870                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 871 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 872                      "la $rD, $sym($rA)", IntGeneral,
 873                      [(set GPRC:$rD, (add GPRC:$rA,
 874                                           (PPClo tglobaladdr:$sym, 0)))]>;
 875 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 876                      "mulli $rD, $rA, $imm", IntMulLI,
 877                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 878 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 879                      "subfic $rD, $rA, $imm", IntGeneral,
 880                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 881
 882 let isReMaterializable = 1 in {
 883   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 884                        "li $rD, $imm", IntGeneral,
 885                        [(set GPRC:$rD, immSExt16:$imm)]>;
 886   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 887                        "lis $rD, $imm", IntGeneral,
 888                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 889 }
 890 }
 891
 892 let PPC970_Unit = 1 in {  // FXU Operations.
 893 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 894                     "andi. $dst, $src1, $src2", IntGeneral,
 895                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 896                     isDOT;
 897 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 898                     "andis. $dst, $src1, $src2", IntGeneral,
 899                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 900                     isDOT;
 901 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 902                     "ori $dst, $src1, $src2", IntGeneral,
 903                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 904 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 905                     "oris $dst, $src1, $src2", IntGeneral,
 906                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 907 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 908                     "xori $dst, $src1, $src2", IntGeneral,
 909                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 910 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 911                     "xoris $dst, $src1, $src2", IntGeneral,
 912                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 913 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 914                          []>;
 915 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 916                         "cmpwi $crD, $rA, $imm", IntCompare>;
 917 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 918                          "cmplwi $dst, $src1, $src2", IntCompare>;
 919 }
 920
 921
 922 let PPC970_Unit = 1 in {  // FXU Operations.
 923 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 924                    "nand $rA, $rS, $rB", IntGeneral,
 925                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 926 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 927                    "and $rA, $rS, $rB", IntGeneral,
 928                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 929 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 930                    "andc $rA, $rS, $rB", IntGeneral,
 931                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 932 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 933                    "or $rA, $rS, $rB", IntGeneral,
 934                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 935 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 936                    "nor $rA, $rS, $rB", IntGeneral,
 937                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 938 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 939                    "orc $rA, $rS, $rB", IntGeneral,
 940                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 941 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 942                    "eqv $rA, $rS, $rB", IntGeneral,
 943                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 944 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 945                    "xor $rA, $rS, $rB", IntGeneral,
 946                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 947 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 948                    "slw $rA, $rS, $rB", IntGeneral,
 949                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 950 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 951                    "srw $rA, $rS, $rB", IntGeneral,
 952                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 953 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 954                    "sraw $rA, $rS, $rB", IntShift,
 955                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 956 }
 957
 958 let PPC970_Unit = 1 in {  // FXU Operations.
 959 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 960                      "srawi $rA, $rS, $SH", IntShift,
 961                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 962 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 963                       "cntlzw $rA, $rS", IntGeneral,
 964                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 965 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 966                       "extsb $rA, $rS", IntGeneral,
 967                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 968 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 969                       "extsh $rA, $rS", IntGeneral,
 970                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 971
 972 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 973                           "cmpw $crD, $rA, $rB", IntCompare>;
 974 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 975                           "cmplw $crD, $rA, $rB", IntCompare>;
 976 }
 977 let PPC970_Unit = 3 in {  // FPU Operations.
 978 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 979 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 980 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 981                       "fcmpu $crD, $fA, $fB", FPCompare>;
 982 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 983                       "fcmpu $crD, $fA, $fB", FPCompare>;
 984
 985 def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 986                       "fctiwz $frD, $frB", FPGeneral,
 987                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 988 def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 989                       "frsp $frD, $frB", FPGeneral,
 990                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 991 def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 992                       "fsqrt $frD, $frB", FPSqrt,
 993                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 994 def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 995                       "fsqrts $frD, $frB", FPSqrt,
 996                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 997 }
 998
 999 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
1000 ///
1001 /// Note that these are defined as pseudo-ops on the PPC970 because they are
1002 /// often coalesced away and we don't want the dispatch group builder to think
1003 /// that they will fill slots (which could cause the load of a LSU reject to
1004 /// sneak into a d-group with a store).
1005 def FMRS   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1006                       "fmr $frD, $frB", FPGeneral,
1007                       []>,  // (set F4RC:$frD, F4RC:$frB)
1008                       PPC970_Unit_Pseudo;
1009 def FMRD   : XForm_26<63, 72, (outs F8RC:$frD), (ins F8RC:$frB),
1010                       "fmr $frD, $frB", FPGeneral,
1011                       []>,  // (set F8RC:$frD, F8RC:$frB)
1012                       PPC970_Unit_Pseudo;
1013 def FMRSD  : XForm_26<63, 72, (outs F8RC:$frD), (ins F4RC:$frB),
1014                       "fmr $frD, $frB", FPGeneral,
1015                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
1016                       PPC970_Unit_Pseudo;
1017
1018 let PPC970_Unit = 3 in {  // FPU Operations.
1019 // These are artificially split into two different forms, for 4/8 byte FP.
1020 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1021                       "fabs $frD, $frB", FPGeneral,
1022                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
1023 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1024                       "fabs $frD, $frB", FPGeneral,
1025                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
1026 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1027                       "fnabs $frD, $frB", FPGeneral,
1028                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
1029 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1030                       "fnabs $frD, $frB", FPGeneral,
1031                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
1032 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1033                       "fneg $frD, $frB", FPGeneral,
1034                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
1035 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1036                       "fneg $frD, $frB", FPGeneral,
1037                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
1038 }
1039
1040
1041 // XL-Form instructions.  condition register logical ops.
1042 //
1043 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1044                       "mcrf $BF, $BFA", BrMCR>,
1045              PPC970_DGroup_First, PPC970_Unit_CRU;
1046
1047 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1048                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1049                       "creqv $CRD, $CRA, $CRB", BrCR,
1050                       []>;
1051
1052 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1053                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1054                       "cror $CRD, $CRA, $CRB", BrCR,
1055                       []>;
1056
1057 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1058               "creqv $dst, $dst, $dst", BrCR,
1059               []>;
1060
1061 // XFX-Form instructions.  Instructions that deal with SPRs.
1062 //
1063 let Uses = [CTR] in {
1064 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1065                           "mfctr $rT", SprMFSPR>,
1066             PPC970_DGroup_First, PPC970_Unit_FXU;
1067 }
1068 let Defs = [CTR], Pattern = [(PPCmtctr GPRC:$rS)] in {
1069 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1070                           "mtctr $rS", SprMTSPR>,
1071             PPC970_DGroup_First, PPC970_Unit_FXU;
1072 }
1073
1074 let Defs = [LR] in {
1075 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1076                           "mtlr $rS", SprMTSPR>,
1077             PPC970_DGroup_First, PPC970_Unit_FXU;
1078 }
1079 let Uses = [LR] in {
1080 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1081                           "mflr $rT", SprMFSPR>,
1082             PPC970_DGroup_First, PPC970_Unit_FXU;
1083 }
1084
1085 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1086 // a GPR on the PPC970.  As such, copies in and out have the same performance
1087 // characteristics as an OR instruction.
1088 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1089                              "mtspr 256, $rS", IntGeneral>,
1090                PPC970_DGroup_Single, PPC970_Unit_FXU;
1091 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1092                              "mfspr $rT, 256", IntGeneral>,
1093                PPC970_DGroup_First, PPC970_Unit_FXU;
1094
1095 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
1096                       "mtcrf $FXM, $rS", BrMCRX>,
1097             PPC970_MicroCode, PPC970_Unit_CRU;
1098 def MFCR  : XFXForm_3<31, 19, (outs GPRC:$rT), (ins), "mfcr $rT", SprMFCR>,
1099             PPC970_MicroCode, PPC970_Unit_CRU;
1100 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1101                        "mfcr $rT, $FXM", SprMFCR>,
1102             PPC970_DGroup_First, PPC970_Unit_CRU;
1103
1104 // Instructions to manipulate FPSCR.  Only long double handling uses these.
1105 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
1106
1107 def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1108                        "mffs $rT", IntMFFS,
1109                        [(set F8RC:$rT, (PPCmffs))]>,
1110              PPC970_DGroup_Single, PPC970_Unit_FPU;
1111 def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1112                        "mtfsb0 $FM", IntMTFSB0,
1113                       [(PPCmtfsb0 (i32 imm:$FM))]>,
1114              PPC970_DGroup_Single, PPC970_Unit_FPU;
1115 def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1116                        "mtfsb1 $FM", IntMTFSB0,
1117                       [(PPCmtfsb1 (i32 imm:$FM))]>,
1118              PPC970_DGroup_Single, PPC970_Unit_FPU;
1119 def FADDrtz: AForm_2<63, 21,
1120                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1121                     "fadd $FRT, $FRA, $FRB", FPGeneral,
1122                     [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
1123              PPC970_DGroup_Single, PPC970_Unit_FPU;
1124 // MTFSF does not actually produce an FP result.  We pretend it copies
1125 // input reg B to the output.  If we didn't do this it would look like the
1126 // instruction had no outputs (because we aren't modelling the FPSCR) and
1127 // it would be deleted.
1128 def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
1129                               (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
1130                        "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
1131                        [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
1132                                                    F8RC:$rT, F8RC:$FRB))]>,
1133              PPC970_DGroup_Single, PPC970_Unit_FPU;
1134
1135 let PPC970_Unit = 1 in {  // FXU Operations.
1136
1137 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1138 //
1139 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1140                      "add $rT, $rA, $rB", IntGeneral,
1141                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
1142 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1143                      "addc $rT, $rA, $rB", IntGeneral,
1144                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
1145                      PPC970_DGroup_Cracked;
1146 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1147                      "adde $rT, $rA, $rB", IntGeneral,
1148                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
1149 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1150                      "divw $rT, $rA, $rB", IntDivW,
1151                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
1152                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1153 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1154                      "divwu $rT, $rA, $rB", IntDivW,
1155                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
1156                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1157 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1158                      "mulhw $rT, $rA, $rB", IntMulHW,
1159                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
1160 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1161                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1162                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
1163 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1164                      "mullw $rT, $rA, $rB", IntMulHW,
1165                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
1166 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1167                      "subf $rT, $rA, $rB", IntGeneral,
1168                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
1169 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1170                      "subfc $rT, $rA, $rB", IntGeneral,
1171                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
1172                      PPC970_DGroup_Cracked;
1173 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1174                      "subfe $rT, $rA, $rB", IntGeneral,
1175                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
1176 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1177                       "addme $rT, $rA", IntGeneral,
1178                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
1179 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1180                       "addze $rT, $rA", IntGeneral,
1181                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
1182 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1183                       "neg $rT, $rA", IntGeneral,
1184                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
1185 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1186                       "subfme $rT, $rA", IntGeneral,
1187                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
1188 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1189                       "subfze $rT, $rA", IntGeneral,
1190                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
1191 }
1192
1193 // A-Form instructions.  Most of the instructions executed in the FPU are of
1194 // this type.
1195 //
1196 let PPC970_Unit = 3 in {  // FPU Operations.
1197 def FMADD : AForm_1<63, 29,
1198                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1199                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1200                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1201                                            F8RC:$FRB))]>,
1202                     Requires<[FPContractions]>;
1203 def FMADDS : AForm_1<59, 29,
1204                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1205                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1206                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1207                                            F4RC:$FRB))]>,
1208                     Requires<[FPContractions]>;
1209 def FMSUB : AForm_1<63, 28,
1210                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1211                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1212                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1213                                            F8RC:$FRB))]>,
1214                     Requires<[FPContractions]>;
1215 def FMSUBS : AForm_1<59, 28,
1216                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1217                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1218                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1219                                            F4RC:$FRB))]>,
1220                     Requires<[FPContractions]>;
1221 def FNMADD : AForm_1<63, 31,
1222                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1223                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1224                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1225                                                  F8RC:$FRB)))]>,
1226                     Requires<[FPContractions]>;
1227 def FNMADDS : AForm_1<59, 31,
1228                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1229                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1230                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1231                                                  F4RC:$FRB)))]>,
1232                     Requires<[FPContractions]>;
1233 def FNMSUB : AForm_1<63, 30,
1234                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1235                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1236                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1237                                                  F8RC:$FRB)))]>,
1238                     Requires<[FPContractions]>;
1239 def FNMSUBS : AForm_1<59, 30,
1240                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1241                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1242                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1243                                                  F4RC:$FRB)))]>,
1244                     Requires<[FPContractions]>;
1245 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1246 // having 4 of these, force the comparison to always be an 8-byte double (code
1247 // should use an FMRSD if the input comparison value really wants to be a float)
1248 // and 4/8 byte forms for the result and operand type..
1249 def FSELD : AForm_1<63, 23,
1250                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1251                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1252                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1253 def FSELS : AForm_1<63, 23,
1254                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1255                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1256                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1257 def FADD  : AForm_2<63, 21,
1258                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1259                     "fadd $FRT, $FRA, $FRB", FPGeneral,
1260                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1261 def FADDS : AForm_2<59, 21,
1262                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1263                     "fadds $FRT, $FRA, $FRB", FPGeneral,
1264                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1265 def FDIV  : AForm_2<63, 18,
1266                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1267                     "fdiv $FRT, $FRA, $FRB", FPDivD,
1268                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1269 def FDIVS : AForm_2<59, 18,
1270                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1271                     "fdivs $FRT, $FRA, $FRB", FPDivS,
1272                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1273 def FMUL  : AForm_3<63, 25,
1274                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1275                     "fmul $FRT, $FRA, $FRB", FPFused,
1276                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1277 def FMULS : AForm_3<59, 25,
1278                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1279                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
1280                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1281 def FSUB  : AForm_2<63, 20,
1282                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1283                     "fsub $FRT, $FRA, $FRB", FPGeneral,
1284                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1285 def FSUBS : AForm_2<59, 20,
1286                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1287                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
1288                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1289 }
1290
1291 let PPC970_Unit = 1 in {  // FXU Operations.
1292 // M-Form instructions.  rotate and mask instructions.
1293 //
1294 let isCommutable = 1 in {
1295 // RLWIMI can be commuted if the rotate amount is zero.
1296 def RLWIMI : MForm_2<20,
1297                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1298                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1299                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1300                       NoEncode<"$rSi">;
1301 }
1302 def RLWINM : MForm_2<21,
1303                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1304                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1305                      []>;
1306 def RLWINMo : MForm_2<21,
1307                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1308                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1309                      []>, isDOT, PPC970_DGroup_Cracked;
1310 def RLWNM  : MForm_2<23,
1311                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1312                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1313                      []>;
1314 }
1315
1316
1317 //===----------------------------------------------------------------------===//
1318 // DWARF Pseudo Instructions
1319 //
1320
1321 def DWARF_LOC        : Pseudo<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
1322                               "${:comment} .loc $file, $line, $col",
1323                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1324                                   (i32 imm:$file))]>;
1325
1326 //===----------------------------------------------------------------------===//
1327 // PowerPC Instruction Patterns
1328 //
1329
1330 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1331 def : Pat<(i32 imm:$imm),
1332           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1333
1334 // Implement the 'not' operation with the NOR instruction.
1335 def NOT : Pat<(not GPRC:$in),
1336               (NOR GPRC:$in, GPRC:$in)>;
1337
1338 // ADD an arbitrary immediate.
1339 def : Pat<(add GPRC:$in, imm:$imm),
1340           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1341 // OR an arbitrary immediate.
1342 def : Pat<(or GPRC:$in, imm:$imm),
1343           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1344 // XOR an arbitrary immediate.
1345 def : Pat<(xor GPRC:$in, imm:$imm),
1346           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1347 // SUBFIC
1348 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1349           (SUBFIC GPRC:$in, imm:$imm)>;
1350
1351 // SHL/SRL
1352 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1353           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1354 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1355           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1356
1357 // ROTL
1358 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1359           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1360 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1361           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1362
1363 // RLWNM
1364 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1365           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1366
1367 // Calls
1368 def : Pat<(PPCcall_Macho (i32 tglobaladdr:$dst)),
1369           (BL_Macho tglobaladdr:$dst)>;
1370 def : Pat<(PPCcall_Macho (i32 texternalsym:$dst)),
1371           (BL_Macho texternalsym:$dst)>;
1372 def : Pat<(PPCcall_ELF (i32 tglobaladdr:$dst)),
1373           (BL_ELF tglobaladdr:$dst)>;
1374 def : Pat<(PPCcall_ELF (i32 texternalsym:$dst)),
1375           (BL_ELF texternalsym:$dst)>;
1376
1377
1378 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1379           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1380
1381 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1382           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1383
1384 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1385           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1386
1387
1388
1389 // Hi and Lo for Darwin Global Addresses.
1390 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1391 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1392 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1393 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1394 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1395 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1396 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1397           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1398 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1399           (ADDIS GPRC:$in, tconstpool:$g)>;
1400 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1401           (ADDIS GPRC:$in, tjumptable:$g)>;
1402
1403 // Fused negative multiply subtract, alternate pattern
1404 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1405           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1406           Requires<[FPContractions]>;
1407 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1408           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1409           Requires<[FPContractions]>;
1410
1411 // Standard shifts.  These are represented separately from the real shifts above
1412 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1413 // amounts.
1414 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1415           (SRAW GPRC:$rS, GPRC:$rB)>;
1416 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1417           (SRW GPRC:$rS, GPRC:$rB)>;
1418 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1419           (SLW GPRC:$rS, GPRC:$rB)>;
1420
1421 def : Pat<(zextloadi1 iaddr:$src),
1422           (LBZ iaddr:$src)>;
1423 def : Pat<(zextloadi1 xaddr:$src),
1424           (LBZX xaddr:$src)>;
1425 def : Pat<(extloadi1 iaddr:$src),
1426           (LBZ iaddr:$src)>;
1427 def : Pat<(extloadi1 xaddr:$src),
1428           (LBZX xaddr:$src)>;
1429 def : Pat<(extloadi8 iaddr:$src),
1430           (LBZ iaddr:$src)>;
1431 def : Pat<(extloadi8 xaddr:$src),
1432           (LBZX xaddr:$src)>;
1433 def : Pat<(extloadi16 iaddr:$src),
1434           (LHZ iaddr:$src)>;
1435 def : Pat<(extloadi16 xaddr:$src),
1436           (LHZX xaddr:$src)>;
1437 def : Pat<(extloadf32 iaddr:$src),
1438           (FMRSD (LFS iaddr:$src))>;
1439 def : Pat<(extloadf32 xaddr:$src),
1440           (FMRSD (LFSX xaddr:$src))>;
1441
1442 // Memory barriers
1443 def : Pat<(membarrier (i32 imm:$ll),
1444                       (i32 imm:$ls),
1445                       (i32 imm:$sl),
1446                       (i32 imm:$ss),
1447                       (i32 imm:$device)),
1448            (SYNC)>;
1449
1450 include "PPCInstrAltivec.td"
1451 include "PPCInstr64Bit.td"