lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 166 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 167                            [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 170 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 171
 172 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 173                            [SDNPHasChain, SDNPOptInGlue]>;
 174
 175 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 176                            [SDNPHasChain, SDNPMayLoad]>;
 177 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 178                            [SDNPHasChain, SDNPMayStore]>;
 179
 180 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 181 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 182                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 184                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 185
 186 // Instructions to support atomic operations
 187 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 188                           [SDNPHasChain, SDNPMayLoad]>;
 189 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 190                           [SDNPHasChain, SDNPMayStore]>;
 191
 192 // Instructions to support medium and large code model
 193 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 194 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 195 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 196
 197
 198 // Instructions to support dynamic alloca.
 199 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 200 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC specific transformation functions and pattern fragments.
 204 //
 205
 206 def SHL32 : SDNodeXForm<imm, [{
 207   // Transformation function: 31 - imm
 208   return getI32Imm(31 - N->getZExtValue());
 209 }]>;
 210
 211 def SRL32 : SDNodeXForm<imm, [{
 212   // Transformation function: 32 - imm
 213   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 214 }]>;
 215
 216 def LO16 : SDNodeXForm<imm, [{
 217   // Transformation function: get the low 16 bits.
 218   return getI32Imm((unsigned short)N->getZExtValue());
 219 }]>;
 220
 221 def HI16 : SDNodeXForm<imm, [{
 222   // Transformation function: shift the immediate value down into the low bits.
 223   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 224 }]>;
 225
 226 def HA16 : SDNodeXForm<imm, [{
 227   // Transformation function: shift the immediate value down into the low bits.
 228   signed int Val = N->getZExtValue();
 229   return getI32Imm((Val - (signed short)Val) >> 16);
 230 }]>;
 231 def MB : SDNodeXForm<imm, [{
 232   // Transformation function: get the start bit of a mask
 233   unsigned mb = 0, me;
 234   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 235   return getI32Imm(mb);
 236 }]>;
 237
 238 def ME : SDNodeXForm<imm, [{
 239   // Transformation function: get the end bit of a mask
 240   unsigned mb, me = 0;
 241   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 242   return getI32Imm(me);
 243 }]>;
 244 def maskimm32 : PatLeaf<(imm), [{
 245   // maskImm predicate - True if immediate is a run of ones.
 246   unsigned mb, me;
 247   if (N->getValueType(0) == MVT::i32)
 248     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 249   else
 250     return false;
 251 }]>;
 252
 253 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 254   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 255   // sign extended field.  Used by instructions like 'addi'.
 256   return (int32_t)Imm == (short)Imm;
 257 }]>;
 258 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 259   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 260   // sign extended field.  Used by instructions like 'addi'.
 261   return (int64_t)Imm == (short)Imm;
 262 }]>;
 263 def immZExt16  : PatLeaf<(imm), [{
 264   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 265   // field.  Used by instructions like 'ori'.
 266   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 267 }], LO16>;
 268
 269 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 270 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 271 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 272 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 273 // clear).
 274 def imm16ShiftedZExt : PatLeaf<(imm), [{
 275   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'xoris'.
 277   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 278 }], HI16>;
 279
 280 def imm16ShiftedSExt : PatLeaf<(imm), [{
 281   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 282   // immediate are set.  Used by instructions like 'addis'.  Identical to
 283   // imm16ShiftedZExt in 32-bit mode.
 284   if (N->getZExtValue() & 0xFFFF) return false;
 285   if (N->getValueType(0) == MVT::i32)
 286     return true;
 287   // For 64-bit, make sure it is sext right.
 288   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 289 }], HI16>;
 290
 291 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 292 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 293 // offsets are hidden behind TOC entries than the values of the lower-order
 294 // bits cannot be checked directly. As a result, we need to also incorporate
 295 // an alignment check into the relevant patterns.
 296
 297 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 298   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 299 }]>;
 300 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 301                             (store node:$val, node:$ptr), [{
 302   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 303 }]>;
 304 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 305   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 306 }]>;
 307 def aligned4pre_store : PatFrag<
 308                           (ops node:$val, node:$base, node:$offset),
 309                           (pre_store node:$val, node:$base, node:$offset), [{
 310   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 311 }]>;
 312
 313 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 314   return cast<LoadSDNode>(N)->getAlignment() < 4;
 315 }]>;
 316 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 317                               (store node:$val, node:$ptr), [{
 318   return cast<StoreSDNode>(N)->getAlignment() < 4;
 319 }]>;
 320 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 321   return cast<LoadSDNode>(N)->getAlignment() < 4;
 322 }]>;
 323
 324 //===----------------------------------------------------------------------===//
 325 // PowerPC Flag Definitions.
 326
 327 class isPPC64 { bit PPC64 = 1; }
 328 class isDOT   { bit RC = 1; }
 329
 330 class RegConstraint<string C> {
 331   string Constraints = C;
 332 }
 333 class NoEncode<string E> {
 334   string DisableEncoding = E;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // PowerPC Operand Definitions.
 340
 341 // In the default PowerPC assembler syntax, registers are specified simply
 342 // by number, so they cannot be distinguished from immediate values (without
 343 // looking at the opcode).  This means that the default operand matching logic
 344 // for the asm parser does not work, and we need to specify custom matchers.
 345 // Since those can only be specified with RegisterOperand classes and not
 346 // directly on the RegisterClass, all instructions patterns used by the asm
 347 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 348 // all their register operands.
 349 // For this purpose, we define one RegisterOperand for each RegisterClass,
 350 // using the same name as the class, just in lower case.
 351
 352 def PPCRegGPRCAsmOperand : AsmOperandClass {
 353   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 354 }
 355 def gprc : RegisterOperand<GPRC> {
 356   let ParserMatchClass = PPCRegGPRCAsmOperand;
 357 }
 358 def PPCRegG8RCAsmOperand : AsmOperandClass {
 359   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 360 }
 361 def g8rc : RegisterOperand<G8RC> {
 362   let ParserMatchClass = PPCRegG8RCAsmOperand;
 363 }
 364 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 365   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 366 }
 367 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 368   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 369 }
 370 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 371   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 372 }
 373 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 374   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 375 }
 376 def PPCRegF8RCAsmOperand : AsmOperandClass {
 377   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 378 }
 379 def f8rc : RegisterOperand<F8RC> {
 380   let ParserMatchClass = PPCRegF8RCAsmOperand;
 381 }
 382 def PPCRegF4RCAsmOperand : AsmOperandClass {
 383   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 384 }
 385 def f4rc : RegisterOperand<F4RC> {
 386   let ParserMatchClass = PPCRegF4RCAsmOperand;
 387 }
 388 def PPCRegVRRCAsmOperand : AsmOperandClass {
 389   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 390 }
 391 def vrrc : RegisterOperand<VRRC> {
 392   let ParserMatchClass = PPCRegVRRCAsmOperand;
 393 }
 394 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 395   let Name = "RegCRBITRC"; let PredicateMethod = "isRegNumber";
 396 }
 397 def crbitrc : RegisterOperand<CRBITRC> {
 398   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 399 }
 400 def PPCRegCRRCAsmOperand : AsmOperandClass {
 401   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 402 }
 403 def crrc : RegisterOperand<CRRC> {
 404   let ParserMatchClass = PPCRegCRRCAsmOperand;
 405 }
 406
 407 def PPCS5ImmAsmOperand : AsmOperandClass {
 408   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 409   let RenderMethod = "addImmOperands";
 410 }
 411 def s5imm   : Operand<i32> {
 412   let PrintMethod = "printS5ImmOperand";
 413   let ParserMatchClass = PPCS5ImmAsmOperand;
 414 }
 415 def PPCU5ImmAsmOperand : AsmOperandClass {
 416   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 417   let RenderMethod = "addImmOperands";
 418 }
 419 def u5imm   : Operand<i32> {
 420   let PrintMethod = "printU5ImmOperand";
 421   let ParserMatchClass = PPCU5ImmAsmOperand;
 422 }
 423 def PPCU6ImmAsmOperand : AsmOperandClass {
 424   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 425   let RenderMethod = "addImmOperands";
 426 }
 427 def u6imm   : Operand<i32> {
 428   let PrintMethod = "printU6ImmOperand";
 429   let ParserMatchClass = PPCU6ImmAsmOperand;
 430 }
 431 def PPCS16ImmAsmOperand : AsmOperandClass {
 432   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 433   let RenderMethod = "addImmOperands";
 434 }
 435 def s16imm  : Operand<i32> {
 436   let PrintMethod = "printS16ImmOperand";
 437   let EncoderMethod = "getS16ImmEncoding";
 438   let ParserMatchClass = PPCS16ImmAsmOperand;
 439 }
 440 def PPCU16ImmAsmOperand : AsmOperandClass {
 441   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 442   let RenderMethod = "addImmOperands";
 443 }
 444 def u16imm  : Operand<i32> {
 445   let PrintMethod = "printU16ImmOperand";
 446   let ParserMatchClass = PPCU16ImmAsmOperand;
 447 }
 448 def directbrtarget : Operand<OtherVT> {
 449   let PrintMethod = "printBranchOperand";
 450   let EncoderMethod = "getDirectBrEncoding";
 451 }
 452 def condbrtarget : Operand<OtherVT> {
 453   let PrintMethod = "printBranchOperand";
 454   let EncoderMethod = "getCondBrEncoding";
 455 }
 456 def calltarget : Operand<iPTR> {
 457   let EncoderMethod = "getDirectBrEncoding";
 458 }
 459 def aaddr : Operand<iPTR> {
 460   let PrintMethod = "printAbsAddrOperand";
 461 }
 462 def PPCCRBitMaskOperand : AsmOperandClass {
 463  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 464 }
 465 def crbitm: Operand<i8> {
 466   let PrintMethod = "printcrbitm";
 467   let EncoderMethod = "get_crbitm_encoding";
 468   let ParserMatchClass = PPCCRBitMaskOperand;
 469 }
 470 // Address operands
 471 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 472 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 473   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 474 }
 475 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 476   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 477 }
 478 // A version of ptr_rc usable with the asm parser.
 479 def PPCRegGxRCOperand : AsmOperandClass {
 480   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 481 }
 482 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 483   let ParserMatchClass = PPCRegGxRCOperand;
 484 }
 485
 486 def PPCDispRIOperand : AsmOperandClass {
 487  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 488  let RenderMethod = "addImmOperands";
 489 }
 490 def dispRI : Operand<iPTR> {
 491   let ParserMatchClass = PPCDispRIOperand;
 492 }
 493 def PPCDispRIXOperand : AsmOperandClass {
 494  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 495  let RenderMethod = "addImmOperands";
 496 }
 497 def dispRIX : Operand<iPTR> {
 498   let ParserMatchClass = PPCDispRIXOperand;
 499 }
 500
 501 def memri : Operand<iPTR> {
 502   let PrintMethod = "printMemRegImm";
 503   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 504   let EncoderMethod = "getMemRIEncoding";
 505 }
 506 def memrr : Operand<iPTR> {
 507   let PrintMethod = "printMemRegReg";
 508   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 509 }
 510 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 511   let PrintMethod = "printMemRegImm";
 512   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 513   let EncoderMethod = "getMemRIXEncoding";
 514 }
 515
 516 // A single-register address. This is used with the SjLj
 517 // pseudo-instructions.
 518 def memr : Operand<iPTR> {
 519   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 520 }
 521
 522 // PowerPC Predicate operand.
 523 def pred : Operand<OtherVT> {
 524   let PrintMethod = "printPredicateOperand";
 525   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 526 }
 527
 528 // Define PowerPC specific addressing mode.
 529 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 530 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 531 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 532 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 533
 534 // The address in a single register. This is used with the SjLj
 535 // pseudo-instructions.
 536 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 537
 538 /// This is just the offset part of iaddr, used for preinc.
 539 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 540
 541 //===----------------------------------------------------------------------===//
 542 // PowerPC Instruction Predicate Definitions.
 543 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 544 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 545 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 546
 547 //===----------------------------------------------------------------------===//
 548 // PowerPC Multiclass Definitions.
 549
 550 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 551                     string asmbase, string asmstr, InstrItinClass itin,
 552                     list<dag> pattern> {
 553   let BaseName = asmbase in {
 554     def NAME : XForm_6<opcode, xo, OOL, IOL,
 555                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 556                        pattern>, RecFormRel;
 557     let Defs = [CR0] in
 558     def o    : XForm_6<opcode, xo, OOL, IOL,
 559                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 560                        []>, isDOT, RecFormRel;
 561   }
 562 }
 563
 564 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 565                      string asmbase, string asmstr, InstrItinClass itin,
 566                      list<dag> pattern> {
 567   let BaseName = asmbase in {
 568     let Defs = [CARRY] in
 569     def NAME : XForm_6<opcode, xo, OOL, IOL,
 570                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 571                        pattern>, RecFormRel;
 572     let Defs = [CARRY, CR0] in
 573     def o    : XForm_6<opcode, xo, OOL, IOL,
 574                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 575                        []>, isDOT, RecFormRel;
 576   }
 577 }
 578
 579 multiclass XForm_10r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 580                     string asmbase, string asmstr, InstrItinClass itin,
 581                     list<dag> pattern> {
 582   let BaseName = asmbase in {
 583     def NAME : XForm_10<opcode, xo, OOL, IOL,
 584                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 585                        pattern>, RecFormRel;
 586     let Defs = [CR0] in
 587     def o    : XForm_10<opcode, xo, OOL, IOL,
 588                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 589                        []>, isDOT, RecFormRel;
 590   }
 591 }
 592
 593 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 594                       string asmbase, string asmstr, InstrItinClass itin,
 595                       list<dag> pattern> {
 596   let BaseName = asmbase in {
 597     let Defs = [CARRY] in
 598     def NAME : XForm_10<opcode, xo, OOL, IOL,
 599                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 600                        pattern>, RecFormRel;
 601     let Defs = [CARRY, CR0] in
 602     def o    : XForm_10<opcode, xo, OOL, IOL,
 603                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 604                        []>, isDOT, RecFormRel;
 605   }
 606 }
 607
 608 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 609                     string asmbase, string asmstr, InstrItinClass itin,
 610                     list<dag> pattern> {
 611   let BaseName = asmbase in {
 612     def NAME : XForm_11<opcode, xo, OOL, IOL,
 613                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 614                        pattern>, RecFormRel;
 615     let Defs = [CR0] in
 616     def o    : XForm_11<opcode, xo, OOL, IOL,
 617                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 618                        []>, isDOT, RecFormRel;
 619   }
 620 }
 621
 622 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 623                     string asmbase, string asmstr, InstrItinClass itin,
 624                     list<dag> pattern> {
 625   let BaseName = asmbase in {
 626     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 627                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 628                        pattern>, RecFormRel;
 629     let Defs = [CR0] in
 630     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 631                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 632                        []>, isDOT, RecFormRel;
 633   }
 634 }
 635
 636 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 637                       string asmbase, string asmstr, InstrItinClass itin,
 638                       list<dag> pattern> {
 639   let BaseName = asmbase in {
 640     let Defs = [CARRY] in
 641     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 642                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 643                        pattern>, RecFormRel;
 644     let Defs = [CARRY, CR0] in
 645     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 646                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 647                        []>, isDOT, RecFormRel;
 648   }
 649 }
 650
 651 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 652                     string asmbase, string asmstr, InstrItinClass itin,
 653                     list<dag> pattern> {
 654   let BaseName = asmbase in {
 655     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 656                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 657                        pattern>, RecFormRel;
 658     let Defs = [CR0] in
 659     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 660                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 661                        []>, isDOT, RecFormRel;
 662   }
 663 }
 664
 665 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 666                       string asmbase, string asmstr, InstrItinClass itin,
 667                       list<dag> pattern> {
 668   let BaseName = asmbase in {
 669     let Defs = [CARRY] in
 670     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 671                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 672                        pattern>, RecFormRel;
 673     let Defs = [CARRY, CR0] in
 674     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 675                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 676                        []>, isDOT, RecFormRel;
 677   }
 678 }
 679
 680 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 681                     string asmbase, string asmstr, InstrItinClass itin,
 682                     list<dag> pattern> {
 683   let BaseName = asmbase in {
 684     def NAME : MForm_2<opcode, OOL, IOL,
 685                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 686                        pattern>, RecFormRel;
 687     let Defs = [CR0] in
 688     def o    : MForm_2<opcode, OOL, IOL,
 689                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 690                        []>, isDOT, RecFormRel;
 691   }
 692 }
 693
 694 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 695                     string asmbase, string asmstr, InstrItinClass itin,
 696                     list<dag> pattern> {
 697   let BaseName = asmbase in {
 698     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 699                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 700                        pattern>, RecFormRel;
 701     let Defs = [CR0] in
 702     def o    : MDForm_1<opcode, xo, OOL, IOL,
 703                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 704                        []>, isDOT, RecFormRel;
 705   }
 706 }
 707
 708 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 709                      string asmbase, string asmstr, InstrItinClass itin,
 710                      list<dag> pattern> {
 711   let BaseName = asmbase in {
 712     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 713                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 714                         pattern>, RecFormRel;
 715     let Defs = [CR0] in
 716     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 717                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 718                         []>, isDOT, RecFormRel;
 719   }
 720 }
 721
 722 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 723                       string asmbase, string asmstr, InstrItinClass itin,
 724                       list<dag> pattern> {
 725   let BaseName = asmbase in {
 726     let Defs = [CARRY] in
 727     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 728                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 729                        pattern>, RecFormRel;
 730     let Defs = [CARRY, CR0] in
 731     def o    : XSForm_1<opcode, xo, OOL, IOL,
 732                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 733                        []>, isDOT, RecFormRel;
 734   }
 735 }
 736
 737 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 738                     string asmbase, string asmstr, InstrItinClass itin,
 739                     list<dag> pattern> {
 740   let BaseName = asmbase in {
 741     def NAME : XForm_26<opcode, xo, OOL, IOL,
 742                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 743                        pattern>, RecFormRel;
 744     let Defs = [CR1] in
 745     def o    : XForm_26<opcode, xo, OOL, IOL,
 746                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 747                        []>, isDOT, RecFormRel;
 748   }
 749 }
 750
 751 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 752                     string asmbase, string asmstr, InstrItinClass itin,
 753                     list<dag> pattern> {
 754   let BaseName = asmbase in {
 755     def NAME : AForm_1<opcode, xo, OOL, IOL,
 756                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 757                        pattern>, RecFormRel;
 758     let Defs = [CR1] in
 759     def o    : AForm_1<opcode, xo, OOL, IOL,
 760                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 761                        []>, isDOT, RecFormRel;
 762   }
 763 }
 764
 765 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 766                     string asmbase, string asmstr, InstrItinClass itin,
 767                     list<dag> pattern> {
 768   let BaseName = asmbase in {
 769     def NAME : AForm_2<opcode, xo, OOL, IOL,
 770                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 771                        pattern>, RecFormRel;
 772     let Defs = [CR1] in
 773     def o    : AForm_2<opcode, xo, OOL, IOL,
 774                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 775                        []>, isDOT, RecFormRel;
 776   }
 777 }
 778
 779 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 780                     string asmbase, string asmstr, InstrItinClass itin,
 781                     list<dag> pattern> {
 782   let BaseName = asmbase in {
 783     def NAME : AForm_3<opcode, xo, OOL, IOL,
 784                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 785                        pattern>, RecFormRel;
 786     let Defs = [CR1] in
 787     def o    : AForm_3<opcode, xo, OOL, IOL,
 788                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 789                        []>, isDOT, RecFormRel;
 790   }
 791 }
 792
 793 //===----------------------------------------------------------------------===//
 794 // PowerPC Instruction Definitions.
 795
 796 // Pseudo-instructions:
 797
 798 let hasCtrlDep = 1 in {
 799 let Defs = [R1], Uses = [R1] in {
 800 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 801                               [(callseq_start timm:$amt)]>;
 802 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 803                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 804 }
 805
 806 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 807                               "UPDATE_VRSAVE $rD, $rS", []>;
 808 }
 809
 810 let Defs = [R1], Uses = [R1] in
 811 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 812                        [(set i32:$result,
 813                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 814
 815 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 816 // instruction selection into a branch sequence.
 817 let usesCustomInserter = 1,    // Expanded after instruction selection.
 818     PPC970_Single = 1 in {
 819   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 820   // because either operand might become the first operand in an isel, and
 821   // that operand cannot be r0.
 822   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 823                               gprc_nor0:$T, gprc_nor0:$F,
 824                               i32imm:$BROPC), "#SELECT_CC_I4",
 825                               []>;
 826   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 827                               g8rc_nox0:$T, g8rc_nox0:$F,
 828                               i32imm:$BROPC), "#SELECT_CC_I8",
 829                               []>;
 830   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
 831                               i32imm:$BROPC), "#SELECT_CC_F4",
 832                               []>;
 833   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
 834                               i32imm:$BROPC), "#SELECT_CC_F8",
 835                               []>;
 836   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
 837                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 838                               []>;
 839 }
 840
 841 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 842 // scavenge a register for it.
 843 let mayStore = 1 in
 844 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
 845                      "#SPILL_CR", []>;
 846
 847 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 848 // spilled), so we'll need to scavenge a register for it.
 849 let mayLoad = 1 in
 850 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
 851                      "#RESTORE_CR", []>;
 852
 853 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 854   let isReturn = 1, Uses = [LR, RM] in
 855     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 856                            [(retflag)]>;
 857   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
 858     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 859
 860     let isCodeGenOnly = 1 in
 861     def BCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
 862                             "b${cond:cc}ctr ${cond:reg}", BrB, []>;
 863   }
 864 }
 865
 866 let Defs = [LR] in
 867   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 868                    PPC970_Unit_BRU;
 869
 870 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 871   let isBarrier = 1 in {
 872   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 873                   "b $dst", BrB,
 874                   [(br bb:$dst)]>;
 875   }
 876
 877   // BCC represents an arbitrary conditional branch on a predicate.
 878   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 879   // a two-value operand where a dag node expects two operands. :(
 880   let isCodeGenOnly = 1 in {
 881     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 882                     "b${cond:cc} ${cond:reg}, $dst"
 883                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
 884     let isReturn = 1, Uses = [LR, RM] in
 885     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 886                            "b${cond:cc}lr ${cond:reg}", BrB, []>;
 887
 888     let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 889       def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 890                              "bdzlr", BrB, []>;
 891       def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 892                              "bdnzlr", BrB, []>;
 893     }
 894   }
 895
 896   let Defs = [CTR], Uses = [CTR] in {
 897     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 898                        "bdz $dst">;
 899     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 900                        "bdnz $dst">;
 901   }
 902 }
 903
 904 // The unconditional BCL used by the SjLj setjmp code.
 905 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 906   let Defs = [LR], Uses = [RM] in {
 907     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 908                             "bcl 20, 31, $dst">;
 909   }
 910 }
 911
 912 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 913   // Convenient aliases for call instructions
 914   let Uses = [RM] in {
 915     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 916                     "bl $func", BrB, []>;  // See Pat patterns below.
 917     def BLA : IForm<18, 1, 1, (outs), (ins aaddr:$func),
 918                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 919   }
 920   let Uses = [CTR, RM] in {
 921     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 922                              "bctrl", BrB, [(PPCbctrl)]>,
 923                 Requires<[In32BitMode]>;
 924
 925     let isCodeGenOnly = 1 in
 926     def BCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
 927                              "b${cond:cc}ctrl ${cond:reg}", BrB, []>;
 928   }
 929   let Uses = [LR, RM] in {
 930     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
 931                             "blrl", BrB, []>;
 932
 933     let isCodeGenOnly = 1 in
 934     def BCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
 935                             "b${cond:cc}lrl ${cond:reg}", BrB, []>;
 936   }
 937 }
 938
 939 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 940 def TCRETURNdi :Pseudo< (outs),
 941                         (ins calltarget:$dst, i32imm:$offset),
 942                  "#TC_RETURNd $dst $offset",
 943                  []>;
 944
 945
 946 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 947 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset),
 948                  "#TC_RETURNa $func $offset",
 949                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 950
 951 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 952 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
 953                  "#TC_RETURNr $dst $offset",
 954                  []>;
 955
 956
 957 let isCodeGenOnly = 1 in {
 958
 959 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 960     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 961 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 962      Requires<[In32BitMode]>;
 963
 964
 965
 966 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 967     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 968 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 969                   "b $dst", BrB,
 970                   []>;
 971
 972 }
 973
 974 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 975     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 976 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 977                   "ba $dst", BrB,
 978                   []>;
 979
 980 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
 981   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
 982                             "#EH_SJLJ_SETJMP32",
 983                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
 984                           Requires<[In32BitMode]>;
 985   let isTerminator = 1 in
 986   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
 987                             "#EH_SJLJ_LONGJMP32",
 988                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
 989                           Requires<[In32BitMode]>;
 990 }
 991
 992 let isBranch = 1, isTerminator = 1 in {
 993   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
 994                         "#EH_SjLj_Setup\t$dst", []>;
 995 }
 996
 997 // System call.
 998 let PPC970_Unit = 7 in {
 999   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1000                       "sc $lev", BrB, [(PPCsc (i32 imm:$lev))]>;
1001 }
1002
1003 // DCB* instructions.
1004 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
1005                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1006                       PPC970_DGroup_Single;
1007 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
1008                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1009                       PPC970_DGroup_Single;
1010 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
1011                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1012                       PPC970_DGroup_Single;
1013 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
1014                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1015                       PPC970_DGroup_Single;
1016 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
1017                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1018                       PPC970_DGroup_Single;
1019 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
1020                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1021                       PPC970_DGroup_Single;
1022 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
1023                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1024                       PPC970_DGroup_Single;
1025 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
1026                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1027                       PPC970_DGroup_Single;
1028
1029 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1030           (DCBT xoaddr:$dst)>;
1031
1032 // Atomic operations
1033 let usesCustomInserter = 1 in {
1034   let Defs = [CR0] in {
1035     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1036       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1037       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1038     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1039       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1040       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1041     def ATOMIC_LOAD_AND_I8 : Pseudo<
1042       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1043       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1044     def ATOMIC_LOAD_OR_I8 : Pseudo<
1045       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1046       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1047     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1048       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1049       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1050     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1051       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1052       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1053     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1054       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1055       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1056     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1057       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1058       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1059     def ATOMIC_LOAD_AND_I16 : Pseudo<
1060       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1061       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1062     def ATOMIC_LOAD_OR_I16 : Pseudo<
1063       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1064       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1065     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1066       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1067       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1068     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1069       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1070       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1071     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1072       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1073       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1074     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1075       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1076       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1077     def ATOMIC_LOAD_AND_I32 : Pseudo<
1078       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1079       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1080     def ATOMIC_LOAD_OR_I32 : Pseudo<
1081       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1082       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1083     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1084       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1085       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1086     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1087       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1088       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1089
1090     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1091       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1092       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1093     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1094       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1095       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1096     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1097       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1098       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1099
1100     def ATOMIC_SWAP_I8 : Pseudo<
1101       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1102       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1103     def ATOMIC_SWAP_I16 : Pseudo<
1104       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1105       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1106     def ATOMIC_SWAP_I32 : Pseudo<
1107       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1108       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1109   }
1110 }
1111
1112 // Instructions to support atomic operations
1113 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1114                    "lwarx $rD, $src", LdStLWARX,
1115                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
1116
1117 let Defs = [CR0] in
1118 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1119                    "stwcx. $rS, $dst", LdStSTWCX,
1120                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
1121                    isDOT;
1122
1123 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1124 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
1125
1126 //===----------------------------------------------------------------------===//
1127 // PPC32 Load Instructions.
1128 //
1129
1130 // Unindexed (r+i) Loads.
1131 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1132 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1133                   "lbz $rD, $src", LdStLoad,
1134                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1135 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1136                   "lha $rD, $src", LdStLHA,
1137                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1138                   PPC970_DGroup_Cracked;
1139 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1140                   "lhz $rD, $src", LdStLoad,
1141                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1142 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1143                   "lwz $rD, $src", LdStLoad,
1144                   [(set i32:$rD, (load iaddr:$src))]>;
1145
1146 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1147                   "lfs $rD, $src", LdStLFD,
1148                   [(set f32:$rD, (load iaddr:$src))]>;
1149 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1150                   "lfd $rD, $src", LdStLFD,
1151                   [(set f64:$rD, (load iaddr:$src))]>;
1152
1153
1154 // Unindexed (r+i) Loads with Update (preinc).
1155 let mayLoad = 1, neverHasSideEffects = 1 in {
1156 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1157                    "lbzu $rD, $addr", LdStLoadUpd,
1158                    []>, RegConstraint<"$addr.reg = $ea_result">,
1159                    NoEncode<"$ea_result">;
1160
1161 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1162                    "lhau $rD, $addr", LdStLHAU,
1163                    []>, RegConstraint<"$addr.reg = $ea_result">,
1164                    NoEncode<"$ea_result">;
1165
1166 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1167                    "lhzu $rD, $addr", LdStLoadUpd,
1168                    []>, RegConstraint<"$addr.reg = $ea_result">,
1169                    NoEncode<"$ea_result">;
1170
1171 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1172                    "lwzu $rD, $addr", LdStLoadUpd,
1173                    []>, RegConstraint<"$addr.reg = $ea_result">,
1174                    NoEncode<"$ea_result">;
1175
1176 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1177                   "lfsu $rD, $addr", LdStLFDU,
1178                   []>, RegConstraint<"$addr.reg = $ea_result">,
1179                    NoEncode<"$ea_result">;
1180
1181 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1182                   "lfdu $rD, $addr", LdStLFDU,
1183                   []>, RegConstraint<"$addr.reg = $ea_result">,
1184                    NoEncode<"$ea_result">;
1185
1186
1187 // Indexed (r+r) Loads with Update (preinc).
1188 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1189                    (ins memrr:$addr),
1190                    "lbzux $rD, $addr", LdStLoadUpd,
1191                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1192                    NoEncode<"$ea_result">;
1193
1194 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1195                    (ins memrr:$addr),
1196                    "lhaux $rD, $addr", LdStLHAU,
1197                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1198                    NoEncode<"$ea_result">;
1199
1200 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1201                    (ins memrr:$addr),
1202                    "lhzux $rD, $addr", LdStLoadUpd,
1203                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1204                    NoEncode<"$ea_result">;
1205
1206 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1207                    (ins memrr:$addr),
1208                    "lwzux $rD, $addr", LdStLoadUpd,
1209                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1210                    NoEncode<"$ea_result">;
1211
1212 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1213                    (ins memrr:$addr),
1214                    "lfsux $rD, $addr", LdStLFDU,
1215                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1216                    NoEncode<"$ea_result">;
1217
1218 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1219                    (ins memrr:$addr),
1220                    "lfdux $rD, $addr", LdStLFDU,
1221                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1222                    NoEncode<"$ea_result">;
1223 }
1224 }
1225
1226 // Indexed (r+r) Loads.
1227 //
1228 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1229 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1230                    "lbzx $rD, $src", LdStLoad,
1231                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1232 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1233                    "lhax $rD, $src", LdStLHA,
1234                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1235                    PPC970_DGroup_Cracked;
1236 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1237                    "lhzx $rD, $src", LdStLoad,
1238                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1239 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1240                    "lwzx $rD, $src", LdStLoad,
1241                    [(set i32:$rD, (load xaddr:$src))]>;
1242
1243
1244 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1245                    "lhbrx $rD, $src", LdStLoad,
1246                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1247 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1248                    "lwbrx $rD, $src", LdStLoad,
1249                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1250
1251 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1252                       "lfsx $frD, $src", LdStLFD,
1253                       [(set f32:$frD, (load xaddr:$src))]>;
1254 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1255                       "lfdx $frD, $src", LdStLFD,
1256                       [(set f64:$frD, (load xaddr:$src))]>;
1257
1258 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1259                       "lfiwax $frD, $src", LdStLFD,
1260                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1261 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1262                       "lfiwzx $frD, $src", LdStLFD,
1263                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1264 }
1265
1266 //===----------------------------------------------------------------------===//
1267 // PPC32 Store Instructions.
1268 //
1269
1270 // Unindexed (r+i) Stores.
1271 let PPC970_Unit = 2 in {
1272 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1273                    "stb $rS, $src", LdStStore,
1274                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1275 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1276                    "sth $rS, $src", LdStStore,
1277                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1278 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1279                    "stw $rS, $src", LdStStore,
1280                    [(store i32:$rS, iaddr:$src)]>;
1281 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1282                    "stfs $rS, $dst", LdStSTFD,
1283                    [(store f32:$rS, iaddr:$dst)]>;
1284 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1285                    "stfd $rS, $dst", LdStSTFD,
1286                    [(store f64:$rS, iaddr:$dst)]>;
1287 }
1288
1289 // Unindexed (r+i) Stores with Update (preinc).
1290 let PPC970_Unit = 2, mayStore = 1 in {
1291 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1292                     "stbu $rS, $dst", LdStStoreUpd, []>,
1293                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1294 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1295                     "sthu $rS, $dst", LdStStoreUpd, []>,
1296                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1297 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1298                     "stwu $rS, $dst", LdStStoreUpd, []>,
1299                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1300 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1301                     "stfsu $rS, $dst", LdStSTFDU, []>,
1302                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1303 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1304                     "stfdu $rS, $dst", LdStSTFDU, []>,
1305                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1306 }
1307
1308 // Patterns to match the pre-inc stores.  We can't put the patterns on
1309 // the instruction definitions directly as ISel wants the address base
1310 // and offset to be separate operands, not a single complex operand.
1311 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1312           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1313 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1314           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1315 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1316           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1317 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1318           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1319 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1320           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1321
1322 // Indexed (r+r) Stores.
1323 let PPC970_Unit = 2 in {
1324 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1325                    "stbx $rS, $dst", LdStStore,
1326                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1327                    PPC970_DGroup_Cracked;
1328 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1329                    "sthx $rS, $dst", LdStStore,
1330                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1331                    PPC970_DGroup_Cracked;
1332 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1333                    "stwx $rS, $dst", LdStStore,
1334                    [(store i32:$rS, xaddr:$dst)]>,
1335                    PPC970_DGroup_Cracked;
1336
1337 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1338                    "sthbrx $rS, $dst", LdStStore,
1339                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1340                    PPC970_DGroup_Cracked;
1341 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1342                    "stwbrx $rS, $dst", LdStStore,
1343                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1344                    PPC970_DGroup_Cracked;
1345
1346 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1347                      "stfiwx $frS, $dst", LdStSTFD,
1348                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1349
1350 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1351                      "stfsx $frS, $dst", LdStSTFD,
1352                      [(store f32:$frS, xaddr:$dst)]>;
1353 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1354                      "stfdx $frS, $dst", LdStSTFD,
1355                      [(store f64:$frS, xaddr:$dst)]>;
1356 }
1357
1358 // Indexed (r+r) Stores with Update (preinc).
1359 let PPC970_Unit = 2, mayStore = 1 in {
1360 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1361                     "stbux $rS, $dst", LdStStoreUpd, []>,
1362                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1363                     PPC970_DGroup_Cracked;
1364 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1365                     "sthux $rS, $dst", LdStStoreUpd, []>,
1366                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1367                     PPC970_DGroup_Cracked;
1368 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1369                     "stwux $rS, $dst", LdStStoreUpd, []>,
1370                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1371                     PPC970_DGroup_Cracked;
1372 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1373                     "stfsux $rS, $dst", LdStSTFDU, []>,
1374                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1375                     PPC970_DGroup_Cracked;
1376 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1377                     "stfdux $rS, $dst", LdStSTFDU, []>,
1378                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1379                     PPC970_DGroup_Cracked;
1380 }
1381
1382 // Patterns to match the pre-inc stores.  We can't put the patterns on
1383 // the instruction definitions directly as ISel wants the address base
1384 // and offset to be separate operands, not a single complex operand.
1385 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1386           (STBUX $rS, $ptrreg, $ptroff)>;
1387 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1388           (STHUX $rS, $ptrreg, $ptroff)>;
1389 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1390           (STWUX $rS, $ptrreg, $ptroff)>;
1391 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1392           (STFSUX $rS, $ptrreg, $ptroff)>;
1393 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1394           (STFDUX $rS, $ptrreg, $ptroff)>;
1395
1396 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
1397                         "sync", LdStSync,
1398                         [(int_ppc_sync)]>;
1399
1400 //===----------------------------------------------------------------------===//
1401 // PPC32 Arithmetic Instructions.
1402 //
1403
1404 let PPC970_Unit = 1 in {  // FXU Operations.
1405 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1406                      "addi $rD, $rA, $imm", IntSimple,
1407                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1408 let BaseName = "addic" in {
1409 let Defs = [CARRY] in
1410 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1411                      "addic $rD, $rA, $imm", IntGeneral,
1412                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1413                      RecFormRel, PPC970_DGroup_Cracked;
1414 let Defs = [CARRY, CR0] in
1415 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1416                      "addic. $rD, $rA, $imm", IntGeneral,
1417                      []>, isDOT, RecFormRel;
1418 }
1419 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1420                      "addis $rD, $rA, $imm", IntSimple,
1421                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1422 let isCodeGenOnly = 1 in
1423 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1424                      "la $rD, $sym($rA)", IntGeneral,
1425                      [(set i32:$rD, (add i32:$rA,
1426                                           (PPClo tglobaladdr:$sym, 0)))]>;
1427 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1428                      "mulli $rD, $rA, $imm", IntMulLI,
1429                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1430 let Defs = [CARRY] in
1431 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1432                      "subfic $rD, $rA, $imm", IntGeneral,
1433                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1434
1435 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1436   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1437                        "li $rD, $imm", IntSimple,
1438                        [(set i32:$rD, imm32SExt16:$imm)]>;
1439   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s16imm:$imm),
1440                        "lis $rD, $imm", IntSimple,
1441                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1442 }
1443 }
1444
1445 let PPC970_Unit = 1 in {  // FXU Operations.
1446 let Defs = [CR0] in {
1447 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1448                     "andi. $dst, $src1, $src2", IntGeneral,
1449                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1450                     isDOT;
1451 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1452                     "andis. $dst, $src1, $src2", IntGeneral,
1453                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1454                     isDOT;
1455 }
1456 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1457                     "ori $dst, $src1, $src2", IntSimple,
1458                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1459 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1460                     "oris $dst, $src1, $src2", IntSimple,
1461                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1462 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1463                     "xori $dst, $src1, $src2", IntSimple,
1464                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1465 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1466                     "xoris $dst, $src1, $src2", IntSimple,
1467                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1468 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1469                          []>;
1470 let isCompare = 1, neverHasSideEffects = 1 in {
1471   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1472                           "cmpwi $crD, $rA, $imm", IntCompare>;
1473   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1474                            "cmplwi $dst, $src1, $src2", IntCompare>;
1475 }
1476 }
1477
1478 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1479 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1480                      "nand", "$rA, $rS, $rB", IntSimple,
1481                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1482 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1483                      "and", "$rA, $rS, $rB", IntSimple,
1484                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1485 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1486                      "andc", "$rA, $rS, $rB", IntSimple,
1487                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1488 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1489                      "or", "$rA, $rS, $rB", IntSimple,
1490                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1491 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1492                      "nor", "$rA, $rS, $rB", IntSimple,
1493                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1494 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1495                      "orc", "$rA, $rS, $rB", IntSimple,
1496                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1497 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1498                      "eqv", "$rA, $rS, $rB", IntSimple,
1499                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1500 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1501                      "xor", "$rA, $rS, $rB", IntSimple,
1502                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1503 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1504                      "slw", "$rA, $rS, $rB", IntGeneral,
1505                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1506 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1507                      "srw", "$rA, $rS, $rB", IntGeneral,
1508                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1509 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1510                       "sraw", "$rA, $rS, $rB", IntShift,
1511                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1512 }
1513
1514 let PPC970_Unit = 1 in {  // FXU Operations.
1515 let neverHasSideEffects = 1 in {
1516 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1517                         "srawi", "$rA, $rS, $SH", IntShift,
1518                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1519 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1520                         "cntlzw", "$rA, $rS", IntGeneral,
1521                         [(set i32:$rA, (ctlz i32:$rS))]>;
1522 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1523                         "extsb", "$rA, $rS", IntSimple,
1524                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1525 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1526                         "extsh", "$rA, $rS", IntSimple,
1527                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1528 }
1529 let isCompare = 1, neverHasSideEffects = 1 in {
1530   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1531                             "cmpw $crD, $rA, $rB", IntCompare>;
1532   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1533                             "cmplw $crD, $rA, $rB", IntCompare>;
1534 }
1535 }
1536 let PPC970_Unit = 3 in {  // FPU Operations.
1537 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1538 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1539 let isCompare = 1, neverHasSideEffects = 1 in {
1540   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1541                         "fcmpu $crD, $fA, $fB", FPCompare>;
1542   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1543                         "fcmpu $crD, $fA, $fB", FPCompare>;
1544 }
1545
1546 let Uses = [RM] in {
1547   let neverHasSideEffects = 1 in {
1548   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1549                           "fctiwz", "$frD, $frB", FPGeneral,
1550                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1551
1552   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1553                           "frsp", "$frD, $frB", FPGeneral,
1554                           [(set f32:$frD, (fround f64:$frB))]>;
1555
1556   // The frin -> nearbyint mapping is valid only in fast-math mode.
1557   let Interpretation64Bit = 1 in
1558   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1559                           "frin", "$frD, $frB", FPGeneral,
1560                           [(set f64:$frD, (fnearbyint f64:$frB))]>;
1561   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1562                           "frin", "$frD, $frB", FPGeneral,
1563                           [(set f32:$frD, (fnearbyint f32:$frB))]>;
1564   }
1565
1566   // These pseudos expand to rint but also set FE_INEXACT when the result does
1567   // not equal the argument.
1568   let usesCustomInserter = 1, Defs = [RM] in { // FIXME: Model FPSCR!
1569     def FRINDrint : Pseudo<(outs f8rc:$frD), (ins f8rc:$frB),
1570                             "#FRINDrint", [(set f64:$frD, (frint f64:$frB))]>;
1571     def FRINSrint : Pseudo<(outs f4rc:$frD), (ins f4rc:$frB),
1572                             "#FRINSrint", [(set f32:$frD, (frint f32:$frB))]>;
1573   }
1574
1575   let neverHasSideEffects = 1 in {
1576   let Interpretation64Bit = 1 in
1577   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1578                           "frip", "$frD, $frB", FPGeneral,
1579                           [(set f64:$frD, (fceil f64:$frB))]>;
1580   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1581                           "frip", "$frD, $frB", FPGeneral,
1582                           [(set f32:$frD, (fceil f32:$frB))]>;
1583   let Interpretation64Bit = 1 in
1584   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1585                           "friz", "$frD, $frB", FPGeneral,
1586                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1587   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1588                           "friz", "$frD, $frB", FPGeneral,
1589                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1590   let Interpretation64Bit = 1 in
1591   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1592                           "frim", "$frD, $frB", FPGeneral,
1593                           [(set f64:$frD, (ffloor f64:$frB))]>;
1594   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1595                           "frim", "$frD, $frB", FPGeneral,
1596                           [(set f32:$frD, (ffloor f32:$frB))]>;
1597
1598   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
1599                           "fsqrt", "$frD, $frB", FPSqrt,
1600                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1601   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
1602                           "fsqrts", "$frD, $frB", FPSqrt,
1603                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1604   }
1605   }
1606 }
1607
1608 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1609 /// often coalesced away and we don't want the dispatch group builder to think
1610 /// that they will fill slots (which could cause the load of a LSU reject to
1611 /// sneak into a d-group with a store).
1612 let neverHasSideEffects = 1 in
1613 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
1614                        "fmr", "$frD, $frB", FPGeneral,
1615                        []>,  // (set f32:$frD, f32:$frB)
1616                        PPC970_Unit_Pseudo;
1617
1618 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1619 // These are artificially split into two different forms, for 4/8 byte FP.
1620 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
1621                         "fabs", "$frD, $frB", FPGeneral,
1622                         [(set f32:$frD, (fabs f32:$frB))]>;
1623 let Interpretation64Bit = 1 in
1624 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
1625                         "fabs", "$frD, $frB", FPGeneral,
1626                         [(set f64:$frD, (fabs f64:$frB))]>;
1627 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
1628                         "fnabs", "$frD, $frB", FPGeneral,
1629                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1630 let Interpretation64Bit = 1 in
1631 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
1632                         "fnabs", "$frD, $frB", FPGeneral,
1633                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1634 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
1635                         "fneg", "$frD, $frB", FPGeneral,
1636                         [(set f32:$frD, (fneg f32:$frB))]>;
1637 let Interpretation64Bit = 1 in
1638 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
1639                         "fneg", "$frD, $frB", FPGeneral,
1640                         [(set f64:$frD, (fneg f64:$frB))]>;
1641
1642 // Reciprocal estimates.
1643 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
1644                           "fre", "$frD, $frB", FPGeneral,
1645                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1646 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
1647                           "fres", "$frD, $frB", FPGeneral,
1648                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1649 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
1650                           "frsqrte", "$frD, $frB", FPGeneral,
1651                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1652 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
1653                           "frsqrtes", "$frD, $frB", FPGeneral,
1654                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1655 }
1656
1657 // XL-Form instructions.  condition register logical ops.
1658 //
1659 let neverHasSideEffects = 1 in
1660 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
1661                       "mcrf $BF, $BFA", BrMCR>,
1662              PPC970_DGroup_First, PPC970_Unit_CRU;
1663
1664 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
1665                                (ins crbitrc:$CRA, crbitrc:$CRB),
1666                       "creqv $CRD, $CRA, $CRB", BrCR,
1667                       []>;
1668
1669 def CROR  : XLForm_1<19, 449, (outs crbitrc:$CRD),
1670                                (ins crbitrc:$CRA, crbitrc:$CRB),
1671                       "cror $CRD, $CRA, $CRB", BrCR,
1672                       []>;
1673
1674 let isCodeGenOnly = 1 in {
1675 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
1676               "creqv $dst, $dst, $dst", BrCR,
1677               []>;
1678
1679 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
1680               "crxor $dst, $dst, $dst", BrCR,
1681               []>;
1682
1683 let Defs = [CR1EQ], CRD = 6 in {
1684 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1685               "creqv 6, 6, 6", BrCR,
1686               [(PPCcr6set)]>;
1687
1688 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1689               "crxor 6, 6, 6", BrCR,
1690               [(PPCcr6unset)]>;
1691 }
1692 }
1693
1694 // XFX-Form instructions.  Instructions that deal with SPRs.
1695 //
1696 let Uses = [CTR] in {
1697 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
1698                           "mfctr $rT", SprMFSPR>,
1699             PPC970_DGroup_First, PPC970_Unit_FXU;
1700 }
1701 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1702 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1703                           "mtctr $rS", SprMTSPR>,
1704             PPC970_DGroup_First, PPC970_Unit_FXU;
1705 }
1706 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
1707 let Pattern = [(int_ppc_mtctr i32:$rS)] in
1708 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1709                               "mtctr $rS", SprMTSPR>,
1710                 PPC970_DGroup_First, PPC970_Unit_FXU;
1711 }
1712
1713 let Defs = [LR] in {
1714 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
1715                           "mtlr $rS", SprMTSPR>,
1716             PPC970_DGroup_First, PPC970_Unit_FXU;
1717 }
1718 let Uses = [LR] in {
1719 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
1720                           "mflr $rT", SprMFSPR>,
1721             PPC970_DGroup_First, PPC970_Unit_FXU;
1722 }
1723
1724 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1725 // a GPR on the PPC970.  As such, copies in and out have the same performance
1726 // characteristics as an OR instruction.
1727 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
1728                              "mtspr 256, $rS", IntGeneral>,
1729                PPC970_DGroup_Single, PPC970_Unit_FXU;
1730 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
1731                              "mfspr $rT, 256", IntGeneral>,
1732                PPC970_DGroup_First, PPC970_Unit_FXU;
1733
1734 let isCodeGenOnly = 1 in {
1735   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1736                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
1737                                 "mtspr 256, $rS", IntGeneral>,
1738                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1739   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
1740                                 (ins VRSAVERC:$reg),
1741                                 "mfspr $rT, 256", IntGeneral>,
1742                   PPC970_DGroup_First, PPC970_Unit_FXU;
1743 }
1744
1745 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1746 // so we'll need to scavenge a register for it.
1747 let mayStore = 1 in
1748 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1749                      "#SPILL_VRSAVE", []>;
1750
1751 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1752 // spilled), so we'll need to scavenge a register for it.
1753 let mayLoad = 1 in
1754 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1755                      "#RESTORE_VRSAVE", []>;
1756
1757 let neverHasSideEffects = 1 in {
1758 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins gprc:$rS),
1759                       "mtcrf $FXM, $rS", BrMCRX>,
1760             PPC970_MicroCode, PPC970_Unit_CRU;
1761
1762 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1763 // declaring that here gives the local register allocator problems with this:
1764 //  vreg = MCRF  CR0
1765 //  MFCR  <kill of whatever preg got assigned to vreg>
1766 // while not declaring it breaks DeadMachineInstructionElimination.
1767 // As it turns out, in all cases where we currently use this,
1768 // we're only interested in one subregister of it.  Represent this in the
1769 // instruction to keep the register allocator from becoming confused.
1770 //
1771 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1772 let isCodeGenOnly = 1 in
1773 def MFCRpseud: XFXForm_3<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1774                        "#MFCRpseud", SprMFCR>,
1775             PPC970_MicroCode, PPC970_Unit_CRU;
1776
1777 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1778                        "mfocrf $rT, $FXM", SprMFCR>,
1779             PPC970_DGroup_First, PPC970_Unit_CRU;
1780 } // neverHasSideEffects = 1
1781
1782 let neverHasSideEffects = 1 in
1783 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
1784                      "mfcr $rT", SprMFCR>,
1785                      PPC970_MicroCode, PPC970_Unit_CRU;
1786
1787 // Pseudo instruction to perform FADD in round-to-zero mode.
1788 let usesCustomInserter = 1, Uses = [RM] in {
1789   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
1790                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1791 }
1792
1793 // The above pseudo gets expanded to make use of the following instructions
1794 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1795 let Uses = [RM], Defs = [RM] in {
1796   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1797                         "mtfsb0 $FM", IntMTFSB0, []>,
1798                PPC970_DGroup_Single, PPC970_Unit_FPU;
1799   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1800                         "mtfsb1 $FM", IntMTFSB0, []>,
1801                PPC970_DGroup_Single, PPC970_Unit_FPU;
1802   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
1803                        "mtfsf $FM, $rT", IntMTFSB0, []>,
1804                PPC970_DGroup_Single, PPC970_Unit_FPU;
1805 }
1806 let Uses = [RM] in {
1807   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
1808                          "mffs $rT", IntMFFS,
1809                          [(set f64:$rT, (PPCmffs))]>,
1810                PPC970_DGroup_Single, PPC970_Unit_FPU;
1811 }
1812
1813
1814 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1815 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1816 //
1817 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1818                        "add", "$rT, $rA, $rB", IntSimple,
1819                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1820 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1821                         "addc", "$rT, $rA, $rB", IntGeneral,
1822                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1823                         PPC970_DGroup_Cracked;
1824 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1825                        "divw", "$rT, $rA, $rB", IntDivW,
1826                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1827                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1828 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1829                        "divwu", "$rT, $rA, $rB", IntDivW,
1830                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1831                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1832 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1833                        "mulhw", "$rT, $rA, $rB", IntMulHW,
1834                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
1835 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1836                        "mulhwu", "$rT, $rA, $rB", IntMulHWU,
1837                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
1838 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1839                        "mullw", "$rT, $rA, $rB", IntMulHW,
1840                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
1841 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1842                        "subf", "$rT, $rA, $rB", IntGeneral,
1843                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
1844 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1845                         "subfc", "$rT, $rA, $rB", IntGeneral,
1846                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
1847                         PPC970_DGroup_Cracked;
1848 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
1849                         "neg", "$rT, $rA", IntSimple,
1850                         [(set i32:$rT, (ineg i32:$rA))]>;
1851 let Uses = [CARRY] in {
1852 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1853                         "adde", "$rT, $rA, $rB", IntGeneral,
1854                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
1855 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
1856                          "addme", "$rT, $rA", IntGeneral,
1857                          [(set i32:$rT, (adde i32:$rA, -1))]>;
1858 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
1859                          "addze", "$rT, $rA", IntGeneral,
1860                          [(set i32:$rT, (adde i32:$rA, 0))]>;
1861 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1862                         "subfe", "$rT, $rA, $rB", IntGeneral,
1863                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
1864 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
1865                          "subfme", "$rT, $rA", IntGeneral,
1866                          [(set i32:$rT, (sube -1, i32:$rA))]>;
1867 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
1868                          "subfze", "$rT, $rA", IntGeneral,
1869                          [(set i32:$rT, (sube 0, i32:$rA))]>;
1870 }
1871 }
1872
1873 // A-Form instructions.  Most of the instructions executed in the FPU are of
1874 // this type.
1875 //
1876 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1877 let Uses = [RM] in {
1878   defm FMADD : AForm_1r<63, 29,
1879                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1880                       "fmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
1881                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
1882   defm FMADDS : AForm_1r<59, 29,
1883                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1884                       "fmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1885                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
1886   defm FMSUB : AForm_1r<63, 28,
1887                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1888                       "fmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
1889                       [(set f64:$FRT,
1890                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
1891   defm FMSUBS : AForm_1r<59, 28,
1892                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1893                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1894                       [(set f32:$FRT,
1895                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
1896   defm FNMADD : AForm_1r<63, 31,
1897                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1898                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
1899                       [(set f64:$FRT,
1900                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
1901   defm FNMADDS : AForm_1r<59, 31,
1902                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1903                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1904                       [(set f32:$FRT,
1905                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
1906   defm FNMSUB : AForm_1r<63, 30,
1907                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1908                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
1909                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
1910                                                  (fneg f64:$FRB))))]>;
1911   defm FNMSUBS : AForm_1r<59, 30,
1912                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1913                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1914                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
1915                                                  (fneg f32:$FRB))))]>;
1916 }
1917 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1918 // having 4 of these, force the comparison to always be an 8-byte double (code
1919 // should use an FMRSD if the input comparison value really wants to be a float)
1920 // and 4/8 byte forms for the result and operand type..
1921 let Interpretation64Bit = 1 in
1922 defm FSELD : AForm_1r<63, 23,
1923                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1924                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1925                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
1926 defm FSELS : AForm_1r<63, 23,
1927                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1928                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1929                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
1930 let Uses = [RM] in {
1931   defm FADD  : AForm_2r<63, 21,
1932                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
1933                         "fadd", "$FRT, $FRA, $FRB", FPAddSub,
1934                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
1935   defm FADDS : AForm_2r<59, 21,
1936                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
1937                         "fadds", "$FRT, $FRA, $FRB", FPGeneral,
1938                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
1939   defm FDIV  : AForm_2r<63, 18,
1940                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
1941                         "fdiv", "$FRT, $FRA, $FRB", FPDivD,
1942                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
1943   defm FDIVS : AForm_2r<59, 18,
1944                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
1945                         "fdivs", "$FRT, $FRA, $FRB", FPDivS,
1946                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
1947   defm FMUL  : AForm_3r<63, 25,
1948                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
1949                         "fmul", "$FRT, $FRA, $FRC", FPFused,
1950                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
1951   defm FMULS : AForm_3r<59, 25,
1952                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
1953                         "fmuls", "$FRT, $FRA, $FRC", FPGeneral,
1954                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
1955   defm FSUB  : AForm_2r<63, 20,
1956                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
1957                         "fsub", "$FRT, $FRA, $FRB", FPAddSub,
1958                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
1959   defm FSUBS : AForm_2r<59, 20,
1960                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
1961                         "fsubs", "$FRT, $FRA, $FRB", FPGeneral,
1962                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
1963   }
1964 }
1965
1966 let neverHasSideEffects = 1 in {
1967 let PPC970_Unit = 1 in {  // FXU Operations.
1968   let isSelect = 1 in
1969   def ISEL  : AForm_4<31, 15,
1970                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
1971                      "isel $rT, $rA, $rB, $cond", IntGeneral,
1972                      []>;
1973 }
1974
1975 let PPC970_Unit = 1 in {  // FXU Operations.
1976 // M-Form instructions.  rotate and mask instructions.
1977 //
1978 let isCommutable = 1 in {
1979 // RLWIMI can be commuted if the rotate amount is zero.
1980 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
1981                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
1982                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME", IntRotate,
1983                        []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1984                        NoEncode<"$rSi">;
1985 }
1986 let BaseName = "rlwinm" in {
1987 def RLWINM : MForm_2<21,
1988                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1989                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1990                      []>, RecFormRel;
1991 let Defs = [CR0] in
1992 def RLWINMo : MForm_2<21,
1993                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1994                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1995                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
1996 }
1997 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
1998                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
1999                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IntGeneral,
2000                        []>;
2001 }
2002 } // neverHasSideEffects = 1
2003
2004 //===----------------------------------------------------------------------===//
2005 // PowerPC Instruction Patterns
2006 //
2007
2008 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2009 def : Pat<(i32 imm:$imm),
2010           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2011
2012 // Implement the 'not' operation with the NOR instruction.
2013 def NOT : Pat<(not i32:$in),
2014               (NOR $in, $in)>;
2015
2016 // ADD an arbitrary immediate.
2017 def : Pat<(add i32:$in, imm:$imm),
2018           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2019 // OR an arbitrary immediate.
2020 def : Pat<(or i32:$in, imm:$imm),
2021           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2022 // XOR an arbitrary immediate.
2023 def : Pat<(xor i32:$in, imm:$imm),
2024           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2025 // SUBFIC
2026 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2027           (SUBFIC $in, imm:$imm)>;
2028
2029 // SHL/SRL
2030 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2031           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2032 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2033           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2034
2035 // ROTL
2036 def : Pat<(rotl i32:$in, i32:$sh),
2037           (RLWNM $in, $sh, 0, 31)>;
2038 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2039           (RLWINM $in, imm:$imm, 0, 31)>;
2040
2041 // RLWNM
2042 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2043           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2044
2045 // Calls
2046 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2047           (BL tglobaladdr:$dst)>;
2048 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2049           (BL texternalsym:$dst)>;
2050
2051
2052 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2053           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2054
2055 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2056           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2057
2058 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2059           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2060
2061
2062
2063 // Hi and Lo for Darwin Global Addresses.
2064 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2065 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2066 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2067 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2068 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2069 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2070 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2071 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2072 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2073           (ADDIS $in, tglobaltlsaddr:$g)>;
2074 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2075           (ADDI $in, tglobaltlsaddr:$g)>;
2076 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2077           (ADDIS $in, tglobaladdr:$g)>;
2078 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2079           (ADDIS $in, tconstpool:$g)>;
2080 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2081           (ADDIS $in, tjumptable:$g)>;
2082 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2083           (ADDIS $in, tblockaddress:$g)>;
2084
2085 // Standard shifts.  These are represented separately from the real shifts above
2086 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2087 // amounts.
2088 def : Pat<(sra i32:$rS, i32:$rB),
2089           (SRAW $rS, $rB)>;
2090 def : Pat<(srl i32:$rS, i32:$rB),
2091           (SRW $rS, $rB)>;
2092 def : Pat<(shl i32:$rS, i32:$rB),
2093           (SLW $rS, $rB)>;
2094
2095 def : Pat<(zextloadi1 iaddr:$src),
2096           (LBZ iaddr:$src)>;
2097 def : Pat<(zextloadi1 xaddr:$src),
2098           (LBZX xaddr:$src)>;
2099 def : Pat<(extloadi1 iaddr:$src),
2100           (LBZ iaddr:$src)>;
2101 def : Pat<(extloadi1 xaddr:$src),
2102           (LBZX xaddr:$src)>;
2103 def : Pat<(extloadi8 iaddr:$src),
2104           (LBZ iaddr:$src)>;
2105 def : Pat<(extloadi8 xaddr:$src),
2106           (LBZX xaddr:$src)>;
2107 def : Pat<(extloadi16 iaddr:$src),
2108           (LHZ iaddr:$src)>;
2109 def : Pat<(extloadi16 xaddr:$src),
2110           (LHZX xaddr:$src)>;
2111 def : Pat<(f64 (extloadf32 iaddr:$src)),
2112           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2113 def : Pat<(f64 (extloadf32 xaddr:$src)),
2114           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2115
2116 def : Pat<(f64 (fextend f32:$src)),
2117           (COPY_TO_REGCLASS $src, F8RC)>;
2118
2119 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
2120
2121 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2122 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2123           (FNMSUB $A, $C, $B)>;
2124 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2125           (FNMSUB $A, $C, $B)>;
2126 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2127           (FNMSUBS $A, $C, $B)>;
2128 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2129           (FNMSUBS $A, $C, $B)>;
2130
2131 include "PPCInstrAltivec.td"
2132 include "PPCInstr64Bit.td"
2133
2134
2135 //===----------------------------------------------------------------------===//
2136 // PowerPC Instructions used for assembler/disassembler only
2137 //
2138
2139 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
2140                          "isync", SprISYNC, []>;
2141
2142 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
2143                     "icbi $src", LdStICBI, []>;
2144
2145 //===----------------------------------------------------------------------===//
2146 // PowerPC Assembler Instruction Aliases
2147 //
2148
2149 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
2150 // These are aliases that require C++ handling to convert to the target
2151 // instruction, while InstAliases can be handled directly by tblgen.
2152 class PPCAsmPseudo<string asm, dag iops>
2153   : Instruction {
2154   let Namespace = "PPC";
2155   bit PPC64 = 0;  // Default value, override with isPPC64
2156
2157   let OutOperandList = (outs);
2158   let InOperandList = iops;
2159   let Pattern = [];
2160   let AsmString = asm;
2161   let isAsmParserOnly = 1;
2162   let isPseudo = 1;
2163 }
2164
2165 def : InstAlias<"sc", (SC 0)>;
2166
2167 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2168
2169 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
2170                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2171 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
2172                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2173 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
2174                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2175 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
2176                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2177
2178 multiclass BranchExtendedMnemonic<string name, int bibo> {
2179   def : InstAlias<"b"#name#" $cc, $dst",
2180                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
2181   def : InstAlias<"b"#name#" $dst",
2182                   (BCC bibo, CR0, condbrtarget:$dst)>;
2183
2184   def : InstAlias<"b"#name#"lr $cc",
2185                   (BCLR bibo, crrc:$cc)>;
2186   def : InstAlias<"b"#name#"lr",
2187                   (BCLR bibo, CR0)>;
2188
2189   def : InstAlias<"b"#name#"ctr $cc",
2190                   (BCCTR bibo, crrc:$cc)>;
2191   def : InstAlias<"b"#name#"ctr",
2192                   (BCCTR bibo, CR0)>;
2193
2194   def : InstAlias<"b"#name#"lrl $cc",
2195                   (BCLRL bibo, crrc:$cc)>;
2196   def : InstAlias<"b"#name#"lrl",
2197                   (BCLRL bibo, CR0)>;
2198
2199   def : InstAlias<"b"#name#"ctrl $cc",
2200                   (BCCTRL bibo, crrc:$cc)>;
2201   def : InstAlias<"b"#name#"ctrl",
2202                   (BCCTRL bibo, CR0)>;
2203 }
2204 defm : BranchExtendedMnemonic<"lt", 12>;
2205 defm : BranchExtendedMnemonic<"gt", 44>;
2206 defm : BranchExtendedMnemonic<"eq", 76>;
2207 defm : BranchExtendedMnemonic<"un", 108>;
2208 defm : BranchExtendedMnemonic<"so", 108>;
2209 defm : BranchExtendedMnemonic<"ge", 4>;
2210 defm : BranchExtendedMnemonic<"nl", 4>;
2211 defm : BranchExtendedMnemonic<"le", 36>;
2212 defm : BranchExtendedMnemonic<"ng", 36>;
2213 defm : BranchExtendedMnemonic<"ne", 68>;
2214 defm : BranchExtendedMnemonic<"nu", 100>;
2215 defm : BranchExtendedMnemonic<"ns", 100>;
2216
2217 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
2218 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
2219 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
2220 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
2221 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm:$imm)>;
2222 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
2223 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm:$imm)>;
2224 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
2225