lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  27
  28 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  29   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  30 ]>;
  31
  32 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  33   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  34 ]>;
  35
  36 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  37   SDTCisVT<1, i32>, SDTCisVT<2, OtherVT>
  38 ]>;
  39
  40 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  41   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  42 ]>;
  43 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  44   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  45 ]>;
  46
  47 //===----------------------------------------------------------------------===//
  48 // PowerPC specific DAG Nodes.
  49 //
  50
  51 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  52 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  53 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  54 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  55
  56 def PPCfsel   : SDNode<"PPCISD::FSEL",
  57    // Type constraint for fsel.
  58    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  59                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  60
  61 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  62 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  63 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  64 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  65
  66 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  67
  68 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  69 // amounts.  These nodes are generated by the multi-precision shift code.
  70 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  71 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  72 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  73
  74 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  75 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore, [SDNPHasChain]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeq,
  79                            [SDNPHasChain, SDNPOutFlag]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeq,
  81                            [SDNPHasChain, SDNPOutFlag]>;
  82
  83 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  84 def PPCcall       : SDNode<"PPCISD::CALL", SDT_PPCCall,
  85                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  86 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
  87                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  88 def PPCbctrl      : SDNode<"PPCISD::BCTRL", SDTRet,
  89                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  90
  91 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTRet,
  92                            [SDNPHasChain, SDNPOptInFlag]>;
  93
  94 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
  95 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
  96
  97 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
  98                            [SDNPHasChain, SDNPOptInFlag]>;
  99
 100 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx, [SDNPHasChain]>;
 101 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx, [SDNPHasChain]>;
 102
 103 //===----------------------------------------------------------------------===//
 104 // PowerPC specific transformation functions and pattern fragments.
 105 //
 106
 107 def SHL32 : SDNodeXForm<imm, [{
 108   // Transformation function: 31 - imm
 109   return getI32Imm(31 - N->getValue());
 110 }]>;
 111
 112 def SRL32 : SDNodeXForm<imm, [{
 113   // Transformation function: 32 - imm
 114   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 115 }]>;
 116
 117 def LO16 : SDNodeXForm<imm, [{
 118   // Transformation function: get the low 16 bits.
 119   return getI32Imm((unsigned short)N->getValue());
 120 }]>;
 121
 122 def HI16 : SDNodeXForm<imm, [{
 123   // Transformation function: shift the immediate value down into the low bits.
 124   return getI32Imm((unsigned)N->getValue() >> 16);
 125 }]>;
 126
 127 def HA16 : SDNodeXForm<imm, [{
 128   // Transformation function: shift the immediate value down into the low bits.
 129   signed int Val = N->getValue();
 130   return getI32Imm((Val - (signed short)Val) >> 16);
 131 }]>;
 132 def MB : SDNodeXForm<imm, [{
 133   // Transformation function: get the start bit of a mask
 134   unsigned mb, me;
 135   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 136   return getI32Imm(mb);
 137 }]>;
 138
 139 def ME : SDNodeXForm<imm, [{
 140   // Transformation function: get the end bit of a mask
 141   unsigned mb, me;
 142   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 143   return getI32Imm(me);
 144 }]>;
 145 def maskimm32 : PatLeaf<(imm), [{
 146   // maskImm predicate - True if immediate is a run of ones.
 147   unsigned mb, me;
 148   if (N->getValueType(0) == MVT::i32)
 149     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 150   else
 151     return false;
 152 }]>;
 153
 154 def immSExt16  : PatLeaf<(imm), [{
 155   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 156   // field.  Used by instructions like 'addi'.
 157   if (N->getValueType(0) == MVT::i32)
 158     return (int32_t)N->getValue() == (short)N->getValue();
 159   else
 160     return (int64_t)N->getValue() == (short)N->getValue();
 161 }]>;
 162 def immZExt16  : PatLeaf<(imm), [{
 163   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 164   // field.  Used by instructions like 'ori'.
 165   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 166 }], LO16>;
 167
 168 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 169 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 170 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 171 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 172 // clear).
 173 def imm16ShiftedZExt : PatLeaf<(imm), [{
 174   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 175   // immediate are set.  Used by instructions like 'xoris'.
 176   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 177 }], HI16>;
 178
 179 def imm16ShiftedSExt : PatLeaf<(imm), [{
 180   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 181   // immediate are set.  Used by instructions like 'addis'.  Identical to
 182   // imm16ShiftedZExt in 32-bit mode.
 183   if (N->getValue() & 0xFFFF) return false;
 184   if (N->getValueType(0) == MVT::i32)
 185     return true;
 186   // For 64-bit, make sure it is sext right.
 187   return N->getValue() == (uint64_t)(int)N->getValue();
 188 }], HI16>;
 189
 190
 191 //===----------------------------------------------------------------------===//
 192 // PowerPC Flag Definitions.
 193
 194 class isPPC64 { bit PPC64 = 1; }
 195 class isDOT   {
 196   list<Register> Defs = [CR0];
 197   bit RC  = 1;
 198 }
 199
 200
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC Operand Definitions.
 204
 205 def s5imm   : Operand<i32> {
 206   let PrintMethod = "printS5ImmOperand";
 207 }
 208 def u5imm   : Operand<i32> {
 209   let PrintMethod = "printU5ImmOperand";
 210 }
 211 def u6imm   : Operand<i32> {
 212   let PrintMethod = "printU6ImmOperand";
 213 }
 214 def s16imm  : Operand<i32> {
 215   let PrintMethod = "printS16ImmOperand";
 216 }
 217 def u16imm  : Operand<i32> {
 218   let PrintMethod = "printU16ImmOperand";
 219 }
 220 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 221   let PrintMethod = "printS16X4ImmOperand";
 222 }
 223 def target : Operand<OtherVT> {
 224   let PrintMethod = "printBranchOperand";
 225 }
 226 def calltarget : Operand<iPTR> {
 227   let PrintMethod = "printCallOperand";
 228 }
 229 def aaddr : Operand<iPTR> {
 230   let PrintMethod = "printAbsAddrOperand";
 231 }
 232 def piclabel: Operand<iPTR> {
 233   let PrintMethod = "printPICLabel";
 234 }
 235 def symbolHi: Operand<i32> {
 236   let PrintMethod = "printSymbolHi";
 237 }
 238 def symbolLo: Operand<i32> {
 239   let PrintMethod = "printSymbolLo";
 240 }
 241 def crbitm: Operand<i8> {
 242   let PrintMethod = "printcrbitm";
 243 }
 244 // Address operands
 245 def memri : Operand<iPTR> {
 246   let PrintMethod = "printMemRegImm";
 247   let MIOperandInfo = (ops i32imm, ptr_rc);
 248 }
 249 def memrr : Operand<iPTR> {
 250   let PrintMethod = "printMemRegReg";
 251   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 252 }
 253 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 254   let PrintMethod = "printMemRegImmShifted";
 255   let MIOperandInfo = (ops i32imm, ptr_rc);
 256 }
 257
 258 // PowerPC Predicate operand.  640 = ((20<<5)|0) = always, CR0 is a dummy reg
 259 // that doesn't matter.
 260 def pred : PredicateOperand<(ops imm, CRRC), (ops (i32 640), CR0)> {
 261   let PrintMethod = "printPredicateOperand";
 262 }
 263
 264 // Define PowerPC specific addressing mode.
 265 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 266 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 267 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 268 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 269
 270 //===----------------------------------------------------------------------===//
 271 // PowerPC Instruction Predicate Definitions.
 272 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 273
 274 //===----------------------------------------------------------------------===//
 275 // PowerPC Instruction Definitions.
 276
 277 // Pseudo-instructions:
 278
 279 let hasCtrlDep = 1 in {
 280 def ADJCALLSTACKDOWN : Pseudo<(ops u16imm:$amt),
 281                               "${:comment} ADJCALLSTACKDOWN",
 282                               [(callseq_start imm:$amt)]>, Imp<[R1],[R1]>;
 283 def ADJCALLSTACKUP   : Pseudo<(ops u16imm:$amt),
 284                               "${:comment} ADJCALLSTACKUP",
 285                               [(callseq_end imm:$amt)]>, Imp<[R1],[R1]>;
 286
 287 def UPDATE_VRSAVE    : Pseudo<(ops GPRC:$rD, GPRC:$rS),
 288                               "UPDATE_VRSAVE $rD, $rS", []>;
 289 }
 290 def IMPLICIT_DEF_GPRC: Pseudo<(ops GPRC:$rD),"${:comment}IMPLICIT_DEF_GPRC $rD",
 291                               [(set GPRC:$rD, (undef))]>;
 292 def IMPLICIT_DEF_F8  : Pseudo<(ops F8RC:$rD), "${:comment} IMPLICIT_DEF_F8 $rD",
 293                               [(set F8RC:$rD, (undef))]>;
 294 def IMPLICIT_DEF_F4  : Pseudo<(ops F4RC:$rD), "${:comment} IMPLICIT_DEF_F4 $rD",
 295                               [(set F4RC:$rD, (undef))]>;
 296
 297 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 298 // scheduler into a branch sequence.
 299 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 300     PPC970_Single = 1 in {
 301   def SELECT_CC_I4 : Pseudo<(ops GPRC:$dst, CRRC:$cond, GPRC:$T, GPRC:$F,
 302                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 303                               []>;
 304   def SELECT_CC_I8 : Pseudo<(ops G8RC:$dst, CRRC:$cond, G8RC:$T, G8RC:$F,
 305                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 306                               []>;
 307   def SELECT_CC_F4  : Pseudo<(ops F4RC:$dst, CRRC:$cond, F4RC:$T, F4RC:$F,
 308                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 309                               []>;
 310   def SELECT_CC_F8  : Pseudo<(ops F8RC:$dst, CRRC:$cond, F8RC:$T, F8RC:$F,
 311                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 312                               []>;
 313   def SELECT_CC_VRRC: Pseudo<(ops VRRC:$dst, CRRC:$cond, VRRC:$T, VRRC:$F,
 314                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 315                               []>;
 316 }
 317
 318 let isTerminator = 1, isBarrier = 1, noResults = 1, PPC970_Unit = 7 in {
 319   let isReturn = 1 in
 320     def BLR : XLForm_2_ext<19, 16, 20, 0, 0,
 321                            (ops pred:$p),
 322                            "b${p:cc}lr ${p:reg}", BrB, [(retflag)]>;
 323   def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (ops), "bctr", BrB, []>;
 324 }
 325
 326
 327 let Defs = [LR] in
 328   def MovePCtoLR : Pseudo<(ops piclabel:$label), "bl $label", []>,
 329                    PPC970_Unit_BRU;
 330
 331 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1,
 332     noResults = 1, PPC970_Unit = 7 in {
 333   // COND_BRANCH is formed before branch selection, it is turned into Bcc below.
 334   def COND_BRANCH : Pseudo<(ops CRRC:$crS, u16imm:$opc, target:$dst),
 335                            "${:comment} COND_BRANCH $crS, $opc, $dst",
 336                            [(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]>;
 337   let isBarrier = 1 in {
 338   def B   : IForm<18, 0, 0, (ops target:$dst),
 339                   "b $dst", BrB,
 340                   [(br bb:$dst)]>;
 341   }
 342
 343   def BLT : BForm<16, 0, 0, 12, 0, (ops CRRC:$crS, target:$block),
 344                   "blt $crS, $block", BrB>;
 345   def BLE : BForm<16, 0, 0, 4,  1, (ops CRRC:$crS, target:$block),
 346                   "ble $crS, $block", BrB>;
 347   def BEQ : BForm<16, 0, 0, 12, 2, (ops CRRC:$crS, target:$block),
 348                   "beq $crS, $block", BrB>;
 349   def BGE : BForm<16, 0, 0, 4,  0, (ops CRRC:$crS, target:$block),
 350                   "bge $crS, $block", BrB>;
 351   def BGT : BForm<16, 0, 0, 12, 1, (ops CRRC:$crS, target:$block),
 352                   "bgt $crS, $block", BrB>;
 353   def BNE : BForm<16, 0, 0, 4,  2, (ops CRRC:$crS, target:$block),
 354                   "bne $crS, $block", BrB>;
 355   def BUN : BForm<16, 0, 0, 12, 3, (ops CRRC:$crS, target:$block),
 356                   "bun $crS, $block", BrB>;
 357   def BNU : BForm<16, 0, 0, 4,  3, (ops CRRC:$crS, target:$block),
 358                   "bnu $crS, $block", BrB>;
 359 }
 360
 361 let isCall = 1, noResults = 1, PPC970_Unit = 7,
 362   // All calls clobber the non-callee saved registers...
 363   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 364           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 365           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 366           LR,CTR,
 367           CR0,CR1,CR5,CR6,CR7] in {
 368   // Convenient aliases for call instructions
 369   def BL  : IForm<18, 0, 1, (ops calltarget:$func, variable_ops),
 370                             "bl $func", BrB, []>;  // See Pat patterns below.
 371   def BLA : IForm<18, 1, 1, (ops aaddr:$func, variable_ops),
 372                             "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 373   def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (ops variable_ops), "bctrl", BrB,
 374                            [(PPCbctrl)]>;
 375 }
 376
 377 // DCB* instructions.
 378 def DCBA   : DCB_Form<758, 0, (ops memrr:$dst),
 379                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 380                       PPC970_DGroup_Single;
 381 def DCBF   : DCB_Form<86, 0, (ops memrr:$dst),
 382                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 383                       PPC970_DGroup_Single;
 384 def DCBI   : DCB_Form<470, 0, (ops memrr:$dst),
 385                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 386                       PPC970_DGroup_Single;
 387 def DCBST  : DCB_Form<54, 0, (ops memrr:$dst),
 388                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 389                       PPC970_DGroup_Single;
 390 def DCBT   : DCB_Form<278, 0, (ops memrr:$dst),
 391                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 392                       PPC970_DGroup_Single;
 393 def DCBTST : DCB_Form<246, 0, (ops memrr:$dst),
 394                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 395                       PPC970_DGroup_Single;
 396 def DCBZ   : DCB_Form<1014, 0, (ops memrr:$dst),
 397                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 398                       PPC970_DGroup_Single;
 399 def DCBZL  : DCB_Form<1014, 1, (ops memrr:$dst),
 400                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 401                       PPC970_DGroup_Single;
 402
 403 // D-Form instructions.  Most instructions that perform an operation on a
 404 // register and an immediate are of this type.
 405 //
 406 let isLoad = 1, PPC970_Unit = 2 in {
 407 def LBZ : DForm_1<34, (ops GPRC:$rD, memri:$src),
 408                   "lbz $rD, $src", LdStGeneral,
 409                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 410 def LHA : DForm_1<42, (ops GPRC:$rD, memri:$src),
 411                   "lha $rD, $src", LdStLHA,
 412                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 413                   PPC970_DGroup_Cracked;
 414 def LHZ : DForm_1<40, (ops GPRC:$rD, memri:$src),
 415                   "lhz $rD, $src", LdStGeneral,
 416                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 417 def LWZ : DForm_1<32, (ops GPRC:$rD, memri:$src),
 418                   "lwz $rD, $src", LdStGeneral,
 419                   [(set GPRC:$rD, (load iaddr:$src))]>;
 420 def LWZU : DForm_1<35, (ops GPRC:$rD, s16imm:$disp, GPRC:$rA),
 421                    "lwzu $rD, $disp($rA)", LdStGeneral,
 422                    []>;
 423 }
 424 let PPC970_Unit = 1 in {  // FXU Operations.
 425 def ADDI   : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 426                      "addi $rD, $rA, $imm", IntGeneral,
 427                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 428 def ADDIC  : DForm_2<12, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 429                      "addic $rD, $rA, $imm", IntGeneral,
 430                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 431                      PPC970_DGroup_Cracked;
 432 def ADDICo : DForm_2<13, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 433                      "addic. $rD, $rA, $imm", IntGeneral,
 434                      []>;
 435 def ADDIS  : DForm_2<15, (ops GPRC:$rD, GPRC:$rA, symbolHi:$imm),
 436                      "addis $rD, $rA, $imm", IntGeneral,
 437                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 438 def LA     : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, symbolLo:$sym),
 439                      "la $rD, $sym($rA)", IntGeneral,
 440                      [(set GPRC:$rD, (add GPRC:$rA,
 441                                           (PPClo tglobaladdr:$sym, 0)))]>;
 442 def MULLI  : DForm_2< 7, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 443                      "mulli $rD, $rA, $imm", IntMulLI,
 444                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 445 def SUBFIC : DForm_2< 8, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 446                      "subfic $rD, $rA, $imm", IntGeneral,
 447                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 448 def LI  : DForm_2_r0<14, (ops GPRC:$rD, symbolLo:$imm),
 449                      "li $rD, $imm", IntGeneral,
 450                      [(set GPRC:$rD, immSExt16:$imm)]>;
 451 def LIS : DForm_2_r0<15, (ops GPRC:$rD, symbolHi:$imm),
 452                      "lis $rD, $imm", IntGeneral,
 453                      [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 454 }
 455 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 456 def STB  : DForm_3<38, (ops GPRC:$rS, memri:$src),
 457                    "stb $rS, $src", LdStGeneral,
 458                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 459 def STH  : DForm_3<44, (ops GPRC:$rS, memri:$src),
 460                    "sth $rS, $src", LdStGeneral,
 461                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 462 def STW  : DForm_3<36, (ops GPRC:$rS, memri:$src),
 463                    "stw $rS, $src", LdStGeneral,
 464                    [(store GPRC:$rS, iaddr:$src)]>;
 465 def STWU : DForm_3<37, (ops GPRC:$rS, s16imm:$disp, GPRC:$rA),
 466                    "stwu $rS, $disp($rA)", LdStGeneral,
 467                    []>;
 468 }
 469 let PPC970_Unit = 1 in {  // FXU Operations.
 470 def ANDIo : DForm_4<28, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 471                     "andi. $dst, $src1, $src2", IntGeneral,
 472                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 473                     isDOT;
 474 def ANDISo : DForm_4<29, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 475                     "andis. $dst, $src1, $src2", IntGeneral,
 476                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 477                     isDOT;
 478 def ORI   : DForm_4<24, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 479                     "ori $dst, $src1, $src2", IntGeneral,
 480                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 481 def ORIS  : DForm_4<25, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 482                     "oris $dst, $src1, $src2", IntGeneral,
 483                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 484 def XORI  : DForm_4<26, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 485                     "xori $dst, $src1, $src2", IntGeneral,
 486                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 487 def XORIS : DForm_4<27, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 488                     "xoris $dst, $src1, $src2", IntGeneral,
 489                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 490 def NOP   : DForm_4_zero<24, (ops), "nop", IntGeneral,
 491                          []>;
 492 def CMPWI : DForm_5_ext<11, (ops CRRC:$crD, GPRC:$rA, s16imm:$imm),
 493                         "cmpwi $crD, $rA, $imm", IntCompare>;
 494 def CMPLWI : DForm_6_ext<10, (ops CRRC:$dst, GPRC:$src1, u16imm:$src2),
 495                          "cmplwi $dst, $src1, $src2", IntCompare>;
 496 }
 497 let isLoad = 1, PPC970_Unit = 2 in {
 498 def LFS : DForm_8<48, (ops F4RC:$rD, memri:$src),
 499                   "lfs $rD, $src", LdStLFDU,
 500                   [(set F4RC:$rD, (load iaddr:$src))]>;
 501 def LFD : DForm_8<50, (ops F8RC:$rD, memri:$src),
 502                   "lfd $rD, $src", LdStLFD,
 503                   [(set F8RC:$rD, (load iaddr:$src))]>;
 504 }
 505 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 506 def STFS : DForm_9<52, (ops F4RC:$rS, memri:$dst),
 507                    "stfs $rS, $dst", LdStUX,
 508                    [(store F4RC:$rS, iaddr:$dst)]>;
 509 def STFD : DForm_9<54, (ops F8RC:$rS, memri:$dst),
 510                    "stfd $rS, $dst", LdStUX,
 511                    [(store F8RC:$rS, iaddr:$dst)]>;
 512 }
 513
 514 // X-Form instructions.  Most instructions that perform an operation on a
 515 // register and another register are of this type.
 516 //
 517 let isLoad = 1, PPC970_Unit = 2 in {
 518 def LBZX : XForm_1<31,  87, (ops GPRC:$rD, memrr:$src),
 519                    "lbzx $rD, $src", LdStGeneral,
 520                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 521 def LHAX : XForm_1<31, 343, (ops GPRC:$rD, memrr:$src),
 522                    "lhax $rD, $src", LdStLHA,
 523                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 524                    PPC970_DGroup_Cracked;
 525 def LHZX : XForm_1<31, 279, (ops GPRC:$rD, memrr:$src),
 526                    "lhzx $rD, $src", LdStGeneral,
 527                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 528 def LWZX : XForm_1<31,  23, (ops GPRC:$rD, memrr:$src),
 529                    "lwzx $rD, $src", LdStGeneral,
 530                    [(set GPRC:$rD, (load xaddr:$src))]>;
 531
 532
 533 def LHBRX : XForm_1<31, 790, (ops GPRC:$rD, memrr:$src),
 534                    "lhbrx $rD, $src", LdStGeneral,
 535                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 536 def LWBRX : XForm_1<31,  534, (ops GPRC:$rD, memrr:$src),
 537                    "lwbrx $rD, $src", LdStGeneral,
 538                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 539
 540 }
 541
 542 let PPC970_Unit = 1 in {  // FXU Operations.
 543 def NAND : XForm_6<31, 476, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 544                    "nand $rA, $rS, $rB", IntGeneral,
 545                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 546 def AND  : XForm_6<31,  28, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 547                    "and $rA, $rS, $rB", IntGeneral,
 548                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 549 def ANDC : XForm_6<31,  60, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 550                    "andc $rA, $rS, $rB", IntGeneral,
 551                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 552 def OR   : XForm_6<31, 444, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 553                    "or $rA, $rS, $rB", IntGeneral,
 554                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 555 def NOR  : XForm_6<31, 124, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 556                    "nor $rA, $rS, $rB", IntGeneral,
 557                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 558 def ORC  : XForm_6<31, 412, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 559                    "orc $rA, $rS, $rB", IntGeneral,
 560                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 561 def EQV  : XForm_6<31, 284, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 562                    "eqv $rA, $rS, $rB", IntGeneral,
 563                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 564 def XOR  : XForm_6<31, 316, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 565                    "xor $rA, $rS, $rB", IntGeneral,
 566                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 567 def SLW  : XForm_6<31,  24, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 568                    "slw $rA, $rS, $rB", IntGeneral,
 569                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 570 def SRW  : XForm_6<31, 536, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 571                    "srw $rA, $rS, $rB", IntGeneral,
 572                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 573 def SRAW : XForm_6<31, 792, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 574                    "sraw $rA, $rS, $rB", IntShift,
 575                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 576 }
 577 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 578 def STBX  : XForm_8<31, 215, (ops GPRC:$rS, memrr:$dst),
 579                    "stbx $rS, $dst", LdStGeneral,
 580                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 581                    PPC970_DGroup_Cracked;
 582 def STHX  : XForm_8<31, 407, (ops GPRC:$rS, memrr:$dst),
 583                    "sthx $rS, $dst", LdStGeneral,
 584                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 585                    PPC970_DGroup_Cracked;
 586 def STWX  : XForm_8<31, 151, (ops GPRC:$rS, memrr:$dst),
 587                    "stwx $rS, $dst", LdStGeneral,
 588                    [(store GPRC:$rS, xaddr:$dst)]>,
 589                    PPC970_DGroup_Cracked;
 590 def STWUX : XForm_8<31, 183, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 591                    "stwux $rS, $rA, $rB", LdStGeneral,
 592                    []>;
 593 def STHBRX: XForm_8<31, 918, (ops GPRC:$rS, memrr:$dst),
 594                    "sthbrx $rS, $dst", LdStGeneral,
 595                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 596                    PPC970_DGroup_Cracked;
 597 def STWBRX: XForm_8<31, 662, (ops GPRC:$rS, memrr:$dst),
 598                    "stwbrx $rS, $dst", LdStGeneral,
 599                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 600                    PPC970_DGroup_Cracked;
 601 }
 602 let PPC970_Unit = 1 in {  // FXU Operations.
 603 def SRAWI : XForm_10<31, 824, (ops GPRC:$rA, GPRC:$rS, u5imm:$SH),
 604                      "srawi $rA, $rS, $SH", IntShift,
 605                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 606 def CNTLZW : XForm_11<31,  26, (ops GPRC:$rA, GPRC:$rS),
 607                       "cntlzw $rA, $rS", IntGeneral,
 608                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 609 def EXTSB  : XForm_11<31, 954, (ops GPRC:$rA, GPRC:$rS),
 610                       "extsb $rA, $rS", IntGeneral,
 611                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 612 def EXTSH  : XForm_11<31, 922, (ops GPRC:$rA, GPRC:$rS),
 613                       "extsh $rA, $rS", IntGeneral,
 614                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 615
 616 def CMPW   : XForm_16_ext<31, 0, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 617                           "cmpw $crD, $rA, $rB", IntCompare>;
 618 def CMPLW  : XForm_16_ext<31, 32, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 619                           "cmplw $crD, $rA, $rB", IntCompare>;
 620 }
 621 let PPC970_Unit = 3 in {  // FPU Operations.
 622 //def FCMPO  : XForm_17<63, 32, (ops CRRC:$crD, FPRC:$fA, FPRC:$fB),
 623 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 624 def FCMPUS : XForm_17<63, 0, (ops CRRC:$crD, F4RC:$fA, F4RC:$fB),
 625                       "fcmpu $crD, $fA, $fB", FPCompare>;
 626 def FCMPUD : XForm_17<63, 0, (ops CRRC:$crD, F8RC:$fA, F8RC:$fB),
 627                       "fcmpu $crD, $fA, $fB", FPCompare>;
 628 }
 629 let isLoad = 1, PPC970_Unit = 2 in {
 630 def LFSX   : XForm_25<31, 535, (ops F4RC:$frD, memrr:$src),
 631                       "lfsx $frD, $src", LdStLFDU,
 632                       [(set F4RC:$frD, (load xaddr:$src))]>;
 633 def LFDX   : XForm_25<31, 599, (ops F8RC:$frD, memrr:$src),
 634                       "lfdx $frD, $src", LdStLFDU,
 635                       [(set F8RC:$frD, (load xaddr:$src))]>;
 636 }
 637 let PPC970_Unit = 3 in {  // FPU Operations.
 638 def FCTIWZ : XForm_26<63, 15, (ops F8RC:$frD, F8RC:$frB),
 639                       "fctiwz $frD, $frB", FPGeneral,
 640                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 641 def FRSP   : XForm_26<63, 12, (ops F4RC:$frD, F8RC:$frB),
 642                       "frsp $frD, $frB", FPGeneral,
 643                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 644 def FSQRT  : XForm_26<63, 22, (ops F8RC:$frD, F8RC:$frB),
 645                       "fsqrt $frD, $frB", FPSqrt,
 646                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 647 def FSQRTS : XForm_26<59, 22, (ops F4RC:$frD, F4RC:$frB),
 648                       "fsqrts $frD, $frB", FPSqrt,
 649                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 650 }
 651
 652 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 653 ///
 654 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 655 /// often coalesced away and we don't want the dispatch group builder to think
 656 /// that they will fill slots (which could cause the load of a LSU reject to
 657 /// sneak into a d-group with a store).
 658 def FMRS   : XForm_26<63, 72, (ops F4RC:$frD, F4RC:$frB),
 659                       "fmr $frD, $frB", FPGeneral,
 660                       []>,  // (set F4RC:$frD, F4RC:$frB)
 661                       PPC970_Unit_Pseudo;
 662 def FMRD   : XForm_26<63, 72, (ops F8RC:$frD, F8RC:$frB),
 663                       "fmr $frD, $frB", FPGeneral,
 664                       []>,  // (set F8RC:$frD, F8RC:$frB)
 665                       PPC970_Unit_Pseudo;
 666 def FMRSD  : XForm_26<63, 72, (ops F8RC:$frD, F4RC:$frB),
 667                       "fmr $frD, $frB", FPGeneral,
 668                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 669                       PPC970_Unit_Pseudo;
 670
 671 let PPC970_Unit = 3 in {  // FPU Operations.
 672 // These are artificially split into two different forms, for 4/8 byte FP.
 673 def FABSS  : XForm_26<63, 264, (ops F4RC:$frD, F4RC:$frB),
 674                       "fabs $frD, $frB", FPGeneral,
 675                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 676 def FABSD  : XForm_26<63, 264, (ops F8RC:$frD, F8RC:$frB),
 677                       "fabs $frD, $frB", FPGeneral,
 678                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 679 def FNABSS : XForm_26<63, 136, (ops F4RC:$frD, F4RC:$frB),
 680                       "fnabs $frD, $frB", FPGeneral,
 681                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 682 def FNABSD : XForm_26<63, 136, (ops F8RC:$frD, F8RC:$frB),
 683                       "fnabs $frD, $frB", FPGeneral,
 684                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 685 def FNEGS  : XForm_26<63, 40, (ops F4RC:$frD, F4RC:$frB),
 686                       "fneg $frD, $frB", FPGeneral,
 687                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 688 def FNEGD  : XForm_26<63, 40, (ops F8RC:$frD, F8RC:$frB),
 689                       "fneg $frD, $frB", FPGeneral,
 690                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 691 }
 692
 693 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 694 def STFIWX: XForm_28<31, 983, (ops F8RC:$frS, memrr:$dst),
 695                      "stfiwx $frS, $dst", LdStUX,
 696                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 697 def STFSX : XForm_28<31, 663, (ops F4RC:$frS, memrr:$dst),
 698                      "stfsx $frS, $dst", LdStUX,
 699                      [(store F4RC:$frS, xaddr:$dst)]>;
 700 def STFDX : XForm_28<31, 727, (ops F8RC:$frS, memrr:$dst),
 701                      "stfdx $frS, $dst", LdStUX,
 702                      [(store F8RC:$frS, xaddr:$dst)]>;
 703 }
 704
 705 // XL-Form instructions.  condition register logical ops.
 706 //
 707 def MCRF   : XLForm_3<19, 0, (ops CRRC:$BF, CRRC:$BFA),
 708                       "mcrf $BF, $BFA", BrMCR>,
 709              PPC970_DGroup_First, PPC970_Unit_CRU;
 710
 711 // XFX-Form instructions.  Instructions that deal with SPRs.
 712 //
 713 def MFCTR : XFXForm_1_ext<31, 339, 9, (ops GPRC:$rT), "mfctr $rT", SprMFSPR>,
 714             PPC970_DGroup_First, PPC970_Unit_FXU;
 715 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 716 def MTCTR : XFXForm_7_ext<31, 467, 9, (ops GPRC:$rS), "mtctr $rS", SprMTSPR>,
 717             PPC970_DGroup_First, PPC970_Unit_FXU;
 718 }
 719
 720 def MTLR  : XFXForm_7_ext<31, 467, 8, (ops GPRC:$rS), "mtlr $rS", SprMTSPR>,
 721             PPC970_DGroup_First, PPC970_Unit_FXU;
 722 def MFLR  : XFXForm_1_ext<31, 339, 8, (ops GPRC:$rT), "mflr $rT", SprMFSPR>,
 723             PPC970_DGroup_First, PPC970_Unit_FXU;
 724
 725 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 726 // a GPR on the PPC970.  As such, copies in and out have the same performance
 727 // characteristics as an OR instruction.
 728 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (ops GPRC:$rS),
 729                              "mtspr 256, $rS", IntGeneral>,
 730                PPC970_DGroup_Single, PPC970_Unit_FXU;
 731 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (ops GPRC:$rT),
 732                              "mfspr $rT, 256", IntGeneral>,
 733                PPC970_DGroup_First, PPC970_Unit_FXU;
 734
 735 def MTCRF : XFXForm_5<31, 144, (ops crbitm:$FXM, GPRC:$rS),
 736                       "mtcrf $FXM, $rS", BrMCRX>,
 737             PPC970_MicroCode, PPC970_Unit_CRU;
 738 def MFCR  : XFXForm_3<31, 19, (ops GPRC:$rT), "mfcr $rT", SprMFCR>,
 739             PPC970_MicroCode, PPC970_Unit_CRU;
 740 def MFOCRF: XFXForm_5a<31, 19, (ops GPRC:$rT, crbitm:$FXM),
 741                        "mfcr $rT, $FXM", SprMFCR>,
 742             PPC970_DGroup_First, PPC970_Unit_CRU;
 743
 744 let PPC970_Unit = 1 in {  // FXU Operations.
 745
 746 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 747 //
 748 def ADD4  : XOForm_1<31, 266, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 749                      "add $rT, $rA, $rB", IntGeneral,
 750                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 751 def ADDC  : XOForm_1<31, 10, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 752                      "addc $rT, $rA, $rB", IntGeneral,
 753                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 754                      PPC970_DGroup_Cracked;
 755 def ADDE  : XOForm_1<31, 138, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 756                      "adde $rT, $rA, $rB", IntGeneral,
 757                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 758 def DIVW  : XOForm_1<31, 491, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 759                      "divw $rT, $rA, $rB", IntDivW,
 760                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 761                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 762 def DIVWU : XOForm_1<31, 459, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 763                      "divwu $rT, $rA, $rB", IntDivW,
 764                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 765                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 766 def MULHW : XOForm_1<31, 75, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 767                      "mulhw $rT, $rA, $rB", IntMulHW,
 768                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 769 def MULHWU : XOForm_1<31, 11, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 770                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 771                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 772 def MULLW : XOForm_1<31, 235, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 773                      "mullw $rT, $rA, $rB", IntMulHW,
 774                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 775 def SUBF  : XOForm_1<31, 40, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 776                      "subf $rT, $rA, $rB", IntGeneral,
 777                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 778 def SUBFC : XOForm_1<31, 8, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 779                      "subfc $rT, $rA, $rB", IntGeneral,
 780                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 781                      PPC970_DGroup_Cracked;
 782 def SUBFE : XOForm_1<31, 136, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 783                      "subfe $rT, $rA, $rB", IntGeneral,
 784                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 785 def ADDME  : XOForm_3<31, 234, 0, (ops GPRC:$rT, GPRC:$rA),
 786                       "addme $rT, $rA", IntGeneral,
 787                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 788 def ADDZE  : XOForm_3<31, 202, 0, (ops GPRC:$rT, GPRC:$rA),
 789                       "addze $rT, $rA", IntGeneral,
 790                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 791 def NEG    : XOForm_3<31, 104, 0, (ops GPRC:$rT, GPRC:$rA),
 792                       "neg $rT, $rA", IntGeneral,
 793                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 794 def SUBFME : XOForm_3<31, 232, 0, (ops GPRC:$rT, GPRC:$rA),
 795                       "subfme $rT, $rA", IntGeneral,
 796                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 797 def SUBFZE : XOForm_3<31, 200, 0, (ops GPRC:$rT, GPRC:$rA),
 798                       "subfze $rT, $rA", IntGeneral,
 799                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 800 }
 801
 802 // A-Form instructions.  Most of the instructions executed in the FPU are of
 803 // this type.
 804 //
 805 let PPC970_Unit = 3 in {  // FPU Operations.
 806 def FMADD : AForm_1<63, 29,
 807                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 808                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 809                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 810                                            F8RC:$FRB))]>,
 811                     Requires<[FPContractions]>;
 812 def FMADDS : AForm_1<59, 29,
 813                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 814                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 815                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 816                                            F4RC:$FRB))]>,
 817                     Requires<[FPContractions]>;
 818 def FMSUB : AForm_1<63, 28,
 819                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 820                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 821                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 822                                            F8RC:$FRB))]>,
 823                     Requires<[FPContractions]>;
 824 def FMSUBS : AForm_1<59, 28,
 825                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 826                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 827                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 828                                            F4RC:$FRB))]>,
 829                     Requires<[FPContractions]>;
 830 def FNMADD : AForm_1<63, 31,
 831                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 832                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 833                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 834                                                  F8RC:$FRB)))]>,
 835                     Requires<[FPContractions]>;
 836 def FNMADDS : AForm_1<59, 31,
 837                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 838                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 839                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 840                                                  F4RC:$FRB)))]>,
 841                     Requires<[FPContractions]>;
 842 def FNMSUB : AForm_1<63, 30,
 843                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 844                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 845                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 846                                                  F8RC:$FRB)))]>,
 847                     Requires<[FPContractions]>;
 848 def FNMSUBS : AForm_1<59, 30,
 849                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 850                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 851                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 852                                                  F4RC:$FRB)))]>,
 853                     Requires<[FPContractions]>;
 854 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
 855 // having 4 of these, force the comparison to always be an 8-byte double (code
 856 // should use an FMRSD if the input comparison value really wants to be a float)
 857 // and 4/8 byte forms for the result and operand type..
 858 def FSELD : AForm_1<63, 23,
 859                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 860                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 861                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
 862 def FSELS : AForm_1<63, 23,
 863                      (ops F4RC:$FRT, F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 864                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 865                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
 866 def FADD  : AForm_2<63, 21,
 867                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 868                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 869                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
 870 def FADDS : AForm_2<59, 21,
 871                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 872                     "fadds $FRT, $FRA, $FRB", FPGeneral,
 873                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
 874 def FDIV  : AForm_2<63, 18,
 875                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 876                     "fdiv $FRT, $FRA, $FRB", FPDivD,
 877                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
 878 def FDIVS : AForm_2<59, 18,
 879                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 880                     "fdivs $FRT, $FRA, $FRB", FPDivS,
 881                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
 882 def FMUL  : AForm_3<63, 25,
 883                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 884                     "fmul $FRT, $FRA, $FRB", FPFused,
 885                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
 886 def FMULS : AForm_3<59, 25,
 887                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 888                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
 889                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
 890 def FSUB  : AForm_2<63, 20,
 891                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 892                     "fsub $FRT, $FRA, $FRB", FPGeneral,
 893                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
 894 def FSUBS : AForm_2<59, 20,
 895                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 896                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
 897                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
 898 }
 899
 900 let PPC970_Unit = 1 in {  // FXU Operations.
 901 // M-Form instructions.  rotate and mask instructions.
 902 //
 903 let isTwoAddress = 1, isCommutable = 1 in {
 904 // RLWIMI can be commuted if the rotate amount is zero.
 905 def RLWIMI : MForm_2<20,
 906                      (ops GPRC:$rA, GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
 907                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
 908                       []>, PPC970_DGroup_Cracked;
 909 }
 910 def RLWINM : MForm_2<21,
 911                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 912                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
 913                      []>;
 914 def RLWINMo : MForm_2<21,
 915                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 916                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
 917                      []>, isDOT, PPC970_DGroup_Cracked;
 918 def RLWNM  : MForm_2<23,
 919                      (ops GPRC:$rA, GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
 920                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
 921                      []>;
 922 }
 923
 924
 925 //===----------------------------------------------------------------------===//
 926 // DWARF Pseudo Instructions
 927 //
 928
 929 def DWARF_LOC        : Pseudo<(ops i32imm:$line, i32imm:$col, i32imm:$file),
 930                               "${:comment} .loc $file, $line, $col",
 931                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
 932                                   (i32 imm:$file))]>;
 933
 934 def DWARF_LABEL      : Pseudo<(ops i32imm:$id),
 935                               "\n${:private}debug_loc$id:",
 936                       [(dwarf_label (i32 imm:$id))]>;
 937
 938 //===----------------------------------------------------------------------===//
 939 // PowerPC Instruction Patterns
 940 //
 941
 942 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
 943 def : Pat<(i32 imm:$imm),
 944           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
 945
 946 // Implement the 'not' operation with the NOR instruction.
 947 def NOT : Pat<(not GPRC:$in),
 948               (NOR GPRC:$in, GPRC:$in)>;
 949
 950 // ADD an arbitrary immediate.
 951 def : Pat<(add GPRC:$in, imm:$imm),
 952           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
 953 // OR an arbitrary immediate.
 954 def : Pat<(or GPRC:$in, imm:$imm),
 955           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
 956 // XOR an arbitrary immediate.
 957 def : Pat<(xor GPRC:$in, imm:$imm),
 958           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
 959 // SUBFIC
 960 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
 961           (SUBFIC GPRC:$in, imm:$imm)>;
 962
 963 // Return void support.
 964 def : Pat<(ret), (BLR)>;
 965
 966 // SHL/SRL
 967 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
 968           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
 969 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
 970           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
 971
 972 // ROTL
 973 def : Pat<(rotl GPRC:$in, GPRC:$sh),
 974           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
 975 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
 976           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
 977
 978 // RLWNM
 979 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
 980           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
 981
 982 // Calls
 983 def : Pat<(PPCcall tglobaladdr:$dst),
 984           (BL tglobaladdr:$dst)>;
 985 def : Pat<(PPCcall texternalsym:$dst),
 986           (BL texternalsym:$dst)>;
 987
 988 // Hi and Lo for Darwin Global Addresses.
 989 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
 990 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
 991 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
 992 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
 993 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
 994 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
 995 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
 996           (ADDIS GPRC:$in, tglobaladdr:$g)>;
 997 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
 998           (ADDIS GPRC:$in, tconstpool:$g)>;
 999 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1000           (ADDIS GPRC:$in, tjumptable:$g)>;
1001
1002 // Fused negative multiply subtract, alternate pattern
1003 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1004           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1005           Requires<[FPContractions]>;
1006 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1007           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1008           Requires<[FPContractions]>;
1009
1010 // Standard shifts.  These are represented separately from the real shifts above
1011 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1012 // amounts.
1013 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1014           (SRAW GPRC:$rS, GPRC:$rB)>;
1015 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1016           (SRW GPRC:$rS, GPRC:$rB)>;
1017 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1018           (SLW GPRC:$rS, GPRC:$rB)>;
1019
1020 def : Pat<(zextloadi1 iaddr:$src),
1021           (LBZ iaddr:$src)>;
1022 def : Pat<(zextloadi1 xaddr:$src),
1023           (LBZX xaddr:$src)>;
1024 def : Pat<(extloadi1 iaddr:$src),
1025           (LBZ iaddr:$src)>;
1026 def : Pat<(extloadi1 xaddr:$src),
1027           (LBZX xaddr:$src)>;
1028 def : Pat<(extloadi8 iaddr:$src),
1029           (LBZ iaddr:$src)>;
1030 def : Pat<(extloadi8 xaddr:$src),
1031           (LBZX xaddr:$src)>;
1032 def : Pat<(extloadi16 iaddr:$src),
1033           (LHZ iaddr:$src)>;
1034 def : Pat<(extloadi16 xaddr:$src),
1035           (LHZX xaddr:$src)>;
1036 def : Pat<(extloadf32 iaddr:$src),
1037           (FMRSD (LFS iaddr:$src))>;
1038 def : Pat<(extloadf32 xaddr:$src),
1039           (FMRSD (LFSX xaddr:$src))>;
1040
1041 include "PPCInstrAltivec.td"
1042 include "PPCInstr64Bit.td"