lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56 def SDT_PPCnop : SDTypeProfile<0, 0, []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // PowerPC specific DAG Nodes.
  60 //
  61
  62 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  63 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  64 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  65 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  66                        [SDNPHasChain, SDNPMayStore]>;
  67
  68 // This sequence is used for long double->int conversions.  It changes the
  69 // bits in the FPSCR which is not modelled.
  70 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  71                         [SDNPOutGlue]>;
  72 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  73                        [SDNPInGlue, SDNPOutGlue]>;
  74 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  75                        [SDNPInGlue, SDNPOutGlue]>;
  76 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  77                        [SDNPInGlue, SDNPOutGlue]>;
  78 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  79                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  80                         SDTCisVT<3, f64>]>,
  81                        [SDNPInGlue]>;
  82
  83 def PPCfsel   : SDNode<"PPCISD::FSEL",
  84    // Type constraint for fsel.
  85    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  86                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  87
  88 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  89 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  90 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  91 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  92 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  93
  94 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  95
  96 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  97 // amounts.  These nodes are generated by the multi-precision shift code.
  98 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
  99 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 100 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 101
 102 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 103 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 104                            [SDNPHasChain, SDNPMayStore]>;
 105
 106 // These are target-independent nodes, but have target-specific formats.
 107 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 108                            [SDNPHasChain, SDNPOutGlue]>;
 109 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 110                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 111
 112 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 113 def PPCcall_Darwin : SDNode<"PPCISD::CALL_Darwin", SDT_PPCCall,
 114                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 115                              SDNPVariadic]>;
 116 def PPCcall_SVR4  : SDNode<"PPCISD::CALL_SVR4", SDT_PPCCall,
 117                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 118                             SDNPVariadic]>;
 119 def PPCcall_nop_SVR4  : SDNode<"PPCISD::CALL_NOP_SVR4", SDT_PPCCall,
 120                                [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 121                                 SDNPVariadic]>;
 122 def PPCnop : SDNode<"PPCISD::NOP", SDT_PPCnop, [SDNPInGlue, SDNPOutGlue]>;
 123 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 124                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 125 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 126                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 128                             [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 129 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 130                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 131 def PPCbctrl_Darwin  : SDNode<"PPCISD::BCTRL_Darwin", SDTNone,
 132                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                                SDNPVariadic]>;
 134
 135 def PPCbctrl_SVR4  : SDNode<"PPCISD::BCTRL_SVR4", SDTNone,
 136                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 137                              SDNPVariadic]>;
 138
 139 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 140                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 141
 142 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 143                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 144
 145 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 146 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 147
 148 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 149                            [SDNPHasChain, SDNPOptInGlue]>;
 150
 151 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 152                            [SDNPHasChain, SDNPMayLoad]>;
 153 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 154                            [SDNPHasChain, SDNPMayStore]>;
 155
 156 // Instructions to support atomic operations
 157 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 158                           [SDNPHasChain, SDNPMayLoad]>;
 159 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 160                           [SDNPHasChain, SDNPMayStore]>;
 161
 162 // Instructions to support dynamic alloca.
 163 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 164 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 165
 166 //===----------------------------------------------------------------------===//
 167 // PowerPC specific transformation functions and pattern fragments.
 168 //
 169
 170 def SHL32 : SDNodeXForm<imm, [{
 171   // Transformation function: 31 - imm
 172   return getI32Imm(31 - N->getZExtValue());
 173 }]>;
 174
 175 def SRL32 : SDNodeXForm<imm, [{
 176   // Transformation function: 32 - imm
 177   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 178 }]>;
 179
 180 def LO16 : SDNodeXForm<imm, [{
 181   // Transformation function: get the low 16 bits.
 182   return getI32Imm((unsigned short)N->getZExtValue());
 183 }]>;
 184
 185 def HI16 : SDNodeXForm<imm, [{
 186   // Transformation function: shift the immediate value down into the low bits.
 187   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 188 }]>;
 189
 190 def HA16 : SDNodeXForm<imm, [{
 191   // Transformation function: shift the immediate value down into the low bits.
 192   signed int Val = N->getZExtValue();
 193   return getI32Imm((Val - (signed short)Val) >> 16);
 194 }]>;
 195 def MB : SDNodeXForm<imm, [{
 196   // Transformation function: get the start bit of a mask
 197   unsigned mb = 0, me;
 198   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 199   return getI32Imm(mb);
 200 }]>;
 201
 202 def ME : SDNodeXForm<imm, [{
 203   // Transformation function: get the end bit of a mask
 204   unsigned mb, me = 0;
 205   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 206   return getI32Imm(me);
 207 }]>;
 208 def maskimm32 : PatLeaf<(imm), [{
 209   // maskImm predicate - True if immediate is a run of ones.
 210   unsigned mb, me;
 211   if (N->getValueType(0) == MVT::i32)
 212     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 213   else
 214     return false;
 215 }]>;
 216
 217 def immSExt16  : PatLeaf<(imm), [{
 218   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 219   // field.  Used by instructions like 'addi'.
 220   if (N->getValueType(0) == MVT::i32)
 221     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 222   else
 223     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 224 }]>;
 225 def immZExt16  : PatLeaf<(imm), [{
 226   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 227   // field.  Used by instructions like 'ori'.
 228   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 229 }], LO16>;
 230
 231 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 232 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 233 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 234 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 235 // clear).
 236 def imm16ShiftedZExt : PatLeaf<(imm), [{
 237   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 238   // immediate are set.  Used by instructions like 'xoris'.
 239   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 240 }], HI16>;
 241
 242 def imm16ShiftedSExt : PatLeaf<(imm), [{
 243   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 244   // immediate are set.  Used by instructions like 'addis'.  Identical to
 245   // imm16ShiftedZExt in 32-bit mode.
 246   if (N->getZExtValue() & 0xFFFF) return false;
 247   if (N->getValueType(0) == MVT::i32)
 248     return true;
 249   // For 64-bit, make sure it is sext right.
 250   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 251 }], HI16>;
 252
 253
 254 //===----------------------------------------------------------------------===//
 255 // PowerPC Flag Definitions.
 256
 257 class isPPC64 { bit PPC64 = 1; }
 258 class isDOT   {
 259   list<Register> Defs = [CR0];
 260   bit RC  = 1;
 261 }
 262
 263 class RegConstraint<string C> {
 264   string Constraints = C;
 265 }
 266 class NoEncode<string E> {
 267   string DisableEncoding = E;
 268 }
 269
 270
 271 //===----------------------------------------------------------------------===//
 272 // PowerPC Operand Definitions.
 273
 274 def s5imm   : Operand<i32> {
 275   let PrintMethod = "printS5ImmOperand";
 276 }
 277 def u5imm   : Operand<i32> {
 278   let PrintMethod = "printU5ImmOperand";
 279 }
 280 def u6imm   : Operand<i32> {
 281   let PrintMethod = "printU6ImmOperand";
 282 }
 283 def s16imm  : Operand<i32> {
 284   let PrintMethod = "printS16ImmOperand";
 285 }
 286 def u16imm  : Operand<i32> {
 287   let PrintMethod = "printU16ImmOperand";
 288 }
 289 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 290   let PrintMethod = "printS16X4ImmOperand";
 291 }
 292 def directbrtarget : Operand<OtherVT> {
 293   let PrintMethod = "printBranchOperand";
 294   let EncoderMethod = "getDirectBrEncoding";
 295 }
 296 def condbrtarget : Operand<OtherVT> {
 297   let PrintMethod = "printBranchOperand";
 298   let EncoderMethod = "getCondBrEncoding";
 299 }
 300 def calltarget : Operand<iPTR> {
 301   let EncoderMethod = "getDirectBrEncoding";
 302 }
 303 def aaddr : Operand<iPTR> {
 304   let PrintMethod = "printAbsAddrOperand";
 305 }
 306 def symbolHi: Operand<i32> {
 307   let PrintMethod = "printSymbolHi";
 308   let EncoderMethod = "getHA16Encoding";
 309 }
 310 def symbolLo: Operand<i32> {
 311   let PrintMethod = "printSymbolLo";
 312   let EncoderMethod = "getLO16Encoding";
 313 }
 314 def crbitm: Operand<i8> {
 315   let PrintMethod = "printcrbitm";
 316   let EncoderMethod = "get_crbitm_encoding";
 317 }
 318 // Address operands
 319 def memri : Operand<iPTR> {
 320   let PrintMethod = "printMemRegImm";
 321   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 322   let EncoderMethod = "getMemRIEncoding";
 323 }
 324 def memrr : Operand<iPTR> {
 325   let PrintMethod = "printMemRegReg";
 326   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 327 }
 328 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 329   let PrintMethod = "printMemRegImmShifted";
 330   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 331   let EncoderMethod = "getMemRIXEncoding";
 332 }
 333 def tocentry : Operand<iPTR> {
 334   let MIOperandInfo = (ops i32imm:$imm);
 335 }
 336
 337 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 338 // that doesn't matter.
 339 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 340                                      (ops (i32 20), (i32 zero_reg))> {
 341   let PrintMethod = "printPredicateOperand";
 342 }
 343
 344 // Define PowerPC specific addressing mode.
 345 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 346 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 347 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 348 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 349
 350 /// This is just the offset part of iaddr, used for preinc.
 351 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 352 def xaddroff : ComplexPattern<iPTR, 1, "SelectAddrIdxOffs", [], []>;
 353
 354 //===----------------------------------------------------------------------===//
 355 // PowerPC Instruction Predicate Definitions.
 356 def FPContractions : Predicate<"!TM.Options.NoExcessFPPrecision">;
 357 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 358 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 359 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 360
 361 //===----------------------------------------------------------------------===//
 362 // PowerPC Instruction Definitions.
 363
 364 // Pseudo-instructions:
 365
 366 let hasCtrlDep = 1 in {
 367 let Defs = [R1], Uses = [R1] in {
 368 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "",
 369                               [(callseq_start timm:$amt)]>;
 370 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "",
 371                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 372 }
 373
 374 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 375                               "UPDATE_VRSAVE $rD, $rS", []>;
 376 }
 377
 378 let Defs = [R1], Uses = [R1] in
 379 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "",
 380                        [(set GPRC:$result,
 381                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 382
 383 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 384 // instruction selection into a branch sequence.
 385 let usesCustomInserter = 1,    // Expanded after instruction selection.
 386     PPC970_Single = 1 in {
 387   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 388                               i32imm:$BROPC), "",
 389                               []>;
 390   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 391                               i32imm:$BROPC), "",
 392                               []>;
 393   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 394                               i32imm:$BROPC), "",
 395                               []>;
 396   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 397                               i32imm:$BROPC), "",
 398                               []>;
 399   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 400                               i32imm:$BROPC), "",
 401                               []>;
 402 }
 403
 404 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 405 // scavenge a register for it.
 406 let mayStore = 1 in
 407 def SPILL_CR : Pseudo<(outs), (ins CRRC:$cond, memri:$F),
 408                      "", []>;
 409
 410 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 411 // spilled), so we'll need to scavenge a register for it.
 412 let mayLoad = 1 in
 413 def RESTORE_CR : Pseudo<(outs CRRC:$cond), (ins memri:$F),
 414                      "", []>;
 415
 416 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 417   let isReturn = 1, Uses = [LR, RM] in
 418     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 419                           "b${p:cc}lr ${p:reg}", BrB,
 420                           [(retflag)]>;
 421   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 422     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 423 }
 424
 425 let Defs = [LR] in
 426   def MovePCtoLR : Pseudo<(outs), (ins), "", []>,
 427                    PPC970_Unit_BRU;
 428
 429 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 430   let isBarrier = 1 in {
 431   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 432                   "b $dst", BrB,
 433                   [(br bb:$dst)]>;
 434   }
 435
 436   // BCC represents an arbitrary conditional branch on a predicate.
 437   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 438   // a two-value operand where a dag node expects two operands. :(
 439   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 440                   "b${cond:cc} ${cond:reg}, $dst"
 441                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 442
 443   let Defs = [CTR], Uses = [CTR] in {
 444     def BDZ  : IForm_ext<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 445                          "bdz $dst",  BrB, []>;
 446     def BDNZ : IForm_ext<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 447                          "bdnz $dst", BrB, []>;
 448   }
 449 }
 450
 451 // Darwin ABI Calls.
 452 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 453   // Convenient aliases for call instructions
 454   let Uses = [RM] in {
 455     def BL_Darwin  : IForm<18, 0, 1,
 456                            (outs), (ins calltarget:$func, variable_ops),
 457                            "bl $func", BrB, []>;  // See Pat patterns below.
 458     def BLA_Darwin : IForm<18, 1, 1,
 459                           (outs), (ins aaddr:$func, variable_ops),
 460                           "bla $func", BrB, [(PPCcall_Darwin (i32 imm:$func))]>;
 461   }
 462   let Uses = [CTR, RM] in {
 463     def BCTRL_Darwin : XLForm_2_ext<19, 528, 20, 0, 1,
 464                                   (outs), (ins variable_ops),
 465                                   "bctrl", BrB,
 466                                   [(PPCbctrl_Darwin)]>, Requires<[In32BitMode]>;
 467   }
 468 }
 469
 470 // SVR4 ABI Calls.
 471 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 472   // Convenient aliases for call instructions
 473   let Uses = [RM] in {
 474     def BL_SVR4  : IForm<18, 0, 1,
 475                         (outs), (ins calltarget:$func, variable_ops),
 476                         "bl $func", BrB, []>;  // See Pat patterns below.
 477     def BLA_SVR4 : IForm<18, 1, 1,
 478                         (outs), (ins aaddr:$func, variable_ops),
 479                         "bla $func", BrB,
 480                         [(PPCcall_SVR4 (i32 imm:$func))]>;
 481   }
 482   let Uses = [CTR, RM] in {
 483     def BCTRL_SVR4 : XLForm_2_ext<19, 528, 20, 0, 1,
 484                                 (outs), (ins variable_ops),
 485                                 "bctrl", BrB,
 486                                 [(PPCbctrl_SVR4)]>, Requires<[In32BitMode]>;
 487   }
 488 }
 489
 490
 491 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 492 def TCRETURNdi :Pseudo< (outs),
 493                         (ins calltarget:$dst, i32imm:$offset, variable_ops),
 494                  "#TC_RETURNd $dst $offset",
 495                  []>;
 496
 497
 498 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 499 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset, variable_ops),
 500                  "#TC_RETURNa $func $offset",
 501                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 502
 503 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 504 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset, variable_ops),
 505                  "#TC_RETURNr $dst $offset",
 506                  []>;
 507
 508
 509 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 510     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 511 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 512      Requires<[In32BitMode]>;
 513
 514
 515
 516 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 517     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 518 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 519                   "b $dst", BrB,
 520                   []>;
 521
 522
 523 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 524     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 525 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 526                   "ba $dst", BrB,
 527                   []>;
 528
 529
 530 // DCB* instructions.
 531 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 532                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 533                       PPC970_DGroup_Single;
 534 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 535                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 536                       PPC970_DGroup_Single;
 537 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 538                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 539                       PPC970_DGroup_Single;
 540 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 541                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 542                       PPC970_DGroup_Single;
 543 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 544                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 545                       PPC970_DGroup_Single;
 546 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 547                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 548                       PPC970_DGroup_Single;
 549 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 550                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 551                       PPC970_DGroup_Single;
 552 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 553                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 554                       PPC970_DGroup_Single;
 555
 556 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
 557           (DCBT xoaddr:$dst)>;
 558
 559 // Atomic operations
 560 let usesCustomInserter = 1 in {
 561   let Defs = [CR0] in {
 562     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 563       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 564       [(set GPRC:$dst, (atomic_load_add_8 xoaddr:$ptr, GPRC:$incr))]>;
 565     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 566       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 567       [(set GPRC:$dst, (atomic_load_sub_8 xoaddr:$ptr, GPRC:$incr))]>;
 568     def ATOMIC_LOAD_AND_I8 : Pseudo<
 569       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 570       [(set GPRC:$dst, (atomic_load_and_8 xoaddr:$ptr, GPRC:$incr))]>;
 571     def ATOMIC_LOAD_OR_I8 : Pseudo<
 572       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 573       [(set GPRC:$dst, (atomic_load_or_8 xoaddr:$ptr, GPRC:$incr))]>;
 574     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 575       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 576       [(set GPRC:$dst, (atomic_load_xor_8 xoaddr:$ptr, GPRC:$incr))]>;
 577     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 578       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 579       [(set GPRC:$dst, (atomic_load_nand_8 xoaddr:$ptr, GPRC:$incr))]>;
 580     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 581       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 582       [(set GPRC:$dst, (atomic_load_add_16 xoaddr:$ptr, GPRC:$incr))]>;
 583     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 584       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 585       [(set GPRC:$dst, (atomic_load_sub_16 xoaddr:$ptr, GPRC:$incr))]>;
 586     def ATOMIC_LOAD_AND_I16 : Pseudo<
 587       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 588       [(set GPRC:$dst, (atomic_load_and_16 xoaddr:$ptr, GPRC:$incr))]>;
 589     def ATOMIC_LOAD_OR_I16 : Pseudo<
 590       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 591       [(set GPRC:$dst, (atomic_load_or_16 xoaddr:$ptr, GPRC:$incr))]>;
 592     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 593       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 594       [(set GPRC:$dst, (atomic_load_xor_16 xoaddr:$ptr, GPRC:$incr))]>;
 595     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 596       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 597       [(set GPRC:$dst, (atomic_load_nand_16 xoaddr:$ptr, GPRC:$incr))]>;
 598     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 599       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 600       [(set GPRC:$dst, (atomic_load_add_32 xoaddr:$ptr, GPRC:$incr))]>;
 601     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 602       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 603       [(set GPRC:$dst, (atomic_load_sub_32 xoaddr:$ptr, GPRC:$incr))]>;
 604     def ATOMIC_LOAD_AND_I32 : Pseudo<
 605       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 606       [(set GPRC:$dst, (atomic_load_and_32 xoaddr:$ptr, GPRC:$incr))]>;
 607     def ATOMIC_LOAD_OR_I32 : Pseudo<
 608       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 609       [(set GPRC:$dst, (atomic_load_or_32 xoaddr:$ptr, GPRC:$incr))]>;
 610     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 611       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 612       [(set GPRC:$dst, (atomic_load_xor_32 xoaddr:$ptr, GPRC:$incr))]>;
 613     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 614       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 615       [(set GPRC:$dst, (atomic_load_nand_32 xoaddr:$ptr, GPRC:$incr))]>;
 616
 617     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 618       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "",
 619       [(set GPRC:$dst,
 620                     (atomic_cmp_swap_8 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 621     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 622       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "",
 623       [(set GPRC:$dst,
 624                     (atomic_cmp_swap_16 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 625     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 626       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "",
 627       [(set GPRC:$dst,
 628                     (atomic_cmp_swap_32 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 629
 630     def ATOMIC_SWAP_I8 : Pseudo<
 631       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "",
 632       [(set GPRC:$dst, (atomic_swap_8 xoaddr:$ptr, GPRC:$new))]>;
 633     def ATOMIC_SWAP_I16 : Pseudo<
 634       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "",
 635       [(set GPRC:$dst, (atomic_swap_16 xoaddr:$ptr, GPRC:$new))]>;
 636     def ATOMIC_SWAP_I32 : Pseudo<
 637       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "",
 638       [(set GPRC:$dst, (atomic_swap_32 xoaddr:$ptr, GPRC:$new))]>;
 639   }
 640 }
 641
 642 // Instructions to support atomic operations
 643 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 644                    "lwarx $rD, $src", LdStLWARX,
 645                    [(set GPRC:$rD, (PPClarx xoaddr:$src))]>;
 646
 647 let Defs = [CR0] in
 648 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 649                    "stwcx. $rS, $dst", LdStSTWCX,
 650                    [(PPCstcx GPRC:$rS, xoaddr:$dst)]>,
 651                    isDOT;
 652
 653 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 654 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
 655
 656 //===----------------------------------------------------------------------===//
 657 // PPC32 Load Instructions.
 658 //
 659
 660 // Unindexed (r+i) Loads.
 661 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 662 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 663                   "lbz $rD, $src", LdStLoad,
 664                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 665 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 666                   "lha $rD, $src", LdStLHA,
 667                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 668                   PPC970_DGroup_Cracked;
 669 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 670                   "lhz $rD, $src", LdStLoad,
 671                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 672 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 673                   "lwz $rD, $src", LdStLoad,
 674                   [(set GPRC:$rD, (load iaddr:$src))]>;
 675
 676 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 677                   "lfs $rD, $src", LdStLFDU,
 678                   [(set F4RC:$rD, (load iaddr:$src))]>;
 679 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 680                   "lfd $rD, $src", LdStLFD,
 681                   [(set F8RC:$rD, (load iaddr:$src))]>;
 682
 683
 684 // Unindexed (r+i) Loads with Update (preinc).
 685 let mayLoad = 1 in {
 686 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 687                    "lbzu $rD, $addr", LdStLoad,
 688                    []>, RegConstraint<"$addr.reg = $ea_result">,
 689                    NoEncode<"$ea_result">;
 690
 691 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 692                    "lhau $rD, $addr", LdStLoad,
 693                    []>, RegConstraint<"$addr.reg = $ea_result">,
 694                    NoEncode<"$ea_result">;
 695
 696 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 697                    "lhzu $rD, $addr", LdStLoad,
 698                    []>, RegConstraint<"$addr.reg = $ea_result">,
 699                    NoEncode<"$ea_result">;
 700
 701 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 702                    "lwzu $rD, $addr", LdStLoad,
 703                    []>, RegConstraint<"$addr.reg = $ea_result">,
 704                    NoEncode<"$ea_result">;
 705
 706 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 707                   "lfs $rD, $addr", LdStLFDU,
 708                   []>, RegConstraint<"$addr.reg = $ea_result">,
 709                    NoEncode<"$ea_result">;
 710
 711 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 712                   "lfd $rD, $addr", LdStLFD,
 713                   []>, RegConstraint<"$addr.reg = $ea_result">,
 714                    NoEncode<"$ea_result">;
 715 }
 716 }
 717
 718 // Indexed (r+r) Loads.
 719 //
 720 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 721 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 722                    "lbzx $rD, $src", LdStLoad,
 723                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 724 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 725                    "lhax $rD, $src", LdStLHA,
 726                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 727                    PPC970_DGroup_Cracked;
 728 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 729                    "lhzx $rD, $src", LdStLoad,
 730                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 731 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 732                    "lwzx $rD, $src", LdStLoad,
 733                    [(set GPRC:$rD, (load xaddr:$src))]>;
 734
 735
 736 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 737                    "lhbrx $rD, $src", LdStLoad,
 738                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i16))]>;
 739 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 740                    "lwbrx $rD, $src", LdStLoad,
 741                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i32))]>;
 742
 743 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 744                       "lfsx $frD, $src", LdStLFDU,
 745                       [(set F4RC:$frD, (load xaddr:$src))]>;
 746 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 747                       "lfdx $frD, $src", LdStLFDU,
 748                       [(set F8RC:$frD, (load xaddr:$src))]>;
 749 }
 750
 751 //===----------------------------------------------------------------------===//
 752 // PPC32 Store Instructions.
 753 //
 754
 755 // Unindexed (r+i) Stores.
 756 let PPC970_Unit = 2 in {
 757 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 758                    "stb $rS, $src", LdStStore,
 759                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 760 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 761                    "sth $rS, $src", LdStStore,
 762                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 763 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 764                    "stw $rS, $src", LdStStore,
 765                    [(store GPRC:$rS, iaddr:$src)]>;
 766 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 767                    "stfs $rS, $dst", LdStUX,
 768                    [(store F4RC:$rS, iaddr:$dst)]>;
 769 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 770                    "stfd $rS, $dst", LdStUX,
 771                    [(store F8RC:$rS, iaddr:$dst)]>;
 772 }
 773
 774 // Unindexed (r+i) Stores with Update (preinc).
 775 let PPC970_Unit = 2 in {
 776 def STBU  : DForm_1a<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 777                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 778                     "stbu $rS, $ptroff($ptrreg)", LdStStore,
 779                     [(set ptr_rc:$ea_res,
 780                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 781                                          iaddroff:$ptroff))]>,
 782                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 783 def STHU  : DForm_1a<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 784                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 785                     "sthu $rS, $ptroff($ptrreg)", LdStStore,
 786                     [(set ptr_rc:$ea_res,
 787                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 788                                         iaddroff:$ptroff))]>,
 789                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 790 def STWU  : DForm_1a<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 791                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 792                     "stwu $rS, $ptroff($ptrreg)", LdStStore,
 793                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 794                                                      iaddroff:$ptroff))]>,
 795                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 796 def STFSU : DForm_1a<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 797                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 798                     "stfsu $rS, $ptroff($ptrreg)", LdStStore,
 799                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 800                                           iaddroff:$ptroff))]>,
 801                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 802 def STFDU : DForm_1a<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 803                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 804                     "stfdu $rS, $ptroff($ptrreg)", LdStStore,
 805                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 806                                           iaddroff:$ptroff))]>,
 807                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 808 }
 809
 810
 811 // Indexed (r+r) Stores.
 812 //
 813 let PPC970_Unit = 2 in {
 814 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 815                    "stbx $rS, $dst", LdStStore,
 816                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 817                    PPC970_DGroup_Cracked;
 818 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 819                    "sthx $rS, $dst", LdStStore,
 820                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 821                    PPC970_DGroup_Cracked;
 822 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 823                    "stwx $rS, $dst", LdStStore,
 824                    [(store GPRC:$rS, xaddr:$dst)]>,
 825                    PPC970_DGroup_Cracked;
 826
 827 def STBUX : XForm_8<31, 247, (outs ptr_rc:$ea_res),
 828                              (ins GPRC:$rS, ptr_rc:$ptroff, ptr_rc:$ptrreg),
 829                    "stbux $rS, $ptroff, $ptrreg", LdStStore,
 830                    [(set ptr_rc:$ea_res,
 831                       (pre_truncsti8 GPRC:$rS,
 832                                      ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 833                    RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 834                    PPC970_DGroup_Cracked;
 835
 836 def STHUX : XForm_8<31, 439, (outs ptr_rc:$ea_res),
 837                              (ins GPRC:$rS, ptr_rc:$ptroff, ptr_rc:$ptrreg),
 838                    "sthux $rS, $ptroff, $ptrreg", LdStStore,
 839                    [(set ptr_rc:$ea_res,
 840                       (pre_truncsti16 GPRC:$rS,
 841                                       ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 842                    RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 843                    PPC970_DGroup_Cracked;
 844
 845 def STWUX : XForm_8<31, 183, (outs ptr_rc:$ea_res),
 846                              (ins GPRC:$rS, ptr_rc:$ptroff, ptr_rc:$ptrreg),
 847                    "stwux $rS, $ptroff, $ptrreg", LdStStore,
 848                    [(set ptr_rc:$ea_res,
 849                       (pre_store GPRC:$rS, ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 850                    RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 851                    PPC970_DGroup_Cracked;
 852
 853 def STFSUX : XForm_8<31, 695, (outs ptr_rc:$ea_res),
 854                               (ins F4RC:$rS, ptr_rc:$ptroff, ptr_rc:$ptrreg),
 855                     "stfsux $rS, $ptroff, $ptrreg", LdStStore,
 856                     [(set ptr_rc:$ea_res,
 857                        (pre_store F4RC:$rS, ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 858                     RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 859                     PPC970_DGroup_Cracked;
 860
 861 def STFDUX : XForm_8<31, 759, (outs ptr_rc:$ea_res),
 862                               (ins F8RC:$rS, ptr_rc:$ptroff, ptr_rc:$ptrreg),
 863                     "stfdux $rS, $ptroff, $ptrreg", LdStStore,
 864                     [(set ptr_rc:$ea_res,
 865                        (pre_store F8RC:$rS, ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 866                     RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 867                     PPC970_DGroup_Cracked;
 868
 869 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 870                    "sthbrx $rS, $dst", LdStStore,
 871                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i16)]>,
 872                    PPC970_DGroup_Cracked;
 873 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 874                    "stwbrx $rS, $dst", LdStStore,
 875                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i32)]>,
 876                    PPC970_DGroup_Cracked;
 877
 878 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 879                      "stfiwx $frS, $dst", LdStUX,
 880                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 881
 882 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 883                      "stfsx $frS, $dst", LdStUX,
 884                      [(store F4RC:$frS, xaddr:$dst)]>;
 885 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 886                      "stfdx $frS, $dst", LdStUX,
 887                      [(store F8RC:$frS, xaddr:$dst)]>;
 888 }
 889
 890 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 891                         "sync", LdStSync,
 892                         [(int_ppc_sync)]>;
 893
 894 //===----------------------------------------------------------------------===//
 895 // PPC32 Arithmetic Instructions.
 896 //
 897
 898 let PPC970_Unit = 1 in {  // FXU Operations.
 899 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 900                      "addi $rD, $rA, $imm", IntSimple,
 901                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 902 def ADDIL  : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$imm),
 903                      "addi $rD, $rA, $imm", IntSimple,
 904                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 905 let Defs = [CARRY] in {
 906 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 907                      "addic $rD, $rA, $imm", IntGeneral,
 908                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 909                      PPC970_DGroup_Cracked;
 910 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 911                      "addic. $rD, $rA, $imm", IntGeneral,
 912                      []>;
 913 }
 914 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 915                      "addis $rD, $rA, $imm", IntSimple,
 916                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 917 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 918                      "la $rD, $sym($rA)", IntGeneral,
 919                      [(set GPRC:$rD, (add GPRC:$rA,
 920                                           (PPClo tglobaladdr:$sym, 0)))]>;
 921 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 922                      "mulli $rD, $rA, $imm", IntMulLI,
 923                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 924 let Defs = [CARRY] in {
 925 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 926                      "subfic $rD, $rA, $imm", IntGeneral,
 927                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 928 }
 929
 930 let isReMaterializable = 1 in {
 931   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 932                        "li $rD, $imm", IntSimple,
 933                        [(set GPRC:$rD, immSExt16:$imm)]>;
 934   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 935                        "lis $rD, $imm", IntSimple,
 936                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 937 }
 938 }
 939
 940 let PPC970_Unit = 1 in {  // FXU Operations.
 941 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 942                     "andi. $dst, $src1, $src2", IntGeneral,
 943                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 944                     isDOT;
 945 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 946                     "andis. $dst, $src1, $src2", IntGeneral,
 947                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 948                     isDOT;
 949 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 950                     "ori $dst, $src1, $src2", IntSimple,
 951                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 952 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 953                     "oris $dst, $src1, $src2", IntSimple,
 954                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 955 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 956                     "xori $dst, $src1, $src2", IntSimple,
 957                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 958 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 959                     "xoris $dst, $src1, $src2", IntSimple,
 960                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 961 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
 962                          []>;
 963 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 964                         "cmpwi $crD, $rA, $imm", IntCompare>;
 965 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 966                          "cmplwi $dst, $src1, $src2", IntCompare>;
 967 }
 968
 969
 970 let PPC970_Unit = 1 in {  // FXU Operations.
 971 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 972                    "nand $rA, $rS, $rB", IntSimple,
 973                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 974 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 975                    "and $rA, $rS, $rB", IntSimple,
 976                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 977 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 978                    "andc $rA, $rS, $rB", IntSimple,
 979                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 980 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 981                    "or $rA, $rS, $rB", IntSimple,
 982                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 983 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 984                    "nor $rA, $rS, $rB", IntSimple,
 985                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 986 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 987                    "orc $rA, $rS, $rB", IntSimple,
 988                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 989 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 990                    "eqv $rA, $rS, $rB", IntSimple,
 991                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 992 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 993                    "xor $rA, $rS, $rB", IntSimple,
 994                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 995 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 996                    "slw $rA, $rS, $rB", IntGeneral,
 997                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 998 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 999                    "srw $rA, $rS, $rB", IntGeneral,
1000                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
1001 let Defs = [CARRY] in {
1002 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1003                    "sraw $rA, $rS, $rB", IntShift,
1004                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
1005 }
1006 }
1007
1008 let PPC970_Unit = 1 in {  // FXU Operations.
1009 let Defs = [CARRY] in {
1010 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
1011                      "srawi $rA, $rS, $SH", IntShift,
1012                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
1013 }
1014 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
1015                       "cntlzw $rA, $rS", IntGeneral,
1016                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
1017 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
1018                       "extsb $rA, $rS", IntSimple,
1019                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
1020 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
1021                       "extsh $rA, $rS", IntSimple,
1022                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
1023
1024 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1025                           "cmpw $crD, $rA, $rB", IntCompare>;
1026 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1027                           "cmplw $crD, $rA, $rB", IntCompare>;
1028 }
1029 let PPC970_Unit = 3 in {  // FPU Operations.
1030 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1031 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1032 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
1033                       "fcmpu $crD, $fA, $fB", FPCompare>;
1034 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
1035                       "fcmpu $crD, $fA, $fB", FPCompare>;
1036
1037 let Uses = [RM] in {
1038   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
1039                         "fctiwz $frD, $frB", FPGeneral,
1040                         [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
1041   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
1042                         "frsp $frD, $frB", FPGeneral,
1043                         [(set F4RC:$frD, (fround F8RC:$frB))]>;
1044   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
1045                         "fsqrt $frD, $frB", FPSqrt,
1046                         [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
1047   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
1048                         "fsqrts $frD, $frB", FPSqrt,
1049                         [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
1050   }
1051 }
1052
1053 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1054 /// often coalesced away and we don't want the dispatch group builder to think
1055 /// that they will fill slots (which could cause the load of a LSU reject to
1056 /// sneak into a d-group with a store).
1057 def FMR   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1058                      "fmr $frD, $frB", FPGeneral,
1059                      []>,  // (set F4RC:$frD, F4RC:$frB)
1060                      PPC970_Unit_Pseudo;
1061
1062 let PPC970_Unit = 3 in {  // FPU Operations.
1063 // These are artificially split into two different forms, for 4/8 byte FP.
1064 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1065                       "fabs $frD, $frB", FPGeneral,
1066                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
1067 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1068                       "fabs $frD, $frB", FPGeneral,
1069                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
1070 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1071                       "fnabs $frD, $frB", FPGeneral,
1072                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
1073 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1074                       "fnabs $frD, $frB", FPGeneral,
1075                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
1076 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1077                       "fneg $frD, $frB", FPGeneral,
1078                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
1079 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1080                       "fneg $frD, $frB", FPGeneral,
1081                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
1082 }
1083
1084
1085 // XL-Form instructions.  condition register logical ops.
1086 //
1087 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1088                       "mcrf $BF, $BFA", BrMCR>,
1089              PPC970_DGroup_First, PPC970_Unit_CRU;
1090
1091 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1092                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1093                       "creqv $CRD, $CRA, $CRB", BrCR,
1094                       []>;
1095
1096 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1097                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1098                       "cror $CRD, $CRA, $CRB", BrCR,
1099                       []>;
1100
1101 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1102               "creqv $dst, $dst, $dst", BrCR,
1103               []>;
1104
1105 def CRUNSET: XLForm_1_ext<19, 193, (outs CRBITRC:$dst), (ins),
1106               "crxor $dst, $dst, $dst", BrCR,
1107               []>;
1108
1109 // XFX-Form instructions.  Instructions that deal with SPRs.
1110 //
1111 let Uses = [CTR] in {
1112 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1113                           "mfctr $rT", SprMFSPR>,
1114             PPC970_DGroup_First, PPC970_Unit_FXU;
1115 }
1116 let Defs = [CTR], Pattern = [(PPCmtctr GPRC:$rS)] in {
1117 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1118                           "mtctr $rS", SprMTSPR>,
1119             PPC970_DGroup_First, PPC970_Unit_FXU;
1120 }
1121
1122 let Defs = [LR] in {
1123 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1124                           "mtlr $rS", SprMTSPR>,
1125             PPC970_DGroup_First, PPC970_Unit_FXU;
1126 }
1127 let Uses = [LR] in {
1128 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1129                           "mflr $rT", SprMFSPR>,
1130             PPC970_DGroup_First, PPC970_Unit_FXU;
1131 }
1132
1133 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1134 // a GPR on the PPC970.  As such, copies in and out have the same performance
1135 // characteristics as an OR instruction.
1136 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1137                              "mtspr 256, $rS", IntGeneral>,
1138                PPC970_DGroup_Single, PPC970_Unit_FXU;
1139 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1140                              "mfspr $rT, 256", IntGeneral>,
1141                PPC970_DGroup_First, PPC970_Unit_FXU;
1142
1143 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins GPRC:$rS),
1144                       "mtcrf $FXM, $rS", BrMCRX>,
1145             PPC970_MicroCode, PPC970_Unit_CRU;
1146
1147 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1148 // declaring that here gives the local register allocator problems with this:
1149 //  vreg = MCRF  CR0
1150 //  MFCR  <kill of whatever preg got assigned to vreg>
1151 // while not declaring it breaks DeadMachineInstructionElimination.
1152 // As it turns out, in all cases where we currently use this,
1153 // we're only interested in one subregister of it.  Represent this in the
1154 // instruction to keep the register allocator from becoming confused.
1155 //
1156 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1157 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1158                        "", SprMFCR>,
1159             PPC970_MicroCode, PPC970_Unit_CRU;
1160
1161 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1162                      "mfcr $rT", SprMFCR>,
1163                      PPC970_MicroCode, PPC970_Unit_CRU;
1164
1165 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1166                        "mfocrf $rT, $FXM", SprMFCR>,
1167             PPC970_DGroup_First, PPC970_Unit_CRU;
1168
1169 // Instructions to manipulate FPSCR.  Only long double handling uses these.
1170 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
1171
1172 let Uses = [RM], Defs = [RM] in {
1173   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1174                          "mtfsb0 $FM", IntMTFSB0,
1175                         [(PPCmtfsb0 (i32 imm:$FM))]>,
1176                PPC970_DGroup_Single, PPC970_Unit_FPU;
1177   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1178                          "mtfsb1 $FM", IntMTFSB0,
1179                         [(PPCmtfsb1 (i32 imm:$FM))]>,
1180                PPC970_DGroup_Single, PPC970_Unit_FPU;
1181   // MTFSF does not actually produce an FP result.  We pretend it copies
1182   // input reg B to the output.  If we didn't do this it would look like the
1183   // instruction had no outputs (because we aren't modelling the FPSCR) and
1184   // it would be deleted.
1185   def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
1186                                 (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
1187                          "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
1188                          [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
1189                                                      F8RC:$rT, F8RC:$FRB))]>,
1190                PPC970_DGroup_Single, PPC970_Unit_FPU;
1191 }
1192 let Uses = [RM] in {
1193   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1194                          "mffs $rT", IntMFFS,
1195                          [(set F8RC:$rT, (PPCmffs))]>,
1196                PPC970_DGroup_Single, PPC970_Unit_FPU;
1197   def FADDrtz: AForm_2<63, 21,
1198                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1199                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1200                       [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
1201                PPC970_DGroup_Single, PPC970_Unit_FPU;
1202 }
1203
1204
1205 let PPC970_Unit = 1 in {  // FXU Operations.
1206
1207 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1208 //
1209 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1210                      "add $rT, $rA, $rB", IntSimple,
1211                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
1212 let Defs = [CARRY] in {
1213 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1214                      "addc $rT, $rA, $rB", IntGeneral,
1215                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
1216                      PPC970_DGroup_Cracked;
1217 }
1218 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1219                      "divw $rT, $rA, $rB", IntDivW,
1220                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
1221                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1222 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1223                      "divwu $rT, $rA, $rB", IntDivW,
1224                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
1225                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1226 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1227                      "mulhw $rT, $rA, $rB", IntMulHW,
1228                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
1229 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1230                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1231                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
1232 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1233                      "mullw $rT, $rA, $rB", IntMulHW,
1234                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
1235 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1236                      "subf $rT, $rA, $rB", IntGeneral,
1237                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
1238 let Defs = [CARRY] in {
1239 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1240                      "subfc $rT, $rA, $rB", IntGeneral,
1241                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
1242                      PPC970_DGroup_Cracked;
1243 }
1244 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1245                       "neg $rT, $rA", IntSimple,
1246                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
1247 let Uses = [CARRY], Defs = [CARRY] in {
1248 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1249                       "adde $rT, $rA, $rB", IntGeneral,
1250                       [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
1251 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1252                       "addme $rT, $rA", IntGeneral,
1253                       [(set GPRC:$rT, (adde GPRC:$rA, -1))]>;
1254 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1255                       "addze $rT, $rA", IntGeneral,
1256                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
1257 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1258                       "subfe $rT, $rA, $rB", IntGeneral,
1259                       [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
1260 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1261                       "subfme $rT, $rA", IntGeneral,
1262                       [(set GPRC:$rT, (sube -1, GPRC:$rA))]>;
1263 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1264                       "subfze $rT, $rA", IntGeneral,
1265                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
1266 }
1267 }
1268
1269 // A-Form instructions.  Most of the instructions executed in the FPU are of
1270 // this type.
1271 //
1272 let PPC970_Unit = 3 in {  // FPU Operations.
1273 let Uses = [RM] in {
1274   def FMADD : AForm_1<63, 29,
1275                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1276                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1277                       [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1278                                              F8RC:$FRB))]>,
1279                       Requires<[FPContractions]>;
1280   def FMADDS : AForm_1<59, 29,
1281                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1282                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1283                       [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1284                                              F4RC:$FRB))]>,
1285                       Requires<[FPContractions]>;
1286   def FMSUB : AForm_1<63, 28,
1287                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1288                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1289                       [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1290                                              F8RC:$FRB))]>,
1291                       Requires<[FPContractions]>;
1292   def FMSUBS : AForm_1<59, 28,
1293                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1294                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1295                       [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1296                                              F4RC:$FRB))]>,
1297                       Requires<[FPContractions]>;
1298   def FNMADD : AForm_1<63, 31,
1299                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1300                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1301                       [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1302                                                    F8RC:$FRB)))]>,
1303                       Requires<[FPContractions]>;
1304   def FNMADDS : AForm_1<59, 31,
1305                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1306                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1307                       [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1308                                                    F4RC:$FRB)))]>,
1309                       Requires<[FPContractions]>;
1310   def FNMSUB : AForm_1<63, 30,
1311                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1312                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1313                       [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1314                                                    F8RC:$FRB)))]>,
1315                       Requires<[FPContractions]>;
1316   def FNMSUBS : AForm_1<59, 30,
1317                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1318                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1319                       [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1320                                                    F4RC:$FRB)))]>,
1321                       Requires<[FPContractions]>;
1322 }
1323 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1324 // having 4 of these, force the comparison to always be an 8-byte double (code
1325 // should use an FMRSD if the input comparison value really wants to be a float)
1326 // and 4/8 byte forms for the result and operand type..
1327 def FSELD : AForm_1<63, 23,
1328                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1329                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1330                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1331 def FSELS : AForm_1<63, 23,
1332                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1333                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1334                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1335 let Uses = [RM] in {
1336   def FADD  : AForm_2<63, 21,
1337                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1338                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1339                       [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1340   def FADDS : AForm_2<59, 21,
1341                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1342                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1343                       [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1344   def FDIV  : AForm_2<63, 18,
1345                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1346                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1347                       [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1348   def FDIVS : AForm_2<59, 18,
1349                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1350                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1351                       [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1352   def FMUL  : AForm_3<63, 25,
1353                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1354                       "fmul $FRT, $FRA, $FRB", FPFused,
1355                       [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1356   def FMULS : AForm_3<59, 25,
1357                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1358                       "fmuls $FRT, $FRA, $FRB", FPGeneral,
1359                       [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1360   def FSUB  : AForm_2<63, 20,
1361                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1362                       "fsub $FRT, $FRA, $FRB", FPGeneral,
1363                       [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1364   def FSUBS : AForm_2<59, 20,
1365                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1366                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1367                       [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1368   }
1369 }
1370
1371 let PPC970_Unit = 1 in {  // FXU Operations.
1372 // M-Form instructions.  rotate and mask instructions.
1373 //
1374 let isCommutable = 1 in {
1375 // RLWIMI can be commuted if the rotate amount is zero.
1376 def RLWIMI : MForm_2<20,
1377                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1378                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1379                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1380                       NoEncode<"$rSi">;
1381 }
1382 def RLWINM : MForm_2<21,
1383                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1384                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1385                      []>;
1386 def RLWINMo : MForm_2<21,
1387                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1388                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1389                      []>, isDOT, PPC970_DGroup_Cracked;
1390 def RLWNM  : MForm_2<23,
1391                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1392                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1393                      []>;
1394 }
1395
1396
1397 //===----------------------------------------------------------------------===//
1398 // PowerPC Instruction Patterns
1399 //
1400
1401 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1402 def : Pat<(i32 imm:$imm),
1403           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1404
1405 // Implement the 'not' operation with the NOR instruction.
1406 def NOT : Pat<(not GPRC:$in),
1407               (NOR GPRC:$in, GPRC:$in)>;
1408
1409 // ADD an arbitrary immediate.
1410 def : Pat<(add GPRC:$in, imm:$imm),
1411           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1412 // OR an arbitrary immediate.
1413 def : Pat<(or GPRC:$in, imm:$imm),
1414           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1415 // XOR an arbitrary immediate.
1416 def : Pat<(xor GPRC:$in, imm:$imm),
1417           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1418 // SUBFIC
1419 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1420           (SUBFIC GPRC:$in, imm:$imm)>;
1421
1422 // SHL/SRL
1423 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1424           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1425 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1426           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1427
1428 // ROTL
1429 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1430           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1431 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1432           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1433
1434 // RLWNM
1435 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1436           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1437
1438 // Calls
1439 def : Pat<(PPCcall_Darwin (i32 tglobaladdr:$dst)),
1440           (BL_Darwin tglobaladdr:$dst)>;
1441 def : Pat<(PPCcall_Darwin (i32 texternalsym:$dst)),
1442           (BL_Darwin texternalsym:$dst)>;
1443 def : Pat<(PPCcall_SVR4 (i32 tglobaladdr:$dst)),
1444           (BL_SVR4 tglobaladdr:$dst)>;
1445 def : Pat<(PPCcall_SVR4 (i32 texternalsym:$dst)),
1446           (BL_SVR4 texternalsym:$dst)>;
1447
1448
1449 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1450           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1451
1452 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1453           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1454
1455 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1456           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1457
1458
1459
1460 // Hi and Lo for Darwin Global Addresses.
1461 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1462 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1463 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1464 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1465 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1466 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1467 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1468 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1469 def : Pat<(PPChi tglobaltlsaddr:$g, GPRC:$in),
1470           (ADDIS GPRC:$in, tglobaltlsaddr:$g)>;
1471 def : Pat<(PPClo tglobaltlsaddr:$g, GPRC:$in),
1472           (ADDIL GPRC:$in, tglobaltlsaddr:$g)>;
1473 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1474           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1475 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1476           (ADDIS GPRC:$in, tconstpool:$g)>;
1477 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1478           (ADDIS GPRC:$in, tjumptable:$g)>;
1479 def : Pat<(add GPRC:$in, (PPChi tblockaddress:$g, 0)),
1480           (ADDIS GPRC:$in, tblockaddress:$g)>;
1481
1482 // Fused negative multiply subtract, alternate pattern
1483 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1484           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1485           Requires<[FPContractions]>;
1486 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1487           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1488           Requires<[FPContractions]>;
1489
1490 // Standard shifts.  These are represented separately from the real shifts above
1491 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1492 // amounts.
1493 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1494           (SRAW GPRC:$rS, GPRC:$rB)>;
1495 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1496           (SRW GPRC:$rS, GPRC:$rB)>;
1497 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1498           (SLW GPRC:$rS, GPRC:$rB)>;
1499
1500 def : Pat<(zextloadi1 iaddr:$src),
1501           (LBZ iaddr:$src)>;
1502 def : Pat<(zextloadi1 xaddr:$src),
1503           (LBZX xaddr:$src)>;
1504 def : Pat<(extloadi1 iaddr:$src),
1505           (LBZ iaddr:$src)>;
1506 def : Pat<(extloadi1 xaddr:$src),
1507           (LBZX xaddr:$src)>;
1508 def : Pat<(extloadi8 iaddr:$src),
1509           (LBZ iaddr:$src)>;
1510 def : Pat<(extloadi8 xaddr:$src),
1511           (LBZX xaddr:$src)>;
1512 def : Pat<(extloadi16 iaddr:$src),
1513           (LHZ iaddr:$src)>;
1514 def : Pat<(extloadi16 xaddr:$src),
1515           (LHZX xaddr:$src)>;
1516 def : Pat<(f64 (extloadf32 iaddr:$src)),
1517           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1518 def : Pat<(f64 (extloadf32 xaddr:$src)),
1519           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1520
1521 def : Pat<(f64 (fextend F4RC:$src)),
1522           (COPY_TO_REGCLASS F4RC:$src, F8RC)>;
1523
1524 // Memory barriers
1525 def : Pat<(membarrier (i32 imm /*ll*/),
1526                       (i32 imm /*ls*/),
1527                       (i32 imm /*sl*/),
1528                       (i32 imm /*ss*/),
1529                       (i32 imm /*device*/)),
1530            (SYNC)>;
1531
1532 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
1533
1534 include "PPCInstrAltivec.td"
1535 include "PPCInstr64Bit.td"