lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  27
  28 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  29   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  30 ]>;
  31
  32 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  33   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  34 ]>;
  35
  36 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  37   SDTCisVT<1, i32>, SDTCisVT<2, OtherVT>
  38 ]>;
  39
  40 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  41   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  42 ]>;
  43 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  44   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  45 ]>;
  46
  47 //===----------------------------------------------------------------------===//
  48 // PowerPC specific DAG Nodes.
  49 //
  50
  51 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  52 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  53 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  54 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  55
  56 def PPCfsel   : SDNode<"PPCISD::FSEL",
  57    // Type constraint for fsel.
  58    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  59                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  60
  61 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  62 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  63 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  64 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  65
  66 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  67
  68 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  69 // amounts.  These nodes are generated by the multi-precision shift code.
  70 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  71 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  72 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  73
  74 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  75 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore, [SDNPHasChain]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeq,
  79                            [SDNPHasChain, SDNPOutFlag]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeq,
  81                            [SDNPHasChain, SDNPOutFlag]>;
  82
  83 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  84 def PPCcall       : SDNode<"PPCISD::CALL", SDT_PPCCall,
  85                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  86 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
  87                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  88 def PPCbctrl      : SDNode<"PPCISD::BCTRL", SDTRet,
  89                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  90
  91 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTRet,
  92                            [SDNPHasChain, SDNPOptInFlag]>;
  93
  94 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
  95 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
  96
  97 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
  98                            [SDNPHasChain, SDNPOptInFlag]>;
  99
 100 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx, [SDNPHasChain]>;
 101 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx, [SDNPHasChain]>;
 102
 103 //===----------------------------------------------------------------------===//
 104 // PowerPC specific transformation functions and pattern fragments.
 105 //
 106
 107 def SHL32 : SDNodeXForm<imm, [{
 108   // Transformation function: 31 - imm
 109   return getI32Imm(31 - N->getValue());
 110 }]>;
 111
 112 def SRL32 : SDNodeXForm<imm, [{
 113   // Transformation function: 32 - imm
 114   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 115 }]>;
 116
 117 def LO16 : SDNodeXForm<imm, [{
 118   // Transformation function: get the low 16 bits.
 119   return getI32Imm((unsigned short)N->getValue());
 120 }]>;
 121
 122 def HI16 : SDNodeXForm<imm, [{
 123   // Transformation function: shift the immediate value down into the low bits.
 124   return getI32Imm((unsigned)N->getValue() >> 16);
 125 }]>;
 126
 127 def HA16 : SDNodeXForm<imm, [{
 128   // Transformation function: shift the immediate value down into the low bits.
 129   signed int Val = N->getValue();
 130   return getI32Imm((Val - (signed short)Val) >> 16);
 131 }]>;
 132 def MB : SDNodeXForm<imm, [{
 133   // Transformation function: get the start bit of a mask
 134   unsigned mb, me;
 135   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 136   return getI32Imm(mb);
 137 }]>;
 138
 139 def ME : SDNodeXForm<imm, [{
 140   // Transformation function: get the end bit of a mask
 141   unsigned mb, me;
 142   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 143   return getI32Imm(me);
 144 }]>;
 145 def maskimm32 : PatLeaf<(imm), [{
 146   // maskImm predicate - True if immediate is a run of ones.
 147   unsigned mb, me;
 148   if (N->getValueType(0) == MVT::i32)
 149     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 150   else
 151     return false;
 152 }]>;
 153
 154 def immSExt16  : PatLeaf<(imm), [{
 155   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 156   // field.  Used by instructions like 'addi'.
 157   if (N->getValueType(0) == MVT::i32)
 158     return (int32_t)N->getValue() == (short)N->getValue();
 159   else
 160     return (int64_t)N->getValue() == (short)N->getValue();
 161 }]>;
 162 def immZExt16  : PatLeaf<(imm), [{
 163   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 164   // field.  Used by instructions like 'ori'.
 165   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 166 }], LO16>;
 167
 168 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 169 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 170 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 171 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 172 // clear).
 173 def imm16ShiftedZExt : PatLeaf<(imm), [{
 174   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 175   // immediate are set.  Used by instructions like 'xoris'.
 176   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 177 }], HI16>;
 178
 179 def imm16ShiftedSExt : PatLeaf<(imm), [{
 180   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 181   // immediate are set.  Used by instructions like 'addis'.  Identical to
 182   // imm16ShiftedZExt in 32-bit mode.
 183   if (N->getValue() & 0xFFFF) return false;
 184   if (N->getValueType(0) == MVT::i32)
 185     return true;
 186   // For 64-bit, make sure it is sext right.
 187   return N->getValue() == (uint64_t)(int)N->getValue();
 188 }], HI16>;
 189
 190
 191 //===----------------------------------------------------------------------===//
 192 // PowerPC Flag Definitions.
 193
 194 class isPPC64 { bit PPC64 = 1; }
 195 class isDOT   {
 196   list<Register> Defs = [CR0];
 197   bit RC  = 1;
 198 }
 199
 200
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC Operand Definitions.
 204
 205 def s5imm   : Operand<i32> {
 206   let PrintMethod = "printS5ImmOperand";
 207 }
 208 def u5imm   : Operand<i32> {
 209   let PrintMethod = "printU5ImmOperand";
 210 }
 211 def u6imm   : Operand<i32> {
 212   let PrintMethod = "printU6ImmOperand";
 213 }
 214 def s16imm  : Operand<i32> {
 215   let PrintMethod = "printS16ImmOperand";
 216 }
 217 def u16imm  : Operand<i32> {
 218   let PrintMethod = "printU16ImmOperand";
 219 }
 220 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 221   let PrintMethod = "printS16X4ImmOperand";
 222 }
 223 def target : Operand<OtherVT> {
 224   let PrintMethod = "printBranchOperand";
 225 }
 226 def calltarget : Operand<iPTR> {
 227   let PrintMethod = "printCallOperand";
 228 }
 229 def aaddr : Operand<iPTR> {
 230   let PrintMethod = "printAbsAddrOperand";
 231 }
 232 def piclabel: Operand<iPTR> {
 233   let PrintMethod = "printPICLabel";
 234 }
 235 def symbolHi: Operand<i32> {
 236   let PrintMethod = "printSymbolHi";
 237 }
 238 def symbolLo: Operand<i32> {
 239   let PrintMethod = "printSymbolLo";
 240 }
 241 def crbitm: Operand<i8> {
 242   let PrintMethod = "printcrbitm";
 243 }
 244 // Address operands
 245 def memri : Operand<iPTR> {
 246   let PrintMethod = "printMemRegImm";
 247   let MIOperandInfo = (ops i32imm, ptr_rc);
 248 }
 249 def memrr : Operand<iPTR> {
 250   let PrintMethod = "printMemRegReg";
 251   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 252 }
 253 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 254   let PrintMethod = "printMemRegImmShifted";
 255   let MIOperandInfo = (ops i32imm, ptr_rc);
 256 }
 257
 258 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 259 // that doesn't matter.
 260 def pred : PredicateOperand<(ops imm, CRRC), (ops (i32 20), CR0)> {
 261   let PrintMethod = "printPredicateOperand";
 262 }
 263
 264 // Define PowerPC specific addressing mode.
 265 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 266 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 267 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 268 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 269
 270 //===----------------------------------------------------------------------===//
 271 // PowerPC Instruction Predicate Definitions.
 272 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 273
 274 //===----------------------------------------------------------------------===//
 275 // PowerPC Instruction Definitions.
 276
 277 // Pseudo-instructions:
 278
 279 let hasCtrlDep = 1 in {
 280 def ADJCALLSTACKDOWN : Pseudo<(ops u16imm:$amt),
 281                               "${:comment} ADJCALLSTACKDOWN",
 282                               [(callseq_start imm:$amt)]>, Imp<[R1],[R1]>;
 283 def ADJCALLSTACKUP   : Pseudo<(ops u16imm:$amt),
 284                               "${:comment} ADJCALLSTACKUP",
 285                               [(callseq_end imm:$amt)]>, Imp<[R1],[R1]>;
 286
 287 def UPDATE_VRSAVE    : Pseudo<(ops GPRC:$rD, GPRC:$rS),
 288                               "UPDATE_VRSAVE $rD, $rS", []>;
 289 }
 290 def IMPLICIT_DEF_GPRC: Pseudo<(ops GPRC:$rD),"${:comment}IMPLICIT_DEF_GPRC $rD",
 291                               [(set GPRC:$rD, (undef))]>;
 292 def IMPLICIT_DEF_F8  : Pseudo<(ops F8RC:$rD), "${:comment} IMPLICIT_DEF_F8 $rD",
 293                               [(set F8RC:$rD, (undef))]>;
 294 def IMPLICIT_DEF_F4  : Pseudo<(ops F4RC:$rD), "${:comment} IMPLICIT_DEF_F4 $rD",
 295                               [(set F4RC:$rD, (undef))]>;
 296
 297 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 298 // scheduler into a branch sequence.
 299 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 300     PPC970_Single = 1 in {
 301   def SELECT_CC_I4 : Pseudo<(ops GPRC:$dst, CRRC:$cond, GPRC:$T, GPRC:$F,
 302                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 303                               []>;
 304   def SELECT_CC_I8 : Pseudo<(ops G8RC:$dst, CRRC:$cond, G8RC:$T, G8RC:$F,
 305                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 306                               []>;
 307   def SELECT_CC_F4  : Pseudo<(ops F4RC:$dst, CRRC:$cond, F4RC:$T, F4RC:$F,
 308                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 309                               []>;
 310   def SELECT_CC_F8  : Pseudo<(ops F8RC:$dst, CRRC:$cond, F8RC:$T, F8RC:$F,
 311                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 312                               []>;
 313   def SELECT_CC_VRRC: Pseudo<(ops VRRC:$dst, CRRC:$cond, VRRC:$T, VRRC:$F,
 314                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 315                               []>;
 316 }
 317
 318 let isTerminator = 1, isBarrier = 1, noResults = 1, PPC970_Unit = 7 in {
 319   let isReturn = 1 in
 320     def BLR : XLForm_2_br<19, 16, 0,
 321                           (ops pred:$p),
 322                           "b${p:cc}lr ${p:reg}", BrB,
 323                           [(retflag)]>;
 324   def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (ops), "bctr", BrB, []>;
 325 }
 326
 327
 328 let Defs = [LR] in
 329   def MovePCtoLR : Pseudo<(ops piclabel:$label), "bl $label", []>,
 330                    PPC970_Unit_BRU;
 331
 332 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1,
 333     noResults = 1, PPC970_Unit = 7 in {
 334   // COND_BRANCH is formed before branch selection, it is turned into Bcc below.
 335   def COND_BRANCH : Pseudo<(ops CRRC:$crS, u16imm:$opc, target:$dst),
 336                            "${:comment} COND_BRANCH $crS, $opc, $dst",
 337                            [(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]>;
 338   let isBarrier = 1 in {
 339   def B   : IForm<18, 0, 0, (ops target:$dst),
 340                   "b $dst", BrB,
 341                   [(br bb:$dst)]>;
 342   }
 343
 344   def BLT : BForm<16, 0, 0, 12, 0, (ops CRRC:$crS, target:$block),
 345                   "blt $crS, $block", BrB>;
 346   def BLE : BForm<16, 0, 0, 4,  1, (ops CRRC:$crS, target:$block),
 347                   "ble $crS, $block", BrB>;
 348   def BEQ : BForm<16, 0, 0, 12, 2, (ops CRRC:$crS, target:$block),
 349                   "beq $crS, $block", BrB>;
 350   def BGE : BForm<16, 0, 0, 4,  0, (ops CRRC:$crS, target:$block),
 351                   "bge $crS, $block", BrB>;
 352   def BGT : BForm<16, 0, 0, 12, 1, (ops CRRC:$crS, target:$block),
 353                   "bgt $crS, $block", BrB>;
 354   def BNE : BForm<16, 0, 0, 4,  2, (ops CRRC:$crS, target:$block),
 355                   "bne $crS, $block", BrB>;
 356   def BUN : BForm<16, 0, 0, 12, 3, (ops CRRC:$crS, target:$block),
 357                   "bun $crS, $block", BrB>;
 358   def BNU : BForm<16, 0, 0, 4,  3, (ops CRRC:$crS, target:$block),
 359                   "bnu $crS, $block", BrB>;
 360 }
 361
 362 let isCall = 1, noResults = 1, PPC970_Unit = 7,
 363   // All calls clobber the non-callee saved registers...
 364   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 365           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 366           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 367           LR,CTR,
 368           CR0,CR1,CR5,CR6,CR7] in {
 369   // Convenient aliases for call instructions
 370   def BL  : IForm<18, 0, 1, (ops calltarget:$func, variable_ops),
 371                             "bl $func", BrB, []>;  // See Pat patterns below.
 372   def BLA : IForm<18, 1, 1, (ops aaddr:$func, variable_ops),
 373                             "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 374   def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (ops variable_ops), "bctrl", BrB,
 375                            [(PPCbctrl)]>;
 376 }
 377
 378 // DCB* instructions.
 379 def DCBA   : DCB_Form<758, 0, (ops memrr:$dst),
 380                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 381                       PPC970_DGroup_Single;
 382 def DCBF   : DCB_Form<86, 0, (ops memrr:$dst),
 383                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 384                       PPC970_DGroup_Single;
 385 def DCBI   : DCB_Form<470, 0, (ops memrr:$dst),
 386                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 387                       PPC970_DGroup_Single;
 388 def DCBST  : DCB_Form<54, 0, (ops memrr:$dst),
 389                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 390                       PPC970_DGroup_Single;
 391 def DCBT   : DCB_Form<278, 0, (ops memrr:$dst),
 392                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 393                       PPC970_DGroup_Single;
 394 def DCBTST : DCB_Form<246, 0, (ops memrr:$dst),
 395                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 396                       PPC970_DGroup_Single;
 397 def DCBZ   : DCB_Form<1014, 0, (ops memrr:$dst),
 398                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 399                       PPC970_DGroup_Single;
 400 def DCBZL  : DCB_Form<1014, 1, (ops memrr:$dst),
 401                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 402                       PPC970_DGroup_Single;
 403
 404 // D-Form instructions.  Most instructions that perform an operation on a
 405 // register and an immediate are of this type.
 406 //
 407 let isLoad = 1, PPC970_Unit = 2 in {
 408 def LBZ : DForm_1<34, (ops GPRC:$rD, memri:$src),
 409                   "lbz $rD, $src", LdStGeneral,
 410                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 411 def LHA : DForm_1<42, (ops GPRC:$rD, memri:$src),
 412                   "lha $rD, $src", LdStLHA,
 413                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 414                   PPC970_DGroup_Cracked;
 415 def LHZ : DForm_1<40, (ops GPRC:$rD, memri:$src),
 416                   "lhz $rD, $src", LdStGeneral,
 417                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 418 def LWZ : DForm_1<32, (ops GPRC:$rD, memri:$src),
 419                   "lwz $rD, $src", LdStGeneral,
 420                   [(set GPRC:$rD, (load iaddr:$src))]>;
 421 def LWZU : DForm_1<35, (ops GPRC:$rD, s16imm:$disp, GPRC:$rA),
 422                    "lwzu $rD, $disp($rA)", LdStGeneral,
 423                    []>;
 424 }
 425 let PPC970_Unit = 1 in {  // FXU Operations.
 426 def ADDI   : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 427                      "addi $rD, $rA, $imm", IntGeneral,
 428                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 429 def ADDIC  : DForm_2<12, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 430                      "addic $rD, $rA, $imm", IntGeneral,
 431                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 432                      PPC970_DGroup_Cracked;
 433 def ADDICo : DForm_2<13, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 434                      "addic. $rD, $rA, $imm", IntGeneral,
 435                      []>;
 436 def ADDIS  : DForm_2<15, (ops GPRC:$rD, GPRC:$rA, symbolHi:$imm),
 437                      "addis $rD, $rA, $imm", IntGeneral,
 438                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 439 def LA     : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, symbolLo:$sym),
 440                      "la $rD, $sym($rA)", IntGeneral,
 441                      [(set GPRC:$rD, (add GPRC:$rA,
 442                                           (PPClo tglobaladdr:$sym, 0)))]>;
 443 def MULLI  : DForm_2< 7, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 444                      "mulli $rD, $rA, $imm", IntMulLI,
 445                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 446 def SUBFIC : DForm_2< 8, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 447                      "subfic $rD, $rA, $imm", IntGeneral,
 448                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 449 def LI  : DForm_2_r0<14, (ops GPRC:$rD, symbolLo:$imm),
 450                      "li $rD, $imm", IntGeneral,
 451                      [(set GPRC:$rD, immSExt16:$imm)]>;
 452 def LIS : DForm_2_r0<15, (ops GPRC:$rD, symbolHi:$imm),
 453                      "lis $rD, $imm", IntGeneral,
 454                      [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 455 }
 456 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 457 def STB  : DForm_3<38, (ops GPRC:$rS, memri:$src),
 458                    "stb $rS, $src", LdStGeneral,
 459                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 460 def STH  : DForm_3<44, (ops GPRC:$rS, memri:$src),
 461                    "sth $rS, $src", LdStGeneral,
 462                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 463 def STW  : DForm_3<36, (ops GPRC:$rS, memri:$src),
 464                    "stw $rS, $src", LdStGeneral,
 465                    [(store GPRC:$rS, iaddr:$src)]>;
 466 def STWU : DForm_3<37, (ops GPRC:$rS, s16imm:$disp, GPRC:$rA),
 467                    "stwu $rS, $disp($rA)", LdStGeneral,
 468                    []>;
 469 }
 470 let PPC970_Unit = 1 in {  // FXU Operations.
 471 def ANDIo : DForm_4<28, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 472                     "andi. $dst, $src1, $src2", IntGeneral,
 473                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 474                     isDOT;
 475 def ANDISo : DForm_4<29, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 476                     "andis. $dst, $src1, $src2", IntGeneral,
 477                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 478                     isDOT;
 479 def ORI   : DForm_4<24, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 480                     "ori $dst, $src1, $src2", IntGeneral,
 481                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 482 def ORIS  : DForm_4<25, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 483                     "oris $dst, $src1, $src2", IntGeneral,
 484                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 485 def XORI  : DForm_4<26, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 486                     "xori $dst, $src1, $src2", IntGeneral,
 487                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 488 def XORIS : DForm_4<27, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 489                     "xoris $dst, $src1, $src2", IntGeneral,
 490                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 491 def NOP   : DForm_4_zero<24, (ops), "nop", IntGeneral,
 492                          []>;
 493 def CMPWI : DForm_5_ext<11, (ops CRRC:$crD, GPRC:$rA, s16imm:$imm),
 494                         "cmpwi $crD, $rA, $imm", IntCompare>;
 495 def CMPLWI : DForm_6_ext<10, (ops CRRC:$dst, GPRC:$src1, u16imm:$src2),
 496                          "cmplwi $dst, $src1, $src2", IntCompare>;
 497 }
 498 let isLoad = 1, PPC970_Unit = 2 in {
 499 def LFS : DForm_8<48, (ops F4RC:$rD, memri:$src),
 500                   "lfs $rD, $src", LdStLFDU,
 501                   [(set F4RC:$rD, (load iaddr:$src))]>;
 502 def LFD : DForm_8<50, (ops F8RC:$rD, memri:$src),
 503                   "lfd $rD, $src", LdStLFD,
 504                   [(set F8RC:$rD, (load iaddr:$src))]>;
 505 }
 506 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 507 def STFS : DForm_9<52, (ops F4RC:$rS, memri:$dst),
 508                    "stfs $rS, $dst", LdStUX,
 509                    [(store F4RC:$rS, iaddr:$dst)]>;
 510 def STFD : DForm_9<54, (ops F8RC:$rS, memri:$dst),
 511                    "stfd $rS, $dst", LdStUX,
 512                    [(store F8RC:$rS, iaddr:$dst)]>;
 513 }
 514
 515 // X-Form instructions.  Most instructions that perform an operation on a
 516 // register and another register are of this type.
 517 //
 518 let isLoad = 1, PPC970_Unit = 2 in {
 519 def LBZX : XForm_1<31,  87, (ops GPRC:$rD, memrr:$src),
 520                    "lbzx $rD, $src", LdStGeneral,
 521                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 522 def LHAX : XForm_1<31, 343, (ops GPRC:$rD, memrr:$src),
 523                    "lhax $rD, $src", LdStLHA,
 524                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 525                    PPC970_DGroup_Cracked;
 526 def LHZX : XForm_1<31, 279, (ops GPRC:$rD, memrr:$src),
 527                    "lhzx $rD, $src", LdStGeneral,
 528                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 529 def LWZX : XForm_1<31,  23, (ops GPRC:$rD, memrr:$src),
 530                    "lwzx $rD, $src", LdStGeneral,
 531                    [(set GPRC:$rD, (load xaddr:$src))]>;
 532
 533
 534 def LHBRX : XForm_1<31, 790, (ops GPRC:$rD, memrr:$src),
 535                    "lhbrx $rD, $src", LdStGeneral,
 536                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 537 def LWBRX : XForm_1<31,  534, (ops GPRC:$rD, memrr:$src),
 538                    "lwbrx $rD, $src", LdStGeneral,
 539                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 540
 541 }
 542
 543 let PPC970_Unit = 1 in {  // FXU Operations.
 544 def NAND : XForm_6<31, 476, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 545                    "nand $rA, $rS, $rB", IntGeneral,
 546                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 547 def AND  : XForm_6<31,  28, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 548                    "and $rA, $rS, $rB", IntGeneral,
 549                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 550 def ANDC : XForm_6<31,  60, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 551                    "andc $rA, $rS, $rB", IntGeneral,
 552                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 553 def OR   : XForm_6<31, 444, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 554                    "or $rA, $rS, $rB", IntGeneral,
 555                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 556 def NOR  : XForm_6<31, 124, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 557                    "nor $rA, $rS, $rB", IntGeneral,
 558                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 559 def ORC  : XForm_6<31, 412, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 560                    "orc $rA, $rS, $rB", IntGeneral,
 561                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 562 def EQV  : XForm_6<31, 284, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 563                    "eqv $rA, $rS, $rB", IntGeneral,
 564                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 565 def XOR  : XForm_6<31, 316, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 566                    "xor $rA, $rS, $rB", IntGeneral,
 567                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 568 def SLW  : XForm_6<31,  24, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 569                    "slw $rA, $rS, $rB", IntGeneral,
 570                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 571 def SRW  : XForm_6<31, 536, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 572                    "srw $rA, $rS, $rB", IntGeneral,
 573                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 574 def SRAW : XForm_6<31, 792, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 575                    "sraw $rA, $rS, $rB", IntShift,
 576                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 577 }
 578 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 579 def STBX  : XForm_8<31, 215, (ops GPRC:$rS, memrr:$dst),
 580                    "stbx $rS, $dst", LdStGeneral,
 581                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 582                    PPC970_DGroup_Cracked;
 583 def STHX  : XForm_8<31, 407, (ops GPRC:$rS, memrr:$dst),
 584                    "sthx $rS, $dst", LdStGeneral,
 585                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 586                    PPC970_DGroup_Cracked;
 587 def STWX  : XForm_8<31, 151, (ops GPRC:$rS, memrr:$dst),
 588                    "stwx $rS, $dst", LdStGeneral,
 589                    [(store GPRC:$rS, xaddr:$dst)]>,
 590                    PPC970_DGroup_Cracked;
 591 def STWUX : XForm_8<31, 183, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 592                    "stwux $rS, $rA, $rB", LdStGeneral,
 593                    []>;
 594 def STHBRX: XForm_8<31, 918, (ops GPRC:$rS, memrr:$dst),
 595                    "sthbrx $rS, $dst", LdStGeneral,
 596                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 597                    PPC970_DGroup_Cracked;
 598 def STWBRX: XForm_8<31, 662, (ops GPRC:$rS, memrr:$dst),
 599                    "stwbrx $rS, $dst", LdStGeneral,
 600                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 601                    PPC970_DGroup_Cracked;
 602 }
 603 let PPC970_Unit = 1 in {  // FXU Operations.
 604 def SRAWI : XForm_10<31, 824, (ops GPRC:$rA, GPRC:$rS, u5imm:$SH),
 605                      "srawi $rA, $rS, $SH", IntShift,
 606                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 607 def CNTLZW : XForm_11<31,  26, (ops GPRC:$rA, GPRC:$rS),
 608                       "cntlzw $rA, $rS", IntGeneral,
 609                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 610 def EXTSB  : XForm_11<31, 954, (ops GPRC:$rA, GPRC:$rS),
 611                       "extsb $rA, $rS", IntGeneral,
 612                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 613 def EXTSH  : XForm_11<31, 922, (ops GPRC:$rA, GPRC:$rS),
 614                       "extsh $rA, $rS", IntGeneral,
 615                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 616
 617 def CMPW   : XForm_16_ext<31, 0, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 618                           "cmpw $crD, $rA, $rB", IntCompare>;
 619 def CMPLW  : XForm_16_ext<31, 32, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 620                           "cmplw $crD, $rA, $rB", IntCompare>;
 621 }
 622 let PPC970_Unit = 3 in {  // FPU Operations.
 623 //def FCMPO  : XForm_17<63, 32, (ops CRRC:$crD, FPRC:$fA, FPRC:$fB),
 624 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 625 def FCMPUS : XForm_17<63, 0, (ops CRRC:$crD, F4RC:$fA, F4RC:$fB),
 626                       "fcmpu $crD, $fA, $fB", FPCompare>;
 627 def FCMPUD : XForm_17<63, 0, (ops CRRC:$crD, F8RC:$fA, F8RC:$fB),
 628                       "fcmpu $crD, $fA, $fB", FPCompare>;
 629 }
 630 let isLoad = 1, PPC970_Unit = 2 in {
 631 def LFSX   : XForm_25<31, 535, (ops F4RC:$frD, memrr:$src),
 632                       "lfsx $frD, $src", LdStLFDU,
 633                       [(set F4RC:$frD, (load xaddr:$src))]>;
 634 def LFDX   : XForm_25<31, 599, (ops F8RC:$frD, memrr:$src),
 635                       "lfdx $frD, $src", LdStLFDU,
 636                       [(set F8RC:$frD, (load xaddr:$src))]>;
 637 }
 638 let PPC970_Unit = 3 in {  // FPU Operations.
 639 def FCTIWZ : XForm_26<63, 15, (ops F8RC:$frD, F8RC:$frB),
 640                       "fctiwz $frD, $frB", FPGeneral,
 641                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 642 def FRSP   : XForm_26<63, 12, (ops F4RC:$frD, F8RC:$frB),
 643                       "frsp $frD, $frB", FPGeneral,
 644                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 645 def FSQRT  : XForm_26<63, 22, (ops F8RC:$frD, F8RC:$frB),
 646                       "fsqrt $frD, $frB", FPSqrt,
 647                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 648 def FSQRTS : XForm_26<59, 22, (ops F4RC:$frD, F4RC:$frB),
 649                       "fsqrts $frD, $frB", FPSqrt,
 650                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 651 }
 652
 653 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 654 ///
 655 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 656 /// often coalesced away and we don't want the dispatch group builder to think
 657 /// that they will fill slots (which could cause the load of a LSU reject to
 658 /// sneak into a d-group with a store).
 659 def FMRS   : XForm_26<63, 72, (ops F4RC:$frD, F4RC:$frB),
 660                       "fmr $frD, $frB", FPGeneral,
 661                       []>,  // (set F4RC:$frD, F4RC:$frB)
 662                       PPC970_Unit_Pseudo;
 663 def FMRD   : XForm_26<63, 72, (ops F8RC:$frD, F8RC:$frB),
 664                       "fmr $frD, $frB", FPGeneral,
 665                       []>,  // (set F8RC:$frD, F8RC:$frB)
 666                       PPC970_Unit_Pseudo;
 667 def FMRSD  : XForm_26<63, 72, (ops F8RC:$frD, F4RC:$frB),
 668                       "fmr $frD, $frB", FPGeneral,
 669                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 670                       PPC970_Unit_Pseudo;
 671
 672 let PPC970_Unit = 3 in {  // FPU Operations.
 673 // These are artificially split into two different forms, for 4/8 byte FP.
 674 def FABSS  : XForm_26<63, 264, (ops F4RC:$frD, F4RC:$frB),
 675                       "fabs $frD, $frB", FPGeneral,
 676                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 677 def FABSD  : XForm_26<63, 264, (ops F8RC:$frD, F8RC:$frB),
 678                       "fabs $frD, $frB", FPGeneral,
 679                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 680 def FNABSS : XForm_26<63, 136, (ops F4RC:$frD, F4RC:$frB),
 681                       "fnabs $frD, $frB", FPGeneral,
 682                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 683 def FNABSD : XForm_26<63, 136, (ops F8RC:$frD, F8RC:$frB),
 684                       "fnabs $frD, $frB", FPGeneral,
 685                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 686 def FNEGS  : XForm_26<63, 40, (ops F4RC:$frD, F4RC:$frB),
 687                       "fneg $frD, $frB", FPGeneral,
 688                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 689 def FNEGD  : XForm_26<63, 40, (ops F8RC:$frD, F8RC:$frB),
 690                       "fneg $frD, $frB", FPGeneral,
 691                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 692 }
 693
 694 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 695 def STFIWX: XForm_28<31, 983, (ops F8RC:$frS, memrr:$dst),
 696                      "stfiwx $frS, $dst", LdStUX,
 697                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 698 def STFSX : XForm_28<31, 663, (ops F4RC:$frS, memrr:$dst),
 699                      "stfsx $frS, $dst", LdStUX,
 700                      [(store F4RC:$frS, xaddr:$dst)]>;
 701 def STFDX : XForm_28<31, 727, (ops F8RC:$frS, memrr:$dst),
 702                      "stfdx $frS, $dst", LdStUX,
 703                      [(store F8RC:$frS, xaddr:$dst)]>;
 704 }
 705
 706 // XL-Form instructions.  condition register logical ops.
 707 //
 708 def MCRF   : XLForm_3<19, 0, (ops CRRC:$BF, CRRC:$BFA),
 709                       "mcrf $BF, $BFA", BrMCR>,
 710              PPC970_DGroup_First, PPC970_Unit_CRU;
 711
 712 // XFX-Form instructions.  Instructions that deal with SPRs.
 713 //
 714 def MFCTR : XFXForm_1_ext<31, 339, 9, (ops GPRC:$rT), "mfctr $rT", SprMFSPR>,
 715             PPC970_DGroup_First, PPC970_Unit_FXU;
 716 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 717 def MTCTR : XFXForm_7_ext<31, 467, 9, (ops GPRC:$rS), "mtctr $rS", SprMTSPR>,
 718             PPC970_DGroup_First, PPC970_Unit_FXU;
 719 }
 720
 721 def MTLR  : XFXForm_7_ext<31, 467, 8, (ops GPRC:$rS), "mtlr $rS", SprMTSPR>,
 722             PPC970_DGroup_First, PPC970_Unit_FXU;
 723 def MFLR  : XFXForm_1_ext<31, 339, 8, (ops GPRC:$rT), "mflr $rT", SprMFSPR>,
 724             PPC970_DGroup_First, PPC970_Unit_FXU;
 725
 726 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 727 // a GPR on the PPC970.  As such, copies in and out have the same performance
 728 // characteristics as an OR instruction.
 729 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (ops GPRC:$rS),
 730                              "mtspr 256, $rS", IntGeneral>,
 731                PPC970_DGroup_Single, PPC970_Unit_FXU;
 732 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (ops GPRC:$rT),
 733                              "mfspr $rT, 256", IntGeneral>,
 734                PPC970_DGroup_First, PPC970_Unit_FXU;
 735
 736 def MTCRF : XFXForm_5<31, 144, (ops crbitm:$FXM, GPRC:$rS),
 737                       "mtcrf $FXM, $rS", BrMCRX>,
 738             PPC970_MicroCode, PPC970_Unit_CRU;
 739 def MFCR  : XFXForm_3<31, 19, (ops GPRC:$rT), "mfcr $rT", SprMFCR>,
 740             PPC970_MicroCode, PPC970_Unit_CRU;
 741 def MFOCRF: XFXForm_5a<31, 19, (ops GPRC:$rT, crbitm:$FXM),
 742                        "mfcr $rT, $FXM", SprMFCR>,
 743             PPC970_DGroup_First, PPC970_Unit_CRU;
 744
 745 let PPC970_Unit = 1 in {  // FXU Operations.
 746
 747 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 748 //
 749 def ADD4  : XOForm_1<31, 266, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 750                      "add $rT, $rA, $rB", IntGeneral,
 751                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 752 def ADDC  : XOForm_1<31, 10, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 753                      "addc $rT, $rA, $rB", IntGeneral,
 754                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 755                      PPC970_DGroup_Cracked;
 756 def ADDE  : XOForm_1<31, 138, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 757                      "adde $rT, $rA, $rB", IntGeneral,
 758                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 759 def DIVW  : XOForm_1<31, 491, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 760                      "divw $rT, $rA, $rB", IntDivW,
 761                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 762                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 763 def DIVWU : XOForm_1<31, 459, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 764                      "divwu $rT, $rA, $rB", IntDivW,
 765                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 766                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 767 def MULHW : XOForm_1<31, 75, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 768                      "mulhw $rT, $rA, $rB", IntMulHW,
 769                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 770 def MULHWU : XOForm_1<31, 11, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 771                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 772                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 773 def MULLW : XOForm_1<31, 235, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 774                      "mullw $rT, $rA, $rB", IntMulHW,
 775                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 776 def SUBF  : XOForm_1<31, 40, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 777                      "subf $rT, $rA, $rB", IntGeneral,
 778                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 779 def SUBFC : XOForm_1<31, 8, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 780                      "subfc $rT, $rA, $rB", IntGeneral,
 781                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 782                      PPC970_DGroup_Cracked;
 783 def SUBFE : XOForm_1<31, 136, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 784                      "subfe $rT, $rA, $rB", IntGeneral,
 785                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 786 def ADDME  : XOForm_3<31, 234, 0, (ops GPRC:$rT, GPRC:$rA),
 787                       "addme $rT, $rA", IntGeneral,
 788                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 789 def ADDZE  : XOForm_3<31, 202, 0, (ops GPRC:$rT, GPRC:$rA),
 790                       "addze $rT, $rA", IntGeneral,
 791                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 792 def NEG    : XOForm_3<31, 104, 0, (ops GPRC:$rT, GPRC:$rA),
 793                       "neg $rT, $rA", IntGeneral,
 794                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 795 def SUBFME : XOForm_3<31, 232, 0, (ops GPRC:$rT, GPRC:$rA),
 796                       "subfme $rT, $rA", IntGeneral,
 797                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 798 def SUBFZE : XOForm_3<31, 200, 0, (ops GPRC:$rT, GPRC:$rA),
 799                       "subfze $rT, $rA", IntGeneral,
 800                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 801 }
 802
 803 // A-Form instructions.  Most of the instructions executed in the FPU are of
 804 // this type.
 805 //
 806 let PPC970_Unit = 3 in {  // FPU Operations.
 807 def FMADD : AForm_1<63, 29,
 808                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 809                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 810                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 811                                            F8RC:$FRB))]>,
 812                     Requires<[FPContractions]>;
 813 def FMADDS : AForm_1<59, 29,
 814                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 815                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 816                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 817                                            F4RC:$FRB))]>,
 818                     Requires<[FPContractions]>;
 819 def FMSUB : AForm_1<63, 28,
 820                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 821                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 822                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 823                                            F8RC:$FRB))]>,
 824                     Requires<[FPContractions]>;
 825 def FMSUBS : AForm_1<59, 28,
 826                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 827                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 828                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 829                                            F4RC:$FRB))]>,
 830                     Requires<[FPContractions]>;
 831 def FNMADD : AForm_1<63, 31,
 832                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 833                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 834                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 835                                                  F8RC:$FRB)))]>,
 836                     Requires<[FPContractions]>;
 837 def FNMADDS : AForm_1<59, 31,
 838                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 839                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 840                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 841                                                  F4RC:$FRB)))]>,
 842                     Requires<[FPContractions]>;
 843 def FNMSUB : AForm_1<63, 30,
 844                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 845                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 846                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 847                                                  F8RC:$FRB)))]>,
 848                     Requires<[FPContractions]>;
 849 def FNMSUBS : AForm_1<59, 30,
 850                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 851                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 852                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 853                                                  F4RC:$FRB)))]>,
 854                     Requires<[FPContractions]>;
 855 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
 856 // having 4 of these, force the comparison to always be an 8-byte double (code
 857 // should use an FMRSD if the input comparison value really wants to be a float)
 858 // and 4/8 byte forms for the result and operand type..
 859 def FSELD : AForm_1<63, 23,
 860                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 861                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 862                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
 863 def FSELS : AForm_1<63, 23,
 864                      (ops F4RC:$FRT, F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 865                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 866                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
 867 def FADD  : AForm_2<63, 21,
 868                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 869                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 870                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
 871 def FADDS : AForm_2<59, 21,
 872                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 873                     "fadds $FRT, $FRA, $FRB", FPGeneral,
 874                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
 875 def FDIV  : AForm_2<63, 18,
 876                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 877                     "fdiv $FRT, $FRA, $FRB", FPDivD,
 878                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
 879 def FDIVS : AForm_2<59, 18,
 880                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 881                     "fdivs $FRT, $FRA, $FRB", FPDivS,
 882                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
 883 def FMUL  : AForm_3<63, 25,
 884                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 885                     "fmul $FRT, $FRA, $FRB", FPFused,
 886                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
 887 def FMULS : AForm_3<59, 25,
 888                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 889                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
 890                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
 891 def FSUB  : AForm_2<63, 20,
 892                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 893                     "fsub $FRT, $FRA, $FRB", FPGeneral,
 894                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
 895 def FSUBS : AForm_2<59, 20,
 896                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 897                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
 898                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
 899 }
 900
 901 let PPC970_Unit = 1 in {  // FXU Operations.
 902 // M-Form instructions.  rotate and mask instructions.
 903 //
 904 let isTwoAddress = 1, isCommutable = 1 in {
 905 // RLWIMI can be commuted if the rotate amount is zero.
 906 def RLWIMI : MForm_2<20,
 907                      (ops GPRC:$rA, GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
 908                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
 909                       []>, PPC970_DGroup_Cracked;
 910 }
 911 def RLWINM : MForm_2<21,
 912                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 913                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
 914                      []>;
 915 def RLWINMo : MForm_2<21,
 916                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 917                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
 918                      []>, isDOT, PPC970_DGroup_Cracked;
 919 def RLWNM  : MForm_2<23,
 920                      (ops GPRC:$rA, GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
 921                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
 922                      []>;
 923 }
 924
 925
 926 //===----------------------------------------------------------------------===//
 927 // DWARF Pseudo Instructions
 928 //
 929
 930 def DWARF_LOC        : Pseudo<(ops i32imm:$line, i32imm:$col, i32imm:$file),
 931                               "${:comment} .loc $file, $line, $col",
 932                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
 933                                   (i32 imm:$file))]>;
 934
 935 def DWARF_LABEL      : Pseudo<(ops i32imm:$id),
 936                               "\n${:private}debug_loc$id:",
 937                       [(dwarf_label (i32 imm:$id))]>;
 938
 939 //===----------------------------------------------------------------------===//
 940 // PowerPC Instruction Patterns
 941 //
 942
 943 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
 944 def : Pat<(i32 imm:$imm),
 945           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
 946
 947 // Implement the 'not' operation with the NOR instruction.
 948 def NOT : Pat<(not GPRC:$in),
 949               (NOR GPRC:$in, GPRC:$in)>;
 950
 951 // ADD an arbitrary immediate.
 952 def : Pat<(add GPRC:$in, imm:$imm),
 953           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
 954 // OR an arbitrary immediate.
 955 def : Pat<(or GPRC:$in, imm:$imm),
 956           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
 957 // XOR an arbitrary immediate.
 958 def : Pat<(xor GPRC:$in, imm:$imm),
 959           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
 960 // SUBFIC
 961 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
 962           (SUBFIC GPRC:$in, imm:$imm)>;
 963
 964 // Return void support.
 965 def : Pat<(ret), (BLR)>;
 966
 967 // SHL/SRL
 968 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
 969           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
 970 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
 971           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
 972
 973 // ROTL
 974 def : Pat<(rotl GPRC:$in, GPRC:$sh),
 975           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
 976 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
 977           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
 978
 979 // RLWNM
 980 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
 981           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
 982
 983 // Calls
 984 def : Pat<(PPCcall tglobaladdr:$dst),
 985           (BL tglobaladdr:$dst)>;
 986 def : Pat<(PPCcall texternalsym:$dst),
 987           (BL texternalsym:$dst)>;
 988
 989 // Hi and Lo for Darwin Global Addresses.
 990 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
 991 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
 992 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
 993 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
 994 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
 995 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
 996 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
 997           (ADDIS GPRC:$in, tglobaladdr:$g)>;
 998 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
 999           (ADDIS GPRC:$in, tconstpool:$g)>;
1000 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1001           (ADDIS GPRC:$in, tjumptable:$g)>;
1002
1003 // Fused negative multiply subtract, alternate pattern
1004 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1005           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1006           Requires<[FPContractions]>;
1007 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1008           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1009           Requires<[FPContractions]>;
1010
1011 // Standard shifts.  These are represented separately from the real shifts above
1012 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1013 // amounts.
1014 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1015           (SRAW GPRC:$rS, GPRC:$rB)>;
1016 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1017           (SRW GPRC:$rS, GPRC:$rB)>;
1018 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1019           (SLW GPRC:$rS, GPRC:$rB)>;
1020
1021 def : Pat<(zextloadi1 iaddr:$src),
1022           (LBZ iaddr:$src)>;
1023 def : Pat<(zextloadi1 xaddr:$src),
1024           (LBZX xaddr:$src)>;
1025 def : Pat<(extloadi1 iaddr:$src),
1026           (LBZ iaddr:$src)>;
1027 def : Pat<(extloadi1 xaddr:$src),
1028           (LBZX xaddr:$src)>;
1029 def : Pat<(extloadi8 iaddr:$src),
1030           (LBZ iaddr:$src)>;
1031 def : Pat<(extloadi8 xaddr:$src),
1032           (LBZX xaddr:$src)>;
1033 def : Pat<(extloadi16 iaddr:$src),
1034           (LHZ iaddr:$src)>;
1035 def : Pat<(extloadi16 xaddr:$src),
1036           (LHZX xaddr:$src)>;
1037 def : Pat<(extloadf32 iaddr:$src),
1038           (FMRSD (LFS iaddr:$src))>;
1039 def : Pat<(extloadf32 xaddr:$src),
1040           (FMRSD (LFSX xaddr:$src))>;
1041
1042 include "PPCInstrAltivec.td"
1043 include "PPCInstr64Bit.td"