lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 166 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 167                            [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 170 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 171
 172 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 173                            [SDNPHasChain, SDNPOptInGlue]>;
 174
 175 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 176                            [SDNPHasChain, SDNPMayLoad]>;
 177 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 178                            [SDNPHasChain, SDNPMayStore]>;
 179
 180 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 181 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 182                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 184                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 185
 186 // Instructions to support atomic operations
 187 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 188                           [SDNPHasChain, SDNPMayLoad]>;
 189 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 190                           [SDNPHasChain, SDNPMayStore]>;
 191
 192 // Instructions to support medium and large code model
 193 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 194 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 195 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 196
 197
 198 // Instructions to support dynamic alloca.
 199 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 200 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC specific transformation functions and pattern fragments.
 204 //
 205
 206 def SHL32 : SDNodeXForm<imm, [{
 207   // Transformation function: 31 - imm
 208   return getI32Imm(31 - N->getZExtValue());
 209 }]>;
 210
 211 def SRL32 : SDNodeXForm<imm, [{
 212   // Transformation function: 32 - imm
 213   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 214 }]>;
 215
 216 def LO16 : SDNodeXForm<imm, [{
 217   // Transformation function: get the low 16 bits.
 218   return getI32Imm((unsigned short)N->getZExtValue());
 219 }]>;
 220
 221 def HI16 : SDNodeXForm<imm, [{
 222   // Transformation function: shift the immediate value down into the low bits.
 223   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 224 }]>;
 225
 226 def HA16 : SDNodeXForm<imm, [{
 227   // Transformation function: shift the immediate value down into the low bits.
 228   signed int Val = N->getZExtValue();
 229   return getI32Imm((Val - (signed short)Val) >> 16);
 230 }]>;
 231 def MB : SDNodeXForm<imm, [{
 232   // Transformation function: get the start bit of a mask
 233   unsigned mb = 0, me;
 234   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 235   return getI32Imm(mb);
 236 }]>;
 237
 238 def ME : SDNodeXForm<imm, [{
 239   // Transformation function: get the end bit of a mask
 240   unsigned mb, me = 0;
 241   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 242   return getI32Imm(me);
 243 }]>;
 244 def maskimm32 : PatLeaf<(imm), [{
 245   // maskImm predicate - True if immediate is a run of ones.
 246   unsigned mb, me;
 247   if (N->getValueType(0) == MVT::i32)
 248     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 249   else
 250     return false;
 251 }]>;
 252
 253 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 254   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 255   // sign extended field.  Used by instructions like 'addi'.
 256   return (int32_t)Imm == (short)Imm;
 257 }]>;
 258 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 259   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 260   // sign extended field.  Used by instructions like 'addi'.
 261   return (int64_t)Imm == (short)Imm;
 262 }]>;
 263 def immZExt16  : PatLeaf<(imm), [{
 264   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 265   // field.  Used by instructions like 'ori'.
 266   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 267 }], LO16>;
 268
 269 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 270 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 271 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 272 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 273 // clear).
 274 def imm16ShiftedZExt : PatLeaf<(imm), [{
 275   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'xoris'.
 277   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 278 }], HI16>;
 279
 280 def imm16ShiftedSExt : PatLeaf<(imm), [{
 281   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 282   // immediate are set.  Used by instructions like 'addis'.  Identical to
 283   // imm16ShiftedZExt in 32-bit mode.
 284   if (N->getZExtValue() & 0xFFFF) return false;
 285   if (N->getValueType(0) == MVT::i32)
 286     return true;
 287   // For 64-bit, make sure it is sext right.
 288   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 289 }], HI16>;
 290
 291 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 292 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 293 // offsets are hidden behind TOC entries than the values of the lower-order
 294 // bits cannot be checked directly. As a result, we need to also incorporate
 295 // an alignment check into the relevant patterns.
 296
 297 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 298   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 299 }]>;
 300 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 301                             (store node:$val, node:$ptr), [{
 302   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 303 }]>;
 304 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 305   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 306 }]>;
 307 def aligned4pre_store : PatFrag<
 308                           (ops node:$val, node:$base, node:$offset),
 309                           (pre_store node:$val, node:$base, node:$offset), [{
 310   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 311 }]>;
 312
 313 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 314   return cast<LoadSDNode>(N)->getAlignment() < 4;
 315 }]>;
 316 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 317                               (store node:$val, node:$ptr), [{
 318   return cast<StoreSDNode>(N)->getAlignment() < 4;
 319 }]>;
 320 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 321   return cast<LoadSDNode>(N)->getAlignment() < 4;
 322 }]>;
 323
 324 //===----------------------------------------------------------------------===//
 325 // PowerPC Flag Definitions.
 326
 327 class isPPC64 { bit PPC64 = 1; }
 328 class isDOT   { bit RC = 1; }
 329
 330 class RegConstraint<string C> {
 331   string Constraints = C;
 332 }
 333 class NoEncode<string E> {
 334   string DisableEncoding = E;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // PowerPC Operand Definitions.
 340
 341 // In the default PowerPC assembler syntax, registers are specified simply
 342 // by number, so they cannot be distinguished from immediate values (without
 343 // looking at the opcode).  This means that the default operand matching logic
 344 // for the asm parser does not work, and we need to specify custom matchers.
 345 // Since those can only be specified with RegisterOperand classes and not
 346 // directly on the RegisterClass, all instructions patterns used by the asm
 347 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 348 // all their register operands.
 349 // For this purpose, we define one RegisterOperand for each RegisterClass,
 350 // using the same name as the class, just in lower case.
 351
 352 def PPCRegGPRCAsmOperand : AsmOperandClass {
 353   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 354 }
 355 def gprc : RegisterOperand<GPRC> {
 356   let ParserMatchClass = PPCRegGPRCAsmOperand;
 357 }
 358 def PPCRegG8RCAsmOperand : AsmOperandClass {
 359   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 360 }
 361 def g8rc : RegisterOperand<G8RC> {
 362   let ParserMatchClass = PPCRegG8RCAsmOperand;
 363 }
 364 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 365   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 366 }
 367 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 368   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 369 }
 370 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 371   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 372 }
 373 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 374   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 375 }
 376 def PPCRegF8RCAsmOperand : AsmOperandClass {
 377   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 378 }
 379 def f8rc : RegisterOperand<F8RC> {
 380   let ParserMatchClass = PPCRegF8RCAsmOperand;
 381 }
 382 def PPCRegF4RCAsmOperand : AsmOperandClass {
 383   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 384 }
 385 def f4rc : RegisterOperand<F4RC> {
 386   let ParserMatchClass = PPCRegF4RCAsmOperand;
 387 }
 388 def PPCRegVRRCAsmOperand : AsmOperandClass {
 389   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 390 }
 391 def vrrc : RegisterOperand<VRRC> {
 392   let ParserMatchClass = PPCRegVRRCAsmOperand;
 393 }
 394 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 395   let Name = "RegCRBITRC"; let PredicateMethod = "isRegNumber";
 396 }
 397 def crbitrc : RegisterOperand<CRBITRC> {
 398   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 399 }
 400 def PPCRegCRRCAsmOperand : AsmOperandClass {
 401   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 402 }
 403 def crrc : RegisterOperand<CRRC> {
 404   let ParserMatchClass = PPCRegCRRCAsmOperand;
 405 }
 406
 407 def PPCS5ImmAsmOperand : AsmOperandClass {
 408   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 409   let RenderMethod = "addImmOperands";
 410 }
 411 def s5imm   : Operand<i32> {
 412   let PrintMethod = "printS5ImmOperand";
 413   let ParserMatchClass = PPCS5ImmAsmOperand;
 414 }
 415 def PPCU5ImmAsmOperand : AsmOperandClass {
 416   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 417   let RenderMethod = "addImmOperands";
 418 }
 419 def u5imm   : Operand<i32> {
 420   let PrintMethod = "printU5ImmOperand";
 421   let ParserMatchClass = PPCU5ImmAsmOperand;
 422 }
 423 def PPCU6ImmAsmOperand : AsmOperandClass {
 424   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 425   let RenderMethod = "addImmOperands";
 426 }
 427 def u6imm   : Operand<i32> {
 428   let PrintMethod = "printU6ImmOperand";
 429   let ParserMatchClass = PPCU6ImmAsmOperand;
 430 }
 431 def PPCS16ImmAsmOperand : AsmOperandClass {
 432   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 433   let RenderMethod = "addImmOperands";
 434 }
 435 def s16imm  : Operand<i32> {
 436   let PrintMethod = "printS16ImmOperand";
 437   let EncoderMethod = "getImm16Encoding";
 438   let ParserMatchClass = PPCS16ImmAsmOperand;
 439 }
 440 def PPCU16ImmAsmOperand : AsmOperandClass {
 441   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 442   let RenderMethod = "addImmOperands";
 443 }
 444 def u16imm  : Operand<i32> {
 445   let PrintMethod = "printU16ImmOperand";
 446   let EncoderMethod = "getImm16Encoding";
 447   let ParserMatchClass = PPCU16ImmAsmOperand;
 448 }
 449 def PPCDirectBrAsmOperand : AsmOperandClass {
 450   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 451   let RenderMethod = "addBranchTargetOperands";
 452 }
 453 def directbrtarget : Operand<OtherVT> {
 454   let PrintMethod = "printBranchOperand";
 455   let EncoderMethod = "getDirectBrEncoding";
 456   let ParserMatchClass = PPCDirectBrAsmOperand;
 457 }
 458 def absdirectbrtarget : Operand<OtherVT> {
 459   let PrintMethod = "printAbsBranchOperand";
 460   let EncoderMethod = "getAbsDirectBrEncoding";
 461   let ParserMatchClass = PPCDirectBrAsmOperand;
 462 }
 463 def PPCCondBrAsmOperand : AsmOperandClass {
 464   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 465   let RenderMethod = "addBranchTargetOperands";
 466 }
 467 def condbrtarget : Operand<OtherVT> {
 468   let PrintMethod = "printBranchOperand";
 469   let EncoderMethod = "getCondBrEncoding";
 470   let ParserMatchClass = PPCCondBrAsmOperand;
 471 }
 472 def abscondbrtarget : Operand<OtherVT> {
 473   let PrintMethod = "printAbsBranchOperand";
 474   let EncoderMethod = "getAbsCondBrEncoding";
 475   let ParserMatchClass = PPCCondBrAsmOperand;
 476 }
 477 def calltarget : Operand<iPTR> {
 478   let PrintMethod = "printBranchOperand";
 479   let EncoderMethod = "getDirectBrEncoding";
 480   let ParserMatchClass = PPCDirectBrAsmOperand;
 481 }
 482 def abscalltarget : Operand<iPTR> {
 483   let PrintMethod = "printAbsBranchOperand";
 484   let EncoderMethod = "getAbsDirectBrEncoding";
 485   let ParserMatchClass = PPCDirectBrAsmOperand;
 486 }
 487 def PPCCRBitMaskOperand : AsmOperandClass {
 488  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 489 }
 490 def crbitm: Operand<i8> {
 491   let PrintMethod = "printcrbitm";
 492   let EncoderMethod = "get_crbitm_encoding";
 493   let ParserMatchClass = PPCCRBitMaskOperand;
 494 }
 495 // Address operands
 496 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 497 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 498   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 499 }
 500 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 501   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 502 }
 503 // A version of ptr_rc usable with the asm parser.
 504 def PPCRegGxRCOperand : AsmOperandClass {
 505   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 506 }
 507 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 508   let ParserMatchClass = PPCRegGxRCOperand;
 509 }
 510
 511 def PPCDispRIOperand : AsmOperandClass {
 512  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 513  let RenderMethod = "addImmOperands";
 514 }
 515 def dispRI : Operand<iPTR> {
 516   let ParserMatchClass = PPCDispRIOperand;
 517 }
 518 def PPCDispRIXOperand : AsmOperandClass {
 519  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 520  let RenderMethod = "addImmOperands";
 521 }
 522 def dispRIX : Operand<iPTR> {
 523   let ParserMatchClass = PPCDispRIXOperand;
 524 }
 525
 526 def memri : Operand<iPTR> {
 527   let PrintMethod = "printMemRegImm";
 528   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 529   let EncoderMethod = "getMemRIEncoding";
 530 }
 531 def memrr : Operand<iPTR> {
 532   let PrintMethod = "printMemRegReg";
 533   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 534 }
 535 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 536   let PrintMethod = "printMemRegImm";
 537   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 538   let EncoderMethod = "getMemRIXEncoding";
 539 }
 540
 541 // A single-register address. This is used with the SjLj
 542 // pseudo-instructions.
 543 def memr : Operand<iPTR> {
 544   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 545 }
 546
 547 // PowerPC Predicate operand.
 548 def pred : Operand<OtherVT> {
 549   let PrintMethod = "printPredicateOperand";
 550   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 551 }
 552
 553 // Define PowerPC specific addressing mode.
 554 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 555 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 556 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 557 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 558
 559 // The address in a single register. This is used with the SjLj
 560 // pseudo-instructions.
 561 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 562
 563 /// This is just the offset part of iaddr, used for preinc.
 564 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 565
 566 //===----------------------------------------------------------------------===//
 567 // PowerPC Instruction Predicate Definitions.
 568 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 569 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 570 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 571
 572 //===----------------------------------------------------------------------===//
 573 // PowerPC Multiclass Definitions.
 574
 575 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 576                     string asmbase, string asmstr, InstrItinClass itin,
 577                     list<dag> pattern> {
 578   let BaseName = asmbase in {
 579     def NAME : XForm_6<opcode, xo, OOL, IOL,
 580                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 581                        pattern>, RecFormRel;
 582     let Defs = [CR0] in
 583     def o    : XForm_6<opcode, xo, OOL, IOL,
 584                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 585                        []>, isDOT, RecFormRel;
 586   }
 587 }
 588
 589 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 590                      string asmbase, string asmstr, InstrItinClass itin,
 591                      list<dag> pattern> {
 592   let BaseName = asmbase in {
 593     let Defs = [CARRY] in
 594     def NAME : XForm_6<opcode, xo, OOL, IOL,
 595                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 596                        pattern>, RecFormRel;
 597     let Defs = [CARRY, CR0] in
 598     def o    : XForm_6<opcode, xo, OOL, IOL,
 599                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 600                        []>, isDOT, RecFormRel;
 601   }
 602 }
 603
 604 multiclass XForm_10r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 605                     string asmbase, string asmstr, InstrItinClass itin,
 606                     list<dag> pattern> {
 607   let BaseName = asmbase in {
 608     def NAME : XForm_10<opcode, xo, OOL, IOL,
 609                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 610                        pattern>, RecFormRel;
 611     let Defs = [CR0] in
 612     def o    : XForm_10<opcode, xo, OOL, IOL,
 613                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 614                        []>, isDOT, RecFormRel;
 615   }
 616 }
 617
 618 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 619                       string asmbase, string asmstr, InstrItinClass itin,
 620                       list<dag> pattern> {
 621   let BaseName = asmbase in {
 622     let Defs = [CARRY] in
 623     def NAME : XForm_10<opcode, xo, OOL, IOL,
 624                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 625                        pattern>, RecFormRel;
 626     let Defs = [CARRY, CR0] in
 627     def o    : XForm_10<opcode, xo, OOL, IOL,
 628                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 629                        []>, isDOT, RecFormRel;
 630   }
 631 }
 632
 633 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 634                     string asmbase, string asmstr, InstrItinClass itin,
 635                     list<dag> pattern> {
 636   let BaseName = asmbase in {
 637     def NAME : XForm_11<opcode, xo, OOL, IOL,
 638                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 639                        pattern>, RecFormRel;
 640     let Defs = [CR0] in
 641     def o    : XForm_11<opcode, xo, OOL, IOL,
 642                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 643                        []>, isDOT, RecFormRel;
 644   }
 645 }
 646
 647 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 648                     string asmbase, string asmstr, InstrItinClass itin,
 649                     list<dag> pattern> {
 650   let BaseName = asmbase in {
 651     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 652                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 653                        pattern>, RecFormRel;
 654     let Defs = [CR0] in
 655     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 656                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 657                        []>, isDOT, RecFormRel;
 658   }
 659 }
 660
 661 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 662                       string asmbase, string asmstr, InstrItinClass itin,
 663                       list<dag> pattern> {
 664   let BaseName = asmbase in {
 665     let Defs = [CARRY] in
 666     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 667                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 668                        pattern>, RecFormRel;
 669     let Defs = [CARRY, CR0] in
 670     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 671                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 672                        []>, isDOT, RecFormRel;
 673   }
 674 }
 675
 676 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 677                     string asmbase, string asmstr, InstrItinClass itin,
 678                     list<dag> pattern> {
 679   let BaseName = asmbase in {
 680     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 681                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 682                        pattern>, RecFormRel;
 683     let Defs = [CR0] in
 684     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 685                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 686                        []>, isDOT, RecFormRel;
 687   }
 688 }
 689
 690 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 691                       string asmbase, string asmstr, InstrItinClass itin,
 692                       list<dag> pattern> {
 693   let BaseName = asmbase in {
 694     let Defs = [CARRY] in
 695     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 696                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 697                        pattern>, RecFormRel;
 698     let Defs = [CARRY, CR0] in
 699     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 700                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 701                        []>, isDOT, RecFormRel;
 702   }
 703 }
 704
 705 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 706                     string asmbase, string asmstr, InstrItinClass itin,
 707                     list<dag> pattern> {
 708   let BaseName = asmbase in {
 709     def NAME : MForm_2<opcode, OOL, IOL,
 710                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 711                        pattern>, RecFormRel;
 712     let Defs = [CR0] in
 713     def o    : MForm_2<opcode, OOL, IOL,
 714                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 715                        []>, isDOT, RecFormRel;
 716   }
 717 }
 718
 719 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 720                     string asmbase, string asmstr, InstrItinClass itin,
 721                     list<dag> pattern> {
 722   let BaseName = asmbase in {
 723     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 724                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 725                        pattern>, RecFormRel;
 726     let Defs = [CR0] in
 727     def o    : MDForm_1<opcode, xo, OOL, IOL,
 728                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 729                        []>, isDOT, RecFormRel;
 730   }
 731 }
 732
 733 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 734                      string asmbase, string asmstr, InstrItinClass itin,
 735                      list<dag> pattern> {
 736   let BaseName = asmbase in {
 737     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 738                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 739                         pattern>, RecFormRel;
 740     let Defs = [CR0] in
 741     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 742                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 743                         []>, isDOT, RecFormRel;
 744   }
 745 }
 746
 747 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 748                       string asmbase, string asmstr, InstrItinClass itin,
 749                       list<dag> pattern> {
 750   let BaseName = asmbase in {
 751     let Defs = [CARRY] in
 752     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 753                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 754                        pattern>, RecFormRel;
 755     let Defs = [CARRY, CR0] in
 756     def o    : XSForm_1<opcode, xo, OOL, IOL,
 757                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 758                        []>, isDOT, RecFormRel;
 759   }
 760 }
 761
 762 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 763                     string asmbase, string asmstr, InstrItinClass itin,
 764                     list<dag> pattern> {
 765   let BaseName = asmbase in {
 766     def NAME : XForm_26<opcode, xo, OOL, IOL,
 767                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 768                        pattern>, RecFormRel;
 769     let Defs = [CR1] in
 770     def o    : XForm_26<opcode, xo, OOL, IOL,
 771                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 772                        []>, isDOT, RecFormRel;
 773   }
 774 }
 775
 776 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 777                     string asmbase, string asmstr, InstrItinClass itin,
 778                     list<dag> pattern> {
 779   let BaseName = asmbase in {
 780     def NAME : AForm_1<opcode, xo, OOL, IOL,
 781                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 782                        pattern>, RecFormRel;
 783     let Defs = [CR1] in
 784     def o    : AForm_1<opcode, xo, OOL, IOL,
 785                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 786                        []>, isDOT, RecFormRel;
 787   }
 788 }
 789
 790 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 791                     string asmbase, string asmstr, InstrItinClass itin,
 792                     list<dag> pattern> {
 793   let BaseName = asmbase in {
 794     def NAME : AForm_2<opcode, xo, OOL, IOL,
 795                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 796                        pattern>, RecFormRel;
 797     let Defs = [CR1] in
 798     def o    : AForm_2<opcode, xo, OOL, IOL,
 799                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 800                        []>, isDOT, RecFormRel;
 801   }
 802 }
 803
 804 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 805                     string asmbase, string asmstr, InstrItinClass itin,
 806                     list<dag> pattern> {
 807   let BaseName = asmbase in {
 808     def NAME : AForm_3<opcode, xo, OOL, IOL,
 809                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 810                        pattern>, RecFormRel;
 811     let Defs = [CR1] in
 812     def o    : AForm_3<opcode, xo, OOL, IOL,
 813                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 814                        []>, isDOT, RecFormRel;
 815   }
 816 }
 817
 818 //===----------------------------------------------------------------------===//
 819 // PowerPC Instruction Definitions.
 820
 821 // Pseudo-instructions:
 822
 823 let hasCtrlDep = 1 in {
 824 let Defs = [R1], Uses = [R1] in {
 825 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 826                               [(callseq_start timm:$amt)]>;
 827 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 828                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 829 }
 830
 831 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 832                               "UPDATE_VRSAVE $rD, $rS", []>;
 833 }
 834
 835 let Defs = [R1], Uses = [R1] in
 836 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 837                        [(set i32:$result,
 838                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 839
 840 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 841 // instruction selection into a branch sequence.
 842 let usesCustomInserter = 1,    // Expanded after instruction selection.
 843     PPC970_Single = 1 in {
 844   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 845   // because either operand might become the first operand in an isel, and
 846   // that operand cannot be r0.
 847   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 848                               gprc_nor0:$T, gprc_nor0:$F,
 849                               i32imm:$BROPC), "#SELECT_CC_I4",
 850                               []>;
 851   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 852                               g8rc_nox0:$T, g8rc_nox0:$F,
 853                               i32imm:$BROPC), "#SELECT_CC_I8",
 854                               []>;
 855   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
 856                               i32imm:$BROPC), "#SELECT_CC_F4",
 857                               []>;
 858   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
 859                               i32imm:$BROPC), "#SELECT_CC_F8",
 860                               []>;
 861   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
 862                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 863                               []>;
 864 }
 865
 866 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 867 // scavenge a register for it.
 868 let mayStore = 1 in
 869 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
 870                      "#SPILL_CR", []>;
 871
 872 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 873 // spilled), so we'll need to scavenge a register for it.
 874 let mayLoad = 1 in
 875 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
 876                      "#RESTORE_CR", []>;
 877
 878 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 879   let isReturn = 1, Uses = [LR, RM] in
 880     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 881                            [(retflag)]>;
 882   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
 883     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 884
 885     let isCodeGenOnly = 1 in
 886     def BCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
 887                             "b${cond:cc}ctr${cond:pm} ${cond:reg}", BrB, []>;
 888   }
 889 }
 890
 891 let Defs = [LR] in
 892   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 893                    PPC970_Unit_BRU;
 894
 895 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 896   let isBarrier = 1 in {
 897   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 898                   "b $dst", BrB,
 899                   [(br bb:$dst)]>;
 900   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
 901                   "ba $dst", BrB, []>;
 902   }
 903
 904   // BCC represents an arbitrary conditional branch on a predicate.
 905   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 906   // a two-value operand where a dag node expects two operands. :(
 907   let isCodeGenOnly = 1 in {
 908     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 909                     "b${cond:cc}${cond:pm} ${cond:reg}, $dst"
 910                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
 911     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 912                      "b${cond:cc}a${cond:pm} ${cond:reg}, $dst">;
 913
 914     let isReturn = 1, Uses = [LR, RM] in
 915     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 916                            "b${cond:cc}lr${cond:pm} ${cond:reg}", BrB, []>;
 917   }
 918
 919   let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 920    def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 921                              "bdzlr", BrB, []>;
 922    def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 923                              "bdnzlr", BrB, []>;
 924    def BDZLRp : XLForm_2_ext<19, 16, 27, 0, 0, (outs), (ins),
 925                              "bdzlr+", BrB, []>;
 926    def BDNZLRp: XLForm_2_ext<19, 16, 25, 0, 0, (outs), (ins),
 927                              "bdnzlr+", BrB, []>;
 928    def BDZLRm : XLForm_2_ext<19, 16, 26, 0, 0, (outs), (ins),
 929                              "bdzlr-", BrB, []>;
 930    def BDNZLRm: XLForm_2_ext<19, 16, 24, 0, 0, (outs), (ins),
 931                              "bdnzlr-", BrB, []>;
 932   }
 933
 934   let Defs = [CTR], Uses = [CTR] in {
 935     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 936                        "bdz $dst">;
 937     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 938                        "bdnz $dst">;
 939     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
 940                         "bdza $dst">;
 941     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
 942                         "bdnza $dst">;
 943     def BDZp : BForm_1<16, 27, 0, 0, (outs), (ins condbrtarget:$dst),
 944                        "bdz+ $dst">;
 945     def BDNZp: BForm_1<16, 25, 0, 0, (outs), (ins condbrtarget:$dst),
 946                        "bdnz+ $dst">;
 947     def BDZAp : BForm_1<16, 27, 1, 0, (outs), (ins abscondbrtarget:$dst),
 948                         "bdza+ $dst">;
 949     def BDNZAp: BForm_1<16, 25, 1, 0, (outs), (ins abscondbrtarget:$dst),
 950                         "bdnza+ $dst">;
 951     def BDZm : BForm_1<16, 26, 0, 0, (outs), (ins condbrtarget:$dst),
 952                        "bdz- $dst">;
 953     def BDNZm: BForm_1<16, 24, 0, 0, (outs), (ins condbrtarget:$dst),
 954                        "bdnz- $dst">;
 955     def BDZAm : BForm_1<16, 26, 1, 0, (outs), (ins abscondbrtarget:$dst),
 956                         "bdza- $dst">;
 957     def BDNZAm: BForm_1<16, 24, 1, 0, (outs), (ins abscondbrtarget:$dst),
 958                         "bdnza- $dst">;
 959   }
 960 }
 961
 962 // The unconditional BCL used by the SjLj setjmp code.
 963 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 964   let Defs = [LR], Uses = [RM] in {
 965     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 966                             "bcl 20, 31, $dst">;
 967   }
 968 }
 969
 970 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 971   // Convenient aliases for call instructions
 972   let Uses = [RM] in {
 973     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 974                     "bl $func", BrB, []>;  // See Pat patterns below.
 975     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
 976                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 977
 978     let isCodeGenOnly = 1 in {
 979       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
 980                        "b${cond:cc}l${cond:pm} ${cond:reg}, $dst">;
 981       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 982                         "b${cond:cc}la${cond:pm} ${cond:reg}, $dst">;
 983     }
 984   }
 985   let Uses = [CTR, RM] in {
 986     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 987                              "bctrl", BrB, [(PPCbctrl)]>,
 988                 Requires<[In32BitMode]>;
 989
 990     let isCodeGenOnly = 1 in
 991     def BCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
 992                              "b${cond:cc}ctrl${cond:pm} ${cond:reg}", BrB, []>;
 993   }
 994   let Uses = [LR, RM] in {
 995     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
 996                             "blrl", BrB, []>;
 997
 998     let isCodeGenOnly = 1 in
 999     def BCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
1000                             "b${cond:cc}lrl${cond:pm} ${cond:reg}", BrB, []>;
1001   }
1002   let Defs = [CTR], Uses = [CTR, RM] in {
1003     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
1004                         "bdzl $dst">;
1005     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
1006                         "bdnzl $dst">;
1007     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
1008                          "bdzla $dst">;
1009     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
1010                          "bdnzla $dst">;
1011     def BDZLp : BForm_1<16, 27, 0, 1, (outs), (ins condbrtarget:$dst),
1012                         "bdzl+ $dst">;
1013     def BDNZLp: BForm_1<16, 25, 0, 1, (outs), (ins condbrtarget:$dst),
1014                         "bdnzl+ $dst">;
1015     def BDZLAp : BForm_1<16, 27, 1, 1, (outs), (ins abscondbrtarget:$dst),
1016                          "bdzla+ $dst">;
1017     def BDNZLAp: BForm_1<16, 25, 1, 1, (outs), (ins abscondbrtarget:$dst),
1018                          "bdnzla+ $dst">;
1019     def BDZLm : BForm_1<16, 26, 0, 1, (outs), (ins condbrtarget:$dst),
1020                         "bdzl- $dst">;
1021     def BDNZLm: BForm_1<16, 24, 0, 1, (outs), (ins condbrtarget:$dst),
1022                         "bdnzl- $dst">;
1023     def BDZLAm : BForm_1<16, 26, 1, 1, (outs), (ins abscondbrtarget:$dst),
1024                          "bdzla- $dst">;
1025     def BDNZLAm: BForm_1<16, 24, 1, 1, (outs), (ins abscondbrtarget:$dst),
1026                          "bdnzla- $dst">;
1027   }
1028   let Defs = [CTR], Uses = [CTR, LR, RM] in {
1029     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
1030                                "bdzlrl", BrB, []>;
1031     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
1032                                "bdnzlrl", BrB, []>;
1033     def BDZLRLp : XLForm_2_ext<19, 16, 27, 0, 1, (outs), (ins),
1034                                "bdzlrl+", BrB, []>;
1035     def BDNZLRLp: XLForm_2_ext<19, 16, 25, 0, 1, (outs), (ins),
1036                                "bdnzlrl+", BrB, []>;
1037     def BDZLRLm : XLForm_2_ext<19, 16, 26, 0, 1, (outs), (ins),
1038                                "bdzlrl-", BrB, []>;
1039     def BDNZLRLm: XLForm_2_ext<19, 16, 24, 0, 1, (outs), (ins),
1040                                "bdnzlrl-", BrB, []>;
1041   }
1042 }
1043
1044 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1045 def TCRETURNdi :Pseudo< (outs),
1046                         (ins calltarget:$dst, i32imm:$offset),
1047                  "#TC_RETURNd $dst $offset",
1048                  []>;
1049
1050
1051 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1052 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1053                  "#TC_RETURNa $func $offset",
1054                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1055
1056 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1057 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1058                  "#TC_RETURNr $dst $offset",
1059                  []>;
1060
1061
1062 let isCodeGenOnly = 1 in {
1063
1064 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1065     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1066 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
1067      Requires<[In32BitMode]>;
1068
1069 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1070     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1071 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1072                   "b $dst", BrB,
1073                   []>;
1074
1075 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1076     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1077 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1078                   "ba $dst", BrB,
1079                   []>;
1080
1081 }
1082
1083 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1084   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1085                             "#EH_SJLJ_SETJMP32",
1086                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1087                           Requires<[In32BitMode]>;
1088   let isTerminator = 1 in
1089   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1090                             "#EH_SJLJ_LONGJMP32",
1091                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1092                           Requires<[In32BitMode]>;
1093 }
1094
1095 let isBranch = 1, isTerminator = 1 in {
1096   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1097                         "#EH_SjLj_Setup\t$dst", []>;
1098 }
1099
1100 // System call.
1101 let PPC970_Unit = 7 in {
1102   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1103                       "sc $lev", BrB, [(PPCsc (i32 imm:$lev))]>;
1104 }
1105
1106 // DCB* instructions.
1107 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
1108                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1109                       PPC970_DGroup_Single;
1110 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
1111                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1112                       PPC970_DGroup_Single;
1113 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
1114                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1115                       PPC970_DGroup_Single;
1116 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
1117                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1118                       PPC970_DGroup_Single;
1119 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
1120                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1121                       PPC970_DGroup_Single;
1122 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
1123                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1124                       PPC970_DGroup_Single;
1125 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
1126                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1127                       PPC970_DGroup_Single;
1128 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
1129                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1130                       PPC970_DGroup_Single;
1131
1132 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1133           (DCBT xoaddr:$dst)>;
1134
1135 // Atomic operations
1136 let usesCustomInserter = 1 in {
1137   let Defs = [CR0] in {
1138     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1139       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1140       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1141     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1142       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1143       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1144     def ATOMIC_LOAD_AND_I8 : Pseudo<
1145       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1146       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1147     def ATOMIC_LOAD_OR_I8 : Pseudo<
1148       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1149       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1150     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1151       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1152       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1153     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1154       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1155       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1156     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1157       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1158       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1159     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1160       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1161       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1162     def ATOMIC_LOAD_AND_I16 : Pseudo<
1163       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1164       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1165     def ATOMIC_LOAD_OR_I16 : Pseudo<
1166       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1167       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1168     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1169       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1170       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1171     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1172       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1173       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1174     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1175       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1176       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1177     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1178       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1179       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1180     def ATOMIC_LOAD_AND_I32 : Pseudo<
1181       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1182       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1183     def ATOMIC_LOAD_OR_I32 : Pseudo<
1184       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1185       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1186     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1187       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1188       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1189     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1190       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1191       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1192
1193     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1194       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1195       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1196     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1197       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1198       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1199     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1200       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1201       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1202
1203     def ATOMIC_SWAP_I8 : Pseudo<
1204       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1205       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1206     def ATOMIC_SWAP_I16 : Pseudo<
1207       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1208       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1209     def ATOMIC_SWAP_I32 : Pseudo<
1210       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1211       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1212   }
1213 }
1214
1215 // Instructions to support atomic operations
1216 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1217                    "lwarx $rD, $src", LdStLWARX,
1218                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
1219
1220 let Defs = [CR0] in
1221 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1222                    "stwcx. $rS, $dst", LdStSTWCX,
1223                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
1224                    isDOT;
1225
1226 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1227 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
1228
1229 //===----------------------------------------------------------------------===//
1230 // PPC32 Load Instructions.
1231 //
1232
1233 // Unindexed (r+i) Loads.
1234 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1235 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1236                   "lbz $rD, $src", LdStLoad,
1237                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1238 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1239                   "lha $rD, $src", LdStLHA,
1240                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1241                   PPC970_DGroup_Cracked;
1242 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1243                   "lhz $rD, $src", LdStLoad,
1244                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1245 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1246                   "lwz $rD, $src", LdStLoad,
1247                   [(set i32:$rD, (load iaddr:$src))]>;
1248
1249 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1250                   "lfs $rD, $src", LdStLFD,
1251                   [(set f32:$rD, (load iaddr:$src))]>;
1252 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1253                   "lfd $rD, $src", LdStLFD,
1254                   [(set f64:$rD, (load iaddr:$src))]>;
1255
1256
1257 // Unindexed (r+i) Loads with Update (preinc).
1258 let mayLoad = 1, neverHasSideEffects = 1 in {
1259 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1260                    "lbzu $rD, $addr", LdStLoadUpd,
1261                    []>, RegConstraint<"$addr.reg = $ea_result">,
1262                    NoEncode<"$ea_result">;
1263
1264 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1265                    "lhau $rD, $addr", LdStLHAU,
1266                    []>, RegConstraint<"$addr.reg = $ea_result">,
1267                    NoEncode<"$ea_result">;
1268
1269 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1270                    "lhzu $rD, $addr", LdStLoadUpd,
1271                    []>, RegConstraint<"$addr.reg = $ea_result">,
1272                    NoEncode<"$ea_result">;
1273
1274 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1275                    "lwzu $rD, $addr", LdStLoadUpd,
1276                    []>, RegConstraint<"$addr.reg = $ea_result">,
1277                    NoEncode<"$ea_result">;
1278
1279 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1280                   "lfsu $rD, $addr", LdStLFDU,
1281                   []>, RegConstraint<"$addr.reg = $ea_result">,
1282                    NoEncode<"$ea_result">;
1283
1284 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1285                   "lfdu $rD, $addr", LdStLFDU,
1286                   []>, RegConstraint<"$addr.reg = $ea_result">,
1287                    NoEncode<"$ea_result">;
1288
1289
1290 // Indexed (r+r) Loads with Update (preinc).
1291 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1292                    (ins memrr:$addr),
1293                    "lbzux $rD, $addr", LdStLoadUpd,
1294                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1295                    NoEncode<"$ea_result">;
1296
1297 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1298                    (ins memrr:$addr),
1299                    "lhaux $rD, $addr", LdStLHAU,
1300                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1301                    NoEncode<"$ea_result">;
1302
1303 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1304                    (ins memrr:$addr),
1305                    "lhzux $rD, $addr", LdStLoadUpd,
1306                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1307                    NoEncode<"$ea_result">;
1308
1309 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1310                    (ins memrr:$addr),
1311                    "lwzux $rD, $addr", LdStLoadUpd,
1312                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1313                    NoEncode<"$ea_result">;
1314
1315 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1316                    (ins memrr:$addr),
1317                    "lfsux $rD, $addr", LdStLFDU,
1318                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1319                    NoEncode<"$ea_result">;
1320
1321 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1322                    (ins memrr:$addr),
1323                    "lfdux $rD, $addr", LdStLFDU,
1324                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1325                    NoEncode<"$ea_result">;
1326 }
1327 }
1328
1329 // Indexed (r+r) Loads.
1330 //
1331 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1332 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1333                    "lbzx $rD, $src", LdStLoad,
1334                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1335 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1336                    "lhax $rD, $src", LdStLHA,
1337                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1338                    PPC970_DGroup_Cracked;
1339 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1340                    "lhzx $rD, $src", LdStLoad,
1341                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1342 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1343                    "lwzx $rD, $src", LdStLoad,
1344                    [(set i32:$rD, (load xaddr:$src))]>;
1345
1346
1347 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1348                    "lhbrx $rD, $src", LdStLoad,
1349                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1350 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1351                    "lwbrx $rD, $src", LdStLoad,
1352                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1353
1354 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1355                       "lfsx $frD, $src", LdStLFD,
1356                       [(set f32:$frD, (load xaddr:$src))]>;
1357 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1358                       "lfdx $frD, $src", LdStLFD,
1359                       [(set f64:$frD, (load xaddr:$src))]>;
1360
1361 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1362                       "lfiwax $frD, $src", LdStLFD,
1363                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1364 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1365                       "lfiwzx $frD, $src", LdStLFD,
1366                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1367 }
1368
1369 //===----------------------------------------------------------------------===//
1370 // PPC32 Store Instructions.
1371 //
1372
1373 // Unindexed (r+i) Stores.
1374 let PPC970_Unit = 2 in {
1375 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1376                    "stb $rS, $src", LdStStore,
1377                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1378 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1379                    "sth $rS, $src", LdStStore,
1380                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1381 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1382                    "stw $rS, $src", LdStStore,
1383                    [(store i32:$rS, iaddr:$src)]>;
1384 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1385                    "stfs $rS, $dst", LdStSTFD,
1386                    [(store f32:$rS, iaddr:$dst)]>;
1387 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1388                    "stfd $rS, $dst", LdStSTFD,
1389                    [(store f64:$rS, iaddr:$dst)]>;
1390 }
1391
1392 // Unindexed (r+i) Stores with Update (preinc).
1393 let PPC970_Unit = 2, mayStore = 1 in {
1394 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1395                     "stbu $rS, $dst", LdStStoreUpd, []>,
1396                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1397 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1398                     "sthu $rS, $dst", LdStStoreUpd, []>,
1399                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1400 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1401                     "stwu $rS, $dst", LdStStoreUpd, []>,
1402                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1403 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1404                     "stfsu $rS, $dst", LdStSTFDU, []>,
1405                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1406 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1407                     "stfdu $rS, $dst", LdStSTFDU, []>,
1408                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1409 }
1410
1411 // Patterns to match the pre-inc stores.  We can't put the patterns on
1412 // the instruction definitions directly as ISel wants the address base
1413 // and offset to be separate operands, not a single complex operand.
1414 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1415           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1416 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1417           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1418 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1419           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1420 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1421           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1422 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1423           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1424
1425 // Indexed (r+r) Stores.
1426 let PPC970_Unit = 2 in {
1427 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1428                    "stbx $rS, $dst", LdStStore,
1429                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1430                    PPC970_DGroup_Cracked;
1431 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1432                    "sthx $rS, $dst", LdStStore,
1433                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1434                    PPC970_DGroup_Cracked;
1435 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1436                    "stwx $rS, $dst", LdStStore,
1437                    [(store i32:$rS, xaddr:$dst)]>,
1438                    PPC970_DGroup_Cracked;
1439
1440 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1441                    "sthbrx $rS, $dst", LdStStore,
1442                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1443                    PPC970_DGroup_Cracked;
1444 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1445                    "stwbrx $rS, $dst", LdStStore,
1446                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1447                    PPC970_DGroup_Cracked;
1448
1449 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1450                      "stfiwx $frS, $dst", LdStSTFD,
1451                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1452
1453 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1454                      "stfsx $frS, $dst", LdStSTFD,
1455                      [(store f32:$frS, xaddr:$dst)]>;
1456 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1457                      "stfdx $frS, $dst", LdStSTFD,
1458                      [(store f64:$frS, xaddr:$dst)]>;
1459 }
1460
1461 // Indexed (r+r) Stores with Update (preinc).
1462 let PPC970_Unit = 2, mayStore = 1 in {
1463 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1464                     "stbux $rS, $dst", LdStStoreUpd, []>,
1465                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1466                     PPC970_DGroup_Cracked;
1467 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1468                     "sthux $rS, $dst", LdStStoreUpd, []>,
1469                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1470                     PPC970_DGroup_Cracked;
1471 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1472                     "stwux $rS, $dst", LdStStoreUpd, []>,
1473                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1474                     PPC970_DGroup_Cracked;
1475 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1476                     "stfsux $rS, $dst", LdStSTFDU, []>,
1477                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1478                     PPC970_DGroup_Cracked;
1479 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1480                     "stfdux $rS, $dst", LdStSTFDU, []>,
1481                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1482                     PPC970_DGroup_Cracked;
1483 }
1484
1485 // Patterns to match the pre-inc stores.  We can't put the patterns on
1486 // the instruction definitions directly as ISel wants the address base
1487 // and offset to be separate operands, not a single complex operand.
1488 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1489           (STBUX $rS, $ptrreg, $ptroff)>;
1490 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1491           (STHUX $rS, $ptrreg, $ptroff)>;
1492 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1493           (STWUX $rS, $ptrreg, $ptroff)>;
1494 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1495           (STFSUX $rS, $ptrreg, $ptroff)>;
1496 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1497           (STFDUX $rS, $ptrreg, $ptroff)>;
1498
1499 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
1500                         "sync", LdStSync,
1501                         [(int_ppc_sync)]>;
1502
1503 //===----------------------------------------------------------------------===//
1504 // PPC32 Arithmetic Instructions.
1505 //
1506
1507 let PPC970_Unit = 1 in {  // FXU Operations.
1508 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1509                      "addi $rD, $rA, $imm", IntSimple,
1510                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1511 let BaseName = "addic" in {
1512 let Defs = [CARRY] in
1513 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1514                      "addic $rD, $rA, $imm", IntGeneral,
1515                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1516                      RecFormRel, PPC970_DGroup_Cracked;
1517 let Defs = [CARRY, CR0] in
1518 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1519                      "addic. $rD, $rA, $imm", IntGeneral,
1520                      []>, isDOT, RecFormRel;
1521 }
1522 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1523                      "addis $rD, $rA, $imm", IntSimple,
1524                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1525 let isCodeGenOnly = 1 in
1526 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1527                      "la $rD, $sym($rA)", IntGeneral,
1528                      [(set i32:$rD, (add i32:$rA,
1529                                           (PPClo tglobaladdr:$sym, 0)))]>;
1530 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1531                      "mulli $rD, $rA, $imm", IntMulLI,
1532                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1533 let Defs = [CARRY] in
1534 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1535                      "subfic $rD, $rA, $imm", IntGeneral,
1536                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1537
1538 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1539   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1540                        "li $rD, $imm", IntSimple,
1541                        [(set i32:$rD, imm32SExt16:$imm)]>;
1542   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s16imm:$imm),
1543                        "lis $rD, $imm", IntSimple,
1544                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1545 }
1546 }
1547
1548 let PPC970_Unit = 1 in {  // FXU Operations.
1549 let Defs = [CR0] in {
1550 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1551                     "andi. $dst, $src1, $src2", IntGeneral,
1552                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1553                     isDOT;
1554 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1555                     "andis. $dst, $src1, $src2", IntGeneral,
1556                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1557                     isDOT;
1558 }
1559 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1560                     "ori $dst, $src1, $src2", IntSimple,
1561                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1562 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1563                     "oris $dst, $src1, $src2", IntSimple,
1564                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1565 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1566                     "xori $dst, $src1, $src2", IntSimple,
1567                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1568 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1569                     "xoris $dst, $src1, $src2", IntSimple,
1570                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1571 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1572                          []>;
1573 let isCompare = 1, neverHasSideEffects = 1 in {
1574   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1575                           "cmpwi $crD, $rA, $imm", IntCompare>;
1576   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1577                            "cmplwi $dst, $src1, $src2", IntCompare>;
1578 }
1579 }
1580
1581 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1582 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1583                      "nand", "$rA, $rS, $rB", IntSimple,
1584                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1585 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1586                      "and", "$rA, $rS, $rB", IntSimple,
1587                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1588 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1589                      "andc", "$rA, $rS, $rB", IntSimple,
1590                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1591 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1592                      "or", "$rA, $rS, $rB", IntSimple,
1593                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1594 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1595                      "nor", "$rA, $rS, $rB", IntSimple,
1596                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1597 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1598                      "orc", "$rA, $rS, $rB", IntSimple,
1599                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1600 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1601                      "eqv", "$rA, $rS, $rB", IntSimple,
1602                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1603 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1604                      "xor", "$rA, $rS, $rB", IntSimple,
1605                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1606 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1607                      "slw", "$rA, $rS, $rB", IntGeneral,
1608                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1609 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1610                      "srw", "$rA, $rS, $rB", IntGeneral,
1611                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1612 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1613                       "sraw", "$rA, $rS, $rB", IntShift,
1614                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1615 }
1616
1617 let PPC970_Unit = 1 in {  // FXU Operations.
1618 let neverHasSideEffects = 1 in {
1619 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1620                         "srawi", "$rA, $rS, $SH", IntShift,
1621                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1622 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1623                         "cntlzw", "$rA, $rS", IntGeneral,
1624                         [(set i32:$rA, (ctlz i32:$rS))]>;
1625 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1626                         "extsb", "$rA, $rS", IntSimple,
1627                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1628 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1629                         "extsh", "$rA, $rS", IntSimple,
1630                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1631 }
1632 let isCompare = 1, neverHasSideEffects = 1 in {
1633   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1634                             "cmpw $crD, $rA, $rB", IntCompare>;
1635   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1636                             "cmplw $crD, $rA, $rB", IntCompare>;
1637 }
1638 }
1639 let PPC970_Unit = 3 in {  // FPU Operations.
1640 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1641 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1642 let isCompare = 1, neverHasSideEffects = 1 in {
1643   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1644                         "fcmpu $crD, $fA, $fB", FPCompare>;
1645   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1646                         "fcmpu $crD, $fA, $fB", FPCompare>;
1647 }
1648
1649 let Uses = [RM] in {
1650   let neverHasSideEffects = 1 in {
1651   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1652                           "fctiwz", "$frD, $frB", FPGeneral,
1653                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1654
1655   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1656                           "frsp", "$frD, $frB", FPGeneral,
1657                           [(set f32:$frD, (fround f64:$frB))]>;
1658
1659   // The frin -> nearbyint mapping is valid only in fast-math mode.
1660   let Interpretation64Bit = 1 in
1661   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1662                           "frin", "$frD, $frB", FPGeneral,
1663                           [(set f64:$frD, (fnearbyint f64:$frB))]>;
1664   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1665                           "frin", "$frD, $frB", FPGeneral,
1666                           [(set f32:$frD, (fnearbyint f32:$frB))]>;
1667   }
1668
1669   // These pseudos expand to rint but also set FE_INEXACT when the result does
1670   // not equal the argument.
1671   let usesCustomInserter = 1, Defs = [RM] in { // FIXME: Model FPSCR!
1672     def FRINDrint : Pseudo<(outs f8rc:$frD), (ins f8rc:$frB),
1673                             "#FRINDrint", [(set f64:$frD, (frint f64:$frB))]>;
1674     def FRINSrint : Pseudo<(outs f4rc:$frD), (ins f4rc:$frB),
1675                             "#FRINSrint", [(set f32:$frD, (frint f32:$frB))]>;
1676   }
1677
1678   let neverHasSideEffects = 1 in {
1679   let Interpretation64Bit = 1 in
1680   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1681                           "frip", "$frD, $frB", FPGeneral,
1682                           [(set f64:$frD, (fceil f64:$frB))]>;
1683   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1684                           "frip", "$frD, $frB", FPGeneral,
1685                           [(set f32:$frD, (fceil f32:$frB))]>;
1686   let Interpretation64Bit = 1 in
1687   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1688                           "friz", "$frD, $frB", FPGeneral,
1689                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1690   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1691                           "friz", "$frD, $frB", FPGeneral,
1692                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1693   let Interpretation64Bit = 1 in
1694   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1695                           "frim", "$frD, $frB", FPGeneral,
1696                           [(set f64:$frD, (ffloor f64:$frB))]>;
1697   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1698                           "frim", "$frD, $frB", FPGeneral,
1699                           [(set f32:$frD, (ffloor f32:$frB))]>;
1700
1701   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
1702                           "fsqrt", "$frD, $frB", FPSqrt,
1703                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1704   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
1705                           "fsqrts", "$frD, $frB", FPSqrt,
1706                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1707   }
1708   }
1709 }
1710
1711 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1712 /// often coalesced away and we don't want the dispatch group builder to think
1713 /// that they will fill slots (which could cause the load of a LSU reject to
1714 /// sneak into a d-group with a store).
1715 let neverHasSideEffects = 1 in
1716 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
1717                        "fmr", "$frD, $frB", FPGeneral,
1718                        []>,  // (set f32:$frD, f32:$frB)
1719                        PPC970_Unit_Pseudo;
1720
1721 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1722 // These are artificially split into two different forms, for 4/8 byte FP.
1723 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
1724                         "fabs", "$frD, $frB", FPGeneral,
1725                         [(set f32:$frD, (fabs f32:$frB))]>;
1726 let Interpretation64Bit = 1 in
1727 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
1728                         "fabs", "$frD, $frB", FPGeneral,
1729                         [(set f64:$frD, (fabs f64:$frB))]>;
1730 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
1731                         "fnabs", "$frD, $frB", FPGeneral,
1732                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1733 let Interpretation64Bit = 1 in
1734 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
1735                         "fnabs", "$frD, $frB", FPGeneral,
1736                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1737 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
1738                         "fneg", "$frD, $frB", FPGeneral,
1739                         [(set f32:$frD, (fneg f32:$frB))]>;
1740 let Interpretation64Bit = 1 in
1741 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
1742                         "fneg", "$frD, $frB", FPGeneral,
1743                         [(set f64:$frD, (fneg f64:$frB))]>;
1744
1745 // Reciprocal estimates.
1746 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
1747                           "fre", "$frD, $frB", FPGeneral,
1748                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1749 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
1750                           "fres", "$frD, $frB", FPGeneral,
1751                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1752 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
1753                           "frsqrte", "$frD, $frB", FPGeneral,
1754                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1755 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
1756                           "frsqrtes", "$frD, $frB", FPGeneral,
1757                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1758 }
1759
1760 // XL-Form instructions.  condition register logical ops.
1761 //
1762 let neverHasSideEffects = 1 in
1763 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
1764                       "mcrf $BF, $BFA", BrMCR>,
1765              PPC970_DGroup_First, PPC970_Unit_CRU;
1766
1767 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
1768                                (ins crbitrc:$CRA, crbitrc:$CRB),
1769                       "creqv $CRD, $CRA, $CRB", BrCR,
1770                       []>;
1771
1772 def CROR  : XLForm_1<19, 449, (outs crbitrc:$CRD),
1773                                (ins crbitrc:$CRA, crbitrc:$CRB),
1774                       "cror $CRD, $CRA, $CRB", BrCR,
1775                       []>;
1776
1777 let isCodeGenOnly = 1 in {
1778 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
1779               "creqv $dst, $dst, $dst", BrCR,
1780               []>;
1781
1782 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
1783               "crxor $dst, $dst, $dst", BrCR,
1784               []>;
1785
1786 let Defs = [CR1EQ], CRD = 6 in {
1787 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1788               "creqv 6, 6, 6", BrCR,
1789               [(PPCcr6set)]>;
1790
1791 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1792               "crxor 6, 6, 6", BrCR,
1793               [(PPCcr6unset)]>;
1794 }
1795 }
1796
1797 // XFX-Form instructions.  Instructions that deal with SPRs.
1798 //
1799 let Uses = [CTR] in {
1800 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
1801                           "mfctr $rT", SprMFSPR>,
1802             PPC970_DGroup_First, PPC970_Unit_FXU;
1803 }
1804 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1805 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1806                           "mtctr $rS", SprMTSPR>,
1807             PPC970_DGroup_First, PPC970_Unit_FXU;
1808 }
1809 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
1810 let Pattern = [(int_ppc_mtctr i32:$rS)] in
1811 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1812                               "mtctr $rS", SprMTSPR>,
1813                 PPC970_DGroup_First, PPC970_Unit_FXU;
1814 }
1815
1816 let Defs = [LR] in {
1817 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
1818                           "mtlr $rS", SprMTSPR>,
1819             PPC970_DGroup_First, PPC970_Unit_FXU;
1820 }
1821 let Uses = [LR] in {
1822 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
1823                           "mflr $rT", SprMFSPR>,
1824             PPC970_DGroup_First, PPC970_Unit_FXU;
1825 }
1826
1827 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1828 // a GPR on the PPC970.  As such, copies in and out have the same performance
1829 // characteristics as an OR instruction.
1830 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
1831                              "mtspr 256, $rS", IntGeneral>,
1832                PPC970_DGroup_Single, PPC970_Unit_FXU;
1833 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
1834                              "mfspr $rT, 256", IntGeneral>,
1835                PPC970_DGroup_First, PPC970_Unit_FXU;
1836
1837 let isCodeGenOnly = 1 in {
1838   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1839                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
1840                                 "mtspr 256, $rS", IntGeneral>,
1841                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1842   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
1843                                 (ins VRSAVERC:$reg),
1844                                 "mfspr $rT, 256", IntGeneral>,
1845                   PPC970_DGroup_First, PPC970_Unit_FXU;
1846 }
1847
1848 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1849 // so we'll need to scavenge a register for it.
1850 let mayStore = 1 in
1851 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1852                      "#SPILL_VRSAVE", []>;
1853
1854 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1855 // spilled), so we'll need to scavenge a register for it.
1856 let mayLoad = 1 in
1857 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1858                      "#RESTORE_VRSAVE", []>;
1859
1860 let neverHasSideEffects = 1 in {
1861 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins gprc:$rS),
1862                       "mtcrf $FXM, $rS", BrMCRX>,
1863             PPC970_MicroCode, PPC970_Unit_CRU;
1864
1865 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1866 // declaring that here gives the local register allocator problems with this:
1867 //  vreg = MCRF  CR0
1868 //  MFCR  <kill of whatever preg got assigned to vreg>
1869 // while not declaring it breaks DeadMachineInstructionElimination.
1870 // As it turns out, in all cases where we currently use this,
1871 // we're only interested in one subregister of it.  Represent this in the
1872 // instruction to keep the register allocator from becoming confused.
1873 //
1874 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1875 let isCodeGenOnly = 1 in
1876 def MFCRpseud: XFXForm_3<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1877                        "#MFCRpseud", SprMFCR>,
1878             PPC970_MicroCode, PPC970_Unit_CRU;
1879
1880 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1881                        "mfocrf $rT, $FXM", SprMFCR>,
1882             PPC970_DGroup_First, PPC970_Unit_CRU;
1883 } // neverHasSideEffects = 1
1884
1885 let neverHasSideEffects = 1 in
1886 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
1887                      "mfcr $rT", SprMFCR>,
1888                      PPC970_MicroCode, PPC970_Unit_CRU;
1889
1890 // Pseudo instruction to perform FADD in round-to-zero mode.
1891 let usesCustomInserter = 1, Uses = [RM] in {
1892   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
1893                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1894 }
1895
1896 // The above pseudo gets expanded to make use of the following instructions
1897 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1898 let Uses = [RM], Defs = [RM] in {
1899   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1900                         "mtfsb0 $FM", IntMTFSB0, []>,
1901                PPC970_DGroup_Single, PPC970_Unit_FPU;
1902   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1903                         "mtfsb1 $FM", IntMTFSB0, []>,
1904                PPC970_DGroup_Single, PPC970_Unit_FPU;
1905   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
1906                        "mtfsf $FM, $rT", IntMTFSB0, []>,
1907                PPC970_DGroup_Single, PPC970_Unit_FPU;
1908 }
1909 let Uses = [RM] in {
1910   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
1911                          "mffs $rT", IntMFFS,
1912                          [(set f64:$rT, (PPCmffs))]>,
1913                PPC970_DGroup_Single, PPC970_Unit_FPU;
1914 }
1915
1916
1917 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1918 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1919 //
1920 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1921                        "add", "$rT, $rA, $rB", IntSimple,
1922                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1923 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1924                         "addc", "$rT, $rA, $rB", IntGeneral,
1925                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1926                         PPC970_DGroup_Cracked;
1927 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1928                        "divw", "$rT, $rA, $rB", IntDivW,
1929                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1930                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1931 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1932                        "divwu", "$rT, $rA, $rB", IntDivW,
1933                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1934                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1935 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1936                        "mulhw", "$rT, $rA, $rB", IntMulHW,
1937                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
1938 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1939                        "mulhwu", "$rT, $rA, $rB", IntMulHWU,
1940                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
1941 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1942                        "mullw", "$rT, $rA, $rB", IntMulHW,
1943                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
1944 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1945                        "subf", "$rT, $rA, $rB", IntGeneral,
1946                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
1947 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1948                         "subfc", "$rT, $rA, $rB", IntGeneral,
1949                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
1950                         PPC970_DGroup_Cracked;
1951 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
1952                         "neg", "$rT, $rA", IntSimple,
1953                         [(set i32:$rT, (ineg i32:$rA))]>;
1954 let Uses = [CARRY] in {
1955 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1956                         "adde", "$rT, $rA, $rB", IntGeneral,
1957                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
1958 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
1959                          "addme", "$rT, $rA", IntGeneral,
1960                          [(set i32:$rT, (adde i32:$rA, -1))]>;
1961 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
1962                          "addze", "$rT, $rA", IntGeneral,
1963                          [(set i32:$rT, (adde i32:$rA, 0))]>;
1964 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1965                         "subfe", "$rT, $rA, $rB", IntGeneral,
1966                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
1967 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
1968                          "subfme", "$rT, $rA", IntGeneral,
1969                          [(set i32:$rT, (sube -1, i32:$rA))]>;
1970 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
1971                          "subfze", "$rT, $rA", IntGeneral,
1972                          [(set i32:$rT, (sube 0, i32:$rA))]>;
1973 }
1974 }
1975
1976 // A-Form instructions.  Most of the instructions executed in the FPU are of
1977 // this type.
1978 //
1979 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1980 let Uses = [RM] in {
1981   defm FMADD : AForm_1r<63, 29,
1982                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1983                       "fmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
1984                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
1985   defm FMADDS : AForm_1r<59, 29,
1986                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1987                       "fmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1988                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
1989   defm FMSUB : AForm_1r<63, 28,
1990                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1991                       "fmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
1992                       [(set f64:$FRT,
1993                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
1994   defm FMSUBS : AForm_1r<59, 28,
1995                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1996                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1997                       [(set f32:$FRT,
1998                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
1999   defm FNMADD : AForm_1r<63, 31,
2000                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2001                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
2002                       [(set f64:$FRT,
2003                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
2004   defm FNMADDS : AForm_1r<59, 31,
2005                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2006                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2007                       [(set f32:$FRT,
2008                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
2009   defm FNMSUB : AForm_1r<63, 30,
2010                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2011                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
2012                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
2013                                                  (fneg f64:$FRB))))]>;
2014   defm FNMSUBS : AForm_1r<59, 30,
2015                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2016                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2017                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
2018                                                  (fneg f32:$FRB))))]>;
2019 }
2020 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
2021 // having 4 of these, force the comparison to always be an 8-byte double (code
2022 // should use an FMRSD if the input comparison value really wants to be a float)
2023 // and 4/8 byte forms for the result and operand type..
2024 let Interpretation64Bit = 1 in
2025 defm FSELD : AForm_1r<63, 23,
2026                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2027                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2028                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
2029 defm FSELS : AForm_1r<63, 23,
2030                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2031                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2032                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
2033 let Uses = [RM] in {
2034   defm FADD  : AForm_2r<63, 21,
2035                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2036                         "fadd", "$FRT, $FRA, $FRB", FPAddSub,
2037                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
2038   defm FADDS : AForm_2r<59, 21,
2039                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2040                         "fadds", "$FRT, $FRA, $FRB", FPGeneral,
2041                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
2042   defm FDIV  : AForm_2r<63, 18,
2043                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2044                         "fdiv", "$FRT, $FRA, $FRB", FPDivD,
2045                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
2046   defm FDIVS : AForm_2r<59, 18,
2047                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2048                         "fdivs", "$FRT, $FRA, $FRB", FPDivS,
2049                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2050   defm FMUL  : AForm_3r<63, 25,
2051                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2052                         "fmul", "$FRT, $FRA, $FRC", FPFused,
2053                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2054   defm FMULS : AForm_3r<59, 25,
2055                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2056                         "fmuls", "$FRT, $FRA, $FRC", FPGeneral,
2057                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2058   defm FSUB  : AForm_2r<63, 20,
2059                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2060                         "fsub", "$FRT, $FRA, $FRB", FPAddSub,
2061                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2062   defm FSUBS : AForm_2r<59, 20,
2063                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2064                         "fsubs", "$FRT, $FRA, $FRB", FPGeneral,
2065                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2066   }
2067 }
2068
2069 let neverHasSideEffects = 1 in {
2070 let PPC970_Unit = 1 in {  // FXU Operations.
2071   let isSelect = 1 in
2072   def ISEL  : AForm_4<31, 15,
2073                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2074                      "isel $rT, $rA, $rB, $cond", IntGeneral,
2075                      []>;
2076 }
2077
2078 let PPC970_Unit = 1 in {  // FXU Operations.
2079 // M-Form instructions.  rotate and mask instructions.
2080 //
2081 let isCommutable = 1 in {
2082 // RLWIMI can be commuted if the rotate amount is zero.
2083 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2084                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2085                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME", IntRotate,
2086                        []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
2087                        NoEncode<"$rSi">;
2088 }
2089 let BaseName = "rlwinm" in {
2090 def RLWINM : MForm_2<21,
2091                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2092                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
2093                      []>, RecFormRel;
2094 let Defs = [CR0] in
2095 def RLWINMo : MForm_2<21,
2096                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2097                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
2098                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2099 }
2100 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2101                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2102                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IntGeneral,
2103                        []>;
2104 }
2105 } // neverHasSideEffects = 1
2106
2107 //===----------------------------------------------------------------------===//
2108 // PowerPC Instruction Patterns
2109 //
2110
2111 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2112 def : Pat<(i32 imm:$imm),
2113           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2114
2115 // Implement the 'not' operation with the NOR instruction.
2116 def NOT : Pat<(not i32:$in),
2117               (NOR $in, $in)>;
2118
2119 // ADD an arbitrary immediate.
2120 def : Pat<(add i32:$in, imm:$imm),
2121           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2122 // OR an arbitrary immediate.
2123 def : Pat<(or i32:$in, imm:$imm),
2124           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2125 // XOR an arbitrary immediate.
2126 def : Pat<(xor i32:$in, imm:$imm),
2127           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2128 // SUBFIC
2129 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2130           (SUBFIC $in, imm:$imm)>;
2131
2132 // SHL/SRL
2133 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2134           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2135 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2136           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2137
2138 // ROTL
2139 def : Pat<(rotl i32:$in, i32:$sh),
2140           (RLWNM $in, $sh, 0, 31)>;
2141 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2142           (RLWINM $in, imm:$imm, 0, 31)>;
2143
2144 // RLWNM
2145 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2146           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2147
2148 // Calls
2149 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2150           (BL tglobaladdr:$dst)>;
2151 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2152           (BL texternalsym:$dst)>;
2153
2154
2155 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2156           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2157
2158 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2159           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2160
2161 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2162           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2163
2164
2165
2166 // Hi and Lo for Darwin Global Addresses.
2167 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2168 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2169 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2170 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2171 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2172 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2173 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2174 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2175 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2176           (ADDIS $in, tglobaltlsaddr:$g)>;
2177 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2178           (ADDI $in, tglobaltlsaddr:$g)>;
2179 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2180           (ADDIS $in, tglobaladdr:$g)>;
2181 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2182           (ADDIS $in, tconstpool:$g)>;
2183 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2184           (ADDIS $in, tjumptable:$g)>;
2185 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2186           (ADDIS $in, tblockaddress:$g)>;
2187
2188 // Standard shifts.  These are represented separately from the real shifts above
2189 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2190 // amounts.
2191 def : Pat<(sra i32:$rS, i32:$rB),
2192           (SRAW $rS, $rB)>;
2193 def : Pat<(srl i32:$rS, i32:$rB),
2194           (SRW $rS, $rB)>;
2195 def : Pat<(shl i32:$rS, i32:$rB),
2196           (SLW $rS, $rB)>;
2197
2198 def : Pat<(zextloadi1 iaddr:$src),
2199           (LBZ iaddr:$src)>;
2200 def : Pat<(zextloadi1 xaddr:$src),
2201           (LBZX xaddr:$src)>;
2202 def : Pat<(extloadi1 iaddr:$src),
2203           (LBZ iaddr:$src)>;
2204 def : Pat<(extloadi1 xaddr:$src),
2205           (LBZX xaddr:$src)>;
2206 def : Pat<(extloadi8 iaddr:$src),
2207           (LBZ iaddr:$src)>;
2208 def : Pat<(extloadi8 xaddr:$src),
2209           (LBZX xaddr:$src)>;
2210 def : Pat<(extloadi16 iaddr:$src),
2211           (LHZ iaddr:$src)>;
2212 def : Pat<(extloadi16 xaddr:$src),
2213           (LHZX xaddr:$src)>;
2214 def : Pat<(f64 (extloadf32 iaddr:$src)),
2215           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2216 def : Pat<(f64 (extloadf32 xaddr:$src)),
2217           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2218
2219 def : Pat<(f64 (fextend f32:$src)),
2220           (COPY_TO_REGCLASS $src, F8RC)>;
2221
2222 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
2223
2224 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2225 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2226           (FNMSUB $A, $C, $B)>;
2227 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2228           (FNMSUB $A, $C, $B)>;
2229 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2230           (FNMSUBS $A, $C, $B)>;
2231 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2232           (FNMSUBS $A, $C, $B)>;
2233
2234 include "PPCInstrAltivec.td"
2235 include "PPCInstr64Bit.td"
2236
2237
2238 //===----------------------------------------------------------------------===//
2239 // PowerPC Instructions used for assembler/disassembler only
2240 //
2241
2242 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
2243                          "isync", SprISYNC, []>;
2244
2245 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
2246                     "icbi $src", LdStICBI, []>;
2247
2248 //===----------------------------------------------------------------------===//
2249 // PowerPC Assembler Instruction Aliases
2250 //
2251
2252 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
2253 // These are aliases that require C++ handling to convert to the target
2254 // instruction, while InstAliases can be handled directly by tblgen.
2255 class PPCAsmPseudo<string asm, dag iops>
2256   : Instruction {
2257   let Namespace = "PPC";
2258   bit PPC64 = 0;  // Default value, override with isPPC64
2259
2260   let OutOperandList = (outs);
2261   let InOperandList = iops;
2262   let Pattern = [];
2263   let AsmString = asm;
2264   let isAsmParserOnly = 1;
2265   let isPseudo = 1;
2266 }
2267
2268 def : InstAlias<"sc", (SC 0)>;
2269
2270 def : InstAlias<"xnop", (XORI R0, R0, 0)>;
2271
2272 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2273 def : InstAlias<"mr. $rA, $rB", (OR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2274
2275 def : InstAlias<"not $rA, $rB", (NOR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2276 def : InstAlias<"not. $rA, $rB", (NOR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2277
2278 def LAx : PPCAsmPseudo<"la $rA, $addr", (ins gprc:$rA, memri:$addr)>;
2279
2280 def SUBI : PPCAsmPseudo<"subi $rA, $rB, $imm",
2281                         (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2282 def SUBIS : PPCAsmPseudo<"subis $rA, $rB, $imm",
2283                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2284 def SUBIC : PPCAsmPseudo<"subic $rA, $rB, $imm",
2285                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2286 def SUBICo : PPCAsmPseudo<"subic. $rA, $rB, $imm",
2287                           (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2288
2289 def : InstAlias<"sub $rA, $rB, $rC", (SUBF8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2290 def : InstAlias<"sub. $rA, $rB, $rC", (SUBF8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2291 def : InstAlias<"subc $rA, $rB, $rC", (SUBFC8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2292 def : InstAlias<"subc. $rA, $rB, $rC", (SUBFC8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2293
2294 def EXTLWI : PPCAsmPseudo<"extlwi $rA, $rS, $n, $b",
2295                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2296 def EXTLWIo : PPCAsmPseudo<"extlwi. $rA, $rS, $n, $b",
2297                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2298 def EXTRWI : PPCAsmPseudo<"extrwi $rA, $rS, $n, $b",
2299                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2300 def EXTRWIo : PPCAsmPseudo<"extrwi. $rA, $rS, $n, $b",
2301                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2302 def INSLWI : PPCAsmPseudo<"inslwi $rA, $rS, $n, $b",
2303                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2304 def INSLWIo : PPCAsmPseudo<"inslwi. $rA, $rS, $n, $b",
2305                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2306 def INSRWI : PPCAsmPseudo<"insrwi $rA, $rS, $n, $b",
2307                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2308 def INSRWIo : PPCAsmPseudo<"insrwi. $rA, $rS, $n, $b",
2309                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2310 def ROTRWI : PPCAsmPseudo<"rotrwi $rA, $rS, $n",
2311                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2312 def ROTRWIo : PPCAsmPseudo<"rotrwi. $rA, $rS, $n",
2313                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2314 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
2315                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2316 def SLWIo : PPCAsmPseudo<"slwi. $rA, $rS, $n",
2317                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2318 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
2319                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2320 def SRWIo : PPCAsmPseudo<"srwi. $rA, $rS, $n",
2321                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2322 def CLRRWI : PPCAsmPseudo<"clrrwi $rA, $rS, $n",
2323                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2324 def CLRRWIo : PPCAsmPseudo<"clrrwi. $rA, $rS, $n",
2325                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2326 def CLRLSLWI : PPCAsmPseudo<"clrlslwi $rA, $rS, $b, $n",
2327                             (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2328 def CLRLSLWIo : PPCAsmPseudo<"clrlslwi. $rA, $rS, $b, $n",
2329                              (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2330
2331 def : InstAlias<"rotlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2332 def : InstAlias<"rotlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2333 def : InstAlias<"rotlw $rA, $rS, $rB", (RLWNM gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2334 def : InstAlias<"rotlw. $rA, $rS, $rB", (RLWNMo gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2335 def : InstAlias<"clrlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2336 def : InstAlias<"clrlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2337
2338 def EXTLDI : PPCAsmPseudo<"extldi $rA, $rS, $n, $b",
2339                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2340 def EXTLDIo : PPCAsmPseudo<"extldi. $rA, $rS, $n, $b",
2341                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2342 def EXTRDI : PPCAsmPseudo<"extrdi $rA, $rS, $n, $b",
2343                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2344 def EXTRDIo : PPCAsmPseudo<"extrdi. $rA, $rS, $n, $b",
2345                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2346 def INSRDI : PPCAsmPseudo<"insrdi $rA, $rS, $n, $b",
2347                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2348 def INSRDIo : PPCAsmPseudo<"insrdi. $rA, $rS, $n, $b",
2349                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2350 def ROTRDI : PPCAsmPseudo<"rotrdi $rA, $rS, $n",
2351                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2352 def ROTRDIo : PPCAsmPseudo<"rotrdi. $rA, $rS, $n",
2353                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2354 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
2355                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2356 def SLDIo : PPCAsmPseudo<"sldi. $rA, $rS, $n",
2357                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2358 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
2359                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2360 def SRDIo : PPCAsmPseudo<"srdi. $rA, $rS, $n",
2361                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2362 def CLRRDI : PPCAsmPseudo<"clrrdi $rA, $rS, $n",
2363                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2364 def CLRRDIo : PPCAsmPseudo<"clrrdi. $rA, $rS, $n",
2365                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2366 def CLRLSLDI : PPCAsmPseudo<"clrlsldi $rA, $rS, $b, $n",
2367                             (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2368 def CLRLSLDIo : PPCAsmPseudo<"clrlsldi. $rA, $rS, $b, $n",
2369                              (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2370
2371 def : InstAlias<"rotldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2372 def : InstAlias<"rotldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2373 def : InstAlias<"rotld $rA, $rS, $rB", (RLDCL g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2374 def : InstAlias<"rotld. $rA, $rS, $rB", (RLDCLo g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2375 def : InstAlias<"clrldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2376 def : InstAlias<"clrldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2377
2378 // These generic branch instruction forms are used for the assembler parser only.
2379 // Defs and Uses are conservative, since we don't know the BO value.
2380 let PPC970_Unit = 7 in {
2381   let Defs = [CTR], Uses = [CTR, RM] in {
2382     def gBC : BForm_3<16, 0, 0, (outs),
2383                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2384                       "bc $bo, $bi, $dst">;
2385     def gBCA : BForm_3<16, 1, 0, (outs),
2386                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2387                        "bca $bo, $bi, $dst">;
2388   }
2389   let Defs = [LR, CTR], Uses = [CTR, RM] in {
2390     def gBCL : BForm_3<16, 0, 1, (outs),
2391                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2392                        "bcl $bo, $bi, $dst">;
2393     def gBCLA : BForm_3<16, 1, 1, (outs),
2394                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2395                         "bcla $bo, $bi, $dst">;
2396   }
2397   let Defs = [CTR], Uses = [CTR, LR, RM] in
2398     def gBCLR : XLForm_2<19, 16, 0, (outs),
2399                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2400                          "bclr $bo, $bi, $bh", BrB, []>;
2401   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2402     def gBCLRL : XLForm_2<19, 16, 1, (outs),
2403                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2404                           "bclrl $bo, $bi, $bh", BrB, []>;
2405   let Defs = [CTR], Uses = [CTR, LR, RM] in
2406     def gBCCTR : XLForm_2<19, 528, 0, (outs),
2407                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2408                           "bcctr $bo, $bi, $bh", BrB, []>;
2409   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2410     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
2411                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2412                            "bcctrl $bo, $bi, $bh", BrB, []>;
2413 }
2414 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
2415 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
2416 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
2417 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
2418
2419 multiclass BranchSimpleMnemonic1<string name, string pm, int bo> {
2420   def : InstAlias<"b"#name#pm#" $bi, $dst", (gBC bo, crbitrc:$bi, condbrtarget:$dst)>;
2421   def : InstAlias<"b"#name#"a"#pm#" $bi, $dst", (gBCA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2422   def : InstAlias<"b"#name#"lr"#pm#" $bi", (gBCLR bo, crbitrc:$bi, 0)>;
2423   def : InstAlias<"b"#name#"l"#pm#" $bi, $dst", (gBCL bo, crbitrc:$bi, condbrtarget:$dst)>;
2424   def : InstAlias<"b"#name#"la"#pm#" $bi, $dst", (gBCLA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2425   def : InstAlias<"b"#name#"lrl"#pm#" $bi", (gBCLRL bo, crbitrc:$bi, 0)>;
2426 }
2427 multiclass BranchSimpleMnemonic2<string name, string pm, int bo>
2428   : BranchSimpleMnemonic1<name, pm, bo> {
2429   def : InstAlias<"b"#name#"ctr"#pm#" $bi", (gBCCTR bo, crbitrc:$bi, 0)>;
2430   def : InstAlias<"b"#name#"ctrl"#pm#" $bi", (gBCCTRL bo, crbitrc:$bi, 0)>;
2431 }
2432 defm : BranchSimpleMnemonic2<"t", "", 12>;
2433 defm : BranchSimpleMnemonic2<"f", "", 4>;
2434 defm : BranchSimpleMnemonic2<"t", "-", 14>;
2435 defm : BranchSimpleMnemonic2<"f", "-", 6>;
2436 defm : BranchSimpleMnemonic2<"t", "+", 15>;
2437 defm : BranchSimpleMnemonic2<"f", "+", 7>;
2438 defm : BranchSimpleMnemonic1<"dnzt", "", 8>;
2439 defm : BranchSimpleMnemonic1<"dnzf", "", 0>;
2440 defm : BranchSimpleMnemonic1<"dzt", "", 10>;
2441 defm : BranchSimpleMnemonic1<"dzf", "", 2>;
2442
2443 multiclass BranchExtendedMnemonicPM<string name, string pm, int bibo> {
2444   def : InstAlias<"b"#name#pm#" $cc, $dst",
2445                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
2446   def : InstAlias<"b"#name#pm#" $dst",
2447                   (BCC bibo, CR0, condbrtarget:$dst)>;
2448
2449   def : InstAlias<"b"#name#"a"#pm#" $cc, $dst",
2450                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2451   def : InstAlias<"b"#name#"a"#pm#" $dst",
2452                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
2453
2454   def : InstAlias<"b"#name#"lr"#pm#" $cc",
2455                   (BCLR bibo, crrc:$cc)>;
2456   def : InstAlias<"b"#name#"lr"#pm,
2457                   (BCLR bibo, CR0)>;
2458
2459   def : InstAlias<"b"#name#"ctr"#pm#" $cc",
2460                   (BCCTR bibo, crrc:$cc)>;
2461   def : InstAlias<"b"#name#"ctr"#pm,
2462                   (BCCTR bibo, CR0)>;
2463
2464   def : InstAlias<"b"#name#"l"#pm#" $cc, $dst",
2465                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
2466   def : InstAlias<"b"#name#"l"#pm#" $dst",
2467                   (BCCL bibo, CR0, condbrtarget:$dst)>;
2468
2469   def : InstAlias<"b"#name#"la"#pm#" $cc, $dst",
2470                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2471   def : InstAlias<"b"#name#"la"#pm#" $dst",
2472                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
2473
2474   def : InstAlias<"b"#name#"lrl"#pm#" $cc",
2475                   (BCLRL bibo, crrc:$cc)>;
2476   def : InstAlias<"b"#name#"lrl"#pm,
2477                   (BCLRL bibo, CR0)>;
2478
2479   def : InstAlias<"b"#name#"ctrl"#pm#" $cc",
2480                   (BCCTRL bibo, crrc:$cc)>;
2481   def : InstAlias<"b"#name#"ctrl"#pm,
2482                   (BCCTRL bibo, CR0)>;
2483 }
2484 multiclass BranchExtendedMnemonic<string name, int bibo> {
2485   defm : BranchExtendedMnemonicPM<name, "", bibo>;
2486   defm : BranchExtendedMnemonicPM<name, "-", !add(bibo, 2)>;
2487   defm : BranchExtendedMnemonicPM<name, "+", !add(bibo, 3)>;
2488 }
2489 defm : BranchExtendedMnemonic<"lt", 12>;
2490 defm : BranchExtendedMnemonic<"gt", 44>;
2491 defm : BranchExtendedMnemonic<"eq", 76>;
2492 defm : BranchExtendedMnemonic<"un", 108>;
2493 defm : BranchExtendedMnemonic<"so", 108>;
2494 defm : BranchExtendedMnemonic<"ge", 4>;
2495 defm : BranchExtendedMnemonic<"nl", 4>;
2496 defm : BranchExtendedMnemonic<"le", 36>;
2497 defm : BranchExtendedMnemonic<"ng", 36>;
2498 defm : BranchExtendedMnemonic<"ne", 68>;
2499 defm : BranchExtendedMnemonic<"nu", 100>;
2500 defm : BranchExtendedMnemonic<"ns", 100>;
2501
2502 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
2503 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
2504 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
2505 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
2506 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm:$imm)>;
2507 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
2508 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm:$imm)>;
2509 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
2510