lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60 def tocentry32 : Operand<iPTR> {
  61   let MIOperandInfo = (ops i32imm:$imm);
  62 }
  63
  64 //===----------------------------------------------------------------------===//
  65 // PowerPC specific DAG Nodes.
  66 //
  67
  68 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  69 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  70
  71 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  72 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  73 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  74 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  75 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  76 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  77 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  78 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  79 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  80                        [SDNPHasChain, SDNPMayStore]>;
  81 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  82                        [SDNPHasChain, SDNPMayLoad]>;
  83 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  84                        [SDNPHasChain, SDNPMayLoad]>;
  85
  86 // Extract FPSCR (not modeled at the DAG level).
  87 def PPCmffs   : SDNode<"PPCISD::MFFS",
  88                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  89
  90 // Perform FADD in round-to-zero mode.
  91 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  92
  93
  94 def PPCfsel   : SDNode<"PPCISD::FSEL",
  95    // Type constraint for fsel.
  96    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  97                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  98
  99 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
 100 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
 101 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
 102 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 103 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 104
 105 def PPCppc32GOT : SDNode<"PPCISD::PPC32_GOT", SDTIntLeaf, []>;
 106
 107 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 108 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 109                             [SDNPMayLoad]>;
 110 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 111 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 112 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 113 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 114 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 115 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 116 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 117 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp>;
 118 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 119
 120 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 121
 122 def PPCcmpb     : SDNode<"PPCISD::CMPB", SDTIntBinOp, []>;
 123
 124 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 125 // amounts.  These nodes are generated by the multi-precision shift code.
 126 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 127 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 128 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 129
 130 // These are target-independent nodes, but have target-specific formats.
 131 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 132                            [SDNPHasChain, SDNPOutGlue]>;
 133 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 134                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 135
 136 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 137 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 138                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 139                        SDNPVariadic]>;
 140 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 141                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 142                            SDNPVariadic]>;
 143 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 144                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 145 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 146                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 147                        SDNPVariadic]>;
 148 def PPCbctrl_load_toc : SDNode<"PPCISD::BCTRL_LOAD_TOC",
 149                                SDTypeProfile<0, 1, []>,
 150                                [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 151                                 SDNPVariadic]>;
 152
 153 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 154                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 155
 156 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 157                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 158
 159 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 160                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 161                                                      SDTCisPtrTy<1>]>,
 162                                 [SDNPHasChain, SDNPSideEffect]>;
 163 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 164                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 165                                 [SDNPHasChain, SDNPSideEffect]>;
 166
 167 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 168 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 169                            [SDNPHasChain, SDNPSideEffect]>;
 170
 171 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 172 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 173
 174 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 175                            [SDNPHasChain, SDNPOptInGlue]>;
 176
 177 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 178                            [SDNPHasChain, SDNPMayLoad]>;
 179 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 180                            [SDNPHasChain, SDNPMayStore]>;
 181
 182 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 183 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 184                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 185 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 186                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 187
 188 // Instructions to support atomic operations
 189 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 190                           [SDNPHasChain, SDNPMayLoad]>;
 191 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 192                           [SDNPHasChain, SDNPMayStore]>;
 193
 194 // Instructions to support medium and large code model
 195 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 196 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 197 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 198
 199
 200 // Instructions to support dynamic alloca.
 201 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 202 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 203
 204 //===----------------------------------------------------------------------===//
 205 // PowerPC specific transformation functions and pattern fragments.
 206 //
 207
 208 def SHL32 : SDNodeXForm<imm, [{
 209   // Transformation function: 31 - imm
 210   return getI32Imm(31 - N->getZExtValue());
 211 }]>;
 212
 213 def SRL32 : SDNodeXForm<imm, [{
 214   // Transformation function: 32 - imm
 215   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 216 }]>;
 217
 218 def LO16 : SDNodeXForm<imm, [{
 219   // Transformation function: get the low 16 bits.
 220   return getI32Imm((unsigned short)N->getZExtValue());
 221 }]>;
 222
 223 def HI16 : SDNodeXForm<imm, [{
 224   // Transformation function: shift the immediate value down into the low bits.
 225   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 226 }]>;
 227
 228 def HA16 : SDNodeXForm<imm, [{
 229   // Transformation function: shift the immediate value down into the low bits.
 230   signed int Val = N->getZExtValue();
 231   return getI32Imm((Val - (signed short)Val) >> 16);
 232 }]>;
 233 def MB : SDNodeXForm<imm, [{
 234   // Transformation function: get the start bit of a mask
 235   unsigned mb = 0, me;
 236   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 237   return getI32Imm(mb);
 238 }]>;
 239
 240 def ME : SDNodeXForm<imm, [{
 241   // Transformation function: get the end bit of a mask
 242   unsigned mb, me = 0;
 243   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 244   return getI32Imm(me);
 245 }]>;
 246 def maskimm32 : PatLeaf<(imm), [{
 247   // maskImm predicate - True if immediate is a run of ones.
 248   unsigned mb, me;
 249   if (N->getValueType(0) == MVT::i32)
 250     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 251   else
 252     return false;
 253 }]>;
 254
 255 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 256   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 257   // sign extended field.  Used by instructions like 'addi'.
 258   return (int32_t)Imm == (short)Imm;
 259 }]>;
 260 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 261   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 262   // sign extended field.  Used by instructions like 'addi'.
 263   return (int64_t)Imm == (short)Imm;
 264 }]>;
 265 def immZExt16  : PatLeaf<(imm), [{
 266   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 267   // field.  Used by instructions like 'ori'.
 268   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 269 }], LO16>;
 270
 271 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 272 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 273 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 274 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 275 // clear).
 276 def imm16ShiftedZExt : PatLeaf<(imm), [{
 277   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 278   // immediate are set.  Used by instructions like 'xoris'.
 279   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 280 }], HI16>;
 281
 282 def imm16ShiftedSExt : PatLeaf<(imm), [{
 283   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 284   // immediate are set.  Used by instructions like 'addis'.  Identical to
 285   // imm16ShiftedZExt in 32-bit mode.
 286   if (N->getZExtValue() & 0xFFFF) return false;
 287   if (N->getValueType(0) == MVT::i32)
 288     return true;
 289   // For 64-bit, make sure it is sext right.
 290   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 291 }], HI16>;
 292
 293 def imm64ZExt32  : Operand<i64>, ImmLeaf<i64, [{
 294   // imm64ZExt32 predicate - True if the i64 immediate fits in a 32-bit
 295   // zero extended field.
 296   return isUInt<32>(Imm);
 297 }]>;
 298
 299 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 300 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 301 // offsets are hidden behind TOC entries than the values of the lower-order
 302 // bits cannot be checked directly. As a result, we need to also incorporate
 303 // an alignment check into the relevant patterns.
 304
 305 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 306   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 307 }]>;
 308 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 309                             (store node:$val, node:$ptr), [{
 310   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 311 }]>;
 312 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 313   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 314 }]>;
 315 def aligned4pre_store : PatFrag<
 316                           (ops node:$val, node:$base, node:$offset),
 317                           (pre_store node:$val, node:$base, node:$offset), [{
 318   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 319 }]>;
 320
 321 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 322   return cast<LoadSDNode>(N)->getAlignment() < 4;
 323 }]>;
 324 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 325                               (store node:$val, node:$ptr), [{
 326   return cast<StoreSDNode>(N)->getAlignment() < 4;
 327 }]>;
 328 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 329   return cast<LoadSDNode>(N)->getAlignment() < 4;
 330 }]>;
 331
 332 //===----------------------------------------------------------------------===//
 333 // PowerPC Flag Definitions.
 334
 335 class isPPC64 { bit PPC64 = 1; }
 336 class isDOT   { bit RC = 1; }
 337
 338 class RegConstraint<string C> {
 339   string Constraints = C;
 340 }
 341 class NoEncode<string E> {
 342   string DisableEncoding = E;
 343 }
 344
 345
 346 //===----------------------------------------------------------------------===//
 347 // PowerPC Operand Definitions.
 348
 349 // In the default PowerPC assembler syntax, registers are specified simply
 350 // by number, so they cannot be distinguished from immediate values (without
 351 // looking at the opcode).  This means that the default operand matching logic
 352 // for the asm parser does not work, and we need to specify custom matchers.
 353 // Since those can only be specified with RegisterOperand classes and not
 354 // directly on the RegisterClass, all instructions patterns used by the asm
 355 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 356 // all their register operands.
 357 // For this purpose, we define one RegisterOperand for each RegisterClass,
 358 // using the same name as the class, just in lower case.
 359
 360 def PPCRegGPRCAsmOperand : AsmOperandClass {
 361   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 362 }
 363 def gprc : RegisterOperand<GPRC> {
 364   let ParserMatchClass = PPCRegGPRCAsmOperand;
 365 }
 366 def PPCRegG8RCAsmOperand : AsmOperandClass {
 367   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 368 }
 369 def g8rc : RegisterOperand<G8RC> {
 370   let ParserMatchClass = PPCRegG8RCAsmOperand;
 371 }
 372 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 373   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 374 }
 375 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 376   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 377 }
 378 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 379   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 380 }
 381 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 382   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 383 }
 384 def PPCRegF8RCAsmOperand : AsmOperandClass {
 385   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 386 }
 387 def f8rc : RegisterOperand<F8RC> {
 388   let ParserMatchClass = PPCRegF8RCAsmOperand;
 389 }
 390 def PPCRegF4RCAsmOperand : AsmOperandClass {
 391   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 392 }
 393 def f4rc : RegisterOperand<F4RC> {
 394   let ParserMatchClass = PPCRegF4RCAsmOperand;
 395 }
 396 def PPCRegVRRCAsmOperand : AsmOperandClass {
 397   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 398 }
 399 def vrrc : RegisterOperand<VRRC> {
 400   let ParserMatchClass = PPCRegVRRCAsmOperand;
 401 }
 402 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 403   let Name = "RegCRBITRC"; let PredicateMethod = "isCRBitNumber";
 404 }
 405 def crbitrc : RegisterOperand<CRBITRC> {
 406   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 407 }
 408 def PPCRegCRRCAsmOperand : AsmOperandClass {
 409   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 410 }
 411 def crrc : RegisterOperand<CRRC> {
 412   let ParserMatchClass = PPCRegCRRCAsmOperand;
 413 }
 414
 415 def PPCU2ImmAsmOperand : AsmOperandClass {
 416   let Name = "U2Imm"; let PredicateMethod = "isU2Imm";
 417   let RenderMethod = "addImmOperands";
 418 }
 419 def u2imm   : Operand<i32> {
 420   let PrintMethod = "printU2ImmOperand";
 421   let ParserMatchClass = PPCU2ImmAsmOperand;
 422 }
 423
 424 def PPCU4ImmAsmOperand : AsmOperandClass {
 425   let Name = "U4Imm"; let PredicateMethod = "isU4Imm";
 426   let RenderMethod = "addImmOperands";
 427 }
 428 def u4imm   : Operand<i32> {
 429   let PrintMethod = "printU4ImmOperand";
 430   let ParserMatchClass = PPCU4ImmAsmOperand;
 431 }
 432 def PPCS5ImmAsmOperand : AsmOperandClass {
 433   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 434   let RenderMethod = "addImmOperands";
 435 }
 436 def s5imm   : Operand<i32> {
 437   let PrintMethod = "printS5ImmOperand";
 438   let ParserMatchClass = PPCS5ImmAsmOperand;
 439   let DecoderMethod = "decodeSImmOperand<5>";
 440 }
 441 def PPCU5ImmAsmOperand : AsmOperandClass {
 442   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 443   let RenderMethod = "addImmOperands";
 444 }
 445 def u5imm   : Operand<i32> {
 446   let PrintMethod = "printU5ImmOperand";
 447   let ParserMatchClass = PPCU5ImmAsmOperand;
 448   let DecoderMethod = "decodeUImmOperand<5>";
 449 }
 450 def PPCU6ImmAsmOperand : AsmOperandClass {
 451   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 452   let RenderMethod = "addImmOperands";
 453 }
 454 def u6imm   : Operand<i32> {
 455   let PrintMethod = "printU6ImmOperand";
 456   let ParserMatchClass = PPCU6ImmAsmOperand;
 457   let DecoderMethod = "decodeUImmOperand<6>";
 458 }
 459 def PPCS16ImmAsmOperand : AsmOperandClass {
 460   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 461   let RenderMethod = "addS16ImmOperands";
 462 }
 463 def s16imm  : Operand<i32> {
 464   let PrintMethod = "printS16ImmOperand";
 465   let EncoderMethod = "getImm16Encoding";
 466   let ParserMatchClass = PPCS16ImmAsmOperand;
 467   let DecoderMethod = "decodeSImmOperand<16>";
 468 }
 469 def PPCU16ImmAsmOperand : AsmOperandClass {
 470   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 471   let RenderMethod = "addU16ImmOperands";
 472 }
 473 def u16imm  : Operand<i32> {
 474   let PrintMethod = "printU16ImmOperand";
 475   let EncoderMethod = "getImm16Encoding";
 476   let ParserMatchClass = PPCU16ImmAsmOperand;
 477   let DecoderMethod = "decodeUImmOperand<16>";
 478 }
 479 def PPCS17ImmAsmOperand : AsmOperandClass {
 480   let Name = "S17Imm"; let PredicateMethod = "isS17Imm";
 481   let RenderMethod = "addS16ImmOperands";
 482 }
 483 def s17imm  : Operand<i32> {
 484   // This operand type is used for addis/lis to allow the assembler parser
 485   // to accept immediates in the range -65536..65535 for compatibility with
 486   // the GNU assembler.  The operand is treated as 16-bit otherwise.
 487   let PrintMethod = "printS16ImmOperand";
 488   let EncoderMethod = "getImm16Encoding";
 489   let ParserMatchClass = PPCS17ImmAsmOperand;
 490   let DecoderMethod = "decodeSImmOperand<16>";
 491 }
 492 def PPCDirectBrAsmOperand : AsmOperandClass {
 493   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 494   let RenderMethod = "addBranchTargetOperands";
 495 }
 496 def directbrtarget : Operand<OtherVT> {
 497   let PrintMethod = "printBranchOperand";
 498   let EncoderMethod = "getDirectBrEncoding";
 499   let ParserMatchClass = PPCDirectBrAsmOperand;
 500 }
 501 def absdirectbrtarget : Operand<OtherVT> {
 502   let PrintMethod = "printAbsBranchOperand";
 503   let EncoderMethod = "getAbsDirectBrEncoding";
 504   let ParserMatchClass = PPCDirectBrAsmOperand;
 505 }
 506 def PPCCondBrAsmOperand : AsmOperandClass {
 507   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 508   let RenderMethod = "addBranchTargetOperands";
 509 }
 510 def condbrtarget : Operand<OtherVT> {
 511   let PrintMethod = "printBranchOperand";
 512   let EncoderMethod = "getCondBrEncoding";
 513   let ParserMatchClass = PPCCondBrAsmOperand;
 514 }
 515 def abscondbrtarget : Operand<OtherVT> {
 516   let PrintMethod = "printAbsBranchOperand";
 517   let EncoderMethod = "getAbsCondBrEncoding";
 518   let ParserMatchClass = PPCCondBrAsmOperand;
 519 }
 520 def calltarget : Operand<iPTR> {
 521   let PrintMethod = "printBranchOperand";
 522   let EncoderMethod = "getDirectBrEncoding";
 523   let ParserMatchClass = PPCDirectBrAsmOperand;
 524 }
 525 def abscalltarget : Operand<iPTR> {
 526   let PrintMethod = "printAbsBranchOperand";
 527   let EncoderMethod = "getAbsDirectBrEncoding";
 528   let ParserMatchClass = PPCDirectBrAsmOperand;
 529 }
 530 def PPCCRBitMaskOperand : AsmOperandClass {
 531  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 532 }
 533 def crbitm: Operand<i8> {
 534   let PrintMethod = "printcrbitm";
 535   let EncoderMethod = "get_crbitm_encoding";
 536   let DecoderMethod = "decodeCRBitMOperand";
 537   let ParserMatchClass = PPCCRBitMaskOperand;
 538 }
 539 // Address operands
 540 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 541 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 542   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 543 }
 544 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 545   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 546 }
 547 // A version of ptr_rc usable with the asm parser.
 548 def PPCRegGxRCOperand : AsmOperandClass {
 549   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 550 }
 551 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 552   let ParserMatchClass = PPCRegGxRCOperand;
 553 }
 554
 555 def PPCDispRIOperand : AsmOperandClass {
 556  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 557  let RenderMethod = "addS16ImmOperands";
 558 }
 559 def dispRI : Operand<iPTR> {
 560   let ParserMatchClass = PPCDispRIOperand;
 561 }
 562 def PPCDispRIXOperand : AsmOperandClass {
 563  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 564  let RenderMethod = "addImmOperands";
 565 }
 566 def dispRIX : Operand<iPTR> {
 567   let ParserMatchClass = PPCDispRIXOperand;
 568 }
 569 def PPCDispSPE8Operand : AsmOperandClass {
 570  let Name = "DispSPE8"; let PredicateMethod = "isU8ImmX8";
 571  let RenderMethod = "addImmOperands";
 572 }
 573 def dispSPE8 : Operand<iPTR> {
 574   let ParserMatchClass = PPCDispSPE8Operand;
 575 }
 576 def PPCDispSPE4Operand : AsmOperandClass {
 577  let Name = "DispSPE4"; let PredicateMethod = "isU7ImmX4";
 578  let RenderMethod = "addImmOperands";
 579 }
 580 def dispSPE4 : Operand<iPTR> {
 581   let ParserMatchClass = PPCDispSPE4Operand;
 582 }
 583 def PPCDispSPE2Operand : AsmOperandClass {
 584  let Name = "DispSPE2"; let PredicateMethod = "isU6ImmX2";
 585  let RenderMethod = "addImmOperands";
 586 }
 587 def dispSPE2 : Operand<iPTR> {
 588   let ParserMatchClass = PPCDispSPE2Operand;
 589 }
 590
 591 def memri : Operand<iPTR> {
 592   let PrintMethod = "printMemRegImm";
 593   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 594   let EncoderMethod = "getMemRIEncoding";
 595   let DecoderMethod = "decodeMemRIOperands";
 596 }
 597 def memrr : Operand<iPTR> {
 598   let PrintMethod = "printMemRegReg";
 599   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 600 }
 601 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 602   let PrintMethod = "printMemRegImm";
 603   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 604   let EncoderMethod = "getMemRIXEncoding";
 605   let DecoderMethod = "decodeMemRIXOperands";
 606 }
 607 def spe8dis : Operand<iPTR> {   // SPE displacement where the imm is 8-aligned.
 608   let PrintMethod = "printMemRegImm";
 609   let MIOperandInfo = (ops dispSPE8:$imm, ptr_rc_nor0:$reg);
 610   let EncoderMethod = "getSPE8DisEncoding";
 611 }
 612 def spe4dis : Operand<iPTR> {   // SPE displacement where the imm is 4-aligned.
 613   let PrintMethod = "printMemRegImm";
 614   let MIOperandInfo = (ops dispSPE4:$imm, ptr_rc_nor0:$reg);
 615   let EncoderMethod = "getSPE4DisEncoding";
 616 }
 617 def spe2dis : Operand<iPTR> {   // SPE displacement where the imm is 2-aligned.
 618   let PrintMethod = "printMemRegImm";
 619   let MIOperandInfo = (ops dispSPE2:$imm, ptr_rc_nor0:$reg);
 620   let EncoderMethod = "getSPE2DisEncoding";
 621 }
 622
 623 // A single-register address. This is used with the SjLj
 624 // pseudo-instructions.
 625 def memr : Operand<iPTR> {
 626   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 627 }
 628 def PPCTLSRegOperand : AsmOperandClass {
 629   let Name = "TLSReg"; let PredicateMethod = "isTLSReg";
 630   let RenderMethod = "addTLSRegOperands";
 631 }
 632 def tlsreg32 : Operand<i32> {
 633   let EncoderMethod = "getTLSRegEncoding";
 634   let ParserMatchClass = PPCTLSRegOperand;
 635 }
 636 def tlsgd32 : Operand<i32> {}
 637 def tlscall32 : Operand<i32> {
 638   let PrintMethod = "printTLSCall";
 639   let MIOperandInfo = (ops calltarget:$func, tlsgd32:$sym);
 640   let EncoderMethod = "getTLSCallEncoding";
 641 }
 642
 643 // PowerPC Predicate operand.
 644 def pred : Operand<OtherVT> {
 645   let PrintMethod = "printPredicateOperand";
 646   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 647 }
 648
 649 // Define PowerPC specific addressing mode.
 650 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 651 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 652 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 653 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 654
 655 // The address in a single register. This is used with the SjLj
 656 // pseudo-instructions.
 657 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 658
 659 /// This is just the offset part of iaddr, used for preinc.
 660 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 661
 662 //===----------------------------------------------------------------------===//
 663 // PowerPC Instruction Predicate Definitions.
 664 def In32BitMode  : Predicate<"!PPCSubTarget->isPPC64()">;
 665 def In64BitMode  : Predicate<"PPCSubTarget->isPPC64()">;
 666 def IsBookE  : Predicate<"PPCSubTarget->isBookE()">;
 667 def IsNotBookE  : Predicate<"!PPCSubTarget->isBookE()">;
 668 def HasOnlyMSYNC : Predicate<"PPCSubTarget->hasOnlyMSYNC()">;
 669 def HasSYNC   : Predicate<"!PPCSubTarget->hasOnlyMSYNC()">;
 670 def IsPPC4xx  : Predicate<"PPCSubTarget->isPPC4xx()">;
 671 def IsPPC6xx  : Predicate<"PPCSubTarget->isPPC6xx()">;
 672 def IsE500  : Predicate<"PPCSubTarget->isE500()">;
 673 def HasSPE  : Predicate<"PPCSubTarget->HasSPE()">;
 674 def HasICBT : Predicate<"PPCSubTarget->hasICBT()">;
 675 //===----------------------------------------------------------------------===//
 676 // PowerPC Multiclass Definitions.
 677
 678 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 679                     string asmbase, string asmstr, InstrItinClass itin,
 680                     list<dag> pattern> {
 681   let BaseName = asmbase in {
 682     def NAME : XForm_6<opcode, xo, OOL, IOL,
 683                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 684                        pattern>, RecFormRel;
 685     let Defs = [CR0] in
 686     def o    : XForm_6<opcode, xo, OOL, IOL,
 687                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 688                        []>, isDOT, RecFormRel;
 689   }
 690 }
 691
 692 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 693                      string asmbase, string asmstr, InstrItinClass itin,
 694                      list<dag> pattern> {
 695   let BaseName = asmbase in {
 696     let Defs = [CARRY] in
 697     def NAME : XForm_6<opcode, xo, OOL, IOL,
 698                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 699                        pattern>, RecFormRel;
 700     let Defs = [CARRY, CR0] in
 701     def o    : XForm_6<opcode, xo, OOL, IOL,
 702                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 703                        []>, isDOT, RecFormRel;
 704   }
 705 }
 706
 707 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 708                       string asmbase, string asmstr, InstrItinClass itin,
 709                       list<dag> pattern> {
 710   let BaseName = asmbase in {
 711     let Defs = [CARRY] in
 712     def NAME : XForm_10<opcode, xo, OOL, IOL,
 713                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 714                        pattern>, RecFormRel;
 715     let Defs = [CARRY, CR0] in
 716     def o    : XForm_10<opcode, xo, OOL, IOL,
 717                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 718                        []>, isDOT, RecFormRel;
 719   }
 720 }
 721
 722 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 723                     string asmbase, string asmstr, InstrItinClass itin,
 724                     list<dag> pattern> {
 725   let BaseName = asmbase in {
 726     def NAME : XForm_11<opcode, xo, OOL, IOL,
 727                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 728                        pattern>, RecFormRel;
 729     let Defs = [CR0] in
 730     def o    : XForm_11<opcode, xo, OOL, IOL,
 731                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 732                        []>, isDOT, RecFormRel;
 733   }
 734 }
 735
 736 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 737                     string asmbase, string asmstr, InstrItinClass itin,
 738                     list<dag> pattern> {
 739   let BaseName = asmbase in {
 740     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 741                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 742                        pattern>, RecFormRel;
 743     let Defs = [CR0] in
 744     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 745                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 746                        []>, isDOT, RecFormRel;
 747   }
 748 }
 749
 750 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 751                       string asmbase, string asmstr, InstrItinClass itin,
 752                       list<dag> pattern> {
 753   let BaseName = asmbase in {
 754     let Defs = [CARRY] in
 755     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 756                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 757                        pattern>, RecFormRel;
 758     let Defs = [CARRY, CR0] in
 759     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 760                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 761                        []>, isDOT, RecFormRel;
 762   }
 763 }
 764
 765 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 766                     string asmbase, string asmstr, InstrItinClass itin,
 767                     list<dag> pattern> {
 768   let BaseName = asmbase in {
 769     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 770                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 771                        pattern>, RecFormRel;
 772     let Defs = [CR0] in
 773     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 774                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 775                        []>, isDOT, RecFormRel;
 776   }
 777 }
 778
 779 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 780                       string asmbase, string asmstr, InstrItinClass itin,
 781                       list<dag> pattern> {
 782   let BaseName = asmbase in {
 783     let Defs = [CARRY] in
 784     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 785                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 786                        pattern>, RecFormRel;
 787     let Defs = [CARRY, CR0] in
 788     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 789                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 790                        []>, isDOT, RecFormRel;
 791   }
 792 }
 793
 794 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 795                     string asmbase, string asmstr, InstrItinClass itin,
 796                     list<dag> pattern> {
 797   let BaseName = asmbase in {
 798     def NAME : MForm_2<opcode, OOL, IOL,
 799                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 800                        pattern>, RecFormRel;
 801     let Defs = [CR0] in
 802     def o    : MForm_2<opcode, OOL, IOL,
 803                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 804                        []>, isDOT, RecFormRel;
 805   }
 806 }
 807
 808 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 809                     string asmbase, string asmstr, InstrItinClass itin,
 810                     list<dag> pattern> {
 811   let BaseName = asmbase in {
 812     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 813                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 814                        pattern>, RecFormRel;
 815     let Defs = [CR0] in
 816     def o    : MDForm_1<opcode, xo, OOL, IOL,
 817                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 818                        []>, isDOT, RecFormRel;
 819   }
 820 }
 821
 822 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 823                      string asmbase, string asmstr, InstrItinClass itin,
 824                      list<dag> pattern> {
 825   let BaseName = asmbase in {
 826     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 827                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 828                         pattern>, RecFormRel;
 829     let Defs = [CR0] in
 830     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 831                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 832                         []>, isDOT, RecFormRel;
 833   }
 834 }
 835
 836 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 837                       string asmbase, string asmstr, InstrItinClass itin,
 838                       list<dag> pattern> {
 839   let BaseName = asmbase in {
 840     let Defs = [CARRY] in
 841     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 842                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 843                        pattern>, RecFormRel;
 844     let Defs = [CARRY, CR0] in
 845     def o    : XSForm_1<opcode, xo, OOL, IOL,
 846                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 847                        []>, isDOT, RecFormRel;
 848   }
 849 }
 850
 851 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 852                     string asmbase, string asmstr, InstrItinClass itin,
 853                     list<dag> pattern> {
 854   let BaseName = asmbase in {
 855     def NAME : XForm_26<opcode, xo, OOL, IOL,
 856                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 857                        pattern>, RecFormRel;
 858     let Defs = [CR1] in
 859     def o    : XForm_26<opcode, xo, OOL, IOL,
 860                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 861                        []>, isDOT, RecFormRel;
 862   }
 863 }
 864
 865 multiclass XForm_28r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 866                     string asmbase, string asmstr, InstrItinClass itin,
 867                     list<dag> pattern> {
 868   let BaseName = asmbase in {
 869     def NAME : XForm_28<opcode, xo, OOL, IOL,
 870                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 871                        pattern>, RecFormRel;
 872     let Defs = [CR1] in
 873     def o    : XForm_28<opcode, xo, OOL, IOL,
 874                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 875                        []>, isDOT, RecFormRel;
 876   }
 877 }
 878
 879 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 880                     string asmbase, string asmstr, InstrItinClass itin,
 881                     list<dag> pattern> {
 882   let BaseName = asmbase in {
 883     def NAME : AForm_1<opcode, xo, OOL, IOL,
 884                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 885                        pattern>, RecFormRel;
 886     let Defs = [CR1] in
 887     def o    : AForm_1<opcode, xo, OOL, IOL,
 888                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 889                        []>, isDOT, RecFormRel;
 890   }
 891 }
 892
 893 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 894                     string asmbase, string asmstr, InstrItinClass itin,
 895                     list<dag> pattern> {
 896   let BaseName = asmbase in {
 897     def NAME : AForm_2<opcode, xo, OOL, IOL,
 898                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 899                        pattern>, RecFormRel;
 900     let Defs = [CR1] in
 901     def o    : AForm_2<opcode, xo, OOL, IOL,
 902                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 903                        []>, isDOT, RecFormRel;
 904   }
 905 }
 906
 907 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 908                     string asmbase, string asmstr, InstrItinClass itin,
 909                     list<dag> pattern> {
 910   let BaseName = asmbase in {
 911     def NAME : AForm_3<opcode, xo, OOL, IOL,
 912                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 913                        pattern>, RecFormRel;
 914     let Defs = [CR1] in
 915     def o    : AForm_3<opcode, xo, OOL, IOL,
 916                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 917                        []>, isDOT, RecFormRel;
 918   }
 919 }
 920
 921 //===----------------------------------------------------------------------===//
 922 // PowerPC Instruction Definitions.
 923
 924 // Pseudo-instructions:
 925
 926 let hasCtrlDep = 1 in {
 927 let Defs = [R1], Uses = [R1] in {
 928 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 929                               [(callseq_start timm:$amt)]>;
 930 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 931                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 932 }
 933
 934 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 935                               "UPDATE_VRSAVE $rD, $rS", []>;
 936 }
 937
 938 let Defs = [R1], Uses = [R1] in
 939 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 940                        [(set i32:$result,
 941                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 942
 943 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 944 // instruction selection into a branch sequence.
 945 let usesCustomInserter = 1,    // Expanded after instruction selection.
 946     PPC970_Single = 1 in {
 947   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 948   // because either operand might become the first operand in an isel, and
 949   // that operand cannot be r0.
 950   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 951                               gprc_nor0:$T, gprc_nor0:$F,
 952                               i32imm:$BROPC), "#SELECT_CC_I4",
 953                               []>;
 954   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 955                               g8rc_nox0:$T, g8rc_nox0:$F,
 956                               i32imm:$BROPC), "#SELECT_CC_I8",
 957                               []>;
 958   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
 959                               i32imm:$BROPC), "#SELECT_CC_F4",
 960                               []>;
 961   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
 962                               i32imm:$BROPC), "#SELECT_CC_F8",
 963                               []>;
 964   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
 965                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 966                               []>;
 967
 968   // SELECT_* pseudo instructions, like SELECT_CC_* but taking condition
 969   // register bit directly.
 970   def SELECT_I4 : Pseudo<(outs gprc:$dst), (ins crbitrc:$cond,
 971                           gprc_nor0:$T, gprc_nor0:$F), "#SELECT_I4",
 972                           [(set i32:$dst, (select i1:$cond, i32:$T, i32:$F))]>;
 973   def SELECT_I8 : Pseudo<(outs g8rc:$dst), (ins crbitrc:$cond,
 974                           g8rc_nox0:$T, g8rc_nox0:$F), "#SELECT_I8",
 975                           [(set i64:$dst, (select i1:$cond, i64:$T, i64:$F))]>;
 976   def SELECT_F4  : Pseudo<(outs f4rc:$dst), (ins crbitrc:$cond,
 977                           f4rc:$T, f4rc:$F), "#SELECT_F4",
 978                           [(set f32:$dst, (select i1:$cond, f32:$T, f32:$F))]>;
 979   def SELECT_F8  : Pseudo<(outs f8rc:$dst), (ins crbitrc:$cond,
 980                           f8rc:$T, f8rc:$F), "#SELECT_F8",
 981                           [(set f64:$dst, (select i1:$cond, f64:$T, f64:$F))]>;
 982   def SELECT_VRRC: Pseudo<(outs vrrc:$dst), (ins crbitrc:$cond,
 983                           vrrc:$T, vrrc:$F), "#SELECT_VRRC",
 984                           [(set v4i32:$dst,
 985                                 (select i1:$cond, v4i32:$T, v4i32:$F))]>;
 986 }
 987
 988 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 989 // scavenge a register for it.
 990 let mayStore = 1 in {
 991 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
 992                      "#SPILL_CR", []>;
 993 def SPILL_CRBIT : Pseudo<(outs), (ins crbitrc:$cond, memri:$F),
 994                          "#SPILL_CRBIT", []>;
 995 }
 996
 997 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 998 // spilled), so we'll need to scavenge a register for it.
 999 let mayLoad = 1 in {
1000 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
1001                      "#RESTORE_CR", []>;
1002 def RESTORE_CRBIT : Pseudo<(outs crbitrc:$cond), (ins memri:$F),
1003                            "#RESTORE_CRBIT", []>;
1004 }
1005
1006 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
1007   let isReturn = 1, Uses = [LR, RM] in
1008     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", IIC_BrB,
1009                            [(retflag)]>, Requires<[In32BitMode]>;
1010   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
1011     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
1012                             []>;
1013
1014     let isCodeGenOnly = 1 in {
1015       def BCCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
1016                                "b${cond:cc}ctr${cond:pm} ${cond:reg}", IIC_BrB,
1017                                []>;
1018
1019       def BCCTR :  XLForm_2_br2<19, 528, 12, 0, (outs), (ins crbitrc:$bi),
1020                                 "bcctr 12, $bi, 0", IIC_BrB, []>;
1021       def BCCTRn : XLForm_2_br2<19, 528, 4, 0, (outs), (ins crbitrc:$bi),
1022                                 "bcctr 4, $bi, 0", IIC_BrB, []>;
1023     }
1024   }
1025 }
1026
1027 let Defs = [LR] in
1028   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
1029                    PPC970_Unit_BRU;
1030 let Defs = [LR] in
1031   def MoveGOTtoLR : Pseudo<(outs), (ins), "#MoveGOTtoLR", []>,
1032                     PPC970_Unit_BRU;
1033
1034 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
1035   let isBarrier = 1 in {
1036   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
1037                   "b $dst", IIC_BrB,
1038                   [(br bb:$dst)]>;
1039   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
1040                   "ba $dst", IIC_BrB, []>;
1041   }
1042
1043   // BCC represents an arbitrary conditional branch on a predicate.
1044   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
1045   // a two-value operand where a dag node expects two operands. :(
1046   let isCodeGenOnly = 1 in {
1047     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
1048                     "b${cond:cc}${cond:pm} ${cond:reg}, $dst"
1049                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
1050     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
1051                      "b${cond:cc}a${cond:pm} ${cond:reg}, $dst">;
1052
1053     let isReturn = 1, Uses = [LR, RM] in
1054     def BCCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
1055                            "b${cond:cc}lr${cond:pm} ${cond:reg}", IIC_BrB, []>;
1056   }
1057
1058   let isCodeGenOnly = 1 in {
1059     let Pattern = [(brcond i1:$bi, bb:$dst)] in
1060     def BC  : BForm_4<16, 12, 0, 0, (outs), (ins crbitrc:$bi, condbrtarget:$dst),
1061              "bc 12, $bi, $dst">;
1062
1063     let Pattern = [(brcond (not i1:$bi), bb:$dst)] in
1064     def BCn : BForm_4<16, 4, 0, 0, (outs), (ins crbitrc:$bi, condbrtarget:$dst),
1065              "bc 4, $bi, $dst">;
1066
1067     let isReturn = 1, Uses = [LR, RM] in
1068     def BCLR  : XLForm_2_br2<19, 16, 12, 0, (outs), (ins crbitrc:$bi),
1069                              "bclr 12, $bi, 0", IIC_BrB, []>;
1070     def BCLRn : XLForm_2_br2<19, 16, 4, 0, (outs), (ins crbitrc:$bi),
1071                              "bclr 4, $bi, 0", IIC_BrB, []>;
1072   }
1073
1074   let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
1075    def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
1076                              "bdzlr", IIC_BrB, []>;
1077    def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
1078                              "bdnzlr", IIC_BrB, []>;
1079    def BDZLRp : XLForm_2_ext<19, 16, 27, 0, 0, (outs), (ins),
1080                              "bdzlr+", IIC_BrB, []>;
1081    def BDNZLRp: XLForm_2_ext<19, 16, 25, 0, 0, (outs), (ins),
1082                              "bdnzlr+", IIC_BrB, []>;
1083    def BDZLRm : XLForm_2_ext<19, 16, 26, 0, 0, (outs), (ins),
1084                              "bdzlr-", IIC_BrB, []>;
1085    def BDNZLRm: XLForm_2_ext<19, 16, 24, 0, 0, (outs), (ins),
1086                              "bdnzlr-", IIC_BrB, []>;
1087   }
1088
1089   let Defs = [CTR], Uses = [CTR] in {
1090     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
1091                        "bdz $dst">;
1092     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
1093                        "bdnz $dst">;
1094     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
1095                         "bdza $dst">;
1096     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
1097                         "bdnza $dst">;
1098     def BDZp : BForm_1<16, 27, 0, 0, (outs), (ins condbrtarget:$dst),
1099                        "bdz+ $dst">;
1100     def BDNZp: BForm_1<16, 25, 0, 0, (outs), (ins condbrtarget:$dst),
1101                        "bdnz+ $dst">;
1102     def BDZAp : BForm_1<16, 27, 1, 0, (outs), (ins abscondbrtarget:$dst),
1103                         "bdza+ $dst">;
1104     def BDNZAp: BForm_1<16, 25, 1, 0, (outs), (ins abscondbrtarget:$dst),
1105                         "bdnza+ $dst">;
1106     def BDZm : BForm_1<16, 26, 0, 0, (outs), (ins condbrtarget:$dst),
1107                        "bdz- $dst">;
1108     def BDNZm: BForm_1<16, 24, 0, 0, (outs), (ins condbrtarget:$dst),
1109                        "bdnz- $dst">;
1110     def BDZAm : BForm_1<16, 26, 1, 0, (outs), (ins abscondbrtarget:$dst),
1111                         "bdza- $dst">;
1112     def BDNZAm: BForm_1<16, 24, 1, 0, (outs), (ins abscondbrtarget:$dst),
1113                         "bdnza- $dst">;
1114   }
1115 }
1116
1117 // The unconditional BCL used by the SjLj setjmp code.
1118 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
1119   let Defs = [LR], Uses = [RM] in {
1120     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
1121                             "bcl 20, 31, $dst">;
1122   }
1123 }
1124
1125 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
1126   // Convenient aliases for call instructions
1127   let Uses = [RM] in {
1128     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
1129                     "bl $func", IIC_BrB, []>;  // See Pat patterns below.
1130     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
1131                     "bla $func", IIC_BrB, [(PPCcall (i32 imm:$func))]>;
1132
1133     let isCodeGenOnly = 1 in {
1134       def BL_TLS  : IForm<18, 0, 1, (outs), (ins tlscall32:$func),
1135                           "bl $func", IIC_BrB, []>;
1136       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
1137                        "b${cond:cc}l${cond:pm} ${cond:reg}, $dst">;
1138       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
1139                         "b${cond:cc}la${cond:pm} ${cond:reg}, $dst">;
1140
1141       def BCL  : BForm_4<16, 12, 0, 1, (outs),
1142                          (ins crbitrc:$bi, condbrtarget:$dst),
1143                          "bcl 12, $bi, $dst">;
1144       def BCLn : BForm_4<16, 4, 0, 1, (outs),
1145                          (ins crbitrc:$bi, condbrtarget:$dst),
1146                          "bcl 4, $bi, $dst">;
1147     }
1148   }
1149   let Uses = [CTR, RM] in {
1150     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
1151                              "bctrl", IIC_BrB, [(PPCbctrl)]>,
1152                 Requires<[In32BitMode]>;
1153
1154     let isCodeGenOnly = 1 in {
1155       def BCCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
1156                                 "b${cond:cc}ctrl${cond:pm} ${cond:reg}", IIC_BrB,
1157                                 []>;
1158
1159       def BCCTRL  : XLForm_2_br2<19, 528, 12, 1, (outs), (ins crbitrc:$bi),
1160                                  "bcctrl 12, $bi, 0", IIC_BrB, []>;
1161       def BCCTRLn : XLForm_2_br2<19, 528, 4, 1, (outs), (ins crbitrc:$bi),
1162                                  "bcctrl 4, $bi, 0", IIC_BrB, []>;
1163     }
1164   }
1165   let Uses = [LR, RM] in {
1166     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
1167                             "blrl", IIC_BrB, []>;
1168
1169     let isCodeGenOnly = 1 in {
1170       def BCCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
1171                               "b${cond:cc}lrl${cond:pm} ${cond:reg}", IIC_BrB,
1172                               []>;
1173
1174       def BCLRL  : XLForm_2_br2<19, 16, 12, 1, (outs), (ins crbitrc:$bi),
1175                                 "bclrl 12, $bi, 0", IIC_BrB, []>;
1176       def BCLRLn : XLForm_2_br2<19, 16, 4, 1, (outs), (ins crbitrc:$bi),
1177                                 "bclrl 4, $bi, 0", IIC_BrB, []>;
1178     }
1179   }
1180   let Defs = [CTR], Uses = [CTR, RM] in {
1181     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
1182                         "bdzl $dst">;
1183     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
1184                         "bdnzl $dst">;
1185     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
1186                          "bdzla $dst">;
1187     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
1188                          "bdnzla $dst">;
1189     def BDZLp : BForm_1<16, 27, 0, 1, (outs), (ins condbrtarget:$dst),
1190                         "bdzl+ $dst">;
1191     def BDNZLp: BForm_1<16, 25, 0, 1, (outs), (ins condbrtarget:$dst),
1192                         "bdnzl+ $dst">;
1193     def BDZLAp : BForm_1<16, 27, 1, 1, (outs), (ins abscondbrtarget:$dst),
1194                          "bdzla+ $dst">;
1195     def BDNZLAp: BForm_1<16, 25, 1, 1, (outs), (ins abscondbrtarget:$dst),
1196                          "bdnzla+ $dst">;
1197     def BDZLm : BForm_1<16, 26, 0, 1, (outs), (ins condbrtarget:$dst),
1198                         "bdzl- $dst">;
1199     def BDNZLm: BForm_1<16, 24, 0, 1, (outs), (ins condbrtarget:$dst),
1200                         "bdnzl- $dst">;
1201     def BDZLAm : BForm_1<16, 26, 1, 1, (outs), (ins abscondbrtarget:$dst),
1202                          "bdzla- $dst">;
1203     def BDNZLAm: BForm_1<16, 24, 1, 1, (outs), (ins abscondbrtarget:$dst),
1204                          "bdnzla- $dst">;
1205   }
1206   let Defs = [CTR], Uses = [CTR, LR, RM] in {
1207     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
1208                                "bdzlrl", IIC_BrB, []>;
1209     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
1210                                "bdnzlrl", IIC_BrB, []>;
1211     def BDZLRLp : XLForm_2_ext<19, 16, 27, 0, 1, (outs), (ins),
1212                                "bdzlrl+", IIC_BrB, []>;
1213     def BDNZLRLp: XLForm_2_ext<19, 16, 25, 0, 1, (outs), (ins),
1214                                "bdnzlrl+", IIC_BrB, []>;
1215     def BDZLRLm : XLForm_2_ext<19, 16, 26, 0, 1, (outs), (ins),
1216                                "bdzlrl-", IIC_BrB, []>;
1217     def BDNZLRLm: XLForm_2_ext<19, 16, 24, 0, 1, (outs), (ins),
1218                                "bdnzlrl-", IIC_BrB, []>;
1219   }
1220 }
1221
1222 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1223 def TCRETURNdi :Pseudo< (outs),
1224                         (ins calltarget:$dst, i32imm:$offset),
1225                  "#TC_RETURNd $dst $offset",
1226                  []>;
1227
1228
1229 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1230 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1231                  "#TC_RETURNa $func $offset",
1232                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1233
1234 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1235 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1236                  "#TC_RETURNr $dst $offset",
1237                  []>;
1238
1239
1240 let isCodeGenOnly = 1 in {
1241
1242 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1243     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1244 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
1245                             []>, Requires<[In32BitMode]>;
1246
1247 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1248     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1249 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1250                   "b $dst", IIC_BrB,
1251                   []>;
1252
1253 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1254     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1255 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1256                   "ba $dst", IIC_BrB,
1257                   []>;
1258
1259 }
1260
1261 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1262   let Defs = [CTR] in
1263   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1264                             "#EH_SJLJ_SETJMP32",
1265                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1266                           Requires<[In32BitMode]>;
1267   let isTerminator = 1 in
1268   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1269                             "#EH_SJLJ_LONGJMP32",
1270                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1271                           Requires<[In32BitMode]>;
1272 }
1273
1274 let isBranch = 1, isTerminator = 1 in {
1275   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1276                         "#EH_SjLj_Setup\t$dst", []>;
1277 }
1278
1279 // System call.
1280 let PPC970_Unit = 7 in {
1281   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1282                       "sc $lev", IIC_BrB, [(PPCsc (i32 imm:$lev))]>;
1283 }
1284
1285 // DCB* instructions.
1286 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst), "dcba $dst",
1287                       IIC_LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1288                       PPC970_DGroup_Single;
1289 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst), "dcbf $dst",
1290                       IIC_LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1291                       PPC970_DGroup_Single;
1292 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst), "dcbi $dst",
1293                       IIC_LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1294                       PPC970_DGroup_Single;
1295 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst), "dcbst $dst",
1296                       IIC_LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1297                       PPC970_DGroup_Single;
1298 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst), "dcbt $dst",
1299                       IIC_LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1300                       PPC970_DGroup_Single;
1301 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst), "dcbtst $dst",
1302                       IIC_LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1303                       PPC970_DGroup_Single;
1304 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst), "dcbz $dst",
1305                       IIC_LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1306                       PPC970_DGroup_Single;
1307 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst), "dcbzl $dst",
1308                       IIC_LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1309                       PPC970_DGroup_Single;
1310
1311 def ICBT  : XForm_icbt<31, 22, (outs), (ins u4imm:$CT, memrr:$src),
1312                        "icbt $CT, $src", IIC_LdStLoad>, Requires<[HasICBT]>;
1313
1314 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1315           (DCBT xoaddr:$dst)>;   // data prefetch for loads
1316 def : Pat<(prefetch xoaddr:$dst, (i32 1), imm, (i32 1)),
1317           (DCBTST xoaddr:$dst)>; // data prefetch for stores
1318 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 0)),
1319           (ICBT 0, xoaddr:$dst)>, Requires<[HasICBT]>; // inst prefetch (for read)
1320
1321 // Atomic operations
1322 let usesCustomInserter = 1 in {
1323   let Defs = [CR0] in {
1324     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1325       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1326       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1327     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1328       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1329       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1330     def ATOMIC_LOAD_AND_I8 : Pseudo<
1331       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1332       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1333     def ATOMIC_LOAD_OR_I8 : Pseudo<
1334       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1335       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1336     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1337       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1338       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1339     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1340       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1341       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1342     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1343       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1344       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1345     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1346       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1347       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1348     def ATOMIC_LOAD_AND_I16 : Pseudo<
1349       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1350       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1351     def ATOMIC_LOAD_OR_I16 : Pseudo<
1352       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1353       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1354     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1355       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1356       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1357     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1358       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1359       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1360     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1361       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1362       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1363     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1364       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1365       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1366     def ATOMIC_LOAD_AND_I32 : Pseudo<
1367       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1368       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1369     def ATOMIC_LOAD_OR_I32 : Pseudo<
1370       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1371       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1372     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1373       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1374       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1375     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1376       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1377       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1378
1379     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1380       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1381       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1382     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1383       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1384       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1385     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1386       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1387       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1388
1389     def ATOMIC_SWAP_I8 : Pseudo<
1390       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1391       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1392     def ATOMIC_SWAP_I16 : Pseudo<
1393       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1394       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1395     def ATOMIC_SWAP_I32 : Pseudo<
1396       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1397       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1398   }
1399 }
1400
1401 // Instructions to support atomic operations
1402 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1403                    "lwarx $rD, $src", IIC_LdStLWARX,
1404                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
1405
1406 let Defs = [CR0] in
1407 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1408                    "stwcx. $rS, $dst", IIC_LdStSTWCX,
1409                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
1410                    isDOT;
1411
1412 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1413 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", IIC_LdStLoad, [(trap)]>;
1414
1415 def TWI : DForm_base<3, (outs), (ins u5imm:$to, gprc:$rA, s16imm:$imm),
1416                      "twi $to, $rA, $imm", IIC_IntTrapW, []>;
1417 def TW : XForm_1<31, 4, (outs), (ins u5imm:$to, gprc:$rA, gprc:$rB),
1418                  "tw $to, $rA, $rB", IIC_IntTrapW, []>;
1419 def TDI : DForm_base<2, (outs), (ins u5imm:$to, g8rc:$rA, s16imm:$imm),
1420                      "tdi $to, $rA, $imm", IIC_IntTrapD, []>;
1421 def TD : XForm_1<31, 68, (outs), (ins u5imm:$to, g8rc:$rA, g8rc:$rB),
1422                  "td $to, $rA, $rB", IIC_IntTrapD, []>;
1423
1424 //===----------------------------------------------------------------------===//
1425 // PPC32 Load Instructions.
1426 //
1427
1428 // Unindexed (r+i) Loads.
1429 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1430 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1431                   "lbz $rD, $src", IIC_LdStLoad,
1432                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1433 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1434                   "lha $rD, $src", IIC_LdStLHA,
1435                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1436                   PPC970_DGroup_Cracked;
1437 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1438                   "lhz $rD, $src", IIC_LdStLoad,
1439                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1440 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1441                   "lwz $rD, $src", IIC_LdStLoad,
1442                   [(set i32:$rD, (load iaddr:$src))]>;
1443
1444 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1445                   "lfs $rD, $src", IIC_LdStLFD,
1446                   [(set f32:$rD, (load iaddr:$src))]>;
1447 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1448                   "lfd $rD, $src", IIC_LdStLFD,
1449                   [(set f64:$rD, (load iaddr:$src))]>;
1450
1451
1452 // Unindexed (r+i) Loads with Update (preinc).
1453 let mayLoad = 1, hasSideEffects = 0 in {
1454 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1455                    "lbzu $rD, $addr", IIC_LdStLoadUpd,
1456                    []>, RegConstraint<"$addr.reg = $ea_result">,
1457                    NoEncode<"$ea_result">;
1458
1459 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1460                    "lhau $rD, $addr", IIC_LdStLHAU,
1461                    []>, RegConstraint<"$addr.reg = $ea_result">,
1462                    NoEncode<"$ea_result">;
1463
1464 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1465                    "lhzu $rD, $addr", IIC_LdStLoadUpd,
1466                    []>, RegConstraint<"$addr.reg = $ea_result">,
1467                    NoEncode<"$ea_result">;
1468
1469 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1470                    "lwzu $rD, $addr", IIC_LdStLoadUpd,
1471                    []>, RegConstraint<"$addr.reg = $ea_result">,
1472                    NoEncode<"$ea_result">;
1473
1474 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1475                   "lfsu $rD, $addr", IIC_LdStLFDU,
1476                   []>, RegConstraint<"$addr.reg = $ea_result">,
1477                    NoEncode<"$ea_result">;
1478
1479 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1480                   "lfdu $rD, $addr", IIC_LdStLFDU,
1481                   []>, RegConstraint<"$addr.reg = $ea_result">,
1482                    NoEncode<"$ea_result">;
1483
1484
1485 // Indexed (r+r) Loads with Update (preinc).
1486 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1487                    (ins memrr:$addr),
1488                    "lbzux $rD, $addr", IIC_LdStLoadUpdX,
1489                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1490                    NoEncode<"$ea_result">;
1491
1492 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1493                    (ins memrr:$addr),
1494                    "lhaux $rD, $addr", IIC_LdStLHAUX,
1495                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1496                    NoEncode<"$ea_result">;
1497
1498 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1499                    (ins memrr:$addr),
1500                    "lhzux $rD, $addr", IIC_LdStLoadUpdX,
1501                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1502                    NoEncode<"$ea_result">;
1503
1504 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1505                    (ins memrr:$addr),
1506                    "lwzux $rD, $addr", IIC_LdStLoadUpdX,
1507                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1508                    NoEncode<"$ea_result">;
1509
1510 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1511                    (ins memrr:$addr),
1512                    "lfsux $rD, $addr", IIC_LdStLFDUX,
1513                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1514                    NoEncode<"$ea_result">;
1515
1516 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1517                    (ins memrr:$addr),
1518                    "lfdux $rD, $addr", IIC_LdStLFDUX,
1519                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1520                    NoEncode<"$ea_result">;
1521 }
1522 }
1523
1524 // Indexed (r+r) Loads.
1525 //
1526 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1527 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1528                    "lbzx $rD, $src", IIC_LdStLoad,
1529                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1530 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1531                    "lhax $rD, $src", IIC_LdStLHA,
1532                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1533                    PPC970_DGroup_Cracked;
1534 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1535                    "lhzx $rD, $src", IIC_LdStLoad,
1536                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1537 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1538                    "lwzx $rD, $src", IIC_LdStLoad,
1539                    [(set i32:$rD, (load xaddr:$src))]>;
1540
1541
1542 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1543                    "lhbrx $rD, $src", IIC_LdStLoad,
1544                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1545 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1546                    "lwbrx $rD, $src", IIC_LdStLoad,
1547                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1548
1549 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1550                       "lfsx $frD, $src", IIC_LdStLFD,
1551                       [(set f32:$frD, (load xaddr:$src))]>;
1552 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1553                       "lfdx $frD, $src", IIC_LdStLFD,
1554                       [(set f64:$frD, (load xaddr:$src))]>;
1555
1556 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1557                       "lfiwax $frD, $src", IIC_LdStLFD,
1558                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1559 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1560                       "lfiwzx $frD, $src", IIC_LdStLFD,
1561                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1562 }
1563
1564 // Load Multiple
1565 def LMW : DForm_1<46, (outs gprc:$rD), (ins memri:$src),
1566                   "lmw $rD, $src", IIC_LdStLMW, []>;
1567
1568 //===----------------------------------------------------------------------===//
1569 // PPC32 Store Instructions.
1570 //
1571
1572 // Unindexed (r+i) Stores.
1573 let PPC970_Unit = 2 in {
1574 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1575                    "stb $rS, $src", IIC_LdStStore,
1576                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1577 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1578                    "sth $rS, $src", IIC_LdStStore,
1579                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1580 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1581                    "stw $rS, $src", IIC_LdStStore,
1582                    [(store i32:$rS, iaddr:$src)]>;
1583 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1584                    "stfs $rS, $dst", IIC_LdStSTFD,
1585                    [(store f32:$rS, iaddr:$dst)]>;
1586 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1587                    "stfd $rS, $dst", IIC_LdStSTFD,
1588                    [(store f64:$rS, iaddr:$dst)]>;
1589 }
1590
1591 // Unindexed (r+i) Stores with Update (preinc).
1592 let PPC970_Unit = 2, mayStore = 1 in {
1593 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1594                     "stbu $rS, $dst", IIC_LdStStoreUpd, []>,
1595                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1596 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1597                     "sthu $rS, $dst", IIC_LdStStoreUpd, []>,
1598                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1599 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1600                     "stwu $rS, $dst", IIC_LdStStoreUpd, []>,
1601                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1602 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1603                     "stfsu $rS, $dst", IIC_LdStSTFDU, []>,
1604                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1605 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1606                     "stfdu $rS, $dst", IIC_LdStSTFDU, []>,
1607                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1608 }
1609
1610 // Patterns to match the pre-inc stores.  We can't put the patterns on
1611 // the instruction definitions directly as ISel wants the address base
1612 // and offset to be separate operands, not a single complex operand.
1613 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1614           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1615 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1616           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1617 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1618           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1619 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1620           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1621 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1622           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1623
1624 // Indexed (r+r) Stores.
1625 let PPC970_Unit = 2 in {
1626 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1627                    "stbx $rS, $dst", IIC_LdStStore,
1628                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1629                    PPC970_DGroup_Cracked;
1630 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1631                    "sthx $rS, $dst", IIC_LdStStore,
1632                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1633                    PPC970_DGroup_Cracked;
1634 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1635                    "stwx $rS, $dst", IIC_LdStStore,
1636                    [(store i32:$rS, xaddr:$dst)]>,
1637                    PPC970_DGroup_Cracked;
1638
1639 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1640                    "sthbrx $rS, $dst", IIC_LdStStore,
1641                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1642                    PPC970_DGroup_Cracked;
1643 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1644                    "stwbrx $rS, $dst", IIC_LdStStore,
1645                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1646                    PPC970_DGroup_Cracked;
1647
1648 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1649                      "stfiwx $frS, $dst", IIC_LdStSTFD,
1650                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1651
1652 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1653                      "stfsx $frS, $dst", IIC_LdStSTFD,
1654                      [(store f32:$frS, xaddr:$dst)]>;
1655 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1656                      "stfdx $frS, $dst", IIC_LdStSTFD,
1657                      [(store f64:$frS, xaddr:$dst)]>;
1658 }
1659
1660 // Indexed (r+r) Stores with Update (preinc).
1661 let PPC970_Unit = 2, mayStore = 1 in {
1662 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1663                     "stbux $rS, $dst", IIC_LdStStoreUpd, []>,
1664                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1665                     PPC970_DGroup_Cracked;
1666 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1667                     "sthux $rS, $dst", IIC_LdStStoreUpd, []>,
1668                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1669                     PPC970_DGroup_Cracked;
1670 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1671                     "stwux $rS, $dst", IIC_LdStStoreUpd, []>,
1672                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1673                     PPC970_DGroup_Cracked;
1674 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1675                     "stfsux $rS, $dst", IIC_LdStSTFDU, []>,
1676                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1677                     PPC970_DGroup_Cracked;
1678 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1679                     "stfdux $rS, $dst", IIC_LdStSTFDU, []>,
1680                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1681                     PPC970_DGroup_Cracked;
1682 }
1683
1684 // Patterns to match the pre-inc stores.  We can't put the patterns on
1685 // the instruction definitions directly as ISel wants the address base
1686 // and offset to be separate operands, not a single complex operand.
1687 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1688           (STBUX $rS, $ptrreg, $ptroff)>;
1689 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1690           (STHUX $rS, $ptrreg, $ptroff)>;
1691 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1692           (STWUX $rS, $ptrreg, $ptroff)>;
1693 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1694           (STFSUX $rS, $ptrreg, $ptroff)>;
1695 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1696           (STFDUX $rS, $ptrreg, $ptroff)>;
1697
1698 // Store Multiple
1699 def STMW : DForm_1<47, (outs), (ins gprc:$rS, memri:$dst),
1700                    "stmw $rS, $dst", IIC_LdStLMW, []>;
1701
1702 def SYNC : XForm_24_sync<31, 598, (outs), (ins i32imm:$L),
1703                         "sync $L", IIC_LdStSync, []>;
1704
1705 let isCodeGenOnly = 1 in {
1706   def MSYNC : XForm_24_sync<31, 598, (outs), (ins),
1707                            "msync", IIC_LdStSync, []> {
1708     let L = 0;
1709   }
1710 }
1711
1712 def : Pat<(int_ppc_sync),   (SYNC 0)>, Requires<[HasSYNC]>;
1713 def : Pat<(int_ppc_lwsync), (SYNC 1)>, Requires<[HasSYNC]>;
1714 def : Pat<(int_ppc_sync),   (MSYNC)>, Requires<[HasOnlyMSYNC]>;
1715 def : Pat<(int_ppc_lwsync), (MSYNC)>, Requires<[HasOnlyMSYNC]>;
1716
1717 //===----------------------------------------------------------------------===//
1718 // PPC32 Arithmetic Instructions.
1719 //
1720
1721 let PPC970_Unit = 1 in {  // FXU Operations.
1722 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1723                      "addi $rD, $rA, $imm", IIC_IntSimple,
1724                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1725 let BaseName = "addic" in {
1726 let Defs = [CARRY] in
1727 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1728                      "addic $rD, $rA, $imm", IIC_IntGeneral,
1729                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1730                      RecFormRel, PPC970_DGroup_Cracked;
1731 let Defs = [CARRY, CR0] in
1732 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1733                      "addic. $rD, $rA, $imm", IIC_IntGeneral,
1734                      []>, isDOT, RecFormRel;
1735 }
1736 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s17imm:$imm),
1737                      "addis $rD, $rA, $imm", IIC_IntSimple,
1738                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1739 let isCodeGenOnly = 1 in
1740 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1741                      "la $rD, $sym($rA)", IIC_IntGeneral,
1742                      [(set i32:$rD, (add i32:$rA,
1743                                           (PPClo tglobaladdr:$sym, 0)))]>;
1744 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1745                      "mulli $rD, $rA, $imm", IIC_IntMulLI,
1746                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1747 let Defs = [CARRY] in
1748 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1749                      "subfic $rD, $rA, $imm", IIC_IntGeneral,
1750                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1751
1752 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1753   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1754                        "li $rD, $imm", IIC_IntSimple,
1755                        [(set i32:$rD, imm32SExt16:$imm)]>;
1756   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s17imm:$imm),
1757                        "lis $rD, $imm", IIC_IntSimple,
1758                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1759 }
1760 }
1761
1762 let PPC970_Unit = 1 in {  // FXU Operations.
1763 let Defs = [CR0] in {
1764 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1765                     "andi. $dst, $src1, $src2", IIC_IntGeneral,
1766                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1767                     isDOT;
1768 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1769                     "andis. $dst, $src1, $src2", IIC_IntGeneral,
1770                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1771                     isDOT;
1772 }
1773 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1774                     "ori $dst, $src1, $src2", IIC_IntSimple,
1775                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1776 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1777                     "oris $dst, $src1, $src2", IIC_IntSimple,
1778                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1779 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1780                     "xori $dst, $src1, $src2", IIC_IntSimple,
1781                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1782 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1783                     "xoris $dst, $src1, $src2", IIC_IntSimple,
1784                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1785
1786 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IIC_IntSimple,
1787                          []>;
1788 let isCodeGenOnly = 1 in {
1789 // The POWER6 and POWER7 have special group-terminating nops.
1790 def NOP_GT_PWR6 : DForm_4_fixedreg_zero<24, 1, (outs), (ins),
1791                                         "ori 1, 1, 0", IIC_IntSimple, []>;
1792 def NOP_GT_PWR7 : DForm_4_fixedreg_zero<24, 2, (outs), (ins),
1793                                         "ori 2, 2, 0", IIC_IntSimple, []>;
1794 }
1795
1796 let isCompare = 1, hasSideEffects = 0 in {
1797   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1798                           "cmpwi $crD, $rA, $imm", IIC_IntCompare>;
1799   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1800                            "cmplwi $dst, $src1, $src2", IIC_IntCompare>;
1801 }
1802 }
1803
1804 let PPC970_Unit = 1, hasSideEffects = 0 in {  // FXU Operations.
1805 let isCommutable = 1 in {
1806 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1807                      "nand", "$rA, $rS, $rB", IIC_IntSimple,
1808                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1809 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1810                      "and", "$rA, $rS, $rB", IIC_IntSimple,
1811                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1812 } // isCommutable
1813 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1814                      "andc", "$rA, $rS, $rB", IIC_IntSimple,
1815                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1816 let isCommutable = 1 in {
1817 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1818                      "or", "$rA, $rS, $rB", IIC_IntSimple,
1819                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1820 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1821                      "nor", "$rA, $rS, $rB", IIC_IntSimple,
1822                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1823 } // isCommutable
1824 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1825                      "orc", "$rA, $rS, $rB", IIC_IntSimple,
1826                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1827 let isCommutable = 1 in {
1828 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1829                      "eqv", "$rA, $rS, $rB", IIC_IntSimple,
1830                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1831 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1832                      "xor", "$rA, $rS, $rB", IIC_IntSimple,
1833                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1834 } // isCommutable
1835 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1836                      "slw", "$rA, $rS, $rB", IIC_IntGeneral,
1837                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1838 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1839                      "srw", "$rA, $rS, $rB", IIC_IntGeneral,
1840                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1841 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1842                       "sraw", "$rA, $rS, $rB", IIC_IntShift,
1843                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1844 }
1845
1846 let PPC970_Unit = 1 in {  // FXU Operations.
1847 let hasSideEffects = 0 in {
1848 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1849                         "srawi", "$rA, $rS, $SH", IIC_IntShift,
1850                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1851 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1852                         "cntlzw", "$rA, $rS", IIC_IntGeneral,
1853                         [(set i32:$rA, (ctlz i32:$rS))]>;
1854 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1855                         "extsb", "$rA, $rS", IIC_IntSimple,
1856                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1857 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1858                         "extsh", "$rA, $rS", IIC_IntSimple,
1859                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1860
1861 let isCommutable = 1 in
1862 def CMPB : XForm_6<31, 508, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1863                    "cmpb $rA, $rS, $rB", IIC_IntGeneral,
1864                    [(set i32:$rA, (PPCcmpb i32:$rS, i32:$rB))]>;
1865 }
1866 let isCompare = 1, hasSideEffects = 0 in {
1867   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1868                             "cmpw $crD, $rA, $rB", IIC_IntCompare>;
1869   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1870                             "cmplw $crD, $rA, $rB", IIC_IntCompare>;
1871 }
1872 }
1873 let PPC970_Unit = 3 in {  // FPU Operations.
1874 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1875 //                      "fcmpo $crD, $fA, $fB", IIC_FPCompare>;
1876 let isCompare = 1, hasSideEffects = 0 in {
1877   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1878                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1879   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1880   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1881                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1882 }
1883
1884 let Uses = [RM] in {
1885   let hasSideEffects = 0 in {
1886   defm FCTIW  : XForm_26r<63, 14, (outs f8rc:$frD), (ins f8rc:$frB),
1887                           "fctiw", "$frD, $frB", IIC_FPGeneral,
1888                           []>;
1889   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1890                           "fctiwz", "$frD, $frB", IIC_FPGeneral,
1891                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1892
1893   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1894                           "frsp", "$frD, $frB", IIC_FPGeneral,
1895                           [(set f32:$frD, (fround f64:$frB))]>;
1896
1897   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1898   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1899                           "frin", "$frD, $frB", IIC_FPGeneral,
1900                           [(set f64:$frD, (frnd f64:$frB))]>;
1901   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1902                           "frin", "$frD, $frB", IIC_FPGeneral,
1903                           [(set f32:$frD, (frnd f32:$frB))]>;
1904   }
1905
1906   let hasSideEffects = 0 in {
1907   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1908   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1909                           "frip", "$frD, $frB", IIC_FPGeneral,
1910                           [(set f64:$frD, (fceil f64:$frB))]>;
1911   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1912                           "frip", "$frD, $frB", IIC_FPGeneral,
1913                           [(set f32:$frD, (fceil f32:$frB))]>;
1914   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1915   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1916                           "friz", "$frD, $frB", IIC_FPGeneral,
1917                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1918   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1919                           "friz", "$frD, $frB", IIC_FPGeneral,
1920                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1921   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1922   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1923                           "frim", "$frD, $frB", IIC_FPGeneral,
1924                           [(set f64:$frD, (ffloor f64:$frB))]>;
1925   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1926                           "frim", "$frD, $frB", IIC_FPGeneral,
1927                           [(set f32:$frD, (ffloor f32:$frB))]>;
1928
1929   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
1930                           "fsqrt", "$frD, $frB", IIC_FPSqrtD,
1931                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1932   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
1933                           "fsqrts", "$frD, $frB", IIC_FPSqrtS,
1934                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1935   }
1936   }
1937 }
1938
1939 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1940 /// often coalesced away and we don't want the dispatch group builder to think
1941 /// that they will fill slots (which could cause the load of a LSU reject to
1942 /// sneak into a d-group with a store).
1943 let hasSideEffects = 0 in
1944 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
1945                        "fmr", "$frD, $frB", IIC_FPGeneral,
1946                        []>,  // (set f32:$frD, f32:$frB)
1947                        PPC970_Unit_Pseudo;
1948
1949 let PPC970_Unit = 3, hasSideEffects = 0 in {  // FPU Operations.
1950 // These are artificially split into two different forms, for 4/8 byte FP.
1951 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
1952                         "fabs", "$frD, $frB", IIC_FPGeneral,
1953                         [(set f32:$frD, (fabs f32:$frB))]>;
1954 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1955 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
1956                         "fabs", "$frD, $frB", IIC_FPGeneral,
1957                         [(set f64:$frD, (fabs f64:$frB))]>;
1958 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
1959                         "fnabs", "$frD, $frB", IIC_FPGeneral,
1960                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1961 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1962 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
1963                         "fnabs", "$frD, $frB", IIC_FPGeneral,
1964                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1965 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
1966                         "fneg", "$frD, $frB", IIC_FPGeneral,
1967                         [(set f32:$frD, (fneg f32:$frB))]>;
1968 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1969 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
1970                         "fneg", "$frD, $frB", IIC_FPGeneral,
1971                         [(set f64:$frD, (fneg f64:$frB))]>;
1972
1973 defm FCPSGNS : XForm_28r<63, 8, (outs f4rc:$frD), (ins f4rc:$frA, f4rc:$frB),
1974                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
1975                         [(set f32:$frD, (fcopysign f32:$frB, f32:$frA))]>;
1976 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1977 defm FCPSGND : XForm_28r<63, 8, (outs f8rc:$frD), (ins f8rc:$frA, f8rc:$frB),
1978                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
1979                         [(set f64:$frD, (fcopysign f64:$frB, f64:$frA))]>;
1980
1981 // Reciprocal estimates.
1982 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
1983                           "fre", "$frD, $frB", IIC_FPGeneral,
1984                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1985 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
1986                           "fres", "$frD, $frB", IIC_FPGeneral,
1987                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1988 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
1989                           "frsqrte", "$frD, $frB", IIC_FPGeneral,
1990                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1991 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
1992                           "frsqrtes", "$frD, $frB", IIC_FPGeneral,
1993                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1994 }
1995
1996 // XL-Form instructions.  condition register logical ops.
1997 //
1998 let hasSideEffects = 0 in
1999 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
2000                       "mcrf $BF, $BFA", IIC_BrMCR>,
2001              PPC970_DGroup_First, PPC970_Unit_CRU;
2002
2003 // FIXME: According to the ISA (section 2.5.1 of version 2.06), the
2004 // condition-register logical instructions have preferred forms. Specifically,
2005 // it is preferred that the bit specified by the BT field be in the same
2006 // condition register as that specified by the bit BB. We might want to account
2007 // for this via hinting the register allocator and anti-dep breakers, or we
2008 // could constrain the register class to force this constraint and then loosen
2009 // it during register allocation via convertToThreeAddress or some similar
2010 // mechanism.
2011
2012 let isCommutable = 1 in {
2013 def CRAND  : XLForm_1<19, 257, (outs crbitrc:$CRD),
2014                                (ins crbitrc:$CRA, crbitrc:$CRB),
2015                       "crand $CRD, $CRA, $CRB", IIC_BrCR,
2016                       [(set i1:$CRD, (and i1:$CRA, i1:$CRB))]>;
2017
2018 def CRNAND : XLForm_1<19, 225, (outs crbitrc:$CRD),
2019                                (ins crbitrc:$CRA, crbitrc:$CRB),
2020                       "crnand $CRD, $CRA, $CRB", IIC_BrCR,
2021                       [(set i1:$CRD, (not (and i1:$CRA, i1:$CRB)))]>;
2022
2023 def CROR   : XLForm_1<19, 449, (outs crbitrc:$CRD),
2024                                (ins crbitrc:$CRA, crbitrc:$CRB),
2025                       "cror $CRD, $CRA, $CRB", IIC_BrCR,
2026                       [(set i1:$CRD, (or i1:$CRA, i1:$CRB))]>;
2027
2028 def CRXOR  : XLForm_1<19, 193, (outs crbitrc:$CRD),
2029                                (ins crbitrc:$CRA, crbitrc:$CRB),
2030                       "crxor $CRD, $CRA, $CRB", IIC_BrCR,
2031                       [(set i1:$CRD, (xor i1:$CRA, i1:$CRB))]>;
2032
2033 def CRNOR  : XLForm_1<19, 33, (outs crbitrc:$CRD),
2034                               (ins crbitrc:$CRA, crbitrc:$CRB),
2035                       "crnor $CRD, $CRA, $CRB", IIC_BrCR,
2036                       [(set i1:$CRD, (not (or i1:$CRA, i1:$CRB)))]>;
2037
2038 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
2039                                (ins crbitrc:$CRA, crbitrc:$CRB),
2040                       "creqv $CRD, $CRA, $CRB", IIC_BrCR,
2041                       [(set i1:$CRD, (not (xor i1:$CRA, i1:$CRB)))]>;
2042 } // isCommutable
2043
2044 def CRANDC : XLForm_1<19, 129, (outs crbitrc:$CRD),
2045                                (ins crbitrc:$CRA, crbitrc:$CRB),
2046                       "crandc $CRD, $CRA, $CRB", IIC_BrCR,
2047                       [(set i1:$CRD, (and i1:$CRA, (not i1:$CRB)))]>;
2048
2049 def CRORC  : XLForm_1<19, 417, (outs crbitrc:$CRD),
2050                                (ins crbitrc:$CRA, crbitrc:$CRB),
2051                       "crorc $CRD, $CRA, $CRB", IIC_BrCR,
2052                       [(set i1:$CRD, (or i1:$CRA, (not i1:$CRB)))]>;
2053
2054 let isCodeGenOnly = 1 in {
2055 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
2056               "creqv $dst, $dst, $dst", IIC_BrCR,
2057               [(set i1:$dst, 1)]>;
2058
2059 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
2060               "crxor $dst, $dst, $dst", IIC_BrCR,
2061               [(set i1:$dst, 0)]>;
2062
2063 let Defs = [CR1EQ], CRD = 6 in {
2064 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
2065               "creqv 6, 6, 6", IIC_BrCR,
2066               [(PPCcr6set)]>;
2067
2068 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
2069               "crxor 6, 6, 6", IIC_BrCR,
2070               [(PPCcr6unset)]>;
2071 }
2072 }
2073
2074 // XFX-Form instructions.  Instructions that deal with SPRs.
2075 //
2076
2077 def MFSPR : XFXForm_1<31, 339, (outs gprc:$RT), (ins i32imm:$SPR),
2078                       "mfspr $RT, $SPR", IIC_SprMFSPR>;
2079 def MTSPR : XFXForm_1<31, 467, (outs), (ins i32imm:$SPR, gprc:$RT),
2080                       "mtspr $SPR, $RT", IIC_SprMTSPR>;
2081
2082 def MFTB : XFXForm_1<31, 371, (outs gprc:$RT), (ins i32imm:$SPR),
2083                      "mftb $RT, $SPR", IIC_SprMFTB>, Deprecated<DeprecatedMFTB>;
2084
2085 // A pseudo-instruction used to implement the read of the 64-bit cycle counter
2086 // on a 32-bit target.
2087 let hasSideEffects = 1, usesCustomInserter = 1 in
2088 def ReadTB : Pseudo<(outs gprc:$lo, gprc:$hi), (ins),
2089                     "#ReadTB", []>;
2090
2091 let Uses = [CTR] in {
2092 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
2093                           "mfctr $rT", IIC_SprMFSPR>,
2094             PPC970_DGroup_First, PPC970_Unit_FXU;
2095 }
2096 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
2097 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
2098                           "mtctr $rS", IIC_SprMTSPR>,
2099             PPC970_DGroup_First, PPC970_Unit_FXU;
2100 }
2101 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
2102 let Pattern = [(int_ppc_mtctr i32:$rS)] in
2103 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
2104                               "mtctr $rS", IIC_SprMTSPR>,
2105                 PPC970_DGroup_First, PPC970_Unit_FXU;
2106 }
2107
2108 let Defs = [LR] in {
2109 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
2110                           "mtlr $rS", IIC_SprMTSPR>,
2111             PPC970_DGroup_First, PPC970_Unit_FXU;
2112 }
2113 let Uses = [LR] in {
2114 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
2115                           "mflr $rT", IIC_SprMFSPR>,
2116             PPC970_DGroup_First, PPC970_Unit_FXU;
2117 }
2118
2119 let isCodeGenOnly = 1 in {
2120   // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed
2121   // like a GPR on the PPC970.  As such, copies in and out have the same
2122   // performance characteristics as an OR instruction.
2123   def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
2124                                "mtspr 256, $rS", IIC_IntGeneral>,
2125                  PPC970_DGroup_Single, PPC970_Unit_FXU;
2126   def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
2127                                "mfspr $rT, 256", IIC_IntGeneral>,
2128                  PPC970_DGroup_First, PPC970_Unit_FXU;
2129
2130   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
2131                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
2132                                 "mtspr 256, $rS", IIC_IntGeneral>,
2133                   PPC970_DGroup_Single, PPC970_Unit_FXU;
2134   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
2135                                 (ins VRSAVERC:$reg),
2136                                 "mfspr $rT, 256", IIC_IntGeneral>,
2137                   PPC970_DGroup_First, PPC970_Unit_FXU;
2138 }
2139
2140 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
2141 // so we'll need to scavenge a register for it.
2142 let mayStore = 1 in
2143 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
2144                      "#SPILL_VRSAVE", []>;
2145
2146 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
2147 // spilled), so we'll need to scavenge a register for it.
2148 let mayLoad = 1 in
2149 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
2150                      "#RESTORE_VRSAVE", []>;
2151
2152 let hasSideEffects = 0 in {
2153 def MTOCRF: XFXForm_5a<31, 144, (outs crbitm:$FXM), (ins gprc:$ST),
2154                        "mtocrf $FXM, $ST", IIC_BrMCRX>,
2155             PPC970_DGroup_First, PPC970_Unit_CRU;
2156
2157 def MTCRF : XFXForm_5<31, 144, (outs), (ins i32imm:$FXM, gprc:$rS),
2158                       "mtcrf $FXM, $rS", IIC_BrMCRX>,
2159             PPC970_MicroCode, PPC970_Unit_CRU;
2160
2161 let hasExtraSrcRegAllocReq = 1 in // to enable post-ra anti-dep breaking.
2162 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
2163                        "mfocrf $rT, $FXM", IIC_SprMFCRF>,
2164             PPC970_DGroup_First, PPC970_Unit_CRU;
2165
2166 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
2167                      "mfcr $rT", IIC_SprMFCR>,
2168                      PPC970_MicroCode, PPC970_Unit_CRU;
2169 } // hasSideEffects = 0
2170
2171 // Pseudo instruction to perform FADD in round-to-zero mode.
2172 let usesCustomInserter = 1, Uses = [RM] in {
2173   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
2174                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
2175 }
2176
2177 // The above pseudo gets expanded to make use of the following instructions
2178 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
2179 let Uses = [RM], Defs = [RM] in {
2180   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
2181                         "mtfsb0 $FM", IIC_IntMTFSB0, []>,
2182                PPC970_DGroup_Single, PPC970_Unit_FPU;
2183   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
2184                         "mtfsb1 $FM", IIC_IntMTFSB0, []>,
2185                PPC970_DGroup_Single, PPC970_Unit_FPU;
2186   let isCodeGenOnly = 1 in
2187   def MTFSFb  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
2188                         "mtfsf $FM, $rT", IIC_IntMTFSB0, []>,
2189                 PPC970_DGroup_Single, PPC970_Unit_FPU;
2190 }
2191 let Uses = [RM] in {
2192   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
2193                          "mffs $rT", IIC_IntMFFS,
2194                          [(set f64:$rT, (PPCmffs))]>,
2195                PPC970_DGroup_Single, PPC970_Unit_FPU;
2196
2197   let Defs = [CR1] in
2198   def MFFSo : XForm_42<63, 583, (outs f8rc:$rT), (ins),
2199                       "mffs. $rT", IIC_IntMFFS, []>, isDOT;
2200 }
2201
2202
2203 let PPC970_Unit = 1, hasSideEffects = 0 in {  // FXU Operations.
2204 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
2205 let isCommutable = 1 in
2206 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2207                        "add", "$rT, $rA, $rB", IIC_IntSimple,
2208                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
2209 let isCodeGenOnly = 1 in
2210 def ADD4TLS  : XOForm_1<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, tlsreg32:$rB),
2211                        "add $rT, $rA, $rB", IIC_IntSimple,
2212                        [(set i32:$rT, (add i32:$rA, tglobaltlsaddr:$rB))]>;
2213 let isCommutable = 1 in
2214 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2215                         "addc", "$rT, $rA, $rB", IIC_IntGeneral,
2216                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
2217                         PPC970_DGroup_Cracked;
2218
2219 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2220                        "divw", "$rT, $rA, $rB", IIC_IntDivW,
2221                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
2222                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
2223 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2224                        "divwu", "$rT, $rA, $rB", IIC_IntDivW,
2225                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
2226                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
2227 let isCommutable = 1 in {
2228 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2229                        "mulhw", "$rT, $rA, $rB", IIC_IntMulHW,
2230                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
2231 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2232                        "mulhwu", "$rT, $rA, $rB", IIC_IntMulHWU,
2233                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
2234 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2235                        "mullw", "$rT, $rA, $rB", IIC_IntMulHW,
2236                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
2237 } // isCommutable
2238 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2239                        "subf", "$rT, $rA, $rB", IIC_IntGeneral,
2240                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
2241 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2242                         "subfc", "$rT, $rA, $rB", IIC_IntGeneral,
2243                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
2244                         PPC970_DGroup_Cracked;
2245 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
2246                         "neg", "$rT, $rA", IIC_IntSimple,
2247                         [(set i32:$rT, (ineg i32:$rA))]>;
2248 let Uses = [CARRY] in {
2249 let isCommutable = 1 in
2250 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2251                         "adde", "$rT, $rA, $rB", IIC_IntGeneral,
2252                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
2253 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
2254                          "addme", "$rT, $rA", IIC_IntGeneral,
2255                          [(set i32:$rT, (adde i32:$rA, -1))]>;
2256 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
2257                          "addze", "$rT, $rA", IIC_IntGeneral,
2258                          [(set i32:$rT, (adde i32:$rA, 0))]>;
2259 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2260                         "subfe", "$rT, $rA, $rB", IIC_IntGeneral,
2261                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
2262 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
2263                          "subfme", "$rT, $rA", IIC_IntGeneral,
2264                          [(set i32:$rT, (sube -1, i32:$rA))]>;
2265 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
2266                          "subfze", "$rT, $rA", IIC_IntGeneral,
2267                          [(set i32:$rT, (sube 0, i32:$rA))]>;
2268 }
2269 }
2270
2271 // A-Form instructions.  Most of the instructions executed in the FPU are of
2272 // this type.
2273 //
2274 let PPC970_Unit = 3, hasSideEffects = 0 in {  // FPU Operations.
2275 let Uses = [RM] in {
2276 let isCommutable = 1 in {
2277   defm FMADD : AForm_1r<63, 29,
2278                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2279                       "fmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2280                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
2281   defm FMADDS : AForm_1r<59, 29,
2282                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2283                       "fmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2284                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
2285   defm FMSUB : AForm_1r<63, 28,
2286                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2287                       "fmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2288                       [(set f64:$FRT,
2289                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
2290   defm FMSUBS : AForm_1r<59, 28,
2291                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2292                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2293                       [(set f32:$FRT,
2294                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
2295   defm FNMADD : AForm_1r<63, 31,
2296                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2297                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2298                       [(set f64:$FRT,
2299                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
2300   defm FNMADDS : AForm_1r<59, 31,
2301                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2302                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2303                       [(set f32:$FRT,
2304                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
2305   defm FNMSUB : AForm_1r<63, 30,
2306                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2307                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2308                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
2309                                                  (fneg f64:$FRB))))]>;
2310   defm FNMSUBS : AForm_1r<59, 30,
2311                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2312                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2313                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
2314                                                  (fneg f32:$FRB))))]>;
2315 } // isCommutable
2316 }
2317 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
2318 // having 4 of these, force the comparison to always be an 8-byte double (code
2319 // should use an FMRSD if the input comparison value really wants to be a float)
2320 // and 4/8 byte forms for the result and operand type..
2321 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2322 defm FSELD : AForm_1r<63, 23,
2323                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2324                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2325                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
2326 defm FSELS : AForm_1r<63, 23,
2327                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2328                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2329                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
2330 let Uses = [RM] in {
2331   let isCommutable = 1 in {
2332   defm FADD  : AForm_2r<63, 21,
2333                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2334                         "fadd", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2335                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
2336   defm FADDS : AForm_2r<59, 21,
2337                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2338                         "fadds", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2339                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
2340   } // isCommutable
2341   defm FDIV  : AForm_2r<63, 18,
2342                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2343                         "fdiv", "$FRT, $FRA, $FRB", IIC_FPDivD,
2344                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
2345   defm FDIVS : AForm_2r<59, 18,
2346                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2347                         "fdivs", "$FRT, $FRA, $FRB", IIC_FPDivS,
2348                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2349   let isCommutable = 1 in {
2350   defm FMUL  : AForm_3r<63, 25,
2351                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2352                         "fmul", "$FRT, $FRA, $FRC", IIC_FPFused,
2353                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2354   defm FMULS : AForm_3r<59, 25,
2355                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2356                         "fmuls", "$FRT, $FRA, $FRC", IIC_FPGeneral,
2357                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2358   } // isCommutable
2359   defm FSUB  : AForm_2r<63, 20,
2360                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2361                         "fsub", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2362                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2363   defm FSUBS : AForm_2r<59, 20,
2364                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2365                         "fsubs", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2366                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2367   }
2368 }
2369
2370 let hasSideEffects = 0 in {
2371 let PPC970_Unit = 1 in {  // FXU Operations.
2372   let isSelect = 1 in
2373   def ISEL  : AForm_4<31, 15,
2374                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2375                      "isel $rT, $rA, $rB, $cond", IIC_IntISEL,
2376                      []>;
2377 }
2378
2379 let PPC970_Unit = 1 in {  // FXU Operations.
2380 // M-Form instructions.  rotate and mask instructions.
2381 //
2382 let isCommutable = 1 in {
2383 // RLWIMI can be commuted if the rotate amount is zero.
2384 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2385                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2386                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME",
2387                        IIC_IntRotate, []>, PPC970_DGroup_Cracked,
2388                        RegConstraint<"$rSi = $rA">, NoEncode<"$rSi">;
2389 }
2390 let BaseName = "rlwinm" in {
2391 def RLWINM : MForm_2<21,
2392                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2393                      "rlwinm $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2394                      []>, RecFormRel;
2395 let Defs = [CR0] in
2396 def RLWINMo : MForm_2<21,
2397                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2398                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2399                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2400 }
2401 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2402                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2403                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IIC_IntGeneral,
2404                        []>;
2405 }
2406 } // hasSideEffects = 0
2407
2408 //===----------------------------------------------------------------------===//
2409 // PowerPC Instruction Patterns
2410 //
2411
2412 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2413 def : Pat<(i32 imm:$imm),
2414           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2415
2416 // Implement the 'not' operation with the NOR instruction.
2417 def i32not : OutPatFrag<(ops node:$in),
2418                         (NOR $in, $in)>;
2419 def        : Pat<(not i32:$in),
2420                  (i32not $in)>;
2421
2422 // ADD an arbitrary immediate.
2423 def : Pat<(add i32:$in, imm:$imm),
2424           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2425 // OR an arbitrary immediate.
2426 def : Pat<(or i32:$in, imm:$imm),
2427           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2428 // XOR an arbitrary immediate.
2429 def : Pat<(xor i32:$in, imm:$imm),
2430           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2431 // SUBFIC
2432 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2433           (SUBFIC $in, imm:$imm)>;
2434
2435 // SHL/SRL
2436 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2437           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2438 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2439           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2440
2441 // ROTL
2442 def : Pat<(rotl i32:$in, i32:$sh),
2443           (RLWNM $in, $sh, 0, 31)>;
2444 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2445           (RLWINM $in, imm:$imm, 0, 31)>;
2446
2447 // RLWNM
2448 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2449           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2450
2451 // Calls
2452 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2453           (BL tglobaladdr:$dst)>;
2454 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2455           (BL texternalsym:$dst)>;
2456
2457 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2458           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2459
2460 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2461           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2462
2463 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2464           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2465
2466
2467
2468 // Hi and Lo for Darwin Global Addresses.
2469 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2470 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2471 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2472 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2473 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2474 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2475 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2476 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2477 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2478           (ADDIS $in, tglobaltlsaddr:$g)>;
2479 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2480           (ADDI $in, tglobaltlsaddr:$g)>;
2481 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2482           (ADDIS $in, tglobaladdr:$g)>;
2483 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2484           (ADDIS $in, tconstpool:$g)>;
2485 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2486           (ADDIS $in, tjumptable:$g)>;
2487 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2488           (ADDIS $in, tblockaddress:$g)>;
2489
2490 // Support for thread-local storage.
2491 def PPC32GOT: Pseudo<(outs gprc:$rD), (ins), "#PPC32GOT",
2492                 [(set i32:$rD, (PPCppc32GOT))]>;
2493
2494 // Get the _GLOBAL_OFFSET_TABLE_ in PIC mode.
2495 // This uses two output registers, the first as the real output, the second as a
2496 // temporary register, used internally in code generation.
2497 def PPC32PICGOT: Pseudo<(outs gprc:$rD, gprc:$rT), (ins), "#PPC32PICGOT",
2498                 []>, NoEncode<"$rT">;
2499
2500 def LDgotTprelL32: Pseudo<(outs gprc:$rD), (ins s16imm:$disp, gprc_nor0:$reg),
2501                            "#LDgotTprelL32",
2502                            [(set i32:$rD,
2503                              (PPCldGotTprelL tglobaltlsaddr:$disp, i32:$reg))]>;
2504 def : Pat<(PPCaddTls i32:$in, tglobaltlsaddr:$g),
2505           (ADD4TLS $in, tglobaltlsaddr:$g)>;
2506
2507 def ADDItlsgdL32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2508                          "#ADDItlsgdL32",
2509                          [(set i32:$rD,
2510                            (PPCaddiTlsgdL i32:$reg, tglobaltlsaddr:$disp))]>;
2511 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1, Defs = [LR] in
2512 def GETtlsADDR32 : Pseudo<(outs gprc:$rD), (ins gprc:$reg, tlsgd32:$sym),
2513                           "GETtlsADDR32",
2514                           [(set i32:$rD,
2515                             (PPCgetTlsAddr i32:$reg, tglobaltlsaddr:$sym))]>;
2516 def ADDItlsldL32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2517                           "#ADDItlsldL32",
2518                           [(set i32:$rD,
2519                             (PPCaddiTlsldL i32:$reg, tglobaltlsaddr:$disp))]>;
2520 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1, Defs = [LR] in
2521 def GETtlsldADDR32 : Pseudo<(outs gprc:$rD), (ins gprc:$reg, tlsgd32:$sym),
2522                             "GETtlsldADDR32",
2523                             [(set i32:$rD,
2524                               (PPCgetTlsldAddr i32:$reg,
2525                                                tglobaltlsaddr:$sym))]>;
2526 def ADDIdtprelL32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2527                            "#ADDIdtprelL32",
2528                            [(set i32:$rD,
2529                              (PPCaddiDtprelL i32:$reg, tglobaltlsaddr:$disp))]>;
2530 def ADDISdtprelHA32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2531                             "#ADDISdtprelHA32",
2532                             [(set i32:$rD,
2533                               (PPCaddisDtprelHA i32:$reg,
2534                                                 tglobaltlsaddr:$disp))]>;
2535
2536 // Support for Position-independent code
2537 def LWZtoc : Pseudo<(outs gprc:$rD), (ins tocentry32:$disp, gprc:$reg),
2538                    "#LWZtoc",
2539                    [(set i32:$rD,
2540                       (PPCtoc_entry tglobaladdr:$disp, i32:$reg))]>;
2541 // Get Global (GOT) Base Register offset, from the word immediately preceding
2542 // the function label.
2543 def UpdateGBR : Pseudo<(outs gprc:$rD, gprc:$rT), (ins gprc:$rI), "#UpdateGBR", []>;
2544
2545
2546 // Standard shifts.  These are represented separately from the real shifts above
2547 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2548 // amounts.
2549 def : Pat<(sra i32:$rS, i32:$rB),
2550           (SRAW $rS, $rB)>;
2551 def : Pat<(srl i32:$rS, i32:$rB),
2552           (SRW $rS, $rB)>;
2553 def : Pat<(shl i32:$rS, i32:$rB),
2554           (SLW $rS, $rB)>;
2555
2556 def : Pat<(zextloadi1 iaddr:$src),
2557           (LBZ iaddr:$src)>;
2558 def : Pat<(zextloadi1 xaddr:$src),
2559           (LBZX xaddr:$src)>;
2560 def : Pat<(extloadi1 iaddr:$src),
2561           (LBZ iaddr:$src)>;
2562 def : Pat<(extloadi1 xaddr:$src),
2563           (LBZX xaddr:$src)>;
2564 def : Pat<(extloadi8 iaddr:$src),
2565           (LBZ iaddr:$src)>;
2566 def : Pat<(extloadi8 xaddr:$src),
2567           (LBZX xaddr:$src)>;
2568 def : Pat<(extloadi16 iaddr:$src),
2569           (LHZ iaddr:$src)>;
2570 def : Pat<(extloadi16 xaddr:$src),
2571           (LHZX xaddr:$src)>;
2572 def : Pat<(f64 (extloadf32 iaddr:$src)),
2573           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2574 def : Pat<(f64 (extloadf32 xaddr:$src)),
2575           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2576
2577 def : Pat<(f64 (fextend f32:$src)),
2578           (COPY_TO_REGCLASS $src, F8RC)>;
2579
2580 // Only seq_cst fences require the heavyweight sync (SYNC 0).
2581 // All others can use the lightweight sync (SYNC 1).
2582 // source: http://www.cl.cam.ac.uk/~pes20/cpp/cpp0xmappings.html
2583 // The rule for seq_cst is duplicated to work with both 64 bits and 32 bits
2584 // versions of Power.
2585 def : Pat<(atomic_fence (i64 7), (imm)), (SYNC 0)>, Requires<[HasSYNC]>;
2586 def : Pat<(atomic_fence (i32 7), (imm)), (SYNC 0)>, Requires<[HasSYNC]>;
2587 def : Pat<(atomic_fence (imm),   (imm)), (SYNC 1)>, Requires<[HasSYNC]>;
2588 def : Pat<(atomic_fence (imm), (imm)), (MSYNC)>, Requires<[HasOnlyMSYNC]>;
2589
2590 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2591 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2592           (FNMSUB $A, $C, $B)>;
2593 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2594           (FNMSUB $A, $C, $B)>;
2595 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2596           (FNMSUBS $A, $C, $B)>;
2597 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2598           (FNMSUBS $A, $C, $B)>;
2599
2600 // FCOPYSIGN's operand types need not agree.
2601 def : Pat<(fcopysign f64:$frB, f32:$frA),
2602           (FCPSGND (COPY_TO_REGCLASS $frA, F8RC), $frB)>;
2603 def : Pat<(fcopysign f32:$frB, f64:$frA),
2604           (FCPSGNS (COPY_TO_REGCLASS $frA, F4RC), $frB)>;
2605
2606 include "PPCInstrAltivec.td"
2607 include "PPCInstrSPE.td"
2608 include "PPCInstr64Bit.td"
2609 include "PPCInstrVSX.td"
2610
2611 def crnot : OutPatFrag<(ops node:$in),
2612                        (CRNOR $in, $in)>;
2613 def       : Pat<(not i1:$in),
2614                 (crnot $in)>;
2615
2616 // Patterns for arithmetic i1 operations.
2617 def : Pat<(add i1:$a, i1:$b),
2618           (CRXOR $a, $b)>;
2619 def : Pat<(sub i1:$a, i1:$b),
2620           (CRXOR $a, $b)>;
2621 def : Pat<(mul i1:$a, i1:$b),
2622           (CRAND $a, $b)>;
2623
2624 // We're sometimes asked to materialize i1 -1, which is just 1 in this case
2625 // (-1 is used to mean all bits set).
2626 def : Pat<(i1 -1), (CRSET)>;
2627
2628 // i1 extensions, implemented in terms of isel.
2629 def : Pat<(i32 (zext i1:$in)),
2630           (SELECT_I4 $in, (LI 1), (LI 0))>;
2631 def : Pat<(i32 (sext i1:$in)),
2632           (SELECT_I4 $in, (LI -1), (LI 0))>;
2633
2634 def : Pat<(i64 (zext i1:$in)),
2635           (SELECT_I8 $in, (LI8 1), (LI8 0))>;
2636 def : Pat<(i64 (sext i1:$in)),
2637           (SELECT_I8 $in, (LI8 -1), (LI8 0))>;
2638
2639 // FIXME: We should choose either a zext or a sext based on other constants
2640 // already around.
2641 def : Pat<(i32 (anyext i1:$in)),
2642           (SELECT_I4 $in, (LI 1), (LI 0))>;
2643 def : Pat<(i64 (anyext i1:$in)),
2644           (SELECT_I8 $in, (LI8 1), (LI8 0))>;
2645
2646 // match setcc on i1 variables.
2647 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETLT)),
2648           (CRANDC $s2, $s1)>;
2649 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETULT)),
2650           (CRANDC $s2, $s1)>;
2651 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETLE)),
2652           (CRORC $s2, $s1)>;
2653 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETULE)),
2654           (CRORC $s2, $s1)>;
2655 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETEQ)),
2656           (CREQV $s1, $s2)>;
2657 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETGE)),
2658           (CRORC $s1, $s2)>;
2659 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETUGE)),
2660           (CRORC $s1, $s2)>;
2661 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETGT)),
2662           (CRANDC $s1, $s2)>;
2663 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETUGT)),
2664           (CRANDC $s1, $s2)>;
2665 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETNE)),
2666           (CRXOR $s1, $s2)>;
2667
2668 // match setcc on non-i1 (non-vector) variables. Note that SETUEQ, SETOGE,
2669 // SETOLE, SETONE, SETULT and SETUGT should be expanded by legalize for
2670 // floating-point types.
2671
2672 multiclass CRNotPat<dag pattern, dag result> {
2673   def : Pat<pattern, (crnot result)>;
2674   def : Pat<(not pattern), result>;
2675
2676   // We can also fold the crnot into an extension:
2677   def : Pat<(i32 (zext pattern)),
2678             (SELECT_I4 result, (LI 0), (LI 1))>;
2679   def : Pat<(i32 (sext pattern)),
2680             (SELECT_I4 result, (LI 0), (LI -1))>;
2681
2682   // We can also fold the crnot into an extension:
2683   def : Pat<(i64 (zext pattern)),
2684             (SELECT_I8 result, (LI8 0), (LI8 1))>;
2685   def : Pat<(i64 (sext pattern)),
2686             (SELECT_I8 result, (LI8 0), (LI8 -1))>;
2687
2688   // FIXME: We should choose either a zext or a sext based on other constants
2689   // already around.
2690   def : Pat<(i32 (anyext pattern)),
2691             (SELECT_I4 result, (LI 0), (LI 1))>;
2692
2693   def : Pat<(i64 (anyext pattern)),
2694             (SELECT_I8 result, (LI8 0), (LI8 1))>;
2695 }
2696
2697 // FIXME: Because of what seems like a bug in TableGen's type-inference code,
2698 // we need to write imm:$imm in the output patterns below, not just $imm, or
2699 // else the resulting matcher will not correctly add the immediate operand
2700 // (making it a register operand instead).
2701
2702 // extended SETCC.
2703 multiclass ExtSetCCPat<CondCode cc, PatFrag pfrag,
2704                        OutPatFrag rfrag, OutPatFrag rfrag8> {
2705   def : Pat<(i32 (zext (i1 (pfrag i32:$s1, cc)))),
2706             (rfrag $s1)>;
2707   def : Pat<(i64 (zext (i1 (pfrag i64:$s1, cc)))),
2708             (rfrag8 $s1)>;
2709   def : Pat<(i64 (zext (i1 (pfrag i32:$s1, cc)))),
2710             (INSERT_SUBREG (i64 (IMPLICIT_DEF)), (rfrag $s1), sub_32)>;
2711   def : Pat<(i32 (zext (i1 (pfrag i64:$s1, cc)))),
2712             (EXTRACT_SUBREG (rfrag8 $s1), sub_32)>;
2713
2714   def : Pat<(i32 (anyext (i1 (pfrag i32:$s1, cc)))),
2715             (rfrag $s1)>;
2716   def : Pat<(i64 (anyext (i1 (pfrag i64:$s1, cc)))),
2717             (rfrag8 $s1)>;
2718   def : Pat<(i64 (anyext (i1 (pfrag i32:$s1, cc)))),
2719             (INSERT_SUBREG (i64 (IMPLICIT_DEF)), (rfrag $s1), sub_32)>;
2720   def : Pat<(i32 (anyext (i1 (pfrag i64:$s1, cc)))),
2721             (EXTRACT_SUBREG (rfrag8 $s1), sub_32)>;
2722 }
2723
2724 // Note that we do all inversions below with i(32|64)not, instead of using
2725 // (xori x, 1) because on the A2 nor has single-cycle latency while xori
2726 // has 2-cycle latency.
2727
2728 defm : ExtSetCCPat<SETEQ,
2729                    PatFrag<(ops node:$in, node:$cc),
2730                            (setcc $in, 0, $cc)>,
2731                    OutPatFrag<(ops node:$in),
2732                               (RLWINM (CNTLZW $in), 27, 31, 31)>,
2733                    OutPatFrag<(ops node:$in),
2734                               (RLDICL (CNTLZD $in), 58, 63)> >;
2735
2736 defm : ExtSetCCPat<SETNE,
2737                    PatFrag<(ops node:$in, node:$cc),
2738                            (setcc $in, 0, $cc)>,
2739                    OutPatFrag<(ops node:$in),
2740                               (RLWINM (i32not (CNTLZW $in)), 27, 31, 31)>,
2741                    OutPatFrag<(ops node:$in),
2742                               (RLDICL (i64not (CNTLZD $in)), 58, 63)> >;
2743
2744 defm : ExtSetCCPat<SETLT,
2745                    PatFrag<(ops node:$in, node:$cc),
2746                            (setcc $in, 0, $cc)>,
2747                    OutPatFrag<(ops node:$in),
2748                               (RLWINM $in, 1, 31, 31)>,
2749                    OutPatFrag<(ops node:$in),
2750                               (RLDICL $in, 1, 63)> >;
2751
2752 defm : ExtSetCCPat<SETGE,
2753                    PatFrag<(ops node:$in, node:$cc),
2754                            (setcc $in, 0, $cc)>,
2755                    OutPatFrag<(ops node:$in),
2756                               (RLWINM (i32not $in), 1, 31, 31)>,
2757                    OutPatFrag<(ops node:$in),
2758                               (RLDICL (i64not $in), 1, 63)> >;
2759
2760 defm : ExtSetCCPat<SETGT,
2761                    PatFrag<(ops node:$in, node:$cc),
2762                            (setcc $in, 0, $cc)>,
2763                    OutPatFrag<(ops node:$in),
2764                               (RLWINM (ANDC (NEG $in), $in), 1, 31, 31)>,
2765                    OutPatFrag<(ops node:$in),
2766                               (RLDICL (ANDC8 (NEG8 $in), $in), 1, 63)> >;
2767
2768 defm : ExtSetCCPat<SETLE,
2769                    PatFrag<(ops node:$in, node:$cc),
2770                            (setcc $in, 0, $cc)>,
2771                    OutPatFrag<(ops node:$in),
2772                               (RLWINM (ORC $in, (NEG $in)), 1, 31, 31)>,
2773                    OutPatFrag<(ops node:$in),
2774                               (RLDICL (ORC8 $in, (NEG8 $in)), 1, 63)> >;
2775
2776 defm : ExtSetCCPat<SETLT,
2777                    PatFrag<(ops node:$in, node:$cc),
2778                            (setcc $in, -1, $cc)>,
2779                    OutPatFrag<(ops node:$in),
2780                               (RLWINM (AND $in, (ADDI $in, 1)), 1, 31, 31)>,
2781                    OutPatFrag<(ops node:$in),
2782                               (RLDICL (AND8 $in, (ADDI8 $in, 1)), 1, 63)> >;
2783
2784 defm : ExtSetCCPat<SETGE,
2785                    PatFrag<(ops node:$in, node:$cc),
2786                            (setcc $in, -1, $cc)>,
2787                    OutPatFrag<(ops node:$in),
2788                               (RLWINM (NAND $in, (ADDI $in, 1)), 1, 31, 31)>,
2789                    OutPatFrag<(ops node:$in),
2790                               (RLDICL (NAND8 $in, (ADDI8 $in, 1)), 1, 63)> >;
2791
2792 defm : ExtSetCCPat<SETGT,
2793                    PatFrag<(ops node:$in, node:$cc),
2794                            (setcc $in, -1, $cc)>,
2795                    OutPatFrag<(ops node:$in),
2796                               (RLWINM (i32not $in), 1, 31, 31)>,
2797                    OutPatFrag<(ops node:$in),
2798                               (RLDICL (i64not $in), 1, 63)> >;
2799
2800 defm : ExtSetCCPat<SETLE,
2801                    PatFrag<(ops node:$in, node:$cc),
2802                            (setcc $in, -1, $cc)>,
2803                    OutPatFrag<(ops node:$in),
2804                               (RLWINM $in, 1, 31, 31)>,
2805                    OutPatFrag<(ops node:$in),
2806                               (RLDICL $in, 1, 63)> >;
2807
2808 // SETCC for i32.
2809 def : Pat<(i1 (setcc i32:$s1, immZExt16:$imm, SETULT)),
2810           (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_lt)>;
2811 def : Pat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETLT)),
2812           (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_lt)>;
2813 def : Pat<(i1 (setcc i32:$s1, immZExt16:$imm, SETUGT)),
2814           (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_gt)>;
2815 def : Pat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETGT)),
2816           (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_gt)>;
2817 def : Pat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETEQ)),
2818           (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_eq)>;
2819 def : Pat<(i1 (setcc i32:$s1, immZExt16:$imm, SETEQ)),
2820           (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_eq)>;
2821
2822 // For non-equality comparisons, the default code would materialize the
2823 // constant, then compare against it, like this:
2824 //   lis r2, 4660
2825 //   ori r2, r2, 22136
2826 //   cmpw cr0, r3, r2
2827 //   beq cr0,L6
2828 // Since we are just comparing for equality, we can emit this instead:
2829 //   xoris r0,r3,0x1234
2830 //   cmplwi cr0,r0,0x5678
2831 //   beq cr0,L6
2832
2833 def : Pat<(i1 (setcc i32:$s1, imm:$imm, SETEQ)),
2834           (EXTRACT_SUBREG (CMPLWI (XORIS $s1, (HI16 imm:$imm)),
2835                                   (LO16 imm:$imm)), sub_eq)>;
2836
2837 defm : CRNotPat<(i1 (setcc i32:$s1, immZExt16:$imm, SETUGE)),
2838                 (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_lt)>;
2839 defm : CRNotPat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETGE)),
2840                 (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_lt)>;
2841 defm : CRNotPat<(i1 (setcc i32:$s1, immZExt16:$imm, SETULE)),
2842                 (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_gt)>;
2843 defm : CRNotPat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETLE)),
2844                 (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_gt)>;
2845 defm : CRNotPat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETNE)),
2846                 (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_eq)>;
2847 defm : CRNotPat<(i1 (setcc i32:$s1, immZExt16:$imm, SETNE)),
2848                 (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_eq)>;
2849
2850 defm : CRNotPat<(i1 (setcc i32:$s1, imm:$imm, SETNE)),
2851                 (EXTRACT_SUBREG (CMPLWI (XORIS $s1, (HI16 imm:$imm)),
2852                                         (LO16 imm:$imm)), sub_eq)>;
2853
2854 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETULT)),
2855           (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_lt)>;
2856 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETLT)),
2857           (EXTRACT_SUBREG (CMPW $s1, $s2), sub_lt)>;
2858 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETUGT)),
2859           (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_gt)>;
2860 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETGT)),
2861           (EXTRACT_SUBREG (CMPW $s1, $s2), sub_gt)>;
2862 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETEQ)),
2863           (EXTRACT_SUBREG (CMPW $s1, $s2), sub_eq)>;
2864
2865 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETUGE)),
2866                 (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_lt)>;
2867 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETGE)),
2868                 (EXTRACT_SUBREG (CMPW $s1, $s2), sub_lt)>;
2869 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETULE)),
2870                 (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_gt)>;
2871 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETLE)),
2872                 (EXTRACT_SUBREG (CMPW $s1, $s2), sub_gt)>;
2873 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETNE)),
2874                 (EXTRACT_SUBREG (CMPW $s1, $s2), sub_eq)>;
2875
2876 // SETCC for i64.
2877 def : Pat<(i1 (setcc i64:$s1, immZExt16:$imm, SETULT)),
2878           (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_lt)>;
2879 def : Pat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETLT)),
2880           (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_lt)>;
2881 def : Pat<(i1 (setcc i64:$s1, immZExt16:$imm, SETUGT)),
2882           (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_gt)>;
2883 def : Pat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETGT)),
2884           (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_gt)>;
2885 def : Pat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETEQ)),
2886           (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_eq)>;
2887 def : Pat<(i1 (setcc i64:$s1, immZExt16:$imm, SETEQ)),
2888           (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_eq)>;
2889
2890 // For non-equality comparisons, the default code would materialize the
2891 // constant, then compare against it, like this:
2892 //   lis r2, 4660
2893 //   ori r2, r2, 22136
2894 //   cmpd cr0, r3, r2
2895 //   beq cr0,L6
2896 // Since we are just comparing for equality, we can emit this instead:
2897 //   xoris r0,r3,0x1234
2898 //   cmpldi cr0,r0,0x5678
2899 //   beq cr0,L6
2900
2901 def : Pat<(i1 (setcc i64:$s1, imm64ZExt32:$imm, SETEQ)),
2902           (EXTRACT_SUBREG (CMPLDI (XORIS8 $s1, (HI16 imm:$imm)),
2903                                   (LO16 imm:$imm)), sub_eq)>;
2904
2905 defm : CRNotPat<(i1 (setcc i64:$s1, immZExt16:$imm, SETUGE)),
2906                 (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_lt)>;
2907 defm : CRNotPat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETGE)),
2908                 (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_lt)>;
2909 defm : CRNotPat<(i1 (setcc i64:$s1, immZExt16:$imm, SETULE)),
2910                 (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_gt)>;
2911 defm : CRNotPat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETLE)),
2912                 (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_gt)>;
2913 defm : CRNotPat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETNE)),
2914                 (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_eq)>;
2915 defm : CRNotPat<(i1 (setcc i64:$s1, immZExt16:$imm, SETNE)),
2916                 (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_eq)>;
2917
2918 defm : CRNotPat<(i1 (setcc i64:$s1, imm64ZExt32:$imm, SETNE)),
2919                 (EXTRACT_SUBREG (CMPLDI (XORIS8 $s1, (HI16 imm:$imm)),
2920                                         (LO16 imm:$imm)), sub_eq)>;
2921
2922 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETULT)),
2923           (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_lt)>;
2924 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETLT)),
2925           (EXTRACT_SUBREG (CMPD $s1, $s2), sub_lt)>;
2926 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETUGT)),
2927           (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_gt)>;
2928 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETGT)),
2929           (EXTRACT_SUBREG (CMPD $s1, $s2), sub_gt)>;
2930 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETEQ)),
2931           (EXTRACT_SUBREG (CMPD $s1, $s2), sub_eq)>;
2932
2933 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETUGE)),
2934                 (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_lt)>;
2935 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETGE)),
2936                 (EXTRACT_SUBREG (CMPD $s1, $s2), sub_lt)>;
2937 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETULE)),
2938                 (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_gt)>;
2939 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETLE)),
2940                 (EXTRACT_SUBREG (CMPD $s1, $s2), sub_gt)>;
2941 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETNE)),
2942                 (EXTRACT_SUBREG (CMPD $s1, $s2), sub_eq)>;
2943
2944 // SETCC for f32.
2945 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETOLT)),
2946           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
2947 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETLT)),
2948           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
2949 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETOGT)),
2950           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
2951 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETGT)),
2952           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
2953 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETOEQ)),
2954           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
2955 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETEQ)),
2956           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
2957 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETUO)),
2958           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_un)>;
2959
2960 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETUGE)),
2961                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
2962 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETGE)),
2963                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
2964 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETULE)),
2965                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
2966 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETLE)),
2967                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
2968 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETUNE)),
2969                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
2970 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETNE)),
2971                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
2972 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETO)),
2973                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_un)>;
2974
2975 // SETCC for f64.
2976 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETOLT)),
2977           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
2978 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETLT)),
2979           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
2980 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETOGT)),
2981           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
2982 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETGT)),
2983           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
2984 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETOEQ)),
2985           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
2986 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETEQ)),
2987           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
2988 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETUO)),
2989           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_un)>;
2990
2991 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETUGE)),
2992                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
2993 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETGE)),
2994                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
2995 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETULE)),
2996                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
2997 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETLE)),
2998                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
2999 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETUNE)),
3000                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3001 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETNE)),
3002                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3003 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETO)),
3004                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_un)>;
3005
3006 // match select on i1 variables:
3007 def : Pat<(i1 (select i1:$cond, i1:$tval, i1:$fval)),
3008           (CROR (CRAND        $cond , $tval),
3009                 (CRAND (crnot $cond), $fval))>;
3010
3011 // match selectcc on i1 variables:
3012 //   select (lhs == rhs), tval, fval is:
3013 //   ((lhs == rhs) & tval) | (!(lhs == rhs) & fval)
3014 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETLT)),
3015            (CROR (CRAND (CRANDC $rhs, $lhs), $tval),
3016                  (CRAND (CRORC  $lhs, $rhs), $fval))>;
3017 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETLE)),
3018            (CROR (CRAND (CRORC  $rhs, $lhs), $tval),
3019                  (CRAND (CRANDC $lhs, $rhs), $fval))>;
3020 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETEQ)),
3021            (CROR (CRAND (CREQV $lhs, $rhs), $tval),
3022                  (CRAND (CRXOR $lhs, $rhs), $fval))>;
3023 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETGE)),
3024            (CROR (CRAND (CRORC  $lhs, $rhs), $tval),
3025                  (CRAND (CRANDC $rhs, $lhs), $fval))>;
3026 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETGT)),
3027            (CROR (CRAND (CRANDC $lhs, $rhs), $tval),
3028                  (CRAND (CRORC  $rhs, $lhs), $fval))>;
3029 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETNE)),
3030            (CROR (CRAND (CREQV $lhs, $rhs), $fval),
3031                  (CRAND (CRXOR $lhs, $rhs), $tval))>;
3032
3033 // match selectcc on i1 variables with non-i1 output.
3034 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETLT)),
3035           (SELECT_I4 (CRANDC $rhs, $lhs), $tval, $fval)>;
3036 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETLE)),
3037           (SELECT_I4 (CRORC  $rhs, $lhs), $tval, $fval)>;
3038 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETEQ)),
3039           (SELECT_I4 (CREQV $lhs, $rhs), $tval, $fval)>;
3040 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETGE)),
3041           (SELECT_I4 (CRORC  $lhs, $rhs), $tval, $fval)>;
3042 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETGT)),
3043           (SELECT_I4 (CRANDC $lhs, $rhs), $tval, $fval)>;
3044 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETNE)),
3045           (SELECT_I4 (CRXOR $lhs, $rhs), $tval, $fval)>;
3046
3047 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETLT)),
3048           (SELECT_I8 (CRANDC $rhs, $lhs), $tval, $fval)>;
3049 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETLE)),
3050           (SELECT_I8 (CRORC  $rhs, $lhs), $tval, $fval)>;
3051 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETEQ)),
3052           (SELECT_I8 (CREQV $lhs, $rhs), $tval, $fval)>;
3053 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETGE)),
3054           (SELECT_I8 (CRORC  $lhs, $rhs), $tval, $fval)>;
3055 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETGT)),
3056           (SELECT_I8 (CRANDC $lhs, $rhs), $tval, $fval)>;
3057 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETNE)),
3058           (SELECT_I8 (CRXOR $lhs, $rhs), $tval, $fval)>;
3059
3060 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETLT)),
3061           (SELECT_F4 (CRANDC $rhs, $lhs), $tval, $fval)>;
3062 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETLE)),
3063           (SELECT_F4 (CRORC  $rhs, $lhs), $tval, $fval)>;
3064 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETEQ)),
3065           (SELECT_F4 (CREQV $lhs, $rhs), $tval, $fval)>;
3066 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETGE)),
3067           (SELECT_F4 (CRORC  $lhs, $rhs), $tval, $fval)>;
3068 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETGT)),
3069           (SELECT_F4 (CRANDC $lhs, $rhs), $tval, $fval)>;
3070 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETNE)),
3071           (SELECT_F4 (CRXOR $lhs, $rhs), $tval, $fval)>;
3072
3073 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETLT)),
3074           (SELECT_F8 (CRANDC $rhs, $lhs), $tval, $fval)>;
3075 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETLE)),
3076           (SELECT_F8 (CRORC  $rhs, $lhs), $tval, $fval)>;
3077 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETEQ)),
3078           (SELECT_F8 (CREQV $lhs, $rhs), $tval, $fval)>;
3079 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETGE)),
3080           (SELECT_F8 (CRORC  $lhs, $rhs), $tval, $fval)>;
3081 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETGT)),
3082           (SELECT_F8 (CRANDC $lhs, $rhs), $tval, $fval)>;
3083 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETNE)),
3084           (SELECT_F8 (CRXOR $lhs, $rhs), $tval, $fval)>;
3085
3086 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETLT)),
3087           (SELECT_VRRC (CRANDC $rhs, $lhs), $tval, $fval)>;
3088 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETLE)),
3089           (SELECT_VRRC (CRORC  $rhs, $lhs), $tval, $fval)>;
3090 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETEQ)),
3091           (SELECT_VRRC (CREQV $lhs, $rhs), $tval, $fval)>;
3092 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETGE)),
3093           (SELECT_VRRC (CRORC  $lhs, $rhs), $tval, $fval)>;
3094 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETGT)),
3095           (SELECT_VRRC (CRANDC $lhs, $rhs), $tval, $fval)>;
3096 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETNE)),
3097           (SELECT_VRRC (CRXOR $lhs, $rhs), $tval, $fval)>;
3098
3099 let usesCustomInserter = 1 in {
3100 def ANDIo_1_EQ_BIT : Pseudo<(outs crbitrc:$dst), (ins gprc:$in),
3101                              "#ANDIo_1_EQ_BIT",
3102                              [(set i1:$dst, (trunc (not i32:$in)))]>;
3103 def ANDIo_1_GT_BIT : Pseudo<(outs crbitrc:$dst), (ins gprc:$in),
3104                              "#ANDIo_1_GT_BIT",
3105                              [(set i1:$dst, (trunc i32:$in))]>;
3106
3107 def ANDIo_1_EQ_BIT8 : Pseudo<(outs crbitrc:$dst), (ins g8rc:$in),
3108                               "#ANDIo_1_EQ_BIT8",
3109                               [(set i1:$dst, (trunc (not i64:$in)))]>;
3110 def ANDIo_1_GT_BIT8 : Pseudo<(outs crbitrc:$dst), (ins g8rc:$in),
3111                               "#ANDIo_1_GT_BIT8",
3112                               [(set i1:$dst, (trunc i64:$in))]>;
3113 }
3114
3115 def : Pat<(i1 (not (trunc i32:$in))),
3116            (ANDIo_1_EQ_BIT $in)>;
3117 def : Pat<(i1 (not (trunc i64:$in))),
3118            (ANDIo_1_EQ_BIT8 $in)>;
3119
3120 //===----------------------------------------------------------------------===//
3121 // PowerPC Instructions used for assembler/disassembler only
3122 //
3123
3124 // FIXME: For B=0 or B > 8, the registers following RT are used.
3125 // WARNING: Do not add patterns for this instruction without fixing this.
3126 def LSWI  : XForm_base_r3xo<31, 597, (outs gprc:$RT), (ins gprc:$A, u5imm:$B),
3127                             "lswi $RT, $A, $B", IIC_LdStLoad, []>;
3128
3129 // FIXME: For B=0 or B > 8, the registers following RT are used.
3130 // WARNING: Do not add patterns for this instruction without fixing this.
3131 def STSWI : XForm_base_r3xo<31, 725, (outs), (ins gprc:$RT, gprc:$A, u5imm:$B),
3132                             "stswi $RT, $A, $B", IIC_LdStLoad, []>;
3133
3134 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
3135                          "isync", IIC_SprISYNC, []>;
3136
3137 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
3138                     "icbi $src", IIC_LdStICBI, []>;
3139
3140 def EIEIO : XForm_24_eieio<31, 854, (outs), (ins),
3141                            "eieio", IIC_LdStLoad, []>;
3142
3143 def WAIT : XForm_24_sync<31, 62, (outs), (ins i32imm:$L),
3144                          "wait $L", IIC_LdStLoad, []>;
3145
3146 def MBAR : XForm_mbar<31, 854, (outs), (ins u5imm:$MO),
3147                          "mbar $MO", IIC_LdStLoad>, Requires<[IsBookE]>;
3148
3149 def MTSR: XForm_sr<31, 210, (outs), (ins gprc:$RS, u4imm:$SR),
3150             "mtsr $SR, $RS", IIC_SprMTSR>;
3151
3152 def MFSR: XForm_sr<31, 595, (outs gprc:$RS), (ins u4imm:$SR),
3153             "mfsr $RS, $SR", IIC_SprMFSR>;
3154
3155 def MTSRIN: XForm_srin<31, 242, (outs), (ins gprc:$RS, gprc:$RB),
3156             "mtsrin $RS, $RB", IIC_SprMTSR>;
3157
3158 def MFSRIN: XForm_srin<31, 659, (outs gprc:$RS), (ins gprc:$RB),
3159             "mfsrin $RS, $RB", IIC_SprMFSR>;
3160
3161 def MTMSR: XForm_mtmsr<31, 146, (outs), (ins gprc:$RS, i32imm:$L),
3162                     "mtmsr $RS, $L", IIC_SprMTMSR>;
3163
3164 def WRTEE: XForm_mtmsr<31, 131, (outs), (ins gprc:$RS),
3165                     "wrtee $RS", IIC_SprMTMSR>, Requires<[IsBookE]> {
3166   let L = 0;
3167 }
3168
3169 def WRTEEI: I<31, (outs), (ins i1imm:$E), "wrteei $E", IIC_SprMTMSR>,
3170               Requires<[IsBookE]> {
3171   bits<1> E;
3172
3173   let Inst{16} = E;
3174   let Inst{21-30} = 163;
3175 }
3176
3177 def DCCCI : XForm_tlb<454, (outs), (ins gprc:$A, gprc:$B),
3178                "dccci $A, $B", IIC_LdStLoad>, Requires<[IsPPC4xx]>;
3179 def ICCCI : XForm_tlb<966, (outs), (ins gprc:$A, gprc:$B),
3180                "iccci $A, $B", IIC_LdStLoad>, Requires<[IsPPC4xx]>;
3181
3182 def : InstAlias<"dci 0", (DCCCI R0, R0)>, Requires<[IsPPC4xx]>;
3183 def : InstAlias<"dccci", (DCCCI R0, R0)>, Requires<[IsPPC4xx]>;
3184 def : InstAlias<"ici 0", (ICCCI R0, R0)>, Requires<[IsPPC4xx]>;
3185 def : InstAlias<"iccci", (ICCCI R0, R0)>, Requires<[IsPPC4xx]>;
3186
3187 def MFMSR : XForm_rs<31, 83, (outs gprc:$RT), (ins),
3188                   "mfmsr $RT", IIC_SprMFMSR, []>;
3189
3190 def MTMSRD : XForm_mtmsr<31, 178, (outs), (ins gprc:$RS, i32imm:$L),
3191                     "mtmsrd $RS, $L", IIC_SprMTMSRD>;
3192
3193 def MCRFS : XLForm_3<63, 64, (outs crrc:$BF), (ins crrc:$BFA),
3194                      "mcrfs $BF, $BFA", IIC_BrMCR>;
3195
3196 def MTFSFI : XLForm_4<63, 134, (outs crrc:$BF), (ins i32imm:$U, i32imm:$W),
3197                       "mtfsfi $BF, $U, $W", IIC_IntMFFS>;
3198
3199 def MTFSFIo : XLForm_4<63, 134, (outs crrc:$BF), (ins i32imm:$U, i32imm:$W),
3200                        "mtfsfi. $BF, $U, $W", IIC_IntMFFS>, isDOT;
3201
3202 def : InstAlias<"mtfsfi $BF, $U", (MTFSFI crrc:$BF, i32imm:$U, 0)>;
3203 def : InstAlias<"mtfsfi. $BF, $U", (MTFSFIo crrc:$BF, i32imm:$U, 0)>;
3204
3205 def MTFSF : XFLForm_1<63, 711, (outs),
3206                       (ins i32imm:$FLM, f8rc:$FRB, i32imm:$L, i32imm:$W),
3207                       "mtfsf $FLM, $FRB, $L, $W", IIC_IntMFFS, []>;
3208 def MTFSFo : XFLForm_1<63, 711, (outs),
3209                        (ins i32imm:$FLM, f8rc:$FRB, i32imm:$L, i32imm:$W),
3210                        "mtfsf. $FLM, $FRB, $L, $W", IIC_IntMFFS, []>, isDOT;
3211
3212 def : InstAlias<"mtfsf $FLM, $FRB", (MTFSF i32imm:$FLM, f8rc:$FRB, 0, 0)>;
3213 def : InstAlias<"mtfsf. $FLM, $FRB", (MTFSFo i32imm:$FLM, f8rc:$FRB, 0, 0)>;
3214
3215 def SLBIE : XForm_16b<31, 434, (outs), (ins gprc:$RB),
3216                         "slbie $RB", IIC_SprSLBIE, []>;
3217
3218 def SLBMTE : XForm_26<31, 402, (outs), (ins gprc:$RS, gprc:$RB),
3219                     "slbmte $RS, $RB", IIC_SprSLBMTE, []>;
3220
3221 def SLBMFEE : XForm_26<31, 915, (outs gprc:$RT), (ins gprc:$RB),
3222                        "slbmfee $RT, $RB", IIC_SprSLBMFEE, []>;
3223
3224 def SLBIA : XForm_0<31, 498, (outs), (ins), "slbia", IIC_SprSLBIA, []>;
3225
3226 def TLBIA : XForm_0<31, 370, (outs), (ins),
3227                         "tlbia", IIC_SprTLBIA, []>;
3228
3229 def TLBSYNC : XForm_0<31, 566, (outs), (ins),
3230                         "tlbsync", IIC_SprTLBSYNC, []>;
3231
3232 def TLBIEL : XForm_16b<31, 274, (outs), (ins gprc:$RB),
3233                           "tlbiel $RB", IIC_SprTLBIEL, []>;
3234
3235 def TLBLD : XForm_16b<31, 978, (outs), (ins gprc:$RB),
3236                           "tlbld $RB", IIC_LdStLoad, []>, Requires<[IsPPC6xx]>;
3237 def TLBLI : XForm_16b<31, 1010, (outs), (ins gprc:$RB),
3238                           "tlbli $RB", IIC_LdStLoad, []>, Requires<[IsPPC6xx]>;
3239
3240 def TLBIE : XForm_26<31, 306, (outs), (ins gprc:$RS, gprc:$RB),
3241                           "tlbie $RB,$RS", IIC_SprTLBIE, []>;
3242
3243 def TLBSX : XForm_tlb<914, (outs), (ins gprc:$A, gprc:$B), "tlbsx $A, $B",
3244                 IIC_LdStLoad>, Requires<[IsBookE]>;
3245
3246 def TLBIVAX : XForm_tlb<786, (outs), (ins gprc:$A, gprc:$B), "tlbivax $A, $B",
3247                 IIC_LdStLoad>, Requires<[IsBookE]>;
3248
3249 def TLBRE : XForm_24_eieio<31, 946, (outs), (ins),
3250                            "tlbre", IIC_LdStLoad, []>, Requires<[IsBookE]>;
3251
3252 def TLBWE : XForm_24_eieio<31, 978, (outs), (ins),
3253                            "tlbwe", IIC_LdStLoad, []>, Requires<[IsBookE]>;
3254
3255 def TLBRE2 : XForm_tlbws<31, 946, (outs gprc:$RS), (ins gprc:$A, i1imm:$WS),
3256                "tlbre $RS, $A, $WS", IIC_LdStLoad, []>, Requires<[IsPPC4xx]>;
3257
3258 def TLBWE2 : XForm_tlbws<31, 978, (outs), (ins gprc:$RS, gprc:$A, i1imm:$WS),
3259                "tlbwe $RS, $A, $WS", IIC_LdStLoad, []>, Requires<[IsPPC4xx]>;
3260
3261 def TLBSX2 : XForm_base_r3xo<31, 914, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3262                              "tlbsx $RST, $A, $B", IIC_LdStLoad, []>,
3263                              Requires<[IsPPC4xx]>;
3264 def TLBSX2D : XForm_base_r3xo<31, 914, (outs),
3265                               (ins gprc:$RST, gprc:$A, gprc:$B),
3266                               "tlbsx. $RST, $A, $B", IIC_LdStLoad, []>,
3267                               Requires<[IsPPC4xx]>, isDOT;
3268
3269 def RFID : XForm_0<19, 18, (outs), (ins), "rfid", IIC_IntRFID, []>;
3270
3271 def RFI : XForm_0<19, 50, (outs), (ins), "rfi", IIC_SprRFI, []>,
3272                   Requires<[IsBookE]>;
3273 def RFCI : XForm_0<19, 51, (outs), (ins), "rfci", IIC_BrB, []>,
3274                    Requires<[IsBookE]>;
3275
3276 def RFDI : XForm_0<19, 39, (outs), (ins), "rfdi", IIC_BrB, []>,
3277                    Requires<[IsE500]>;
3278 def RFMCI : XForm_0<19, 38, (outs), (ins), "rfmci", IIC_BrB, []>,
3279                     Requires<[IsE500]>;
3280
3281 def MFDCR : XFXForm_1<31, 323, (outs gprc:$RT), (ins i32imm:$SPR),
3282                       "mfdcr $RT, $SPR", IIC_SprMFSPR>, Requires<[IsPPC4xx]>;
3283 def MTDCR : XFXForm_1<31, 451, (outs), (ins gprc:$RT, i32imm:$SPR),
3284                       "mtdcr $SPR, $RT", IIC_SprMTSPR>, Requires<[IsPPC4xx]>;
3285
3286 def ATTN : XForm_attn<0, 256, (outs), (ins), "attn", IIC_BrB>;
3287
3288 def LBZCIX : XForm_base_r3xo<31, 853, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3289                              "lbzcix $RST, $A, $B", IIC_LdStLoad, []>;
3290 def LHZCIX : XForm_base_r3xo<31, 821, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3291                              "lhzcix $RST, $A, $B", IIC_LdStLoad, []>;
3292 def LWZCIX : XForm_base_r3xo<31, 789, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3293                              "lwzcix $RST, $A, $B", IIC_LdStLoad, []>;
3294 def LDCIX :  XForm_base_r3xo<31, 885, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3295                              "ldcix $RST, $A, $B", IIC_LdStLoad, []>;
3296
3297 def STBCIX : XForm_base_r3xo<31, 981, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3298                              "stbcix $RST, $A, $B", IIC_LdStLoad, []>;
3299 def STHCIX : XForm_base_r3xo<31, 949, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3300                              "sthcix $RST, $A, $B", IIC_LdStLoad, []>;
3301 def STWCIX : XForm_base_r3xo<31, 917, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3302                              "stwcix $RST, $A, $B", IIC_LdStLoad, []>;
3303 def STDCIX : XForm_base_r3xo<31, 1013, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3304                              "stdcix $RST, $A, $B", IIC_LdStLoad, []>;
3305
3306 //===----------------------------------------------------------------------===//
3307 // PowerPC Assembler Instruction Aliases
3308 //
3309
3310 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
3311 // These are aliases that require C++ handling to convert to the target
3312 // instruction, while InstAliases can be handled directly by tblgen.
3313 class PPCAsmPseudo<string asm, dag iops>
3314   : Instruction {
3315   let Namespace = "PPC";
3316   bit PPC64 = 0;  // Default value, override with isPPC64
3317
3318   let OutOperandList = (outs);
3319   let InOperandList = iops;
3320   let Pattern = [];
3321   let AsmString = asm;
3322   let isAsmParserOnly = 1;
3323   let isPseudo = 1;
3324 }
3325
3326 def : InstAlias<"sc", (SC 0)>;
3327
3328 def : InstAlias<"sync", (SYNC 0)>, Requires<[HasSYNC]>;
3329 def : InstAlias<"msync", (SYNC 0)>, Requires<[HasSYNC]>;
3330 def : InstAlias<"lwsync", (SYNC 1)>, Requires<[HasSYNC]>;
3331 def : InstAlias<"ptesync", (SYNC 2)>, Requires<[HasSYNC]>;
3332
3333 def : InstAlias<"wait", (WAIT 0)>;
3334 def : InstAlias<"waitrsv", (WAIT 1)>;
3335 def : InstAlias<"waitimpl", (WAIT 2)>;
3336
3337 def : InstAlias<"mbar", (MBAR 0)>, Requires<[IsBookE]>;
3338
3339 def : InstAlias<"crset $bx", (CREQV crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
3340 def : InstAlias<"crclr $bx", (CRXOR crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
3341 def : InstAlias<"crmove $bx, $by", (CROR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
3342 def : InstAlias<"crnot $bx, $by", (CRNOR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
3343
3344 def : InstAlias<"mtxer $Rx", (MTSPR 1, gprc:$Rx)>;
3345 def : InstAlias<"mfxer $Rx", (MFSPR gprc:$Rx, 1)>;
3346
3347 def : InstAlias<"mfrtcu $Rx", (MFSPR gprc:$Rx, 4)>;
3348 def : InstAlias<"mfrtcl $Rx", (MFSPR gprc:$Rx, 5)>;
3349
3350 def : InstAlias<"mtdscr $Rx", (MTSPR 17, gprc:$Rx)>;
3351 def : InstAlias<"mfdscr $Rx", (MFSPR gprc:$Rx, 17)>;
3352
3353 def : InstAlias<"mtdsisr $Rx", (MTSPR 18, gprc:$Rx)>;
3354 def : InstAlias<"mfdsisr $Rx", (MFSPR gprc:$Rx, 18)>;
3355
3356 def : InstAlias<"mtdar $Rx", (MTSPR 19, gprc:$Rx)>;
3357 def : InstAlias<"mfdar $Rx", (MFSPR gprc:$Rx, 19)>;
3358
3359 def : InstAlias<"mtdec $Rx", (MTSPR 22, gprc:$Rx)>;
3360 def : InstAlias<"mfdec $Rx", (MFSPR gprc:$Rx, 22)>;
3361
3362 def : InstAlias<"mtsdr1 $Rx", (MTSPR 25, gprc:$Rx)>;
3363 def : InstAlias<"mfsdr1 $Rx", (MFSPR gprc:$Rx, 25)>;
3364
3365 def : InstAlias<"mtsrr0 $Rx", (MTSPR 26, gprc:$Rx)>;
3366 def : InstAlias<"mfsrr0 $Rx", (MFSPR gprc:$Rx, 26)>;
3367
3368 def : InstAlias<"mtsrr1 $Rx", (MTSPR 27, gprc:$Rx)>;
3369 def : InstAlias<"mfsrr1 $Rx", (MFSPR gprc:$Rx, 27)>;
3370
3371 def : InstAlias<"mtsrr2 $Rx", (MTSPR 990, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3372 def : InstAlias<"mfsrr2 $Rx", (MFSPR gprc:$Rx, 990)>, Requires<[IsPPC4xx]>;
3373
3374 def : InstAlias<"mtsrr3 $Rx", (MTSPR 991, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3375 def : InstAlias<"mfsrr3 $Rx", (MFSPR gprc:$Rx, 991)>, Requires<[IsPPC4xx]>;
3376
3377 def : InstAlias<"mtcfar $Rx", (MTSPR 28, gprc:$Rx)>;
3378 def : InstAlias<"mfcfar $Rx", (MFSPR gprc:$Rx, 28)>;
3379
3380 def : InstAlias<"mtamr $Rx", (MTSPR 29, gprc:$Rx)>;
3381 def : InstAlias<"mfamr $Rx", (MFSPR gprc:$Rx, 29)>;
3382
3383 def : InstAlias<"mtpid $Rx", (MTSPR 48, gprc:$Rx)>, Requires<[IsBookE]>;
3384 def : InstAlias<"mfpid $Rx", (MFSPR gprc:$Rx, 48)>, Requires<[IsBookE]>;
3385
3386 def : InstAlias<"mftb $Rx", (MFTB gprc:$Rx, 268)>;
3387 def : InstAlias<"mftbl $Rx", (MFTB gprc:$Rx, 268)>;
3388 def : InstAlias<"mftbu $Rx", (MFTB gprc:$Rx, 269)>;
3389
3390 def : InstAlias<"mttbl $Rx", (MTSPR 284, gprc:$Rx)>;
3391 def : InstAlias<"mttbu $Rx", (MTSPR 285, gprc:$Rx)>;
3392
3393 def : InstAlias<"mftblo $Rx", (MFSPR gprc:$Rx, 989)>, Requires<[IsPPC4xx]>;
3394 def : InstAlias<"mttblo $Rx", (MTSPR 989, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3395 def : InstAlias<"mftbhi $Rx", (MFSPR gprc:$Rx, 988)>, Requires<[IsPPC4xx]>;
3396 def : InstAlias<"mttbhi $Rx", (MTSPR 988, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3397
3398 def : InstAlias<"xnop", (XORI R0, R0, 0)>;
3399
3400 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3401 def : InstAlias<"mr. $rA, $rB", (OR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3402
3403 def : InstAlias<"not $rA, $rB", (NOR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3404 def : InstAlias<"not. $rA, $rB", (NOR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3405
3406 def : InstAlias<"mtcr $rA", (MTCRF8 255, g8rc:$rA)>;
3407
3408 foreach BATR = 0-3 in {
3409     def : InstAlias<"mtdbatu "#BATR#", $Rx",
3410                     (MTSPR !add(BATR, !add(BATR, 536)), gprc:$Rx)>,
3411                     Requires<[IsPPC6xx]>;
3412     def : InstAlias<"mfdbatu $Rx, "#BATR,
3413                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 536)))>,
3414                     Requires<[IsPPC6xx]>;
3415     def : InstAlias<"mtdbatl "#BATR#", $Rx",
3416                     (MTSPR !add(BATR, !add(BATR, 537)), gprc:$Rx)>,
3417                     Requires<[IsPPC6xx]>;
3418     def : InstAlias<"mfdbatl $Rx, "#BATR,
3419                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 537)))>,
3420                     Requires<[IsPPC6xx]>;
3421     def : InstAlias<"mtibatu "#BATR#", $Rx",
3422                     (MTSPR !add(BATR, !add(BATR, 528)), gprc:$Rx)>,
3423                     Requires<[IsPPC6xx]>;
3424     def : InstAlias<"mfibatu $Rx, "#BATR,
3425                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 528)))>,
3426                     Requires<[IsPPC6xx]>;
3427     def : InstAlias<"mtibatl "#BATR#", $Rx",
3428                     (MTSPR !add(BATR, !add(BATR, 529)), gprc:$Rx)>,
3429                     Requires<[IsPPC6xx]>;
3430     def : InstAlias<"mfibatl $Rx, "#BATR,
3431                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 529)))>,
3432                     Requires<[IsPPC6xx]>;
3433 }
3434
3435 foreach BR = 0-7 in {
3436     def : InstAlias<"mfbr"#BR#" $Rx",
3437                     (MFDCR gprc:$Rx, !add(BR, 0x80))>,
3438                     Requires<[IsPPC4xx]>;
3439     def : InstAlias<"mtbr"#BR#" $Rx",
3440                     (MTDCR gprc:$Rx, !add(BR, 0x80))>,
3441                     Requires<[IsPPC4xx]>;
3442 }
3443
3444 def : InstAlias<"mtdccr $Rx", (MTSPR 1018, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3445 def : InstAlias<"mfdccr $Rx", (MFSPR gprc:$Rx, 1018)>, Requires<[IsPPC4xx]>;
3446
3447 def : InstAlias<"mticcr $Rx", (MTSPR 1019, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3448 def : InstAlias<"mficcr $Rx", (MFSPR gprc:$Rx, 1019)>, Requires<[IsPPC4xx]>;
3449
3450 def : InstAlias<"mtdear $Rx", (MTSPR 981, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3451 def : InstAlias<"mfdear $Rx", (MFSPR gprc:$Rx, 981)>, Requires<[IsPPC4xx]>;
3452
3453 def : InstAlias<"mtesr $Rx", (MTSPR 980, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3454 def : InstAlias<"mfesr $Rx", (MFSPR gprc:$Rx, 980)>, Requires<[IsPPC4xx]>;
3455
3456 def : InstAlias<"mfspefscr $Rx", (MFSPR gprc:$Rx, 512)>;
3457 def : InstAlias<"mtspefscr $Rx", (MTSPR 512, gprc:$Rx)>;
3458
3459 def : InstAlias<"mttcr $Rx", (MTSPR 986, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3460 def : InstAlias<"mftcr $Rx", (MFSPR gprc:$Rx, 986)>, Requires<[IsPPC4xx]>;
3461
3462 def LAx : PPCAsmPseudo<"la $rA, $addr", (ins gprc:$rA, memri:$addr)>;
3463
3464 def SUBI : PPCAsmPseudo<"subi $rA, $rB, $imm",
3465                         (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3466 def SUBIS : PPCAsmPseudo<"subis $rA, $rB, $imm",
3467                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3468 def SUBIC : PPCAsmPseudo<"subic $rA, $rB, $imm",
3469                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3470 def SUBICo : PPCAsmPseudo<"subic. $rA, $rB, $imm",
3471                           (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3472
3473 def : InstAlias<"sub $rA, $rB, $rC", (SUBF8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3474 def : InstAlias<"sub. $rA, $rB, $rC", (SUBF8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3475 def : InstAlias<"subc $rA, $rB, $rC", (SUBFC8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3476 def : InstAlias<"subc. $rA, $rB, $rC", (SUBFC8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3477
3478 def : InstAlias<"mtmsrd $RS", (MTMSRD gprc:$RS, 0)>;
3479 def : InstAlias<"mtmsr $RS", (MTMSR gprc:$RS, 0)>;
3480
3481 def : InstAlias<"mfasr $RT", (MFSPR gprc:$RT, 280)>;
3482 def : InstAlias<"mtasr $RT", (MTSPR 280, gprc:$RT)>;
3483
3484 foreach SPRG = 0-3 in {
3485   def : InstAlias<"mfsprg $RT, "#SPRG, (MFSPR gprc:$RT, !add(SPRG, 272))>;
3486   def : InstAlias<"mfsprg"#SPRG#" $RT", (MFSPR gprc:$RT, !add(SPRG, 272))>;
3487   def : InstAlias<"mtsprg "#SPRG#", $RT", (MTSPR !add(SPRG, 272), gprc:$RT)>;
3488   def : InstAlias<"mtsprg"#SPRG#" $RT", (MTSPR !add(SPRG, 272), gprc:$RT)>;
3489 }
3490 foreach SPRG = 4-7 in {
3491   def : InstAlias<"mfsprg $RT, "#SPRG, (MFSPR gprc:$RT, !add(SPRG, 256))>,
3492                   Requires<[IsBookE]>;
3493   def : InstAlias<"mfsprg"#SPRG#" $RT", (MFSPR gprc:$RT, !add(SPRG, 256))>,
3494                   Requires<[IsBookE]>;
3495   def : InstAlias<"mtsprg "#SPRG#", $RT", (MTSPR !add(SPRG, 256), gprc:$RT)>,
3496                   Requires<[IsBookE]>;
3497   def : InstAlias<"mtsprg"#SPRG#" $RT", (MTSPR !add(SPRG, 256), gprc:$RT)>,
3498                   Requires<[IsBookE]>;
3499 }
3500
3501 def : InstAlias<"mtasr $RS", (MTSPR 280, gprc:$RS)>;
3502
3503 def : InstAlias<"mfdec $RT", (MFSPR gprc:$RT, 22)>;
3504 def : InstAlias<"mtdec $RT", (MTSPR 22, gprc:$RT)>;
3505
3506 def : InstAlias<"mfpvr $RT", (MFSPR gprc:$RT, 287)>;
3507
3508 def : InstAlias<"mfsdr1 $RT", (MFSPR gprc:$RT, 25)>;
3509 def : InstAlias<"mtsdr1 $RT", (MTSPR 25, gprc:$RT)>;
3510
3511 def : InstAlias<"mfsrr0 $RT", (MFSPR gprc:$RT, 26)>;
3512 def : InstAlias<"mfsrr1 $RT", (MFSPR gprc:$RT, 27)>;
3513 def : InstAlias<"mtsrr0 $RT", (MTSPR 26, gprc:$RT)>;
3514 def : InstAlias<"mtsrr1 $RT", (MTSPR 27, gprc:$RT)>;
3515
3516 def : InstAlias<"tlbie $RB", (TLBIE R0, gprc:$RB)>;
3517
3518 def : InstAlias<"tlbrehi $RS, $A", (TLBRE2 gprc:$RS, gprc:$A, 0)>,
3519                 Requires<[IsPPC4xx]>;
3520 def : InstAlias<"tlbrelo $RS, $A", (TLBRE2 gprc:$RS, gprc:$A, 1)>,
3521                 Requires<[IsPPC4xx]>;
3522 def : InstAlias<"tlbwehi $RS, $A", (TLBWE2 gprc:$RS, gprc:$A, 0)>,
3523                 Requires<[IsPPC4xx]>;
3524 def : InstAlias<"tlbwelo $RS, $A", (TLBWE2 gprc:$RS, gprc:$A, 1)>,
3525                 Requires<[IsPPC4xx]>;
3526
3527 def EXTLWI : PPCAsmPseudo<"extlwi $rA, $rS, $n, $b",
3528                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3529 def EXTLWIo : PPCAsmPseudo<"extlwi. $rA, $rS, $n, $b",
3530                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3531 def EXTRWI : PPCAsmPseudo<"extrwi $rA, $rS, $n, $b",
3532                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3533 def EXTRWIo : PPCAsmPseudo<"extrwi. $rA, $rS, $n, $b",
3534                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3535 def INSLWI : PPCAsmPseudo<"inslwi $rA, $rS, $n, $b",
3536                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3537 def INSLWIo : PPCAsmPseudo<"inslwi. $rA, $rS, $n, $b",
3538                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3539 def INSRWI : PPCAsmPseudo<"insrwi $rA, $rS, $n, $b",
3540                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3541 def INSRWIo : PPCAsmPseudo<"insrwi. $rA, $rS, $n, $b",
3542                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3543 def ROTRWI : PPCAsmPseudo<"rotrwi $rA, $rS, $n",
3544                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3545 def ROTRWIo : PPCAsmPseudo<"rotrwi. $rA, $rS, $n",
3546                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3547 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
3548                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3549 def SLWIo : PPCAsmPseudo<"slwi. $rA, $rS, $n",
3550                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3551 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
3552                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3553 def SRWIo : PPCAsmPseudo<"srwi. $rA, $rS, $n",
3554                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3555 def CLRRWI : PPCAsmPseudo<"clrrwi $rA, $rS, $n",
3556                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3557 def CLRRWIo : PPCAsmPseudo<"clrrwi. $rA, $rS, $n",
3558                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3559 def CLRLSLWI : PPCAsmPseudo<"clrlslwi $rA, $rS, $b, $n",
3560                             (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
3561 def CLRLSLWIo : PPCAsmPseudo<"clrlslwi. $rA, $rS, $b, $n",
3562                              (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
3563
3564 def : InstAlias<"rotlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
3565 def : InstAlias<"rotlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
3566 def : InstAlias<"rotlw $rA, $rS, $rB", (RLWNM gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
3567 def : InstAlias<"rotlw. $rA, $rS, $rB", (RLWNMo gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
3568 def : InstAlias<"clrlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
3569 def : InstAlias<"clrlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
3570
3571 def EXTLDI : PPCAsmPseudo<"extldi $rA, $rS, $n, $b",
3572                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3573 def EXTLDIo : PPCAsmPseudo<"extldi. $rA, $rS, $n, $b",
3574                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3575 def EXTRDI : PPCAsmPseudo<"extrdi $rA, $rS, $n, $b",
3576                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3577 def EXTRDIo : PPCAsmPseudo<"extrdi. $rA, $rS, $n, $b",
3578                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3579 def INSRDI : PPCAsmPseudo<"insrdi $rA, $rS, $n, $b",
3580                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3581 def INSRDIo : PPCAsmPseudo<"insrdi. $rA, $rS, $n, $b",
3582                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3583 def ROTRDI : PPCAsmPseudo<"rotrdi $rA, $rS, $n",
3584                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3585 def ROTRDIo : PPCAsmPseudo<"rotrdi. $rA, $rS, $n",
3586                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3587 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
3588                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3589 def SLDIo : PPCAsmPseudo<"sldi. $rA, $rS, $n",
3590                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3591 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
3592                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3593 def SRDIo : PPCAsmPseudo<"srdi. $rA, $rS, $n",
3594                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3595 def CLRRDI : PPCAsmPseudo<"clrrdi $rA, $rS, $n",
3596                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3597 def CLRRDIo : PPCAsmPseudo<"clrrdi. $rA, $rS, $n",
3598                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3599 def CLRLSLDI : PPCAsmPseudo<"clrlsldi $rA, $rS, $b, $n",
3600                             (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
3601 def CLRLSLDIo : PPCAsmPseudo<"clrlsldi. $rA, $rS, $b, $n",
3602                              (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
3603
3604 def : InstAlias<"rotldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
3605 def : InstAlias<"rotldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
3606 def : InstAlias<"rotld $rA, $rS, $rB", (RLDCL g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
3607 def : InstAlias<"rotld. $rA, $rS, $rB", (RLDCLo g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
3608 def : InstAlias<"clrldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
3609 def : InstAlias<"clrldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
3610
3611 // These generic branch instruction forms are used for the assembler parser only.
3612 // Defs and Uses are conservative, since we don't know the BO value.
3613 let PPC970_Unit = 7 in {
3614   let Defs = [CTR], Uses = [CTR, RM] in {
3615     def gBC : BForm_3<16, 0, 0, (outs),
3616                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
3617                       "bc $bo, $bi, $dst">;
3618     def gBCA : BForm_3<16, 1, 0, (outs),
3619                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
3620                        "bca $bo, $bi, $dst">;
3621   }
3622   let Defs = [LR, CTR], Uses = [CTR, RM] in {
3623     def gBCL : BForm_3<16, 0, 1, (outs),
3624                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
3625                        "bcl $bo, $bi, $dst">;
3626     def gBCLA : BForm_3<16, 1, 1, (outs),
3627                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
3628                         "bcla $bo, $bi, $dst">;
3629   }
3630   let Defs = [CTR], Uses = [CTR, LR, RM] in
3631     def gBCLR : XLForm_2<19, 16, 0, (outs),
3632                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
3633                          "bclr $bo, $bi, $bh", IIC_BrB, []>;
3634   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
3635     def gBCLRL : XLForm_2<19, 16, 1, (outs),
3636                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
3637                           "bclrl $bo, $bi, $bh", IIC_BrB, []>;
3638   let Defs = [CTR], Uses = [CTR, LR, RM] in
3639     def gBCCTR : XLForm_2<19, 528, 0, (outs),
3640                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
3641                           "bcctr $bo, $bi, $bh", IIC_BrB, []>;
3642   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
3643     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
3644                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
3645                            "bcctrl $bo, $bi, $bh", IIC_BrB, []>;
3646 }
3647 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
3648 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
3649 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
3650 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
3651
3652 multiclass BranchSimpleMnemonic1<string name, string pm, int bo> {
3653   def : InstAlias<"b"#name#pm#" $bi, $dst", (gBC bo, crbitrc:$bi, condbrtarget:$dst)>;
3654   def : InstAlias<"b"#name#"a"#pm#" $bi, $dst", (gBCA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
3655   def : InstAlias<"b"#name#"lr"#pm#" $bi", (gBCLR bo, crbitrc:$bi, 0)>;
3656   def : InstAlias<"b"#name#"l"#pm#" $bi, $dst", (gBCL bo, crbitrc:$bi, condbrtarget:$dst)>;
3657   def : InstAlias<"b"#name#"la"#pm#" $bi, $dst", (gBCLA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
3658   def : InstAlias<"b"#name#"lrl"#pm#" $bi", (gBCLRL bo, crbitrc:$bi, 0)>;
3659 }
3660 multiclass BranchSimpleMnemonic2<string name, string pm, int bo>
3661   : BranchSimpleMnemonic1<name, pm, bo> {
3662   def : InstAlias<"b"#name#"ctr"#pm#" $bi", (gBCCTR bo, crbitrc:$bi, 0)>;
3663   def : InstAlias<"b"#name#"ctrl"#pm#" $bi", (gBCCTRL bo, crbitrc:$bi, 0)>;
3664 }
3665 defm : BranchSimpleMnemonic2<"t", "", 12>;
3666 defm : BranchSimpleMnemonic2<"f", "", 4>;
3667 defm : BranchSimpleMnemonic2<"t", "-", 14>;
3668 defm : BranchSimpleMnemonic2<"f", "-", 6>;
3669 defm : BranchSimpleMnemonic2<"t", "+", 15>;
3670 defm : BranchSimpleMnemonic2<"f", "+", 7>;
3671 defm : BranchSimpleMnemonic1<"dnzt", "", 8>;
3672 defm : BranchSimpleMnemonic1<"dnzf", "", 0>;
3673 defm : BranchSimpleMnemonic1<"dzt", "", 10>;
3674 defm : BranchSimpleMnemonic1<"dzf", "", 2>;
3675
3676 multiclass BranchExtendedMnemonicPM<string name, string pm, int bibo> {
3677   def : InstAlias<"b"#name#pm#" $cc, $dst",
3678                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
3679   def : InstAlias<"b"#name#pm#" $dst",
3680                   (BCC bibo, CR0, condbrtarget:$dst)>;
3681
3682   def : InstAlias<"b"#name#"a"#pm#" $cc, $dst",
3683                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
3684   def : InstAlias<"b"#name#"a"#pm#" $dst",
3685                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
3686
3687   def : InstAlias<"b"#name#"lr"#pm#" $cc",
3688                   (BCCLR bibo, crrc:$cc)>;
3689   def : InstAlias<"b"#name#"lr"#pm,
3690                   (BCCLR bibo, CR0)>;
3691
3692   def : InstAlias<"b"#name#"ctr"#pm#" $cc",
3693                   (BCCCTR bibo, crrc:$cc)>;
3694   def : InstAlias<"b"#name#"ctr"#pm,
3695                   (BCCCTR bibo, CR0)>;
3696
3697   def : InstAlias<"b"#name#"l"#pm#" $cc, $dst",
3698                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
3699   def : InstAlias<"b"#name#"l"#pm#" $dst",
3700                   (BCCL bibo, CR0, condbrtarget:$dst)>;
3701
3702   def : InstAlias<"b"#name#"la"#pm#" $cc, $dst",
3703                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
3704   def : InstAlias<"b"#name#"la"#pm#" $dst",
3705                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
3706
3707   def : InstAlias<"b"#name#"lrl"#pm#" $cc",
3708                   (BCCLRL bibo, crrc:$cc)>;
3709   def : InstAlias<"b"#name#"lrl"#pm,
3710                   (BCCLRL bibo, CR0)>;
3711
3712   def : InstAlias<"b"#name#"ctrl"#pm#" $cc",
3713                   (BCCCTRL bibo, crrc:$cc)>;
3714   def : InstAlias<"b"#name#"ctrl"#pm,
3715                   (BCCCTRL bibo, CR0)>;
3716 }
3717 multiclass BranchExtendedMnemonic<string name, int bibo> {
3718   defm : BranchExtendedMnemonicPM<name, "", bibo>;
3719   defm : BranchExtendedMnemonicPM<name, "-", !add(bibo, 2)>;
3720   defm : BranchExtendedMnemonicPM<name, "+", !add(bibo, 3)>;
3721 }
3722 defm : BranchExtendedMnemonic<"lt", 12>;
3723 defm : BranchExtendedMnemonic<"gt", 44>;
3724 defm : BranchExtendedMnemonic<"eq", 76>;
3725 defm : BranchExtendedMnemonic<"un", 108>;
3726 defm : BranchExtendedMnemonic<"so", 108>;
3727 defm : BranchExtendedMnemonic<"ge", 4>;
3728 defm : BranchExtendedMnemonic<"nl", 4>;
3729 defm : BranchExtendedMnemonic<"le", 36>;
3730 defm : BranchExtendedMnemonic<"ng", 36>;
3731 defm : BranchExtendedMnemonic<"ne", 68>;
3732 defm : BranchExtendedMnemonic<"nu", 100>;
3733 defm : BranchExtendedMnemonic<"ns", 100>;
3734
3735 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
3736 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
3737 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
3738 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
3739 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm64:$imm)>;
3740 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
3741 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm64:$imm)>;
3742 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
3743
3744 def : InstAlias<"cmpi $bf, 0, $rA, $imm", (CMPWI crrc:$bf, gprc:$rA, s16imm:$imm)>;
3745 def : InstAlias<"cmp $bf, 0, $rA, $rB", (CMPW crrc:$bf, gprc:$rA, gprc:$rB)>;
3746 def : InstAlias<"cmpli $bf, 0, $rA, $imm", (CMPLWI crrc:$bf, gprc:$rA, u16imm:$imm)>;
3747 def : InstAlias<"cmpl $bf, 0, $rA, $rB", (CMPLW crrc:$bf, gprc:$rA, gprc:$rB)>;
3748 def : InstAlias<"cmpi $bf, 1, $rA, $imm", (CMPDI crrc:$bf, g8rc:$rA, s16imm64:$imm)>;
3749 def : InstAlias<"cmp $bf, 1, $rA, $rB", (CMPD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
3750 def : InstAlias<"cmpli $bf, 1, $rA, $imm", (CMPLDI crrc:$bf, g8rc:$rA, u16imm64:$imm)>;
3751 def : InstAlias<"cmpl $bf, 1, $rA, $rB", (CMPLD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
3752
3753 multiclass TrapExtendedMnemonic<string name, int to> {
3754   def : InstAlias<"td"#name#"i $rA, $imm", (TDI to, g8rc:$rA, s16imm:$imm)>;
3755   def : InstAlias<"td"#name#" $rA, $rB", (TD to, g8rc:$rA, g8rc:$rB)>;
3756   def : InstAlias<"tw"#name#"i $rA, $imm", (TWI to, gprc:$rA, s16imm:$imm)>;
3757   def : InstAlias<"tw"#name#" $rA, $rB", (TW to, gprc:$rA, gprc:$rB)>;
3758 }
3759 defm : TrapExtendedMnemonic<"lt", 16>;
3760 defm : TrapExtendedMnemonic<"le", 20>;
3761 defm : TrapExtendedMnemonic<"eq", 4>;
3762 defm : TrapExtendedMnemonic<"ge", 12>;
3763 defm : TrapExtendedMnemonic<"gt", 8>;
3764 defm : TrapExtendedMnemonic<"nl", 12>;
3765 defm : TrapExtendedMnemonic<"ne", 24>;
3766 defm : TrapExtendedMnemonic<"ng", 20>;
3767 defm : TrapExtendedMnemonic<"llt", 2>;
3768 defm : TrapExtendedMnemonic<"lle", 6>;
3769 defm : TrapExtendedMnemonic<"lge", 5>;
3770 defm : TrapExtendedMnemonic<"lgt", 1>;
3771 defm : TrapExtendedMnemonic<"lnl", 5>;
3772 defm : TrapExtendedMnemonic<"lng", 6>;
3773 defm : TrapExtendedMnemonic<"u", 31>;
3774
3775 // Atomic loads
3776 def : Pat<(atomic_load_8  iaddr:$src), (LBZ  memri:$src)>;
3777 def : Pat<(atomic_load_16 iaddr:$src), (LHZ  memri:$src)>;
3778 def : Pat<(atomic_load_32 iaddr:$src), (LWZ  memri:$src)>;
3779 def : Pat<(atomic_load_8  xaddr:$src), (LBZX memrr:$src)>;
3780 def : Pat<(atomic_load_16 xaddr:$src), (LHZX memrr:$src)>;
3781 def : Pat<(atomic_load_32 xaddr:$src), (LWZX memrr:$src)>;
3782
3783 // Atomic stores
3784 def : Pat<(atomic_store_8  iaddr:$ptr, i32:$val), (STB  gprc:$val, memri:$ptr)>;
3785 def : Pat<(atomic_store_16 iaddr:$ptr, i32:$val), (STH  gprc:$val, memri:$ptr)>;
3786 def : Pat<(atomic_store_32 iaddr:$ptr, i32:$val), (STW  gprc:$val, memri:$ptr)>;
3787 def : Pat<(atomic_store_8  xaddr:$ptr, i32:$val), (STBX gprc:$val, memrr:$ptr)>;
3788 def : Pat<(atomic_store_16 xaddr:$ptr, i32:$val), (STHX gprc:$val, memrr:$ptr)>;
3789 def : Pat<(atomic_store_32 xaddr:$ptr, i32:$val), (STWX gprc:$val, memrr:$ptr)>;