lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 166 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 167                            [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 170 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 171
 172 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 173                            [SDNPHasChain, SDNPOptInGlue]>;
 174
 175 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 176                            [SDNPHasChain, SDNPMayLoad]>;
 177 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 178                            [SDNPHasChain, SDNPMayStore]>;
 179
 180 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 181 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 182                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 184                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 185
 186 // Instructions to support atomic operations
 187 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 188                           [SDNPHasChain, SDNPMayLoad]>;
 189 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 190                           [SDNPHasChain, SDNPMayStore]>;
 191
 192 // Instructions to support medium and large code model
 193 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 194 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 195 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 196
 197
 198 // Instructions to support dynamic alloca.
 199 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 200 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC specific transformation functions and pattern fragments.
 204 //
 205
 206 def SHL32 : SDNodeXForm<imm, [{
 207   // Transformation function: 31 - imm
 208   return getI32Imm(31 - N->getZExtValue());
 209 }]>;
 210
 211 def SRL32 : SDNodeXForm<imm, [{
 212   // Transformation function: 32 - imm
 213   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 214 }]>;
 215
 216 def LO16 : SDNodeXForm<imm, [{
 217   // Transformation function: get the low 16 bits.
 218   return getI32Imm((unsigned short)N->getZExtValue());
 219 }]>;
 220
 221 def HI16 : SDNodeXForm<imm, [{
 222   // Transformation function: shift the immediate value down into the low bits.
 223   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 224 }]>;
 225
 226 def HA16 : SDNodeXForm<imm, [{
 227   // Transformation function: shift the immediate value down into the low bits.
 228   signed int Val = N->getZExtValue();
 229   return getI32Imm((Val - (signed short)Val) >> 16);
 230 }]>;
 231 def MB : SDNodeXForm<imm, [{
 232   // Transformation function: get the start bit of a mask
 233   unsigned mb = 0, me;
 234   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 235   return getI32Imm(mb);
 236 }]>;
 237
 238 def ME : SDNodeXForm<imm, [{
 239   // Transformation function: get the end bit of a mask
 240   unsigned mb, me = 0;
 241   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 242   return getI32Imm(me);
 243 }]>;
 244 def maskimm32 : PatLeaf<(imm), [{
 245   // maskImm predicate - True if immediate is a run of ones.
 246   unsigned mb, me;
 247   if (N->getValueType(0) == MVT::i32)
 248     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 249   else
 250     return false;
 251 }]>;
 252
 253 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 254   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 255   // sign extended field.  Used by instructions like 'addi'.
 256   return (int32_t)Imm == (short)Imm;
 257 }]>;
 258 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 259   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 260   // sign extended field.  Used by instructions like 'addi'.
 261   return (int64_t)Imm == (short)Imm;
 262 }]>;
 263 def immZExt16  : PatLeaf<(imm), [{
 264   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 265   // field.  Used by instructions like 'ori'.
 266   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 267 }], LO16>;
 268
 269 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 270 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 271 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 272 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 273 // clear).
 274 def imm16ShiftedZExt : PatLeaf<(imm), [{
 275   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'xoris'.
 277   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 278 }], HI16>;
 279
 280 def imm16ShiftedSExt : PatLeaf<(imm), [{
 281   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 282   // immediate are set.  Used by instructions like 'addis'.  Identical to
 283   // imm16ShiftedZExt in 32-bit mode.
 284   if (N->getZExtValue() & 0xFFFF) return false;
 285   if (N->getValueType(0) == MVT::i32)
 286     return true;
 287   // For 64-bit, make sure it is sext right.
 288   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 289 }], HI16>;
 290
 291 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 292 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 293 // offsets are hidden behind TOC entries than the values of the lower-order
 294 // bits cannot be checked directly. As a result, we need to also incorporate
 295 // an alignment check into the relevant patterns.
 296
 297 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 298   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 299 }]>;
 300 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 301                             (store node:$val, node:$ptr), [{
 302   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 303 }]>;
 304 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 305   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 306 }]>;
 307 def aligned4pre_store : PatFrag<
 308                           (ops node:$val, node:$base, node:$offset),
 309                           (pre_store node:$val, node:$base, node:$offset), [{
 310   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 311 }]>;
 312
 313 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 314   return cast<LoadSDNode>(N)->getAlignment() < 4;
 315 }]>;
 316 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 317                               (store node:$val, node:$ptr), [{
 318   return cast<StoreSDNode>(N)->getAlignment() < 4;
 319 }]>;
 320 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 321   return cast<LoadSDNode>(N)->getAlignment() < 4;
 322 }]>;
 323
 324 //===----------------------------------------------------------------------===//
 325 // PowerPC Flag Definitions.
 326
 327 class isPPC64 { bit PPC64 = 1; }
 328 class isDOT   { bit RC = 1; }
 329
 330 class RegConstraint<string C> {
 331   string Constraints = C;
 332 }
 333 class NoEncode<string E> {
 334   string DisableEncoding = E;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // PowerPC Operand Definitions.
 340
 341 // In the default PowerPC assembler syntax, registers are specified simply
 342 // by number, so they cannot be distinguished from immediate values (without
 343 // looking at the opcode).  This means that the default operand matching logic
 344 // for the asm parser does not work, and we need to specify custom matchers.
 345 // Since those can only be specified with RegisterOperand classes and not
 346 // directly on the RegisterClass, all instructions patterns used by the asm
 347 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 348 // all their register operands.
 349 // For this purpose, we define one RegisterOperand for each RegisterClass,
 350 // using the same name as the class, just in lower case.
 351
 352 def PPCRegGPRCAsmOperand : AsmOperandClass {
 353   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 354 }
 355 def gprc : RegisterOperand<GPRC> {
 356   let ParserMatchClass = PPCRegGPRCAsmOperand;
 357 }
 358 def PPCRegG8RCAsmOperand : AsmOperandClass {
 359   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 360 }
 361 def g8rc : RegisterOperand<G8RC> {
 362   let ParserMatchClass = PPCRegG8RCAsmOperand;
 363 }
 364 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 365   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 366 }
 367 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 368   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 369 }
 370 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 371   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 372 }
 373 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 374   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 375 }
 376 def PPCRegF8RCAsmOperand : AsmOperandClass {
 377   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 378 }
 379 def f8rc : RegisterOperand<F8RC> {
 380   let ParserMatchClass = PPCRegF8RCAsmOperand;
 381 }
 382 def PPCRegF4RCAsmOperand : AsmOperandClass {
 383   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 384 }
 385 def f4rc : RegisterOperand<F4RC> {
 386   let ParserMatchClass = PPCRegF4RCAsmOperand;
 387 }
 388 def PPCRegVRRCAsmOperand : AsmOperandClass {
 389   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 390 }
 391 def vrrc : RegisterOperand<VRRC> {
 392   let ParserMatchClass = PPCRegVRRCAsmOperand;
 393 }
 394 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 395   let Name = "RegCRBITRC"; let PredicateMethod = "isCRBitNumber";
 396 }
 397 def crbitrc : RegisterOperand<CRBITRC> {
 398   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 399 }
 400 def PPCRegCRRCAsmOperand : AsmOperandClass {
 401   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 402 }
 403 def crrc : RegisterOperand<CRRC> {
 404   let ParserMatchClass = PPCRegCRRCAsmOperand;
 405 }
 406
 407 def PPCS5ImmAsmOperand : AsmOperandClass {
 408   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 409   let RenderMethod = "addImmOperands";
 410 }
 411 def s5imm   : Operand<i32> {
 412   let PrintMethod = "printS5ImmOperand";
 413   let ParserMatchClass = PPCS5ImmAsmOperand;
 414   let DecoderMethod = "decodeSImmOperand<5>";
 415 }
 416 def PPCU5ImmAsmOperand : AsmOperandClass {
 417   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 418   let RenderMethod = "addImmOperands";
 419 }
 420 def u5imm   : Operand<i32> {
 421   let PrintMethod = "printU5ImmOperand";
 422   let ParserMatchClass = PPCU5ImmAsmOperand;
 423   let DecoderMethod = "decodeUImmOperand<5>";
 424 }
 425 def PPCU6ImmAsmOperand : AsmOperandClass {
 426   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 427   let RenderMethod = "addImmOperands";
 428 }
 429 def u6imm   : Operand<i32> {
 430   let PrintMethod = "printU6ImmOperand";
 431   let ParserMatchClass = PPCU6ImmAsmOperand;
 432   let DecoderMethod = "decodeUImmOperand<6>";
 433 }
 434 def PPCS16ImmAsmOperand : AsmOperandClass {
 435   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 436   let RenderMethod = "addImmOperands";
 437 }
 438 def s16imm  : Operand<i32> {
 439   let PrintMethod = "printS16ImmOperand";
 440   let EncoderMethod = "getImm16Encoding";
 441   let ParserMatchClass = PPCS16ImmAsmOperand;
 442   let DecoderMethod = "decodeSImmOperand<16>";
 443 }
 444 def PPCU16ImmAsmOperand : AsmOperandClass {
 445   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 446   let RenderMethod = "addImmOperands";
 447 }
 448 def u16imm  : Operand<i32> {
 449   let PrintMethod = "printU16ImmOperand";
 450   let EncoderMethod = "getImm16Encoding";
 451   let ParserMatchClass = PPCU16ImmAsmOperand;
 452   let DecoderMethod = "decodeUImmOperand<16>";
 453 }
 454 def PPCS17ImmAsmOperand : AsmOperandClass {
 455   let Name = "S17Imm"; let PredicateMethod = "isS17Imm";
 456   let RenderMethod = "addImmOperands";
 457 }
 458 def s17imm  : Operand<i32> {
 459   // This operand type is used for addis/lis to allow the assembler parser
 460   // to accept immediates in the range -65536..65535 for compatibility with
 461   // the GNU assembler.  The operand is treated as 16-bit otherwise.
 462   let PrintMethod = "printS16ImmOperand";
 463   let EncoderMethod = "getImm16Encoding";
 464   let ParserMatchClass = PPCS17ImmAsmOperand;
 465   let DecoderMethod = "decodeSImmOperand<16>";
 466 }
 467 def PPCDirectBrAsmOperand : AsmOperandClass {
 468   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 469   let RenderMethod = "addBranchTargetOperands";
 470 }
 471 def directbrtarget : Operand<OtherVT> {
 472   let PrintMethod = "printBranchOperand";
 473   let EncoderMethod = "getDirectBrEncoding";
 474   let ParserMatchClass = PPCDirectBrAsmOperand;
 475 }
 476 def absdirectbrtarget : Operand<OtherVT> {
 477   let PrintMethod = "printAbsBranchOperand";
 478   let EncoderMethod = "getAbsDirectBrEncoding";
 479   let ParserMatchClass = PPCDirectBrAsmOperand;
 480 }
 481 def PPCCondBrAsmOperand : AsmOperandClass {
 482   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 483   let RenderMethod = "addBranchTargetOperands";
 484 }
 485 def condbrtarget : Operand<OtherVT> {
 486   let PrintMethod = "printBranchOperand";
 487   let EncoderMethod = "getCondBrEncoding";
 488   let ParserMatchClass = PPCCondBrAsmOperand;
 489 }
 490 def abscondbrtarget : Operand<OtherVT> {
 491   let PrintMethod = "printAbsBranchOperand";
 492   let EncoderMethod = "getAbsCondBrEncoding";
 493   let ParserMatchClass = PPCCondBrAsmOperand;
 494 }
 495 def calltarget : Operand<iPTR> {
 496   let PrintMethod = "printBranchOperand";
 497   let EncoderMethod = "getDirectBrEncoding";
 498   let ParserMatchClass = PPCDirectBrAsmOperand;
 499 }
 500 def abscalltarget : Operand<iPTR> {
 501   let PrintMethod = "printAbsBranchOperand";
 502   let EncoderMethod = "getAbsDirectBrEncoding";
 503   let ParserMatchClass = PPCDirectBrAsmOperand;
 504 }
 505 def PPCCRBitMaskOperand : AsmOperandClass {
 506  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 507 }
 508 def crbitm: Operand<i8> {
 509   let PrintMethod = "printcrbitm";
 510   let EncoderMethod = "get_crbitm_encoding";
 511   let DecoderMethod = "decodeCRBitMOperand";
 512   let ParserMatchClass = PPCCRBitMaskOperand;
 513 }
 514 // Address operands
 515 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 516 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 517   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 518 }
 519 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 520   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 521 }
 522 // A version of ptr_rc usable with the asm parser.
 523 def PPCRegGxRCOperand : AsmOperandClass {
 524   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 525 }
 526 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 527   let ParserMatchClass = PPCRegGxRCOperand;
 528 }
 529
 530 def PPCDispRIOperand : AsmOperandClass {
 531  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 532  let RenderMethod = "addImmOperands";
 533 }
 534 def dispRI : Operand<iPTR> {
 535   let ParserMatchClass = PPCDispRIOperand;
 536 }
 537 def PPCDispRIXOperand : AsmOperandClass {
 538  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 539  let RenderMethod = "addImmOperands";
 540 }
 541 def dispRIX : Operand<iPTR> {
 542   let ParserMatchClass = PPCDispRIXOperand;
 543 }
 544
 545 def memri : Operand<iPTR> {
 546   let PrintMethod = "printMemRegImm";
 547   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 548   let EncoderMethod = "getMemRIEncoding";
 549   let DecoderMethod = "decodeMemRIOperands";
 550 }
 551 def memrr : Operand<iPTR> {
 552   let PrintMethod = "printMemRegReg";
 553   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 554 }
 555 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 556   let PrintMethod = "printMemRegImm";
 557   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 558   let EncoderMethod = "getMemRIXEncoding";
 559   let DecoderMethod = "decodeMemRIXOperands";
 560 }
 561
 562 // A single-register address. This is used with the SjLj
 563 // pseudo-instructions.
 564 def memr : Operand<iPTR> {
 565   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 566 }
 567
 568 // PowerPC Predicate operand.
 569 def pred : Operand<OtherVT> {
 570   let PrintMethod = "printPredicateOperand";
 571   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 572 }
 573
 574 // Define PowerPC specific addressing mode.
 575 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 576 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 577 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 578 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 579
 580 // The address in a single register. This is used with the SjLj
 581 // pseudo-instructions.
 582 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 583
 584 /// This is just the offset part of iaddr, used for preinc.
 585 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 586
 587 //===----------------------------------------------------------------------===//
 588 // PowerPC Instruction Predicate Definitions.
 589 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 590 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 591 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 592
 593 //===----------------------------------------------------------------------===//
 594 // PowerPC Multiclass Definitions.
 595
 596 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 597                     string asmbase, string asmstr, InstrItinClass itin,
 598                     list<dag> pattern> {
 599   let BaseName = asmbase in {
 600     def NAME : XForm_6<opcode, xo, OOL, IOL,
 601                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 602                        pattern>, RecFormRel;
 603     let Defs = [CR0] in
 604     def o    : XForm_6<opcode, xo, OOL, IOL,
 605                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 606                        []>, isDOT, RecFormRel;
 607   }
 608 }
 609
 610 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 611                      string asmbase, string asmstr, InstrItinClass itin,
 612                      list<dag> pattern> {
 613   let BaseName = asmbase in {
 614     let Defs = [CARRY] in
 615     def NAME : XForm_6<opcode, xo, OOL, IOL,
 616                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 617                        pattern>, RecFormRel;
 618     let Defs = [CARRY, CR0] in
 619     def o    : XForm_6<opcode, xo, OOL, IOL,
 620                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 621                        []>, isDOT, RecFormRel;
 622   }
 623 }
 624
 625 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 626                       string asmbase, string asmstr, InstrItinClass itin,
 627                       list<dag> pattern> {
 628   let BaseName = asmbase in {
 629     let Defs = [CARRY] in
 630     def NAME : XForm_10<opcode, xo, OOL, IOL,
 631                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 632                        pattern>, RecFormRel;
 633     let Defs = [CARRY, CR0] in
 634     def o    : XForm_10<opcode, xo, OOL, IOL,
 635                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 636                        []>, isDOT, RecFormRel;
 637   }
 638 }
 639
 640 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 641                     string asmbase, string asmstr, InstrItinClass itin,
 642                     list<dag> pattern> {
 643   let BaseName = asmbase in {
 644     def NAME : XForm_11<opcode, xo, OOL, IOL,
 645                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 646                        pattern>, RecFormRel;
 647     let Defs = [CR0] in
 648     def o    : XForm_11<opcode, xo, OOL, IOL,
 649                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 650                        []>, isDOT, RecFormRel;
 651   }
 652 }
 653
 654 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 655                     string asmbase, string asmstr, InstrItinClass itin,
 656                     list<dag> pattern> {
 657   let BaseName = asmbase in {
 658     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 659                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 660                        pattern>, RecFormRel;
 661     let Defs = [CR0] in
 662     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 663                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 664                        []>, isDOT, RecFormRel;
 665   }
 666 }
 667
 668 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 669                       string asmbase, string asmstr, InstrItinClass itin,
 670                       list<dag> pattern> {
 671   let BaseName = asmbase in {
 672     let Defs = [CARRY] in
 673     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 674                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 675                        pattern>, RecFormRel;
 676     let Defs = [CARRY, CR0] in
 677     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 678                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 679                        []>, isDOT, RecFormRel;
 680   }
 681 }
 682
 683 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 684                     string asmbase, string asmstr, InstrItinClass itin,
 685                     list<dag> pattern> {
 686   let BaseName = asmbase in {
 687     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 688                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 689                        pattern>, RecFormRel;
 690     let Defs = [CR0] in
 691     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 692                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 693                        []>, isDOT, RecFormRel;
 694   }
 695 }
 696
 697 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 698                       string asmbase, string asmstr, InstrItinClass itin,
 699                       list<dag> pattern> {
 700   let BaseName = asmbase in {
 701     let Defs = [CARRY] in
 702     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 703                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 704                        pattern>, RecFormRel;
 705     let Defs = [CARRY, CR0] in
 706     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 707                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 708                        []>, isDOT, RecFormRel;
 709   }
 710 }
 711
 712 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 713                     string asmbase, string asmstr, InstrItinClass itin,
 714                     list<dag> pattern> {
 715   let BaseName = asmbase in {
 716     def NAME : MForm_2<opcode, OOL, IOL,
 717                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 718                        pattern>, RecFormRel;
 719     let Defs = [CR0] in
 720     def o    : MForm_2<opcode, OOL, IOL,
 721                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 722                        []>, isDOT, RecFormRel;
 723   }
 724 }
 725
 726 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 727                     string asmbase, string asmstr, InstrItinClass itin,
 728                     list<dag> pattern> {
 729   let BaseName = asmbase in {
 730     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 731                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 732                        pattern>, RecFormRel;
 733     let Defs = [CR0] in
 734     def o    : MDForm_1<opcode, xo, OOL, IOL,
 735                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 736                        []>, isDOT, RecFormRel;
 737   }
 738 }
 739
 740 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 741                      string asmbase, string asmstr, InstrItinClass itin,
 742                      list<dag> pattern> {
 743   let BaseName = asmbase in {
 744     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 745                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 746                         pattern>, RecFormRel;
 747     let Defs = [CR0] in
 748     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 749                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 750                         []>, isDOT, RecFormRel;
 751   }
 752 }
 753
 754 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 755                       string asmbase, string asmstr, InstrItinClass itin,
 756                       list<dag> pattern> {
 757   let BaseName = asmbase in {
 758     let Defs = [CARRY] in
 759     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 760                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 761                        pattern>, RecFormRel;
 762     let Defs = [CARRY, CR0] in
 763     def o    : XSForm_1<opcode, xo, OOL, IOL,
 764                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 765                        []>, isDOT, RecFormRel;
 766   }
 767 }
 768
 769 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 770                     string asmbase, string asmstr, InstrItinClass itin,
 771                     list<dag> pattern> {
 772   let BaseName = asmbase in {
 773     def NAME : XForm_26<opcode, xo, OOL, IOL,
 774                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 775                        pattern>, RecFormRel;
 776     let Defs = [CR1] in
 777     def o    : XForm_26<opcode, xo, OOL, IOL,
 778                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 779                        []>, isDOT, RecFormRel;
 780   }
 781 }
 782
 783 multiclass XForm_28r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 784                     string asmbase, string asmstr, InstrItinClass itin,
 785                     list<dag> pattern> {
 786   let BaseName = asmbase in {
 787     def NAME : XForm_28<opcode, xo, OOL, IOL,
 788                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 789                        pattern>, RecFormRel;
 790     let Defs = [CR1] in
 791     def o    : XForm_28<opcode, xo, OOL, IOL,
 792                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 793                        []>, isDOT, RecFormRel;
 794   }
 795 }
 796
 797 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 798                     string asmbase, string asmstr, InstrItinClass itin,
 799                     list<dag> pattern> {
 800   let BaseName = asmbase in {
 801     def NAME : AForm_1<opcode, xo, OOL, IOL,
 802                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 803                        pattern>, RecFormRel;
 804     let Defs = [CR1] in
 805     def o    : AForm_1<opcode, xo, OOL, IOL,
 806                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 807                        []>, isDOT, RecFormRel;
 808   }
 809 }
 810
 811 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 812                     string asmbase, string asmstr, InstrItinClass itin,
 813                     list<dag> pattern> {
 814   let BaseName = asmbase in {
 815     def NAME : AForm_2<opcode, xo, OOL, IOL,
 816                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 817                        pattern>, RecFormRel;
 818     let Defs = [CR1] in
 819     def o    : AForm_2<opcode, xo, OOL, IOL,
 820                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 821                        []>, isDOT, RecFormRel;
 822   }
 823 }
 824
 825 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 826                     string asmbase, string asmstr, InstrItinClass itin,
 827                     list<dag> pattern> {
 828   let BaseName = asmbase in {
 829     def NAME : AForm_3<opcode, xo, OOL, IOL,
 830                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 831                        pattern>, RecFormRel;
 832     let Defs = [CR1] in
 833     def o    : AForm_3<opcode, xo, OOL, IOL,
 834                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 835                        []>, isDOT, RecFormRel;
 836   }
 837 }
 838
 839 //===----------------------------------------------------------------------===//
 840 // PowerPC Instruction Definitions.
 841
 842 // Pseudo-instructions:
 843
 844 let hasCtrlDep = 1 in {
 845 let Defs = [R1], Uses = [R1] in {
 846 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 847                               [(callseq_start timm:$amt)]>;
 848 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 849                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 850 }
 851
 852 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 853                               "UPDATE_VRSAVE $rD, $rS", []>;
 854 }
 855
 856 let Defs = [R1], Uses = [R1] in
 857 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 858                        [(set i32:$result,
 859                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 860
 861 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 862 // instruction selection into a branch sequence.
 863 let usesCustomInserter = 1,    // Expanded after instruction selection.
 864     PPC970_Single = 1 in {
 865   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 866   // because either operand might become the first operand in an isel, and
 867   // that operand cannot be r0.
 868   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 869                               gprc_nor0:$T, gprc_nor0:$F,
 870                               i32imm:$BROPC), "#SELECT_CC_I4",
 871                               []>;
 872   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 873                               g8rc_nox0:$T, g8rc_nox0:$F,
 874                               i32imm:$BROPC), "#SELECT_CC_I8",
 875                               []>;
 876   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
 877                               i32imm:$BROPC), "#SELECT_CC_F4",
 878                               []>;
 879   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
 880                               i32imm:$BROPC), "#SELECT_CC_F8",
 881                               []>;
 882   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
 883                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 884                               []>;
 885 }
 886
 887 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 888 // scavenge a register for it.
 889 let mayStore = 1 in
 890 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
 891                      "#SPILL_CR", []>;
 892
 893 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 894 // spilled), so we'll need to scavenge a register for it.
 895 let mayLoad = 1 in
 896 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
 897                      "#RESTORE_CR", []>;
 898
 899 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 900   let isReturn = 1, Uses = [LR, RM] in
 901     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", IIC_BrB,
 902                            [(retflag)]>;
 903   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
 904     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
 905                             []>;
 906
 907     let isCodeGenOnly = 1 in
 908     def BCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
 909                             "b${cond:cc}ctr${cond:pm} ${cond:reg}", IIC_BrB,
 910                             []>;
 911   }
 912 }
 913
 914 let Defs = [LR] in
 915   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 916                    PPC970_Unit_BRU;
 917
 918 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 919   let isBarrier = 1 in {
 920   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 921                   "b $dst", IIC_BrB,
 922                   [(br bb:$dst)]>;
 923   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
 924                   "ba $dst", IIC_BrB, []>;
 925   }
 926
 927   // BCC represents an arbitrary conditional branch on a predicate.
 928   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 929   // a two-value operand where a dag node expects two operands. :(
 930   let isCodeGenOnly = 1 in {
 931     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 932                     "b${cond:cc}${cond:pm} ${cond:reg}, $dst"
 933                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
 934     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 935                      "b${cond:cc}a${cond:pm} ${cond:reg}, $dst">;
 936
 937     let isReturn = 1, Uses = [LR, RM] in
 938     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 939                            "b${cond:cc}lr${cond:pm} ${cond:reg}", IIC_BrB, []>;
 940   }
 941
 942   let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 943    def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 944                              "bdzlr", IIC_BrB, []>;
 945    def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 946                              "bdnzlr", IIC_BrB, []>;
 947    def BDZLRp : XLForm_2_ext<19, 16, 27, 0, 0, (outs), (ins),
 948                              "bdzlr+", IIC_BrB, []>;
 949    def BDNZLRp: XLForm_2_ext<19, 16, 25, 0, 0, (outs), (ins),
 950                              "bdnzlr+", IIC_BrB, []>;
 951    def BDZLRm : XLForm_2_ext<19, 16, 26, 0, 0, (outs), (ins),
 952                              "bdzlr-", IIC_BrB, []>;
 953    def BDNZLRm: XLForm_2_ext<19, 16, 24, 0, 0, (outs), (ins),
 954                              "bdnzlr-", IIC_BrB, []>;
 955   }
 956
 957   let Defs = [CTR], Uses = [CTR] in {
 958     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 959                        "bdz $dst">;
 960     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 961                        "bdnz $dst">;
 962     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
 963                         "bdza $dst">;
 964     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
 965                         "bdnza $dst">;
 966     def BDZp : BForm_1<16, 27, 0, 0, (outs), (ins condbrtarget:$dst),
 967                        "bdz+ $dst">;
 968     def BDNZp: BForm_1<16, 25, 0, 0, (outs), (ins condbrtarget:$dst),
 969                        "bdnz+ $dst">;
 970     def BDZAp : BForm_1<16, 27, 1, 0, (outs), (ins abscondbrtarget:$dst),
 971                         "bdza+ $dst">;
 972     def BDNZAp: BForm_1<16, 25, 1, 0, (outs), (ins abscondbrtarget:$dst),
 973                         "bdnza+ $dst">;
 974     def BDZm : BForm_1<16, 26, 0, 0, (outs), (ins condbrtarget:$dst),
 975                        "bdz- $dst">;
 976     def BDNZm: BForm_1<16, 24, 0, 0, (outs), (ins condbrtarget:$dst),
 977                        "bdnz- $dst">;
 978     def BDZAm : BForm_1<16, 26, 1, 0, (outs), (ins abscondbrtarget:$dst),
 979                         "bdza- $dst">;
 980     def BDNZAm: BForm_1<16, 24, 1, 0, (outs), (ins abscondbrtarget:$dst),
 981                         "bdnza- $dst">;
 982   }
 983 }
 984
 985 // The unconditional BCL used by the SjLj setjmp code.
 986 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 987   let Defs = [LR], Uses = [RM] in {
 988     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 989                             "bcl 20, 31, $dst">;
 990   }
 991 }
 992
 993 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 994   // Convenient aliases for call instructions
 995   let Uses = [RM] in {
 996     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 997                     "bl $func", IIC_BrB, []>;  // See Pat patterns below.
 998     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
 999                     "bla $func", IIC_BrB, [(PPCcall (i32 imm:$func))]>;
1000
1001     let isCodeGenOnly = 1 in {
1002       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
1003                        "b${cond:cc}l${cond:pm} ${cond:reg}, $dst">;
1004       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
1005                         "b${cond:cc}la${cond:pm} ${cond:reg}, $dst">;
1006     }
1007   }
1008   let Uses = [CTR, RM] in {
1009     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
1010                              "bctrl", IIC_BrB, [(PPCbctrl)]>,
1011                 Requires<[In32BitMode]>;
1012
1013     let isCodeGenOnly = 1 in
1014     def BCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
1015                              "b${cond:cc}ctrl${cond:pm} ${cond:reg}", IIC_BrB,
1016                              []>;
1017   }
1018   let Uses = [LR, RM] in {
1019     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
1020                             "blrl", IIC_BrB, []>;
1021
1022     let isCodeGenOnly = 1 in
1023     def BCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
1024                             "b${cond:cc}lrl${cond:pm} ${cond:reg}", IIC_BrB,
1025                             []>;
1026   }
1027   let Defs = [CTR], Uses = [CTR, RM] in {
1028     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
1029                         "bdzl $dst">;
1030     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
1031                         "bdnzl $dst">;
1032     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
1033                          "bdzla $dst">;
1034     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
1035                          "bdnzla $dst">;
1036     def BDZLp : BForm_1<16, 27, 0, 1, (outs), (ins condbrtarget:$dst),
1037                         "bdzl+ $dst">;
1038     def BDNZLp: BForm_1<16, 25, 0, 1, (outs), (ins condbrtarget:$dst),
1039                         "bdnzl+ $dst">;
1040     def BDZLAp : BForm_1<16, 27, 1, 1, (outs), (ins abscondbrtarget:$dst),
1041                          "bdzla+ $dst">;
1042     def BDNZLAp: BForm_1<16, 25, 1, 1, (outs), (ins abscondbrtarget:$dst),
1043                          "bdnzla+ $dst">;
1044     def BDZLm : BForm_1<16, 26, 0, 1, (outs), (ins condbrtarget:$dst),
1045                         "bdzl- $dst">;
1046     def BDNZLm: BForm_1<16, 24, 0, 1, (outs), (ins condbrtarget:$dst),
1047                         "bdnzl- $dst">;
1048     def BDZLAm : BForm_1<16, 26, 1, 1, (outs), (ins abscondbrtarget:$dst),
1049                          "bdzla- $dst">;
1050     def BDNZLAm: BForm_1<16, 24, 1, 1, (outs), (ins abscondbrtarget:$dst),
1051                          "bdnzla- $dst">;
1052   }
1053   let Defs = [CTR], Uses = [CTR, LR, RM] in {
1054     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
1055                                "bdzlrl", IIC_BrB, []>;
1056     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
1057                                "bdnzlrl", IIC_BrB, []>;
1058     def BDZLRLp : XLForm_2_ext<19, 16, 27, 0, 1, (outs), (ins),
1059                                "bdzlrl+", IIC_BrB, []>;
1060     def BDNZLRLp: XLForm_2_ext<19, 16, 25, 0, 1, (outs), (ins),
1061                                "bdnzlrl+", IIC_BrB, []>;
1062     def BDZLRLm : XLForm_2_ext<19, 16, 26, 0, 1, (outs), (ins),
1063                                "bdzlrl-", IIC_BrB, []>;
1064     def BDNZLRLm: XLForm_2_ext<19, 16, 24, 0, 1, (outs), (ins),
1065                                "bdnzlrl-", IIC_BrB, []>;
1066   }
1067 }
1068
1069 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1070 def TCRETURNdi :Pseudo< (outs),
1071                         (ins calltarget:$dst, i32imm:$offset),
1072                  "#TC_RETURNd $dst $offset",
1073                  []>;
1074
1075
1076 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1077 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1078                  "#TC_RETURNa $func $offset",
1079                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1080
1081 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1082 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1083                  "#TC_RETURNr $dst $offset",
1084                  []>;
1085
1086
1087 let isCodeGenOnly = 1 in {
1088
1089 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1090     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1091 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
1092                             []>, Requires<[In32BitMode]>;
1093
1094 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1095     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1096 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1097                   "b $dst", IIC_BrB,
1098                   []>;
1099
1100 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1101     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1102 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1103                   "ba $dst", IIC_BrB,
1104                   []>;
1105
1106 }
1107
1108 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1109   let Defs = [CTR] in
1110   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1111                             "#EH_SJLJ_SETJMP32",
1112                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1113                           Requires<[In32BitMode]>;
1114   let isTerminator = 1 in
1115   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1116                             "#EH_SJLJ_LONGJMP32",
1117                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1118                           Requires<[In32BitMode]>;
1119 }
1120
1121 let isBranch = 1, isTerminator = 1 in {
1122   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1123                         "#EH_SjLj_Setup\t$dst", []>;
1124 }
1125
1126 // System call.
1127 let PPC970_Unit = 7 in {
1128   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1129                       "sc $lev", IIC_BrB, [(PPCsc (i32 imm:$lev))]>;
1130 }
1131
1132 // DCB* instructions.
1133 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst), "dcba $dst",
1134                       IIC_LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1135                       PPC970_DGroup_Single;
1136 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst), "dcbf $dst",
1137                       IIC_LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1138                       PPC970_DGroup_Single;
1139 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst), "dcbi $dst",
1140                       IIC_LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1141                       PPC970_DGroup_Single;
1142 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst), "dcbst $dst",
1143                       IIC_LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1144                       PPC970_DGroup_Single;
1145 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst), "dcbt $dst",
1146                       IIC_LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1147                       PPC970_DGroup_Single;
1148 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst), "dcbtst $dst",
1149                       IIC_LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1150                       PPC970_DGroup_Single;
1151 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst), "dcbz $dst",
1152                       IIC_LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1153                       PPC970_DGroup_Single;
1154 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst), "dcbzl $dst",
1155                       IIC_LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1156                       PPC970_DGroup_Single;
1157
1158 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1159           (DCBT xoaddr:$dst)>;
1160
1161 // Atomic operations
1162 let usesCustomInserter = 1 in {
1163   let Defs = [CR0] in {
1164     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1165       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1166       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1167     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1168       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1169       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1170     def ATOMIC_LOAD_AND_I8 : Pseudo<
1171       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1172       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1173     def ATOMIC_LOAD_OR_I8 : Pseudo<
1174       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1175       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1176     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1177       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1178       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1179     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1180       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1181       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1182     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1183       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1184       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1185     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1186       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1187       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1188     def ATOMIC_LOAD_AND_I16 : Pseudo<
1189       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1190       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1191     def ATOMIC_LOAD_OR_I16 : Pseudo<
1192       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1193       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1194     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1195       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1196       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1197     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1198       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1199       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1200     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1201       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1202       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1203     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1204       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1205       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1206     def ATOMIC_LOAD_AND_I32 : Pseudo<
1207       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1208       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1209     def ATOMIC_LOAD_OR_I32 : Pseudo<
1210       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1211       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1212     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1213       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1214       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1215     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1216       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1217       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1218
1219     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1220       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1221       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1222     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1223       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1224       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1225     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1226       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1227       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1228
1229     def ATOMIC_SWAP_I8 : Pseudo<
1230       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1231       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1232     def ATOMIC_SWAP_I16 : Pseudo<
1233       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1234       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1235     def ATOMIC_SWAP_I32 : Pseudo<
1236       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1237       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1238   }
1239 }
1240
1241 // Instructions to support atomic operations
1242 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1243                    "lwarx $rD, $src", IIC_LdStLWARX,
1244                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
1245
1246 let Defs = [CR0] in
1247 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1248                    "stwcx. $rS, $dst", IIC_LdStSTWCX,
1249                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
1250                    isDOT;
1251
1252 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1253 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", IIC_LdStLoad, [(trap)]>;
1254
1255 def TWI : DForm_base<3, (outs), (ins u5imm:$to, gprc:$rA, s16imm:$imm),
1256                      "twi $to, $rA, $imm", IIC_IntTrapW, []>;
1257 def TW : XForm_1<31, 4, (outs), (ins u5imm:$to, gprc:$rA, gprc:$rB),
1258                  "tw $to, $rA, $rB", IIC_IntTrapW, []>;
1259 def TDI : DForm_base<2, (outs), (ins u5imm:$to, g8rc:$rA, s16imm:$imm),
1260                      "tdi $to, $rA, $imm", IIC_IntTrapD, []>;
1261 def TD : XForm_1<31, 68, (outs), (ins u5imm:$to, g8rc:$rA, g8rc:$rB),
1262                  "td $to, $rA, $rB", IIC_IntTrapD, []>;
1263
1264 //===----------------------------------------------------------------------===//
1265 // PPC32 Load Instructions.
1266 //
1267
1268 // Unindexed (r+i) Loads.
1269 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1270 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1271                   "lbz $rD, $src", IIC_LdStLoad,
1272                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1273 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1274                   "lha $rD, $src", IIC_LdStLHA,
1275                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1276                   PPC970_DGroup_Cracked;
1277 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1278                   "lhz $rD, $src", IIC_LdStLoad,
1279                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1280 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1281                   "lwz $rD, $src", IIC_LdStLoad,
1282                   [(set i32:$rD, (load iaddr:$src))]>;
1283
1284 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1285                   "lfs $rD, $src", IIC_LdStLFD,
1286                   [(set f32:$rD, (load iaddr:$src))]>;
1287 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1288                   "lfd $rD, $src", IIC_LdStLFD,
1289                   [(set f64:$rD, (load iaddr:$src))]>;
1290
1291
1292 // Unindexed (r+i) Loads with Update (preinc).
1293 let mayLoad = 1, neverHasSideEffects = 1 in {
1294 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1295                    "lbzu $rD, $addr", IIC_LdStLoadUpd,
1296                    []>, RegConstraint<"$addr.reg = $ea_result">,
1297                    NoEncode<"$ea_result">;
1298
1299 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1300                    "lhau $rD, $addr", IIC_LdStLHAU,
1301                    []>, RegConstraint<"$addr.reg = $ea_result">,
1302                    NoEncode<"$ea_result">;
1303
1304 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1305                    "lhzu $rD, $addr", IIC_LdStLoadUpd,
1306                    []>, RegConstraint<"$addr.reg = $ea_result">,
1307                    NoEncode<"$ea_result">;
1308
1309 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1310                    "lwzu $rD, $addr", IIC_LdStLoadUpd,
1311                    []>, RegConstraint<"$addr.reg = $ea_result">,
1312                    NoEncode<"$ea_result">;
1313
1314 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1315                   "lfsu $rD, $addr", IIC_LdStLFDU,
1316                   []>, RegConstraint<"$addr.reg = $ea_result">,
1317                    NoEncode<"$ea_result">;
1318
1319 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1320                   "lfdu $rD, $addr", IIC_LdStLFDU,
1321                   []>, RegConstraint<"$addr.reg = $ea_result">,
1322                    NoEncode<"$ea_result">;
1323
1324
1325 // Indexed (r+r) Loads with Update (preinc).
1326 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1327                    (ins memrr:$addr),
1328                    "lbzux $rD, $addr", IIC_LdStLoadUpdX,
1329                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1330                    NoEncode<"$ea_result">;
1331
1332 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1333                    (ins memrr:$addr),
1334                    "lhaux $rD, $addr", IIC_LdStLHAUX,
1335                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1336                    NoEncode<"$ea_result">;
1337
1338 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1339                    (ins memrr:$addr),
1340                    "lhzux $rD, $addr", IIC_LdStLoadUpdX,
1341                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1342                    NoEncode<"$ea_result">;
1343
1344 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1345                    (ins memrr:$addr),
1346                    "lwzux $rD, $addr", IIC_LdStLoadUpdX,
1347                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1348                    NoEncode<"$ea_result">;
1349
1350 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1351                    (ins memrr:$addr),
1352                    "lfsux $rD, $addr", IIC_LdStLFDUX,
1353                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1354                    NoEncode<"$ea_result">;
1355
1356 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1357                    (ins memrr:$addr),
1358                    "lfdux $rD, $addr", IIC_LdStLFDUX,
1359                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1360                    NoEncode<"$ea_result">;
1361 }
1362 }
1363
1364 // Indexed (r+r) Loads.
1365 //
1366 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1367 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1368                    "lbzx $rD, $src", IIC_LdStLoad,
1369                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1370 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1371                    "lhax $rD, $src", IIC_LdStLHA,
1372                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1373                    PPC970_DGroup_Cracked;
1374 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1375                    "lhzx $rD, $src", IIC_LdStLoad,
1376                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1377 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1378                    "lwzx $rD, $src", IIC_LdStLoad,
1379                    [(set i32:$rD, (load xaddr:$src))]>;
1380
1381
1382 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1383                    "lhbrx $rD, $src", IIC_LdStLoad,
1384                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1385 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1386                    "lwbrx $rD, $src", IIC_LdStLoad,
1387                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1388
1389 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1390                       "lfsx $frD, $src", IIC_LdStLFD,
1391                       [(set f32:$frD, (load xaddr:$src))]>;
1392 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1393                       "lfdx $frD, $src", IIC_LdStLFD,
1394                       [(set f64:$frD, (load xaddr:$src))]>;
1395
1396 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1397                       "lfiwax $frD, $src", IIC_LdStLFD,
1398                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1399 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1400                       "lfiwzx $frD, $src", IIC_LdStLFD,
1401                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1402 }
1403
1404 // Load Multiple
1405 def LMW : DForm_1<46, (outs gprc:$rD), (ins memri:$src),
1406                   "lmw $rD, $src", IIC_LdStLMW, []>;
1407
1408 //===----------------------------------------------------------------------===//
1409 // PPC32 Store Instructions.
1410 //
1411
1412 // Unindexed (r+i) Stores.
1413 let PPC970_Unit = 2 in {
1414 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1415                    "stb $rS, $src", IIC_LdStStore,
1416                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1417 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1418                    "sth $rS, $src", IIC_LdStStore,
1419                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1420 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1421                    "stw $rS, $src", IIC_LdStStore,
1422                    [(store i32:$rS, iaddr:$src)]>;
1423 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1424                    "stfs $rS, $dst", IIC_LdStSTFD,
1425                    [(store f32:$rS, iaddr:$dst)]>;
1426 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1427                    "stfd $rS, $dst", IIC_LdStSTFD,
1428                    [(store f64:$rS, iaddr:$dst)]>;
1429 }
1430
1431 // Unindexed (r+i) Stores with Update (preinc).
1432 let PPC970_Unit = 2, mayStore = 1 in {
1433 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1434                     "stbu $rS, $dst", IIC_LdStStoreUpd, []>,
1435                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1436 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1437                     "sthu $rS, $dst", IIC_LdStStoreUpd, []>,
1438                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1439 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1440                     "stwu $rS, $dst", IIC_LdStStoreUpd, []>,
1441                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1442 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1443                     "stfsu $rS, $dst", IIC_LdStSTFDU, []>,
1444                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1445 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1446                     "stfdu $rS, $dst", IIC_LdStSTFDU, []>,
1447                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1448 }
1449
1450 // Patterns to match the pre-inc stores.  We can't put the patterns on
1451 // the instruction definitions directly as ISel wants the address base
1452 // and offset to be separate operands, not a single complex operand.
1453 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1454           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1455 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1456           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1457 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1458           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1459 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1460           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1461 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1462           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1463
1464 // Indexed (r+r) Stores.
1465 let PPC970_Unit = 2 in {
1466 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1467                    "stbx $rS, $dst", IIC_LdStStore,
1468                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1469                    PPC970_DGroup_Cracked;
1470 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1471                    "sthx $rS, $dst", IIC_LdStStore,
1472                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1473                    PPC970_DGroup_Cracked;
1474 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1475                    "stwx $rS, $dst", IIC_LdStStore,
1476                    [(store i32:$rS, xaddr:$dst)]>,
1477                    PPC970_DGroup_Cracked;
1478
1479 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1480                    "sthbrx $rS, $dst", IIC_LdStStore,
1481                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1482                    PPC970_DGroup_Cracked;
1483 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1484                    "stwbrx $rS, $dst", IIC_LdStStore,
1485                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1486                    PPC970_DGroup_Cracked;
1487
1488 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1489                      "stfiwx $frS, $dst", IIC_LdStSTFD,
1490                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1491
1492 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1493                      "stfsx $frS, $dst", IIC_LdStSTFD,
1494                      [(store f32:$frS, xaddr:$dst)]>;
1495 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1496                      "stfdx $frS, $dst", IIC_LdStSTFD,
1497                      [(store f64:$frS, xaddr:$dst)]>;
1498 }
1499
1500 // Indexed (r+r) Stores with Update (preinc).
1501 let PPC970_Unit = 2, mayStore = 1 in {
1502 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1503                     "stbux $rS, $dst", IIC_LdStStoreUpd, []>,
1504                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1505                     PPC970_DGroup_Cracked;
1506 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1507                     "sthux $rS, $dst", IIC_LdStStoreUpd, []>,
1508                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1509                     PPC970_DGroup_Cracked;
1510 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1511                     "stwux $rS, $dst", IIC_LdStStoreUpd, []>,
1512                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1513                     PPC970_DGroup_Cracked;
1514 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1515                     "stfsux $rS, $dst", IIC_LdStSTFDU, []>,
1516                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1517                     PPC970_DGroup_Cracked;
1518 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1519                     "stfdux $rS, $dst", IIC_LdStSTFDU, []>,
1520                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1521                     PPC970_DGroup_Cracked;
1522 }
1523
1524 // Patterns to match the pre-inc stores.  We can't put the patterns on
1525 // the instruction definitions directly as ISel wants the address base
1526 // and offset to be separate operands, not a single complex operand.
1527 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1528           (STBUX $rS, $ptrreg, $ptroff)>;
1529 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1530           (STHUX $rS, $ptrreg, $ptroff)>;
1531 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1532           (STWUX $rS, $ptrreg, $ptroff)>;
1533 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1534           (STFSUX $rS, $ptrreg, $ptroff)>;
1535 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1536           (STFDUX $rS, $ptrreg, $ptroff)>;
1537
1538 // Store Multiple
1539 def STMW : DForm_1<47, (outs), (ins gprc:$rS, memri:$dst),
1540                    "stmw $rS, $dst", IIC_LdStLMW, []>;
1541
1542 def SYNC : XForm_24_sync<31, 598, (outs), (ins i32imm:$L),
1543                         "sync $L", IIC_LdStSync, []>;
1544 def : Pat<(int_ppc_sync), (SYNC 0)>;
1545
1546 //===----------------------------------------------------------------------===//
1547 // PPC32 Arithmetic Instructions.
1548 //
1549
1550 let PPC970_Unit = 1 in {  // FXU Operations.
1551 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1552                      "addi $rD, $rA, $imm", IIC_IntSimple,
1553                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1554 let BaseName = "addic" in {
1555 let Defs = [CARRY] in
1556 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1557                      "addic $rD, $rA, $imm", IIC_IntGeneral,
1558                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1559                      RecFormRel, PPC970_DGroup_Cracked;
1560 let Defs = [CARRY, CR0] in
1561 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1562                      "addic. $rD, $rA, $imm", IIC_IntGeneral,
1563                      []>, isDOT, RecFormRel;
1564 }
1565 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s17imm:$imm),
1566                      "addis $rD, $rA, $imm", IIC_IntSimple,
1567                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1568 let isCodeGenOnly = 1 in
1569 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1570                      "la $rD, $sym($rA)", IIC_IntGeneral,
1571                      [(set i32:$rD, (add i32:$rA,
1572                                           (PPClo tglobaladdr:$sym, 0)))]>;
1573 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1574                      "mulli $rD, $rA, $imm", IIC_IntMulLI,
1575                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1576 let Defs = [CARRY] in
1577 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1578                      "subfic $rD, $rA, $imm", IIC_IntGeneral,
1579                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1580
1581 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1582   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1583                        "li $rD, $imm", IIC_IntSimple,
1584                        [(set i32:$rD, imm32SExt16:$imm)]>;
1585   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s17imm:$imm),
1586                        "lis $rD, $imm", IIC_IntSimple,
1587                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1588 }
1589 }
1590
1591 let PPC970_Unit = 1 in {  // FXU Operations.
1592 let Defs = [CR0] in {
1593 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1594                     "andi. $dst, $src1, $src2", IIC_IntGeneral,
1595                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1596                     isDOT;
1597 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1598                     "andis. $dst, $src1, $src2", IIC_IntGeneral,
1599                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1600                     isDOT;
1601 }
1602 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1603                     "ori $dst, $src1, $src2", IIC_IntSimple,
1604                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1605 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1606                     "oris $dst, $src1, $src2", IIC_IntSimple,
1607                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1608 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1609                     "xori $dst, $src1, $src2", IIC_IntSimple,
1610                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1611 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1612                     "xoris $dst, $src1, $src2", IIC_IntSimple,
1613                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1614
1615 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IIC_IntSimple,
1616                          []>;
1617 let isCodeGenOnly = 1 in {
1618 // The POWER6 and POWER7 have special group-terminating nops.
1619 def NOP_GT_PWR6 : DForm_4_fixedreg_zero<24, 1, (outs), (ins),
1620                                         "ori 1, 1, 0", IIC_IntSimple, []>;
1621 def NOP_GT_PWR7 : DForm_4_fixedreg_zero<24, 2, (outs), (ins),
1622                                         "ori 2, 2, 0", IIC_IntSimple, []>;
1623 }
1624
1625 let isCompare = 1, neverHasSideEffects = 1 in {
1626   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1627                           "cmpwi $crD, $rA, $imm", IIC_IntCompare>;
1628   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1629                            "cmplwi $dst, $src1, $src2", IIC_IntCompare>;
1630 }
1631 }
1632
1633 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1634 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1635                      "nand", "$rA, $rS, $rB", IIC_IntSimple,
1636                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1637 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1638                      "and", "$rA, $rS, $rB", IIC_IntSimple,
1639                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1640 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1641                      "andc", "$rA, $rS, $rB", IIC_IntSimple,
1642                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1643 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1644                      "or", "$rA, $rS, $rB", IIC_IntSimple,
1645                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1646 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1647                      "nor", "$rA, $rS, $rB", IIC_IntSimple,
1648                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1649 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1650                      "orc", "$rA, $rS, $rB", IIC_IntSimple,
1651                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1652 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1653                      "eqv", "$rA, $rS, $rB", IIC_IntSimple,
1654                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1655 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1656                      "xor", "$rA, $rS, $rB", IIC_IntSimple,
1657                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1658 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1659                      "slw", "$rA, $rS, $rB", IIC_IntGeneral,
1660                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1661 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1662                      "srw", "$rA, $rS, $rB", IIC_IntGeneral,
1663                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1664 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1665                       "sraw", "$rA, $rS, $rB", IIC_IntShift,
1666                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1667 }
1668
1669 let PPC970_Unit = 1 in {  // FXU Operations.
1670 let neverHasSideEffects = 1 in {
1671 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1672                         "srawi", "$rA, $rS, $SH", IIC_IntShift,
1673                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1674 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1675                         "cntlzw", "$rA, $rS", IIC_IntGeneral,
1676                         [(set i32:$rA, (ctlz i32:$rS))]>;
1677 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1678                         "extsb", "$rA, $rS", IIC_IntSimple,
1679                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1680 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1681                         "extsh", "$rA, $rS", IIC_IntSimple,
1682                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1683 }
1684 let isCompare = 1, neverHasSideEffects = 1 in {
1685   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1686                             "cmpw $crD, $rA, $rB", IIC_IntCompare>;
1687   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1688                             "cmplw $crD, $rA, $rB", IIC_IntCompare>;
1689 }
1690 }
1691 let PPC970_Unit = 3 in {  // FPU Operations.
1692 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1693 //                      "fcmpo $crD, $fA, $fB", IIC_FPCompare>;
1694 let isCompare = 1, neverHasSideEffects = 1 in {
1695   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1696                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1697   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1698   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1699                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1700 }
1701
1702 let Uses = [RM] in {
1703   let neverHasSideEffects = 1 in {
1704   defm FCTIW  : XForm_26r<63, 14, (outs f8rc:$frD), (ins f8rc:$frB),
1705                           "fctiw", "$frD, $frB", IIC_FPGeneral,
1706                           []>;
1707   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1708                           "fctiwz", "$frD, $frB", IIC_FPGeneral,
1709                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1710
1711   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1712                           "frsp", "$frD, $frB", IIC_FPGeneral,
1713                           [(set f32:$frD, (fround f64:$frB))]>;
1714
1715   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1716   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1717                           "frin", "$frD, $frB", IIC_FPGeneral,
1718                           [(set f64:$frD, (frnd f64:$frB))]>;
1719   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1720                           "frin", "$frD, $frB", IIC_FPGeneral,
1721                           [(set f32:$frD, (frnd f32:$frB))]>;
1722   }
1723
1724   let neverHasSideEffects = 1 in {
1725   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1726   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1727                           "frip", "$frD, $frB", IIC_FPGeneral,
1728                           [(set f64:$frD, (fceil f64:$frB))]>;
1729   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1730                           "frip", "$frD, $frB", IIC_FPGeneral,
1731                           [(set f32:$frD, (fceil f32:$frB))]>;
1732   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1733   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1734                           "friz", "$frD, $frB", IIC_FPGeneral,
1735                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1736   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1737                           "friz", "$frD, $frB", IIC_FPGeneral,
1738                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1739   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1740   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1741                           "frim", "$frD, $frB", IIC_FPGeneral,
1742                           [(set f64:$frD, (ffloor f64:$frB))]>;
1743   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1744                           "frim", "$frD, $frB", IIC_FPGeneral,
1745                           [(set f32:$frD, (ffloor f32:$frB))]>;
1746
1747   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
1748                           "fsqrt", "$frD, $frB", IIC_FPSqrtD,
1749                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1750   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
1751                           "fsqrts", "$frD, $frB", IIC_FPSqrtS,
1752                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1753   }
1754   }
1755 }
1756
1757 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1758 /// often coalesced away and we don't want the dispatch group builder to think
1759 /// that they will fill slots (which could cause the load of a LSU reject to
1760 /// sneak into a d-group with a store).
1761 let neverHasSideEffects = 1 in
1762 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
1763                        "fmr", "$frD, $frB", IIC_FPGeneral,
1764                        []>,  // (set f32:$frD, f32:$frB)
1765                        PPC970_Unit_Pseudo;
1766
1767 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1768 // These are artificially split into two different forms, for 4/8 byte FP.
1769 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
1770                         "fabs", "$frD, $frB", IIC_FPGeneral,
1771                         [(set f32:$frD, (fabs f32:$frB))]>;
1772 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1773 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
1774                         "fabs", "$frD, $frB", IIC_FPGeneral,
1775                         [(set f64:$frD, (fabs f64:$frB))]>;
1776 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
1777                         "fnabs", "$frD, $frB", IIC_FPGeneral,
1778                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1779 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1780 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
1781                         "fnabs", "$frD, $frB", IIC_FPGeneral,
1782                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1783 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
1784                         "fneg", "$frD, $frB", IIC_FPGeneral,
1785                         [(set f32:$frD, (fneg f32:$frB))]>;
1786 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1787 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
1788                         "fneg", "$frD, $frB", IIC_FPGeneral,
1789                         [(set f64:$frD, (fneg f64:$frB))]>;
1790
1791 defm FCPSGNS : XForm_28r<63, 8, (outs f4rc:$frD), (ins f4rc:$frA, f4rc:$frB),
1792                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
1793                         [(set f32:$frD, (fcopysign f32:$frB, f32:$frA))]>;
1794 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1795 defm FCPSGND : XForm_28r<63, 8, (outs f8rc:$frD), (ins f8rc:$frA, f8rc:$frB),
1796                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
1797                         [(set f64:$frD, (fcopysign f64:$frB, f64:$frA))]>;
1798
1799 // Reciprocal estimates.
1800 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
1801                           "fre", "$frD, $frB", IIC_FPGeneral,
1802                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1803 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
1804                           "fres", "$frD, $frB", IIC_FPGeneral,
1805                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1806 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
1807                           "frsqrte", "$frD, $frB", IIC_FPGeneral,
1808                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1809 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
1810                           "frsqrtes", "$frD, $frB", IIC_FPGeneral,
1811                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1812 }
1813
1814 // XL-Form instructions.  condition register logical ops.
1815 //
1816 let neverHasSideEffects = 1 in
1817 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
1818                       "mcrf $BF, $BFA", IIC_BrMCR>,
1819              PPC970_DGroup_First, PPC970_Unit_CRU;
1820
1821 def CRAND  : XLForm_1<19, 257, (outs crbitrc:$CRD),
1822                                (ins crbitrc:$CRA, crbitrc:$CRB),
1823                       "crand $CRD, $CRA, $CRB", IIC_BrCR, []>;
1824
1825 def CRNAND : XLForm_1<19, 225, (outs crbitrc:$CRD),
1826                                (ins crbitrc:$CRA, crbitrc:$CRB),
1827                       "crnand $CRD, $CRA, $CRB", IIC_BrCR, []>;
1828
1829 def CROR   : XLForm_1<19, 449, (outs crbitrc:$CRD),
1830                                (ins crbitrc:$CRA, crbitrc:$CRB),
1831                       "cror $CRD, $CRA, $CRB", IIC_BrCR, []>;
1832
1833 def CRXOR  : XLForm_1<19, 193, (outs crbitrc:$CRD),
1834                                (ins crbitrc:$CRA, crbitrc:$CRB),
1835                       "crxor $CRD, $CRA, $CRB", IIC_BrCR, []>;
1836
1837 def CRNOR  : XLForm_1<19, 33, (outs crbitrc:$CRD),
1838                               (ins crbitrc:$CRA, crbitrc:$CRB),
1839                       "crnor $CRD, $CRA, $CRB", IIC_BrCR, []>;
1840
1841 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
1842                                (ins crbitrc:$CRA, crbitrc:$CRB),
1843                       "creqv $CRD, $CRA, $CRB", IIC_BrCR, []>;
1844
1845 def CRANDC : XLForm_1<19, 129, (outs crbitrc:$CRD),
1846                                (ins crbitrc:$CRA, crbitrc:$CRB),
1847                       "crandc $CRD, $CRA, $CRB", IIC_BrCR, []>;
1848
1849 def CRORC  : XLForm_1<19, 417, (outs crbitrc:$CRD),
1850                                (ins crbitrc:$CRA, crbitrc:$CRB),
1851                       "crorc $CRD, $CRA, $CRB", IIC_BrCR, []>;
1852
1853 let isCodeGenOnly = 1 in {
1854 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
1855               "creqv $dst, $dst, $dst", IIC_BrCR,
1856               []>;
1857
1858 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
1859               "crxor $dst, $dst, $dst", IIC_BrCR,
1860               []>;
1861
1862 let Defs = [CR1EQ], CRD = 6 in {
1863 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1864               "creqv 6, 6, 6", IIC_BrCR,
1865               [(PPCcr6set)]>;
1866
1867 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1868               "crxor 6, 6, 6", IIC_BrCR,
1869               [(PPCcr6unset)]>;
1870 }
1871 }
1872
1873 // XFX-Form instructions.  Instructions that deal with SPRs.
1874 //
1875
1876 def MFSPR : XFXForm_1<31, 339, (outs gprc:$RT), (ins i32imm:$SPR),
1877                       "mfspr $RT, $SPR", IIC_SprMFSPR>;
1878 def MTSPR : XFXForm_1<31, 467, (outs), (ins i32imm:$SPR, gprc:$RT),
1879                       "mtspr $SPR, $RT", IIC_SprMTSPR>;
1880
1881 def MFTB : XFXForm_1<31, 371, (outs gprc:$RT), (ins i32imm:$SPR),
1882                      "mftb $RT, $SPR", IIC_SprMFTB>, Deprecated<DeprecatedMFTB>;
1883
1884 let Uses = [CTR] in {
1885 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
1886                           "mfctr $rT", IIC_SprMFSPR>,
1887             PPC970_DGroup_First, PPC970_Unit_FXU;
1888 }
1889 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1890 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1891                           "mtctr $rS", IIC_SprMTSPR>,
1892             PPC970_DGroup_First, PPC970_Unit_FXU;
1893 }
1894 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
1895 let Pattern = [(int_ppc_mtctr i32:$rS)] in
1896 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1897                               "mtctr $rS", IIC_SprMTSPR>,
1898                 PPC970_DGroup_First, PPC970_Unit_FXU;
1899 }
1900
1901 let Defs = [LR] in {
1902 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
1903                           "mtlr $rS", IIC_SprMTSPR>,
1904             PPC970_DGroup_First, PPC970_Unit_FXU;
1905 }
1906 let Uses = [LR] in {
1907 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
1908                           "mflr $rT", IIC_SprMFSPR>,
1909             PPC970_DGroup_First, PPC970_Unit_FXU;
1910 }
1911
1912 let isCodeGenOnly = 1 in {
1913   // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed
1914   // like a GPR on the PPC970.  As such, copies in and out have the same
1915   // performance characteristics as an OR instruction.
1916   def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
1917                                "mtspr 256, $rS", IIC_IntGeneral>,
1918                  PPC970_DGroup_Single, PPC970_Unit_FXU;
1919   def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
1920                                "mfspr $rT, 256", IIC_IntGeneral>,
1921                  PPC970_DGroup_First, PPC970_Unit_FXU;
1922
1923   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1924                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
1925                                 "mtspr 256, $rS", IIC_IntGeneral>,
1926                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1927   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
1928                                 (ins VRSAVERC:$reg),
1929                                 "mfspr $rT, 256", IIC_IntGeneral>,
1930                   PPC970_DGroup_First, PPC970_Unit_FXU;
1931 }
1932
1933 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1934 // so we'll need to scavenge a register for it.
1935 let mayStore = 1 in
1936 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1937                      "#SPILL_VRSAVE", []>;
1938
1939 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1940 // spilled), so we'll need to scavenge a register for it.
1941 let mayLoad = 1 in
1942 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1943                      "#RESTORE_VRSAVE", []>;
1944
1945 let neverHasSideEffects = 1 in {
1946 def MTOCRF: XFXForm_5a<31, 144, (outs crbitm:$FXM), (ins gprc:$ST),
1947                        "mtocrf $FXM, $ST", IIC_BrMCRX>,
1948             PPC970_DGroup_First, PPC970_Unit_CRU;
1949
1950 def MTCRF : XFXForm_5<31, 144, (outs), (ins i32imm:$FXM, gprc:$rS),
1951                       "mtcrf $FXM, $rS", IIC_BrMCRX>,
1952             PPC970_MicroCode, PPC970_Unit_CRU;
1953
1954 let hasExtraSrcRegAllocReq = 1 in // to enable post-ra anti-dep breaking.
1955 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1956                        "mfocrf $rT, $FXM", IIC_SprMFCRF>,
1957             PPC970_DGroup_First, PPC970_Unit_CRU;
1958
1959 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
1960                      "mfcr $rT", IIC_SprMFCR>,
1961                      PPC970_MicroCode, PPC970_Unit_CRU;
1962 } // neverHasSideEffects = 1
1963
1964 // Pseudo instruction to perform FADD in round-to-zero mode.
1965 let usesCustomInserter = 1, Uses = [RM] in {
1966   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
1967                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1968 }
1969
1970 // The above pseudo gets expanded to make use of the following instructions
1971 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1972 let Uses = [RM], Defs = [RM] in {
1973   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1974                         "mtfsb0 $FM", IIC_IntMTFSB0, []>,
1975                PPC970_DGroup_Single, PPC970_Unit_FPU;
1976   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1977                         "mtfsb1 $FM", IIC_IntMTFSB0, []>,
1978                PPC970_DGroup_Single, PPC970_Unit_FPU;
1979   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
1980                        "mtfsf $FM, $rT", IIC_IntMTFSB0, []>,
1981                PPC970_DGroup_Single, PPC970_Unit_FPU;
1982 }
1983 let Uses = [RM] in {
1984   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
1985                          "mffs $rT", IIC_IntMFFS,
1986                          [(set f64:$rT, (PPCmffs))]>,
1987                PPC970_DGroup_Single, PPC970_Unit_FPU;
1988 }
1989
1990
1991 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1992 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1993 //
1994 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1995                        "add", "$rT, $rA, $rB", IIC_IntSimple,
1996                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1997 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1998                         "addc", "$rT, $rA, $rB", IIC_IntGeneral,
1999                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
2000                         PPC970_DGroup_Cracked;
2001 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2002                        "divw", "$rT, $rA, $rB", IIC_IntDivW,
2003                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
2004                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
2005 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2006                        "divwu", "$rT, $rA, $rB", IIC_IntDivW,
2007                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
2008                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
2009 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2010                        "mulhw", "$rT, $rA, $rB", IIC_IntMulHW,
2011                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
2012 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2013                        "mulhwu", "$rT, $rA, $rB", IIC_IntMulHWU,
2014                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
2015 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2016                        "mullw", "$rT, $rA, $rB", IIC_IntMulHW,
2017                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
2018 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2019                        "subf", "$rT, $rA, $rB", IIC_IntGeneral,
2020                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
2021 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2022                         "subfc", "$rT, $rA, $rB", IIC_IntGeneral,
2023                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
2024                         PPC970_DGroup_Cracked;
2025 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
2026                         "neg", "$rT, $rA", IIC_IntSimple,
2027                         [(set i32:$rT, (ineg i32:$rA))]>;
2028 let Uses = [CARRY] in {
2029 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2030                         "adde", "$rT, $rA, $rB", IIC_IntGeneral,
2031                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
2032 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
2033                          "addme", "$rT, $rA", IIC_IntGeneral,
2034                          [(set i32:$rT, (adde i32:$rA, -1))]>;
2035 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
2036                          "addze", "$rT, $rA", IIC_IntGeneral,
2037                          [(set i32:$rT, (adde i32:$rA, 0))]>;
2038 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2039                         "subfe", "$rT, $rA, $rB", IIC_IntGeneral,
2040                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
2041 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
2042                          "subfme", "$rT, $rA", IIC_IntGeneral,
2043                          [(set i32:$rT, (sube -1, i32:$rA))]>;
2044 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
2045                          "subfze", "$rT, $rA", IIC_IntGeneral,
2046                          [(set i32:$rT, (sube 0, i32:$rA))]>;
2047 }
2048 }
2049
2050 // A-Form instructions.  Most of the instructions executed in the FPU are of
2051 // this type.
2052 //
2053 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
2054 let Uses = [RM] in {
2055   defm FMADD : AForm_1r<63, 29,
2056                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2057                       "fmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2058                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
2059   defm FMADDS : AForm_1r<59, 29,
2060                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2061                       "fmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2062                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
2063   defm FMSUB : AForm_1r<63, 28,
2064                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2065                       "fmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2066                       [(set f64:$FRT,
2067                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
2068   defm FMSUBS : AForm_1r<59, 28,
2069                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2070                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2071                       [(set f32:$FRT,
2072                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
2073   defm FNMADD : AForm_1r<63, 31,
2074                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2075                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2076                       [(set f64:$FRT,
2077                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
2078   defm FNMADDS : AForm_1r<59, 31,
2079                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2080                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2081                       [(set f32:$FRT,
2082                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
2083   defm FNMSUB : AForm_1r<63, 30,
2084                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2085                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2086                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
2087                                                  (fneg f64:$FRB))))]>;
2088   defm FNMSUBS : AForm_1r<59, 30,
2089                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2090                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2091                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
2092                                                  (fneg f32:$FRB))))]>;
2093 }
2094 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
2095 // having 4 of these, force the comparison to always be an 8-byte double (code
2096 // should use an FMRSD if the input comparison value really wants to be a float)
2097 // and 4/8 byte forms for the result and operand type..
2098 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2099 defm FSELD : AForm_1r<63, 23,
2100                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2101                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2102                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
2103 defm FSELS : AForm_1r<63, 23,
2104                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2105                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2106                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
2107 let Uses = [RM] in {
2108   defm FADD  : AForm_2r<63, 21,
2109                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2110                         "fadd", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2111                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
2112   defm FADDS : AForm_2r<59, 21,
2113                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2114                         "fadds", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2115                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
2116   defm FDIV  : AForm_2r<63, 18,
2117                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2118                         "fdiv", "$FRT, $FRA, $FRB", IIC_FPDivD,
2119                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
2120   defm FDIVS : AForm_2r<59, 18,
2121                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2122                         "fdivs", "$FRT, $FRA, $FRB", IIC_FPDivS,
2123                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2124   defm FMUL  : AForm_3r<63, 25,
2125                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2126                         "fmul", "$FRT, $FRA, $FRC", IIC_FPFused,
2127                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2128   defm FMULS : AForm_3r<59, 25,
2129                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2130                         "fmuls", "$FRT, $FRA, $FRC", IIC_FPGeneral,
2131                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2132   defm FSUB  : AForm_2r<63, 20,
2133                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2134                         "fsub", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2135                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2136   defm FSUBS : AForm_2r<59, 20,
2137                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2138                         "fsubs", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2139                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2140   }
2141 }
2142
2143 let neverHasSideEffects = 1 in {
2144 let PPC970_Unit = 1 in {  // FXU Operations.
2145   let isSelect = 1 in
2146   def ISEL  : AForm_4<31, 15,
2147                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2148                      "isel $rT, $rA, $rB, $cond", IIC_IntGeneral,
2149                      []>;
2150 }
2151
2152 let PPC970_Unit = 1 in {  // FXU Operations.
2153 // M-Form instructions.  rotate and mask instructions.
2154 //
2155 let isCommutable = 1 in {
2156 // RLWIMI can be commuted if the rotate amount is zero.
2157 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2158                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2159                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME",
2160                        IIC_IntRotate, []>, PPC970_DGroup_Cracked,
2161                        RegConstraint<"$rSi = $rA">, NoEncode<"$rSi">;
2162 }
2163 let BaseName = "rlwinm" in {
2164 def RLWINM : MForm_2<21,
2165                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2166                      "rlwinm $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2167                      []>, RecFormRel;
2168 let Defs = [CR0] in
2169 def RLWINMo : MForm_2<21,
2170                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2171                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2172                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2173 }
2174 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2175                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2176                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IIC_IntGeneral,
2177                        []>;
2178 }
2179 } // neverHasSideEffects = 1
2180
2181 //===----------------------------------------------------------------------===//
2182 // PowerPC Instruction Patterns
2183 //
2184
2185 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2186 def : Pat<(i32 imm:$imm),
2187           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2188
2189 // Implement the 'not' operation with the NOR instruction.
2190 def NOT : Pat<(not i32:$in),
2191               (NOR $in, $in)>;
2192
2193 // ADD an arbitrary immediate.
2194 def : Pat<(add i32:$in, imm:$imm),
2195           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2196 // OR an arbitrary immediate.
2197 def : Pat<(or i32:$in, imm:$imm),
2198           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2199 // XOR an arbitrary immediate.
2200 def : Pat<(xor i32:$in, imm:$imm),
2201           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2202 // SUBFIC
2203 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2204           (SUBFIC $in, imm:$imm)>;
2205
2206 // SHL/SRL
2207 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2208           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2209 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2210           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2211
2212 // ROTL
2213 def : Pat<(rotl i32:$in, i32:$sh),
2214           (RLWNM $in, $sh, 0, 31)>;
2215 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2216           (RLWINM $in, imm:$imm, 0, 31)>;
2217
2218 // RLWNM
2219 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2220           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2221
2222 // Calls
2223 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2224           (BL tglobaladdr:$dst)>;
2225 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2226           (BL texternalsym:$dst)>;
2227
2228
2229 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2230           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2231
2232 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2233           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2234
2235 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2236           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2237
2238
2239
2240 // Hi and Lo for Darwin Global Addresses.
2241 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2242 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2243 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2244 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2245 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2246 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2247 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2248 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2249 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2250           (ADDIS $in, tglobaltlsaddr:$g)>;
2251 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2252           (ADDI $in, tglobaltlsaddr:$g)>;
2253 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2254           (ADDIS $in, tglobaladdr:$g)>;
2255 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2256           (ADDIS $in, tconstpool:$g)>;
2257 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2258           (ADDIS $in, tjumptable:$g)>;
2259 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2260           (ADDIS $in, tblockaddress:$g)>;
2261
2262 // Standard shifts.  These are represented separately from the real shifts above
2263 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2264 // amounts.
2265 def : Pat<(sra i32:$rS, i32:$rB),
2266           (SRAW $rS, $rB)>;
2267 def : Pat<(srl i32:$rS, i32:$rB),
2268           (SRW $rS, $rB)>;
2269 def : Pat<(shl i32:$rS, i32:$rB),
2270           (SLW $rS, $rB)>;
2271
2272 def : Pat<(zextloadi1 iaddr:$src),
2273           (LBZ iaddr:$src)>;
2274 def : Pat<(zextloadi1 xaddr:$src),
2275           (LBZX xaddr:$src)>;
2276 def : Pat<(extloadi1 iaddr:$src),
2277           (LBZ iaddr:$src)>;
2278 def : Pat<(extloadi1 xaddr:$src),
2279           (LBZX xaddr:$src)>;
2280 def : Pat<(extloadi8 iaddr:$src),
2281           (LBZ iaddr:$src)>;
2282 def : Pat<(extloadi8 xaddr:$src),
2283           (LBZX xaddr:$src)>;
2284 def : Pat<(extloadi16 iaddr:$src),
2285           (LHZ iaddr:$src)>;
2286 def : Pat<(extloadi16 xaddr:$src),
2287           (LHZX xaddr:$src)>;
2288 def : Pat<(f64 (extloadf32 iaddr:$src)),
2289           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2290 def : Pat<(f64 (extloadf32 xaddr:$src)),
2291           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2292
2293 def : Pat<(f64 (fextend f32:$src)),
2294           (COPY_TO_REGCLASS $src, F8RC)>;
2295
2296 def : Pat<(atomic_fence (imm), (imm)), (SYNC 0)>;
2297
2298 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2299 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2300           (FNMSUB $A, $C, $B)>;
2301 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2302           (FNMSUB $A, $C, $B)>;
2303 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2304           (FNMSUBS $A, $C, $B)>;
2305 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2306           (FNMSUBS $A, $C, $B)>;
2307
2308 // FCOPYSIGN's operand types need not agree.
2309 def : Pat<(fcopysign f64:$frB, f32:$frA),
2310           (FCPSGND (COPY_TO_REGCLASS $frA, F8RC), $frB)>;
2311 def : Pat<(fcopysign f32:$frB, f64:$frA),
2312           (FCPSGNS (COPY_TO_REGCLASS $frA, F4RC), $frB)>;
2313
2314 include "PPCInstrAltivec.td"
2315 include "PPCInstr64Bit.td"
2316
2317
2318 //===----------------------------------------------------------------------===//
2319 // PowerPC Instructions used for assembler/disassembler only
2320 //
2321
2322 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
2323                          "isync", IIC_SprISYNC, []>;
2324
2325 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
2326                     "icbi $src", IIC_LdStICBI, []>;
2327
2328 def EIEIO : XForm_24_eieio<31, 854, (outs), (ins),
2329                            "eieio", IIC_LdStLoad, []>;
2330
2331 def WAIT : XForm_24_sync<31, 62, (outs), (ins i32imm:$L),
2332                          "wait $L", IIC_LdStLoad, []>;
2333
2334 def MTMSR: XForm_mtmsr<31, 146, (outs), (ins gprc:$RS, i32imm:$L),
2335                     "mtmsr $RS, $L", IIC_SprMTMSR>;
2336
2337 def MFMSR : XForm_rs<31, 83, (outs gprc:$RT), (ins),
2338                   "mfmsr $RT", IIC_SprMFMSR, []>;
2339
2340 def MTMSRD : XForm_mtmsr<31, 178, (outs), (ins gprc:$RS, i32imm:$L),
2341                     "mtmsrd $RS, $L", IIC_SprMTMSRD>;
2342
2343 def SLBIE : XForm_16b<31, 434, (outs), (ins gprc:$RB),
2344                         "slbie $RB", IIC_SprSLBIE, []>;
2345
2346 def SLBMTE : XForm_26<31, 402, (outs), (ins gprc:$RS, gprc:$RB),
2347                     "slbmte $RS, $RB", IIC_SprSLBMTE, []>;
2348
2349 def SLBMFEE : XForm_26<31, 915, (outs gprc:$RT), (ins gprc:$RB),
2350                        "slbmfee $RT, $RB", IIC_SprSLBMFEE, []>;
2351
2352 def SLBIA : XForm_0<31, 498, (outs), (ins), "slbia", IIC_SprSLBIA, []>;
2353
2354 def TLBSYNC : XForm_0<31, 566, (outs), (ins),
2355                         "tlbsync", IIC_SprTLBSYNC, []>;
2356
2357 def TLBIEL : XForm_16b<31, 274, (outs), (ins gprc:$RB),
2358                           "tlbiel $RB", IIC_SprTLBIEL, []>;
2359
2360 def TLBIE : XForm_26<31, 306, (outs), (ins gprc:$RS, gprc:$RB),
2361                           "tlbie $RB,$RS", IIC_SprTLBIE, []>;
2362
2363 //===----------------------------------------------------------------------===//
2364 // PowerPC Assembler Instruction Aliases
2365 //
2366
2367 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
2368 // These are aliases that require C++ handling to convert to the target
2369 // instruction, while InstAliases can be handled directly by tblgen.
2370 class PPCAsmPseudo<string asm, dag iops>
2371   : Instruction {
2372   let Namespace = "PPC";
2373   bit PPC64 = 0;  // Default value, override with isPPC64
2374
2375   let OutOperandList = (outs);
2376   let InOperandList = iops;
2377   let Pattern = [];
2378   let AsmString = asm;
2379   let isAsmParserOnly = 1;
2380   let isPseudo = 1;
2381 }
2382
2383 def : InstAlias<"sc", (SC 0)>;
2384
2385 def : InstAlias<"sync", (SYNC 0)>;
2386 def : InstAlias<"msync", (SYNC 0)>;
2387 def : InstAlias<"lwsync", (SYNC 1)>;
2388 def : InstAlias<"ptesync", (SYNC 2)>;
2389
2390 def : InstAlias<"wait", (WAIT 0)>;
2391 def : InstAlias<"waitrsv", (WAIT 1)>;
2392 def : InstAlias<"waitimpl", (WAIT 2)>;
2393
2394 def : InstAlias<"crset $bx", (CREQV crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2395 def : InstAlias<"crclr $bx", (CRXOR crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2396 def : InstAlias<"crmove $bx, $by", (CROR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2397 def : InstAlias<"crnot $bx, $by", (CRNOR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2398
2399 def : InstAlias<"mtxer $Rx", (MTSPR 1, gprc:$Rx)>;
2400 def : InstAlias<"mfxer $Rx", (MFSPR gprc:$Rx, 1)>;
2401
2402 def : InstAlias<"mftb $Rx", (MFTB gprc:$Rx, 268)>;
2403 def : InstAlias<"mftbu $Rx", (MFTB gprc:$Rx, 269)>;
2404
2405 def : InstAlias<"xnop", (XORI R0, R0, 0)>;
2406
2407 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2408 def : InstAlias<"mr. $rA, $rB", (OR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2409
2410 def : InstAlias<"not $rA, $rB", (NOR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2411 def : InstAlias<"not. $rA, $rB", (NOR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2412
2413 def : InstAlias<"mtcr $rA", (MTCRF8 255, g8rc:$rA)>;
2414
2415 def LAx : PPCAsmPseudo<"la $rA, $addr", (ins gprc:$rA, memri:$addr)>;
2416
2417 def SUBI : PPCAsmPseudo<"subi $rA, $rB, $imm",
2418                         (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2419 def SUBIS : PPCAsmPseudo<"subis $rA, $rB, $imm",
2420                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2421 def SUBIC : PPCAsmPseudo<"subic $rA, $rB, $imm",
2422                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2423 def SUBICo : PPCAsmPseudo<"subic. $rA, $rB, $imm",
2424                           (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2425
2426 def : InstAlias<"sub $rA, $rB, $rC", (SUBF8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2427 def : InstAlias<"sub. $rA, $rB, $rC", (SUBF8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2428 def : InstAlias<"subc $rA, $rB, $rC", (SUBFC8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2429 def : InstAlias<"subc. $rA, $rB, $rC", (SUBFC8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2430
2431 def : InstAlias<"mtmsrd $RS", (MTMSRD gprc:$RS, 0)>;
2432 def : InstAlias<"mtmsr $RS", (MTMSR gprc:$RS, 0)>;
2433
2434 def : InstAlias<"mfsprg $RT, 0", (MFSPR gprc:$RT, 272)>;
2435 def : InstAlias<"mfsprg $RT, 1", (MFSPR gprc:$RT, 273)>;
2436 def : InstAlias<"mfsprg $RT, 2", (MFSPR gprc:$RT, 274)>;
2437 def : InstAlias<"mfsprg $RT, 3", (MFSPR gprc:$RT, 275)>;
2438
2439 def : InstAlias<"mfsprg0 $RT", (MFSPR gprc:$RT, 272)>;
2440 def : InstAlias<"mfsprg1 $RT", (MFSPR gprc:$RT, 273)>;
2441 def : InstAlias<"mfsprg2 $RT", (MFSPR gprc:$RT, 274)>;
2442 def : InstAlias<"mfsprg3 $RT", (MFSPR gprc:$RT, 275)>;
2443
2444 def : InstAlias<"mtsprg 0, $RT", (MTSPR 272, gprc:$RT)>;
2445 def : InstAlias<"mtsprg 1, $RT", (MTSPR 273, gprc:$RT)>;
2446 def : InstAlias<"mtsprg 2, $RT", (MTSPR 274, gprc:$RT)>;
2447 def : InstAlias<"mtsprg 3, $RT", (MTSPR 275, gprc:$RT)>;
2448
2449 def : InstAlias<"mtsprg0 $RT", (MTSPR 272, gprc:$RT)>;
2450 def : InstAlias<"mtsprg1 $RT", (MTSPR 273, gprc:$RT)>;
2451 def : InstAlias<"mtsprg2 $RT", (MTSPR 274, gprc:$RT)>;
2452 def : InstAlias<"mtsprg3 $RT", (MTSPR 275, gprc:$RT)>;
2453
2454 def : InstAlias<"mtasr $RS", (MTSPR 280, gprc:$RS)>;
2455
2456 def : InstAlias<"mfdec $RT", (MFSPR gprc:$RT, 22)>;
2457 def : InstAlias<"mtdec $RT", (MTSPR 22, gprc:$RT)>;
2458
2459 def : InstAlias<"mfpvr $RT", (MFSPR gprc:$RT, 287)>;
2460
2461 def : InstAlias<"mfsdr1 $RT", (MFSPR gprc:$RT, 25)>;
2462 def : InstAlias<"mtsdr1 $RT", (MTSPR 25, gprc:$RT)>;
2463
2464 def : InstAlias<"mfsrr0 $RT", (MFSPR gprc:$RT, 26)>;
2465 def : InstAlias<"mfsrr1 $RT", (MFSPR gprc:$RT, 27)>;
2466 def : InstAlias<"mtsrr0 $RT", (MTSPR 26, gprc:$RT)>;
2467 def : InstAlias<"mtsrr1 $RT", (MTSPR 27, gprc:$RT)>;
2468
2469 def : InstAlias<"tlbie $RB", (TLBIE R0, gprc:$RB)>;
2470
2471 def EXTLWI : PPCAsmPseudo<"extlwi $rA, $rS, $n, $b",
2472                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2473 def EXTLWIo : PPCAsmPseudo<"extlwi. $rA, $rS, $n, $b",
2474                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2475 def EXTRWI : PPCAsmPseudo<"extrwi $rA, $rS, $n, $b",
2476                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2477 def EXTRWIo : PPCAsmPseudo<"extrwi. $rA, $rS, $n, $b",
2478                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2479 def INSLWI : PPCAsmPseudo<"inslwi $rA, $rS, $n, $b",
2480                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2481 def INSLWIo : PPCAsmPseudo<"inslwi. $rA, $rS, $n, $b",
2482                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2483 def INSRWI : PPCAsmPseudo<"insrwi $rA, $rS, $n, $b",
2484                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2485 def INSRWIo : PPCAsmPseudo<"insrwi. $rA, $rS, $n, $b",
2486                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2487 def ROTRWI : PPCAsmPseudo<"rotrwi $rA, $rS, $n",
2488                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2489 def ROTRWIo : PPCAsmPseudo<"rotrwi. $rA, $rS, $n",
2490                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2491 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
2492                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2493 def SLWIo : PPCAsmPseudo<"slwi. $rA, $rS, $n",
2494                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2495 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
2496                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2497 def SRWIo : PPCAsmPseudo<"srwi. $rA, $rS, $n",
2498                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2499 def CLRRWI : PPCAsmPseudo<"clrrwi $rA, $rS, $n",
2500                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2501 def CLRRWIo : PPCAsmPseudo<"clrrwi. $rA, $rS, $n",
2502                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2503 def CLRLSLWI : PPCAsmPseudo<"clrlslwi $rA, $rS, $b, $n",
2504                             (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2505 def CLRLSLWIo : PPCAsmPseudo<"clrlslwi. $rA, $rS, $b, $n",
2506                              (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2507
2508 def : InstAlias<"rotlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2509 def : InstAlias<"rotlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2510 def : InstAlias<"rotlw $rA, $rS, $rB", (RLWNM gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2511 def : InstAlias<"rotlw. $rA, $rS, $rB", (RLWNMo gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2512 def : InstAlias<"clrlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2513 def : InstAlias<"clrlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2514
2515 def EXTLDI : PPCAsmPseudo<"extldi $rA, $rS, $n, $b",
2516                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2517 def EXTLDIo : PPCAsmPseudo<"extldi. $rA, $rS, $n, $b",
2518                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2519 def EXTRDI : PPCAsmPseudo<"extrdi $rA, $rS, $n, $b",
2520                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2521 def EXTRDIo : PPCAsmPseudo<"extrdi. $rA, $rS, $n, $b",
2522                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2523 def INSRDI : PPCAsmPseudo<"insrdi $rA, $rS, $n, $b",
2524                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2525 def INSRDIo : PPCAsmPseudo<"insrdi. $rA, $rS, $n, $b",
2526                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2527 def ROTRDI : PPCAsmPseudo<"rotrdi $rA, $rS, $n",
2528                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2529 def ROTRDIo : PPCAsmPseudo<"rotrdi. $rA, $rS, $n",
2530                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2531 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
2532                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2533 def SLDIo : PPCAsmPseudo<"sldi. $rA, $rS, $n",
2534                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2535 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
2536                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2537 def SRDIo : PPCAsmPseudo<"srdi. $rA, $rS, $n",
2538                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2539 def CLRRDI : PPCAsmPseudo<"clrrdi $rA, $rS, $n",
2540                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2541 def CLRRDIo : PPCAsmPseudo<"clrrdi. $rA, $rS, $n",
2542                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2543 def CLRLSLDI : PPCAsmPseudo<"clrlsldi $rA, $rS, $b, $n",
2544                             (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2545 def CLRLSLDIo : PPCAsmPseudo<"clrlsldi. $rA, $rS, $b, $n",
2546                              (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2547
2548 def : InstAlias<"rotldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2549 def : InstAlias<"rotldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2550 def : InstAlias<"rotld $rA, $rS, $rB", (RLDCL g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2551 def : InstAlias<"rotld. $rA, $rS, $rB", (RLDCLo g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2552 def : InstAlias<"clrldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2553 def : InstAlias<"clrldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2554
2555 // These generic branch instruction forms are used for the assembler parser only.
2556 // Defs and Uses are conservative, since we don't know the BO value.
2557 let PPC970_Unit = 7 in {
2558   let Defs = [CTR], Uses = [CTR, RM] in {
2559     def gBC : BForm_3<16, 0, 0, (outs),
2560                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2561                       "bc $bo, $bi, $dst">;
2562     def gBCA : BForm_3<16, 1, 0, (outs),
2563                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2564                        "bca $bo, $bi, $dst">;
2565   }
2566   let Defs = [LR, CTR], Uses = [CTR, RM] in {
2567     def gBCL : BForm_3<16, 0, 1, (outs),
2568                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2569                        "bcl $bo, $bi, $dst">;
2570     def gBCLA : BForm_3<16, 1, 1, (outs),
2571                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2572                         "bcla $bo, $bi, $dst">;
2573   }
2574   let Defs = [CTR], Uses = [CTR, LR, RM] in
2575     def gBCLR : XLForm_2<19, 16, 0, (outs),
2576                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2577                          "bclr $bo, $bi, $bh", IIC_BrB, []>;
2578   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2579     def gBCLRL : XLForm_2<19, 16, 1, (outs),
2580                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2581                           "bclrl $bo, $bi, $bh", IIC_BrB, []>;
2582   let Defs = [CTR], Uses = [CTR, LR, RM] in
2583     def gBCCTR : XLForm_2<19, 528, 0, (outs),
2584                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2585                           "bcctr $bo, $bi, $bh", IIC_BrB, []>;
2586   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2587     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
2588                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2589                            "bcctrl $bo, $bi, $bh", IIC_BrB, []>;
2590 }
2591 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
2592 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
2593 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
2594 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
2595
2596 multiclass BranchSimpleMnemonic1<string name, string pm, int bo> {
2597   def : InstAlias<"b"#name#pm#" $bi, $dst", (gBC bo, crbitrc:$bi, condbrtarget:$dst)>;
2598   def : InstAlias<"b"#name#"a"#pm#" $bi, $dst", (gBCA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2599   def : InstAlias<"b"#name#"lr"#pm#" $bi", (gBCLR bo, crbitrc:$bi, 0)>;
2600   def : InstAlias<"b"#name#"l"#pm#" $bi, $dst", (gBCL bo, crbitrc:$bi, condbrtarget:$dst)>;
2601   def : InstAlias<"b"#name#"la"#pm#" $bi, $dst", (gBCLA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2602   def : InstAlias<"b"#name#"lrl"#pm#" $bi", (gBCLRL bo, crbitrc:$bi, 0)>;
2603 }
2604 multiclass BranchSimpleMnemonic2<string name, string pm, int bo>
2605   : BranchSimpleMnemonic1<name, pm, bo> {
2606   def : InstAlias<"b"#name#"ctr"#pm#" $bi", (gBCCTR bo, crbitrc:$bi, 0)>;
2607   def : InstAlias<"b"#name#"ctrl"#pm#" $bi", (gBCCTRL bo, crbitrc:$bi, 0)>;
2608 }
2609 defm : BranchSimpleMnemonic2<"t", "", 12>;
2610 defm : BranchSimpleMnemonic2<"f", "", 4>;
2611 defm : BranchSimpleMnemonic2<"t", "-", 14>;
2612 defm : BranchSimpleMnemonic2<"f", "-", 6>;
2613 defm : BranchSimpleMnemonic2<"t", "+", 15>;
2614 defm : BranchSimpleMnemonic2<"f", "+", 7>;
2615 defm : BranchSimpleMnemonic1<"dnzt", "", 8>;
2616 defm : BranchSimpleMnemonic1<"dnzf", "", 0>;
2617 defm : BranchSimpleMnemonic1<"dzt", "", 10>;
2618 defm : BranchSimpleMnemonic1<"dzf", "", 2>;
2619
2620 multiclass BranchExtendedMnemonicPM<string name, string pm, int bibo> {
2621   def : InstAlias<"b"#name#pm#" $cc, $dst",
2622                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
2623   def : InstAlias<"b"#name#pm#" $dst",
2624                   (BCC bibo, CR0, condbrtarget:$dst)>;
2625
2626   def : InstAlias<"b"#name#"a"#pm#" $cc, $dst",
2627                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2628   def : InstAlias<"b"#name#"a"#pm#" $dst",
2629                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
2630
2631   def : InstAlias<"b"#name#"lr"#pm#" $cc",
2632                   (BCLR bibo, crrc:$cc)>;
2633   def : InstAlias<"b"#name#"lr"#pm,
2634                   (BCLR bibo, CR0)>;
2635
2636   def : InstAlias<"b"#name#"ctr"#pm#" $cc",
2637                   (BCCTR bibo, crrc:$cc)>;
2638   def : InstAlias<"b"#name#"ctr"#pm,
2639                   (BCCTR bibo, CR0)>;
2640
2641   def : InstAlias<"b"#name#"l"#pm#" $cc, $dst",
2642                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
2643   def : InstAlias<"b"#name#"l"#pm#" $dst",
2644                   (BCCL bibo, CR0, condbrtarget:$dst)>;
2645
2646   def : InstAlias<"b"#name#"la"#pm#" $cc, $dst",
2647                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2648   def : InstAlias<"b"#name#"la"#pm#" $dst",
2649                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
2650
2651   def : InstAlias<"b"#name#"lrl"#pm#" $cc",
2652                   (BCLRL bibo, crrc:$cc)>;
2653   def : InstAlias<"b"#name#"lrl"#pm,
2654                   (BCLRL bibo, CR0)>;
2655
2656   def : InstAlias<"b"#name#"ctrl"#pm#" $cc",
2657                   (BCCTRL bibo, crrc:$cc)>;
2658   def : InstAlias<"b"#name#"ctrl"#pm,
2659                   (BCCTRL bibo, CR0)>;
2660 }
2661 multiclass BranchExtendedMnemonic<string name, int bibo> {
2662   defm : BranchExtendedMnemonicPM<name, "", bibo>;
2663   defm : BranchExtendedMnemonicPM<name, "-", !add(bibo, 2)>;
2664   defm : BranchExtendedMnemonicPM<name, "+", !add(bibo, 3)>;
2665 }
2666 defm : BranchExtendedMnemonic<"lt", 12>;
2667 defm : BranchExtendedMnemonic<"gt", 44>;
2668 defm : BranchExtendedMnemonic<"eq", 76>;
2669 defm : BranchExtendedMnemonic<"un", 108>;
2670 defm : BranchExtendedMnemonic<"so", 108>;
2671 defm : BranchExtendedMnemonic<"ge", 4>;
2672 defm : BranchExtendedMnemonic<"nl", 4>;
2673 defm : BranchExtendedMnemonic<"le", 36>;
2674 defm : BranchExtendedMnemonic<"ng", 36>;
2675 defm : BranchExtendedMnemonic<"ne", 68>;
2676 defm : BranchExtendedMnemonic<"nu", 100>;
2677 defm : BranchExtendedMnemonic<"ns", 100>;
2678
2679 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
2680 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
2681 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
2682 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
2683 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm:$imm)>;
2684 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
2685 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm:$imm)>;
2686 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
2687
2688 def : InstAlias<"cmpi $bf, 0, $rA, $imm", (CMPWI crrc:$bf, gprc:$rA, s16imm:$imm)>;
2689 def : InstAlias<"cmp $bf, 0, $rA, $rB", (CMPW crrc:$bf, gprc:$rA, gprc:$rB)>;
2690 def : InstAlias<"cmpli $bf, 0, $rA, $imm", (CMPLWI crrc:$bf, gprc:$rA, u16imm:$imm)>;
2691 def : InstAlias<"cmpl $bf, 0, $rA, $rB", (CMPLW crrc:$bf, gprc:$rA, gprc:$rB)>;
2692 def : InstAlias<"cmpi $bf, 1, $rA, $imm", (CMPDI crrc:$bf, g8rc:$rA, s16imm:$imm)>;
2693 def : InstAlias<"cmp $bf, 1, $rA, $rB", (CMPD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
2694 def : InstAlias<"cmpli $bf, 1, $rA, $imm", (CMPLDI crrc:$bf, g8rc:$rA, u16imm:$imm)>;
2695 def : InstAlias<"cmpl $bf, 1, $rA, $rB", (CMPLD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
2696
2697 multiclass TrapExtendedMnemonic<string name, int to> {
2698   def : InstAlias<"td"#name#"i $rA, $imm", (TDI to, g8rc:$rA, s16imm:$imm)>;
2699   def : InstAlias<"td"#name#" $rA, $rB", (TD to, g8rc:$rA, g8rc:$rB)>;
2700   def : InstAlias<"tw"#name#"i $rA, $imm", (TWI to, gprc:$rA, s16imm:$imm)>;
2701   def : InstAlias<"tw"#name#" $rA, $rB", (TW to, gprc:$rA, gprc:$rB)>;
2702 }
2703 defm : TrapExtendedMnemonic<"lt", 16>;
2704 defm : TrapExtendedMnemonic<"le", 20>;
2705 defm : TrapExtendedMnemonic<"eq", 4>;
2706 defm : TrapExtendedMnemonic<"ge", 12>;
2707 defm : TrapExtendedMnemonic<"gt", 8>;
2708 defm : TrapExtendedMnemonic<"nl", 12>;
2709 defm : TrapExtendedMnemonic<"ne", 24>;
2710 defm : TrapExtendedMnemonic<"ng", 20>;
2711 defm : TrapExtendedMnemonic<"llt", 2>;
2712 defm : TrapExtendedMnemonic<"lle", 6>;
2713 defm : TrapExtendedMnemonic<"lge", 5>;
2714 defm : TrapExtendedMnemonic<"lgt", 1>;
2715 defm : TrapExtendedMnemonic<"lnl", 5>;
2716 defm : TrapExtendedMnemonic<"lng", 6>;
2717 defm : TrapExtendedMnemonic<"u", 31>;
2718