lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 166 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 167                            [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 170 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 171
 172 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 173                            [SDNPHasChain, SDNPOptInGlue]>;
 174
 175 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 176                            [SDNPHasChain, SDNPMayLoad]>;
 177 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 178                            [SDNPHasChain, SDNPMayStore]>;
 179
 180 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 181 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 182                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 184                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 185
 186 // Instructions to support atomic operations
 187 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 188                           [SDNPHasChain, SDNPMayLoad]>;
 189 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 190                           [SDNPHasChain, SDNPMayStore]>;
 191
 192 // Instructions to support medium and large code model
 193 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 194 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 195 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 196
 197
 198 // Instructions to support dynamic alloca.
 199 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 200 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC specific transformation functions and pattern fragments.
 204 //
 205
 206 def SHL32 : SDNodeXForm<imm, [{
 207   // Transformation function: 31 - imm
 208   return getI32Imm(31 - N->getZExtValue());
 209 }]>;
 210
 211 def SRL32 : SDNodeXForm<imm, [{
 212   // Transformation function: 32 - imm
 213   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 214 }]>;
 215
 216 def LO16 : SDNodeXForm<imm, [{
 217   // Transformation function: get the low 16 bits.
 218   return getI32Imm((unsigned short)N->getZExtValue());
 219 }]>;
 220
 221 def HI16 : SDNodeXForm<imm, [{
 222   // Transformation function: shift the immediate value down into the low bits.
 223   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 224 }]>;
 225
 226 def HA16 : SDNodeXForm<imm, [{
 227   // Transformation function: shift the immediate value down into the low bits.
 228   signed int Val = N->getZExtValue();
 229   return getI32Imm((Val - (signed short)Val) >> 16);
 230 }]>;
 231 def MB : SDNodeXForm<imm, [{
 232   // Transformation function: get the start bit of a mask
 233   unsigned mb = 0, me;
 234   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 235   return getI32Imm(mb);
 236 }]>;
 237
 238 def ME : SDNodeXForm<imm, [{
 239   // Transformation function: get the end bit of a mask
 240   unsigned mb, me = 0;
 241   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 242   return getI32Imm(me);
 243 }]>;
 244 def maskimm32 : PatLeaf<(imm), [{
 245   // maskImm predicate - True if immediate is a run of ones.
 246   unsigned mb, me;
 247   if (N->getValueType(0) == MVT::i32)
 248     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 249   else
 250     return false;
 251 }]>;
 252
 253 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 254   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 255   // sign extended field.  Used by instructions like 'addi'.
 256   return (int32_t)Imm == (short)Imm;
 257 }]>;
 258 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 259   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 260   // sign extended field.  Used by instructions like 'addi'.
 261   return (int64_t)Imm == (short)Imm;
 262 }]>;
 263 def immZExt16  : PatLeaf<(imm), [{
 264   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 265   // field.  Used by instructions like 'ori'.
 266   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 267 }], LO16>;
 268
 269 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 270 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 271 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 272 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 273 // clear).
 274 def imm16ShiftedZExt : PatLeaf<(imm), [{
 275   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'xoris'.
 277   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 278 }], HI16>;
 279
 280 def imm16ShiftedSExt : PatLeaf<(imm), [{
 281   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 282   // immediate are set.  Used by instructions like 'addis'.  Identical to
 283   // imm16ShiftedZExt in 32-bit mode.
 284   if (N->getZExtValue() & 0xFFFF) return false;
 285   if (N->getValueType(0) == MVT::i32)
 286     return true;
 287   // For 64-bit, make sure it is sext right.
 288   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 289 }], HI16>;
 290
 291 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 292 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 293 // offsets are hidden behind TOC entries than the values of the lower-order
 294 // bits cannot be checked directly. As a result, we need to also incorporate
 295 // an alignment check into the relevant patterns.
 296
 297 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 298   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 299 }]>;
 300 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 301                             (store node:$val, node:$ptr), [{
 302   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 303 }]>;
 304 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 305   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 306 }]>;
 307 def aligned4pre_store : PatFrag<
 308                           (ops node:$val, node:$base, node:$offset),
 309                           (pre_store node:$val, node:$base, node:$offset), [{
 310   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 311 }]>;
 312
 313 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 314   return cast<LoadSDNode>(N)->getAlignment() < 4;
 315 }]>;
 316 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 317                               (store node:$val, node:$ptr), [{
 318   return cast<StoreSDNode>(N)->getAlignment() < 4;
 319 }]>;
 320 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 321   return cast<LoadSDNode>(N)->getAlignment() < 4;
 322 }]>;
 323
 324 //===----------------------------------------------------------------------===//
 325 // PowerPC Flag Definitions.
 326
 327 class isPPC64 { bit PPC64 = 1; }
 328 class isDOT   { bit RC = 1; }
 329
 330 class RegConstraint<string C> {
 331   string Constraints = C;
 332 }
 333 class NoEncode<string E> {
 334   string DisableEncoding = E;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // PowerPC Operand Definitions.
 340
 341 // In the default PowerPC assembler syntax, registers are specified simply
 342 // by number, so they cannot be distinguished from immediate values (without
 343 // looking at the opcode).  This means that the default operand matching logic
 344 // for the asm parser does not work, and we need to specify custom matchers.
 345 // Since those can only be specified with RegisterOperand classes and not
 346 // directly on the RegisterClass, all instructions patterns used by the asm
 347 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 348 // all their register operands.
 349 // For this purpose, we define one RegisterOperand for each RegisterClass,
 350 // using the same name as the class, just in lower case.
 351
 352 def PPCRegGPRCAsmOperand : AsmOperandClass {
 353   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 354 }
 355 def gprc : RegisterOperand<GPRC> {
 356   let ParserMatchClass = PPCRegGPRCAsmOperand;
 357 }
 358 def PPCRegG8RCAsmOperand : AsmOperandClass {
 359   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 360 }
 361 def g8rc : RegisterOperand<G8RC> {
 362   let ParserMatchClass = PPCRegG8RCAsmOperand;
 363 }
 364 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 365   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 366 }
 367 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 368   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 369 }
 370 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 371   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 372 }
 373 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 374   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 375 }
 376 def PPCRegF8RCAsmOperand : AsmOperandClass {
 377   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 378 }
 379 def f8rc : RegisterOperand<F8RC> {
 380   let ParserMatchClass = PPCRegF8RCAsmOperand;
 381 }
 382 def PPCRegF4RCAsmOperand : AsmOperandClass {
 383   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 384 }
 385 def f4rc : RegisterOperand<F4RC> {
 386   let ParserMatchClass = PPCRegF4RCAsmOperand;
 387 }
 388 def PPCRegVRRCAsmOperand : AsmOperandClass {
 389   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 390 }
 391 def vrrc : RegisterOperand<VRRC> {
 392   let ParserMatchClass = PPCRegVRRCAsmOperand;
 393 }
 394 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 395   let Name = "RegCRBITRC"; let PredicateMethod = "isCRBitNumber";
 396 }
 397 def crbitrc : RegisterOperand<CRBITRC> {
 398   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 399 }
 400 def PPCRegCRRCAsmOperand : AsmOperandClass {
 401   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 402 }
 403 def crrc : RegisterOperand<CRRC> {
 404   let ParserMatchClass = PPCRegCRRCAsmOperand;
 405 }
 406
 407 def PPCS5ImmAsmOperand : AsmOperandClass {
 408   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 409   let RenderMethod = "addImmOperands";
 410 }
 411 def s5imm   : Operand<i32> {
 412   let PrintMethod = "printS5ImmOperand";
 413   let ParserMatchClass = PPCS5ImmAsmOperand;
 414 }
 415 def PPCU5ImmAsmOperand : AsmOperandClass {
 416   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 417   let RenderMethod = "addImmOperands";
 418 }
 419 def u5imm   : Operand<i32> {
 420   let PrintMethod = "printU5ImmOperand";
 421   let ParserMatchClass = PPCU5ImmAsmOperand;
 422 }
 423 def PPCU6ImmAsmOperand : AsmOperandClass {
 424   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 425   let RenderMethod = "addImmOperands";
 426 }
 427 def u6imm   : Operand<i32> {
 428   let PrintMethod = "printU6ImmOperand";
 429   let ParserMatchClass = PPCU6ImmAsmOperand;
 430 }
 431 def PPCS16ImmAsmOperand : AsmOperandClass {
 432   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 433   let RenderMethod = "addImmOperands";
 434 }
 435 def s16imm  : Operand<i32> {
 436   let PrintMethod = "printS16ImmOperand";
 437   let EncoderMethod = "getImm16Encoding";
 438   let ParserMatchClass = PPCS16ImmAsmOperand;
 439 }
 440 def PPCU16ImmAsmOperand : AsmOperandClass {
 441   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 442   let RenderMethod = "addImmOperands";
 443 }
 444 def u16imm  : Operand<i32> {
 445   let PrintMethod = "printU16ImmOperand";
 446   let EncoderMethod = "getImm16Encoding";
 447   let ParserMatchClass = PPCU16ImmAsmOperand;
 448 }
 449 def PPCS17ImmAsmOperand : AsmOperandClass {
 450   let Name = "S17Imm"; let PredicateMethod = "isS17Imm";
 451   let RenderMethod = "addImmOperands";
 452 }
 453 def s17imm  : Operand<i32> {
 454   // This operand type is used for addis/lis to allow the assembler parser
 455   // to accept immediates in the range -65536..65535 for compatibility with
 456   // the GNU assembler.  The operand is treated as 16-bit otherwise.
 457   let PrintMethod = "printS16ImmOperand";
 458   let EncoderMethod = "getImm16Encoding";
 459   let ParserMatchClass = PPCS17ImmAsmOperand;
 460 }
 461 def PPCDirectBrAsmOperand : AsmOperandClass {
 462   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 463   let RenderMethod = "addBranchTargetOperands";
 464 }
 465 def directbrtarget : Operand<OtherVT> {
 466   let PrintMethod = "printBranchOperand";
 467   let EncoderMethod = "getDirectBrEncoding";
 468   let ParserMatchClass = PPCDirectBrAsmOperand;
 469 }
 470 def absdirectbrtarget : Operand<OtherVT> {
 471   let PrintMethod = "printAbsBranchOperand";
 472   let EncoderMethod = "getAbsDirectBrEncoding";
 473   let ParserMatchClass = PPCDirectBrAsmOperand;
 474 }
 475 def PPCCondBrAsmOperand : AsmOperandClass {
 476   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 477   let RenderMethod = "addBranchTargetOperands";
 478 }
 479 def condbrtarget : Operand<OtherVT> {
 480   let PrintMethod = "printBranchOperand";
 481   let EncoderMethod = "getCondBrEncoding";
 482   let ParserMatchClass = PPCCondBrAsmOperand;
 483 }
 484 def abscondbrtarget : Operand<OtherVT> {
 485   let PrintMethod = "printAbsBranchOperand";
 486   let EncoderMethod = "getAbsCondBrEncoding";
 487   let ParserMatchClass = PPCCondBrAsmOperand;
 488 }
 489 def calltarget : Operand<iPTR> {
 490   let PrintMethod = "printBranchOperand";
 491   let EncoderMethod = "getDirectBrEncoding";
 492   let ParserMatchClass = PPCDirectBrAsmOperand;
 493 }
 494 def abscalltarget : Operand<iPTR> {
 495   let PrintMethod = "printAbsBranchOperand";
 496   let EncoderMethod = "getAbsDirectBrEncoding";
 497   let ParserMatchClass = PPCDirectBrAsmOperand;
 498 }
 499 def PPCCRBitMaskOperand : AsmOperandClass {
 500  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 501 }
 502 def crbitm: Operand<i8> {
 503   let PrintMethod = "printcrbitm";
 504   let EncoderMethod = "get_crbitm_encoding";
 505   let ParserMatchClass = PPCCRBitMaskOperand;
 506 }
 507 // Address operands
 508 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 509 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 510   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 511 }
 512 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 513   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 514 }
 515 // A version of ptr_rc usable with the asm parser.
 516 def PPCRegGxRCOperand : AsmOperandClass {
 517   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 518 }
 519 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 520   let ParserMatchClass = PPCRegGxRCOperand;
 521 }
 522
 523 def PPCDispRIOperand : AsmOperandClass {
 524  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 525  let RenderMethod = "addImmOperands";
 526 }
 527 def dispRI : Operand<iPTR> {
 528   let ParserMatchClass = PPCDispRIOperand;
 529 }
 530 def PPCDispRIXOperand : AsmOperandClass {
 531  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 532  let RenderMethod = "addImmOperands";
 533 }
 534 def dispRIX : Operand<iPTR> {
 535   let ParserMatchClass = PPCDispRIXOperand;
 536 }
 537
 538 def memri : Operand<iPTR> {
 539   let PrintMethod = "printMemRegImm";
 540   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 541   let EncoderMethod = "getMemRIEncoding";
 542 }
 543 def memrr : Operand<iPTR> {
 544   let PrintMethod = "printMemRegReg";
 545   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 546 }
 547 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 548   let PrintMethod = "printMemRegImm";
 549   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 550   let EncoderMethod = "getMemRIXEncoding";
 551 }
 552
 553 // A single-register address. This is used with the SjLj
 554 // pseudo-instructions.
 555 def memr : Operand<iPTR> {
 556   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 557 }
 558
 559 // PowerPC Predicate operand.
 560 def pred : Operand<OtherVT> {
 561   let PrintMethod = "printPredicateOperand";
 562   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 563 }
 564
 565 // Define PowerPC specific addressing mode.
 566 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 567 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 568 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 569 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 570
 571 // The address in a single register. This is used with the SjLj
 572 // pseudo-instructions.
 573 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 574
 575 /// This is just the offset part of iaddr, used for preinc.
 576 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 577
 578 //===----------------------------------------------------------------------===//
 579 // PowerPC Instruction Predicate Definitions.
 580 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 581 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 582 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 583
 584 //===----------------------------------------------------------------------===//
 585 // PowerPC Multiclass Definitions.
 586
 587 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 588                     string asmbase, string asmstr, InstrItinClass itin,
 589                     list<dag> pattern> {
 590   let BaseName = asmbase in {
 591     def NAME : XForm_6<opcode, xo, OOL, IOL,
 592                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 593                        pattern>, RecFormRel;
 594     let Defs = [CR0] in
 595     def o    : XForm_6<opcode, xo, OOL, IOL,
 596                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 597                        []>, isDOT, RecFormRel;
 598   }
 599 }
 600
 601 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 602                      string asmbase, string asmstr, InstrItinClass itin,
 603                      list<dag> pattern> {
 604   let BaseName = asmbase in {
 605     let Defs = [CARRY] in
 606     def NAME : XForm_6<opcode, xo, OOL, IOL,
 607                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 608                        pattern>, RecFormRel;
 609     let Defs = [CARRY, CR0] in
 610     def o    : XForm_6<opcode, xo, OOL, IOL,
 611                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 612                        []>, isDOT, RecFormRel;
 613   }
 614 }
 615
 616 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 617                       string asmbase, string asmstr, InstrItinClass itin,
 618                       list<dag> pattern> {
 619   let BaseName = asmbase in {
 620     let Defs = [CARRY] in
 621     def NAME : XForm_10<opcode, xo, OOL, IOL,
 622                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 623                        pattern>, RecFormRel;
 624     let Defs = [CARRY, CR0] in
 625     def o    : XForm_10<opcode, xo, OOL, IOL,
 626                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 627                        []>, isDOT, RecFormRel;
 628   }
 629 }
 630
 631 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 632                     string asmbase, string asmstr, InstrItinClass itin,
 633                     list<dag> pattern> {
 634   let BaseName = asmbase in {
 635     def NAME : XForm_11<opcode, xo, OOL, IOL,
 636                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 637                        pattern>, RecFormRel;
 638     let Defs = [CR0] in
 639     def o    : XForm_11<opcode, xo, OOL, IOL,
 640                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 641                        []>, isDOT, RecFormRel;
 642   }
 643 }
 644
 645 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 646                     string asmbase, string asmstr, InstrItinClass itin,
 647                     list<dag> pattern> {
 648   let BaseName = asmbase in {
 649     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 650                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 651                        pattern>, RecFormRel;
 652     let Defs = [CR0] in
 653     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 654                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 655                        []>, isDOT, RecFormRel;
 656   }
 657 }
 658
 659 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 660                       string asmbase, string asmstr, InstrItinClass itin,
 661                       list<dag> pattern> {
 662   let BaseName = asmbase in {
 663     let Defs = [CARRY] in
 664     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 665                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 666                        pattern>, RecFormRel;
 667     let Defs = [CARRY, CR0] in
 668     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 669                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 670                        []>, isDOT, RecFormRel;
 671   }
 672 }
 673
 674 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 675                     string asmbase, string asmstr, InstrItinClass itin,
 676                     list<dag> pattern> {
 677   let BaseName = asmbase in {
 678     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 679                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 680                        pattern>, RecFormRel;
 681     let Defs = [CR0] in
 682     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 683                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 684                        []>, isDOT, RecFormRel;
 685   }
 686 }
 687
 688 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 689                       string asmbase, string asmstr, InstrItinClass itin,
 690                       list<dag> pattern> {
 691   let BaseName = asmbase in {
 692     let Defs = [CARRY] in
 693     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 694                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 695                        pattern>, RecFormRel;
 696     let Defs = [CARRY, CR0] in
 697     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 698                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 699                        []>, isDOT, RecFormRel;
 700   }
 701 }
 702
 703 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 704                     string asmbase, string asmstr, InstrItinClass itin,
 705                     list<dag> pattern> {
 706   let BaseName = asmbase in {
 707     def NAME : MForm_2<opcode, OOL, IOL,
 708                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 709                        pattern>, RecFormRel;
 710     let Defs = [CR0] in
 711     def o    : MForm_2<opcode, OOL, IOL,
 712                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 713                        []>, isDOT, RecFormRel;
 714   }
 715 }
 716
 717 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 718                     string asmbase, string asmstr, InstrItinClass itin,
 719                     list<dag> pattern> {
 720   let BaseName = asmbase in {
 721     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 722                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 723                        pattern>, RecFormRel;
 724     let Defs = [CR0] in
 725     def o    : MDForm_1<opcode, xo, OOL, IOL,
 726                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 727                        []>, isDOT, RecFormRel;
 728   }
 729 }
 730
 731 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 732                      string asmbase, string asmstr, InstrItinClass itin,
 733                      list<dag> pattern> {
 734   let BaseName = asmbase in {
 735     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 736                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 737                         pattern>, RecFormRel;
 738     let Defs = [CR0] in
 739     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 740                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 741                         []>, isDOT, RecFormRel;
 742   }
 743 }
 744
 745 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 746                       string asmbase, string asmstr, InstrItinClass itin,
 747                       list<dag> pattern> {
 748   let BaseName = asmbase in {
 749     let Defs = [CARRY] in
 750     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 751                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 752                        pattern>, RecFormRel;
 753     let Defs = [CARRY, CR0] in
 754     def o    : XSForm_1<opcode, xo, OOL, IOL,
 755                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 756                        []>, isDOT, RecFormRel;
 757   }
 758 }
 759
 760 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 761                     string asmbase, string asmstr, InstrItinClass itin,
 762                     list<dag> pattern> {
 763   let BaseName = asmbase in {
 764     def NAME : XForm_26<opcode, xo, OOL, IOL,
 765                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 766                        pattern>, RecFormRel;
 767     let Defs = [CR1] in
 768     def o    : XForm_26<opcode, xo, OOL, IOL,
 769                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 770                        []>, isDOT, RecFormRel;
 771   }
 772 }
 773
 774 multiclass XForm_28r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 775                     string asmbase, string asmstr, InstrItinClass itin,
 776                     list<dag> pattern> {
 777   let BaseName = asmbase in {
 778     def NAME : XForm_28<opcode, xo, OOL, IOL,
 779                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 780                        pattern>, RecFormRel;
 781     let Defs = [CR1] in
 782     def o    : XForm_28<opcode, xo, OOL, IOL,
 783                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 784                        []>, isDOT, RecFormRel;
 785   }
 786 }
 787
 788 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 789                     string asmbase, string asmstr, InstrItinClass itin,
 790                     list<dag> pattern> {
 791   let BaseName = asmbase in {
 792     def NAME : AForm_1<opcode, xo, OOL, IOL,
 793                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 794                        pattern>, RecFormRel;
 795     let Defs = [CR1] in
 796     def o    : AForm_1<opcode, xo, OOL, IOL,
 797                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 798                        []>, isDOT, RecFormRel;
 799   }
 800 }
 801
 802 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 803                     string asmbase, string asmstr, InstrItinClass itin,
 804                     list<dag> pattern> {
 805   let BaseName = asmbase in {
 806     def NAME : AForm_2<opcode, xo, OOL, IOL,
 807                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 808                        pattern>, RecFormRel;
 809     let Defs = [CR1] in
 810     def o    : AForm_2<opcode, xo, OOL, IOL,
 811                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 812                        []>, isDOT, RecFormRel;
 813   }
 814 }
 815
 816 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 817                     string asmbase, string asmstr, InstrItinClass itin,
 818                     list<dag> pattern> {
 819   let BaseName = asmbase in {
 820     def NAME : AForm_3<opcode, xo, OOL, IOL,
 821                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 822                        pattern>, RecFormRel;
 823     let Defs = [CR1] in
 824     def o    : AForm_3<opcode, xo, OOL, IOL,
 825                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 826                        []>, isDOT, RecFormRel;
 827   }
 828 }
 829
 830 //===----------------------------------------------------------------------===//
 831 // PowerPC Instruction Definitions.
 832
 833 // Pseudo-instructions:
 834
 835 let hasCtrlDep = 1 in {
 836 let Defs = [R1], Uses = [R1] in {
 837 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 838                               [(callseq_start timm:$amt)]>;
 839 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 840                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 841 }
 842
 843 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 844                               "UPDATE_VRSAVE $rD, $rS", []>;
 845 }
 846
 847 let Defs = [R1], Uses = [R1] in
 848 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 849                        [(set i32:$result,
 850                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 851
 852 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 853 // instruction selection into a branch sequence.
 854 let usesCustomInserter = 1,    // Expanded after instruction selection.
 855     PPC970_Single = 1 in {
 856   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 857   // because either operand might become the first operand in an isel, and
 858   // that operand cannot be r0.
 859   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 860                               gprc_nor0:$T, gprc_nor0:$F,
 861                               i32imm:$BROPC), "#SELECT_CC_I4",
 862                               []>;
 863   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 864                               g8rc_nox0:$T, g8rc_nox0:$F,
 865                               i32imm:$BROPC), "#SELECT_CC_I8",
 866                               []>;
 867   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
 868                               i32imm:$BROPC), "#SELECT_CC_F4",
 869                               []>;
 870   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
 871                               i32imm:$BROPC), "#SELECT_CC_F8",
 872                               []>;
 873   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
 874                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 875                               []>;
 876 }
 877
 878 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 879 // scavenge a register for it.
 880 let mayStore = 1 in
 881 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
 882                      "#SPILL_CR", []>;
 883
 884 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 885 // spilled), so we'll need to scavenge a register for it.
 886 let mayLoad = 1 in
 887 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
 888                      "#RESTORE_CR", []>;
 889
 890 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 891   let isReturn = 1, Uses = [LR, RM] in
 892     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", IIC_BrB,
 893                            [(retflag)]>;
 894   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
 895     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
 896                             []>;
 897
 898     let isCodeGenOnly = 1 in
 899     def BCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
 900                             "b${cond:cc}ctr${cond:pm} ${cond:reg}", IIC_BrB,
 901                             []>;
 902   }
 903 }
 904
 905 let Defs = [LR] in
 906   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 907                    PPC970_Unit_BRU;
 908
 909 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 910   let isBarrier = 1 in {
 911   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 912                   "b $dst", IIC_BrB,
 913                   [(br bb:$dst)]>;
 914   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
 915                   "ba $dst", IIC_BrB, []>;
 916   }
 917
 918   // BCC represents an arbitrary conditional branch on a predicate.
 919   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 920   // a two-value operand where a dag node expects two operands. :(
 921   let isCodeGenOnly = 1 in {
 922     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 923                     "b${cond:cc}${cond:pm} ${cond:reg}, $dst"
 924                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
 925     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 926                      "b${cond:cc}a${cond:pm} ${cond:reg}, $dst">;
 927
 928     let isReturn = 1, Uses = [LR, RM] in
 929     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 930                            "b${cond:cc}lr${cond:pm} ${cond:reg}", IIC_BrB, []>;
 931   }
 932
 933   let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 934    def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 935                              "bdzlr", IIC_BrB, []>;
 936    def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 937                              "bdnzlr", IIC_BrB, []>;
 938    def BDZLRp : XLForm_2_ext<19, 16, 27, 0, 0, (outs), (ins),
 939                              "bdzlr+", IIC_BrB, []>;
 940    def BDNZLRp: XLForm_2_ext<19, 16, 25, 0, 0, (outs), (ins),
 941                              "bdnzlr+", IIC_BrB, []>;
 942    def BDZLRm : XLForm_2_ext<19, 16, 26, 0, 0, (outs), (ins),
 943                              "bdzlr-", IIC_BrB, []>;
 944    def BDNZLRm: XLForm_2_ext<19, 16, 24, 0, 0, (outs), (ins),
 945                              "bdnzlr-", IIC_BrB, []>;
 946   }
 947
 948   let Defs = [CTR], Uses = [CTR] in {
 949     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 950                        "bdz $dst">;
 951     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 952                        "bdnz $dst">;
 953     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
 954                         "bdza $dst">;
 955     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
 956                         "bdnza $dst">;
 957     def BDZp : BForm_1<16, 27, 0, 0, (outs), (ins condbrtarget:$dst),
 958                        "bdz+ $dst">;
 959     def BDNZp: BForm_1<16, 25, 0, 0, (outs), (ins condbrtarget:$dst),
 960                        "bdnz+ $dst">;
 961     def BDZAp : BForm_1<16, 27, 1, 0, (outs), (ins abscondbrtarget:$dst),
 962                         "bdza+ $dst">;
 963     def BDNZAp: BForm_1<16, 25, 1, 0, (outs), (ins abscondbrtarget:$dst),
 964                         "bdnza+ $dst">;
 965     def BDZm : BForm_1<16, 26, 0, 0, (outs), (ins condbrtarget:$dst),
 966                        "bdz- $dst">;
 967     def BDNZm: BForm_1<16, 24, 0, 0, (outs), (ins condbrtarget:$dst),
 968                        "bdnz- $dst">;
 969     def BDZAm : BForm_1<16, 26, 1, 0, (outs), (ins abscondbrtarget:$dst),
 970                         "bdza- $dst">;
 971     def BDNZAm: BForm_1<16, 24, 1, 0, (outs), (ins abscondbrtarget:$dst),
 972                         "bdnza- $dst">;
 973   }
 974 }
 975
 976 // The unconditional BCL used by the SjLj setjmp code.
 977 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 978   let Defs = [LR], Uses = [RM] in {
 979     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 980                             "bcl 20, 31, $dst">;
 981   }
 982 }
 983
 984 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 985   // Convenient aliases for call instructions
 986   let Uses = [RM] in {
 987     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 988                     "bl $func", IIC_BrB, []>;  // See Pat patterns below.
 989     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
 990                     "bla $func", IIC_BrB, [(PPCcall (i32 imm:$func))]>;
 991
 992     let isCodeGenOnly = 1 in {
 993       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
 994                        "b${cond:cc}l${cond:pm} ${cond:reg}, $dst">;
 995       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 996                         "b${cond:cc}la${cond:pm} ${cond:reg}, $dst">;
 997     }
 998   }
 999   let Uses = [CTR, RM] in {
1000     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
1001                              "bctrl", IIC_BrB, [(PPCbctrl)]>,
1002                 Requires<[In32BitMode]>;
1003
1004     let isCodeGenOnly = 1 in
1005     def BCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
1006                              "b${cond:cc}ctrl${cond:pm} ${cond:reg}", IIC_BrB,
1007                              []>;
1008   }
1009   let Uses = [LR, RM] in {
1010     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
1011                             "blrl", IIC_BrB, []>;
1012
1013     let isCodeGenOnly = 1 in
1014     def BCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
1015                             "b${cond:cc}lrl${cond:pm} ${cond:reg}", IIC_BrB,
1016                             []>;
1017   }
1018   let Defs = [CTR], Uses = [CTR, RM] in {
1019     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
1020                         "bdzl $dst">;
1021     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
1022                         "bdnzl $dst">;
1023     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
1024                          "bdzla $dst">;
1025     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
1026                          "bdnzla $dst">;
1027     def BDZLp : BForm_1<16, 27, 0, 1, (outs), (ins condbrtarget:$dst),
1028                         "bdzl+ $dst">;
1029     def BDNZLp: BForm_1<16, 25, 0, 1, (outs), (ins condbrtarget:$dst),
1030                         "bdnzl+ $dst">;
1031     def BDZLAp : BForm_1<16, 27, 1, 1, (outs), (ins abscondbrtarget:$dst),
1032                          "bdzla+ $dst">;
1033     def BDNZLAp: BForm_1<16, 25, 1, 1, (outs), (ins abscondbrtarget:$dst),
1034                          "bdnzla+ $dst">;
1035     def BDZLm : BForm_1<16, 26, 0, 1, (outs), (ins condbrtarget:$dst),
1036                         "bdzl- $dst">;
1037     def BDNZLm: BForm_1<16, 24, 0, 1, (outs), (ins condbrtarget:$dst),
1038                         "bdnzl- $dst">;
1039     def BDZLAm : BForm_1<16, 26, 1, 1, (outs), (ins abscondbrtarget:$dst),
1040                          "bdzla- $dst">;
1041     def BDNZLAm: BForm_1<16, 24, 1, 1, (outs), (ins abscondbrtarget:$dst),
1042                          "bdnzla- $dst">;
1043   }
1044   let Defs = [CTR], Uses = [CTR, LR, RM] in {
1045     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
1046                                "bdzlrl", IIC_BrB, []>;
1047     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
1048                                "bdnzlrl", IIC_BrB, []>;
1049     def BDZLRLp : XLForm_2_ext<19, 16, 27, 0, 1, (outs), (ins),
1050                                "bdzlrl+", IIC_BrB, []>;
1051     def BDNZLRLp: XLForm_2_ext<19, 16, 25, 0, 1, (outs), (ins),
1052                                "bdnzlrl+", IIC_BrB, []>;
1053     def BDZLRLm : XLForm_2_ext<19, 16, 26, 0, 1, (outs), (ins),
1054                                "bdzlrl-", IIC_BrB, []>;
1055     def BDNZLRLm: XLForm_2_ext<19, 16, 24, 0, 1, (outs), (ins),
1056                                "bdnzlrl-", IIC_BrB, []>;
1057   }
1058 }
1059
1060 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1061 def TCRETURNdi :Pseudo< (outs),
1062                         (ins calltarget:$dst, i32imm:$offset),
1063                  "#TC_RETURNd $dst $offset",
1064                  []>;
1065
1066
1067 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1068 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1069                  "#TC_RETURNa $func $offset",
1070                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1071
1072 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1073 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1074                  "#TC_RETURNr $dst $offset",
1075                  []>;
1076
1077
1078 let isCodeGenOnly = 1 in {
1079
1080 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1081     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1082 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
1083                             []>, Requires<[In32BitMode]>;
1084
1085 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1086     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1087 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1088                   "b $dst", IIC_BrB,
1089                   []>;
1090
1091 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1092     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1093 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1094                   "ba $dst", IIC_BrB,
1095                   []>;
1096
1097 }
1098
1099 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1100   let Defs = [CTR] in
1101   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1102                             "#EH_SJLJ_SETJMP32",
1103                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1104                           Requires<[In32BitMode]>;
1105   let isTerminator = 1 in
1106   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1107                             "#EH_SJLJ_LONGJMP32",
1108                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1109                           Requires<[In32BitMode]>;
1110 }
1111
1112 let isBranch = 1, isTerminator = 1 in {
1113   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1114                         "#EH_SjLj_Setup\t$dst", []>;
1115 }
1116
1117 // System call.
1118 let PPC970_Unit = 7 in {
1119   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1120                       "sc $lev", IIC_BrB, [(PPCsc (i32 imm:$lev))]>;
1121 }
1122
1123 // DCB* instructions.
1124 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst), "dcba $dst",
1125                       IIC_LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1126                       PPC970_DGroup_Single;
1127 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst), "dcbf $dst",
1128                       IIC_LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1129                       PPC970_DGroup_Single;
1130 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst), "dcbi $dst",
1131                       IIC_LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1132                       PPC970_DGroup_Single;
1133 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst), "dcbst $dst",
1134                       IIC_LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1135                       PPC970_DGroup_Single;
1136 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst), "dcbt $dst",
1137                       IIC_LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1138                       PPC970_DGroup_Single;
1139 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst), "dcbtst $dst",
1140                       IIC_LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1141                       PPC970_DGroup_Single;
1142 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst), "dcbz $dst",
1143                       IIC_LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1144                       PPC970_DGroup_Single;
1145 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst), "dcbzl $dst",
1146                       IIC_LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1147                       PPC970_DGroup_Single;
1148
1149 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1150           (DCBT xoaddr:$dst)>;
1151
1152 // Atomic operations
1153 let usesCustomInserter = 1 in {
1154   let Defs = [CR0] in {
1155     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1156       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1157       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1158     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1159       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1160       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1161     def ATOMIC_LOAD_AND_I8 : Pseudo<
1162       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1163       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1164     def ATOMIC_LOAD_OR_I8 : Pseudo<
1165       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1166       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1167     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1168       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1169       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1170     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1171       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1172       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1173     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1174       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1175       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1176     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1177       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1178       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1179     def ATOMIC_LOAD_AND_I16 : Pseudo<
1180       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1181       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1182     def ATOMIC_LOAD_OR_I16 : Pseudo<
1183       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1184       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1185     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1186       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1187       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1188     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1189       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1190       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1191     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1192       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1193       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1194     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1195       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1196       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1197     def ATOMIC_LOAD_AND_I32 : Pseudo<
1198       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1199       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1200     def ATOMIC_LOAD_OR_I32 : Pseudo<
1201       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1202       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1203     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1204       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1205       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1206     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1207       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1208       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1209
1210     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1211       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1212       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1213     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1214       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1215       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1216     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1217       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1218       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1219
1220     def ATOMIC_SWAP_I8 : Pseudo<
1221       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1222       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1223     def ATOMIC_SWAP_I16 : Pseudo<
1224       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1225       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1226     def ATOMIC_SWAP_I32 : Pseudo<
1227       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1228       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1229   }
1230 }
1231
1232 // Instructions to support atomic operations
1233 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1234                    "lwarx $rD, $src", IIC_LdStLWARX,
1235                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
1236
1237 let Defs = [CR0] in
1238 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1239                    "stwcx. $rS, $dst", IIC_LdStSTWCX,
1240                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
1241                    isDOT;
1242
1243 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1244 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", IIC_LdStLoad, [(trap)]>;
1245
1246 def TWI : DForm_base<3, (outs), (ins u5imm:$to, gprc:$rA, s16imm:$imm),
1247                      "twi $to, $rA, $imm", IIC_IntTrapW, []>;
1248 def TW : XForm_1<31, 4, (outs), (ins u5imm:$to, gprc:$rA, gprc:$rB),
1249                  "tw $to, $rA, $rB", IIC_IntTrapW, []>;
1250 def TDI : DForm_base<2, (outs), (ins u5imm:$to, g8rc:$rA, s16imm:$imm),
1251                      "tdi $to, $rA, $imm", IIC_IntTrapD, []>;
1252 def TD : XForm_1<31, 68, (outs), (ins u5imm:$to, g8rc:$rA, g8rc:$rB),
1253                  "td $to, $rA, $rB", IIC_IntTrapD, []>;
1254
1255 //===----------------------------------------------------------------------===//
1256 // PPC32 Load Instructions.
1257 //
1258
1259 // Unindexed (r+i) Loads.
1260 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1261 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1262                   "lbz $rD, $src", IIC_LdStLoad,
1263                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1264 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1265                   "lha $rD, $src", IIC_LdStLHA,
1266                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1267                   PPC970_DGroup_Cracked;
1268 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1269                   "lhz $rD, $src", IIC_LdStLoad,
1270                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1271 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1272                   "lwz $rD, $src", IIC_LdStLoad,
1273                   [(set i32:$rD, (load iaddr:$src))]>;
1274
1275 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1276                   "lfs $rD, $src", IIC_LdStLFD,
1277                   [(set f32:$rD, (load iaddr:$src))]>;
1278 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1279                   "lfd $rD, $src", IIC_LdStLFD,
1280                   [(set f64:$rD, (load iaddr:$src))]>;
1281
1282
1283 // Unindexed (r+i) Loads with Update (preinc).
1284 let mayLoad = 1, neverHasSideEffects = 1 in {
1285 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1286                    "lbzu $rD, $addr", IIC_LdStLoadUpd,
1287                    []>, RegConstraint<"$addr.reg = $ea_result">,
1288                    NoEncode<"$ea_result">;
1289
1290 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1291                    "lhau $rD, $addr", IIC_LdStLHAU,
1292                    []>, RegConstraint<"$addr.reg = $ea_result">,
1293                    NoEncode<"$ea_result">;
1294
1295 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1296                    "lhzu $rD, $addr", IIC_LdStLoadUpd,
1297                    []>, RegConstraint<"$addr.reg = $ea_result">,
1298                    NoEncode<"$ea_result">;
1299
1300 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1301                    "lwzu $rD, $addr", IIC_LdStLoadUpd,
1302                    []>, RegConstraint<"$addr.reg = $ea_result">,
1303                    NoEncode<"$ea_result">;
1304
1305 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1306                   "lfsu $rD, $addr", IIC_LdStLFDU,
1307                   []>, RegConstraint<"$addr.reg = $ea_result">,
1308                    NoEncode<"$ea_result">;
1309
1310 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1311                   "lfdu $rD, $addr", IIC_LdStLFDU,
1312                   []>, RegConstraint<"$addr.reg = $ea_result">,
1313                    NoEncode<"$ea_result">;
1314
1315
1316 // Indexed (r+r) Loads with Update (preinc).
1317 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1318                    (ins memrr:$addr),
1319                    "lbzux $rD, $addr", IIC_LdStLoadUpdX,
1320                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1321                    NoEncode<"$ea_result">;
1322
1323 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1324                    (ins memrr:$addr),
1325                    "lhaux $rD, $addr", IIC_LdStLHAUX,
1326                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1327                    NoEncode<"$ea_result">;
1328
1329 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1330                    (ins memrr:$addr),
1331                    "lhzux $rD, $addr", IIC_LdStLoadUpdX,
1332                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1333                    NoEncode<"$ea_result">;
1334
1335 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1336                    (ins memrr:$addr),
1337                    "lwzux $rD, $addr", IIC_LdStLoadUpdX,
1338                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1339                    NoEncode<"$ea_result">;
1340
1341 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1342                    (ins memrr:$addr),
1343                    "lfsux $rD, $addr", IIC_LdStLFDUX,
1344                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1345                    NoEncode<"$ea_result">;
1346
1347 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1348                    (ins memrr:$addr),
1349                    "lfdux $rD, $addr", IIC_LdStLFDUX,
1350                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1351                    NoEncode<"$ea_result">;
1352 }
1353 }
1354
1355 // Indexed (r+r) Loads.
1356 //
1357 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1358 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1359                    "lbzx $rD, $src", IIC_LdStLoad,
1360                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1361 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1362                    "lhax $rD, $src", IIC_LdStLHA,
1363                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1364                    PPC970_DGroup_Cracked;
1365 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1366                    "lhzx $rD, $src", IIC_LdStLoad,
1367                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1368 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1369                    "lwzx $rD, $src", IIC_LdStLoad,
1370                    [(set i32:$rD, (load xaddr:$src))]>;
1371
1372
1373 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1374                    "lhbrx $rD, $src", IIC_LdStLoad,
1375                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1376 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1377                    "lwbrx $rD, $src", IIC_LdStLoad,
1378                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1379
1380 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1381                       "lfsx $frD, $src", IIC_LdStLFD,
1382                       [(set f32:$frD, (load xaddr:$src))]>;
1383 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1384                       "lfdx $frD, $src", IIC_LdStLFD,
1385                       [(set f64:$frD, (load xaddr:$src))]>;
1386
1387 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1388                       "lfiwax $frD, $src", IIC_LdStLFD,
1389                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1390 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1391                       "lfiwzx $frD, $src", IIC_LdStLFD,
1392                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1393 }
1394
1395 // Load Multiple
1396 def LMW : DForm_1<46, (outs gprc:$rD), (ins memri:$src),
1397                   "lmw $rD, $src", IIC_LdStLMW, []>;
1398
1399 //===----------------------------------------------------------------------===//
1400 // PPC32 Store Instructions.
1401 //
1402
1403 // Unindexed (r+i) Stores.
1404 let PPC970_Unit = 2 in {
1405 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1406                    "stb $rS, $src", IIC_LdStStore,
1407                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1408 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1409                    "sth $rS, $src", IIC_LdStStore,
1410                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1411 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1412                    "stw $rS, $src", IIC_LdStStore,
1413                    [(store i32:$rS, iaddr:$src)]>;
1414 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1415                    "stfs $rS, $dst", IIC_LdStSTFD,
1416                    [(store f32:$rS, iaddr:$dst)]>;
1417 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1418                    "stfd $rS, $dst", IIC_LdStSTFD,
1419                    [(store f64:$rS, iaddr:$dst)]>;
1420 }
1421
1422 // Unindexed (r+i) Stores with Update (preinc).
1423 let PPC970_Unit = 2, mayStore = 1 in {
1424 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1425                     "stbu $rS, $dst", IIC_LdStStoreUpd, []>,
1426                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1427 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1428                     "sthu $rS, $dst", IIC_LdStStoreUpd, []>,
1429                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1430 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1431                     "stwu $rS, $dst", IIC_LdStStoreUpd, []>,
1432                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1433 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1434                     "stfsu $rS, $dst", IIC_LdStSTFDU, []>,
1435                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1436 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1437                     "stfdu $rS, $dst", IIC_LdStSTFDU, []>,
1438                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1439 }
1440
1441 // Patterns to match the pre-inc stores.  We can't put the patterns on
1442 // the instruction definitions directly as ISel wants the address base
1443 // and offset to be separate operands, not a single complex operand.
1444 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1445           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1446 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1447           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1448 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1449           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1450 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1451           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1452 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1453           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1454
1455 // Indexed (r+r) Stores.
1456 let PPC970_Unit = 2 in {
1457 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1458                    "stbx $rS, $dst", IIC_LdStStore,
1459                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1460                    PPC970_DGroup_Cracked;
1461 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1462                    "sthx $rS, $dst", IIC_LdStStore,
1463                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1464                    PPC970_DGroup_Cracked;
1465 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1466                    "stwx $rS, $dst", IIC_LdStStore,
1467                    [(store i32:$rS, xaddr:$dst)]>,
1468                    PPC970_DGroup_Cracked;
1469
1470 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1471                    "sthbrx $rS, $dst", IIC_LdStStore,
1472                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1473                    PPC970_DGroup_Cracked;
1474 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1475                    "stwbrx $rS, $dst", IIC_LdStStore,
1476                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1477                    PPC970_DGroup_Cracked;
1478
1479 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1480                      "stfiwx $frS, $dst", IIC_LdStSTFD,
1481                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1482
1483 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1484                      "stfsx $frS, $dst", IIC_LdStSTFD,
1485                      [(store f32:$frS, xaddr:$dst)]>;
1486 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1487                      "stfdx $frS, $dst", IIC_LdStSTFD,
1488                      [(store f64:$frS, xaddr:$dst)]>;
1489 }
1490
1491 // Indexed (r+r) Stores with Update (preinc).
1492 let PPC970_Unit = 2, mayStore = 1 in {
1493 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1494                     "stbux $rS, $dst", IIC_LdStStoreUpd, []>,
1495                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1496                     PPC970_DGroup_Cracked;
1497 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1498                     "sthux $rS, $dst", IIC_LdStStoreUpd, []>,
1499                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1500                     PPC970_DGroup_Cracked;
1501 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1502                     "stwux $rS, $dst", IIC_LdStStoreUpd, []>,
1503                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1504                     PPC970_DGroup_Cracked;
1505 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1506                     "stfsux $rS, $dst", IIC_LdStSTFDU, []>,
1507                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1508                     PPC970_DGroup_Cracked;
1509 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1510                     "stfdux $rS, $dst", IIC_LdStSTFDU, []>,
1511                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1512                     PPC970_DGroup_Cracked;
1513 }
1514
1515 // Patterns to match the pre-inc stores.  We can't put the patterns on
1516 // the instruction definitions directly as ISel wants the address base
1517 // and offset to be separate operands, not a single complex operand.
1518 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1519           (STBUX $rS, $ptrreg, $ptroff)>;
1520 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1521           (STHUX $rS, $ptrreg, $ptroff)>;
1522 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1523           (STWUX $rS, $ptrreg, $ptroff)>;
1524 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1525           (STFSUX $rS, $ptrreg, $ptroff)>;
1526 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1527           (STFDUX $rS, $ptrreg, $ptroff)>;
1528
1529 // Store Multiple
1530 def STMW : DForm_1<47, (outs), (ins gprc:$rS, memri:$dst),
1531                    "stmw $rS, $dst", IIC_LdStLMW, []>;
1532
1533 def SYNC : XForm_24_sync<31, 598, (outs), (ins i32imm:$L),
1534                         "sync $L", IIC_LdStSync, []>;
1535 def : Pat<(int_ppc_sync), (SYNC 0)>;
1536
1537 //===----------------------------------------------------------------------===//
1538 // PPC32 Arithmetic Instructions.
1539 //
1540
1541 let PPC970_Unit = 1 in {  // FXU Operations.
1542 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1543                      "addi $rD, $rA, $imm", IIC_IntSimple,
1544                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1545 let BaseName = "addic" in {
1546 let Defs = [CARRY] in
1547 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1548                      "addic $rD, $rA, $imm", IIC_IntGeneral,
1549                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1550                      RecFormRel, PPC970_DGroup_Cracked;
1551 let Defs = [CARRY, CR0] in
1552 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1553                      "addic. $rD, $rA, $imm", IIC_IntGeneral,
1554                      []>, isDOT, RecFormRel;
1555 }
1556 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s17imm:$imm),
1557                      "addis $rD, $rA, $imm", IIC_IntSimple,
1558                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1559 let isCodeGenOnly = 1 in
1560 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1561                      "la $rD, $sym($rA)", IIC_IntGeneral,
1562                      [(set i32:$rD, (add i32:$rA,
1563                                           (PPClo tglobaladdr:$sym, 0)))]>;
1564 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1565                      "mulli $rD, $rA, $imm", IIC_IntMulLI,
1566                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1567 let Defs = [CARRY] in
1568 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1569                      "subfic $rD, $rA, $imm", IIC_IntGeneral,
1570                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1571
1572 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1573   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1574                        "li $rD, $imm", IIC_IntSimple,
1575                        [(set i32:$rD, imm32SExt16:$imm)]>;
1576   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s17imm:$imm),
1577                        "lis $rD, $imm", IIC_IntSimple,
1578                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1579 }
1580 }
1581
1582 let PPC970_Unit = 1 in {  // FXU Operations.
1583 let Defs = [CR0] in {
1584 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1585                     "andi. $dst, $src1, $src2", IIC_IntGeneral,
1586                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1587                     isDOT;
1588 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1589                     "andis. $dst, $src1, $src2", IIC_IntGeneral,
1590                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1591                     isDOT;
1592 }
1593 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1594                     "ori $dst, $src1, $src2", IIC_IntSimple,
1595                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1596 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1597                     "oris $dst, $src1, $src2", IIC_IntSimple,
1598                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1599 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1600                     "xori $dst, $src1, $src2", IIC_IntSimple,
1601                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1602 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1603                     "xoris $dst, $src1, $src2", IIC_IntSimple,
1604                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1605
1606 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IIC_IntSimple,
1607                          []>;
1608 let isCodeGenOnly = 1 in {
1609 // The POWER6 and POWER7 have special group-terminating nops.
1610 def NOP_GT_PWR6 : DForm_4_fixedreg_zero<24, 1, (outs), (ins),
1611                                         "ori 1, 1, 0", IIC_IntSimple, []>;
1612 def NOP_GT_PWR7 : DForm_4_fixedreg_zero<24, 2, (outs), (ins),
1613                                         "ori 2, 2, 0", IIC_IntSimple, []>;
1614 }
1615
1616 let isCompare = 1, neverHasSideEffects = 1 in {
1617   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1618                           "cmpwi $crD, $rA, $imm", IIC_IntCompare>;
1619   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1620                            "cmplwi $dst, $src1, $src2", IIC_IntCompare>;
1621 }
1622 }
1623
1624 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1625 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1626                      "nand", "$rA, $rS, $rB", IIC_IntSimple,
1627                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1628 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1629                      "and", "$rA, $rS, $rB", IIC_IntSimple,
1630                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1631 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1632                      "andc", "$rA, $rS, $rB", IIC_IntSimple,
1633                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1634 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1635                      "or", "$rA, $rS, $rB", IIC_IntSimple,
1636                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1637 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1638                      "nor", "$rA, $rS, $rB", IIC_IntSimple,
1639                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1640 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1641                      "orc", "$rA, $rS, $rB", IIC_IntSimple,
1642                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1643 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1644                      "eqv", "$rA, $rS, $rB", IIC_IntSimple,
1645                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1646 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1647                      "xor", "$rA, $rS, $rB", IIC_IntSimple,
1648                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1649 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1650                      "slw", "$rA, $rS, $rB", IIC_IntGeneral,
1651                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1652 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1653                      "srw", "$rA, $rS, $rB", IIC_IntGeneral,
1654                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1655 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1656                       "sraw", "$rA, $rS, $rB", IIC_IntShift,
1657                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1658 }
1659
1660 let PPC970_Unit = 1 in {  // FXU Operations.
1661 let neverHasSideEffects = 1 in {
1662 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1663                         "srawi", "$rA, $rS, $SH", IIC_IntShift,
1664                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1665 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1666                         "cntlzw", "$rA, $rS", IIC_IntGeneral,
1667                         [(set i32:$rA, (ctlz i32:$rS))]>;
1668 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1669                         "extsb", "$rA, $rS", IIC_IntSimple,
1670                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1671 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1672                         "extsh", "$rA, $rS", IIC_IntSimple,
1673                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1674 }
1675 let isCompare = 1, neverHasSideEffects = 1 in {
1676   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1677                             "cmpw $crD, $rA, $rB", IIC_IntCompare>;
1678   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1679                             "cmplw $crD, $rA, $rB", IIC_IntCompare>;
1680 }
1681 }
1682 let PPC970_Unit = 3 in {  // FPU Operations.
1683 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1684 //                      "fcmpo $crD, $fA, $fB", IIC_FPCompare>;
1685 let isCompare = 1, neverHasSideEffects = 1 in {
1686   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1687                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1688   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1689                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1690 }
1691
1692 let Uses = [RM] in {
1693   let neverHasSideEffects = 1 in {
1694   defm FCTIW  : XForm_26r<63, 14, (outs f8rc:$frD), (ins f8rc:$frB),
1695                           "fctiw", "$frD, $frB", IIC_FPGeneral,
1696                           []>;
1697   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1698                           "fctiwz", "$frD, $frB", IIC_FPGeneral,
1699                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1700
1701   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1702                           "frsp", "$frD, $frB", IIC_FPGeneral,
1703                           [(set f32:$frD, (fround f64:$frB))]>;
1704
1705   let Interpretation64Bit = 1 in
1706   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1707                           "frin", "$frD, $frB", IIC_FPGeneral,
1708                           [(set f64:$frD, (frnd f64:$frB))]>;
1709   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1710                           "frin", "$frD, $frB", IIC_FPGeneral,
1711                           [(set f32:$frD, (frnd f32:$frB))]>;
1712   }
1713
1714   let neverHasSideEffects = 1 in {
1715   let Interpretation64Bit = 1 in
1716   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1717                           "frip", "$frD, $frB", IIC_FPGeneral,
1718                           [(set f64:$frD, (fceil f64:$frB))]>;
1719   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1720                           "frip", "$frD, $frB", IIC_FPGeneral,
1721                           [(set f32:$frD, (fceil f32:$frB))]>;
1722   let Interpretation64Bit = 1 in
1723   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1724                           "friz", "$frD, $frB", IIC_FPGeneral,
1725                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1726   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1727                           "friz", "$frD, $frB", IIC_FPGeneral,
1728                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1729   let Interpretation64Bit = 1 in
1730   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1731                           "frim", "$frD, $frB", IIC_FPGeneral,
1732                           [(set f64:$frD, (ffloor f64:$frB))]>;
1733   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1734                           "frim", "$frD, $frB", IIC_FPGeneral,
1735                           [(set f32:$frD, (ffloor f32:$frB))]>;
1736
1737   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
1738                           "fsqrt", "$frD, $frB", IIC_FPSqrtD,
1739                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1740   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
1741                           "fsqrts", "$frD, $frB", IIC_FPSqrtS,
1742                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1743   }
1744   }
1745 }
1746
1747 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1748 /// often coalesced away and we don't want the dispatch group builder to think
1749 /// that they will fill slots (which could cause the load of a LSU reject to
1750 /// sneak into a d-group with a store).
1751 let neverHasSideEffects = 1 in
1752 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
1753                        "fmr", "$frD, $frB", IIC_FPGeneral,
1754                        []>,  // (set f32:$frD, f32:$frB)
1755                        PPC970_Unit_Pseudo;
1756
1757 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1758 // These are artificially split into two different forms, for 4/8 byte FP.
1759 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
1760                         "fabs", "$frD, $frB", IIC_FPGeneral,
1761                         [(set f32:$frD, (fabs f32:$frB))]>;
1762 let Interpretation64Bit = 1 in
1763 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
1764                         "fabs", "$frD, $frB", IIC_FPGeneral,
1765                         [(set f64:$frD, (fabs f64:$frB))]>;
1766 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
1767                         "fnabs", "$frD, $frB", IIC_FPGeneral,
1768                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1769 let Interpretation64Bit = 1 in
1770 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
1771                         "fnabs", "$frD, $frB", IIC_FPGeneral,
1772                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1773 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
1774                         "fneg", "$frD, $frB", IIC_FPGeneral,
1775                         [(set f32:$frD, (fneg f32:$frB))]>;
1776 let Interpretation64Bit = 1 in
1777 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
1778                         "fneg", "$frD, $frB", IIC_FPGeneral,
1779                         [(set f64:$frD, (fneg f64:$frB))]>;
1780
1781 defm FCPSGNS : XForm_28r<63, 8, (outs f4rc:$frD), (ins f4rc:$frA, f4rc:$frB),
1782                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
1783                         [(set f32:$frD, (fcopysign f32:$frB, f32:$frA))]>;
1784 let Interpretation64Bit = 1 in
1785 defm FCPSGND : XForm_28r<63, 8, (outs f8rc:$frD), (ins f8rc:$frA, f8rc:$frB),
1786                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
1787                         [(set f64:$frD, (fcopysign f64:$frB, f64:$frA))]>;
1788
1789 // Reciprocal estimates.
1790 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
1791                           "fre", "$frD, $frB", IIC_FPGeneral,
1792                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1793 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
1794                           "fres", "$frD, $frB", IIC_FPGeneral,
1795                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1796 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
1797                           "frsqrte", "$frD, $frB", IIC_FPGeneral,
1798                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1799 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
1800                           "frsqrtes", "$frD, $frB", IIC_FPGeneral,
1801                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1802 }
1803
1804 // XL-Form instructions.  condition register logical ops.
1805 //
1806 let neverHasSideEffects = 1 in
1807 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
1808                       "mcrf $BF, $BFA", IIC_BrMCR>,
1809              PPC970_DGroup_First, PPC970_Unit_CRU;
1810
1811 def CRAND  : XLForm_1<19, 257, (outs crbitrc:$CRD),
1812                                (ins crbitrc:$CRA, crbitrc:$CRB),
1813                       "crand $CRD, $CRA, $CRB", IIC_BrCR, []>;
1814
1815 def CRNAND : XLForm_1<19, 225, (outs crbitrc:$CRD),
1816                                (ins crbitrc:$CRA, crbitrc:$CRB),
1817                       "crnand $CRD, $CRA, $CRB", IIC_BrCR, []>;
1818
1819 def CROR   : XLForm_1<19, 449, (outs crbitrc:$CRD),
1820                                (ins crbitrc:$CRA, crbitrc:$CRB),
1821                       "cror $CRD, $CRA, $CRB", IIC_BrCR, []>;
1822
1823 def CRXOR  : XLForm_1<19, 193, (outs crbitrc:$CRD),
1824                                (ins crbitrc:$CRA, crbitrc:$CRB),
1825                       "crxor $CRD, $CRA, $CRB", IIC_BrCR, []>;
1826
1827 def CRNOR  : XLForm_1<19, 33, (outs crbitrc:$CRD),
1828                               (ins crbitrc:$CRA, crbitrc:$CRB),
1829                       "crnor $CRD, $CRA, $CRB", IIC_BrCR, []>;
1830
1831 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
1832                                (ins crbitrc:$CRA, crbitrc:$CRB),
1833                       "creqv $CRD, $CRA, $CRB", IIC_BrCR, []>;
1834
1835 def CRANDC : XLForm_1<19, 129, (outs crbitrc:$CRD),
1836                                (ins crbitrc:$CRA, crbitrc:$CRB),
1837                       "crandc $CRD, $CRA, $CRB", IIC_BrCR, []>;
1838
1839 def CRORC  : XLForm_1<19, 417, (outs crbitrc:$CRD),
1840                                (ins crbitrc:$CRA, crbitrc:$CRB),
1841                       "crorc $CRD, $CRA, $CRB", IIC_BrCR, []>;
1842
1843 let isCodeGenOnly = 1 in {
1844 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
1845               "creqv $dst, $dst, $dst", IIC_BrCR,
1846               []>;
1847
1848 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
1849               "crxor $dst, $dst, $dst", IIC_BrCR,
1850               []>;
1851
1852 let Defs = [CR1EQ], CRD = 6 in {
1853 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1854               "creqv 6, 6, 6", IIC_BrCR,
1855               [(PPCcr6set)]>;
1856
1857 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1858               "crxor 6, 6, 6", IIC_BrCR,
1859               [(PPCcr6unset)]>;
1860 }
1861 }
1862
1863 // XFX-Form instructions.  Instructions that deal with SPRs.
1864 //
1865
1866 def MFSPR : XFXForm_1<31, 339, (outs gprc:$RT), (ins i32imm:$SPR),
1867                       "mfspr $RT, $SPR", IIC_SprMFSPR>;
1868 def MTSPR : XFXForm_1<31, 467, (outs), (ins i32imm:$SPR, gprc:$RT),
1869                       "mtspr $SPR, $RT", IIC_SprMTSPR>;
1870
1871 def MFTB : XFXForm_1<31, 371, (outs gprc:$RT), (ins i32imm:$SPR),
1872                      "mftb $RT, $SPR", IIC_SprMFTB>, Deprecated<DeprecatedMFTB>;
1873
1874 let Uses = [CTR] in {
1875 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
1876                           "mfctr $rT", IIC_SprMFSPR>,
1877             PPC970_DGroup_First, PPC970_Unit_FXU;
1878 }
1879 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1880 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1881                           "mtctr $rS", IIC_SprMTSPR>,
1882             PPC970_DGroup_First, PPC970_Unit_FXU;
1883 }
1884 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
1885 let Pattern = [(int_ppc_mtctr i32:$rS)] in
1886 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1887                               "mtctr $rS", IIC_SprMTSPR>,
1888                 PPC970_DGroup_First, PPC970_Unit_FXU;
1889 }
1890
1891 let Defs = [LR] in {
1892 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
1893                           "mtlr $rS", IIC_SprMTSPR>,
1894             PPC970_DGroup_First, PPC970_Unit_FXU;
1895 }
1896 let Uses = [LR] in {
1897 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
1898                           "mflr $rT", IIC_SprMFSPR>,
1899             PPC970_DGroup_First, PPC970_Unit_FXU;
1900 }
1901
1902 let isCodeGenOnly = 1 in {
1903   // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed
1904   // like a GPR on the PPC970.  As such, copies in and out have the same
1905   // performance characteristics as an OR instruction.
1906   def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
1907                                "mtspr 256, $rS", IIC_IntGeneral>,
1908                  PPC970_DGroup_Single, PPC970_Unit_FXU;
1909   def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
1910                                "mfspr $rT, 256", IIC_IntGeneral>,
1911                  PPC970_DGroup_First, PPC970_Unit_FXU;
1912
1913   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1914                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
1915                                 "mtspr 256, $rS", IIC_IntGeneral>,
1916                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1917   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
1918                                 (ins VRSAVERC:$reg),
1919                                 "mfspr $rT, 256", IIC_IntGeneral>,
1920                   PPC970_DGroup_First, PPC970_Unit_FXU;
1921 }
1922
1923 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1924 // so we'll need to scavenge a register for it.
1925 let mayStore = 1 in
1926 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1927                      "#SPILL_VRSAVE", []>;
1928
1929 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1930 // spilled), so we'll need to scavenge a register for it.
1931 let mayLoad = 1 in
1932 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1933                      "#RESTORE_VRSAVE", []>;
1934
1935 let neverHasSideEffects = 1 in {
1936 def MTOCRF: XFXForm_5a<31, 144, (outs crbitm:$FXM), (ins gprc:$ST),
1937                        "mtocrf $FXM, $ST", IIC_BrMCRX>,
1938             PPC970_DGroup_First, PPC970_Unit_CRU;
1939
1940 def MTCRF : XFXForm_5<31, 144, (outs), (ins i32imm:$FXM, gprc:$rS),
1941                       "mtcrf $FXM, $rS", IIC_BrMCRX>,
1942             PPC970_MicroCode, PPC970_Unit_CRU;
1943
1944 let hasExtraSrcRegAllocReq = 1 in // to enable post-ra anti-dep breaking.
1945 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1946                        "mfocrf $rT, $FXM", IIC_SprMFCRF>,
1947             PPC970_DGroup_First, PPC970_Unit_CRU;
1948
1949 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
1950                      "mfcr $rT", IIC_SprMFCR>,
1951                      PPC970_MicroCode, PPC970_Unit_CRU;
1952 } // neverHasSideEffects = 1
1953
1954 // Pseudo instruction to perform FADD in round-to-zero mode.
1955 let usesCustomInserter = 1, Uses = [RM] in {
1956   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
1957                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1958 }
1959
1960 // The above pseudo gets expanded to make use of the following instructions
1961 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1962 let Uses = [RM], Defs = [RM] in {
1963   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1964                         "mtfsb0 $FM", IIC_IntMTFSB0, []>,
1965                PPC970_DGroup_Single, PPC970_Unit_FPU;
1966   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1967                         "mtfsb1 $FM", IIC_IntMTFSB0, []>,
1968                PPC970_DGroup_Single, PPC970_Unit_FPU;
1969   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
1970                        "mtfsf $FM, $rT", IIC_IntMTFSB0, []>,
1971                PPC970_DGroup_Single, PPC970_Unit_FPU;
1972 }
1973 let Uses = [RM] in {
1974   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
1975                          "mffs $rT", IIC_IntMFFS,
1976                          [(set f64:$rT, (PPCmffs))]>,
1977                PPC970_DGroup_Single, PPC970_Unit_FPU;
1978 }
1979
1980
1981 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1982 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1983 //
1984 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1985                        "add", "$rT, $rA, $rB", IIC_IntSimple,
1986                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1987 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1988                         "addc", "$rT, $rA, $rB", IIC_IntGeneral,
1989                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1990                         PPC970_DGroup_Cracked;
1991 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1992                        "divw", "$rT, $rA, $rB", IIC_IntDivW,
1993                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1994                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1995 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1996                        "divwu", "$rT, $rA, $rB", IIC_IntDivW,
1997                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1998                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1999 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2000                        "mulhw", "$rT, $rA, $rB", IIC_IntMulHW,
2001                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
2002 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2003                        "mulhwu", "$rT, $rA, $rB", IIC_IntMulHWU,
2004                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
2005 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2006                        "mullw", "$rT, $rA, $rB", IIC_IntMulHW,
2007                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
2008 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2009                        "subf", "$rT, $rA, $rB", IIC_IntGeneral,
2010                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
2011 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2012                         "subfc", "$rT, $rA, $rB", IIC_IntGeneral,
2013                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
2014                         PPC970_DGroup_Cracked;
2015 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
2016                         "neg", "$rT, $rA", IIC_IntSimple,
2017                         [(set i32:$rT, (ineg i32:$rA))]>;
2018 let Uses = [CARRY] in {
2019 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2020                         "adde", "$rT, $rA, $rB", IIC_IntGeneral,
2021                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
2022 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
2023                          "addme", "$rT, $rA", IIC_IntGeneral,
2024                          [(set i32:$rT, (adde i32:$rA, -1))]>;
2025 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
2026                          "addze", "$rT, $rA", IIC_IntGeneral,
2027                          [(set i32:$rT, (adde i32:$rA, 0))]>;
2028 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2029                         "subfe", "$rT, $rA, $rB", IIC_IntGeneral,
2030                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
2031 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
2032                          "subfme", "$rT, $rA", IIC_IntGeneral,
2033                          [(set i32:$rT, (sube -1, i32:$rA))]>;
2034 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
2035                          "subfze", "$rT, $rA", IIC_IntGeneral,
2036                          [(set i32:$rT, (sube 0, i32:$rA))]>;
2037 }
2038 }
2039
2040 // A-Form instructions.  Most of the instructions executed in the FPU are of
2041 // this type.
2042 //
2043 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
2044 let Uses = [RM] in {
2045   defm FMADD : AForm_1r<63, 29,
2046                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2047                       "fmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2048                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
2049   defm FMADDS : AForm_1r<59, 29,
2050                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2051                       "fmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2052                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
2053   defm FMSUB : AForm_1r<63, 28,
2054                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2055                       "fmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2056                       [(set f64:$FRT,
2057                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
2058   defm FMSUBS : AForm_1r<59, 28,
2059                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2060                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2061                       [(set f32:$FRT,
2062                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
2063   defm FNMADD : AForm_1r<63, 31,
2064                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2065                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2066                       [(set f64:$FRT,
2067                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
2068   defm FNMADDS : AForm_1r<59, 31,
2069                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2070                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2071                       [(set f32:$FRT,
2072                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
2073   defm FNMSUB : AForm_1r<63, 30,
2074                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2075                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2076                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
2077                                                  (fneg f64:$FRB))))]>;
2078   defm FNMSUBS : AForm_1r<59, 30,
2079                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2080                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2081                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
2082                                                  (fneg f32:$FRB))))]>;
2083 }
2084 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
2085 // having 4 of these, force the comparison to always be an 8-byte double (code
2086 // should use an FMRSD if the input comparison value really wants to be a float)
2087 // and 4/8 byte forms for the result and operand type..
2088 let Interpretation64Bit = 1 in
2089 defm FSELD : AForm_1r<63, 23,
2090                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2091                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2092                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
2093 defm FSELS : AForm_1r<63, 23,
2094                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2095                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2096                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
2097 let Uses = [RM] in {
2098   defm FADD  : AForm_2r<63, 21,
2099                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2100                         "fadd", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2101                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
2102   defm FADDS : AForm_2r<59, 21,
2103                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2104                         "fadds", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2105                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
2106   defm FDIV  : AForm_2r<63, 18,
2107                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2108                         "fdiv", "$FRT, $FRA, $FRB", IIC_FPDivD,
2109                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
2110   defm FDIVS : AForm_2r<59, 18,
2111                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2112                         "fdivs", "$FRT, $FRA, $FRB", IIC_FPDivS,
2113                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2114   defm FMUL  : AForm_3r<63, 25,
2115                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2116                         "fmul", "$FRT, $FRA, $FRC", IIC_FPFused,
2117                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2118   defm FMULS : AForm_3r<59, 25,
2119                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2120                         "fmuls", "$FRT, $FRA, $FRC", IIC_FPGeneral,
2121                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2122   defm FSUB  : AForm_2r<63, 20,
2123                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2124                         "fsub", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2125                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2126   defm FSUBS : AForm_2r<59, 20,
2127                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2128                         "fsubs", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2129                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2130   }
2131 }
2132
2133 let neverHasSideEffects = 1 in {
2134 let PPC970_Unit = 1 in {  // FXU Operations.
2135   let isSelect = 1 in
2136   def ISEL  : AForm_4<31, 15,
2137                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2138                      "isel $rT, $rA, $rB, $cond", IIC_IntGeneral,
2139                      []>;
2140 }
2141
2142 let PPC970_Unit = 1 in {  // FXU Operations.
2143 // M-Form instructions.  rotate and mask instructions.
2144 //
2145 let isCommutable = 1 in {
2146 // RLWIMI can be commuted if the rotate amount is zero.
2147 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2148                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2149                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME",
2150                        IIC_IntRotate, []>, PPC970_DGroup_Cracked,
2151                        RegConstraint<"$rSi = $rA">, NoEncode<"$rSi">;
2152 }
2153 let BaseName = "rlwinm" in {
2154 def RLWINM : MForm_2<21,
2155                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2156                      "rlwinm $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2157                      []>, RecFormRel;
2158 let Defs = [CR0] in
2159 def RLWINMo : MForm_2<21,
2160                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2161                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2162                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2163 }
2164 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2165                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2166                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IIC_IntGeneral,
2167                        []>;
2168 }
2169 } // neverHasSideEffects = 1
2170
2171 //===----------------------------------------------------------------------===//
2172 // PowerPC Instruction Patterns
2173 //
2174
2175 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2176 def : Pat<(i32 imm:$imm),
2177           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2178
2179 // Implement the 'not' operation with the NOR instruction.
2180 def NOT : Pat<(not i32:$in),
2181               (NOR $in, $in)>;
2182
2183 // ADD an arbitrary immediate.
2184 def : Pat<(add i32:$in, imm:$imm),
2185           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2186 // OR an arbitrary immediate.
2187 def : Pat<(or i32:$in, imm:$imm),
2188           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2189 // XOR an arbitrary immediate.
2190 def : Pat<(xor i32:$in, imm:$imm),
2191           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2192 // SUBFIC
2193 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2194           (SUBFIC $in, imm:$imm)>;
2195
2196 // SHL/SRL
2197 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2198           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2199 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2200           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2201
2202 // ROTL
2203 def : Pat<(rotl i32:$in, i32:$sh),
2204           (RLWNM $in, $sh, 0, 31)>;
2205 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2206           (RLWINM $in, imm:$imm, 0, 31)>;
2207
2208 // RLWNM
2209 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2210           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2211
2212 // Calls
2213 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2214           (BL tglobaladdr:$dst)>;
2215 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2216           (BL texternalsym:$dst)>;
2217
2218
2219 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2220           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2221
2222 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2223           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2224
2225 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2226           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2227
2228
2229
2230 // Hi and Lo for Darwin Global Addresses.
2231 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2232 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2233 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2234 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2235 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2236 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2237 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2238 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2239 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2240           (ADDIS $in, tglobaltlsaddr:$g)>;
2241 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2242           (ADDI $in, tglobaltlsaddr:$g)>;
2243 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2244           (ADDIS $in, tglobaladdr:$g)>;
2245 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2246           (ADDIS $in, tconstpool:$g)>;
2247 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2248           (ADDIS $in, tjumptable:$g)>;
2249 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2250           (ADDIS $in, tblockaddress:$g)>;
2251
2252 // Standard shifts.  These are represented separately from the real shifts above
2253 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2254 // amounts.
2255 def : Pat<(sra i32:$rS, i32:$rB),
2256           (SRAW $rS, $rB)>;
2257 def : Pat<(srl i32:$rS, i32:$rB),
2258           (SRW $rS, $rB)>;
2259 def : Pat<(shl i32:$rS, i32:$rB),
2260           (SLW $rS, $rB)>;
2261
2262 def : Pat<(zextloadi1 iaddr:$src),
2263           (LBZ iaddr:$src)>;
2264 def : Pat<(zextloadi1 xaddr:$src),
2265           (LBZX xaddr:$src)>;
2266 def : Pat<(extloadi1 iaddr:$src),
2267           (LBZ iaddr:$src)>;
2268 def : Pat<(extloadi1 xaddr:$src),
2269           (LBZX xaddr:$src)>;
2270 def : Pat<(extloadi8 iaddr:$src),
2271           (LBZ iaddr:$src)>;
2272 def : Pat<(extloadi8 xaddr:$src),
2273           (LBZX xaddr:$src)>;
2274 def : Pat<(extloadi16 iaddr:$src),
2275           (LHZ iaddr:$src)>;
2276 def : Pat<(extloadi16 xaddr:$src),
2277           (LHZX xaddr:$src)>;
2278 def : Pat<(f64 (extloadf32 iaddr:$src)),
2279           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2280 def : Pat<(f64 (extloadf32 xaddr:$src)),
2281           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2282
2283 def : Pat<(f64 (fextend f32:$src)),
2284           (COPY_TO_REGCLASS $src, F8RC)>;
2285
2286 def : Pat<(atomic_fence (imm), (imm)), (SYNC 0)>;
2287
2288 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2289 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2290           (FNMSUB $A, $C, $B)>;
2291 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2292           (FNMSUB $A, $C, $B)>;
2293 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2294           (FNMSUBS $A, $C, $B)>;
2295 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2296           (FNMSUBS $A, $C, $B)>;
2297
2298 // FCOPYSIGN's operand types need not agree.
2299 def : Pat<(fcopysign f64:$frB, f32:$frA),
2300           (FCPSGND (COPY_TO_REGCLASS $frA, F8RC), $frB)>;
2301 def : Pat<(fcopysign f32:$frB, f64:$frA),
2302           (FCPSGNS (COPY_TO_REGCLASS $frA, F4RC), $frB)>;
2303
2304 include "PPCInstrAltivec.td"
2305 include "PPCInstr64Bit.td"
2306
2307
2308 //===----------------------------------------------------------------------===//
2309 // PowerPC Instructions used for assembler/disassembler only
2310 //
2311
2312 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
2313                          "isync", IIC_SprISYNC, []>;
2314
2315 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
2316                     "icbi $src", IIC_LdStICBI, []>;
2317
2318 def EIEIO : XForm_24_eieio<31, 854, (outs), (ins),
2319                            "eieio", IIC_LdStLoad, []>;
2320
2321 def WAIT : XForm_24_sync<31, 62, (outs), (ins i32imm:$L),
2322                          "wait $L", IIC_LdStLoad, []>;
2323
2324 def MTMSR: XForm_mtmsr<31, 146, (outs), (ins gprc:$RS, i32imm:$L),
2325                     "mtmsr $RS, $L", IIC_SprMTMSR>;
2326
2327 def MFMSR : XForm_rs<31, 83, (outs gprc:$RT), (ins),
2328                   "mfmsr $RT", IIC_SprMFMSR, []>;
2329
2330 def MTMSRD : XForm_mtmsr<31, 178, (outs), (ins gprc:$RS, i32imm:$L),
2331                     "mtmsrd $RS, $L", IIC_SprMTMSRD>;
2332
2333 def SLBIE : XForm_16b<31, 434, (outs), (ins gprc:$RB),
2334                         "slbie $RB", IIC_SprSLBIE, []>;
2335
2336 def SLBMTE : XForm_26<31, 402, (outs), (ins gprc:$RS, gprc:$RB),
2337                     "slbmte $RS, $RB", IIC_SprSLBMTE, []>;
2338
2339 def SLBMFEE : XForm_26<31, 915, (outs gprc:$RT), (ins gprc:$RB),
2340                        "slbmfee $RT, $RB", IIC_SprSLBMFEE, []>;
2341
2342 def SLBIA : XForm_0<31, 498, (outs), (ins), "slbia", IIC_SprSLBIA, []>;
2343
2344 def TLBSYNC : XForm_0<31, 566, (outs), (ins),
2345                         "tlbsync", IIC_SprTLBSYNC, []>;
2346
2347 def TLBIEL : XForm_16b<31, 274, (outs), (ins gprc:$RB),
2348                           "tlbiel $RB", IIC_SprTLBIEL, []>;
2349
2350 def TLBIE : XForm_26<31, 306, (outs), (ins gprc:$RS, gprc:$RB),
2351                           "tlbie $RB,$RS", IIC_SprTLBIE, []>;
2352
2353 //===----------------------------------------------------------------------===//
2354 // PowerPC Assembler Instruction Aliases
2355 //
2356
2357 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
2358 // These are aliases that require C++ handling to convert to the target
2359 // instruction, while InstAliases can be handled directly by tblgen.
2360 class PPCAsmPseudo<string asm, dag iops>
2361   : Instruction {
2362   let Namespace = "PPC";
2363   bit PPC64 = 0;  // Default value, override with isPPC64
2364
2365   let OutOperandList = (outs);
2366   let InOperandList = iops;
2367   let Pattern = [];
2368   let AsmString = asm;
2369   let isAsmParserOnly = 1;
2370   let isPseudo = 1;
2371 }
2372
2373 def : InstAlias<"sc", (SC 0)>;
2374
2375 def : InstAlias<"sync", (SYNC 0)>;
2376 def : InstAlias<"msync", (SYNC 0)>;
2377 def : InstAlias<"lwsync", (SYNC 1)>;
2378 def : InstAlias<"ptesync", (SYNC 2)>;
2379
2380 def : InstAlias<"wait", (WAIT 0)>;
2381 def : InstAlias<"waitrsv", (WAIT 1)>;
2382 def : InstAlias<"waitimpl", (WAIT 2)>;
2383
2384 def : InstAlias<"crset $bx", (CREQV crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2385 def : InstAlias<"crclr $bx", (CRXOR crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2386 def : InstAlias<"crmove $bx, $by", (CROR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2387 def : InstAlias<"crnot $bx, $by", (CRNOR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2388
2389 def : InstAlias<"mtxer $Rx", (MTSPR 1, gprc:$Rx)>;
2390 def : InstAlias<"mfxer $Rx", (MFSPR gprc:$Rx, 1)>;
2391
2392 def : InstAlias<"mftb $Rx", (MFTB gprc:$Rx, 268)>;
2393 def : InstAlias<"mftbu $Rx", (MFTB gprc:$Rx, 269)>;
2394
2395 def : InstAlias<"xnop", (XORI R0, R0, 0)>;
2396
2397 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2398 def : InstAlias<"mr. $rA, $rB", (OR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2399
2400 def : InstAlias<"not $rA, $rB", (NOR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2401 def : InstAlias<"not. $rA, $rB", (NOR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2402
2403 def : InstAlias<"mtcr $rA", (MTCRF8 255, g8rc:$rA)>;
2404
2405 def LAx : PPCAsmPseudo<"la $rA, $addr", (ins gprc:$rA, memri:$addr)>;
2406
2407 def SUBI : PPCAsmPseudo<"subi $rA, $rB, $imm",
2408                         (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2409 def SUBIS : PPCAsmPseudo<"subis $rA, $rB, $imm",
2410                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2411 def SUBIC : PPCAsmPseudo<"subic $rA, $rB, $imm",
2412                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2413 def SUBICo : PPCAsmPseudo<"subic. $rA, $rB, $imm",
2414                           (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2415
2416 def : InstAlias<"sub $rA, $rB, $rC", (SUBF8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2417 def : InstAlias<"sub. $rA, $rB, $rC", (SUBF8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2418 def : InstAlias<"subc $rA, $rB, $rC", (SUBFC8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2419 def : InstAlias<"subc. $rA, $rB, $rC", (SUBFC8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2420
2421 def : InstAlias<"mtmsrd $RS", (MTMSRD gprc:$RS, 0)>;
2422 def : InstAlias<"mtmsr $RS", (MTMSR gprc:$RS, 0)>;
2423
2424 def : InstAlias<"mfsprg $RT, 0", (MFSPR gprc:$RT, 272)>;
2425 def : InstAlias<"mfsprg $RT, 1", (MFSPR gprc:$RT, 273)>;
2426 def : InstAlias<"mfsprg $RT, 2", (MFSPR gprc:$RT, 274)>;
2427 def : InstAlias<"mfsprg $RT, 3", (MFSPR gprc:$RT, 275)>;
2428
2429 def : InstAlias<"mfsprg0 $RT", (MFSPR gprc:$RT, 272)>;
2430 def : InstAlias<"mfsprg1 $RT", (MFSPR gprc:$RT, 273)>;
2431 def : InstAlias<"mfsprg2 $RT", (MFSPR gprc:$RT, 274)>;
2432 def : InstAlias<"mfsprg3 $RT", (MFSPR gprc:$RT, 275)>;
2433
2434 def : InstAlias<"mtsprg 0, $RT", (MTSPR 272, gprc:$RT)>;
2435 def : InstAlias<"mtsprg 1, $RT", (MTSPR 273, gprc:$RT)>;
2436 def : InstAlias<"mtsprg 2, $RT", (MTSPR 274, gprc:$RT)>;
2437 def : InstAlias<"mtsprg 3, $RT", (MTSPR 275, gprc:$RT)>;
2438
2439 def : InstAlias<"mtsprg0 $RT", (MTSPR 272, gprc:$RT)>;
2440 def : InstAlias<"mtsprg1 $RT", (MTSPR 273, gprc:$RT)>;
2441 def : InstAlias<"mtsprg2 $RT", (MTSPR 274, gprc:$RT)>;
2442 def : InstAlias<"mtsprg3 $RT", (MTSPR 275, gprc:$RT)>;
2443
2444 def : InstAlias<"mtasr $RS", (MTSPR 280, gprc:$RS)>;
2445
2446 def : InstAlias<"mfdec $RT", (MFSPR gprc:$RT, 22)>;
2447 def : InstAlias<"mtdec $RT", (MTSPR 22, gprc:$RT)>;
2448
2449 def : InstAlias<"mfpvr $RT", (MFSPR gprc:$RT, 287)>;
2450
2451 def : InstAlias<"mfsdr1 $RT", (MFSPR gprc:$RT, 25)>;
2452 def : InstAlias<"mtsdr1 $RT", (MTSPR 25, gprc:$RT)>;
2453
2454 def : InstAlias<"mfsrr0 $RT", (MFSPR gprc:$RT, 26)>;
2455 def : InstAlias<"mfsrr1 $RT", (MFSPR gprc:$RT, 27)>;
2456 def : InstAlias<"mtsrr0 $RT", (MTSPR 26, gprc:$RT)>;
2457 def : InstAlias<"mtsrr1 $RT", (MTSPR 27, gprc:$RT)>;
2458
2459 def : InstAlias<"tlbie $RB", (TLBIE R0, gprc:$RB)>;
2460
2461 def EXTLWI : PPCAsmPseudo<"extlwi $rA, $rS, $n, $b",
2462                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2463 def EXTLWIo : PPCAsmPseudo<"extlwi. $rA, $rS, $n, $b",
2464                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2465 def EXTRWI : PPCAsmPseudo<"extrwi $rA, $rS, $n, $b",
2466                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2467 def EXTRWIo : PPCAsmPseudo<"extrwi. $rA, $rS, $n, $b",
2468                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2469 def INSLWI : PPCAsmPseudo<"inslwi $rA, $rS, $n, $b",
2470                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2471 def INSLWIo : PPCAsmPseudo<"inslwi. $rA, $rS, $n, $b",
2472                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2473 def INSRWI : PPCAsmPseudo<"insrwi $rA, $rS, $n, $b",
2474                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2475 def INSRWIo : PPCAsmPseudo<"insrwi. $rA, $rS, $n, $b",
2476                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2477 def ROTRWI : PPCAsmPseudo<"rotrwi $rA, $rS, $n",
2478                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2479 def ROTRWIo : PPCAsmPseudo<"rotrwi. $rA, $rS, $n",
2480                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2481 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
2482                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2483 def SLWIo : PPCAsmPseudo<"slwi. $rA, $rS, $n",
2484                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2485 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
2486                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2487 def SRWIo : PPCAsmPseudo<"srwi. $rA, $rS, $n",
2488                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2489 def CLRRWI : PPCAsmPseudo<"clrrwi $rA, $rS, $n",
2490                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2491 def CLRRWIo : PPCAsmPseudo<"clrrwi. $rA, $rS, $n",
2492                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2493 def CLRLSLWI : PPCAsmPseudo<"clrlslwi $rA, $rS, $b, $n",
2494                             (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2495 def CLRLSLWIo : PPCAsmPseudo<"clrlslwi. $rA, $rS, $b, $n",
2496                              (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2497
2498 def : InstAlias<"rotlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2499 def : InstAlias<"rotlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2500 def : InstAlias<"rotlw $rA, $rS, $rB", (RLWNM gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2501 def : InstAlias<"rotlw. $rA, $rS, $rB", (RLWNMo gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2502 def : InstAlias<"clrlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2503 def : InstAlias<"clrlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2504
2505 def EXTLDI : PPCAsmPseudo<"extldi $rA, $rS, $n, $b",
2506                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2507 def EXTLDIo : PPCAsmPseudo<"extldi. $rA, $rS, $n, $b",
2508                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2509 def EXTRDI : PPCAsmPseudo<"extrdi $rA, $rS, $n, $b",
2510                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2511 def EXTRDIo : PPCAsmPseudo<"extrdi. $rA, $rS, $n, $b",
2512                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2513 def INSRDI : PPCAsmPseudo<"insrdi $rA, $rS, $n, $b",
2514                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2515 def INSRDIo : PPCAsmPseudo<"insrdi. $rA, $rS, $n, $b",
2516                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2517 def ROTRDI : PPCAsmPseudo<"rotrdi $rA, $rS, $n",
2518                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2519 def ROTRDIo : PPCAsmPseudo<"rotrdi. $rA, $rS, $n",
2520                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2521 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
2522                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2523 def SLDIo : PPCAsmPseudo<"sldi. $rA, $rS, $n",
2524                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2525 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
2526                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2527 def SRDIo : PPCAsmPseudo<"srdi. $rA, $rS, $n",
2528                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2529 def CLRRDI : PPCAsmPseudo<"clrrdi $rA, $rS, $n",
2530                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2531 def CLRRDIo : PPCAsmPseudo<"clrrdi. $rA, $rS, $n",
2532                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2533 def CLRLSLDI : PPCAsmPseudo<"clrlsldi $rA, $rS, $b, $n",
2534                             (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2535 def CLRLSLDIo : PPCAsmPseudo<"clrlsldi. $rA, $rS, $b, $n",
2536                              (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2537
2538 def : InstAlias<"rotldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2539 def : InstAlias<"rotldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2540 def : InstAlias<"rotld $rA, $rS, $rB", (RLDCL g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2541 def : InstAlias<"rotld. $rA, $rS, $rB", (RLDCLo g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2542 def : InstAlias<"clrldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2543 def : InstAlias<"clrldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2544
2545 // These generic branch instruction forms are used for the assembler parser only.
2546 // Defs and Uses are conservative, since we don't know the BO value.
2547 let PPC970_Unit = 7 in {
2548   let Defs = [CTR], Uses = [CTR, RM] in {
2549     def gBC : BForm_3<16, 0, 0, (outs),
2550                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2551                       "bc $bo, $bi, $dst">;
2552     def gBCA : BForm_3<16, 1, 0, (outs),
2553                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2554                        "bca $bo, $bi, $dst">;
2555   }
2556   let Defs = [LR, CTR], Uses = [CTR, RM] in {
2557     def gBCL : BForm_3<16, 0, 1, (outs),
2558                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2559                        "bcl $bo, $bi, $dst">;
2560     def gBCLA : BForm_3<16, 1, 1, (outs),
2561                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2562                         "bcla $bo, $bi, $dst">;
2563   }
2564   let Defs = [CTR], Uses = [CTR, LR, RM] in
2565     def gBCLR : XLForm_2<19, 16, 0, (outs),
2566                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2567                          "bclr $bo, $bi, $bh", IIC_BrB, []>;
2568   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2569     def gBCLRL : XLForm_2<19, 16, 1, (outs),
2570                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2571                           "bclrl $bo, $bi, $bh", IIC_BrB, []>;
2572   let Defs = [CTR], Uses = [CTR, LR, RM] in
2573     def gBCCTR : XLForm_2<19, 528, 0, (outs),
2574                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2575                           "bcctr $bo, $bi, $bh", IIC_BrB, []>;
2576   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2577     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
2578                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2579                            "bcctrl $bo, $bi, $bh", IIC_BrB, []>;
2580 }
2581 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
2582 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
2583 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
2584 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
2585
2586 multiclass BranchSimpleMnemonic1<string name, string pm, int bo> {
2587   def : InstAlias<"b"#name#pm#" $bi, $dst", (gBC bo, crbitrc:$bi, condbrtarget:$dst)>;
2588   def : InstAlias<"b"#name#"a"#pm#" $bi, $dst", (gBCA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2589   def : InstAlias<"b"#name#"lr"#pm#" $bi", (gBCLR bo, crbitrc:$bi, 0)>;
2590   def : InstAlias<"b"#name#"l"#pm#" $bi, $dst", (gBCL bo, crbitrc:$bi, condbrtarget:$dst)>;
2591   def : InstAlias<"b"#name#"la"#pm#" $bi, $dst", (gBCLA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2592   def : InstAlias<"b"#name#"lrl"#pm#" $bi", (gBCLRL bo, crbitrc:$bi, 0)>;
2593 }
2594 multiclass BranchSimpleMnemonic2<string name, string pm, int bo>
2595   : BranchSimpleMnemonic1<name, pm, bo> {
2596   def : InstAlias<"b"#name#"ctr"#pm#" $bi", (gBCCTR bo, crbitrc:$bi, 0)>;
2597   def : InstAlias<"b"#name#"ctrl"#pm#" $bi", (gBCCTRL bo, crbitrc:$bi, 0)>;
2598 }
2599 defm : BranchSimpleMnemonic2<"t", "", 12>;
2600 defm : BranchSimpleMnemonic2<"f", "", 4>;
2601 defm : BranchSimpleMnemonic2<"t", "-", 14>;
2602 defm : BranchSimpleMnemonic2<"f", "-", 6>;
2603 defm : BranchSimpleMnemonic2<"t", "+", 15>;
2604 defm : BranchSimpleMnemonic2<"f", "+", 7>;
2605 defm : BranchSimpleMnemonic1<"dnzt", "", 8>;
2606 defm : BranchSimpleMnemonic1<"dnzf", "", 0>;
2607 defm : BranchSimpleMnemonic1<"dzt", "", 10>;
2608 defm : BranchSimpleMnemonic1<"dzf", "", 2>;
2609
2610 multiclass BranchExtendedMnemonicPM<string name, string pm, int bibo> {
2611   def : InstAlias<"b"#name#pm#" $cc, $dst",
2612                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
2613   def : InstAlias<"b"#name#pm#" $dst",
2614                   (BCC bibo, CR0, condbrtarget:$dst)>;
2615
2616   def : InstAlias<"b"#name#"a"#pm#" $cc, $dst",
2617                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2618   def : InstAlias<"b"#name#"a"#pm#" $dst",
2619                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
2620
2621   def : InstAlias<"b"#name#"lr"#pm#" $cc",
2622                   (BCLR bibo, crrc:$cc)>;
2623   def : InstAlias<"b"#name#"lr"#pm,
2624                   (BCLR bibo, CR0)>;
2625
2626   def : InstAlias<"b"#name#"ctr"#pm#" $cc",
2627                   (BCCTR bibo, crrc:$cc)>;
2628   def : InstAlias<"b"#name#"ctr"#pm,
2629                   (BCCTR bibo, CR0)>;
2630
2631   def : InstAlias<"b"#name#"l"#pm#" $cc, $dst",
2632                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
2633   def : InstAlias<"b"#name#"l"#pm#" $dst",
2634                   (BCCL bibo, CR0, condbrtarget:$dst)>;
2635
2636   def : InstAlias<"b"#name#"la"#pm#" $cc, $dst",
2637                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2638   def : InstAlias<"b"#name#"la"#pm#" $dst",
2639                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
2640
2641   def : InstAlias<"b"#name#"lrl"#pm#" $cc",
2642                   (BCLRL bibo, crrc:$cc)>;
2643   def : InstAlias<"b"#name#"lrl"#pm,
2644                   (BCLRL bibo, CR0)>;
2645
2646   def : InstAlias<"b"#name#"ctrl"#pm#" $cc",
2647                   (BCCTRL bibo, crrc:$cc)>;
2648   def : InstAlias<"b"#name#"ctrl"#pm,
2649                   (BCCTRL bibo, CR0)>;
2650 }
2651 multiclass BranchExtendedMnemonic<string name, int bibo> {
2652   defm : BranchExtendedMnemonicPM<name, "", bibo>;
2653   defm : BranchExtendedMnemonicPM<name, "-", !add(bibo, 2)>;
2654   defm : BranchExtendedMnemonicPM<name, "+", !add(bibo, 3)>;
2655 }
2656 defm : BranchExtendedMnemonic<"lt", 12>;
2657 defm : BranchExtendedMnemonic<"gt", 44>;
2658 defm : BranchExtendedMnemonic<"eq", 76>;
2659 defm : BranchExtendedMnemonic<"un", 108>;
2660 defm : BranchExtendedMnemonic<"so", 108>;
2661 defm : BranchExtendedMnemonic<"ge", 4>;
2662 defm : BranchExtendedMnemonic<"nl", 4>;
2663 defm : BranchExtendedMnemonic<"le", 36>;
2664 defm : BranchExtendedMnemonic<"ng", 36>;
2665 defm : BranchExtendedMnemonic<"ne", 68>;
2666 defm : BranchExtendedMnemonic<"nu", 100>;
2667 defm : BranchExtendedMnemonic<"ns", 100>;
2668
2669 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
2670 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
2671 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
2672 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
2673 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm:$imm)>;
2674 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
2675 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm:$imm)>;
2676 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
2677
2678 def : InstAlias<"cmpi $bf, 0, $rA, $imm", (CMPWI crrc:$bf, gprc:$rA, s16imm:$imm)>;
2679 def : InstAlias<"cmp $bf, 0, $rA, $rB", (CMPW crrc:$bf, gprc:$rA, gprc:$rB)>;
2680 def : InstAlias<"cmpli $bf, 0, $rA, $imm", (CMPLWI crrc:$bf, gprc:$rA, u16imm:$imm)>;
2681 def : InstAlias<"cmpl $bf, 0, $rA, $rB", (CMPLW crrc:$bf, gprc:$rA, gprc:$rB)>;
2682 def : InstAlias<"cmpi $bf, 1, $rA, $imm", (CMPDI crrc:$bf, g8rc:$rA, s16imm:$imm)>;
2683 def : InstAlias<"cmp $bf, 1, $rA, $rB", (CMPD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
2684 def : InstAlias<"cmpli $bf, 1, $rA, $imm", (CMPLDI crrc:$bf, g8rc:$rA, u16imm:$imm)>;
2685 def : InstAlias<"cmpl $bf, 1, $rA, $rB", (CMPLD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
2686
2687 multiclass TrapExtendedMnemonic<string name, int to> {
2688   def : InstAlias<"td"#name#"i $rA, $imm", (TDI to, g8rc:$rA, s16imm:$imm)>;
2689   def : InstAlias<"td"#name#" $rA, $rB", (TD to, g8rc:$rA, g8rc:$rB)>;
2690   def : InstAlias<"tw"#name#"i $rA, $imm", (TWI to, gprc:$rA, s16imm:$imm)>;
2691   def : InstAlias<"tw"#name#" $rA, $rB", (TW to, gprc:$rA, gprc:$rB)>;
2692 }
2693 defm : TrapExtendedMnemonic<"lt", 16>;
2694 defm : TrapExtendedMnemonic<"le", 20>;
2695 defm : TrapExtendedMnemonic<"eq", 4>;
2696 defm : TrapExtendedMnemonic<"ge", 12>;
2697 defm : TrapExtendedMnemonic<"gt", 8>;
2698 defm : TrapExtendedMnemonic<"nl", 12>;
2699 defm : TrapExtendedMnemonic<"ne", 24>;
2700 defm : TrapExtendedMnemonic<"ng", 20>;
2701 defm : TrapExtendedMnemonic<"llt", 2>;
2702 defm : TrapExtendedMnemonic<"lle", 6>;
2703 defm : TrapExtendedMnemonic<"lge", 5>;
2704 defm : TrapExtendedMnemonic<"lgt", 1>;
2705 defm : TrapExtendedMnemonic<"lnl", 5>;
2706 defm : TrapExtendedMnemonic<"lng", 6>;
2707 defm : TrapExtendedMnemonic<"u", 31>;
2708