lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 166 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 167
 168 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 169                            [SDNPHasChain, SDNPOptInGlue]>;
 170
 171 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 172                            [SDNPHasChain, SDNPMayLoad]>;
 173 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 174                            [SDNPHasChain, SDNPMayStore]>;
 175
 176 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 177 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 178                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 179 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 180                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 181
 182 // Instructions to support atomic operations
 183 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 184                           [SDNPHasChain, SDNPMayLoad]>;
 185 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 186                           [SDNPHasChain, SDNPMayStore]>;
 187
 188 // Instructions to support medium and large code model
 189 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 190 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 191 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 192
 193
 194 // Instructions to support dynamic alloca.
 195 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 196 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 197
 198 //===----------------------------------------------------------------------===//
 199 // PowerPC specific transformation functions and pattern fragments.
 200 //
 201
 202 def SHL32 : SDNodeXForm<imm, [{
 203   // Transformation function: 31 - imm
 204   return getI32Imm(31 - N->getZExtValue());
 205 }]>;
 206
 207 def SRL32 : SDNodeXForm<imm, [{
 208   // Transformation function: 32 - imm
 209   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 210 }]>;
 211
 212 def LO16 : SDNodeXForm<imm, [{
 213   // Transformation function: get the low 16 bits.
 214   return getI32Imm((unsigned short)N->getZExtValue());
 215 }]>;
 216
 217 def HI16 : SDNodeXForm<imm, [{
 218   // Transformation function: shift the immediate value down into the low bits.
 219   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 220 }]>;
 221
 222 def HA16 : SDNodeXForm<imm, [{
 223   // Transformation function: shift the immediate value down into the low bits.
 224   signed int Val = N->getZExtValue();
 225   return getI32Imm((Val - (signed short)Val) >> 16);
 226 }]>;
 227 def MB : SDNodeXForm<imm, [{
 228   // Transformation function: get the start bit of a mask
 229   unsigned mb = 0, me;
 230   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 231   return getI32Imm(mb);
 232 }]>;
 233
 234 def ME : SDNodeXForm<imm, [{
 235   // Transformation function: get the end bit of a mask
 236   unsigned mb, me = 0;
 237   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 238   return getI32Imm(me);
 239 }]>;
 240 def maskimm32 : PatLeaf<(imm), [{
 241   // maskImm predicate - True if immediate is a run of ones.
 242   unsigned mb, me;
 243   if (N->getValueType(0) == MVT::i32)
 244     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 245   else
 246     return false;
 247 }]>;
 248
 249 def immSExt16  : PatLeaf<(imm), [{
 250   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 251   // field.  Used by instructions like 'addi'.
 252   if (N->getValueType(0) == MVT::i32)
 253     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 254   else
 255     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 256 }]>;
 257 def immZExt16  : PatLeaf<(imm), [{
 258   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 259   // field.  Used by instructions like 'ori'.
 260   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 261 }], LO16>;
 262
 263 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 264 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 265 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 266 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 267 // clear).
 268 def imm16ShiftedZExt : PatLeaf<(imm), [{
 269   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 270   // immediate are set.  Used by instructions like 'xoris'.
 271   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 272 }], HI16>;
 273
 274 def imm16ShiftedSExt : PatLeaf<(imm), [{
 275   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'addis'.  Identical to
 277   // imm16ShiftedZExt in 32-bit mode.
 278   if (N->getZExtValue() & 0xFFFF) return false;
 279   if (N->getValueType(0) == MVT::i32)
 280     return true;
 281   // For 64-bit, make sure it is sext right.
 282   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 283 }], HI16>;
 284
 285 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 286 // restricted memrix (offset/4) constants are alignment sensitive. If these
 287 // offsets are hidden behind TOC entries than the values of the lower-order
 288 // bits cannot be checked directly. As a result, we need to also incorporate
 289 // an alignment check into the relevant patterns.
 290
 291 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 292   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 293 }]>;
 294 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 295                             (store node:$val, node:$ptr), [{
 296   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 297 }]>;
 298 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 299   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 300 }]>;
 301 def aligned4pre_store : PatFrag<
 302                           (ops node:$val, node:$base, node:$offset),
 303                           (pre_store node:$val, node:$base, node:$offset), [{
 304   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 305 }]>;
 306
 307 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 308   return cast<LoadSDNode>(N)->getAlignment() < 4;
 309 }]>;
 310 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 311                               (store node:$val, node:$ptr), [{
 312   return cast<StoreSDNode>(N)->getAlignment() < 4;
 313 }]>;
 314 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 315   return cast<LoadSDNode>(N)->getAlignment() < 4;
 316 }]>;
 317
 318 //===----------------------------------------------------------------------===//
 319 // PowerPC Flag Definitions.
 320
 321 class isPPC64 { bit PPC64 = 1; }
 322 class isDOT   {
 323   list<Register> Defs = [CR0];
 324   bit RC  = 1;
 325 }
 326
 327 class RegConstraint<string C> {
 328   string Constraints = C;
 329 }
 330 class NoEncode<string E> {
 331   string DisableEncoding = E;
 332 }
 333
 334
 335 //===----------------------------------------------------------------------===//
 336 // PowerPC Operand Definitions.
 337
 338 def s5imm   : Operand<i32> {
 339   let PrintMethod = "printS5ImmOperand";
 340 }
 341 def u5imm   : Operand<i32> {
 342   let PrintMethod = "printU5ImmOperand";
 343 }
 344 def u6imm   : Operand<i32> {
 345   let PrintMethod = "printU6ImmOperand";
 346 }
 347 def s16imm  : Operand<i32> {
 348   let PrintMethod = "printS16ImmOperand";
 349 }
 350 def u16imm  : Operand<i32> {
 351   let PrintMethod = "printU16ImmOperand";
 352 }
 353 def directbrtarget : Operand<OtherVT> {
 354   let PrintMethod = "printBranchOperand";
 355   let EncoderMethod = "getDirectBrEncoding";
 356 }
 357 def condbrtarget : Operand<OtherVT> {
 358   let PrintMethod = "printBranchOperand";
 359   let EncoderMethod = "getCondBrEncoding";
 360 }
 361 def calltarget : Operand<iPTR> {
 362   let EncoderMethod = "getDirectBrEncoding";
 363 }
 364 def aaddr : Operand<iPTR> {
 365   let PrintMethod = "printAbsAddrOperand";
 366 }
 367 def symbolHi: Operand<i32> {
 368   let PrintMethod = "printSymbolHi";
 369   let EncoderMethod = "getHA16Encoding";
 370 }
 371 def symbolLo: Operand<i32> {
 372   let PrintMethod = "printSymbolLo";
 373   let EncoderMethod = "getLO16Encoding";
 374 }
 375 def crbitm: Operand<i8> {
 376   let PrintMethod = "printcrbitm";
 377   let EncoderMethod = "get_crbitm_encoding";
 378 }
 379 // Address operands
 380 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 381 def ptr_rc_nor0 : PointerLikeRegClass<1>;
 382
 383 def dispRI : Operand<iPTR>;
 384 def dispRIX : Operand<iPTR>;
 385
 386 def memri : Operand<iPTR> {
 387   let PrintMethod = "printMemRegImm";
 388   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 389   let EncoderMethod = "getMemRIEncoding";
 390 }
 391 def memrr : Operand<iPTR> {
 392   let PrintMethod = "printMemRegReg";
 393   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc:$offreg);
 394 }
 395 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 396   let PrintMethod = "printMemRegImmShifted";
 397   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 398   let EncoderMethod = "getMemRIXEncoding";
 399 }
 400
 401 // A single-register address. This is used with the SjLj
 402 // pseudo-instructions.
 403 def memr : Operand<iPTR> {
 404   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 405 }
 406
 407 // PowerPC Predicate operand.
 408 def pred : Operand<OtherVT> {
 409   let PrintMethod = "printPredicateOperand";
 410   let MIOperandInfo = (ops i32imm:$bibo, CRRC:$reg);
 411 }
 412
 413 // Define PowerPC specific addressing mode.
 414 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 415 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 416 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 417 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 418
 419 // The address in a single register. This is used with the SjLj
 420 // pseudo-instructions.
 421 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 422
 423 /// This is just the offset part of iaddr, used for preinc.
 424 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 425
 426 //===----------------------------------------------------------------------===//
 427 // PowerPC Instruction Predicate Definitions.
 428 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 429 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 430 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 431
 432 //===----------------------------------------------------------------------===//
 433 // PowerPC Instruction Definitions.
 434
 435 // Pseudo-instructions:
 436
 437 let hasCtrlDep = 1 in {
 438 let Defs = [R1], Uses = [R1] in {
 439 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 440                               [(callseq_start timm:$amt)]>;
 441 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 442                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 443 }
 444
 445 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 446                               "UPDATE_VRSAVE $rD, $rS", []>;
 447 }
 448
 449 let Defs = [R1], Uses = [R1] in
 450 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "#DYNALLOC",
 451                        [(set i32:$result,
 452                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 453
 454 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 455 // instruction selection into a branch sequence.
 456 let usesCustomInserter = 1,    // Expanded after instruction selection.
 457     PPC970_Single = 1 in {
 458   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 459   // because either operand might become the first operand in an isel, and
 460   // that operand cannot be r0.
 461   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond,
 462                               GPRC_NOR0:$T, GPRC_NOR0:$F,
 463                               i32imm:$BROPC), "#SELECT_CC_I4",
 464                               []>;
 465   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond,
 466                               G8RC_NOX0:$T, G8RC_NOX0:$F,
 467                               i32imm:$BROPC), "#SELECT_CC_I8",
 468                               []>;
 469   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 470                               i32imm:$BROPC), "#SELECT_CC_F4",
 471                               []>;
 472   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 473                               i32imm:$BROPC), "#SELECT_CC_F8",
 474                               []>;
 475   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 476                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 477                               []>;
 478 }
 479
 480 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 481 // scavenge a register for it.
 482 let mayStore = 1 in
 483 def SPILL_CR : Pseudo<(outs), (ins CRRC:$cond, memri:$F),
 484                      "#SPILL_CR", []>;
 485
 486 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 487 // spilled), so we'll need to scavenge a register for it.
 488 let mayLoad = 1 in
 489 def RESTORE_CR : Pseudo<(outs CRRC:$cond), (ins memri:$F),
 490                      "#RESTORE_CR", []>;
 491
 492 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 493   let isReturn = 1, Uses = [LR, RM] in
 494     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 495                            [(retflag)]>;
 496   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 497     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 498 }
 499
 500 let Defs = [LR] in
 501   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 502                    PPC970_Unit_BRU;
 503
 504 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 505   let isBarrier = 1 in {
 506   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 507                   "b $dst", BrB,
 508                   [(br bb:$dst)]>;
 509   }
 510
 511   // BCC represents an arbitrary conditional branch on a predicate.
 512   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 513   // a two-value operand where a dag node expects two operands. :(
 514   let isCodeGenOnly = 1 in {
 515     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 516                     "b${cond:cc} ${cond:reg}, $dst"
 517                     /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 518     let isReturn = 1, Uses = [LR, RM] in
 519     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 520                            "b${cond:cc}lr ${cond:reg}", BrB, []>;
 521
 522     let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 523       def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 524                              "bdzlr", BrB, []>;
 525       def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 526                              "bdnzlr", BrB, []>;
 527     }
 528   }
 529
 530   let Defs = [CTR], Uses = [CTR] in {
 531     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 532                        "bdz $dst">;
 533     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 534                        "bdnz $dst">;
 535   }
 536 }
 537
 538 // The unconditional BCL used by the SjLj setjmp code.
 539 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 540   let Defs = [LR], Uses = [RM] in {
 541     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 542                             "bcl 20, 31, $dst">;
 543   }
 544 }
 545
 546 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 547   // Convenient aliases for call instructions
 548   let Uses = [RM] in {
 549     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 550                     "bl $func", BrB, []>;  // See Pat patterns below.
 551     def BLA : IForm<18, 1, 1, (outs), (ins aaddr:$func),
 552                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 553   }
 554   let Uses = [CTR, RM] in {
 555     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 556                              "bctrl", BrB, [(PPCbctrl)]>,
 557                 Requires<[In32BitMode]>;
 558   }
 559 }
 560
 561 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 562 def TCRETURNdi :Pseudo< (outs),
 563                         (ins calltarget:$dst, i32imm:$offset),
 564                  "#TC_RETURNd $dst $offset",
 565                  []>;
 566
 567
 568 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 569 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset),
 570                  "#TC_RETURNa $func $offset",
 571                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 572
 573 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 574 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
 575                  "#TC_RETURNr $dst $offset",
 576                  []>;
 577
 578
 579 let isCodeGenOnly = 1 in {
 580
 581 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 582     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 583 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 584      Requires<[In32BitMode]>;
 585
 586
 587
 588 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 589     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 590 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 591                   "b $dst", BrB,
 592                   []>;
 593
 594 }
 595
 596 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 597     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 598 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 599                   "ba $dst", BrB,
 600                   []>;
 601
 602 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
 603   def EH_SjLj_SetJmp32  : Pseudo<(outs GPRC:$dst), (ins memr:$buf),
 604                             "#EH_SJLJ_SETJMP32",
 605                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
 606                           Requires<[In32BitMode]>;
 607   let isTerminator = 1 in
 608   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
 609                             "#EH_SJLJ_LONGJMP32",
 610                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
 611                           Requires<[In32BitMode]>;
 612 }
 613
 614 let isBranch = 1, isTerminator = 1 in {
 615   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
 616                         "#EH_SjLj_Setup\t$dst", []>;
 617 }
 618
 619 // DCB* instructions.
 620 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 621                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 622                       PPC970_DGroup_Single;
 623 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 624                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 625                       PPC970_DGroup_Single;
 626 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 627                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 628                       PPC970_DGroup_Single;
 629 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 630                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 631                       PPC970_DGroup_Single;
 632 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 633                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 634                       PPC970_DGroup_Single;
 635 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 636                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 637                       PPC970_DGroup_Single;
 638 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 639                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 640                       PPC970_DGroup_Single;
 641 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 642                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 643                       PPC970_DGroup_Single;
 644
 645 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
 646           (DCBT xoaddr:$dst)>;
 647
 648 // Atomic operations
 649 let usesCustomInserter = 1 in {
 650   let Defs = [CR0] in {
 651     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 652       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I8",
 653       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
 654     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 655       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I8",
 656       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
 657     def ATOMIC_LOAD_AND_I8 : Pseudo<
 658       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I8",
 659       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
 660     def ATOMIC_LOAD_OR_I8 : Pseudo<
 661       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I8",
 662       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
 663     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 664       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "ATOMIC_LOAD_XOR_I8",
 665       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
 666     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 667       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I8",
 668       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
 669     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 670       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I16",
 671       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
 672     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 673       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I16",
 674       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
 675     def ATOMIC_LOAD_AND_I16 : Pseudo<
 676       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I16",
 677       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
 678     def ATOMIC_LOAD_OR_I16 : Pseudo<
 679       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I16",
 680       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
 681     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 682       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I16",
 683       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
 684     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 685       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I16",
 686       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
 687     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 688       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I32",
 689       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
 690     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 691       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I32",
 692       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
 693     def ATOMIC_LOAD_AND_I32 : Pseudo<
 694       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I32",
 695       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
 696     def ATOMIC_LOAD_OR_I32 : Pseudo<
 697       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I32",
 698       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
 699     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 700       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I32",
 701       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
 702     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 703       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I32",
 704       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
 705
 706     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 707       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I8",
 708       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
 709     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 710       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
 711       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
 712     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 713       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
 714       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
 715
 716     def ATOMIC_SWAP_I8 : Pseudo<
 717       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_i8",
 718       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
 719     def ATOMIC_SWAP_I16 : Pseudo<
 720       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I16",
 721       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
 722     def ATOMIC_SWAP_I32 : Pseudo<
 723       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I32",
 724       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
 725   }
 726 }
 727
 728 // Instructions to support atomic operations
 729 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 730                    "lwarx $rD, $src", LdStLWARX,
 731                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
 732
 733 let Defs = [CR0] in
 734 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 735                    "stwcx. $rS, $dst", LdStSTWCX,
 736                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
 737                    isDOT;
 738
 739 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 740 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
 741
 742 //===----------------------------------------------------------------------===//
 743 // PPC32 Load Instructions.
 744 //
 745
 746 // Unindexed (r+i) Loads.
 747 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 748 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 749                   "lbz $rD, $src", LdStLoad,
 750                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
 751 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 752                   "lha $rD, $src", LdStLHA,
 753                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
 754                   PPC970_DGroup_Cracked;
 755 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 756                   "lhz $rD, $src", LdStLoad,
 757                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
 758 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 759                   "lwz $rD, $src", LdStLoad,
 760                   [(set i32:$rD, (load iaddr:$src))]>;
 761
 762 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 763                   "lfs $rD, $src", LdStLFD,
 764                   [(set f32:$rD, (load iaddr:$src))]>;
 765 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 766                   "lfd $rD, $src", LdStLFD,
 767                   [(set f64:$rD, (load iaddr:$src))]>;
 768
 769
 770 // Unindexed (r+i) Loads with Update (preinc).
 771 let mayLoad = 1, neverHasSideEffects = 1 in {
 772 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 773                    "lbzu $rD, $addr", LdStLoadUpd,
 774                    []>, RegConstraint<"$addr.reg = $ea_result">,
 775                    NoEncode<"$ea_result">;
 776
 777 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 778                    "lhau $rD, $addr", LdStLHAU,
 779                    []>, RegConstraint<"$addr.reg = $ea_result">,
 780                    NoEncode<"$ea_result">;
 781
 782 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 783                    "lhzu $rD, $addr", LdStLoadUpd,
 784                    []>, RegConstraint<"$addr.reg = $ea_result">,
 785                    NoEncode<"$ea_result">;
 786
 787 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 788                    "lwzu $rD, $addr", LdStLoadUpd,
 789                    []>, RegConstraint<"$addr.reg = $ea_result">,
 790                    NoEncode<"$ea_result">;
 791
 792 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 793                   "lfsu $rD, $addr", LdStLFDU,
 794                   []>, RegConstraint<"$addr.reg = $ea_result">,
 795                    NoEncode<"$ea_result">;
 796
 797 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 798                   "lfdu $rD, $addr", LdStLFDU,
 799                   []>, RegConstraint<"$addr.reg = $ea_result">,
 800                    NoEncode<"$ea_result">;
 801
 802
 803 // Indexed (r+r) Loads with Update (preinc).
 804 def LBZUX : XForm_1<31, 119, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 805                    (ins memrr:$addr),
 806                    "lbzux $rD, $addr", LdStLoadUpd,
 807                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 808                    NoEncode<"$ea_result">;
 809
 810 def LHAUX : XForm_1<31, 375, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 811                    (ins memrr:$addr),
 812                    "lhaux $rD, $addr", LdStLHAU,
 813                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 814                    NoEncode<"$ea_result">;
 815
 816 def LHZUX : XForm_1<31, 311, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 817                    (ins memrr:$addr),
 818                    "lhzux $rD, $addr", LdStLoadUpd,
 819                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 820                    NoEncode<"$ea_result">;
 821
 822 def LWZUX : XForm_1<31, 55, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 823                    (ins memrr:$addr),
 824                    "lwzux $rD, $addr", LdStLoadUpd,
 825                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 826                    NoEncode<"$ea_result">;
 827
 828 def LFSUX : XForm_1<31, 567, (outs F4RC:$rD, ptr_rc_nor0:$ea_result),
 829                    (ins memrr:$addr),
 830                    "lfsux $rD, $addr", LdStLFDU,
 831                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 832                    NoEncode<"$ea_result">;
 833
 834 def LFDUX : XForm_1<31, 631, (outs F8RC:$rD, ptr_rc_nor0:$ea_result),
 835                    (ins memrr:$addr),
 836                    "lfdux $rD, $addr", LdStLFDU,
 837                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 838                    NoEncode<"$ea_result">;
 839 }
 840 }
 841
 842 // Indexed (r+r) Loads.
 843 //
 844 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 845 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 846                    "lbzx $rD, $src", LdStLoad,
 847                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
 848 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 849                    "lhax $rD, $src", LdStLHA,
 850                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
 851                    PPC970_DGroup_Cracked;
 852 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 853                    "lhzx $rD, $src", LdStLoad,
 854                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
 855 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 856                    "lwzx $rD, $src", LdStLoad,
 857                    [(set i32:$rD, (load xaddr:$src))]>;
 858
 859
 860 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 861                    "lhbrx $rD, $src", LdStLoad,
 862                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
 863 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 864                    "lwbrx $rD, $src", LdStLoad,
 865                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
 866
 867 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 868                       "lfsx $frD, $src", LdStLFD,
 869                       [(set f32:$frD, (load xaddr:$src))]>;
 870 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 871                       "lfdx $frD, $src", LdStLFD,
 872                       [(set f64:$frD, (load xaddr:$src))]>;
 873
 874 def LFIWAX : XForm_25<31, 855, (outs F8RC:$frD), (ins memrr:$src),
 875                       "lfiwax $frD, $src", LdStLFD,
 876                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
 877 def LFIWZX : XForm_25<31, 887, (outs F8RC:$frD), (ins memrr:$src),
 878                       "lfiwzx $frD, $src", LdStLFD,
 879                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
 880 }
 881
 882 //===----------------------------------------------------------------------===//
 883 // PPC32 Store Instructions.
 884 //
 885
 886 // Unindexed (r+i) Stores.
 887 let PPC970_Unit = 2 in {
 888 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 889                    "stb $rS, $src", LdStStore,
 890                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
 891 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 892                    "sth $rS, $src", LdStStore,
 893                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
 894 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 895                    "stw $rS, $src", LdStStore,
 896                    [(store i32:$rS, iaddr:$src)]>;
 897 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 898                    "stfs $rS, $dst", LdStSTFD,
 899                    [(store f32:$rS, iaddr:$dst)]>;
 900 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 901                    "stfd $rS, $dst", LdStSTFD,
 902                    [(store f64:$rS, iaddr:$dst)]>;
 903 }
 904
 905 // Unindexed (r+i) Stores with Update (preinc).
 906 let PPC970_Unit = 2, mayStore = 1 in {
 907 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 908                     "stbu $rS, $dst", LdStStoreUpd, []>,
 909                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 910 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 911                     "sthu $rS, $dst", LdStStoreUpd, []>,
 912                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 913 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 914                     "stwu $rS, $dst", LdStStoreUpd, []>,
 915                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 916 def STFSU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memri:$dst),
 917                     "stfsu $rS, $dst", LdStSTFDU, []>,
 918                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 919 def STFDU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memri:$dst),
 920                     "stfdu $rS, $dst", LdStSTFDU, []>,
 921                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 922 }
 923
 924 // Patterns to match the pre-inc stores.  We can't put the patterns on
 925 // the instruction definitions directly as ISel wants the address base
 926 // and offset to be separate operands, not a single complex operand.
 927 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 928           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
 929 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 930           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
 931 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 932           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
 933 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 934           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
 935 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 936           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
 937
 938 // Indexed (r+r) Stores.
 939 let PPC970_Unit = 2 in {
 940 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 941                    "stbx $rS, $dst", LdStStore,
 942                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
 943                    PPC970_DGroup_Cracked;
 944 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 945                    "sthx $rS, $dst", LdStStore,
 946                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
 947                    PPC970_DGroup_Cracked;
 948 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 949                    "stwx $rS, $dst", LdStStore,
 950                    [(store i32:$rS, xaddr:$dst)]>,
 951                    PPC970_DGroup_Cracked;
 952
 953 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 954                    "sthbrx $rS, $dst", LdStStore,
 955                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
 956                    PPC970_DGroup_Cracked;
 957 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 958                    "stwbrx $rS, $dst", LdStStore,
 959                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
 960                    PPC970_DGroup_Cracked;
 961
 962 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 963                      "stfiwx $frS, $dst", LdStSTFD,
 964                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
 965
 966 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 967                      "stfsx $frS, $dst", LdStSTFD,
 968                      [(store f32:$frS, xaddr:$dst)]>;
 969 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 970                      "stfdx $frS, $dst", LdStSTFD,
 971                      [(store f64:$frS, xaddr:$dst)]>;
 972 }
 973
 974 // Indexed (r+r) Stores with Update (preinc).
 975 let PPC970_Unit = 2, mayStore = 1 in {
 976 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 977                     "stbux $rS, $dst", LdStStoreUpd, []>,
 978                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 979                     PPC970_DGroup_Cracked;
 980 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 981                     "sthux $rS, $dst", LdStStoreUpd, []>,
 982                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 983                     PPC970_DGroup_Cracked;
 984 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 985                     "stwux $rS, $dst", LdStStoreUpd, []>,
 986                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 987                     PPC970_DGroup_Cracked;
 988 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memrr:$dst),
 989                     "stfsux $rS, $dst", LdStSTFDU, []>,
 990                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 991                     PPC970_DGroup_Cracked;
 992 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memrr:$dst),
 993                     "stfdux $rS, $dst", LdStSTFDU, []>,
 994                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 995                     PPC970_DGroup_Cracked;
 996 }
 997
 998 // Patterns to match the pre-inc stores.  We can't put the patterns on
 999 // the instruction definitions directly as ISel wants the address base
1000 // and offset to be separate operands, not a single complex operand.
1001 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1002           (STBUX $rS, $ptrreg, $ptroff)>;
1003 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1004           (STHUX $rS, $ptrreg, $ptroff)>;
1005 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1006           (STWUX $rS, $ptrreg, $ptroff)>;
1007 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1008           (STFSUX $rS, $ptrreg, $ptroff)>;
1009 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1010           (STFDUX $rS, $ptrreg, $ptroff)>;
1011
1012 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
1013                         "sync", LdStSync,
1014                         [(int_ppc_sync)]>;
1015
1016 //===----------------------------------------------------------------------===//
1017 // PPC32 Arithmetic Instructions.
1018 //
1019
1020 let PPC970_Unit = 1 in {  // FXU Operations.
1021 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$imm),
1022                      "addi $rD, $rA, $imm", IntSimple,
1023                      [(set i32:$rD, (add i32:$rA, immSExt16:$imm))]>;
1024 let Defs = [CARRY] in {
1025 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1026                      "addic $rD, $rA, $imm", IntGeneral,
1027                      [(set i32:$rD, (addc i32:$rA, immSExt16:$imm))]>,
1028                      PPC970_DGroup_Cracked;
1029 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1030                      "addic. $rD, $rA, $imm", IntGeneral,
1031                      []>;
1032 }
1033 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolHi:$imm),
1034                      "addis $rD, $rA, $imm", IntSimple,
1035                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1036 let isCodeGenOnly = 1 in
1037 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$sym),
1038                      "la $rD, $sym($rA)", IntGeneral,
1039                      [(set i32:$rD, (add i32:$rA,
1040                                           (PPClo tglobaladdr:$sym, 0)))]>;
1041 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1042                      "mulli $rD, $rA, $imm", IntMulLI,
1043                      [(set i32:$rD, (mul i32:$rA, immSExt16:$imm))]>;
1044 let Defs = [CARRY] in {
1045 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1046                      "subfic $rD, $rA, $imm", IntGeneral,
1047                      [(set i32:$rD, (subc immSExt16:$imm, i32:$rA))]>;
1048 }
1049
1050 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1051   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
1052                        "li $rD, $imm", IntSimple,
1053                        [(set i32:$rD, immSExt16:$imm)]>;
1054   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
1055                        "lis $rD, $imm", IntSimple,
1056                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1057 }
1058 }
1059
1060 let PPC970_Unit = 1 in {  // FXU Operations.
1061 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1062                     "andi. $dst, $src1, $src2", IntGeneral,
1063                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1064                     isDOT;
1065 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1066                     "andis. $dst, $src1, $src2", IntGeneral,
1067                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1068                     isDOT;
1069 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1070                     "ori $dst, $src1, $src2", IntSimple,
1071                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1072 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1073                     "oris $dst, $src1, $src2", IntSimple,
1074                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1075 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1076                     "xori $dst, $src1, $src2", IntSimple,
1077                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1078 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1079                     "xoris $dst, $src1, $src2", IntSimple,
1080                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1081 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1082                          []>;
1083 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
1084                         "cmpwi $crD, $rA, $imm", IntCompare>;
1085 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1086                          "cmplwi $dst, $src1, $src2", IntCompare>;
1087 }
1088
1089
1090 let PPC970_Unit = 1 in {  // FXU Operations.
1091 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1092                    "nand $rA, $rS, $rB", IntSimple,
1093                    [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1094 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1095                    "and $rA, $rS, $rB", IntSimple,
1096                    [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1097 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1098                    "andc $rA, $rS, $rB", IntSimple,
1099                    [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1100 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1101                    "or $rA, $rS, $rB", IntSimple,
1102                    [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1103 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1104                    "nor $rA, $rS, $rB", IntSimple,
1105                    [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1106 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1107                    "orc $rA, $rS, $rB", IntSimple,
1108                    [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1109 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1110                    "eqv $rA, $rS, $rB", IntSimple,
1111                    [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1112 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1113                    "xor $rA, $rS, $rB", IntSimple,
1114                    [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1115 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1116                    "slw $rA, $rS, $rB", IntGeneral,
1117                    [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1118 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1119                    "srw $rA, $rS, $rB", IntGeneral,
1120                    [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1121 let Defs = [CARRY] in {
1122 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1123                    "sraw $rA, $rS, $rB", IntShift,
1124                    [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1125 }
1126 }
1127
1128 let PPC970_Unit = 1 in {  // FXU Operations.
1129 let Defs = [CARRY] in {
1130 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
1131                      "srawi $rA, $rS, $SH", IntShift,
1132                      [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1133 }
1134 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
1135                       "cntlzw $rA, $rS", IntGeneral,
1136                       [(set i32:$rA, (ctlz i32:$rS))]>;
1137 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
1138                       "extsb $rA, $rS", IntSimple,
1139                       [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1140 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
1141                       "extsh $rA, $rS", IntSimple,
1142                       [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1143
1144 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1145                           "cmpw $crD, $rA, $rB", IntCompare>;
1146 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1147                           "cmplw $crD, $rA, $rB", IntCompare>;
1148 }
1149 let PPC970_Unit = 3 in {  // FPU Operations.
1150 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1151 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1152 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
1153                       "fcmpu $crD, $fA, $fB", FPCompare>;
1154 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
1155                       "fcmpu $crD, $fA, $fB", FPCompare>;
1156
1157 let Uses = [RM] in {
1158   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
1159                         "fctiwz $frD, $frB", FPGeneral,
1160                         [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1161
1162   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
1163                         "frsp $frD, $frB", FPGeneral,
1164                         [(set f32:$frD, (fround f64:$frB))]>;
1165
1166   // The frin -> nearbyint mapping is valid only in fast-math mode.
1167   def FRIND  : XForm_26<63, 392, (outs F8RC:$frD), (ins F8RC:$frB),
1168                         "frin $frD, $frB", FPGeneral,
1169                         [(set f64:$frD, (fnearbyint f64:$frB))]>;
1170   def FRINS  : XForm_26<63, 392, (outs F4RC:$frD), (ins F4RC:$frB),
1171                         "frin $frD, $frB", FPGeneral,
1172                         [(set f32:$frD, (fnearbyint f32:$frB))]>;
1173
1174   // These pseudos expand to rint but also set FE_INEXACT when the result does
1175   // not equal the argument.
1176   let usesCustomInserter = 1, Defs = [RM] in { // FIXME: Model FPSCR!
1177     def FRINDrint : Pseudo<(outs F8RC:$frD), (ins F8RC:$frB),
1178                             "#FRINDrint", [(set f64:$frD, (frint f64:$frB))]>;
1179     def FRINSrint : Pseudo<(outs F4RC:$frD), (ins F4RC:$frB),
1180                             "#FRINSrint", [(set f32:$frD, (frint f32:$frB))]>;
1181   }
1182
1183   def FRIPD  : XForm_26<63, 456, (outs F8RC:$frD), (ins F8RC:$frB),
1184                         "frip $frD, $frB", FPGeneral,
1185                         [(set f64:$frD, (fceil f64:$frB))]>;
1186   def FRIPS  : XForm_26<63, 456, (outs F4RC:$frD), (ins F4RC:$frB),
1187                         "frip $frD, $frB", FPGeneral,
1188                         [(set f32:$frD, (fceil f32:$frB))]>;
1189   def FRIZD  : XForm_26<63, 424, (outs F8RC:$frD), (ins F8RC:$frB),
1190                         "friz $frD, $frB", FPGeneral,
1191                         [(set f64:$frD, (ftrunc f64:$frB))]>;
1192   def FRIZS  : XForm_26<63, 424, (outs F4RC:$frD), (ins F4RC:$frB),
1193                         "friz $frD, $frB", FPGeneral,
1194                         [(set f32:$frD, (ftrunc f32:$frB))]>;
1195   def FRIMD  : XForm_26<63, 488, (outs F8RC:$frD), (ins F8RC:$frB),
1196                         "frim $frD, $frB", FPGeneral,
1197                         [(set f64:$frD, (ffloor f64:$frB))]>;
1198   def FRIMS  : XForm_26<63, 488, (outs F4RC:$frD), (ins F4RC:$frB),
1199                         "frim $frD, $frB", FPGeneral,
1200                         [(set f32:$frD, (ffloor f32:$frB))]>;
1201
1202   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
1203                         "fsqrt $frD, $frB", FPSqrt,
1204                         [(set f64:$frD, (fsqrt f64:$frB))]>;
1205   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
1206                         "fsqrts $frD, $frB", FPSqrt,
1207                         [(set f32:$frD, (fsqrt f32:$frB))]>;
1208   }
1209 }
1210
1211 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1212 /// often coalesced away and we don't want the dispatch group builder to think
1213 /// that they will fill slots (which could cause the load of a LSU reject to
1214 /// sneak into a d-group with a store).
1215 let neverHasSideEffects = 1 in
1216 def FMR   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1217                      "fmr $frD, $frB", FPGeneral,
1218                      []>,  // (set f32:$frD, f32:$frB)
1219                      PPC970_Unit_Pseudo;
1220
1221 let PPC970_Unit = 3 in {  // FPU Operations.
1222 // These are artificially split into two different forms, for 4/8 byte FP.
1223 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1224                       "fabs $frD, $frB", FPGeneral,
1225                       [(set f32:$frD, (fabs f32:$frB))]>;
1226 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1227                       "fabs $frD, $frB", FPGeneral,
1228                       [(set f64:$frD, (fabs f64:$frB))]>;
1229 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1230                       "fnabs $frD, $frB", FPGeneral,
1231                       [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1232 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1233                       "fnabs $frD, $frB", FPGeneral,
1234                       [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1235 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1236                       "fneg $frD, $frB", FPGeneral,
1237                       [(set f32:$frD, (fneg f32:$frB))]>;
1238 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1239                       "fneg $frD, $frB", FPGeneral,
1240                       [(set f64:$frD, (fneg f64:$frB))]>;
1241
1242 // Reciprocal estimates.
1243 def FRE      : XForm_26<63, 24, (outs F8RC:$frD), (ins F8RC:$frB),
1244                         "fre $frD, $frB", FPGeneral,
1245                         [(set f64:$frD, (PPCfre f64:$frB))]>;
1246 def FRES     : XForm_26<59, 24, (outs F4RC:$frD), (ins F4RC:$frB),
1247                         "fres $frD, $frB", FPGeneral,
1248                         [(set f32:$frD, (PPCfre f32:$frB))]>;
1249 def FRSQRTE  : XForm_26<63, 26, (outs F8RC:$frD), (ins F8RC:$frB),
1250                         "frsqrte $frD, $frB", FPGeneral,
1251                         [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1252 def FRSQRTES : XForm_26<59, 26, (outs F4RC:$frD), (ins F4RC:$frB),
1253                         "frsqrtes $frD, $frB", FPGeneral,
1254                         [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1255 }
1256
1257 // XL-Form instructions.  condition register logical ops.
1258 //
1259 let neverHasSideEffects = 1 in
1260 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1261                       "mcrf $BF, $BFA", BrMCR>,
1262              PPC970_DGroup_First, PPC970_Unit_CRU;
1263
1264 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1265                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1266                       "creqv $CRD, $CRA, $CRB", BrCR,
1267                       []>;
1268
1269 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1270                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1271                       "cror $CRD, $CRA, $CRB", BrCR,
1272                       []>;
1273
1274 let isCodeGenOnly = 1 in {
1275 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1276               "creqv $dst, $dst, $dst", BrCR,
1277               []>;
1278
1279 def CRUNSET: XLForm_1_ext<19, 193, (outs CRBITRC:$dst), (ins),
1280               "crxor $dst, $dst, $dst", BrCR,
1281               []>;
1282
1283 let Defs = [CR1EQ], CRD = 6 in {
1284 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1285               "creqv 6, 6, 6", BrCR,
1286               [(PPCcr6set)]>;
1287
1288 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1289               "crxor 6, 6, 6", BrCR,
1290               [(PPCcr6unset)]>;
1291 }
1292 }
1293
1294 // XFX-Form instructions.  Instructions that deal with SPRs.
1295 //
1296 let Uses = [CTR] in {
1297 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1298                           "mfctr $rT", SprMFSPR>,
1299             PPC970_DGroup_First, PPC970_Unit_FXU;
1300 }
1301 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1302 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1303                           "mtctr $rS", SprMTSPR>,
1304             PPC970_DGroup_First, PPC970_Unit_FXU;
1305 }
1306
1307 let Defs = [LR] in {
1308 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1309                           "mtlr $rS", SprMTSPR>,
1310             PPC970_DGroup_First, PPC970_Unit_FXU;
1311 }
1312 let Uses = [LR] in {
1313 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1314                           "mflr $rT", SprMFSPR>,
1315             PPC970_DGroup_First, PPC970_Unit_FXU;
1316 }
1317
1318 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1319 // a GPR on the PPC970.  As such, copies in and out have the same performance
1320 // characteristics as an OR instruction.
1321 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1322                              "mtspr 256, $rS", IntGeneral>,
1323                PPC970_DGroup_Single, PPC970_Unit_FXU;
1324 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1325                              "mfspr $rT, 256", IntGeneral>,
1326                PPC970_DGroup_First, PPC970_Unit_FXU;
1327
1328 let isCodeGenOnly = 1 in {
1329   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1330                                 (outs VRSAVERC:$reg), (ins GPRC:$rS),
1331                                 "mtspr 256, $rS", IntGeneral>,
1332                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1333   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT),
1334                                 (ins VRSAVERC:$reg),
1335                                 "mfspr $rT, 256", IntGeneral>,
1336                   PPC970_DGroup_First, PPC970_Unit_FXU;
1337 }
1338
1339 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1340 // so we'll need to scavenge a register for it.
1341 let mayStore = 1 in
1342 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1343                      "#SPILL_VRSAVE", []>;
1344
1345 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1346 // spilled), so we'll need to scavenge a register for it.
1347 let mayLoad = 1 in
1348 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1349                      "#RESTORE_VRSAVE", []>;
1350
1351 let neverHasSideEffects = 1 in {
1352 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins GPRC:$rS),
1353                       "mtcrf $FXM, $rS", BrMCRX>,
1354             PPC970_MicroCode, PPC970_Unit_CRU;
1355
1356 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1357 // declaring that here gives the local register allocator problems with this:
1358 //  vreg = MCRF  CR0
1359 //  MFCR  <kill of whatever preg got assigned to vreg>
1360 // while not declaring it breaks DeadMachineInstructionElimination.
1361 // As it turns out, in all cases where we currently use this,
1362 // we're only interested in one subregister of it.  Represent this in the
1363 // instruction to keep the register allocator from becoming confused.
1364 //
1365 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1366 let isCodeGenOnly = 1 in
1367 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1368                        "#MFCRpseud", SprMFCR>,
1369             PPC970_MicroCode, PPC970_Unit_CRU;
1370
1371 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1372                        "mfocrf $rT, $FXM", SprMFCR>,
1373             PPC970_DGroup_First, PPC970_Unit_CRU;
1374 } // neverHasSideEffects = 1
1375
1376 // MFCR uses all CR registers, but marking that explicitly causes
1377 // problems because some of them appear to be undefined. Because
1378 // this form is used only in prologue code, just mark it as having
1379 // side effects.
1380 let /* Uses = [CR0, CR1, CR2, CR3, CR4, CR5, CR6] */ hasSideEffects = 1 in
1381 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1382                      "mfcr $rT", SprMFCR>,
1383                      PPC970_MicroCode, PPC970_Unit_CRU;
1384
1385 // Pseudo instruction to perform FADD in round-to-zero mode.
1386 let usesCustomInserter = 1, Uses = [RM] in {
1387   def FADDrtz: Pseudo<(outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB), "",
1388                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1389 }
1390
1391 // The above pseudo gets expanded to make use of the following instructions
1392 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1393 let Uses = [RM], Defs = [RM] in {
1394   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1395                         "mtfsb0 $FM", IntMTFSB0, []>,
1396                PPC970_DGroup_Single, PPC970_Unit_FPU;
1397   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1398                         "mtfsb1 $FM", IntMTFSB0, []>,
1399                PPC970_DGroup_Single, PPC970_Unit_FPU;
1400   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, F8RC:$rT),
1401                        "mtfsf $FM, $rT", IntMTFSB0, []>,
1402                PPC970_DGroup_Single, PPC970_Unit_FPU;
1403 }
1404 let Uses = [RM] in {
1405   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1406                          "mffs $rT", IntMFFS,
1407                          [(set f64:$rT, (PPCmffs))]>,
1408                PPC970_DGroup_Single, PPC970_Unit_FPU;
1409 }
1410
1411
1412 let PPC970_Unit = 1 in {  // FXU Operations.
1413
1414 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1415 //
1416 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1417                      "add $rT, $rA, $rB", IntSimple,
1418                      [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1419 let Defs = [CARRY] in {
1420 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1421                      "addc $rT, $rA, $rB", IntGeneral,
1422                      [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1423                      PPC970_DGroup_Cracked;
1424 }
1425 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1426                      "divw $rT, $rA, $rB", IntDivW,
1427                      [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1428                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1429 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1430                      "divwu $rT, $rA, $rB", IntDivW,
1431                      [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1432                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1433 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1434                      "mulhw $rT, $rA, $rB", IntMulHW,
1435                      [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
1436 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1437                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1438                      [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
1439 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1440                      "mullw $rT, $rA, $rB", IntMulHW,
1441                      [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
1442 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1443                      "subf $rT, $rA, $rB", IntGeneral,
1444                      [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
1445 let Defs = [CARRY] in {
1446 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1447                      "subfc $rT, $rA, $rB", IntGeneral,
1448                      [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
1449                      PPC970_DGroup_Cracked;
1450 }
1451 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1452                       "neg $rT, $rA", IntSimple,
1453                       [(set i32:$rT, (ineg i32:$rA))]>;
1454 let Uses = [CARRY], Defs = [CARRY] in {
1455 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1456                       "adde $rT, $rA, $rB", IntGeneral,
1457                       [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
1458 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1459                       "addme $rT, $rA", IntGeneral,
1460                       [(set i32:$rT, (adde i32:$rA, -1))]>;
1461 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1462                       "addze $rT, $rA", IntGeneral,
1463                       [(set i32:$rT, (adde i32:$rA, 0))]>;
1464 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1465                       "subfe $rT, $rA, $rB", IntGeneral,
1466                       [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
1467 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1468                       "subfme $rT, $rA", IntGeneral,
1469                       [(set i32:$rT, (sube -1, i32:$rA))]>;
1470 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1471                       "subfze $rT, $rA", IntGeneral,
1472                       [(set i32:$rT, (sube 0, i32:$rA))]>;
1473 }
1474 }
1475
1476 // A-Form instructions.  Most of the instructions executed in the FPU are of
1477 // this type.
1478 //
1479 let PPC970_Unit = 3 in {  // FPU Operations.
1480 let Uses = [RM] in {
1481   def FMADD : AForm_1<63, 29,
1482                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1483                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1484                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
1485   def FMADDS : AForm_1<59, 29,
1486                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1487                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1488                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
1489   def FMSUB : AForm_1<63, 28,
1490                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1491                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1492                       [(set f64:$FRT,
1493                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
1494   def FMSUBS : AForm_1<59, 28,
1495                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1496                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1497                       [(set f32:$FRT,
1498                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
1499   def FNMADD : AForm_1<63, 31,
1500                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1501                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1502                       [(set f64:$FRT,
1503                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
1504   def FNMADDS : AForm_1<59, 31,
1505                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1506                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1507                       [(set f32:$FRT,
1508                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
1509   def FNMSUB : AForm_1<63, 30,
1510                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1511                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1512                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
1513                                                  (fneg f64:$FRB))))]>;
1514   def FNMSUBS : AForm_1<59, 30,
1515                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1516                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1517                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
1518                                                  (fneg f32:$FRB))))]>;
1519 }
1520 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1521 // having 4 of these, force the comparison to always be an 8-byte double (code
1522 // should use an FMRSD if the input comparison value really wants to be a float)
1523 // and 4/8 byte forms for the result and operand type..
1524 def FSELD : AForm_1<63, 23,
1525                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1526                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1527                     [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
1528 def FSELS : AForm_1<63, 23,
1529                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1530                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1531                     [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
1532 let Uses = [RM] in {
1533   def FADD  : AForm_2<63, 21,
1534                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1535                       "fadd $FRT, $FRA, $FRB", FPAddSub,
1536                       [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
1537   def FADDS : AForm_2<59, 21,
1538                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1539                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1540                       [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
1541   def FDIV  : AForm_2<63, 18,
1542                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1543                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1544                       [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
1545   def FDIVS : AForm_2<59, 18,
1546                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1547                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1548                       [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
1549   def FMUL  : AForm_3<63, 25,
1550                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC),
1551                       "fmul $FRT, $FRA, $FRC", FPFused,
1552                       [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
1553   def FMULS : AForm_3<59, 25,
1554                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC),
1555                       "fmuls $FRT, $FRA, $FRC", FPGeneral,
1556                       [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
1557   def FSUB  : AForm_2<63, 20,
1558                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1559                       "fsub $FRT, $FRA, $FRB", FPAddSub,
1560                       [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
1561   def FSUBS : AForm_2<59, 20,
1562                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1563                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1564                       [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
1565   }
1566 }
1567
1568 let neverHasSideEffects = 1 in {
1569 let PPC970_Unit = 1 in {  // FXU Operations.
1570   let isSelect = 1 in
1571   def ISEL  : AForm_4<31, 15,
1572                      (outs GPRC:$rT), (ins GPRC_NOR0:$rA, GPRC:$rB, CRBITRC:$cond),
1573                      "isel $rT, $rA, $rB, $cond", IntGeneral,
1574                      []>;
1575 }
1576
1577 let PPC970_Unit = 1 in {  // FXU Operations.
1578 // M-Form instructions.  rotate and mask instructions.
1579 //
1580 let isCommutable = 1 in {
1581 // RLWIMI can be commuted if the rotate amount is zero.
1582 def RLWIMI : MForm_2<20,
1583                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1584                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1585                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1586                       NoEncode<"$rSi">;
1587 }
1588 def RLWINM : MForm_2<21,
1589                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1590                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1591                      []>;
1592 def RLWINMo : MForm_2<21,
1593                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1594                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1595                      []>, isDOT, PPC970_DGroup_Cracked;
1596 def RLWNM  : MForm_2<23,
1597                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1598                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1599                      []>;
1600 }
1601 } // neverHasSideEffects = 1
1602
1603 //===----------------------------------------------------------------------===//
1604 // PowerPC Instruction Patterns
1605 //
1606
1607 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1608 def : Pat<(i32 imm:$imm),
1609           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1610
1611 // Implement the 'not' operation with the NOR instruction.
1612 def NOT : Pat<(not i32:$in),
1613               (NOR $in, $in)>;
1614
1615 // ADD an arbitrary immediate.
1616 def : Pat<(add i32:$in, imm:$imm),
1617           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1618 // OR an arbitrary immediate.
1619 def : Pat<(or i32:$in, imm:$imm),
1620           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1621 // XOR an arbitrary immediate.
1622 def : Pat<(xor i32:$in, imm:$imm),
1623           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1624 // SUBFIC
1625 def : Pat<(sub immSExt16:$imm, i32:$in),
1626           (SUBFIC $in, imm:$imm)>;
1627
1628 // SHL/SRL
1629 def : Pat<(shl i32:$in, (i32 imm:$imm)),
1630           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
1631 def : Pat<(srl i32:$in, (i32 imm:$imm)),
1632           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
1633
1634 // ROTL
1635 def : Pat<(rotl i32:$in, i32:$sh),
1636           (RLWNM $in, $sh, 0, 31)>;
1637 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
1638           (RLWINM $in, imm:$imm, 0, 31)>;
1639
1640 // RLWNM
1641 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
1642           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1643
1644 // Calls
1645 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
1646           (BL tglobaladdr:$dst)>;
1647 def : Pat<(PPCcall (i32 texternalsym:$dst)),
1648           (BL texternalsym:$dst)>;
1649
1650
1651 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1652           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1653
1654 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1655           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1656
1657 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1658           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1659
1660
1661
1662 // Hi and Lo for Darwin Global Addresses.
1663 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1664 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1665 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1666 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1667 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1668 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1669 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1670 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1671 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
1672           (ADDIS $in, tglobaltlsaddr:$g)>;
1673 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
1674           (ADDI $in, tglobaltlsaddr:$g)>;
1675 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
1676           (ADDIS $in, tglobaladdr:$g)>;
1677 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
1678           (ADDIS $in, tconstpool:$g)>;
1679 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
1680           (ADDIS $in, tjumptable:$g)>;
1681 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
1682           (ADDIS $in, tblockaddress:$g)>;
1683
1684 // Standard shifts.  These are represented separately from the real shifts above
1685 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1686 // amounts.
1687 def : Pat<(sra i32:$rS, i32:$rB),
1688           (SRAW $rS, $rB)>;
1689 def : Pat<(srl i32:$rS, i32:$rB),
1690           (SRW $rS, $rB)>;
1691 def : Pat<(shl i32:$rS, i32:$rB),
1692           (SLW $rS, $rB)>;
1693
1694 def : Pat<(zextloadi1 iaddr:$src),
1695           (LBZ iaddr:$src)>;
1696 def : Pat<(zextloadi1 xaddr:$src),
1697           (LBZX xaddr:$src)>;
1698 def : Pat<(extloadi1 iaddr:$src),
1699           (LBZ iaddr:$src)>;
1700 def : Pat<(extloadi1 xaddr:$src),
1701           (LBZX xaddr:$src)>;
1702 def : Pat<(extloadi8 iaddr:$src),
1703           (LBZ iaddr:$src)>;
1704 def : Pat<(extloadi8 xaddr:$src),
1705           (LBZX xaddr:$src)>;
1706 def : Pat<(extloadi16 iaddr:$src),
1707           (LHZ iaddr:$src)>;
1708 def : Pat<(extloadi16 xaddr:$src),
1709           (LHZX xaddr:$src)>;
1710 def : Pat<(f64 (extloadf32 iaddr:$src)),
1711           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1712 def : Pat<(f64 (extloadf32 xaddr:$src)),
1713           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1714
1715 def : Pat<(f64 (fextend f32:$src)),
1716           (COPY_TO_REGCLASS $src, F8RC)>;
1717
1718 // Memory barriers
1719 def : Pat<(membarrier (i32 imm /*ll*/),
1720                       (i32 imm /*ls*/),
1721                       (i32 imm /*sl*/),
1722                       (i32 imm /*ss*/),
1723                       (i32 imm /*device*/)),
1724            (SYNC)>;
1725
1726 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
1727
1728 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
1729 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
1730           (FNMSUB $A, $C, $B)>;
1731 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
1732           (FNMSUB $A, $C, $B)>;
1733 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
1734           (FNMSUBS $A, $C, $B)>;
1735 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
1736           (FNMSUBS $A, $C, $B)>;
1737
1738 include "PPCInstrAltivec.td"
1739 include "PPCInstr64Bit.td"