lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  27 def SDT_PPCRetFlag : SDTypeProfile<0, 0, []>;
  28
  29 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  30   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  31 ]>;
  32
  33 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  34   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  35 ]>;
  36
  37 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  38   SDTCisVT<1, i32>, SDTCisVT<2, OtherVT>
  39 ]>;
  40
  41 //===----------------------------------------------------------------------===//
  42 // PowerPC specific DAG Nodes.
  43 //
  44
  45 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  46 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  47 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  48 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  49
  50 def PPCfsel   : SDNode<"PPCISD::FSEL",
  51    // Type constraint for fsel.
  52    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  53                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  54
  55 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  56 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  57 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  58 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  59
  60 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  61
  62 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  63 // amounts.  These nodes are generated by the multi-precision shift code.
  64 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  65 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  66 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  67
  68 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  69 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore, [SDNPHasChain]>;
  70
  71 // These are target-independent nodes, but have target-specific formats.
  72 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeq,[SDNPHasChain]>;
  73 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeq,[SDNPHasChain]>;
  74
  75 def retflag       : SDNode<"PPCISD::RET_FLAG", SDT_PPCRetFlag,
  76                            [SDNPHasChain, SDNPOptInFlag]>;
  77
  78 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
  79 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
  80
  81 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
  82                            [SDNPHasChain, SDNPOptInFlag]>;
  83
  84 //===----------------------------------------------------------------------===//
  85 // PowerPC specific transformation functions and pattern fragments.
  86 //
  87
  88 def SHL32 : SDNodeXForm<imm, [{
  89   // Transformation function: 31 - imm
  90   return getI32Imm(31 - N->getValue());
  91 }]>;
  92
  93 def SHL64 : SDNodeXForm<imm, [{
  94   // Transformation function: 63 - imm
  95   return getI32Imm(63 - N->getValue());
  96 }]>;
  97
  98 def SRL32 : SDNodeXForm<imm, [{
  99   // Transformation function: 32 - imm
 100   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 101 }]>;
 102
 103 def SRL64 : SDNodeXForm<imm, [{
 104   // Transformation function: 64 - imm
 105   return N->getValue() ? getI32Imm(64 - N->getValue()) : getI32Imm(0);
 106 }]>;
 107
 108 def LO16 : SDNodeXForm<imm, [{
 109   // Transformation function: get the low 16 bits.
 110   return getI32Imm((unsigned short)N->getValue());
 111 }]>;
 112
 113 def HI16 : SDNodeXForm<imm, [{
 114   // Transformation function: shift the immediate value down into the low bits.
 115   return getI32Imm((unsigned)N->getValue() >> 16);
 116 }]>;
 117
 118 def HA16 : SDNodeXForm<imm, [{
 119   // Transformation function: shift the immediate value down into the low bits.
 120   signed int Val = N->getValue();
 121   return getI32Imm((Val - (signed short)Val) >> 16);
 122 }]>;
 123
 124
 125 def immSExt16  : PatLeaf<(imm), [{
 126   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 127   // field.  Used by instructions like 'addi'.
 128   return (int)N->getValue() == (short)N->getValue();
 129 }]>;
 130 def immZExt16  : PatLeaf<(imm), [{
 131   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 132   // field.  Used by instructions like 'ori'.
 133   return (unsigned)N->getValue() == (unsigned short)N->getValue();
 134 }], LO16>;
 135
 136 def imm16Shifted : PatLeaf<(imm), [{
 137   // imm16Shifted predicate - True if only bits in the top 16-bits of the
 138   // immediate are set.  Used by instructions like 'addis'.
 139   return ((unsigned)N->getValue() & 0xFFFF0000U) == (unsigned)N->getValue();
 140 }], HI16>;
 141
 142
 143 //===----------------------------------------------------------------------===//
 144 // PowerPC Flag Definitions.
 145
 146 class isPPC64 { bit PPC64 = 1; }
 147 class isVMX   { bit VMX = 1; }
 148 class isDOT   {
 149   list<Register> Defs = [CR0];
 150   bit RC  = 1;
 151 }
 152
 153
 154
 155 //===----------------------------------------------------------------------===//
 156 // PowerPC Operand Definitions.
 157
 158 def s5imm   : Operand<i32> {
 159   let PrintMethod = "printS5ImmOperand";
 160 }
 161 def u5imm   : Operand<i32> {
 162   let PrintMethod = "printU5ImmOperand";
 163 }
 164 def u6imm   : Operand<i32> {
 165   let PrintMethod = "printU6ImmOperand";
 166 }
 167 def s16imm  : Operand<i32> {
 168   let PrintMethod = "printS16ImmOperand";
 169 }
 170 def u16imm  : Operand<i32> {
 171   let PrintMethod = "printU16ImmOperand";
 172 }
 173 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 174   let PrintMethod = "printS16X4ImmOperand";
 175 }
 176 def target : Operand<OtherVT> {
 177   let PrintMethod = "printBranchOperand";
 178 }
 179 def calltarget : Operand<i32> {
 180   let PrintMethod = "printCallOperand";
 181 }
 182 def aaddr : Operand<i32> {
 183   let PrintMethod = "printAbsAddrOperand";
 184 }
 185 def piclabel: Operand<i32> {
 186   let PrintMethod = "printPICLabel";
 187 }
 188 def symbolHi: Operand<i32> {
 189   let PrintMethod = "printSymbolHi";
 190 }
 191 def symbolLo: Operand<i32> {
 192   let PrintMethod = "printSymbolLo";
 193 }
 194 def crbitm: Operand<i8> {
 195   let PrintMethod = "printcrbitm";
 196 }
 197 // Address operands
 198 def memri : Operand<i32> {
 199   let PrintMethod = "printMemRegImm";
 200   let NumMIOperands = 2;
 201   let MIOperandInfo = (ops i32imm, GPRC);
 202 }
 203 def memrr : Operand<i32> {
 204   let PrintMethod = "printMemRegReg";
 205   let NumMIOperands = 2;
 206   let MIOperandInfo = (ops GPRC, GPRC);
 207 }
 208 def memrix : Operand<i32> {   // memri where the imm is shifted 2 bits.
 209   let PrintMethod = "printMemRegImmShifted";
 210   let NumMIOperands = 2;
 211   let MIOperandInfo = (ops i32imm, GPRC);
 212 }
 213
 214 // Define PowerPC specific addressing mode.
 215 def iaddr  : ComplexPattern<i32, 2, "SelectAddrImm",    []>;
 216 def xaddr  : ComplexPattern<i32, 2, "SelectAddrIdx",    []>;
 217 def xoaddr : ComplexPattern<i32, 2, "SelectAddrIdxOnly",[]>;
 218 def ixaddr : ComplexPattern<i32, 2, "SelectAddrImmShift", []>; // "std"
 219
 220 //===----------------------------------------------------------------------===//
 221 // PowerPC Instruction Predicate Definitions.
 222 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 223
 224 //===----------------------------------------------------------------------===//
 225 // PowerPC Instruction Definitions.
 226
 227 // Pseudo-instructions:
 228
 229 let hasCtrlDep = 1 in {
 230 def ADJCALLSTACKDOWN : Pseudo<(ops u16imm:$amt),
 231                               "; ADJCALLSTACKDOWN",
 232                               [(callseq_start imm:$amt)]>;
 233 def ADJCALLSTACKUP   : Pseudo<(ops u16imm:$amt),
 234                               "; ADJCALLSTACKUP",
 235                               [(callseq_end imm:$amt)]>;
 236
 237 def UPDATE_VRSAVE    : Pseudo<(ops GPRC:$rD, GPRC:$rS),
 238                               "UPDATE_VRSAVE $rD, $rS", []>;
 239 }
 240 def IMPLICIT_DEF_GPR : Pseudo<(ops GPRC:$rD), "; $rD = IMPLICIT_DEF_GPRC",
 241                               [(set GPRC:$rD, (undef))]>;
 242 def IMPLICIT_DEF_F8  : Pseudo<(ops F8RC:$rD), "; $rD = IMPLICIT_DEF_F8",
 243                               [(set F8RC:$rD, (undef))]>;
 244 def IMPLICIT_DEF_F4  : Pseudo<(ops F4RC:$rD), "; $rD = IMPLICIT_DEF_F4",
 245                               [(set F4RC:$rD, (undef))]>;
 246
 247 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 248 // scheduler into a branch sequence.
 249 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 250     PPC970_Single = 1 in {
 251   def SELECT_CC_Int : Pseudo<(ops GPRC:$dst, CRRC:$cond, GPRC:$T, GPRC:$F,
 252                               i32imm:$BROPC), "; SELECT_CC PSEUDO!", []>;
 253   def SELECT_CC_F4  : Pseudo<(ops F4RC:$dst, CRRC:$cond, F4RC:$T, F4RC:$F,
 254                               i32imm:$BROPC), "; SELECT_CC PSEUDO!", []>;
 255   def SELECT_CC_F8  : Pseudo<(ops F8RC:$dst, CRRC:$cond, F8RC:$T, F8RC:$F,
 256                               i32imm:$BROPC), "; SELECT_CC PSEUDO!", []>;
 257   def SELECT_CC_VRRC: Pseudo<(ops VRRC:$dst, CRRC:$cond, VRRC:$T, VRRC:$F,
 258                               i32imm:$BROPC), "; SELECT_CC PSEUDO!", []>;
 259 }
 260
 261 let isTerminator = 1, noResults = 1, PPC970_Unit = 7 in {
 262   let isReturn = 1 in
 263     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (ops), "blr", BrB, [(retflag)]>;
 264   def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (ops), "bctr", BrB, []>;
 265 }
 266
 267 let Defs = [LR] in
 268   def MovePCtoLR : Pseudo<(ops piclabel:$label), "bl $label", []>,
 269                    PPC970_Unit_BRU;
 270
 271 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1,
 272     noResults = 1, PPC970_Unit = 7 in {
 273   def COND_BRANCH : Pseudo<(ops CRRC:$crS, u16imm:$opc, target:$dst),
 274                            "; COND_BRANCH $crS, $opc, $dst",
 275                            [(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]>;
 276   def B   : IForm<18, 0, 0, (ops target:$dst),
 277                   "b $dst", BrB,
 278                   [(br bb:$dst)]>;
 279
 280   // FIXME: 4*CR# needs to be added to the BI field!
 281   // This will only work for CR0 as it stands now
 282   def BLT : BForm<16, 0, 0, 12, 0, (ops CRRC:$crS, target:$block),
 283                   "blt $crS, $block", BrB>;
 284   def BLE : BForm<16, 0, 0, 4,  1, (ops CRRC:$crS, target:$block),
 285                   "ble $crS, $block", BrB>;
 286   def BEQ : BForm<16, 0, 0, 12, 2, (ops CRRC:$crS, target:$block),
 287                   "beq $crS, $block", BrB>;
 288   def BGE : BForm<16, 0, 0, 4,  0, (ops CRRC:$crS, target:$block),
 289                   "bge $crS, $block", BrB>;
 290   def BGT : BForm<16, 0, 0, 12, 1, (ops CRRC:$crS, target:$block),
 291                   "bgt $crS, $block", BrB>;
 292   def BNE : BForm<16, 0, 0, 4,  2, (ops CRRC:$crS, target:$block),
 293                   "bne $crS, $block", BrB>;
 294   def BUN : BForm<16, 0, 0, 12, 3, (ops CRRC:$crS, target:$block),
 295                   "bun $crS, $block", BrB>;
 296   def BNU : BForm<16, 0, 0, 4,  3, (ops CRRC:$crS, target:$block),
 297                   "bnu $crS, $block", BrB>;
 298 }
 299
 300 let isCall = 1, noResults = 1, PPC970_Unit = 7,
 301   // All calls clobber the non-callee saved registers...
 302   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 303           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 304           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 305           LR,CTR,
 306           CR0,CR1,CR5,CR6,CR7] in {
 307   // Convenient aliases for call instructions
 308   def BL  : IForm<18, 0, 1, (ops calltarget:$func, variable_ops),
 309                             "bl $func", BrB, []>;
 310   def BLA : IForm<18, 1, 1, (ops aaddr:$func, variable_ops),
 311                             "bla $func", BrB, []>;
 312   def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (ops variable_ops), "bctrl", BrB,
 313                            []>;
 314 }
 315
 316 // D-Form instructions.  Most instructions that perform an operation on a
 317 // register and an immediate are of this type.
 318 //
 319 let isLoad = 1, PPC970_Unit = 2 in {
 320 def LBZ : DForm_1<34, (ops GPRC:$rD, memri:$src),
 321                   "lbz $rD, $src", LdStGeneral,
 322                   [(set GPRC:$rD, (zextload iaddr:$src, i8))]>;
 323 def LHA : DForm_1<42, (ops GPRC:$rD, memri:$src),
 324                   "lha $rD, $src", LdStLHA,
 325                   [(set GPRC:$rD, (sextload iaddr:$src, i16))]>,
 326                   PPC970_DGroup_Cracked;
 327 def LHZ : DForm_1<40, (ops GPRC:$rD, memri:$src),
 328                   "lhz $rD, $src", LdStGeneral,
 329                   [(set GPRC:$rD, (zextload iaddr:$src, i16))]>;
 330 def LWZ : DForm_1<32, (ops GPRC:$rD, memri:$src),
 331                   "lwz $rD, $src", LdStGeneral,
 332                   [(set GPRC:$rD, (load iaddr:$src))]>;
 333 def LWZU : DForm_1<35, (ops GPRC:$rD, s16imm:$disp, GPRC:$rA),
 334                    "lwzu $rD, $disp($rA)", LdStGeneral,
 335                    []>;
 336 }
 337 let PPC970_Unit = 1 in {  // FXU Operations.
 338 def ADDI   : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 339                      "addi $rD, $rA, $imm", IntGeneral,
 340                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 341 def ADDIC  : DForm_2<12, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 342                      "addic $rD, $rA, $imm", IntGeneral,
 343                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 344                      PPC970_DGroup_Cracked;
 345 def ADDICo : DForm_2<13, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 346                      "addic. $rD, $rA, $imm", IntGeneral,
 347                      []>;
 348 def ADDIS  : DForm_2<15, (ops GPRC:$rD, GPRC:$rA, symbolHi:$imm),
 349                      "addis $rD, $rA, $imm", IntGeneral,
 350                      [(set GPRC:$rD, (add GPRC:$rA, imm16Shifted:$imm))]>;
 351 def LA     : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, symbolLo:$sym),
 352                      "la $rD, $sym($rA)", IntGeneral,
 353                      [(set GPRC:$rD, (add GPRC:$rA,
 354                                           (PPClo tglobaladdr:$sym, 0)))]>;
 355 def MULLI  : DForm_2< 7, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 356                      "mulli $rD, $rA, $imm", IntMulLI,
 357                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 358 def SUBFIC : DForm_2< 8, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 359                      "subfic $rD, $rA, $imm", IntGeneral,
 360                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 361 def LI  : DForm_2_r0<14, (ops GPRC:$rD, symbolLo:$imm),
 362                      "li $rD, $imm", IntGeneral,
 363                      [(set GPRC:$rD, immSExt16:$imm)]>;
 364 def LIS : DForm_2_r0<15, (ops GPRC:$rD, symbolHi:$imm),
 365                      "lis $rD, $imm", IntGeneral,
 366                      [(set GPRC:$rD, imm16Shifted:$imm)]>;
 367 }
 368 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 369 def STB  : DForm_3<38, (ops GPRC:$rS, memri:$src),
 370                    "stb $rS, $src", LdStGeneral,
 371                    [(truncstore GPRC:$rS, iaddr:$src, i8)]>;
 372 def STH  : DForm_3<44, (ops GPRC:$rS, memri:$src),
 373                    "sth $rS, $src", LdStGeneral,
 374                    [(truncstore GPRC:$rS, iaddr:$src, i16)]>;
 375 def STW  : DForm_3<36, (ops GPRC:$rS, memri:$src),
 376                    "stw $rS, $src", LdStGeneral,
 377                    [(store GPRC:$rS, iaddr:$src)]>;
 378 def STWU : DForm_3<37, (ops GPRC:$rS, s16imm:$disp, GPRC:$rA),
 379                    "stwu $rS, $disp($rA)", LdStGeneral,
 380                    []>;
 381 }
 382 let PPC970_Unit = 1 in {  // FXU Operations.
 383 def ANDIo : DForm_4<28, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 384                     "andi. $dst, $src1, $src2", IntGeneral,
 385                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 386                     isDOT;
 387 def ANDISo : DForm_4<29, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 388                     "andis. $dst, $src1, $src2", IntGeneral,
 389                     [(set GPRC:$dst, (and GPRC:$src1, imm16Shifted:$src2))]>,
 390                     isDOT;
 391 def ORI   : DForm_4<24, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 392                     "ori $dst, $src1, $src2", IntGeneral,
 393                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 394 def ORIS  : DForm_4<25, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 395                     "oris $dst, $src1, $src2", IntGeneral,
 396                     [(set GPRC:$dst, (or GPRC:$src1, imm16Shifted:$src2))]>;
 397 def XORI  : DForm_4<26, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 398                     "xori $dst, $src1, $src2", IntGeneral,
 399                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 400 def XORIS : DForm_4<27, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 401                     "xoris $dst, $src1, $src2", IntGeneral,
 402                     [(set GPRC:$dst, (xor GPRC:$src1, imm16Shifted:$src2))]>;
 403 def NOP   : DForm_4_zero<24, (ops), "nop", IntGeneral,
 404                          []>;
 405 def CMPI  : DForm_5<11, (ops CRRC:$crD, i1imm:$L, GPRC:$rA, s16imm:$imm),
 406                     "cmpi $crD, $L, $rA, $imm", IntCompare>;
 407 def CMPWI : DForm_5_ext<11, (ops CRRC:$crD, GPRC:$rA, s16imm:$imm),
 408                         "cmpwi $crD, $rA, $imm", IntCompare>;
 409 def CMPDI : DForm_5_ext<11, (ops CRRC:$crD, GPRC:$rA, s16imm:$imm),
 410                         "cmpdi $crD, $rA, $imm", IntCompare>, isPPC64;
 411 def CMPLI  : DForm_6<10, (ops CRRC:$dst, i1imm:$size, GPRC:$src1, u16imm:$src2),
 412                      "cmpli $dst, $size, $src1, $src2", IntCompare>;
 413 def CMPLWI : DForm_6_ext<10, (ops CRRC:$dst, GPRC:$src1, u16imm:$src2),
 414                          "cmplwi $dst, $src1, $src2", IntCompare>;
 415 def CMPLDI : DForm_6_ext<10, (ops CRRC:$dst, GPRC:$src1, u16imm:$src2),
 416                          "cmpldi $dst, $src1, $src2", IntCompare>, isPPC64;
 417 }
 418 let isLoad = 1, PPC970_Unit = 2 in {
 419 def LFS : DForm_8<48, (ops F4RC:$rD, memri:$src),
 420                   "lfs $rD, $src", LdStLFDU,
 421                   [(set F4RC:$rD, (load iaddr:$src))]>;
 422 def LFD : DForm_8<50, (ops F8RC:$rD, memri:$src),
 423                   "lfd $rD, $src", LdStLFD,
 424                   [(set F8RC:$rD, (load iaddr:$src))]>;
 425 }
 426 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 427 def STFS : DForm_9<52, (ops F4RC:$rS, memri:$dst),
 428                    "stfs $rS, $dst", LdStUX,
 429                    [(store F4RC:$rS, iaddr:$dst)]>;
 430 def STFD : DForm_9<54, (ops F8RC:$rS, memri:$dst),
 431                    "stfd $rS, $dst", LdStUX,
 432                    [(store F8RC:$rS, iaddr:$dst)]>;
 433 }
 434
 435 // DS-Form instructions.  Load/Store instructions available in PPC-64
 436 //
 437 let isLoad = 1, PPC970_Unit = 2 in {
 438 def LWA  : DSForm_1<58, 2, (ops GPRC:$rT, s16immX4:$DS, GPRC:$rA),
 439                     "lwa $rT, $DS($rA)", LdStLWA,
 440                     []>, isPPC64, PPC970_DGroup_Cracked;
 441 def LD   : DSForm_2<58, 0, (ops GPRC:$rT, s16immX4:$DS, GPRC:$rA),
 442                     "ld $rT, $DS($rA)", LdStLD,
 443                     []>, isPPC64;
 444 }
 445 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 446 def STD  : DSForm_2<62, 0, (ops GPRC:$rT, s16immX4:$DS, GPRC:$rA),
 447                     "std $rT, $DS($rA)", LdStSTD,
 448                     []>, isPPC64;
 449
 450 // STD_32/STDX_32 - Just like STD/STDX, but uses a '32-bit' input register.
 451 def STD_32  : DSForm_2<62, 0, (ops GPRC:$rT, memrix:$dst),
 452                        "std $rT, $dst", LdStSTD,
 453                        [(PPCstd_32  GPRC:$rT, ixaddr:$dst)]>, isPPC64;
 454 def STDX_32  : XForm_8<31, 149, (ops GPRC:$rT, memrr:$dst),
 455                        "stdx $rT, $dst", LdStSTD,
 456                        [(PPCstd_32  GPRC:$rT, xaddr:$dst)]>, isPPC64,
 457                        PPC970_DGroup_Cracked;
 458 }
 459
 460 // X-Form instructions.  Most instructions that perform an operation on a
 461 // register and another register are of this type.
 462 //
 463 let isLoad = 1, PPC970_Unit = 2 in {
 464 def LBZX : XForm_1<31,  87, (ops GPRC:$rD, memrr:$src),
 465                    "lbzx $rD, $src", LdStGeneral,
 466                    [(set GPRC:$rD, (zextload xaddr:$src, i8))]>;
 467 def LHAX : XForm_1<31, 343, (ops GPRC:$rD, memrr:$src),
 468                    "lhax $rD, $src", LdStLHA,
 469                    [(set GPRC:$rD, (sextload xaddr:$src, i16))]>,
 470                    PPC970_DGroup_Cracked;
 471 def LHZX : XForm_1<31, 279, (ops GPRC:$rD, memrr:$src),
 472                    "lhzx $rD, $src", LdStGeneral,
 473                    [(set GPRC:$rD, (zextload xaddr:$src, i16))]>;
 474 def LWAX : XForm_1<31, 341, (ops G8RC:$rD, memrr:$src),
 475                    "lwax $rD, $src", LdStLHA,
 476                    [(set G8RC:$rD, (sextload xaddr:$src, i32))]>, isPPC64,
 477                    PPC970_DGroup_Cracked;
 478 def LWZX : XForm_1<31,  23, (ops GPRC:$rD, memrr:$src),
 479                    "lwzx $rD, $src", LdStGeneral,
 480                    [(set GPRC:$rD, (load xaddr:$src))]>;
 481 def LDX  : XForm_1<31,  21, (ops G8RC:$rD, memrr:$src),
 482                    "ldx $rD, $src", LdStLD,
 483                    [(set G8RC:$rD, (load xaddr:$src))]>, isPPC64;
 484 }
 485
 486 let PPC970_Unit = 1 in {  // FXU Operations.
 487 def NAND : XForm_6<31, 476, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 488                    "nand $rA, $rS, $rB", IntGeneral,
 489                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 490 def AND  : XForm_6<31,  28, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 491                    "and $rA, $rS, $rB", IntGeneral,
 492                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 493 def ANDo : XForm_6<31,  28, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 494                    "and. $rA, $rS, $rB", IntGeneral,
 495                    []>, isDOT;
 496 def ANDC : XForm_6<31,  60, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 497                    "andc $rA, $rS, $rB", IntGeneral,
 498                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 499 def OR4  : XForm_6<31, 444, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 500                    "or $rA, $rS, $rB", IntGeneral,
 501                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 502 def OR8  : XForm_6<31, 444, (ops G8RC:$rA, G8RC:$rS, G8RC:$rB),
 503                    "or $rA, $rS, $rB", IntGeneral,
 504                    [(set G8RC:$rA, (or G8RC:$rS, G8RC:$rB))]>;
 505 def OR4To8  : XForm_6<31, 444, (ops G8RC:$rA, GPRC:$rS, GPRC:$rB),
 506                    "or $rA, $rS, $rB", IntGeneral,
 507                    []>;
 508 def OR8To4  : XForm_6<31, 444, (ops GPRC:$rA, G8RC:$rS, G8RC:$rB),
 509                    "or $rA, $rS, $rB", IntGeneral,
 510                    []>;
 511 def NOR  : XForm_6<31, 124, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 512                    "nor $rA, $rS, $rB", IntGeneral,
 513                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 514 def ORo  : XForm_6<31, 444, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 515                    "or. $rA, $rS, $rB", IntGeneral,
 516                    []>, isDOT;
 517 def ORC  : XForm_6<31, 412, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 518                    "orc $rA, $rS, $rB", IntGeneral,
 519                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 520 def EQV  : XForm_6<31, 284, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 521                    "eqv $rA, $rS, $rB", IntGeneral,
 522                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 523 def XOR  : XForm_6<31, 316, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 524                    "xor $rA, $rS, $rB", IntGeneral,
 525                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 526 def SLD  : XForm_6<31,  27, (ops G8RC:$rA, G8RC:$rS, G8RC:$rB),
 527                    "sld $rA, $rS, $rB", IntRotateD,
 528                    [(set G8RC:$rA, (shl G8RC:$rS, G8RC:$rB))]>, isPPC64;
 529 def SLW  : XForm_6<31,  24, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 530                    "slw $rA, $rS, $rB", IntGeneral,
 531                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 532 def SRD  : XForm_6<31, 539, (ops G8RC:$rA, G8RC:$rS, G8RC:$rB),
 533                    "srd $rA, $rS, $rB", IntRotateD,
 534                    [(set G8RC:$rA, (srl G8RC:$rS, G8RC:$rB))]>, isPPC64;
 535 def SRW  : XForm_6<31, 536, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 536                    "srw $rA, $rS, $rB", IntGeneral,
 537                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 538 def SRAD : XForm_6<31, 794, (ops G8RC:$rA, G8RC:$rS, G8RC:$rB),
 539                    "srad $rA, $rS, $rB", IntRotateD,
 540                    [(set G8RC:$rA, (sra G8RC:$rS, G8RC:$rB))]>, isPPC64;
 541 def SRAW : XForm_6<31, 792, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 542                    "sraw $rA, $rS, $rB", IntShift,
 543                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 544 }
 545 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 546 def STBX  : XForm_8<31, 215, (ops GPRC:$rS, memrr:$dst),
 547                    "stbx $rS, $dst", LdStGeneral,
 548                    [(truncstore GPRC:$rS, xaddr:$dst, i8)]>,
 549                    PPC970_DGroup_Cracked;
 550 def STHX  : XForm_8<31, 407, (ops GPRC:$rS, memrr:$dst),
 551                    "sthx $rS, $dst", LdStGeneral,
 552                    [(truncstore GPRC:$rS, xaddr:$dst, i16)]>,
 553                    PPC970_DGroup_Cracked;
 554 def STWX  : XForm_8<31, 151, (ops GPRC:$rS, memrr:$dst),
 555                    "stwx $rS, $dst", LdStGeneral,
 556                    [(store GPRC:$rS, xaddr:$dst)]>,
 557                    PPC970_DGroup_Cracked;
 558 def STWUX : XForm_8<31, 183, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 559                    "stwux $rS, $rA, $rB", LdStGeneral,
 560                    []>;
 561 def STDX  : XForm_8<31, 149, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 562                    "stdx $rS, $rA, $rB", LdStSTD,
 563                    []>, isPPC64, PPC970_DGroup_Cracked;
 564 def STDUX : XForm_8<31, 181, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 565                    "stdux $rS, $rA, $rB", LdStSTD,
 566                    []>, isPPC64;
 567 }
 568 let PPC970_Unit = 1 in {  // FXU Operations.
 569 def SRAWI : XForm_10<31, 824, (ops GPRC:$rA, GPRC:$rS, u5imm:$SH),
 570                      "srawi $rA, $rS, $SH", IntShift,
 571                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 572 def CNTLZW : XForm_11<31,  26, (ops GPRC:$rA, GPRC:$rS),
 573                       "cntlzw $rA, $rS", IntGeneral,
 574                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 575 def EXTSB  : XForm_11<31, 954, (ops GPRC:$rA, GPRC:$rS),
 576                       "extsb $rA, $rS", IntGeneral,
 577                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 578 def EXTSH  : XForm_11<31, 922, (ops GPRC:$rA, GPRC:$rS),
 579                       "extsh $rA, $rS", IntGeneral,
 580                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 581 def EXTSW  : XForm_11<31, 986, (ops G8RC:$rA, G8RC:$rS),
 582                       "extsw $rA, $rS", IntGeneral,
 583                       [(set G8RC:$rA, (sext_inreg G8RC:$rS, i32))]>, isPPC64;
 584 /// EXTSW_32 - Just like EXTSW, but works on '32-bit' registers.
 585 def EXTSW_32 : XForm_11<31, 986, (ops GPRC:$rA, GPRC:$rS),
 586                       "extsw $rA, $rS", IntGeneral,
 587                       [(set GPRC:$rA, (PPCextsw_32 GPRC:$rS))]>, isPPC64;
 588
 589 def CMP    : XForm_16<31, 0, (ops CRRC:$crD, i1imm:$long, GPRC:$rA, GPRC:$rB),
 590                       "cmp $crD, $long, $rA, $rB", IntCompare>;
 591 def CMPL   : XForm_16<31, 32, (ops CRRC:$crD, i1imm:$long, GPRC:$rA, GPRC:$rB),
 592                       "cmpl $crD, $long, $rA, $rB", IntCompare>;
 593 def CMPW   : XForm_16_ext<31, 0, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 594                           "cmpw $crD, $rA, $rB", IntCompare>;
 595 def CMPD   : XForm_16_ext<31, 0, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 596                           "cmpd $crD, $rA, $rB", IntCompare>, isPPC64;
 597 def CMPLW  : XForm_16_ext<31, 32, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 598                           "cmplw $crD, $rA, $rB", IntCompare>;
 599 def CMPLD  : XForm_16_ext<31, 32, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 600                           "cmpld $crD, $rA, $rB", IntCompare>, isPPC64;
 601 }
 602 let PPC970_Unit = 3 in {  // FPU Operations.
 603 //def FCMPO  : XForm_17<63, 32, (ops CRRC:$crD, FPRC:$fA, FPRC:$fB),
 604 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 605 def FCMPUS : XForm_17<63, 0, (ops CRRC:$crD, F4RC:$fA, F4RC:$fB),
 606                       "fcmpu $crD, $fA, $fB", FPCompare>;
 607 def FCMPUD : XForm_17<63, 0, (ops CRRC:$crD, F8RC:$fA, F8RC:$fB),
 608                       "fcmpu $crD, $fA, $fB", FPCompare>;
 609 }
 610 let isLoad = 1, PPC970_Unit = 2 in {
 611 def LFSX   : XForm_25<31, 535, (ops F4RC:$frD, memrr:$src),
 612                       "lfsx $frD, $src", LdStLFDU,
 613                       [(set F4RC:$frD, (load xaddr:$src))]>;
 614 def LFDX   : XForm_25<31, 599, (ops F8RC:$frD, memrr:$src),
 615                       "lfdx $frD, $src", LdStLFDU,
 616                       [(set F8RC:$frD, (load xaddr:$src))]>;
 617 }
 618 let PPC970_Unit = 3 in {  // FPU Operations.
 619 def FCFID  : XForm_26<63, 846, (ops F8RC:$frD, F8RC:$frB),
 620                       "fcfid $frD, $frB", FPGeneral,
 621                       [(set F8RC:$frD, (PPCfcfid F8RC:$frB))]>, isPPC64;
 622 def FCTIDZ : XForm_26<63, 815, (ops F8RC:$frD, F8RC:$frB),
 623                       "fctidz $frD, $frB", FPGeneral,
 624                       [(set F8RC:$frD, (PPCfctidz F8RC:$frB))]>, isPPC64;
 625 def FCTIWZ : XForm_26<63, 15, (ops F8RC:$frD, F8RC:$frB),
 626                       "fctiwz $frD, $frB", FPGeneral,
 627                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 628 def FRSP   : XForm_26<63, 12, (ops F4RC:$frD, F8RC:$frB),
 629                       "frsp $frD, $frB", FPGeneral,
 630                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 631 def FSQRT  : XForm_26<63, 22, (ops F8RC:$frD, F8RC:$frB),
 632                       "fsqrt $frD, $frB", FPSqrt,
 633                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 634 def FSQRTS : XForm_26<59, 22, (ops F4RC:$frD, F4RC:$frB),
 635                       "fsqrts $frD, $frB", FPSqrt,
 636                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 637 }
 638
 639 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 640 ///
 641 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 642 /// often coalesced away and we don't want the dispatch group builder to think
 643 /// that they will fill slots (which could cause the load of a LSU reject to
 644 /// sneak into a d-group with a store).
 645 def FMRS   : XForm_26<63, 72, (ops F4RC:$frD, F4RC:$frB),
 646                       "fmr $frD, $frB", FPGeneral,
 647                       []>,  // (set F4RC:$frD, F4RC:$frB)
 648                       PPC970_Unit_Pseudo;
 649 def FMRD   : XForm_26<63, 72, (ops F8RC:$frD, F8RC:$frB),
 650                       "fmr $frD, $frB", FPGeneral,
 651                       []>,  // (set F8RC:$frD, F8RC:$frB)
 652                       PPC970_Unit_Pseudo;
 653 def FMRSD  : XForm_26<63, 72, (ops F8RC:$frD, F4RC:$frB),
 654                       "fmr $frD, $frB", FPGeneral,
 655                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 656                       PPC970_Unit_Pseudo;
 657
 658 let PPC970_Unit = 3 in {  // FPU Operations.
 659 // These are artificially split into two different forms, for 4/8 byte FP.
 660 def FABSS  : XForm_26<63, 264, (ops F4RC:$frD, F4RC:$frB),
 661                       "fabs $frD, $frB", FPGeneral,
 662                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 663 def FABSD  : XForm_26<63, 264, (ops F8RC:$frD, F8RC:$frB),
 664                       "fabs $frD, $frB", FPGeneral,
 665                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 666 def FNABSS : XForm_26<63, 136, (ops F4RC:$frD, F4RC:$frB),
 667                       "fnabs $frD, $frB", FPGeneral,
 668                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 669 def FNABSD : XForm_26<63, 136, (ops F8RC:$frD, F8RC:$frB),
 670                       "fnabs $frD, $frB", FPGeneral,
 671                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 672 def FNEGS  : XForm_26<63, 40, (ops F4RC:$frD, F4RC:$frB),
 673                       "fneg $frD, $frB", FPGeneral,
 674                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 675 def FNEGD  : XForm_26<63, 40, (ops F8RC:$frD, F8RC:$frB),
 676                       "fneg $frD, $frB", FPGeneral,
 677                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 678 }
 679
 680 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 681 def STFIWX: XForm_28<31, 983, (ops F8RC:$frS, memrr:$dst),
 682                      "stfiwx $frS, $dst", LdStUX,
 683                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 684 def STFSX : XForm_28<31, 663, (ops F4RC:$frS, memrr:$dst),
 685                      "stfsx $frS, $dst", LdStUX,
 686                      [(store F4RC:$frS, xaddr:$dst)]>;
 687 def STFDX : XForm_28<31, 727, (ops F8RC:$frS, memrr:$dst),
 688                      "stfdx $frS, $dst", LdStUX,
 689                      [(store F8RC:$frS, xaddr:$dst)]>;
 690 }
 691
 692 // XL-Form instructions.  condition register logical ops.
 693 //
 694 def MCRF   : XLForm_3<19, 0, (ops CRRC:$BF, CRRC:$BFA),
 695                       "mcrf $BF, $BFA", BrMCR>,
 696              PPC970_DGroup_First, PPC970_Unit_CRU;
 697
 698 // XFX-Form instructions.  Instructions that deal with SPRs.
 699 //
 700 def MFCTR : XFXForm_1_ext<31, 339, 9, (ops GPRC:$rT), "mfctr $rT", SprMFSPR>,
 701             PPC970_DGroup_First, PPC970_Unit_FXU;
 702 def MTCTR : XFXForm_7_ext<31, 467, 9, (ops GPRC:$rS), "mtctr $rS", SprMTSPR>,
 703             PPC970_DGroup_First, PPC970_Unit_FXU;
 704
 705 def MTLR  : XFXForm_7_ext<31, 467, 8, (ops GPRC:$rS), "mtlr $rS", SprMTSPR>,
 706             PPC970_DGroup_First, PPC970_Unit_FXU;
 707 def MFLR  : XFXForm_1_ext<31, 339, 8, (ops GPRC:$rT), "mflr $rT",  SprMFSPR>,
 708             PPC970_DGroup_First, PPC970_Unit_FXU;
 709
 710 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 711 // a GPR on the PPC970.  As such, copies in and out have the same performance
 712 // characteristics as an OR instruction.
 713 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (ops GPRC:$rS),
 714                              "mtspr 256, $rS", IntGeneral>,
 715                PPC970_DGroup_Single, PPC970_Unit_FXU;
 716 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (ops GPRC:$rT),
 717                              "mfspr $rT, 256", IntGeneral>,
 718                PPC970_DGroup_First, PPC970_Unit_FXU;
 719
 720 def MTCRF : XFXForm_5<31, 144, (ops crbitm:$FXM, GPRC:$rS),
 721                       "mtcrf $FXM, $rS", BrMCRX>,
 722             PPC970_MicroCode, PPC970_Unit_CRU;
 723 def MFCR  : XFXForm_3<31, 19, (ops GPRC:$rT), "mfcr $rT", SprMFCR>,
 724             PPC970_MicroCode, PPC970_Unit_CRU;
 725 def MFOCRF: XFXForm_5a<31, 19, (ops GPRC:$rT, crbitm:$FXM),
 726                        "mfcr $rT, $FXM", SprMFCR>,
 727             PPC970_DGroup_First, PPC970_Unit_CRU;
 728
 729 // XS-Form instructions.  Just 'sradi'
 730 //
 731 let PPC970_Unit = 1 in {  // FXU Operations.
 732 def SRADI  : XSForm_1<31, 413, (ops GPRC:$rA, GPRC:$rS, u6imm:$SH),
 733                       "sradi $rA, $rS, $SH", IntRotateD>, isPPC64;
 734
 735 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 736 //
 737 def ADD4  : XOForm_1<31, 266, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 738                      "add $rT, $rA, $rB", IntGeneral,
 739                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 740 def ADD8  : XOForm_1<31, 266, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 741                      "add $rT, $rA, $rB", IntGeneral,
 742                      [(set G8RC:$rT, (add G8RC:$rA, G8RC:$rB))]>;
 743 def ADDC  : XOForm_1<31, 10, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 744                      "addc $rT, $rA, $rB", IntGeneral,
 745                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 746                      PPC970_DGroup_Cracked;
 747 def ADDE  : XOForm_1<31, 138, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 748                      "adde $rT, $rA, $rB", IntGeneral,
 749                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 750 def DIVD  : XOForm_1<31, 489, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 751                      "divd $rT, $rA, $rB", IntDivD,
 752                      [(set G8RC:$rT, (sdiv G8RC:$rA, G8RC:$rB))]>, isPPC64,
 753                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 754 def DIVDU : XOForm_1<31, 457, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 755                      "divdu $rT, $rA, $rB", IntDivD,
 756                      [(set G8RC:$rT, (udiv G8RC:$rA, G8RC:$rB))]>, isPPC64,
 757                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 758 def DIVW  : XOForm_1<31, 491, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 759                      "divw $rT, $rA, $rB", IntDivW,
 760                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 761                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 762 def DIVWU : XOForm_1<31, 459, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 763                      "divwu $rT, $rA, $rB", IntDivW,
 764                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 765                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 766 def MULHD : XOForm_1<31, 73, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 767                      "mulhd $rT, $rA, $rB", IntMulHW,
 768                      [(set G8RC:$rT, (mulhs G8RC:$rA, G8RC:$rB))]>;
 769 def MULHDU : XOForm_1<31, 9, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 770                      "mulhdu $rT, $rA, $rB", IntMulHWU,
 771                      [(set G8RC:$rT, (mulhu G8RC:$rA, G8RC:$rB))]>;
 772 def MULHW : XOForm_1<31, 75, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 773                      "mulhw $rT, $rA, $rB", IntMulHW,
 774                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 775 def MULHWU : XOForm_1<31, 11, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 776                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 777                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 778 def MULLD : XOForm_1<31, 233, 0, (ops G8RC:$rT, G8RC:$rA, G8RC:$rB),
 779                      "mulld $rT, $rA, $rB", IntMulHD,
 780                      [(set G8RC:$rT, (mul G8RC:$rA, G8RC:$rB))]>, isPPC64;
 781 def MULLW : XOForm_1<31, 235, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 782                      "mullw $rT, $rA, $rB", IntMulHW,
 783                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 784 def SUBF  : XOForm_1<31, 40, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 785                      "subf $rT, $rA, $rB", IntGeneral,
 786                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 787 def SUBFC : XOForm_1<31, 8, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 788                      "subfc $rT, $rA, $rB", IntGeneral,
 789                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 790                      PPC970_DGroup_Cracked;
 791 def SUBFE : XOForm_1<31, 136, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 792                      "subfe $rT, $rA, $rB", IntGeneral,
 793                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 794 def ADDME  : XOForm_3<31, 234, 0, (ops GPRC:$rT, GPRC:$rA),
 795                       "addme $rT, $rA", IntGeneral,
 796                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 797 def ADDZE  : XOForm_3<31, 202, 0, (ops GPRC:$rT, GPRC:$rA),
 798                       "addze $rT, $rA", IntGeneral,
 799                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 800 def NEG    : XOForm_3<31, 104, 0, (ops GPRC:$rT, GPRC:$rA),
 801                       "neg $rT, $rA", IntGeneral,
 802                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 803 def SUBFME : XOForm_3<31, 232, 0, (ops GPRC:$rT, GPRC:$rA),
 804                       "subfme $rT, $rA", IntGeneral,
 805                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 806 def SUBFZE : XOForm_3<31, 200, 0, (ops GPRC:$rT, GPRC:$rA),
 807                       "subfze $rT, $rA", IntGeneral,
 808                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 809 }
 810
 811 // A-Form instructions.  Most of the instructions executed in the FPU are of
 812 // this type.
 813 //
 814 let PPC970_Unit = 3 in {  // FPU Operations.
 815 def FMADD : AForm_1<63, 29,
 816                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 817                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 818                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 819                                            F8RC:$FRB))]>,
 820                     Requires<[FPContractions]>;
 821 def FMADDS : AForm_1<59, 29,
 822                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 823                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 824                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 825                                            F4RC:$FRB))]>,
 826                     Requires<[FPContractions]>;
 827 def FMSUB : AForm_1<63, 28,
 828                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 829                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 830                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 831                                            F8RC:$FRB))]>,
 832                     Requires<[FPContractions]>;
 833 def FMSUBS : AForm_1<59, 28,
 834                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 835                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 836                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 837                                            F4RC:$FRB))]>,
 838                     Requires<[FPContractions]>;
 839 def FNMADD : AForm_1<63, 31,
 840                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 841                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 842                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 843                                                  F8RC:$FRB)))]>,
 844                     Requires<[FPContractions]>;
 845 def FNMADDS : AForm_1<59, 31,
 846                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 847                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 848                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 849                                                  F4RC:$FRB)))]>,
 850                     Requires<[FPContractions]>;
 851 def FNMSUB : AForm_1<63, 30,
 852                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 853                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 854                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 855                                                  F8RC:$FRB)))]>,
 856                     Requires<[FPContractions]>;
 857 def FNMSUBS : AForm_1<59, 30,
 858                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 859                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 860                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 861                                                  F4RC:$FRB)))]>,
 862                     Requires<[FPContractions]>;
 863 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
 864 // having 4 of these, force the comparison to always be an 8-byte double (code
 865 // should use an FMRSD if the input comparison value really wants to be a float)
 866 // and 4/8 byte forms for the result and operand type..
 867 def FSELD : AForm_1<63, 23,
 868                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 869                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 870                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
 871 def FSELS : AForm_1<63, 23,
 872                      (ops F4RC:$FRT, F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 873                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 874                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
 875 def FADD  : AForm_2<63, 21,
 876                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 877                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 878                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
 879 def FADDS : AForm_2<59, 21,
 880                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 881                     "fadds $FRT, $FRA, $FRB", FPGeneral,
 882                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
 883 def FDIV  : AForm_2<63, 18,
 884                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 885                     "fdiv $FRT, $FRA, $FRB", FPDivD,
 886                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
 887 def FDIVS : AForm_2<59, 18,
 888                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 889                     "fdivs $FRT, $FRA, $FRB", FPDivS,
 890                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
 891 def FMUL  : AForm_3<63, 25,
 892                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 893                     "fmul $FRT, $FRA, $FRB", FPFused,
 894                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
 895 def FMULS : AForm_3<59, 25,
 896                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 897                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
 898                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
 899 def FSUB  : AForm_2<63, 20,
 900                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 901                     "fsub $FRT, $FRA, $FRB", FPGeneral,
 902                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
 903 def FSUBS : AForm_2<59, 20,
 904                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 905                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
 906                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
 907 }
 908
 909 let PPC970_Unit = 1 in {  // FXU Operations.
 910 // M-Form instructions.  rotate and mask instructions.
 911 //
 912 let isTwoAddress = 1, isCommutable = 1 in {
 913 // RLWIMI can be commuted if the rotate amount is zero.
 914 def RLWIMI : MForm_2<20,
 915                      (ops GPRC:$rA, GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
 916                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
 917                       []>, PPC970_DGroup_Cracked;
 918 def RLDIMI : MDForm_1<30, 3,
 919                       (ops G8RC:$rA, G8RC:$rSi, G8RC:$rS, u6imm:$SH, u6imm:$MB),
 920                       "rldimi $rA, $rS, $SH, $MB", IntRotateD,
 921                       []>, isPPC64;
 922 }
 923 def RLWINM : MForm_2<21,
 924                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 925                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
 926                      []>;
 927 def RLWINMo : MForm_2<21,
 928                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 929                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
 930                      []>, isDOT, PPC970_DGroup_Cracked;
 931 def RLWNM  : MForm_2<23,
 932                      (ops GPRC:$rA, GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
 933                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
 934                      []>;
 935
 936 // MD-Form instructions.  64 bit rotate instructions.
 937 //
 938 def RLDICL : MDForm_1<30, 0,
 939                       (ops G8RC:$rA, G8RC:$rS, u6imm:$SH, u6imm:$MB),
 940                       "rldicl $rA, $rS, $SH, $MB", IntRotateD,
 941                       []>, isPPC64;
 942 def RLDICR : MDForm_1<30, 1,
 943                       (ops G8RC:$rA, G8RC:$rS, u6imm:$SH, u6imm:$ME),
 944                       "rldicr $rA, $rS, $SH, $ME", IntRotateD,
 945                       []>, isPPC64;
 946 }
 947
 948
 949 //===----------------------------------------------------------------------===//
 950 // DWARF Pseudo Instructions
 951 //
 952
 953 def DWARF_LOC        : Pseudo<(ops i32imm:$line, i32imm:$col, i32imm:$file),
 954                               "; .loc $file, $line, $col",
 955                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
 956                                   (i32 imm:$file))]>;
 957
 958 def DWARF_LABEL      : Pseudo<(ops i32imm:$id),
 959                               "\nLdebug_loc$id:",
 960                       [(dwarf_label (i32 imm:$id))]>;
 961
 962 //===----------------------------------------------------------------------===//
 963 // PowerPC Instruction Patterns
 964 //
 965
 966 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
 967 def : Pat<(i32 imm:$imm),
 968           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
 969
 970 // Implement the 'not' operation with the NOR instruction.
 971 def NOT : Pat<(not GPRC:$in),
 972               (NOR GPRC:$in, GPRC:$in)>;
 973
 974 // ADD an arbitrary immediate.
 975 def : Pat<(add GPRC:$in, imm:$imm),
 976           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
 977 // OR an arbitrary immediate.
 978 def : Pat<(or GPRC:$in, imm:$imm),
 979           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
 980 // XOR an arbitrary immediate.
 981 def : Pat<(xor GPRC:$in, imm:$imm),
 982           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
 983 // SUBFIC
 984 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
 985           (SUBFIC GPRC:$in, imm:$imm)>;
 986
 987 // Return void support.
 988 def : Pat<(ret), (BLR)>;
 989
 990 // 64-bit support
 991 def : Pat<(i64 (zext GPRC:$in)),
 992           (RLDICL (OR4To8 GPRC:$in, GPRC:$in), 0, 32)>;
 993 def : Pat<(i64 (anyext GPRC:$in)),
 994           (OR4To8 GPRC:$in, GPRC:$in)>;
 995 def : Pat<(i32 (trunc G8RC:$in)),
 996           (OR8To4 G8RC:$in, G8RC:$in)>;
 997
 998 // SHL
 999 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1000           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1001 def : Pat<(shl G8RC:$in, (i64 imm:$imm)),
1002           (RLDICR G8RC:$in, imm:$imm, (SHL64 imm:$imm))>;
1003 // SRL
1004 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1005           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1006 def : Pat<(srl G8RC:$in, (i64 imm:$imm)),
1007           (RLDICL G8RC:$in, (SRL64 imm:$imm), imm:$imm)>;
1008
1009 // ROTL
1010 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1011           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1012 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1013           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1014
1015 // Hi and Lo for Darwin Global Addresses.
1016 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1017 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1018 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1019 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1020 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1021           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1022 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1023           (ADDIS GPRC:$in, tconstpool:$g)>;
1024
1025 // Fused negative multiply subtract, alternate pattern
1026 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1027           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1028           Requires<[FPContractions]>;
1029 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1030           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1031           Requires<[FPContractions]>;
1032
1033 // Standard shifts.  These are represented separately from the real shifts above
1034 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1035 // amounts.
1036 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1037           (SRAW GPRC:$rS, GPRC:$rB)>;
1038 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1039           (SRW GPRC:$rS, GPRC:$rB)>;
1040 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1041           (SLW GPRC:$rS, GPRC:$rB)>;
1042
1043 def : Pat<(i32 (zextload iaddr:$src, i1)),
1044           (LBZ iaddr:$src)>;
1045 def : Pat<(i32 (zextload xaddr:$src, i1)),
1046           (LBZX xaddr:$src)>;
1047 def : Pat<(i32 (extload iaddr:$src, i1)),
1048           (LBZ iaddr:$src)>;
1049 def : Pat<(i32 (extload xaddr:$src, i1)),
1050           (LBZX xaddr:$src)>;
1051 def : Pat<(i32 (extload iaddr:$src, i8)),
1052           (LBZ iaddr:$src)>;
1053 def : Pat<(i32 (extload xaddr:$src, i8)),
1054           (LBZX xaddr:$src)>;
1055 def : Pat<(i32 (extload iaddr:$src, i16)),
1056           (LHZ iaddr:$src)>;
1057 def : Pat<(i32 (extload xaddr:$src, i16)),
1058           (LHZX xaddr:$src)>;
1059 def : Pat<(f64 (extload iaddr:$src, f32)),
1060           (FMRSD (LFS iaddr:$src))>;
1061 def : Pat<(f64 (extload xaddr:$src, f32)),
1062           (FMRSD (LFSX xaddr:$src))>;
1063
1064
1065 include "PPCInstrAltivec.td"