lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56 def SDT_PPCnop : SDTypeProfile<0, 0, []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // PowerPC specific DAG Nodes.
  60 //
  61
  62 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  63 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  64 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  65 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  66                        [SDNPHasChain, SDNPMayStore]>;
  67
  68 // This sequence is used for long double->int conversions.  It changes the
  69 // bits in the FPSCR which is not modelled.
  70 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  71                         [SDNPOutGlue]>;
  72 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  73                        [SDNPInGlue, SDNPOutGlue]>;
  74 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  75                        [SDNPInGlue, SDNPOutGlue]>;
  76 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  77                        [SDNPInGlue, SDNPOutGlue]>;
  78 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  79                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  80                         SDTCisVT<3, f64>]>,
  81                        [SDNPInGlue]>;
  82
  83 def PPCfsel   : SDNode<"PPCISD::FSEL",
  84    // Type constraint for fsel.
  85    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  86                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  87
  88 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  89 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  90 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  91 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  92 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  93
  94 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
  95 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
  96                             [SDNPMayLoad]>;
  97 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
  98 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
  99 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 100 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 101 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 102 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 103 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 104 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 105                               [SDNPHasChain]>;
 106 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 107
 108 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 109
 110 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 111 // amounts.  These nodes are generated by the multi-precision shift code.
 112 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 113 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 114 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 115
 116 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 117 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 118                            [SDNPHasChain, SDNPMayStore]>;
 119
 120 // These are target-independent nodes, but have target-specific formats.
 121 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 122                            [SDNPHasChain, SDNPOutGlue]>;
 123 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 124                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 125
 126 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 127 def PPCcall_Darwin : SDNode<"PPCISD::CALL_Darwin", SDT_PPCCall,
 128                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 129                              SDNPVariadic]>;
 130 def PPCcall_SVR4  : SDNode<"PPCISD::CALL_SVR4", SDT_PPCCall,
 131                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 132                             SDNPVariadic]>;
 133 def PPCcall_nop_SVR4  : SDNode<"PPCISD::CALL_NOP_SVR4", SDT_PPCCall,
 134                                [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 135                                 SDNPVariadic]>;
 136 def PPCnop : SDNode<"PPCISD::NOP", SDT_PPCnop, [SDNPInGlue, SDNPOutGlue]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl_Darwin  : SDNode<"PPCISD::BCTRL_Darwin", SDTNone,
 148                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                                SDNPVariadic]>;
 150
 151 def PPCbctrl_SVR4  : SDNode<"PPCISD::BCTRL_SVR4", SDTNone,
 152                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 153                              SDNPVariadic]>;
 154
 155 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 156                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 157
 158 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 159                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 160
 161 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 162 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 163
 164 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 165                            [SDNPHasChain, SDNPOptInGlue]>;
 166
 167 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 168                            [SDNPHasChain, SDNPMayLoad]>;
 169 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 170                            [SDNPHasChain, SDNPMayStore]>;
 171
 172 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 173 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 174                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 175 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 176                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 177
 178 // Instructions to support atomic operations
 179 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 180                           [SDNPHasChain, SDNPMayLoad]>;
 181 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 182                           [SDNPHasChain, SDNPMayStore]>;
 183
 184 // Instructions to support medium and large code model
 185 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 186 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 187 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 188
 189
 190 // Instructions to support dynamic alloca.
 191 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 192 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 193
 194 //===----------------------------------------------------------------------===//
 195 // PowerPC specific transformation functions and pattern fragments.
 196 //
 197
 198 def SHL32 : SDNodeXForm<imm, [{
 199   // Transformation function: 31 - imm
 200   return getI32Imm(31 - N->getZExtValue());
 201 }]>;
 202
 203 def SRL32 : SDNodeXForm<imm, [{
 204   // Transformation function: 32 - imm
 205   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 206 }]>;
 207
 208 def LO16 : SDNodeXForm<imm, [{
 209   // Transformation function: get the low 16 bits.
 210   return getI32Imm((unsigned short)N->getZExtValue());
 211 }]>;
 212
 213 def HI16 : SDNodeXForm<imm, [{
 214   // Transformation function: shift the immediate value down into the low bits.
 215   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 216 }]>;
 217
 218 def HA16 : SDNodeXForm<imm, [{
 219   // Transformation function: shift the immediate value down into the low bits.
 220   signed int Val = N->getZExtValue();
 221   return getI32Imm((Val - (signed short)Val) >> 16);
 222 }]>;
 223 def MB : SDNodeXForm<imm, [{
 224   // Transformation function: get the start bit of a mask
 225   unsigned mb = 0, me;
 226   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 227   return getI32Imm(mb);
 228 }]>;
 229
 230 def ME : SDNodeXForm<imm, [{
 231   // Transformation function: get the end bit of a mask
 232   unsigned mb, me = 0;
 233   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 234   return getI32Imm(me);
 235 }]>;
 236 def maskimm32 : PatLeaf<(imm), [{
 237   // maskImm predicate - True if immediate is a run of ones.
 238   unsigned mb, me;
 239   if (N->getValueType(0) == MVT::i32)
 240     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 241   else
 242     return false;
 243 }]>;
 244
 245 def immSExt16  : PatLeaf<(imm), [{
 246   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 247   // field.  Used by instructions like 'addi'.
 248   if (N->getValueType(0) == MVT::i32)
 249     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 250   else
 251     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 252 }]>;
 253 def immZExt16  : PatLeaf<(imm), [{
 254   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 255   // field.  Used by instructions like 'ori'.
 256   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 257 }], LO16>;
 258
 259 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 260 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 261 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 262 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 263 // clear).
 264 def imm16ShiftedZExt : PatLeaf<(imm), [{
 265   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 266   // immediate are set.  Used by instructions like 'xoris'.
 267   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 268 }], HI16>;
 269
 270 def imm16ShiftedSExt : PatLeaf<(imm), [{
 271   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 272   // immediate are set.  Used by instructions like 'addis'.  Identical to
 273   // imm16ShiftedZExt in 32-bit mode.
 274   if (N->getZExtValue() & 0xFFFF) return false;
 275   if (N->getValueType(0) == MVT::i32)
 276     return true;
 277   // For 64-bit, make sure it is sext right.
 278   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 279 }], HI16>;
 280
 281 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 282 // restricted memrix (offset/4) constants are alignment sensitive. If these
 283 // offsets are hidden behind TOC entries than the values of the lower-order
 284 // bits cannot be checked directly. As a result, we need to also incorporate
 285 // an alignment check into the relevant patterns.
 286
 287 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 288   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 289 }]>;
 290 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 291                             (store node:$val, node:$ptr), [{
 292   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 293 }]>;
 294 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 295   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 296 }]>;
 297 def aligned4pre_store : PatFrag<
 298                           (ops node:$val, node:$base, node:$offset),
 299                           (pre_store node:$val, node:$base, node:$offset), [{
 300   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 301 }]>;
 302
 303 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 304   return cast<LoadSDNode>(N)->getAlignment() < 4;
 305 }]>;
 306 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 307                               (store node:$val, node:$ptr), [{
 308   return cast<StoreSDNode>(N)->getAlignment() < 4;
 309 }]>;
 310 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 311   return cast<LoadSDNode>(N)->getAlignment() < 4;
 312 }]>;
 313
 314 //===----------------------------------------------------------------------===//
 315 // PowerPC Flag Definitions.
 316
 317 class isPPC64 { bit PPC64 = 1; }
 318 class isDOT   {
 319   list<Register> Defs = [CR0];
 320   bit RC  = 1;
 321 }
 322
 323 class RegConstraint<string C> {
 324   string Constraints = C;
 325 }
 326 class NoEncode<string E> {
 327   string DisableEncoding = E;
 328 }
 329
 330
 331 //===----------------------------------------------------------------------===//
 332 // PowerPC Operand Definitions.
 333
 334 def s5imm   : Operand<i32> {
 335   let PrintMethod = "printS5ImmOperand";
 336 }
 337 def u5imm   : Operand<i32> {
 338   let PrintMethod = "printU5ImmOperand";
 339 }
 340 def u6imm   : Operand<i32> {
 341   let PrintMethod = "printU6ImmOperand";
 342 }
 343 def s16imm  : Operand<i32> {
 344   let PrintMethod = "printS16ImmOperand";
 345 }
 346 def u16imm  : Operand<i32> {
 347   let PrintMethod = "printU16ImmOperand";
 348 }
 349 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 350   let PrintMethod = "printS16X4ImmOperand";
 351 }
 352 def directbrtarget : Operand<OtherVT> {
 353   let PrintMethod = "printBranchOperand";
 354   let EncoderMethod = "getDirectBrEncoding";
 355 }
 356 def condbrtarget : Operand<OtherVT> {
 357   let PrintMethod = "printBranchOperand";
 358   let EncoderMethod = "getCondBrEncoding";
 359 }
 360 def calltarget : Operand<iPTR> {
 361   let EncoderMethod = "getDirectBrEncoding";
 362 }
 363 def aaddr : Operand<iPTR> {
 364   let PrintMethod = "printAbsAddrOperand";
 365 }
 366 def symbolHi: Operand<i32> {
 367   let PrintMethod = "printSymbolHi";
 368   let EncoderMethod = "getHA16Encoding";
 369 }
 370 def symbolLo: Operand<i32> {
 371   let PrintMethod = "printSymbolLo";
 372   let EncoderMethod = "getLO16Encoding";
 373 }
 374 def crbitm: Operand<i8> {
 375   let PrintMethod = "printcrbitm";
 376   let EncoderMethod = "get_crbitm_encoding";
 377 }
 378 // Address operands
 379 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 380 def ptr_rc_nor0 : PointerLikeRegClass<1>;
 381
 382 def memri : Operand<iPTR> {
 383   let PrintMethod = "printMemRegImm";
 384   let MIOperandInfo = (ops symbolLo:$imm, ptr_rc_nor0:$reg);
 385   let EncoderMethod = "getMemRIEncoding";
 386 }
 387 def memrr : Operand<iPTR> {
 388   let PrintMethod = "printMemRegReg";
 389   let MIOperandInfo = (ops ptr_rc_nor0:$offreg, ptr_rc:$ptrreg);
 390 }
 391 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 392   let PrintMethod = "printMemRegImmShifted";
 393   let MIOperandInfo = (ops symbolLo:$imm, ptr_rc_nor0:$reg);
 394   let EncoderMethod = "getMemRIXEncoding";
 395 }
 396
 397 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 398 // that doesn't matter.
 399 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 400                                      (ops (i32 20), (i32 zero_reg))> {
 401   let PrintMethod = "printPredicateOperand";
 402 }
 403
 404 // Define PowerPC specific addressing mode.
 405 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 406 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 407 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 408 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 409
 410 /// This is just the offset part of iaddr, used for preinc.
 411 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 412 def xaddroff : ComplexPattern<iPTR, 1, "SelectAddrIdxOffs", [], []>;
 413
 414 //===----------------------------------------------------------------------===//
 415 // PowerPC Instruction Predicate Definitions.
 416 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 417 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 418 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 419
 420 //===----------------------------------------------------------------------===//
 421 // PowerPC Instruction Definitions.
 422
 423 // Pseudo-instructions:
 424
 425 let hasCtrlDep = 1 in {
 426 let Defs = [R1], Uses = [R1] in {
 427 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 428                               [(callseq_start timm:$amt)]>;
 429 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 430                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 431 }
 432
 433 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 434                               "UPDATE_VRSAVE $rD, $rS", []>;
 435 }
 436
 437 let Defs = [R1], Uses = [R1] in
 438 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "#DYNALLOC",
 439                        [(set GPRC:$result,
 440                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 441
 442 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 443 // instruction selection into a branch sequence.
 444 let usesCustomInserter = 1,    // Expanded after instruction selection.
 445     PPC970_Single = 1 in {
 446   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 447                               i32imm:$BROPC), "#SELECT_CC_I4",
 448                               []>;
 449   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 450                               i32imm:$BROPC), "#SELECT_CC_I8",
 451                               []>;
 452   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 453                               i32imm:$BROPC), "#SELECT_CC_F4",
 454                               []>;
 455   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 456                               i32imm:$BROPC), "#SELECT_CC_F8",
 457                               []>;
 458   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 459                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 460                               []>;
 461 }
 462
 463 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 464 // scavenge a register for it.
 465 let mayStore = 1 in
 466 def SPILL_CR : Pseudo<(outs), (ins CRRC:$cond, memri:$F),
 467                      "#SPILL_CR", []>;
 468
 469 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 470 // spilled), so we'll need to scavenge a register for it.
 471 let mayLoad = 1 in
 472 def RESTORE_CR : Pseudo<(outs CRRC:$cond), (ins memri:$F),
 473                      "#RESTORE_CR", []>;
 474
 475 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 476   let isCodeGenOnly = 1, isReturn = 1, Uses = [LR, RM] in
 477     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 478                           "b${p:cc}lr ${p:reg}", BrB,
 479                           [(retflag)]>;
 480   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 481     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 482 }
 483
 484 let Defs = [LR] in
 485   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 486                    PPC970_Unit_BRU;
 487
 488 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 489   let isBarrier = 1 in {
 490   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 491                   "b $dst", BrB,
 492                   [(br bb:$dst)]>;
 493   }
 494
 495   // BCC represents an arbitrary conditional branch on a predicate.
 496   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 497   // a two-value operand where a dag node expects two operands. :(
 498   let isCodeGenOnly = 1 in
 499     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 500                     "b${cond:cc} ${cond:reg}, $dst"
 501                     /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 502
 503   let Defs = [CTR], Uses = [CTR] in {
 504     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 505                        "bdz $dst">;
 506     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 507                        "bdnz $dst">;
 508   }
 509 }
 510
 511 // Darwin ABI Calls.
 512 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 513   // Convenient aliases for call instructions
 514   let Uses = [RM] in {
 515     def BL_Darwin  : IForm<18, 0, 1,
 516                            (outs), (ins calltarget:$func),
 517                            "bl $func", BrB, []>;  // See Pat patterns below.
 518     def BLA_Darwin : IForm<18, 1, 1,
 519                           (outs), (ins aaddr:$func),
 520                           "bla $func", BrB, [(PPCcall_Darwin (i32 imm:$func))]>;
 521   }
 522   let Uses = [CTR, RM] in {
 523     def BCTRL_Darwin : XLForm_2_ext<19, 528, 20, 0, 1,
 524                                   (outs), (ins),
 525                                   "bctrl", BrB,
 526                                   [(PPCbctrl_Darwin)]>, Requires<[In32BitMode]>;
 527   }
 528 }
 529
 530 // SVR4 ABI Calls.
 531 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 532   // Convenient aliases for call instructions
 533   let Uses = [RM] in {
 534     def BL_SVR4  : IForm<18, 0, 1,
 535                         (outs), (ins calltarget:$func),
 536                         "bl $func", BrB, []>;  // See Pat patterns below.
 537     def BLA_SVR4 : IForm<18, 1, 1,
 538                         (outs), (ins aaddr:$func),
 539                         "bla $func", BrB,
 540                         [(PPCcall_SVR4 (i32 imm:$func))]>;
 541   }
 542   let Uses = [CTR, RM] in {
 543     def BCTRL_SVR4 : XLForm_2_ext<19, 528, 20, 0, 1,
 544                                 (outs), (ins),
 545                                 "bctrl", BrB,
 546                                 [(PPCbctrl_SVR4)]>, Requires<[In32BitMode]>;
 547   }
 548 }
 549
 550
 551 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 552 def TCRETURNdi :Pseudo< (outs),
 553                         (ins calltarget:$dst, i32imm:$offset),
 554                  "#TC_RETURNd $dst $offset",
 555                  []>;
 556
 557
 558 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 559 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset),
 560                  "#TC_RETURNa $func $offset",
 561                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 562
 563 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 564 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
 565                  "#TC_RETURNr $dst $offset",
 566                  []>;
 567
 568
 569 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 570     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 571 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 572      Requires<[In32BitMode]>;
 573
 574
 575
 576 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 577     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 578 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 579                   "b $dst", BrB,
 580                   []>;
 581
 582
 583 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 584     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 585 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 586                   "ba $dst", BrB,
 587                   []>;
 588
 589
 590 // DCB* instructions.
 591 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 592                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 593                       PPC970_DGroup_Single;
 594 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 595                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 596                       PPC970_DGroup_Single;
 597 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 598                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 599                       PPC970_DGroup_Single;
 600 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 601                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 602                       PPC970_DGroup_Single;
 603 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 604                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 605                       PPC970_DGroup_Single;
 606 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 607                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 608                       PPC970_DGroup_Single;
 609 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 610                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 611                       PPC970_DGroup_Single;
 612 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 613                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 614                       PPC970_DGroup_Single;
 615
 616 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
 617           (DCBT xoaddr:$dst)>;
 618
 619 // Atomic operations
 620 let usesCustomInserter = 1 in {
 621   let Defs = [CR0] in {
 622     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 623       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I8",
 624       [(set GPRC:$dst, (atomic_load_add_8 xoaddr:$ptr, GPRC:$incr))]>;
 625     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 626       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I8",
 627       [(set GPRC:$dst, (atomic_load_sub_8 xoaddr:$ptr, GPRC:$incr))]>;
 628     def ATOMIC_LOAD_AND_I8 : Pseudo<
 629       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I8",
 630       [(set GPRC:$dst, (atomic_load_and_8 xoaddr:$ptr, GPRC:$incr))]>;
 631     def ATOMIC_LOAD_OR_I8 : Pseudo<
 632       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I8",
 633       [(set GPRC:$dst, (atomic_load_or_8 xoaddr:$ptr, GPRC:$incr))]>;
 634     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 635       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "ATOMIC_LOAD_XOR_I8",
 636       [(set GPRC:$dst, (atomic_load_xor_8 xoaddr:$ptr, GPRC:$incr))]>;
 637     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 638       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I8",
 639       [(set GPRC:$dst, (atomic_load_nand_8 xoaddr:$ptr, GPRC:$incr))]>;
 640     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 641       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I16",
 642       [(set GPRC:$dst, (atomic_load_add_16 xoaddr:$ptr, GPRC:$incr))]>;
 643     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 644       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I16",
 645       [(set GPRC:$dst, (atomic_load_sub_16 xoaddr:$ptr, GPRC:$incr))]>;
 646     def ATOMIC_LOAD_AND_I16 : Pseudo<
 647       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I16",
 648       [(set GPRC:$dst, (atomic_load_and_16 xoaddr:$ptr, GPRC:$incr))]>;
 649     def ATOMIC_LOAD_OR_I16 : Pseudo<
 650       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I16",
 651       [(set GPRC:$dst, (atomic_load_or_16 xoaddr:$ptr, GPRC:$incr))]>;
 652     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 653       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I16",
 654       [(set GPRC:$dst, (atomic_load_xor_16 xoaddr:$ptr, GPRC:$incr))]>;
 655     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 656       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I16",
 657       [(set GPRC:$dst, (atomic_load_nand_16 xoaddr:$ptr, GPRC:$incr))]>;
 658     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 659       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I32",
 660       [(set GPRC:$dst, (atomic_load_add_32 xoaddr:$ptr, GPRC:$incr))]>;
 661     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 662       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I32",
 663       [(set GPRC:$dst, (atomic_load_sub_32 xoaddr:$ptr, GPRC:$incr))]>;
 664     def ATOMIC_LOAD_AND_I32 : Pseudo<
 665       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I32",
 666       [(set GPRC:$dst, (atomic_load_and_32 xoaddr:$ptr, GPRC:$incr))]>;
 667     def ATOMIC_LOAD_OR_I32 : Pseudo<
 668       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I32",
 669       [(set GPRC:$dst, (atomic_load_or_32 xoaddr:$ptr, GPRC:$incr))]>;
 670     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 671       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I32",
 672       [(set GPRC:$dst, (atomic_load_xor_32 xoaddr:$ptr, GPRC:$incr))]>;
 673     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 674       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I32",
 675       [(set GPRC:$dst, (atomic_load_nand_32 xoaddr:$ptr, GPRC:$incr))]>;
 676
 677     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 678       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I8",
 679       [(set GPRC:$dst,
 680                     (atomic_cmp_swap_8 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 681     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 682       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
 683       [(set GPRC:$dst,
 684                     (atomic_cmp_swap_16 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 685     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 686       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
 687       [(set GPRC:$dst,
 688                     (atomic_cmp_swap_32 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 689
 690     def ATOMIC_SWAP_I8 : Pseudo<
 691       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_i8",
 692       [(set GPRC:$dst, (atomic_swap_8 xoaddr:$ptr, GPRC:$new))]>;
 693     def ATOMIC_SWAP_I16 : Pseudo<
 694       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I16",
 695       [(set GPRC:$dst, (atomic_swap_16 xoaddr:$ptr, GPRC:$new))]>;
 696     def ATOMIC_SWAP_I32 : Pseudo<
 697       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I32",
 698       [(set GPRC:$dst, (atomic_swap_32 xoaddr:$ptr, GPRC:$new))]>;
 699   }
 700 }
 701
 702 // Instructions to support atomic operations
 703 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 704                    "lwarx $rD, $src", LdStLWARX,
 705                    [(set GPRC:$rD, (PPClarx xoaddr:$src))]>;
 706
 707 let Defs = [CR0] in
 708 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 709                    "stwcx. $rS, $dst", LdStSTWCX,
 710                    [(PPCstcx GPRC:$rS, xoaddr:$dst)]>,
 711                    isDOT;
 712
 713 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 714 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
 715
 716 //===----------------------------------------------------------------------===//
 717 // PPC32 Load Instructions.
 718 //
 719
 720 // Unindexed (r+i) Loads.
 721 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 722 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 723                   "lbz $rD, $src", LdStLoad,
 724                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 725 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 726                   "lha $rD, $src", LdStLHA,
 727                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 728                   PPC970_DGroup_Cracked;
 729 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 730                   "lhz $rD, $src", LdStLoad,
 731                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 732 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 733                   "lwz $rD, $src", LdStLoad,
 734                   [(set GPRC:$rD, (load iaddr:$src))]>;
 735
 736 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 737                   "lfs $rD, $src", LdStLFD,
 738                   [(set F4RC:$rD, (load iaddr:$src))]>;
 739 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 740                   "lfd $rD, $src", LdStLFD,
 741                   [(set F8RC:$rD, (load iaddr:$src))]>;
 742
 743
 744 // Unindexed (r+i) Loads with Update (preinc).
 745 let mayLoad = 1 in {
 746 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 747                    "lbzu $rD, $addr", LdStLoadUpd,
 748                    []>, RegConstraint<"$addr.reg = $ea_result">,
 749                    NoEncode<"$ea_result">;
 750
 751 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 752                    "lhau $rD, $addr", LdStLHAU,
 753                    []>, RegConstraint<"$addr.reg = $ea_result">,
 754                    NoEncode<"$ea_result">;
 755
 756 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 757                    "lhzu $rD, $addr", LdStLoadUpd,
 758                    []>, RegConstraint<"$addr.reg = $ea_result">,
 759                    NoEncode<"$ea_result">;
 760
 761 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 762                    "lwzu $rD, $addr", LdStLoadUpd,
 763                    []>, RegConstraint<"$addr.reg = $ea_result">,
 764                    NoEncode<"$ea_result">;
 765
 766 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 767                   "lfsu $rD, $addr", LdStLFDU,
 768                   []>, RegConstraint<"$addr.reg = $ea_result">,
 769                    NoEncode<"$ea_result">;
 770
 771 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 772                   "lfdu $rD, $addr", LdStLFDU,
 773                   []>, RegConstraint<"$addr.reg = $ea_result">,
 774                    NoEncode<"$ea_result">;
 775
 776
 777 // Indexed (r+r) Loads with Update (preinc).
 778 def LBZUX : XForm_1<31, 119, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 779                    (ins memrr:$addr),
 780                    "lbzux $rD, $addr", LdStLoadUpd,
 781                    []>, RegConstraint<"$addr.offreg = $ea_result">,
 782                    NoEncode<"$ea_result">;
 783
 784 def LHAUX : XForm_1<31, 375, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 785                    (ins memrr:$addr),
 786                    "lhaux $rD, $addr", LdStLHAU,
 787                    []>, RegConstraint<"$addr.offreg = $ea_result">,
 788                    NoEncode<"$ea_result">;
 789
 790 def LHZUX : XForm_1<31, 311, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 791                    (ins memrr:$addr),
 792                    "lhzux $rD, $addr", LdStLoadUpd,
 793                    []>, RegConstraint<"$addr.offreg = $ea_result">,
 794                    NoEncode<"$ea_result">;
 795
 796 def LWZUX : XForm_1<31, 55, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 797                    (ins memrr:$addr),
 798                    "lwzux $rD, $addr", LdStLoadUpd,
 799                    []>, RegConstraint<"$addr.offreg = $ea_result">,
 800                    NoEncode<"$ea_result">;
 801
 802 def LFSUX : XForm_1<31, 567, (outs F4RC:$rD, ptr_rc_nor0:$ea_result),
 803                    (ins memrr:$addr),
 804                    "lfsux $rD, $addr", LdStLFDU,
 805                    []>, RegConstraint<"$addr.offreg = $ea_result">,
 806                    NoEncode<"$ea_result">;
 807
 808 def LFDUX : XForm_1<31, 631, (outs F8RC:$rD, ptr_rc_nor0:$ea_result),
 809                    (ins memrr:$addr),
 810                    "lfdux $rD, $addr", LdStLFDU,
 811                    []>, RegConstraint<"$addr.offreg = $ea_result">,
 812                    NoEncode<"$ea_result">;
 813 }
 814 }
 815
 816 // Indexed (r+r) Loads.
 817 //
 818 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 819 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 820                    "lbzx $rD, $src", LdStLoad,
 821                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 822 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 823                    "lhax $rD, $src", LdStLHA,
 824                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 825                    PPC970_DGroup_Cracked;
 826 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 827                    "lhzx $rD, $src", LdStLoad,
 828                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 829 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 830                    "lwzx $rD, $src", LdStLoad,
 831                    [(set GPRC:$rD, (load xaddr:$src))]>;
 832
 833
 834 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 835                    "lhbrx $rD, $src", LdStLoad,
 836                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i16))]>;
 837 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 838                    "lwbrx $rD, $src", LdStLoad,
 839                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i32))]>;
 840
 841 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 842                       "lfsx $frD, $src", LdStLFD,
 843                       [(set F4RC:$frD, (load xaddr:$src))]>;
 844 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 845                       "lfdx $frD, $src", LdStLFD,
 846                       [(set F8RC:$frD, (load xaddr:$src))]>;
 847 }
 848
 849 //===----------------------------------------------------------------------===//
 850 // PPC32 Store Instructions.
 851 //
 852
 853 // Unindexed (r+i) Stores.
 854 let PPC970_Unit = 2 in {
 855 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 856                    "stb $rS, $src", LdStStore,
 857                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 858 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 859                    "sth $rS, $src", LdStStore,
 860                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 861 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 862                    "stw $rS, $src", LdStStore,
 863                    [(store GPRC:$rS, iaddr:$src)]>;
 864 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 865                    "stfs $rS, $dst", LdStSTFD,
 866                    [(store F4RC:$rS, iaddr:$dst)]>;
 867 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 868                    "stfd $rS, $dst", LdStSTFD,
 869                    [(store F8RC:$rS, iaddr:$dst)]>;
 870 }
 871
 872 // Unindexed (r+i) Stores with Update (preinc).
 873 let PPC970_Unit = 2 in {
 874 def STBU  : DForm_1a<39, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS,
 875                              symbolLo:$ptroff, ptr_rc_nor0:$ptrreg),
 876                     "stbu $rS, $ptroff($ptrreg)", LdStStoreUpd,
 877                     [(set ptr_rc_nor0:$ea_res,
 878                           (pre_truncsti8 GPRC:$rS, ptr_rc_nor0:$ptrreg,
 879                                          iaddroff:$ptroff))]>,
 880                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 881 def STHU  : DForm_1a<45, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS,
 882                              symbolLo:$ptroff, ptr_rc_nor0:$ptrreg),
 883                     "sthu $rS, $ptroff($ptrreg)", LdStStoreUpd,
 884                     [(set ptr_rc_nor0:$ea_res,
 885                         (pre_truncsti16 GPRC:$rS, ptr_rc_nor0:$ptrreg,
 886                                         iaddroff:$ptroff))]>,
 887                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 888 def STWU  : DForm_1a<37, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS,
 889                              symbolLo:$ptroff, ptr_rc_nor0:$ptrreg),
 890                     "stwu $rS, $ptroff($ptrreg)", LdStStoreUpd,
 891                     [(set ptr_rc_nor0:$ea_res, (pre_store GPRC:$rS, ptr_rc_nor0:$ptrreg,
 892                                                      iaddroff:$ptroff))]>,
 893                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 894 def STFSU : DForm_1a<37, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS,
 895                              symbolLo:$ptroff, ptr_rc_nor0:$ptrreg),
 896                     "stfsu $rS, $ptroff($ptrreg)", LdStSTFDU,
 897                     [(set ptr_rc_nor0:$ea_res, (pre_store F4RC:$rS,  ptr_rc_nor0:$ptrreg,
 898                                           iaddroff:$ptroff))]>,
 899                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 900 def STFDU : DForm_1a<37, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS,
 901                              symbolLo:$ptroff, ptr_rc_nor0:$ptrreg),
 902                     "stfdu $rS, $ptroff($ptrreg)", LdStSTFDU,
 903                     [(set ptr_rc_nor0:$ea_res, (pre_store F8RC:$rS, ptr_rc_nor0:$ptrreg,
 904                                           iaddroff:$ptroff))]>,
 905                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 906 }
 907
 908
 909 // Indexed (r+r) Stores.
 910 //
 911 let PPC970_Unit = 2 in {
 912 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 913                    "stbx $rS, $dst", LdStStore,
 914                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 915                    PPC970_DGroup_Cracked;
 916 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 917                    "sthx $rS, $dst", LdStStore,
 918                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 919                    PPC970_DGroup_Cracked;
 920 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 921                    "stwx $rS, $dst", LdStStore,
 922                    [(store GPRC:$rS, xaddr:$dst)]>,
 923                    PPC970_DGroup_Cracked;
 924
 925 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res),
 926                              (ins GPRC:$rS, ptr_rc_nor0:$ptroff, ptr_rc:$ptrreg),
 927                    "stbux $rS, $ptroff, $ptrreg", LdStStoreUpd,
 928                    [(set ptr_rc_nor0:$ea_res,
 929                       (pre_truncsti8 GPRC:$rS,
 930                                      ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 931                    RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 932                    PPC970_DGroup_Cracked;
 933
 934 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res),
 935                              (ins GPRC:$rS, ptr_rc_nor0:$ptroff, ptr_rc:$ptrreg),
 936                    "sthux $rS, $ptroff, $ptrreg", LdStStoreUpd,
 937                    [(set ptr_rc_nor0:$ea_res,
 938                       (pre_truncsti16 GPRC:$rS,
 939                                       ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 940                    RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 941                    PPC970_DGroup_Cracked;
 942
 943 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res),
 944                              (ins GPRC:$rS, ptr_rc_nor0:$ptroff, ptr_rc:$ptrreg),
 945                    "stwux $rS, $ptroff, $ptrreg", LdStStoreUpd,
 946                    [(set ptr_rc_nor0:$ea_res,
 947                       (pre_store GPRC:$rS, ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 948                    RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 949                    PPC970_DGroup_Cracked;
 950
 951 def STFSUX : XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res),
 952                               (ins F4RC:$rS, ptr_rc_nor0:$ptroff, ptr_rc:$ptrreg),
 953                     "stfsux $rS, $ptroff, $ptrreg", LdStSTFDU,
 954                     [(set ptr_rc_nor0:$ea_res,
 955                        (pre_store F4RC:$rS, ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 956                     RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 957                     PPC970_DGroup_Cracked;
 958
 959 def STFDUX : XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res),
 960                               (ins F8RC:$rS, ptr_rc_nor0:$ptroff, ptr_rc:$ptrreg),
 961                     "stfdux $rS, $ptroff, $ptrreg", LdStSTFDU,
 962                     [(set ptr_rc_nor0:$ea_res,
 963                        (pre_store F8RC:$rS, ptr_rc:$ptrreg, xaddroff:$ptroff))]>,
 964                     RegConstraint<"$ptroff = $ea_res">, NoEncode<"$ea_res">,
 965                     PPC970_DGroup_Cracked;
 966
 967 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 968                    "sthbrx $rS, $dst", LdStStore,
 969                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i16)]>,
 970                    PPC970_DGroup_Cracked;
 971 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 972                    "stwbrx $rS, $dst", LdStStore,
 973                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i32)]>,
 974                    PPC970_DGroup_Cracked;
 975
 976 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 977                      "stfiwx $frS, $dst", LdStSTFD,
 978                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 979
 980 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 981                      "stfsx $frS, $dst", LdStSTFD,
 982                      [(store F4RC:$frS, xaddr:$dst)]>;
 983 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 984                      "stfdx $frS, $dst", LdStSTFD,
 985                      [(store F8RC:$frS, xaddr:$dst)]>;
 986 }
 987
 988 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 989                         "sync", LdStSync,
 990                         [(int_ppc_sync)]>;
 991
 992 //===----------------------------------------------------------------------===//
 993 // PPC32 Arithmetic Instructions.
 994 //
 995
 996 let PPC970_Unit = 1 in {  // FXU Operations.
 997 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, s16imm:$imm),
 998                      "addi $rD, $rA, $imm", IntSimple,
 999                      [(set GPRC:$rD, (add GPRC_NOR0:$rA, immSExt16:$imm))]>;
1000 def ADDIL  : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$imm),
1001                      "addi $rD, $rA, $imm", IntSimple,
1002                      [(set GPRC:$rD, (add GPRC_NOR0:$rA, immSExt16:$imm))]>;
1003 let Defs = [CARRY] in {
1004 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1005                      "addic $rD, $rA, $imm", IntGeneral,
1006                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
1007                      PPC970_DGroup_Cracked;
1008 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1009                      "addic. $rD, $rA, $imm", IntGeneral,
1010                      []>;
1011 }
1012 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolHi:$imm),
1013                      "addis $rD, $rA, $imm", IntSimple,
1014                      [(set GPRC:$rD, (add GPRC_NOR0:$rA,
1015                                           imm16ShiftedSExt:$imm))]>;
1016 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$sym),
1017                      "la $rD, $sym($rA)", IntGeneral,
1018                      [(set GPRC:$rD, (add GPRC_NOR0:$rA,
1019                                           (PPClo tglobaladdr:$sym, 0)))]>;
1020 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1021                      "mulli $rD, $rA, $imm", IntMulLI,
1022                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
1023 let Defs = [CARRY] in {
1024 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1025                      "subfic $rD, $rA, $imm", IntGeneral,
1026                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
1027 }
1028
1029 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1030   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
1031                        "li $rD, $imm", IntSimple,
1032                        [(set GPRC:$rD, immSExt16:$imm)]>;
1033   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
1034                        "lis $rD, $imm", IntSimple,
1035                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
1036 }
1037 }
1038
1039 let PPC970_Unit = 1 in {  // FXU Operations.
1040 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1041                     "andi. $dst, $src1, $src2", IntGeneral,
1042                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
1043                     isDOT;
1044 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1045                     "andis. $dst, $src1, $src2", IntGeneral,
1046                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
1047                     isDOT;
1048 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1049                     "ori $dst, $src1, $src2", IntSimple,
1050                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
1051 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1052                     "oris $dst, $src1, $src2", IntSimple,
1053                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
1054 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1055                     "xori $dst, $src1, $src2", IntSimple,
1056                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
1057 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1058                     "xoris $dst, $src1, $src2", IntSimple,
1059                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
1060 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1061                          []>;
1062 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
1063                         "cmpwi $crD, $rA, $imm", IntCompare>;
1064 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1065                          "cmplwi $dst, $src1, $src2", IntCompare>;
1066 }
1067
1068
1069 let PPC970_Unit = 1 in {  // FXU Operations.
1070 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1071                    "nand $rA, $rS, $rB", IntSimple,
1072                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
1073 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1074                    "and $rA, $rS, $rB", IntSimple,
1075                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
1076 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1077                    "andc $rA, $rS, $rB", IntSimple,
1078                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
1079 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1080                    "or $rA, $rS, $rB", IntSimple,
1081                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
1082 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1083                    "nor $rA, $rS, $rB", IntSimple,
1084                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
1085 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1086                    "orc $rA, $rS, $rB", IntSimple,
1087                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
1088 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1089                    "eqv $rA, $rS, $rB", IntSimple,
1090                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
1091 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1092                    "xor $rA, $rS, $rB", IntSimple,
1093                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
1094 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1095                    "slw $rA, $rS, $rB", IntGeneral,
1096                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
1097 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1098                    "srw $rA, $rS, $rB", IntGeneral,
1099                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
1100 let Defs = [CARRY] in {
1101 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1102                    "sraw $rA, $rS, $rB", IntShift,
1103                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
1104 }
1105 }
1106
1107 let PPC970_Unit = 1 in {  // FXU Operations.
1108 let Defs = [CARRY] in {
1109 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
1110                      "srawi $rA, $rS, $SH", IntShift,
1111                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
1112 }
1113 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
1114                       "cntlzw $rA, $rS", IntGeneral,
1115                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
1116 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
1117                       "extsb $rA, $rS", IntSimple,
1118                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
1119 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
1120                       "extsh $rA, $rS", IntSimple,
1121                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
1122
1123 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1124                           "cmpw $crD, $rA, $rB", IntCompare>;
1125 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1126                           "cmplw $crD, $rA, $rB", IntCompare>;
1127 }
1128 let PPC970_Unit = 3 in {  // FPU Operations.
1129 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1130 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1131 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
1132                       "fcmpu $crD, $fA, $fB", FPCompare>;
1133 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
1134                       "fcmpu $crD, $fA, $fB", FPCompare>;
1135
1136 let Uses = [RM] in {
1137   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
1138                         "fctiwz $frD, $frB", FPGeneral,
1139                         [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
1140   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
1141                         "frsp $frD, $frB", FPGeneral,
1142                         [(set F4RC:$frD, (fround F8RC:$frB))]>;
1143   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
1144                         "fsqrt $frD, $frB", FPSqrt,
1145                         [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
1146   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
1147                         "fsqrts $frD, $frB", FPSqrt,
1148                         [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
1149   }
1150 }
1151
1152 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1153 /// often coalesced away and we don't want the dispatch group builder to think
1154 /// that they will fill slots (which could cause the load of a LSU reject to
1155 /// sneak into a d-group with a store).
1156 def FMR   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1157                      "fmr $frD, $frB", FPGeneral,
1158                      []>,  // (set F4RC:$frD, F4RC:$frB)
1159                      PPC970_Unit_Pseudo;
1160
1161 let PPC970_Unit = 3 in {  // FPU Operations.
1162 // These are artificially split into two different forms, for 4/8 byte FP.
1163 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1164                       "fabs $frD, $frB", FPGeneral,
1165                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
1166 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1167                       "fabs $frD, $frB", FPGeneral,
1168                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
1169 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1170                       "fnabs $frD, $frB", FPGeneral,
1171                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
1172 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1173                       "fnabs $frD, $frB", FPGeneral,
1174                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
1175 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1176                       "fneg $frD, $frB", FPGeneral,
1177                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
1178 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1179                       "fneg $frD, $frB", FPGeneral,
1180                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
1181 }
1182
1183
1184 // XL-Form instructions.  condition register logical ops.
1185 //
1186 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1187                       "mcrf $BF, $BFA", BrMCR>,
1188              PPC970_DGroup_First, PPC970_Unit_CRU;
1189
1190 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1191                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1192                       "creqv $CRD, $CRA, $CRB", BrCR,
1193                       []>;
1194
1195 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1196                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1197                       "cror $CRD, $CRA, $CRB", BrCR,
1198                       []>;
1199
1200 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1201               "creqv $dst, $dst, $dst", BrCR,
1202               []>;
1203
1204 def CRUNSET: XLForm_1_ext<19, 193, (outs CRBITRC:$dst), (ins),
1205               "crxor $dst, $dst, $dst", BrCR,
1206               []>;
1207
1208 let Defs = [CR1EQ], CRD = 6 in {
1209 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1210               "creqv 6, 6, 6", BrCR,
1211               [(PPCcr6set)]>;
1212
1213 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1214               "crxor 6, 6, 6", BrCR,
1215               [(PPCcr6unset)]>;
1216 }
1217
1218 // XFX-Form instructions.  Instructions that deal with SPRs.
1219 //
1220 let Uses = [CTR] in {
1221 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1222                           "mfctr $rT", SprMFSPR>,
1223             PPC970_DGroup_First, PPC970_Unit_FXU;
1224 }
1225 let Defs = [CTR], Pattern = [(PPCmtctr GPRC:$rS)] in {
1226 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1227                           "mtctr $rS", SprMTSPR>,
1228             PPC970_DGroup_First, PPC970_Unit_FXU;
1229 }
1230
1231 let Defs = [LR] in {
1232 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1233                           "mtlr $rS", SprMTSPR>,
1234             PPC970_DGroup_First, PPC970_Unit_FXU;
1235 }
1236 let Uses = [LR] in {
1237 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1238                           "mflr $rT", SprMFSPR>,
1239             PPC970_DGroup_First, PPC970_Unit_FXU;
1240 }
1241
1242 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1243 // a GPR on the PPC970.  As such, copies in and out have the same performance
1244 // characteristics as an OR instruction.
1245 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1246                              "mtspr 256, $rS", IntGeneral>,
1247                PPC970_DGroup_Single, PPC970_Unit_FXU;
1248 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1249                              "mfspr $rT, 256", IntGeneral>,
1250                PPC970_DGroup_First, PPC970_Unit_FXU;
1251
1252 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins GPRC:$rS),
1253                       "mtcrf $FXM, $rS", BrMCRX>,
1254             PPC970_MicroCode, PPC970_Unit_CRU;
1255
1256 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1257 // declaring that here gives the local register allocator problems with this:
1258 //  vreg = MCRF  CR0
1259 //  MFCR  <kill of whatever preg got assigned to vreg>
1260 // while not declaring it breaks DeadMachineInstructionElimination.
1261 // As it turns out, in all cases where we currently use this,
1262 // we're only interested in one subregister of it.  Represent this in the
1263 // instruction to keep the register allocator from becoming confused.
1264 //
1265 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1266 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1267                        "#MFCRpseud", SprMFCR>,
1268             PPC970_MicroCode, PPC970_Unit_CRU;
1269
1270 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1271                      "mfcr $rT", SprMFCR>,
1272                      PPC970_MicroCode, PPC970_Unit_CRU;
1273
1274 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1275                        "mfocrf $rT, $FXM", SprMFCR>,
1276             PPC970_DGroup_First, PPC970_Unit_CRU;
1277
1278 // Instructions to manipulate FPSCR.  Only long double handling uses these.
1279 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
1280
1281 let Uses = [RM], Defs = [RM] in {
1282   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1283                          "mtfsb0 $FM", IntMTFSB0,
1284                         [(PPCmtfsb0 (i32 imm:$FM))]>,
1285                PPC970_DGroup_Single, PPC970_Unit_FPU;
1286   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1287                          "mtfsb1 $FM", IntMTFSB0,
1288                         [(PPCmtfsb1 (i32 imm:$FM))]>,
1289                PPC970_DGroup_Single, PPC970_Unit_FPU;
1290   // MTFSF does not actually produce an FP result.  We pretend it copies
1291   // input reg B to the output.  If we didn't do this it would look like the
1292   // instruction had no outputs (because we aren't modelling the FPSCR) and
1293   // it would be deleted.
1294   def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
1295                                 (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
1296                          "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
1297                          [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
1298                                                      F8RC:$rT, F8RC:$FRB))]>,
1299                PPC970_DGroup_Single, PPC970_Unit_FPU;
1300 }
1301 let Uses = [RM] in {
1302   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1303                          "mffs $rT", IntMFFS,
1304                          [(set F8RC:$rT, (PPCmffs))]>,
1305                PPC970_DGroup_Single, PPC970_Unit_FPU;
1306   def FADDrtz: AForm_2<63, 21,
1307                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1308                       "fadd $FRT, $FRA, $FRB", FPAddSub,
1309                       [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
1310                PPC970_DGroup_Single, PPC970_Unit_FPU;
1311 }
1312
1313
1314 let PPC970_Unit = 1 in {  // FXU Operations.
1315
1316 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1317 //
1318 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1319                      "add $rT, $rA, $rB", IntSimple,
1320                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
1321 let Defs = [CARRY] in {
1322 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1323                      "addc $rT, $rA, $rB", IntGeneral,
1324                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
1325                      PPC970_DGroup_Cracked;
1326 }
1327 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1328                      "divw $rT, $rA, $rB", IntDivW,
1329                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
1330                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1331 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1332                      "divwu $rT, $rA, $rB", IntDivW,
1333                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
1334                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1335 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1336                      "mulhw $rT, $rA, $rB", IntMulHW,
1337                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
1338 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1339                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1340                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
1341 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1342                      "mullw $rT, $rA, $rB", IntMulHW,
1343                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
1344 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1345                      "subf $rT, $rA, $rB", IntGeneral,
1346                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
1347 let Defs = [CARRY] in {
1348 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1349                      "subfc $rT, $rA, $rB", IntGeneral,
1350                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
1351                      PPC970_DGroup_Cracked;
1352 }
1353 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1354                       "neg $rT, $rA", IntSimple,
1355                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
1356 let Uses = [CARRY], Defs = [CARRY] in {
1357 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1358                       "adde $rT, $rA, $rB", IntGeneral,
1359                       [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
1360 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1361                       "addme $rT, $rA", IntGeneral,
1362                       [(set GPRC:$rT, (adde GPRC:$rA, -1))]>;
1363 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1364                       "addze $rT, $rA", IntGeneral,
1365                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
1366 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1367                       "subfe $rT, $rA, $rB", IntGeneral,
1368                       [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
1369 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1370                       "subfme $rT, $rA", IntGeneral,
1371                       [(set GPRC:$rT, (sube -1, GPRC:$rA))]>;
1372 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1373                       "subfze $rT, $rA", IntGeneral,
1374                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
1375 }
1376 }
1377
1378 // A-Form instructions.  Most of the instructions executed in the FPU are of
1379 // this type.
1380 //
1381 let PPC970_Unit = 3 in {  // FPU Operations.
1382 let Uses = [RM] in {
1383   def FMADD : AForm_1<63, 29,
1384                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1385                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1386                       [(set F8RC:$FRT,
1387                             (fma F8RC:$FRA, F8RC:$FRC, F8RC:$FRB))]>;
1388   def FMADDS : AForm_1<59, 29,
1389                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1390                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1391                       [(set F4RC:$FRT,
1392                             (fma F4RC:$FRA, F4RC:$FRC, F4RC:$FRB))]>;
1393   def FMSUB : AForm_1<63, 28,
1394                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1395                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1396                       [(set F8RC:$FRT,
1397                             (fma F8RC:$FRA, F8RC:$FRC, (fneg F8RC:$FRB)))]>;
1398   def FMSUBS : AForm_1<59, 28,
1399                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1400                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1401                       [(set F4RC:$FRT,
1402                             (fma F4RC:$FRA, F4RC:$FRC, (fneg F4RC:$FRB)))]>;
1403   def FNMADD : AForm_1<63, 31,
1404                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1405                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1406                       [(set F8RC:$FRT,
1407                             (fneg (fma F8RC:$FRA, F8RC:$FRC, F8RC:$FRB)))]>;
1408   def FNMADDS : AForm_1<59, 31,
1409                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1410                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1411                       [(set F4RC:$FRT,
1412                             (fneg (fma F4RC:$FRA, F4RC:$FRC, F4RC:$FRB)))]>;
1413   def FNMSUB : AForm_1<63, 30,
1414                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1415                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1416                       [(set F8RC:$FRT, (fneg (fma F8RC:$FRA, F8RC:$FRC,
1417                                                   (fneg F8RC:$FRB))))]>;
1418   def FNMSUBS : AForm_1<59, 30,
1419                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1420                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1421                       [(set F4RC:$FRT, (fneg (fma F4RC:$FRA, F4RC:$FRC,
1422                                                   (fneg F4RC:$FRB))))]>;
1423 }
1424 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1425 // having 4 of these, force the comparison to always be an 8-byte double (code
1426 // should use an FMRSD if the input comparison value really wants to be a float)
1427 // and 4/8 byte forms for the result and operand type..
1428 def FSELD : AForm_1<63, 23,
1429                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1430                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1431                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1432 def FSELS : AForm_1<63, 23,
1433                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1434                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1435                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1436 let Uses = [RM] in {
1437   def FADD  : AForm_2<63, 21,
1438                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1439                       "fadd $FRT, $FRA, $FRB", FPAddSub,
1440                       [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1441   def FADDS : AForm_2<59, 21,
1442                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1443                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1444                       [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1445   def FDIV  : AForm_2<63, 18,
1446                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1447                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1448                       [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1449   def FDIVS : AForm_2<59, 18,
1450                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1451                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1452                       [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1453   def FMUL  : AForm_3<63, 25,
1454                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC),
1455                       "fmul $FRT, $FRA, $FRC", FPFused,
1456                       [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRC))]>;
1457   def FMULS : AForm_3<59, 25,
1458                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC),
1459                       "fmuls $FRT, $FRA, $FRC", FPGeneral,
1460                       [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRC))]>;
1461   def FSUB  : AForm_2<63, 20,
1462                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1463                       "fsub $FRT, $FRA, $FRB", FPAddSub,
1464                       [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1465   def FSUBS : AForm_2<59, 20,
1466                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1467                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1468                       [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1469   }
1470 }
1471
1472 let PPC970_Unit = 1 in {  // FXU Operations.
1473   def ISEL  : AForm_4<31, 15,
1474                      (outs GPRC:$rT), (ins GPRC_NOR0:$rA, GPRC:$rB, pred:$cond),
1475                      "isel $rT, $rA, $rB, $cond", IntGeneral,
1476                      []>;
1477 }
1478
1479 let PPC970_Unit = 1 in {  // FXU Operations.
1480 // M-Form instructions.  rotate and mask instructions.
1481 //
1482 let isCommutable = 1 in {
1483 // RLWIMI can be commuted if the rotate amount is zero.
1484 def RLWIMI : MForm_2<20,
1485                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1486                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1487                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1488                       NoEncode<"$rSi">;
1489 }
1490 def RLWINM : MForm_2<21,
1491                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1492                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1493                      []>;
1494 def RLWINMo : MForm_2<21,
1495                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1496                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1497                      []>, isDOT, PPC970_DGroup_Cracked;
1498 def RLWNM  : MForm_2<23,
1499                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1500                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1501                      []>;
1502 }
1503
1504
1505 //===----------------------------------------------------------------------===//
1506 // PowerPC Instruction Patterns
1507 //
1508
1509 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1510 def : Pat<(i32 imm:$imm),
1511           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1512
1513 // Implement the 'not' operation with the NOR instruction.
1514 def NOT : Pat<(not GPRC:$in),
1515               (NOR GPRC:$in, GPRC:$in)>;
1516
1517 // ADD an arbitrary immediate.
1518 def : Pat<(add GPRC:$in, imm:$imm),
1519           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1520 // OR an arbitrary immediate.
1521 def : Pat<(or GPRC:$in, imm:$imm),
1522           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1523 // XOR an arbitrary immediate.
1524 def : Pat<(xor GPRC:$in, imm:$imm),
1525           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1526 // SUBFIC
1527 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1528           (SUBFIC GPRC:$in, imm:$imm)>;
1529
1530 // SHL/SRL
1531 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1532           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1533 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1534           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1535
1536 // ROTL
1537 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1538           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1539 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1540           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1541
1542 // RLWNM
1543 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1544           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1545
1546 // Calls
1547 def : Pat<(PPCcall_Darwin (i32 tglobaladdr:$dst)),
1548           (BL_Darwin tglobaladdr:$dst)>;
1549 def : Pat<(PPCcall_Darwin (i32 texternalsym:$dst)),
1550           (BL_Darwin texternalsym:$dst)>;
1551 def : Pat<(PPCcall_SVR4 (i32 tglobaladdr:$dst)),
1552           (BL_SVR4 tglobaladdr:$dst)>;
1553 def : Pat<(PPCcall_SVR4 (i32 texternalsym:$dst)),
1554           (BL_SVR4 texternalsym:$dst)>;
1555
1556
1557 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1558           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1559
1560 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1561           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1562
1563 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1564           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1565
1566
1567
1568 // Hi and Lo for Darwin Global Addresses.
1569 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1570 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1571 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1572 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1573 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1574 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1575 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1576 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1577 def : Pat<(PPChi tglobaltlsaddr:$g, GPRC:$in),
1578           (ADDIS GPRC:$in, tglobaltlsaddr:$g)>;
1579 def : Pat<(PPClo tglobaltlsaddr:$g, GPRC:$in),
1580           (ADDIL GPRC:$in, tglobaltlsaddr:$g)>;
1581 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1582           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1583 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1584           (ADDIS GPRC:$in, tconstpool:$g)>;
1585 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1586           (ADDIS GPRC:$in, tjumptable:$g)>;
1587 def : Pat<(add GPRC:$in, (PPChi tblockaddress:$g, 0)),
1588           (ADDIS GPRC:$in, tblockaddress:$g)>;
1589
1590 // Standard shifts.  These are represented separately from the real shifts above
1591 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1592 // amounts.
1593 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1594           (SRAW GPRC:$rS, GPRC:$rB)>;
1595 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1596           (SRW GPRC:$rS, GPRC:$rB)>;
1597 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1598           (SLW GPRC:$rS, GPRC:$rB)>;
1599
1600 def : Pat<(zextloadi1 iaddr:$src),
1601           (LBZ iaddr:$src)>;
1602 def : Pat<(zextloadi1 xaddr:$src),
1603           (LBZX xaddr:$src)>;
1604 def : Pat<(extloadi1 iaddr:$src),
1605           (LBZ iaddr:$src)>;
1606 def : Pat<(extloadi1 xaddr:$src),
1607           (LBZX xaddr:$src)>;
1608 def : Pat<(extloadi8 iaddr:$src),
1609           (LBZ iaddr:$src)>;
1610 def : Pat<(extloadi8 xaddr:$src),
1611           (LBZX xaddr:$src)>;
1612 def : Pat<(extloadi16 iaddr:$src),
1613           (LHZ iaddr:$src)>;
1614 def : Pat<(extloadi16 xaddr:$src),
1615           (LHZX xaddr:$src)>;
1616 def : Pat<(f64 (extloadf32 iaddr:$src)),
1617           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1618 def : Pat<(f64 (extloadf32 xaddr:$src)),
1619           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1620
1621 def : Pat<(f64 (fextend F4RC:$src)),
1622           (COPY_TO_REGCLASS F4RC:$src, F8RC)>;
1623
1624 // Memory barriers
1625 def : Pat<(membarrier (i32 imm /*ll*/),
1626                       (i32 imm /*ls*/),
1627                       (i32 imm /*sl*/),
1628                       (i32 imm /*ss*/),
1629                       (i32 imm /*device*/)),
1630            (SYNC)>;
1631
1632 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
1633
1634 include "PPCInstrAltivec.td"
1635 include "PPCInstr64Bit.td"