lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 166 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 167                            [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 170 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 171
 172 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 173                            [SDNPHasChain, SDNPOptInGlue]>;
 174
 175 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 176                            [SDNPHasChain, SDNPMayLoad]>;
 177 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 178                            [SDNPHasChain, SDNPMayStore]>;
 179
 180 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 181 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 182                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 184                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 185
 186 // Instructions to support atomic operations
 187 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 188                           [SDNPHasChain, SDNPMayLoad]>;
 189 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 190                           [SDNPHasChain, SDNPMayStore]>;
 191
 192 // Instructions to support medium and large code model
 193 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 194 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 195 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 196
 197
 198 // Instructions to support dynamic alloca.
 199 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 200 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC specific transformation functions and pattern fragments.
 204 //
 205
 206 def SHL32 : SDNodeXForm<imm, [{
 207   // Transformation function: 31 - imm
 208   return getI32Imm(31 - N->getZExtValue());
 209 }]>;
 210
 211 def SRL32 : SDNodeXForm<imm, [{
 212   // Transformation function: 32 - imm
 213   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 214 }]>;
 215
 216 def LO16 : SDNodeXForm<imm, [{
 217   // Transformation function: get the low 16 bits.
 218   return getI32Imm((unsigned short)N->getZExtValue());
 219 }]>;
 220
 221 def HI16 : SDNodeXForm<imm, [{
 222   // Transformation function: shift the immediate value down into the low bits.
 223   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 224 }]>;
 225
 226 def HA16 : SDNodeXForm<imm, [{
 227   // Transformation function: shift the immediate value down into the low bits.
 228   signed int Val = N->getZExtValue();
 229   return getI32Imm((Val - (signed short)Val) >> 16);
 230 }]>;
 231 def MB : SDNodeXForm<imm, [{
 232   // Transformation function: get the start bit of a mask
 233   unsigned mb = 0, me;
 234   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 235   return getI32Imm(mb);
 236 }]>;
 237
 238 def ME : SDNodeXForm<imm, [{
 239   // Transformation function: get the end bit of a mask
 240   unsigned mb, me = 0;
 241   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 242   return getI32Imm(me);
 243 }]>;
 244 def maskimm32 : PatLeaf<(imm), [{
 245   // maskImm predicate - True if immediate is a run of ones.
 246   unsigned mb, me;
 247   if (N->getValueType(0) == MVT::i32)
 248     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 249   else
 250     return false;
 251 }]>;
 252
 253 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 254   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 255   // sign extended field.  Used by instructions like 'addi'.
 256   return (int32_t)Imm == (short)Imm;
 257 }]>;
 258 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 259   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 260   // sign extended field.  Used by instructions like 'addi'.
 261   return (int64_t)Imm == (short)Imm;
 262 }]>;
 263 def immZExt16  : PatLeaf<(imm), [{
 264   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 265   // field.  Used by instructions like 'ori'.
 266   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 267 }], LO16>;
 268
 269 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 270 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 271 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 272 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 273 // clear).
 274 def imm16ShiftedZExt : PatLeaf<(imm), [{
 275   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'xoris'.
 277   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 278 }], HI16>;
 279
 280 def imm16ShiftedSExt : PatLeaf<(imm), [{
 281   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 282   // immediate are set.  Used by instructions like 'addis'.  Identical to
 283   // imm16ShiftedZExt in 32-bit mode.
 284   if (N->getZExtValue() & 0xFFFF) return false;
 285   if (N->getValueType(0) == MVT::i32)
 286     return true;
 287   // For 64-bit, make sure it is sext right.
 288   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 289 }], HI16>;
 290
 291 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 292 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 293 // offsets are hidden behind TOC entries than the values of the lower-order
 294 // bits cannot be checked directly. As a result, we need to also incorporate
 295 // an alignment check into the relevant patterns.
 296
 297 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 298   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 299 }]>;
 300 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 301                             (store node:$val, node:$ptr), [{
 302   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 303 }]>;
 304 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 305   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 306 }]>;
 307 def aligned4pre_store : PatFrag<
 308                           (ops node:$val, node:$base, node:$offset),
 309                           (pre_store node:$val, node:$base, node:$offset), [{
 310   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 311 }]>;
 312
 313 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 314   return cast<LoadSDNode>(N)->getAlignment() < 4;
 315 }]>;
 316 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 317                               (store node:$val, node:$ptr), [{
 318   return cast<StoreSDNode>(N)->getAlignment() < 4;
 319 }]>;
 320 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 321   return cast<LoadSDNode>(N)->getAlignment() < 4;
 322 }]>;
 323
 324 //===----------------------------------------------------------------------===//
 325 // PowerPC Flag Definitions.
 326
 327 class isPPC64 { bit PPC64 = 1; }
 328 class isDOT   { bit RC = 1; }
 329
 330 class RegConstraint<string C> {
 331   string Constraints = C;
 332 }
 333 class NoEncode<string E> {
 334   string DisableEncoding = E;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // PowerPC Operand Definitions.
 340
 341 // In the default PowerPC assembler syntax, registers are specified simply
 342 // by number, so they cannot be distinguished from immediate values (without
 343 // looking at the opcode).  This means that the default operand matching logic
 344 // for the asm parser does not work, and we need to specify custom matchers.
 345 // Since those can only be specified with RegisterOperand classes and not
 346 // directly on the RegisterClass, all instructions patterns used by the asm
 347 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 348 // all their register operands.
 349 // For this purpose, we define one RegisterOperand for each RegisterClass,
 350 // using the same name as the class, just in lower case.
 351
 352 def PPCRegGPRCAsmOperand : AsmOperandClass {
 353   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 354 }
 355 def gprc : RegisterOperand<GPRC> {
 356   let ParserMatchClass = PPCRegGPRCAsmOperand;
 357 }
 358 def PPCRegG8RCAsmOperand : AsmOperandClass {
 359   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 360 }
 361 def g8rc : RegisterOperand<G8RC> {
 362   let ParserMatchClass = PPCRegG8RCAsmOperand;
 363 }
 364 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 365   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 366 }
 367 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 368   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 369 }
 370 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 371   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 372 }
 373 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 374   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 375 }
 376 def PPCRegF8RCAsmOperand : AsmOperandClass {
 377   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 378 }
 379 def f8rc : RegisterOperand<F8RC> {
 380   let ParserMatchClass = PPCRegF8RCAsmOperand;
 381 }
 382 def PPCRegF4RCAsmOperand : AsmOperandClass {
 383   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 384 }
 385 def f4rc : RegisterOperand<F4RC> {
 386   let ParserMatchClass = PPCRegF4RCAsmOperand;
 387 }
 388 def PPCRegVRRCAsmOperand : AsmOperandClass {
 389   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 390 }
 391 def vrrc : RegisterOperand<VRRC> {
 392   let ParserMatchClass = PPCRegVRRCAsmOperand;
 393 }
 394 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 395   let Name = "RegCRBITRC"; let PredicateMethod = "isRegNumber";
 396 }
 397 def crbitrc : RegisterOperand<CRBITRC> {
 398   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 399 }
 400 def PPCRegCRRCAsmOperand : AsmOperandClass {
 401   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 402 }
 403 def crrc : RegisterOperand<CRRC> {
 404   let ParserMatchClass = PPCRegCRRCAsmOperand;
 405 }
 406
 407 def PPCS5ImmAsmOperand : AsmOperandClass {
 408   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 409   let RenderMethod = "addImmOperands";
 410 }
 411 def s5imm   : Operand<i32> {
 412   let PrintMethod = "printS5ImmOperand";
 413   let ParserMatchClass = PPCS5ImmAsmOperand;
 414 }
 415 def PPCU5ImmAsmOperand : AsmOperandClass {
 416   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 417   let RenderMethod = "addImmOperands";
 418 }
 419 def u5imm   : Operand<i32> {
 420   let PrintMethod = "printU5ImmOperand";
 421   let ParserMatchClass = PPCU5ImmAsmOperand;
 422 }
 423 def PPCU6ImmAsmOperand : AsmOperandClass {
 424   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 425   let RenderMethod = "addImmOperands";
 426 }
 427 def u6imm   : Operand<i32> {
 428   let PrintMethod = "printU6ImmOperand";
 429   let ParserMatchClass = PPCU6ImmAsmOperand;
 430 }
 431 def PPCS16ImmAsmOperand : AsmOperandClass {
 432   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 433   let RenderMethod = "addImmOperands";
 434 }
 435 def s16imm  : Operand<i32> {
 436   let PrintMethod = "printS16ImmOperand";
 437   let EncoderMethod = "getS16ImmEncoding";
 438   let ParserMatchClass = PPCS16ImmAsmOperand;
 439 }
 440 def PPCU16ImmAsmOperand : AsmOperandClass {
 441   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 442   let RenderMethod = "addImmOperands";
 443 }
 444 def u16imm  : Operand<i32> {
 445   let PrintMethod = "printU16ImmOperand";
 446   let ParserMatchClass = PPCU16ImmAsmOperand;
 447 }
 448 def PPCDirectBrAsmOperand : AsmOperandClass {
 449   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 450   let RenderMethod = "addBranchTargetOperands";
 451 }
 452 def directbrtarget : Operand<OtherVT> {
 453   let PrintMethod = "printBranchOperand";
 454   let EncoderMethod = "getDirectBrEncoding";
 455   let ParserMatchClass = PPCDirectBrAsmOperand;
 456 }
 457 def absdirectbrtarget : Operand<OtherVT> {
 458   let PrintMethod = "printAbsBranchOperand";
 459   let EncoderMethod = "getAbsDirectBrEncoding";
 460   let ParserMatchClass = PPCDirectBrAsmOperand;
 461 }
 462 def PPCCondBrAsmOperand : AsmOperandClass {
 463   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 464   let RenderMethod = "addBranchTargetOperands";
 465 }
 466 def condbrtarget : Operand<OtherVT> {
 467   let PrintMethod = "printBranchOperand";
 468   let EncoderMethod = "getCondBrEncoding";
 469   let ParserMatchClass = PPCCondBrAsmOperand;
 470 }
 471 def abscondbrtarget : Operand<OtherVT> {
 472   let PrintMethod = "printAbsBranchOperand";
 473   let EncoderMethod = "getAbsCondBrEncoding";
 474   let ParserMatchClass = PPCCondBrAsmOperand;
 475 }
 476 def calltarget : Operand<iPTR> {
 477   let PrintMethod = "printBranchOperand";
 478   let EncoderMethod = "getDirectBrEncoding";
 479   let ParserMatchClass = PPCDirectBrAsmOperand;
 480 }
 481 def abscalltarget : Operand<iPTR> {
 482   let PrintMethod = "printAbsBranchOperand";
 483   let EncoderMethod = "getAbsDirectBrEncoding";
 484   let ParserMatchClass = PPCDirectBrAsmOperand;
 485 }
 486 def PPCCRBitMaskOperand : AsmOperandClass {
 487  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 488 }
 489 def crbitm: Operand<i8> {
 490   let PrintMethod = "printcrbitm";
 491   let EncoderMethod = "get_crbitm_encoding";
 492   let ParserMatchClass = PPCCRBitMaskOperand;
 493 }
 494 // Address operands
 495 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 496 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 497   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 498 }
 499 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 500   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 501 }
 502 // A version of ptr_rc usable with the asm parser.
 503 def PPCRegGxRCOperand : AsmOperandClass {
 504   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 505 }
 506 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 507   let ParserMatchClass = PPCRegGxRCOperand;
 508 }
 509
 510 def PPCDispRIOperand : AsmOperandClass {
 511  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 512  let RenderMethod = "addImmOperands";
 513 }
 514 def dispRI : Operand<iPTR> {
 515   let ParserMatchClass = PPCDispRIOperand;
 516 }
 517 def PPCDispRIXOperand : AsmOperandClass {
 518  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 519  let RenderMethod = "addImmOperands";
 520 }
 521 def dispRIX : Operand<iPTR> {
 522   let ParserMatchClass = PPCDispRIXOperand;
 523 }
 524
 525 def memri : Operand<iPTR> {
 526   let PrintMethod = "printMemRegImm";
 527   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 528   let EncoderMethod = "getMemRIEncoding";
 529 }
 530 def memrr : Operand<iPTR> {
 531   let PrintMethod = "printMemRegReg";
 532   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 533 }
 534 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 535   let PrintMethod = "printMemRegImm";
 536   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 537   let EncoderMethod = "getMemRIXEncoding";
 538 }
 539
 540 // A single-register address. This is used with the SjLj
 541 // pseudo-instructions.
 542 def memr : Operand<iPTR> {
 543   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 544 }
 545
 546 // PowerPC Predicate operand.
 547 def pred : Operand<OtherVT> {
 548   let PrintMethod = "printPredicateOperand";
 549   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 550 }
 551
 552 // Define PowerPC specific addressing mode.
 553 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 554 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 555 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 556 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 557
 558 // The address in a single register. This is used with the SjLj
 559 // pseudo-instructions.
 560 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 561
 562 /// This is just the offset part of iaddr, used for preinc.
 563 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 564
 565 //===----------------------------------------------------------------------===//
 566 // PowerPC Instruction Predicate Definitions.
 567 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 568 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 569 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 570
 571 //===----------------------------------------------------------------------===//
 572 // PowerPC Multiclass Definitions.
 573
 574 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 575                     string asmbase, string asmstr, InstrItinClass itin,
 576                     list<dag> pattern> {
 577   let BaseName = asmbase in {
 578     def NAME : XForm_6<opcode, xo, OOL, IOL,
 579                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 580                        pattern>, RecFormRel;
 581     let Defs = [CR0] in
 582     def o    : XForm_6<opcode, xo, OOL, IOL,
 583                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 584                        []>, isDOT, RecFormRel;
 585   }
 586 }
 587
 588 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 589                      string asmbase, string asmstr, InstrItinClass itin,
 590                      list<dag> pattern> {
 591   let BaseName = asmbase in {
 592     let Defs = [CARRY] in
 593     def NAME : XForm_6<opcode, xo, OOL, IOL,
 594                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 595                        pattern>, RecFormRel;
 596     let Defs = [CARRY, CR0] in
 597     def o    : XForm_6<opcode, xo, OOL, IOL,
 598                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 599                        []>, isDOT, RecFormRel;
 600   }
 601 }
 602
 603 multiclass XForm_10r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 604                     string asmbase, string asmstr, InstrItinClass itin,
 605                     list<dag> pattern> {
 606   let BaseName = asmbase in {
 607     def NAME : XForm_10<opcode, xo, OOL, IOL,
 608                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 609                        pattern>, RecFormRel;
 610     let Defs = [CR0] in
 611     def o    : XForm_10<opcode, xo, OOL, IOL,
 612                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 613                        []>, isDOT, RecFormRel;
 614   }
 615 }
 616
 617 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 618                       string asmbase, string asmstr, InstrItinClass itin,
 619                       list<dag> pattern> {
 620   let BaseName = asmbase in {
 621     let Defs = [CARRY] in
 622     def NAME : XForm_10<opcode, xo, OOL, IOL,
 623                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 624                        pattern>, RecFormRel;
 625     let Defs = [CARRY, CR0] in
 626     def o    : XForm_10<opcode, xo, OOL, IOL,
 627                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 628                        []>, isDOT, RecFormRel;
 629   }
 630 }
 631
 632 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 633                     string asmbase, string asmstr, InstrItinClass itin,
 634                     list<dag> pattern> {
 635   let BaseName = asmbase in {
 636     def NAME : XForm_11<opcode, xo, OOL, IOL,
 637                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 638                        pattern>, RecFormRel;
 639     let Defs = [CR0] in
 640     def o    : XForm_11<opcode, xo, OOL, IOL,
 641                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 642                        []>, isDOT, RecFormRel;
 643   }
 644 }
 645
 646 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 647                     string asmbase, string asmstr, InstrItinClass itin,
 648                     list<dag> pattern> {
 649   let BaseName = asmbase in {
 650     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 651                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 652                        pattern>, RecFormRel;
 653     let Defs = [CR0] in
 654     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 655                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 656                        []>, isDOT, RecFormRel;
 657   }
 658 }
 659
 660 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 661                       string asmbase, string asmstr, InstrItinClass itin,
 662                       list<dag> pattern> {
 663   let BaseName = asmbase in {
 664     let Defs = [CARRY] in
 665     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 666                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 667                        pattern>, RecFormRel;
 668     let Defs = [CARRY, CR0] in
 669     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 670                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 671                        []>, isDOT, RecFormRel;
 672   }
 673 }
 674
 675 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 676                     string asmbase, string asmstr, InstrItinClass itin,
 677                     list<dag> pattern> {
 678   let BaseName = asmbase in {
 679     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 680                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 681                        pattern>, RecFormRel;
 682     let Defs = [CR0] in
 683     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 684                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 685                        []>, isDOT, RecFormRel;
 686   }
 687 }
 688
 689 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 690                       string asmbase, string asmstr, InstrItinClass itin,
 691                       list<dag> pattern> {
 692   let BaseName = asmbase in {
 693     let Defs = [CARRY] in
 694     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 695                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 696                        pattern>, RecFormRel;
 697     let Defs = [CARRY, CR0] in
 698     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 699                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 700                        []>, isDOT, RecFormRel;
 701   }
 702 }
 703
 704 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 705                     string asmbase, string asmstr, InstrItinClass itin,
 706                     list<dag> pattern> {
 707   let BaseName = asmbase in {
 708     def NAME : MForm_2<opcode, OOL, IOL,
 709                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 710                        pattern>, RecFormRel;
 711     let Defs = [CR0] in
 712     def o    : MForm_2<opcode, OOL, IOL,
 713                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 714                        []>, isDOT, RecFormRel;
 715   }
 716 }
 717
 718 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 719                     string asmbase, string asmstr, InstrItinClass itin,
 720                     list<dag> pattern> {
 721   let BaseName = asmbase in {
 722     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 723                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 724                        pattern>, RecFormRel;
 725     let Defs = [CR0] in
 726     def o    : MDForm_1<opcode, xo, OOL, IOL,
 727                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 728                        []>, isDOT, RecFormRel;
 729   }
 730 }
 731
 732 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 733                      string asmbase, string asmstr, InstrItinClass itin,
 734                      list<dag> pattern> {
 735   let BaseName = asmbase in {
 736     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 737                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 738                         pattern>, RecFormRel;
 739     let Defs = [CR0] in
 740     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 741                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 742                         []>, isDOT, RecFormRel;
 743   }
 744 }
 745
 746 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 747                       string asmbase, string asmstr, InstrItinClass itin,
 748                       list<dag> pattern> {
 749   let BaseName = asmbase in {
 750     let Defs = [CARRY] in
 751     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 752                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 753                        pattern>, RecFormRel;
 754     let Defs = [CARRY, CR0] in
 755     def o    : XSForm_1<opcode, xo, OOL, IOL,
 756                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 757                        []>, isDOT, RecFormRel;
 758   }
 759 }
 760
 761 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 762                     string asmbase, string asmstr, InstrItinClass itin,
 763                     list<dag> pattern> {
 764   let BaseName = asmbase in {
 765     def NAME : XForm_26<opcode, xo, OOL, IOL,
 766                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 767                        pattern>, RecFormRel;
 768     let Defs = [CR1] in
 769     def o    : XForm_26<opcode, xo, OOL, IOL,
 770                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 771                        []>, isDOT, RecFormRel;
 772   }
 773 }
 774
 775 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 776                     string asmbase, string asmstr, InstrItinClass itin,
 777                     list<dag> pattern> {
 778   let BaseName = asmbase in {
 779     def NAME : AForm_1<opcode, xo, OOL, IOL,
 780                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 781                        pattern>, RecFormRel;
 782     let Defs = [CR1] in
 783     def o    : AForm_1<opcode, xo, OOL, IOL,
 784                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 785                        []>, isDOT, RecFormRel;
 786   }
 787 }
 788
 789 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 790                     string asmbase, string asmstr, InstrItinClass itin,
 791                     list<dag> pattern> {
 792   let BaseName = asmbase in {
 793     def NAME : AForm_2<opcode, xo, OOL, IOL,
 794                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 795                        pattern>, RecFormRel;
 796     let Defs = [CR1] in
 797     def o    : AForm_2<opcode, xo, OOL, IOL,
 798                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 799                        []>, isDOT, RecFormRel;
 800   }
 801 }
 802
 803 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 804                     string asmbase, string asmstr, InstrItinClass itin,
 805                     list<dag> pattern> {
 806   let BaseName = asmbase in {
 807     def NAME : AForm_3<opcode, xo, OOL, IOL,
 808                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 809                        pattern>, RecFormRel;
 810     let Defs = [CR1] in
 811     def o    : AForm_3<opcode, xo, OOL, IOL,
 812                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 813                        []>, isDOT, RecFormRel;
 814   }
 815 }
 816
 817 //===----------------------------------------------------------------------===//
 818 // PowerPC Instruction Definitions.
 819
 820 // Pseudo-instructions:
 821
 822 let hasCtrlDep = 1 in {
 823 let Defs = [R1], Uses = [R1] in {
 824 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 825                               [(callseq_start timm:$amt)]>;
 826 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 827                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 828 }
 829
 830 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 831                               "UPDATE_VRSAVE $rD, $rS", []>;
 832 }
 833
 834 let Defs = [R1], Uses = [R1] in
 835 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 836                        [(set i32:$result,
 837                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 838
 839 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 840 // instruction selection into a branch sequence.
 841 let usesCustomInserter = 1,    // Expanded after instruction selection.
 842     PPC970_Single = 1 in {
 843   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 844   // because either operand might become the first operand in an isel, and
 845   // that operand cannot be r0.
 846   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 847                               gprc_nor0:$T, gprc_nor0:$F,
 848                               i32imm:$BROPC), "#SELECT_CC_I4",
 849                               []>;
 850   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 851                               g8rc_nox0:$T, g8rc_nox0:$F,
 852                               i32imm:$BROPC), "#SELECT_CC_I8",
 853                               []>;
 854   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
 855                               i32imm:$BROPC), "#SELECT_CC_F4",
 856                               []>;
 857   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
 858                               i32imm:$BROPC), "#SELECT_CC_F8",
 859                               []>;
 860   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
 861                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 862                               []>;
 863 }
 864
 865 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 866 // scavenge a register for it.
 867 let mayStore = 1 in
 868 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
 869                      "#SPILL_CR", []>;
 870
 871 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 872 // spilled), so we'll need to scavenge a register for it.
 873 let mayLoad = 1 in
 874 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
 875                      "#RESTORE_CR", []>;
 876
 877 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 878   let isReturn = 1, Uses = [LR, RM] in
 879     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 880                            [(retflag)]>;
 881   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
 882     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 883
 884     let isCodeGenOnly = 1 in
 885     def BCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
 886                             "b${cond:cc}ctr ${cond:reg}", BrB, []>;
 887   }
 888 }
 889
 890 let Defs = [LR] in
 891   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 892                    PPC970_Unit_BRU;
 893
 894 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 895   let isBarrier = 1 in {
 896   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 897                   "b $dst", BrB,
 898                   [(br bb:$dst)]>;
 899   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
 900                   "ba $dst", BrB, []>;
 901   }
 902
 903   // BCC represents an arbitrary conditional branch on a predicate.
 904   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 905   // a two-value operand where a dag node expects two operands. :(
 906   let isCodeGenOnly = 1 in {
 907     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 908                     "b${cond:cc} ${cond:reg}, $dst"
 909                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
 910     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 911                      "b${cond:cc}a ${cond:reg}, $dst">;
 912
 913     let isReturn = 1, Uses = [LR, RM] in
 914     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 915                            "b${cond:cc}lr ${cond:reg}", BrB, []>;
 916
 917     let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 918       def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 919                              "bdzlr", BrB, []>;
 920       def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 921                              "bdnzlr", BrB, []>;
 922     }
 923   }
 924
 925   let Defs = [CTR], Uses = [CTR] in {
 926     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 927                        "bdz $dst">;
 928     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 929                        "bdnz $dst">;
 930     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
 931                         "bdza $dst">;
 932     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
 933                         "bdnza $dst">;
 934   }
 935 }
 936
 937 // The unconditional BCL used by the SjLj setjmp code.
 938 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 939   let Defs = [LR], Uses = [RM] in {
 940     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 941                             "bcl 20, 31, $dst">;
 942   }
 943 }
 944
 945 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 946   // Convenient aliases for call instructions
 947   let Uses = [RM] in {
 948     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 949                     "bl $func", BrB, []>;  // See Pat patterns below.
 950     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
 951                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 952
 953     let isCodeGenOnly = 1 in {
 954       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
 955                        "b${cond:cc}l ${cond:reg}, $dst">;
 956       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 957                         "b${cond:cc}la ${cond:reg}, $dst">;
 958     }
 959   }
 960   let Uses = [CTR, RM] in {
 961     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 962                              "bctrl", BrB, [(PPCbctrl)]>,
 963                 Requires<[In32BitMode]>;
 964
 965     let isCodeGenOnly = 1 in
 966     def BCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
 967                              "b${cond:cc}ctrl ${cond:reg}", BrB, []>;
 968   }
 969   let Uses = [LR, RM] in {
 970     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
 971                             "blrl", BrB, []>;
 972
 973     let isCodeGenOnly = 1 in
 974     def BCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
 975                             "b${cond:cc}lrl ${cond:reg}", BrB, []>;
 976   }
 977   let Defs = [CTR], Uses = [CTR, RM] in {
 978     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
 979                         "bdzl $dst">;
 980     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
 981                         "bdnzl $dst">;
 982     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
 983                          "bdzla $dst">;
 984     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
 985                          "bdnzla $dst">;
 986   }
 987   let Defs = [CTR], Uses = [CTR, LR, RM] in {
 988     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
 989                                "bdzlrl", BrB, []>;
 990     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
 991                                "bdnzlrl", BrB, []>;
 992   }
 993 }
 994
 995 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 996 def TCRETURNdi :Pseudo< (outs),
 997                         (ins calltarget:$dst, i32imm:$offset),
 998                  "#TC_RETURNd $dst $offset",
 999                  []>;
1000
1001
1002 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1003 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1004                  "#TC_RETURNa $func $offset",
1005                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1006
1007 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1008 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1009                  "#TC_RETURNr $dst $offset",
1010                  []>;
1011
1012
1013 let isCodeGenOnly = 1 in {
1014
1015 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1016     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1017 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
1018      Requires<[In32BitMode]>;
1019
1020 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1021     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1022 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1023                   "b $dst", BrB,
1024                   []>;
1025
1026 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1027     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1028 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1029                   "ba $dst", BrB,
1030                   []>;
1031
1032 }
1033
1034 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1035   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1036                             "#EH_SJLJ_SETJMP32",
1037                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1038                           Requires<[In32BitMode]>;
1039   let isTerminator = 1 in
1040   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1041                             "#EH_SJLJ_LONGJMP32",
1042                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1043                           Requires<[In32BitMode]>;
1044 }
1045
1046 let isBranch = 1, isTerminator = 1 in {
1047   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1048                         "#EH_SjLj_Setup\t$dst", []>;
1049 }
1050
1051 // System call.
1052 let PPC970_Unit = 7 in {
1053   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1054                       "sc $lev", BrB, [(PPCsc (i32 imm:$lev))]>;
1055 }
1056
1057 // DCB* instructions.
1058 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
1059                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1060                       PPC970_DGroup_Single;
1061 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
1062                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1063                       PPC970_DGroup_Single;
1064 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
1065                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1066                       PPC970_DGroup_Single;
1067 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
1068                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1069                       PPC970_DGroup_Single;
1070 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
1071                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1072                       PPC970_DGroup_Single;
1073 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
1074                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1075                       PPC970_DGroup_Single;
1076 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
1077                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1078                       PPC970_DGroup_Single;
1079 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
1080                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1081                       PPC970_DGroup_Single;
1082
1083 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1084           (DCBT xoaddr:$dst)>;
1085
1086 // Atomic operations
1087 let usesCustomInserter = 1 in {
1088   let Defs = [CR0] in {
1089     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1090       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1091       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1092     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1093       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1094       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1095     def ATOMIC_LOAD_AND_I8 : Pseudo<
1096       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1097       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1098     def ATOMIC_LOAD_OR_I8 : Pseudo<
1099       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1100       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1101     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1102       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1103       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1104     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1105       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1106       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1107     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1108       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1109       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1110     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1111       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1112       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1113     def ATOMIC_LOAD_AND_I16 : Pseudo<
1114       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1115       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1116     def ATOMIC_LOAD_OR_I16 : Pseudo<
1117       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1118       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1119     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1120       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1121       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1122     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1123       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1124       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1125     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1126       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1127       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1128     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1129       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1130       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1131     def ATOMIC_LOAD_AND_I32 : Pseudo<
1132       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1133       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1134     def ATOMIC_LOAD_OR_I32 : Pseudo<
1135       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1136       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1137     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1138       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1139       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1140     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1141       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1142       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1143
1144     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1145       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1146       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1147     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1148       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1149       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1150     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1151       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1152       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1153
1154     def ATOMIC_SWAP_I8 : Pseudo<
1155       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1156       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1157     def ATOMIC_SWAP_I16 : Pseudo<
1158       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1159       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1160     def ATOMIC_SWAP_I32 : Pseudo<
1161       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1162       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1163   }
1164 }
1165
1166 // Instructions to support atomic operations
1167 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1168                    "lwarx $rD, $src", LdStLWARX,
1169                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
1170
1171 let Defs = [CR0] in
1172 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1173                    "stwcx. $rS, $dst", LdStSTWCX,
1174                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
1175                    isDOT;
1176
1177 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1178 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
1179
1180 //===----------------------------------------------------------------------===//
1181 // PPC32 Load Instructions.
1182 //
1183
1184 // Unindexed (r+i) Loads.
1185 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1186 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1187                   "lbz $rD, $src", LdStLoad,
1188                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1189 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1190                   "lha $rD, $src", LdStLHA,
1191                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1192                   PPC970_DGroup_Cracked;
1193 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1194                   "lhz $rD, $src", LdStLoad,
1195                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1196 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1197                   "lwz $rD, $src", LdStLoad,
1198                   [(set i32:$rD, (load iaddr:$src))]>;
1199
1200 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1201                   "lfs $rD, $src", LdStLFD,
1202                   [(set f32:$rD, (load iaddr:$src))]>;
1203 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1204                   "lfd $rD, $src", LdStLFD,
1205                   [(set f64:$rD, (load iaddr:$src))]>;
1206
1207
1208 // Unindexed (r+i) Loads with Update (preinc).
1209 let mayLoad = 1, neverHasSideEffects = 1 in {
1210 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1211                    "lbzu $rD, $addr", LdStLoadUpd,
1212                    []>, RegConstraint<"$addr.reg = $ea_result">,
1213                    NoEncode<"$ea_result">;
1214
1215 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1216                    "lhau $rD, $addr", LdStLHAU,
1217                    []>, RegConstraint<"$addr.reg = $ea_result">,
1218                    NoEncode<"$ea_result">;
1219
1220 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1221                    "lhzu $rD, $addr", LdStLoadUpd,
1222                    []>, RegConstraint<"$addr.reg = $ea_result">,
1223                    NoEncode<"$ea_result">;
1224
1225 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1226                    "lwzu $rD, $addr", LdStLoadUpd,
1227                    []>, RegConstraint<"$addr.reg = $ea_result">,
1228                    NoEncode<"$ea_result">;
1229
1230 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1231                   "lfsu $rD, $addr", LdStLFDU,
1232                   []>, RegConstraint<"$addr.reg = $ea_result">,
1233                    NoEncode<"$ea_result">;
1234
1235 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1236                   "lfdu $rD, $addr", LdStLFDU,
1237                   []>, RegConstraint<"$addr.reg = $ea_result">,
1238                    NoEncode<"$ea_result">;
1239
1240
1241 // Indexed (r+r) Loads with Update (preinc).
1242 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1243                    (ins memrr:$addr),
1244                    "lbzux $rD, $addr", LdStLoadUpd,
1245                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1246                    NoEncode<"$ea_result">;
1247
1248 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1249                    (ins memrr:$addr),
1250                    "lhaux $rD, $addr", LdStLHAU,
1251                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1252                    NoEncode<"$ea_result">;
1253
1254 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1255                    (ins memrr:$addr),
1256                    "lhzux $rD, $addr", LdStLoadUpd,
1257                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1258                    NoEncode<"$ea_result">;
1259
1260 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1261                    (ins memrr:$addr),
1262                    "lwzux $rD, $addr", LdStLoadUpd,
1263                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1264                    NoEncode<"$ea_result">;
1265
1266 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1267                    (ins memrr:$addr),
1268                    "lfsux $rD, $addr", LdStLFDU,
1269                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1270                    NoEncode<"$ea_result">;
1271
1272 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1273                    (ins memrr:$addr),
1274                    "lfdux $rD, $addr", LdStLFDU,
1275                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1276                    NoEncode<"$ea_result">;
1277 }
1278 }
1279
1280 // Indexed (r+r) Loads.
1281 //
1282 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1283 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1284                    "lbzx $rD, $src", LdStLoad,
1285                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1286 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1287                    "lhax $rD, $src", LdStLHA,
1288                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1289                    PPC970_DGroup_Cracked;
1290 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1291                    "lhzx $rD, $src", LdStLoad,
1292                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1293 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1294                    "lwzx $rD, $src", LdStLoad,
1295                    [(set i32:$rD, (load xaddr:$src))]>;
1296
1297
1298 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1299                    "lhbrx $rD, $src", LdStLoad,
1300                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1301 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1302                    "lwbrx $rD, $src", LdStLoad,
1303                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1304
1305 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1306                       "lfsx $frD, $src", LdStLFD,
1307                       [(set f32:$frD, (load xaddr:$src))]>;
1308 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1309                       "lfdx $frD, $src", LdStLFD,
1310                       [(set f64:$frD, (load xaddr:$src))]>;
1311
1312 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1313                       "lfiwax $frD, $src", LdStLFD,
1314                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1315 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1316                       "lfiwzx $frD, $src", LdStLFD,
1317                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1318 }
1319
1320 //===----------------------------------------------------------------------===//
1321 // PPC32 Store Instructions.
1322 //
1323
1324 // Unindexed (r+i) Stores.
1325 let PPC970_Unit = 2 in {
1326 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1327                    "stb $rS, $src", LdStStore,
1328                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1329 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1330                    "sth $rS, $src", LdStStore,
1331                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1332 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1333                    "stw $rS, $src", LdStStore,
1334                    [(store i32:$rS, iaddr:$src)]>;
1335 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1336                    "stfs $rS, $dst", LdStSTFD,
1337                    [(store f32:$rS, iaddr:$dst)]>;
1338 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1339                    "stfd $rS, $dst", LdStSTFD,
1340                    [(store f64:$rS, iaddr:$dst)]>;
1341 }
1342
1343 // Unindexed (r+i) Stores with Update (preinc).
1344 let PPC970_Unit = 2, mayStore = 1 in {
1345 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1346                     "stbu $rS, $dst", LdStStoreUpd, []>,
1347                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1348 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1349                     "sthu $rS, $dst", LdStStoreUpd, []>,
1350                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1351 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1352                     "stwu $rS, $dst", LdStStoreUpd, []>,
1353                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1354 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1355                     "stfsu $rS, $dst", LdStSTFDU, []>,
1356                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1357 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1358                     "stfdu $rS, $dst", LdStSTFDU, []>,
1359                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1360 }
1361
1362 // Patterns to match the pre-inc stores.  We can't put the patterns on
1363 // the instruction definitions directly as ISel wants the address base
1364 // and offset to be separate operands, not a single complex operand.
1365 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1366           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1367 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1368           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1369 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1370           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1371 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1372           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1373 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1374           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1375
1376 // Indexed (r+r) Stores.
1377 let PPC970_Unit = 2 in {
1378 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1379                    "stbx $rS, $dst", LdStStore,
1380                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1381                    PPC970_DGroup_Cracked;
1382 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1383                    "sthx $rS, $dst", LdStStore,
1384                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1385                    PPC970_DGroup_Cracked;
1386 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1387                    "stwx $rS, $dst", LdStStore,
1388                    [(store i32:$rS, xaddr:$dst)]>,
1389                    PPC970_DGroup_Cracked;
1390
1391 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1392                    "sthbrx $rS, $dst", LdStStore,
1393                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1394                    PPC970_DGroup_Cracked;
1395 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1396                    "stwbrx $rS, $dst", LdStStore,
1397                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1398                    PPC970_DGroup_Cracked;
1399
1400 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1401                      "stfiwx $frS, $dst", LdStSTFD,
1402                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1403
1404 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1405                      "stfsx $frS, $dst", LdStSTFD,
1406                      [(store f32:$frS, xaddr:$dst)]>;
1407 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1408                      "stfdx $frS, $dst", LdStSTFD,
1409                      [(store f64:$frS, xaddr:$dst)]>;
1410 }
1411
1412 // Indexed (r+r) Stores with Update (preinc).
1413 let PPC970_Unit = 2, mayStore = 1 in {
1414 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1415                     "stbux $rS, $dst", LdStStoreUpd, []>,
1416                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1417                     PPC970_DGroup_Cracked;
1418 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1419                     "sthux $rS, $dst", LdStStoreUpd, []>,
1420                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1421                     PPC970_DGroup_Cracked;
1422 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1423                     "stwux $rS, $dst", LdStStoreUpd, []>,
1424                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1425                     PPC970_DGroup_Cracked;
1426 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1427                     "stfsux $rS, $dst", LdStSTFDU, []>,
1428                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1429                     PPC970_DGroup_Cracked;
1430 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1431                     "stfdux $rS, $dst", LdStSTFDU, []>,
1432                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1433                     PPC970_DGroup_Cracked;
1434 }
1435
1436 // Patterns to match the pre-inc stores.  We can't put the patterns on
1437 // the instruction definitions directly as ISel wants the address base
1438 // and offset to be separate operands, not a single complex operand.
1439 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1440           (STBUX $rS, $ptrreg, $ptroff)>;
1441 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1442           (STHUX $rS, $ptrreg, $ptroff)>;
1443 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1444           (STWUX $rS, $ptrreg, $ptroff)>;
1445 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1446           (STFSUX $rS, $ptrreg, $ptroff)>;
1447 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1448           (STFDUX $rS, $ptrreg, $ptroff)>;
1449
1450 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
1451                         "sync", LdStSync,
1452                         [(int_ppc_sync)]>;
1453
1454 //===----------------------------------------------------------------------===//
1455 // PPC32 Arithmetic Instructions.
1456 //
1457
1458 let PPC970_Unit = 1 in {  // FXU Operations.
1459 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1460                      "addi $rD, $rA, $imm", IntSimple,
1461                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1462 let BaseName = "addic" in {
1463 let Defs = [CARRY] in
1464 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1465                      "addic $rD, $rA, $imm", IntGeneral,
1466                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1467                      RecFormRel, PPC970_DGroup_Cracked;
1468 let Defs = [CARRY, CR0] in
1469 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1470                      "addic. $rD, $rA, $imm", IntGeneral,
1471                      []>, isDOT, RecFormRel;
1472 }
1473 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1474                      "addis $rD, $rA, $imm", IntSimple,
1475                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1476 let isCodeGenOnly = 1 in
1477 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1478                      "la $rD, $sym($rA)", IntGeneral,
1479                      [(set i32:$rD, (add i32:$rA,
1480                                           (PPClo tglobaladdr:$sym, 0)))]>;
1481 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1482                      "mulli $rD, $rA, $imm", IntMulLI,
1483                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1484 let Defs = [CARRY] in
1485 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1486                      "subfic $rD, $rA, $imm", IntGeneral,
1487                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1488
1489 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1490   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1491                        "li $rD, $imm", IntSimple,
1492                        [(set i32:$rD, imm32SExt16:$imm)]>;
1493   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s16imm:$imm),
1494                        "lis $rD, $imm", IntSimple,
1495                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1496 }
1497 }
1498
1499 let PPC970_Unit = 1 in {  // FXU Operations.
1500 let Defs = [CR0] in {
1501 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1502                     "andi. $dst, $src1, $src2", IntGeneral,
1503                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1504                     isDOT;
1505 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1506                     "andis. $dst, $src1, $src2", IntGeneral,
1507                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1508                     isDOT;
1509 }
1510 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1511                     "ori $dst, $src1, $src2", IntSimple,
1512                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1513 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1514                     "oris $dst, $src1, $src2", IntSimple,
1515                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1516 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1517                     "xori $dst, $src1, $src2", IntSimple,
1518                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1519 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1520                     "xoris $dst, $src1, $src2", IntSimple,
1521                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1522 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1523                          []>;
1524 let isCompare = 1, neverHasSideEffects = 1 in {
1525   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1526                           "cmpwi $crD, $rA, $imm", IntCompare>;
1527   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1528                            "cmplwi $dst, $src1, $src2", IntCompare>;
1529 }
1530 }
1531
1532 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1533 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1534                      "nand", "$rA, $rS, $rB", IntSimple,
1535                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1536 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1537                      "and", "$rA, $rS, $rB", IntSimple,
1538                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1539 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1540                      "andc", "$rA, $rS, $rB", IntSimple,
1541                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1542 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1543                      "or", "$rA, $rS, $rB", IntSimple,
1544                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1545 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1546                      "nor", "$rA, $rS, $rB", IntSimple,
1547                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1548 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1549                      "orc", "$rA, $rS, $rB", IntSimple,
1550                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1551 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1552                      "eqv", "$rA, $rS, $rB", IntSimple,
1553                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1554 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1555                      "xor", "$rA, $rS, $rB", IntSimple,
1556                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1557 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1558                      "slw", "$rA, $rS, $rB", IntGeneral,
1559                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1560 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1561                      "srw", "$rA, $rS, $rB", IntGeneral,
1562                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1563 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1564                       "sraw", "$rA, $rS, $rB", IntShift,
1565                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1566 }
1567
1568 let PPC970_Unit = 1 in {  // FXU Operations.
1569 let neverHasSideEffects = 1 in {
1570 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1571                         "srawi", "$rA, $rS, $SH", IntShift,
1572                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1573 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1574                         "cntlzw", "$rA, $rS", IntGeneral,
1575                         [(set i32:$rA, (ctlz i32:$rS))]>;
1576 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1577                         "extsb", "$rA, $rS", IntSimple,
1578                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1579 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1580                         "extsh", "$rA, $rS", IntSimple,
1581                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1582 }
1583 let isCompare = 1, neverHasSideEffects = 1 in {
1584   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1585                             "cmpw $crD, $rA, $rB", IntCompare>;
1586   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1587                             "cmplw $crD, $rA, $rB", IntCompare>;
1588 }
1589 }
1590 let PPC970_Unit = 3 in {  // FPU Operations.
1591 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1592 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1593 let isCompare = 1, neverHasSideEffects = 1 in {
1594   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1595                         "fcmpu $crD, $fA, $fB", FPCompare>;
1596   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1597                         "fcmpu $crD, $fA, $fB", FPCompare>;
1598 }
1599
1600 let Uses = [RM] in {
1601   let neverHasSideEffects = 1 in {
1602   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1603                           "fctiwz", "$frD, $frB", FPGeneral,
1604                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1605
1606   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1607                           "frsp", "$frD, $frB", FPGeneral,
1608                           [(set f32:$frD, (fround f64:$frB))]>;
1609
1610   // The frin -> nearbyint mapping is valid only in fast-math mode.
1611   let Interpretation64Bit = 1 in
1612   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1613                           "frin", "$frD, $frB", FPGeneral,
1614                           [(set f64:$frD, (fnearbyint f64:$frB))]>;
1615   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1616                           "frin", "$frD, $frB", FPGeneral,
1617                           [(set f32:$frD, (fnearbyint f32:$frB))]>;
1618   }
1619
1620   // These pseudos expand to rint but also set FE_INEXACT when the result does
1621   // not equal the argument.
1622   let usesCustomInserter = 1, Defs = [RM] in { // FIXME: Model FPSCR!
1623     def FRINDrint : Pseudo<(outs f8rc:$frD), (ins f8rc:$frB),
1624                             "#FRINDrint", [(set f64:$frD, (frint f64:$frB))]>;
1625     def FRINSrint : Pseudo<(outs f4rc:$frD), (ins f4rc:$frB),
1626                             "#FRINSrint", [(set f32:$frD, (frint f32:$frB))]>;
1627   }
1628
1629   let neverHasSideEffects = 1 in {
1630   let Interpretation64Bit = 1 in
1631   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1632                           "frip", "$frD, $frB", FPGeneral,
1633                           [(set f64:$frD, (fceil f64:$frB))]>;
1634   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1635                           "frip", "$frD, $frB", FPGeneral,
1636                           [(set f32:$frD, (fceil f32:$frB))]>;
1637   let Interpretation64Bit = 1 in
1638   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1639                           "friz", "$frD, $frB", FPGeneral,
1640                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1641   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1642                           "friz", "$frD, $frB", FPGeneral,
1643                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1644   let Interpretation64Bit = 1 in
1645   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1646                           "frim", "$frD, $frB", FPGeneral,
1647                           [(set f64:$frD, (ffloor f64:$frB))]>;
1648   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1649                           "frim", "$frD, $frB", FPGeneral,
1650                           [(set f32:$frD, (ffloor f32:$frB))]>;
1651
1652   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
1653                           "fsqrt", "$frD, $frB", FPSqrt,
1654                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1655   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
1656                           "fsqrts", "$frD, $frB", FPSqrt,
1657                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1658   }
1659   }
1660 }
1661
1662 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1663 /// often coalesced away and we don't want the dispatch group builder to think
1664 /// that they will fill slots (which could cause the load of a LSU reject to
1665 /// sneak into a d-group with a store).
1666 let neverHasSideEffects = 1 in
1667 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
1668                        "fmr", "$frD, $frB", FPGeneral,
1669                        []>,  // (set f32:$frD, f32:$frB)
1670                        PPC970_Unit_Pseudo;
1671
1672 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1673 // These are artificially split into two different forms, for 4/8 byte FP.
1674 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
1675                         "fabs", "$frD, $frB", FPGeneral,
1676                         [(set f32:$frD, (fabs f32:$frB))]>;
1677 let Interpretation64Bit = 1 in
1678 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
1679                         "fabs", "$frD, $frB", FPGeneral,
1680                         [(set f64:$frD, (fabs f64:$frB))]>;
1681 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
1682                         "fnabs", "$frD, $frB", FPGeneral,
1683                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1684 let Interpretation64Bit = 1 in
1685 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
1686                         "fnabs", "$frD, $frB", FPGeneral,
1687                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1688 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
1689                         "fneg", "$frD, $frB", FPGeneral,
1690                         [(set f32:$frD, (fneg f32:$frB))]>;
1691 let Interpretation64Bit = 1 in
1692 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
1693                         "fneg", "$frD, $frB", FPGeneral,
1694                         [(set f64:$frD, (fneg f64:$frB))]>;
1695
1696 // Reciprocal estimates.
1697 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
1698                           "fre", "$frD, $frB", FPGeneral,
1699                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1700 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
1701                           "fres", "$frD, $frB", FPGeneral,
1702                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1703 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
1704                           "frsqrte", "$frD, $frB", FPGeneral,
1705                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1706 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
1707                           "frsqrtes", "$frD, $frB", FPGeneral,
1708                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1709 }
1710
1711 // XL-Form instructions.  condition register logical ops.
1712 //
1713 let neverHasSideEffects = 1 in
1714 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
1715                       "mcrf $BF, $BFA", BrMCR>,
1716              PPC970_DGroup_First, PPC970_Unit_CRU;
1717
1718 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
1719                                (ins crbitrc:$CRA, crbitrc:$CRB),
1720                       "creqv $CRD, $CRA, $CRB", BrCR,
1721                       []>;
1722
1723 def CROR  : XLForm_1<19, 449, (outs crbitrc:$CRD),
1724                                (ins crbitrc:$CRA, crbitrc:$CRB),
1725                       "cror $CRD, $CRA, $CRB", BrCR,
1726                       []>;
1727
1728 let isCodeGenOnly = 1 in {
1729 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
1730               "creqv $dst, $dst, $dst", BrCR,
1731               []>;
1732
1733 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
1734               "crxor $dst, $dst, $dst", BrCR,
1735               []>;
1736
1737 let Defs = [CR1EQ], CRD = 6 in {
1738 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1739               "creqv 6, 6, 6", BrCR,
1740               [(PPCcr6set)]>;
1741
1742 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1743               "crxor 6, 6, 6", BrCR,
1744               [(PPCcr6unset)]>;
1745 }
1746 }
1747
1748 // XFX-Form instructions.  Instructions that deal with SPRs.
1749 //
1750 let Uses = [CTR] in {
1751 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
1752                           "mfctr $rT", SprMFSPR>,
1753             PPC970_DGroup_First, PPC970_Unit_FXU;
1754 }
1755 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1756 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1757                           "mtctr $rS", SprMTSPR>,
1758             PPC970_DGroup_First, PPC970_Unit_FXU;
1759 }
1760 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
1761 let Pattern = [(int_ppc_mtctr i32:$rS)] in
1762 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1763                               "mtctr $rS", SprMTSPR>,
1764                 PPC970_DGroup_First, PPC970_Unit_FXU;
1765 }
1766
1767 let Defs = [LR] in {
1768 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
1769                           "mtlr $rS", SprMTSPR>,
1770             PPC970_DGroup_First, PPC970_Unit_FXU;
1771 }
1772 let Uses = [LR] in {
1773 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
1774                           "mflr $rT", SprMFSPR>,
1775             PPC970_DGroup_First, PPC970_Unit_FXU;
1776 }
1777
1778 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1779 // a GPR on the PPC970.  As such, copies in and out have the same performance
1780 // characteristics as an OR instruction.
1781 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
1782                              "mtspr 256, $rS", IntGeneral>,
1783                PPC970_DGroup_Single, PPC970_Unit_FXU;
1784 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
1785                              "mfspr $rT, 256", IntGeneral>,
1786                PPC970_DGroup_First, PPC970_Unit_FXU;
1787
1788 let isCodeGenOnly = 1 in {
1789   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1790                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
1791                                 "mtspr 256, $rS", IntGeneral>,
1792                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1793   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
1794                                 (ins VRSAVERC:$reg),
1795                                 "mfspr $rT, 256", IntGeneral>,
1796                   PPC970_DGroup_First, PPC970_Unit_FXU;
1797 }
1798
1799 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1800 // so we'll need to scavenge a register for it.
1801 let mayStore = 1 in
1802 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1803                      "#SPILL_VRSAVE", []>;
1804
1805 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1806 // spilled), so we'll need to scavenge a register for it.
1807 let mayLoad = 1 in
1808 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1809                      "#RESTORE_VRSAVE", []>;
1810
1811 let neverHasSideEffects = 1 in {
1812 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins gprc:$rS),
1813                       "mtcrf $FXM, $rS", BrMCRX>,
1814             PPC970_MicroCode, PPC970_Unit_CRU;
1815
1816 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1817 // declaring that here gives the local register allocator problems with this:
1818 //  vreg = MCRF  CR0
1819 //  MFCR  <kill of whatever preg got assigned to vreg>
1820 // while not declaring it breaks DeadMachineInstructionElimination.
1821 // As it turns out, in all cases where we currently use this,
1822 // we're only interested in one subregister of it.  Represent this in the
1823 // instruction to keep the register allocator from becoming confused.
1824 //
1825 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1826 let isCodeGenOnly = 1 in
1827 def MFCRpseud: XFXForm_3<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1828                        "#MFCRpseud", SprMFCR>,
1829             PPC970_MicroCode, PPC970_Unit_CRU;
1830
1831 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1832                        "mfocrf $rT, $FXM", SprMFCR>,
1833             PPC970_DGroup_First, PPC970_Unit_CRU;
1834 } // neverHasSideEffects = 1
1835
1836 let neverHasSideEffects = 1 in
1837 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
1838                      "mfcr $rT", SprMFCR>,
1839                      PPC970_MicroCode, PPC970_Unit_CRU;
1840
1841 // Pseudo instruction to perform FADD in round-to-zero mode.
1842 let usesCustomInserter = 1, Uses = [RM] in {
1843   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
1844                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1845 }
1846
1847 // The above pseudo gets expanded to make use of the following instructions
1848 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1849 let Uses = [RM], Defs = [RM] in {
1850   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1851                         "mtfsb0 $FM", IntMTFSB0, []>,
1852                PPC970_DGroup_Single, PPC970_Unit_FPU;
1853   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1854                         "mtfsb1 $FM", IntMTFSB0, []>,
1855                PPC970_DGroup_Single, PPC970_Unit_FPU;
1856   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
1857                        "mtfsf $FM, $rT", IntMTFSB0, []>,
1858                PPC970_DGroup_Single, PPC970_Unit_FPU;
1859 }
1860 let Uses = [RM] in {
1861   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
1862                          "mffs $rT", IntMFFS,
1863                          [(set f64:$rT, (PPCmffs))]>,
1864                PPC970_DGroup_Single, PPC970_Unit_FPU;
1865 }
1866
1867
1868 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1869 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1870 //
1871 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1872                        "add", "$rT, $rA, $rB", IntSimple,
1873                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1874 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1875                         "addc", "$rT, $rA, $rB", IntGeneral,
1876                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1877                         PPC970_DGroup_Cracked;
1878 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1879                        "divw", "$rT, $rA, $rB", IntDivW,
1880                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1881                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1882 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1883                        "divwu", "$rT, $rA, $rB", IntDivW,
1884                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1885                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1886 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1887                        "mulhw", "$rT, $rA, $rB", IntMulHW,
1888                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
1889 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1890                        "mulhwu", "$rT, $rA, $rB", IntMulHWU,
1891                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
1892 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1893                        "mullw", "$rT, $rA, $rB", IntMulHW,
1894                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
1895 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1896                        "subf", "$rT, $rA, $rB", IntGeneral,
1897                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
1898 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1899                         "subfc", "$rT, $rA, $rB", IntGeneral,
1900                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
1901                         PPC970_DGroup_Cracked;
1902 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
1903                         "neg", "$rT, $rA", IntSimple,
1904                         [(set i32:$rT, (ineg i32:$rA))]>;
1905 let Uses = [CARRY] in {
1906 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1907                         "adde", "$rT, $rA, $rB", IntGeneral,
1908                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
1909 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
1910                          "addme", "$rT, $rA", IntGeneral,
1911                          [(set i32:$rT, (adde i32:$rA, -1))]>;
1912 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
1913                          "addze", "$rT, $rA", IntGeneral,
1914                          [(set i32:$rT, (adde i32:$rA, 0))]>;
1915 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1916                         "subfe", "$rT, $rA, $rB", IntGeneral,
1917                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
1918 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
1919                          "subfme", "$rT, $rA", IntGeneral,
1920                          [(set i32:$rT, (sube -1, i32:$rA))]>;
1921 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
1922                          "subfze", "$rT, $rA", IntGeneral,
1923                          [(set i32:$rT, (sube 0, i32:$rA))]>;
1924 }
1925 }
1926
1927 // A-Form instructions.  Most of the instructions executed in the FPU are of
1928 // this type.
1929 //
1930 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1931 let Uses = [RM] in {
1932   defm FMADD : AForm_1r<63, 29,
1933                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1934                       "fmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
1935                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
1936   defm FMADDS : AForm_1r<59, 29,
1937                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1938                       "fmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1939                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
1940   defm FMSUB : AForm_1r<63, 28,
1941                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1942                       "fmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
1943                       [(set f64:$FRT,
1944                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
1945   defm FMSUBS : AForm_1r<59, 28,
1946                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1947                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1948                       [(set f32:$FRT,
1949                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
1950   defm FNMADD : AForm_1r<63, 31,
1951                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1952                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
1953                       [(set f64:$FRT,
1954                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
1955   defm FNMADDS : AForm_1r<59, 31,
1956                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1957                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1958                       [(set f32:$FRT,
1959                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
1960   defm FNMSUB : AForm_1r<63, 30,
1961                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1962                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
1963                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
1964                                                  (fneg f64:$FRB))))]>;
1965   defm FNMSUBS : AForm_1r<59, 30,
1966                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1967                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1968                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
1969                                                  (fneg f32:$FRB))))]>;
1970 }
1971 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1972 // having 4 of these, force the comparison to always be an 8-byte double (code
1973 // should use an FMRSD if the input comparison value really wants to be a float)
1974 // and 4/8 byte forms for the result and operand type..
1975 let Interpretation64Bit = 1 in
1976 defm FSELD : AForm_1r<63, 23,
1977                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
1978                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1979                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
1980 defm FSELS : AForm_1r<63, 23,
1981                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
1982                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
1983                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
1984 let Uses = [RM] in {
1985   defm FADD  : AForm_2r<63, 21,
1986                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
1987                         "fadd", "$FRT, $FRA, $FRB", FPAddSub,
1988                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
1989   defm FADDS : AForm_2r<59, 21,
1990                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
1991                         "fadds", "$FRT, $FRA, $FRB", FPGeneral,
1992                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
1993   defm FDIV  : AForm_2r<63, 18,
1994                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
1995                         "fdiv", "$FRT, $FRA, $FRB", FPDivD,
1996                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
1997   defm FDIVS : AForm_2r<59, 18,
1998                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
1999                         "fdivs", "$FRT, $FRA, $FRB", FPDivS,
2000                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2001   defm FMUL  : AForm_3r<63, 25,
2002                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2003                         "fmul", "$FRT, $FRA, $FRC", FPFused,
2004                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2005   defm FMULS : AForm_3r<59, 25,
2006                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2007                         "fmuls", "$FRT, $FRA, $FRC", FPGeneral,
2008                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2009   defm FSUB  : AForm_2r<63, 20,
2010                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2011                         "fsub", "$FRT, $FRA, $FRB", FPAddSub,
2012                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2013   defm FSUBS : AForm_2r<59, 20,
2014                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2015                         "fsubs", "$FRT, $FRA, $FRB", FPGeneral,
2016                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2017   }
2018 }
2019
2020 let neverHasSideEffects = 1 in {
2021 let PPC970_Unit = 1 in {  // FXU Operations.
2022   let isSelect = 1 in
2023   def ISEL  : AForm_4<31, 15,
2024                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2025                      "isel $rT, $rA, $rB, $cond", IntGeneral,
2026                      []>;
2027 }
2028
2029 let PPC970_Unit = 1 in {  // FXU Operations.
2030 // M-Form instructions.  rotate and mask instructions.
2031 //
2032 let isCommutable = 1 in {
2033 // RLWIMI can be commuted if the rotate amount is zero.
2034 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2035                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2036                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME", IntRotate,
2037                        []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
2038                        NoEncode<"$rSi">;
2039 }
2040 let BaseName = "rlwinm" in {
2041 def RLWINM : MForm_2<21,
2042                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2043                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
2044                      []>, RecFormRel;
2045 let Defs = [CR0] in
2046 def RLWINMo : MForm_2<21,
2047                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2048                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
2049                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2050 }
2051 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2052                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2053                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IntGeneral,
2054                        []>;
2055 }
2056 } // neverHasSideEffects = 1
2057
2058 //===----------------------------------------------------------------------===//
2059 // PowerPC Instruction Patterns
2060 //
2061
2062 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2063 def : Pat<(i32 imm:$imm),
2064           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2065
2066 // Implement the 'not' operation with the NOR instruction.
2067 def NOT : Pat<(not i32:$in),
2068               (NOR $in, $in)>;
2069
2070 // ADD an arbitrary immediate.
2071 def : Pat<(add i32:$in, imm:$imm),
2072           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2073 // OR an arbitrary immediate.
2074 def : Pat<(or i32:$in, imm:$imm),
2075           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2076 // XOR an arbitrary immediate.
2077 def : Pat<(xor i32:$in, imm:$imm),
2078           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2079 // SUBFIC
2080 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2081           (SUBFIC $in, imm:$imm)>;
2082
2083 // SHL/SRL
2084 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2085           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2086 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2087           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2088
2089 // ROTL
2090 def : Pat<(rotl i32:$in, i32:$sh),
2091           (RLWNM $in, $sh, 0, 31)>;
2092 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2093           (RLWINM $in, imm:$imm, 0, 31)>;
2094
2095 // RLWNM
2096 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2097           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2098
2099 // Calls
2100 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2101           (BL tglobaladdr:$dst)>;
2102 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2103           (BL texternalsym:$dst)>;
2104
2105
2106 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2107           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2108
2109 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2110           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2111
2112 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2113           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2114
2115
2116
2117 // Hi and Lo for Darwin Global Addresses.
2118 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2119 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2120 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2121 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2122 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2123 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2124 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2125 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2126 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2127           (ADDIS $in, tglobaltlsaddr:$g)>;
2128 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2129           (ADDI $in, tglobaltlsaddr:$g)>;
2130 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2131           (ADDIS $in, tglobaladdr:$g)>;
2132 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2133           (ADDIS $in, tconstpool:$g)>;
2134 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2135           (ADDIS $in, tjumptable:$g)>;
2136 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2137           (ADDIS $in, tblockaddress:$g)>;
2138
2139 // Standard shifts.  These are represented separately from the real shifts above
2140 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2141 // amounts.
2142 def : Pat<(sra i32:$rS, i32:$rB),
2143           (SRAW $rS, $rB)>;
2144 def : Pat<(srl i32:$rS, i32:$rB),
2145           (SRW $rS, $rB)>;
2146 def : Pat<(shl i32:$rS, i32:$rB),
2147           (SLW $rS, $rB)>;
2148
2149 def : Pat<(zextloadi1 iaddr:$src),
2150           (LBZ iaddr:$src)>;
2151 def : Pat<(zextloadi1 xaddr:$src),
2152           (LBZX xaddr:$src)>;
2153 def : Pat<(extloadi1 iaddr:$src),
2154           (LBZ iaddr:$src)>;
2155 def : Pat<(extloadi1 xaddr:$src),
2156           (LBZX xaddr:$src)>;
2157 def : Pat<(extloadi8 iaddr:$src),
2158           (LBZ iaddr:$src)>;
2159 def : Pat<(extloadi8 xaddr:$src),
2160           (LBZX xaddr:$src)>;
2161 def : Pat<(extloadi16 iaddr:$src),
2162           (LHZ iaddr:$src)>;
2163 def : Pat<(extloadi16 xaddr:$src),
2164           (LHZX xaddr:$src)>;
2165 def : Pat<(f64 (extloadf32 iaddr:$src)),
2166           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2167 def : Pat<(f64 (extloadf32 xaddr:$src)),
2168           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2169
2170 def : Pat<(f64 (fextend f32:$src)),
2171           (COPY_TO_REGCLASS $src, F8RC)>;
2172
2173 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
2174
2175 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2176 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2177           (FNMSUB $A, $C, $B)>;
2178 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2179           (FNMSUB $A, $C, $B)>;
2180 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2181           (FNMSUBS $A, $C, $B)>;
2182 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2183           (FNMSUBS $A, $C, $B)>;
2184
2185 include "PPCInstrAltivec.td"
2186 include "PPCInstr64Bit.td"
2187
2188
2189 //===----------------------------------------------------------------------===//
2190 // PowerPC Instructions used for assembler/disassembler only
2191 //
2192
2193 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
2194                          "isync", SprISYNC, []>;
2195
2196 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
2197                     "icbi $src", LdStICBI, []>;
2198
2199 //===----------------------------------------------------------------------===//
2200 // PowerPC Assembler Instruction Aliases
2201 //
2202
2203 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
2204 // These are aliases that require C++ handling to convert to the target
2205 // instruction, while InstAliases can be handled directly by tblgen.
2206 class PPCAsmPseudo<string asm, dag iops>
2207   : Instruction {
2208   let Namespace = "PPC";
2209   bit PPC64 = 0;  // Default value, override with isPPC64
2210
2211   let OutOperandList = (outs);
2212   let InOperandList = iops;
2213   let Pattern = [];
2214   let AsmString = asm;
2215   let isAsmParserOnly = 1;
2216   let isPseudo = 1;
2217 }
2218
2219 def : InstAlias<"sc", (SC 0)>;
2220
2221 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2222
2223 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
2224                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2225 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
2226                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2227 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
2228                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2229 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
2230                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2231
2232 // These generic branch instruction forms are used for the assembler parser only.
2233 // Defs and Uses are conservative, since we don't know the BO value.
2234 let PPC970_Unit = 7 in {
2235   let Defs = [CTR], Uses = [CTR, RM] in {
2236     def gBC : BForm_3<16, 0, 0, (outs),
2237                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2238                       "bc $bo, $bi, $dst">;
2239     def gBCA : BForm_3<16, 1, 0, (outs),
2240                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2241                        "bca $bo, $bi, $dst">;
2242   }
2243   let Defs = [LR, CTR], Uses = [CTR, RM] in {
2244     def gBCL : BForm_3<16, 0, 1, (outs),
2245                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2246                        "bcl $bo, $bi, $dst">;
2247     def gBCLA : BForm_3<16, 1, 1, (outs),
2248                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2249                         "bcla $bo, $bi, $dst">;
2250   }
2251   let Defs = [CTR], Uses = [CTR, LR, RM] in
2252     def gBCLR : XLForm_2<19, 16, 0, (outs),
2253                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2254                          "bclr $bo, $bi, $bh", BrB, []>;
2255   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2256     def gBCLRL : XLForm_2<19, 16, 1, (outs),
2257                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2258                           "bclrl $bo, $bi, $bh", BrB, []>;
2259   let Defs = [CTR], Uses = [CTR, LR, RM] in
2260     def gBCCTR : XLForm_2<19, 528, 0, (outs),
2261                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2262                           "bcctr $bo, $bi, $bh", BrB, []>;
2263   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2264     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
2265                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2266                            "bcctrl $bo, $bi, $bh", BrB, []>;
2267 }
2268 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
2269 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
2270 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
2271 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
2272
2273 multiclass BranchExtendedMnemonic<string name, int bibo> {
2274   def : InstAlias<"b"#name#" $cc, $dst",
2275                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
2276   def : InstAlias<"b"#name#" $dst",
2277                   (BCC bibo, CR0, condbrtarget:$dst)>;
2278
2279   def : InstAlias<"b"#name#"a $cc, $dst",
2280                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2281   def : InstAlias<"b"#name#"a $dst",
2282                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
2283
2284   def : InstAlias<"b"#name#"lr $cc",
2285                   (BCLR bibo, crrc:$cc)>;
2286   def : InstAlias<"b"#name#"lr",
2287                   (BCLR bibo, CR0)>;
2288
2289   def : InstAlias<"b"#name#"ctr $cc",
2290                   (BCCTR bibo, crrc:$cc)>;
2291   def : InstAlias<"b"#name#"ctr",
2292                   (BCCTR bibo, CR0)>;
2293
2294   def : InstAlias<"b"#name#"l $cc, $dst",
2295                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
2296   def : InstAlias<"b"#name#"l $dst",
2297                   (BCCL bibo, CR0, condbrtarget:$dst)>;
2298
2299   def : InstAlias<"b"#name#"la $cc, $dst",
2300                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2301   def : InstAlias<"b"#name#"la $dst",
2302                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
2303
2304   def : InstAlias<"b"#name#"lrl $cc",
2305                   (BCLRL bibo, crrc:$cc)>;
2306   def : InstAlias<"b"#name#"lrl",
2307                   (BCLRL bibo, CR0)>;
2308
2309   def : InstAlias<"b"#name#"ctrl $cc",
2310                   (BCCTRL bibo, crrc:$cc)>;
2311   def : InstAlias<"b"#name#"ctrl",
2312                   (BCCTRL bibo, CR0)>;
2313 }
2314 defm : BranchExtendedMnemonic<"lt", 12>;
2315 defm : BranchExtendedMnemonic<"gt", 44>;
2316 defm : BranchExtendedMnemonic<"eq", 76>;
2317 defm : BranchExtendedMnemonic<"un", 108>;
2318 defm : BranchExtendedMnemonic<"so", 108>;
2319 defm : BranchExtendedMnemonic<"ge", 4>;
2320 defm : BranchExtendedMnemonic<"nl", 4>;
2321 defm : BranchExtendedMnemonic<"le", 36>;
2322 defm : BranchExtendedMnemonic<"ng", 36>;
2323 defm : BranchExtendedMnemonic<"ne", 68>;
2324 defm : BranchExtendedMnemonic<"nu", 100>;
2325 defm : BranchExtendedMnemonic<"ns", 100>;
2326
2327 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
2328 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
2329 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
2330 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
2331 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm:$imm)>;
2332 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
2333 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm:$imm)>;
2334 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
2335