lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 166 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 167                            [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 170 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 171
 172 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 173                            [SDNPHasChain, SDNPOptInGlue]>;
 174
 175 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 176                            [SDNPHasChain, SDNPMayLoad]>;
 177 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 178                            [SDNPHasChain, SDNPMayStore]>;
 179
 180 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 181 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 182                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 184                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 185
 186 // Instructions to support atomic operations
 187 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 188                           [SDNPHasChain, SDNPMayLoad]>;
 189 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 190                           [SDNPHasChain, SDNPMayStore]>;
 191
 192 // Instructions to support medium and large code model
 193 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 194 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 195 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 196
 197
 198 // Instructions to support dynamic alloca.
 199 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 200 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC specific transformation functions and pattern fragments.
 204 //
 205
 206 def SHL32 : SDNodeXForm<imm, [{
 207   // Transformation function: 31 - imm
 208   return getI32Imm(31 - N->getZExtValue());
 209 }]>;
 210
 211 def SRL32 : SDNodeXForm<imm, [{
 212   // Transformation function: 32 - imm
 213   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 214 }]>;
 215
 216 def LO16 : SDNodeXForm<imm, [{
 217   // Transformation function: get the low 16 bits.
 218   return getI32Imm((unsigned short)N->getZExtValue());
 219 }]>;
 220
 221 def HI16 : SDNodeXForm<imm, [{
 222   // Transformation function: shift the immediate value down into the low bits.
 223   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 224 }]>;
 225
 226 def HA16 : SDNodeXForm<imm, [{
 227   // Transformation function: shift the immediate value down into the low bits.
 228   signed int Val = N->getZExtValue();
 229   return getI32Imm((Val - (signed short)Val) >> 16);
 230 }]>;
 231 def MB : SDNodeXForm<imm, [{
 232   // Transformation function: get the start bit of a mask
 233   unsigned mb = 0, me;
 234   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 235   return getI32Imm(mb);
 236 }]>;
 237
 238 def ME : SDNodeXForm<imm, [{
 239   // Transformation function: get the end bit of a mask
 240   unsigned mb, me = 0;
 241   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 242   return getI32Imm(me);
 243 }]>;
 244 def maskimm32 : PatLeaf<(imm), [{
 245   // maskImm predicate - True if immediate is a run of ones.
 246   unsigned mb, me;
 247   if (N->getValueType(0) == MVT::i32)
 248     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 249   else
 250     return false;
 251 }]>;
 252
 253 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 254   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 255   // sign extended field.  Used by instructions like 'addi'.
 256   return (int32_t)Imm == (short)Imm;
 257 }]>;
 258 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 259   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 260   // sign extended field.  Used by instructions like 'addi'.
 261   return (int64_t)Imm == (short)Imm;
 262 }]>;
 263 def immZExt16  : PatLeaf<(imm), [{
 264   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 265   // field.  Used by instructions like 'ori'.
 266   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 267 }], LO16>;
 268
 269 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 270 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 271 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 272 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 273 // clear).
 274 def imm16ShiftedZExt : PatLeaf<(imm), [{
 275   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'xoris'.
 277   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 278 }], HI16>;
 279
 280 def imm16ShiftedSExt : PatLeaf<(imm), [{
 281   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 282   // immediate are set.  Used by instructions like 'addis'.  Identical to
 283   // imm16ShiftedZExt in 32-bit mode.
 284   if (N->getZExtValue() & 0xFFFF) return false;
 285   if (N->getValueType(0) == MVT::i32)
 286     return true;
 287   // For 64-bit, make sure it is sext right.
 288   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 289 }], HI16>;
 290
 291 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 292 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 293 // offsets are hidden behind TOC entries than the values of the lower-order
 294 // bits cannot be checked directly. As a result, we need to also incorporate
 295 // an alignment check into the relevant patterns.
 296
 297 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 298   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 299 }]>;
 300 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 301                             (store node:$val, node:$ptr), [{
 302   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 303 }]>;
 304 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 305   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 306 }]>;
 307 def aligned4pre_store : PatFrag<
 308                           (ops node:$val, node:$base, node:$offset),
 309                           (pre_store node:$val, node:$base, node:$offset), [{
 310   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 311 }]>;
 312
 313 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 314   return cast<LoadSDNode>(N)->getAlignment() < 4;
 315 }]>;
 316 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 317                               (store node:$val, node:$ptr), [{
 318   return cast<StoreSDNode>(N)->getAlignment() < 4;
 319 }]>;
 320 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 321   return cast<LoadSDNode>(N)->getAlignment() < 4;
 322 }]>;
 323
 324 //===----------------------------------------------------------------------===//
 325 // PowerPC Flag Definitions.
 326
 327 class isPPC64 { bit PPC64 = 1; }
 328 class isDOT   { bit RC = 1; }
 329
 330 class RegConstraint<string C> {
 331   string Constraints = C;
 332 }
 333 class NoEncode<string E> {
 334   string DisableEncoding = E;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // PowerPC Operand Definitions.
 340
 341 // In the default PowerPC assembler syntax, registers are specified simply
 342 // by number, so they cannot be distinguished from immediate values (without
 343 // looking at the opcode).  This means that the default operand matching logic
 344 // for the asm parser does not work, and we need to specify custom matchers.
 345 // Since those can only be specified with RegisterOperand classes and not
 346 // directly on the RegisterClass, all instructions patterns used by the asm
 347 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 348 // all their register operands.
 349 // For this purpose, we define one RegisterOperand for each RegisterClass,
 350 // using the same name as the class, just in lower case.
 351
 352 def PPCRegGPRCAsmOperand : AsmOperandClass {
 353   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 354 }
 355 def gprc : RegisterOperand<GPRC> {
 356   let ParserMatchClass = PPCRegGPRCAsmOperand;
 357 }
 358 def PPCRegG8RCAsmOperand : AsmOperandClass {
 359   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 360 }
 361 def g8rc : RegisterOperand<G8RC> {
 362   let ParserMatchClass = PPCRegG8RCAsmOperand;
 363 }
 364 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 365   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 366 }
 367 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 368   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 369 }
 370 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 371   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 372 }
 373 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 374   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 375 }
 376 def PPCRegF8RCAsmOperand : AsmOperandClass {
 377   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 378 }
 379 def f8rc : RegisterOperand<F8RC> {
 380   let ParserMatchClass = PPCRegF8RCAsmOperand;
 381 }
 382 def PPCRegF4RCAsmOperand : AsmOperandClass {
 383   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 384 }
 385 def f4rc : RegisterOperand<F4RC> {
 386   let ParserMatchClass = PPCRegF4RCAsmOperand;
 387 }
 388 def PPCRegVRRCAsmOperand : AsmOperandClass {
 389   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 390 }
 391 def vrrc : RegisterOperand<VRRC> {
 392   let ParserMatchClass = PPCRegVRRCAsmOperand;
 393 }
 394 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 395   let Name = "RegCRBITRC"; let PredicateMethod = "isCRBitNumber";
 396 }
 397 def crbitrc : RegisterOperand<CRBITRC> {
 398   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 399 }
 400 def PPCRegCRRCAsmOperand : AsmOperandClass {
 401   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 402 }
 403 def crrc : RegisterOperand<CRRC> {
 404   let ParserMatchClass = PPCRegCRRCAsmOperand;
 405 }
 406
 407 def PPCS5ImmAsmOperand : AsmOperandClass {
 408   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 409   let RenderMethod = "addImmOperands";
 410 }
 411 def s5imm   : Operand<i32> {
 412   let PrintMethod = "printS5ImmOperand";
 413   let ParserMatchClass = PPCS5ImmAsmOperand;
 414 }
 415 def PPCU5ImmAsmOperand : AsmOperandClass {
 416   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 417   let RenderMethod = "addImmOperands";
 418 }
 419 def u5imm   : Operand<i32> {
 420   let PrintMethod = "printU5ImmOperand";
 421   let ParserMatchClass = PPCU5ImmAsmOperand;
 422 }
 423 def PPCU6ImmAsmOperand : AsmOperandClass {
 424   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 425   let RenderMethod = "addImmOperands";
 426 }
 427 def u6imm   : Operand<i32> {
 428   let PrintMethod = "printU6ImmOperand";
 429   let ParserMatchClass = PPCU6ImmAsmOperand;
 430 }
 431 def PPCS16ImmAsmOperand : AsmOperandClass {
 432   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 433   let RenderMethod = "addImmOperands";
 434 }
 435 def s16imm  : Operand<i32> {
 436   let PrintMethod = "printS16ImmOperand";
 437   let EncoderMethod = "getImm16Encoding";
 438   let ParserMatchClass = PPCS16ImmAsmOperand;
 439 }
 440 def PPCU16ImmAsmOperand : AsmOperandClass {
 441   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 442   let RenderMethod = "addImmOperands";
 443 }
 444 def u16imm  : Operand<i32> {
 445   let PrintMethod = "printU16ImmOperand";
 446   let EncoderMethod = "getImm16Encoding";
 447   let ParserMatchClass = PPCU16ImmAsmOperand;
 448 }
 449 def PPCS17ImmAsmOperand : AsmOperandClass {
 450   let Name = "S17Imm"; let PredicateMethod = "isS17Imm";
 451   let RenderMethod = "addImmOperands";
 452 }
 453 def s17imm  : Operand<i32> {
 454   // This operand type is used for addis/lis to allow the assembler parser
 455   // to accept immediates in the range -65536..65535 for compatibility with
 456   // the GNU assembler.  The operand is treated as 16-bit otherwise.
 457   let PrintMethod = "printS16ImmOperand";
 458   let EncoderMethod = "getImm16Encoding";
 459   let ParserMatchClass = PPCS17ImmAsmOperand;
 460 }
 461 def PPCDirectBrAsmOperand : AsmOperandClass {
 462   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 463   let RenderMethod = "addBranchTargetOperands";
 464 }
 465 def directbrtarget : Operand<OtherVT> {
 466   let PrintMethod = "printBranchOperand";
 467   let EncoderMethod = "getDirectBrEncoding";
 468   let ParserMatchClass = PPCDirectBrAsmOperand;
 469 }
 470 def absdirectbrtarget : Operand<OtherVT> {
 471   let PrintMethod = "printAbsBranchOperand";
 472   let EncoderMethod = "getAbsDirectBrEncoding";
 473   let ParserMatchClass = PPCDirectBrAsmOperand;
 474 }
 475 def PPCCondBrAsmOperand : AsmOperandClass {
 476   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 477   let RenderMethod = "addBranchTargetOperands";
 478 }
 479 def condbrtarget : Operand<OtherVT> {
 480   let PrintMethod = "printBranchOperand";
 481   let EncoderMethod = "getCondBrEncoding";
 482   let ParserMatchClass = PPCCondBrAsmOperand;
 483 }
 484 def abscondbrtarget : Operand<OtherVT> {
 485   let PrintMethod = "printAbsBranchOperand";
 486   let EncoderMethod = "getAbsCondBrEncoding";
 487   let ParserMatchClass = PPCCondBrAsmOperand;
 488 }
 489 def calltarget : Operand<iPTR> {
 490   let PrintMethod = "printBranchOperand";
 491   let EncoderMethod = "getDirectBrEncoding";
 492   let ParserMatchClass = PPCDirectBrAsmOperand;
 493 }
 494 def abscalltarget : Operand<iPTR> {
 495   let PrintMethod = "printAbsBranchOperand";
 496   let EncoderMethod = "getAbsDirectBrEncoding";
 497   let ParserMatchClass = PPCDirectBrAsmOperand;
 498 }
 499 def PPCCRBitMaskOperand : AsmOperandClass {
 500  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 501 }
 502 def crbitm: Operand<i8> {
 503   let PrintMethod = "printcrbitm";
 504   let EncoderMethod = "get_crbitm_encoding";
 505   let ParserMatchClass = PPCCRBitMaskOperand;
 506 }
 507 // Address operands
 508 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 509 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 510   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 511 }
 512 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 513   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 514 }
 515 // A version of ptr_rc usable with the asm parser.
 516 def PPCRegGxRCOperand : AsmOperandClass {
 517   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 518 }
 519 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 520   let ParserMatchClass = PPCRegGxRCOperand;
 521 }
 522
 523 def PPCDispRIOperand : AsmOperandClass {
 524  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 525  let RenderMethod = "addImmOperands";
 526 }
 527 def dispRI : Operand<iPTR> {
 528   let ParserMatchClass = PPCDispRIOperand;
 529 }
 530 def PPCDispRIXOperand : AsmOperandClass {
 531  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 532  let RenderMethod = "addImmOperands";
 533 }
 534 def dispRIX : Operand<iPTR> {
 535   let ParserMatchClass = PPCDispRIXOperand;
 536 }
 537
 538 def memri : Operand<iPTR> {
 539   let PrintMethod = "printMemRegImm";
 540   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 541   let EncoderMethod = "getMemRIEncoding";
 542 }
 543 def memrr : Operand<iPTR> {
 544   let PrintMethod = "printMemRegReg";
 545   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 546 }
 547 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 548   let PrintMethod = "printMemRegImm";
 549   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 550   let EncoderMethod = "getMemRIXEncoding";
 551 }
 552
 553 // A single-register address. This is used with the SjLj
 554 // pseudo-instructions.
 555 def memr : Operand<iPTR> {
 556   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 557 }
 558
 559 // PowerPC Predicate operand.
 560 def pred : Operand<OtherVT> {
 561   let PrintMethod = "printPredicateOperand";
 562   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 563 }
 564
 565 // Define PowerPC specific addressing mode.
 566 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 567 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 568 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 569 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 570
 571 // The address in a single register. This is used with the SjLj
 572 // pseudo-instructions.
 573 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 574
 575 /// This is just the offset part of iaddr, used for preinc.
 576 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 577
 578 //===----------------------------------------------------------------------===//
 579 // PowerPC Instruction Predicate Definitions.
 580 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 581 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 582 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 583
 584 //===----------------------------------------------------------------------===//
 585 // PowerPC Multiclass Definitions.
 586
 587 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 588                     string asmbase, string asmstr, InstrItinClass itin,
 589                     list<dag> pattern> {
 590   let BaseName = asmbase in {
 591     def NAME : XForm_6<opcode, xo, OOL, IOL,
 592                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 593                        pattern>, RecFormRel;
 594     let Defs = [CR0] in
 595     def o    : XForm_6<opcode, xo, OOL, IOL,
 596                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 597                        []>, isDOT, RecFormRel;
 598   }
 599 }
 600
 601 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 602                      string asmbase, string asmstr, InstrItinClass itin,
 603                      list<dag> pattern> {
 604   let BaseName = asmbase in {
 605     let Defs = [CARRY] in
 606     def NAME : XForm_6<opcode, xo, OOL, IOL,
 607                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 608                        pattern>, RecFormRel;
 609     let Defs = [CARRY, CR0] in
 610     def o    : XForm_6<opcode, xo, OOL, IOL,
 611                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 612                        []>, isDOT, RecFormRel;
 613   }
 614 }
 615
 616 multiclass XForm_10r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 617                     string asmbase, string asmstr, InstrItinClass itin,
 618                     list<dag> pattern> {
 619   let BaseName = asmbase in {
 620     def NAME : XForm_10<opcode, xo, OOL, IOL,
 621                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 622                        pattern>, RecFormRel;
 623     let Defs = [CR0] in
 624     def o    : XForm_10<opcode, xo, OOL, IOL,
 625                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 626                        []>, isDOT, RecFormRel;
 627   }
 628 }
 629
 630 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 631                       string asmbase, string asmstr, InstrItinClass itin,
 632                       list<dag> pattern> {
 633   let BaseName = asmbase in {
 634     let Defs = [CARRY] in
 635     def NAME : XForm_10<opcode, xo, OOL, IOL,
 636                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 637                        pattern>, RecFormRel;
 638     let Defs = [CARRY, CR0] in
 639     def o    : XForm_10<opcode, xo, OOL, IOL,
 640                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 641                        []>, isDOT, RecFormRel;
 642   }
 643 }
 644
 645 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 646                     string asmbase, string asmstr, InstrItinClass itin,
 647                     list<dag> pattern> {
 648   let BaseName = asmbase in {
 649     def NAME : XForm_11<opcode, xo, OOL, IOL,
 650                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 651                        pattern>, RecFormRel;
 652     let Defs = [CR0] in
 653     def o    : XForm_11<opcode, xo, OOL, IOL,
 654                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 655                        []>, isDOT, RecFormRel;
 656   }
 657 }
 658
 659 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 660                     string asmbase, string asmstr, InstrItinClass itin,
 661                     list<dag> pattern> {
 662   let BaseName = asmbase in {
 663     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 664                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 665                        pattern>, RecFormRel;
 666     let Defs = [CR0] in
 667     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 668                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 669                        []>, isDOT, RecFormRel;
 670   }
 671 }
 672
 673 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 674                       string asmbase, string asmstr, InstrItinClass itin,
 675                       list<dag> pattern> {
 676   let BaseName = asmbase in {
 677     let Defs = [CARRY] in
 678     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 679                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 680                        pattern>, RecFormRel;
 681     let Defs = [CARRY, CR0] in
 682     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 683                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 684                        []>, isDOT, RecFormRel;
 685   }
 686 }
 687
 688 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 689                     string asmbase, string asmstr, InstrItinClass itin,
 690                     list<dag> pattern> {
 691   let BaseName = asmbase in {
 692     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 693                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 694                        pattern>, RecFormRel;
 695     let Defs = [CR0] in
 696     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 697                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 698                        []>, isDOT, RecFormRel;
 699   }
 700 }
 701
 702 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 703                       string asmbase, string asmstr, InstrItinClass itin,
 704                       list<dag> pattern> {
 705   let BaseName = asmbase in {
 706     let Defs = [CARRY] in
 707     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 708                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 709                        pattern>, RecFormRel;
 710     let Defs = [CARRY, CR0] in
 711     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 712                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 713                        []>, isDOT, RecFormRel;
 714   }
 715 }
 716
 717 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 718                     string asmbase, string asmstr, InstrItinClass itin,
 719                     list<dag> pattern> {
 720   let BaseName = asmbase in {
 721     def NAME : MForm_2<opcode, OOL, IOL,
 722                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 723                        pattern>, RecFormRel;
 724     let Defs = [CR0] in
 725     def o    : MForm_2<opcode, OOL, IOL,
 726                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 727                        []>, isDOT, RecFormRel;
 728   }
 729 }
 730
 731 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 732                     string asmbase, string asmstr, InstrItinClass itin,
 733                     list<dag> pattern> {
 734   let BaseName = asmbase in {
 735     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 736                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 737                        pattern>, RecFormRel;
 738     let Defs = [CR0] in
 739     def o    : MDForm_1<opcode, xo, OOL, IOL,
 740                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 741                        []>, isDOT, RecFormRel;
 742   }
 743 }
 744
 745 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 746                      string asmbase, string asmstr, InstrItinClass itin,
 747                      list<dag> pattern> {
 748   let BaseName = asmbase in {
 749     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 750                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 751                         pattern>, RecFormRel;
 752     let Defs = [CR0] in
 753     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 754                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 755                         []>, isDOT, RecFormRel;
 756   }
 757 }
 758
 759 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 760                       string asmbase, string asmstr, InstrItinClass itin,
 761                       list<dag> pattern> {
 762   let BaseName = asmbase in {
 763     let Defs = [CARRY] in
 764     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 765                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 766                        pattern>, RecFormRel;
 767     let Defs = [CARRY, CR0] in
 768     def o    : XSForm_1<opcode, xo, OOL, IOL,
 769                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 770                        []>, isDOT, RecFormRel;
 771   }
 772 }
 773
 774 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 775                     string asmbase, string asmstr, InstrItinClass itin,
 776                     list<dag> pattern> {
 777   let BaseName = asmbase in {
 778     def NAME : XForm_26<opcode, xo, OOL, IOL,
 779                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 780                        pattern>, RecFormRel;
 781     let Defs = [CR1] in
 782     def o    : XForm_26<opcode, xo, OOL, IOL,
 783                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 784                        []>, isDOT, RecFormRel;
 785   }
 786 }
 787
 788 multiclass XForm_28r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 789                     string asmbase, string asmstr, InstrItinClass itin,
 790                     list<dag> pattern> {
 791   let BaseName = asmbase in {
 792     def NAME : XForm_28<opcode, xo, OOL, IOL,
 793                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 794                        pattern>, RecFormRel;
 795     let Defs = [CR1] in
 796     def o    : XForm_28<opcode, xo, OOL, IOL,
 797                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 798                        []>, isDOT, RecFormRel;
 799   }
 800 }
 801
 802 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 803                     string asmbase, string asmstr, InstrItinClass itin,
 804                     list<dag> pattern> {
 805   let BaseName = asmbase in {
 806     def NAME : AForm_1<opcode, xo, OOL, IOL,
 807                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 808                        pattern>, RecFormRel;
 809     let Defs = [CR1] in
 810     def o    : AForm_1<opcode, xo, OOL, IOL,
 811                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 812                        []>, isDOT, RecFormRel;
 813   }
 814 }
 815
 816 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 817                     string asmbase, string asmstr, InstrItinClass itin,
 818                     list<dag> pattern> {
 819   let BaseName = asmbase in {
 820     def NAME : AForm_2<opcode, xo, OOL, IOL,
 821                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 822                        pattern>, RecFormRel;
 823     let Defs = [CR1] in
 824     def o    : AForm_2<opcode, xo, OOL, IOL,
 825                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 826                        []>, isDOT, RecFormRel;
 827   }
 828 }
 829
 830 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 831                     string asmbase, string asmstr, InstrItinClass itin,
 832                     list<dag> pattern> {
 833   let BaseName = asmbase in {
 834     def NAME : AForm_3<opcode, xo, OOL, IOL,
 835                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 836                        pattern>, RecFormRel;
 837     let Defs = [CR1] in
 838     def o    : AForm_3<opcode, xo, OOL, IOL,
 839                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 840                        []>, isDOT, RecFormRel;
 841   }
 842 }
 843
 844 //===----------------------------------------------------------------------===//
 845 // PowerPC Instruction Definitions.
 846
 847 // Pseudo-instructions:
 848
 849 let hasCtrlDep = 1 in {
 850 let Defs = [R1], Uses = [R1] in {
 851 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 852                               [(callseq_start timm:$amt)]>;
 853 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 854                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 855 }
 856
 857 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 858                               "UPDATE_VRSAVE $rD, $rS", []>;
 859 }
 860
 861 let Defs = [R1], Uses = [R1] in
 862 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 863                        [(set i32:$result,
 864                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 865
 866 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 867 // instruction selection into a branch sequence.
 868 let usesCustomInserter = 1,    // Expanded after instruction selection.
 869     PPC970_Single = 1 in {
 870   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 871   // because either operand might become the first operand in an isel, and
 872   // that operand cannot be r0.
 873   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 874                               gprc_nor0:$T, gprc_nor0:$F,
 875                               i32imm:$BROPC), "#SELECT_CC_I4",
 876                               []>;
 877   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 878                               g8rc_nox0:$T, g8rc_nox0:$F,
 879                               i32imm:$BROPC), "#SELECT_CC_I8",
 880                               []>;
 881   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
 882                               i32imm:$BROPC), "#SELECT_CC_F4",
 883                               []>;
 884   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
 885                               i32imm:$BROPC), "#SELECT_CC_F8",
 886                               []>;
 887   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
 888                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 889                               []>;
 890 }
 891
 892 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 893 // scavenge a register for it.
 894 let mayStore = 1 in
 895 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
 896                      "#SPILL_CR", []>;
 897
 898 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 899 // spilled), so we'll need to scavenge a register for it.
 900 let mayLoad = 1 in
 901 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
 902                      "#RESTORE_CR", []>;
 903
 904 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 905   let isReturn = 1, Uses = [LR, RM] in
 906     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", IIC_BrB,
 907                            [(retflag)]>;
 908   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
 909     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
 910                             []>;
 911
 912     let isCodeGenOnly = 1 in
 913     def BCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
 914                             "b${cond:cc}ctr${cond:pm} ${cond:reg}", IIC_BrB,
 915                             []>;
 916   }
 917 }
 918
 919 let Defs = [LR] in
 920   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 921                    PPC970_Unit_BRU;
 922
 923 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 924   let isBarrier = 1 in {
 925   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 926                   "b $dst", IIC_BrB,
 927                   [(br bb:$dst)]>;
 928   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
 929                   "ba $dst", IIC_BrB, []>;
 930   }
 931
 932   // BCC represents an arbitrary conditional branch on a predicate.
 933   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 934   // a two-value operand where a dag node expects two operands. :(
 935   let isCodeGenOnly = 1 in {
 936     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 937                     "b${cond:cc}${cond:pm} ${cond:reg}, $dst"
 938                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
 939     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 940                      "b${cond:cc}a${cond:pm} ${cond:reg}, $dst">;
 941
 942     let isReturn = 1, Uses = [LR, RM] in
 943     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 944                            "b${cond:cc}lr${cond:pm} ${cond:reg}", IIC_BrB, []>;
 945   }
 946
 947   let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 948    def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 949                              "bdzlr", IIC_BrB, []>;
 950    def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 951                              "bdnzlr", IIC_BrB, []>;
 952    def BDZLRp : XLForm_2_ext<19, 16, 27, 0, 0, (outs), (ins),
 953                              "bdzlr+", IIC_BrB, []>;
 954    def BDNZLRp: XLForm_2_ext<19, 16, 25, 0, 0, (outs), (ins),
 955                              "bdnzlr+", IIC_BrB, []>;
 956    def BDZLRm : XLForm_2_ext<19, 16, 26, 0, 0, (outs), (ins),
 957                              "bdzlr-", IIC_BrB, []>;
 958    def BDNZLRm: XLForm_2_ext<19, 16, 24, 0, 0, (outs), (ins),
 959                              "bdnzlr-", IIC_BrB, []>;
 960   }
 961
 962   let Defs = [CTR], Uses = [CTR] in {
 963     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 964                        "bdz $dst">;
 965     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 966                        "bdnz $dst">;
 967     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
 968                         "bdza $dst">;
 969     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
 970                         "bdnza $dst">;
 971     def BDZp : BForm_1<16, 27, 0, 0, (outs), (ins condbrtarget:$dst),
 972                        "bdz+ $dst">;
 973     def BDNZp: BForm_1<16, 25, 0, 0, (outs), (ins condbrtarget:$dst),
 974                        "bdnz+ $dst">;
 975     def BDZAp : BForm_1<16, 27, 1, 0, (outs), (ins abscondbrtarget:$dst),
 976                         "bdza+ $dst">;
 977     def BDNZAp: BForm_1<16, 25, 1, 0, (outs), (ins abscondbrtarget:$dst),
 978                         "bdnza+ $dst">;
 979     def BDZm : BForm_1<16, 26, 0, 0, (outs), (ins condbrtarget:$dst),
 980                        "bdz- $dst">;
 981     def BDNZm: BForm_1<16, 24, 0, 0, (outs), (ins condbrtarget:$dst),
 982                        "bdnz- $dst">;
 983     def BDZAm : BForm_1<16, 26, 1, 0, (outs), (ins abscondbrtarget:$dst),
 984                         "bdza- $dst">;
 985     def BDNZAm: BForm_1<16, 24, 1, 0, (outs), (ins abscondbrtarget:$dst),
 986                         "bdnza- $dst">;
 987   }
 988 }
 989
 990 // The unconditional BCL used by the SjLj setjmp code.
 991 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 992   let Defs = [LR], Uses = [RM] in {
 993     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 994                             "bcl 20, 31, $dst">;
 995   }
 996 }
 997
 998 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 999   // Convenient aliases for call instructions
1000   let Uses = [RM] in {
1001     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
1002                     "bl $func", IIC_BrB, []>;  // See Pat patterns below.
1003     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
1004                     "bla $func", IIC_BrB, [(PPCcall (i32 imm:$func))]>;
1005
1006     let isCodeGenOnly = 1 in {
1007       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
1008                        "b${cond:cc}l${cond:pm} ${cond:reg}, $dst">;
1009       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
1010                         "b${cond:cc}la${cond:pm} ${cond:reg}, $dst">;
1011     }
1012   }
1013   let Uses = [CTR, RM] in {
1014     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
1015                              "bctrl", IIC_BrB, [(PPCbctrl)]>,
1016                 Requires<[In32BitMode]>;
1017
1018     let isCodeGenOnly = 1 in
1019     def BCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
1020                              "b${cond:cc}ctrl${cond:pm} ${cond:reg}", IIC_BrB,
1021                              []>;
1022   }
1023   let Uses = [LR, RM] in {
1024     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
1025                             "blrl", IIC_BrB, []>;
1026
1027     let isCodeGenOnly = 1 in
1028     def BCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
1029                             "b${cond:cc}lrl${cond:pm} ${cond:reg}", IIC_BrB,
1030                             []>;
1031   }
1032   let Defs = [CTR], Uses = [CTR, RM] in {
1033     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
1034                         "bdzl $dst">;
1035     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
1036                         "bdnzl $dst">;
1037     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
1038                          "bdzla $dst">;
1039     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
1040                          "bdnzla $dst">;
1041     def BDZLp : BForm_1<16, 27, 0, 1, (outs), (ins condbrtarget:$dst),
1042                         "bdzl+ $dst">;
1043     def BDNZLp: BForm_1<16, 25, 0, 1, (outs), (ins condbrtarget:$dst),
1044                         "bdnzl+ $dst">;
1045     def BDZLAp : BForm_1<16, 27, 1, 1, (outs), (ins abscondbrtarget:$dst),
1046                          "bdzla+ $dst">;
1047     def BDNZLAp: BForm_1<16, 25, 1, 1, (outs), (ins abscondbrtarget:$dst),
1048                          "bdnzla+ $dst">;
1049     def BDZLm : BForm_1<16, 26, 0, 1, (outs), (ins condbrtarget:$dst),
1050                         "bdzl- $dst">;
1051     def BDNZLm: BForm_1<16, 24, 0, 1, (outs), (ins condbrtarget:$dst),
1052                         "bdnzl- $dst">;
1053     def BDZLAm : BForm_1<16, 26, 1, 1, (outs), (ins abscondbrtarget:$dst),
1054                          "bdzla- $dst">;
1055     def BDNZLAm: BForm_1<16, 24, 1, 1, (outs), (ins abscondbrtarget:$dst),
1056                          "bdnzla- $dst">;
1057   }
1058   let Defs = [CTR], Uses = [CTR, LR, RM] in {
1059     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
1060                                "bdzlrl", IIC_BrB, []>;
1061     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
1062                                "bdnzlrl", IIC_BrB, []>;
1063     def BDZLRLp : XLForm_2_ext<19, 16, 27, 0, 1, (outs), (ins),
1064                                "bdzlrl+", IIC_BrB, []>;
1065     def BDNZLRLp: XLForm_2_ext<19, 16, 25, 0, 1, (outs), (ins),
1066                                "bdnzlrl+", IIC_BrB, []>;
1067     def BDZLRLm : XLForm_2_ext<19, 16, 26, 0, 1, (outs), (ins),
1068                                "bdzlrl-", IIC_BrB, []>;
1069     def BDNZLRLm: XLForm_2_ext<19, 16, 24, 0, 1, (outs), (ins),
1070                                "bdnzlrl-", IIC_BrB, []>;
1071   }
1072 }
1073
1074 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1075 def TCRETURNdi :Pseudo< (outs),
1076                         (ins calltarget:$dst, i32imm:$offset),
1077                  "#TC_RETURNd $dst $offset",
1078                  []>;
1079
1080
1081 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1082 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1083                  "#TC_RETURNa $func $offset",
1084                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1085
1086 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1087 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1088                  "#TC_RETURNr $dst $offset",
1089                  []>;
1090
1091
1092 let isCodeGenOnly = 1 in {
1093
1094 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1095     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1096 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
1097                             []>, Requires<[In32BitMode]>;
1098
1099 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1100     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1101 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1102                   "b $dst", IIC_BrB,
1103                   []>;
1104
1105 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1106     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1107 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1108                   "ba $dst", IIC_BrB,
1109                   []>;
1110
1111 }
1112
1113 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1114   let Defs = [CTR] in
1115   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1116                             "#EH_SJLJ_SETJMP32",
1117                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1118                           Requires<[In32BitMode]>;
1119   let isTerminator = 1 in
1120   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1121                             "#EH_SJLJ_LONGJMP32",
1122                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1123                           Requires<[In32BitMode]>;
1124 }
1125
1126 let isBranch = 1, isTerminator = 1 in {
1127   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1128                         "#EH_SjLj_Setup\t$dst", []>;
1129 }
1130
1131 // System call.
1132 let PPC970_Unit = 7 in {
1133   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1134                       "sc $lev", IIC_BrB, [(PPCsc (i32 imm:$lev))]>;
1135 }
1136
1137 // DCB* instructions.
1138 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst), "dcba $dst",
1139                       IIC_LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1140                       PPC970_DGroup_Single;
1141 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst), "dcbf $dst",
1142                       IIC_LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1143                       PPC970_DGroup_Single;
1144 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst), "dcbi $dst",
1145                       IIC_LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1146                       PPC970_DGroup_Single;
1147 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst), "dcbst $dst",
1148                       IIC_LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1149                       PPC970_DGroup_Single;
1150 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst), "dcbt $dst",
1151                       IIC_LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1152                       PPC970_DGroup_Single;
1153 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst), "dcbtst $dst",
1154                       IIC_LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1155                       PPC970_DGroup_Single;
1156 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst), "dcbz $dst",
1157                       IIC_LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1158                       PPC970_DGroup_Single;
1159 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst), "dcbzl $dst",
1160                       IIC_LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1161                       PPC970_DGroup_Single;
1162
1163 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1164           (DCBT xoaddr:$dst)>;
1165
1166 // Atomic operations
1167 let usesCustomInserter = 1 in {
1168   let Defs = [CR0] in {
1169     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1170       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1171       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1172     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1173       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1174       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1175     def ATOMIC_LOAD_AND_I8 : Pseudo<
1176       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1177       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1178     def ATOMIC_LOAD_OR_I8 : Pseudo<
1179       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1180       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1181     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1182       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1183       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1184     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1185       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1186       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1187     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1188       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1189       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1190     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1191       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1192       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1193     def ATOMIC_LOAD_AND_I16 : Pseudo<
1194       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1195       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1196     def ATOMIC_LOAD_OR_I16 : Pseudo<
1197       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1198       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1199     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1200       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1201       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1202     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1203       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1204       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1205     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1206       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1207       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1208     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1209       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1210       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1211     def ATOMIC_LOAD_AND_I32 : Pseudo<
1212       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1213       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1214     def ATOMIC_LOAD_OR_I32 : Pseudo<
1215       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1216       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1217     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1218       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1219       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1220     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1221       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1222       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1223
1224     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1225       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1226       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1227     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1228       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1229       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1230     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1231       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1232       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1233
1234     def ATOMIC_SWAP_I8 : Pseudo<
1235       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1236       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1237     def ATOMIC_SWAP_I16 : Pseudo<
1238       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1239       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1240     def ATOMIC_SWAP_I32 : Pseudo<
1241       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1242       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1243   }
1244 }
1245
1246 // Instructions to support atomic operations
1247 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1248                    "lwarx $rD, $src", IIC_LdStLWARX,
1249                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
1250
1251 let Defs = [CR0] in
1252 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1253                    "stwcx. $rS, $dst", IIC_LdStSTWCX,
1254                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
1255                    isDOT;
1256
1257 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1258 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", IIC_LdStLoad, [(trap)]>;
1259
1260 def TWI : DForm_base<3, (outs), (ins u5imm:$to, gprc:$rA, s16imm:$imm),
1261                      "twi $to, $rA, $imm", IIC_IntTrapW, []>;
1262 def TW : XForm_1<31, 4, (outs), (ins u5imm:$to, gprc:$rA, gprc:$rB),
1263                  "tw $to, $rA, $rB", IIC_IntTrapW, []>;
1264 def TDI : DForm_base<2, (outs), (ins u5imm:$to, g8rc:$rA, s16imm:$imm),
1265                      "tdi $to, $rA, $imm", IIC_IntTrapD, []>;
1266 def TD : XForm_1<31, 68, (outs), (ins u5imm:$to, g8rc:$rA, g8rc:$rB),
1267                  "td $to, $rA, $rB", IIC_IntTrapD, []>;
1268
1269 //===----------------------------------------------------------------------===//
1270 // PPC32 Load Instructions.
1271 //
1272
1273 // Unindexed (r+i) Loads.
1274 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1275 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1276                   "lbz $rD, $src", IIC_LdStLoad,
1277                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1278 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1279                   "lha $rD, $src", IIC_LdStLHA,
1280                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1281                   PPC970_DGroup_Cracked;
1282 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1283                   "lhz $rD, $src", IIC_LdStLoad,
1284                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1285 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1286                   "lwz $rD, $src", IIC_LdStLoad,
1287                   [(set i32:$rD, (load iaddr:$src))]>;
1288
1289 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1290                   "lfs $rD, $src", IIC_LdStLFD,
1291                   [(set f32:$rD, (load iaddr:$src))]>;
1292 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1293                   "lfd $rD, $src", IIC_LdStLFD,
1294                   [(set f64:$rD, (load iaddr:$src))]>;
1295
1296
1297 // Unindexed (r+i) Loads with Update (preinc).
1298 let mayLoad = 1, neverHasSideEffects = 1 in {
1299 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1300                    "lbzu $rD, $addr", IIC_LdStLoadUpd,
1301                    []>, RegConstraint<"$addr.reg = $ea_result">,
1302                    NoEncode<"$ea_result">;
1303
1304 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1305                    "lhau $rD, $addr", IIC_LdStLHAU,
1306                    []>, RegConstraint<"$addr.reg = $ea_result">,
1307                    NoEncode<"$ea_result">;
1308
1309 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1310                    "lhzu $rD, $addr", IIC_LdStLoadUpd,
1311                    []>, RegConstraint<"$addr.reg = $ea_result">,
1312                    NoEncode<"$ea_result">;
1313
1314 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1315                    "lwzu $rD, $addr", IIC_LdStLoadUpd,
1316                    []>, RegConstraint<"$addr.reg = $ea_result">,
1317                    NoEncode<"$ea_result">;
1318
1319 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1320                   "lfsu $rD, $addr", IIC_LdStLFDU,
1321                   []>, RegConstraint<"$addr.reg = $ea_result">,
1322                    NoEncode<"$ea_result">;
1323
1324 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1325                   "lfdu $rD, $addr", IIC_LdStLFDU,
1326                   []>, RegConstraint<"$addr.reg = $ea_result">,
1327                    NoEncode<"$ea_result">;
1328
1329
1330 // Indexed (r+r) Loads with Update (preinc).
1331 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1332                    (ins memrr:$addr),
1333                    "lbzux $rD, $addr", IIC_LdStLoadUpdX,
1334                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1335                    NoEncode<"$ea_result">;
1336
1337 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1338                    (ins memrr:$addr),
1339                    "lhaux $rD, $addr", IIC_LdStLHAUX,
1340                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1341                    NoEncode<"$ea_result">;
1342
1343 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1344                    (ins memrr:$addr),
1345                    "lhzux $rD, $addr", IIC_LdStLoadUpdX,
1346                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1347                    NoEncode<"$ea_result">;
1348
1349 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1350                    (ins memrr:$addr),
1351                    "lwzux $rD, $addr", IIC_LdStLoadUpdX,
1352                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1353                    NoEncode<"$ea_result">;
1354
1355 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1356                    (ins memrr:$addr),
1357                    "lfsux $rD, $addr", IIC_LdStLFDUX,
1358                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1359                    NoEncode<"$ea_result">;
1360
1361 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1362                    (ins memrr:$addr),
1363                    "lfdux $rD, $addr", IIC_LdStLFDUX,
1364                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1365                    NoEncode<"$ea_result">;
1366 }
1367 }
1368
1369 // Indexed (r+r) Loads.
1370 //
1371 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1372 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1373                    "lbzx $rD, $src", IIC_LdStLoad,
1374                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1375 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1376                    "lhax $rD, $src", IIC_LdStLHA,
1377                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1378                    PPC970_DGroup_Cracked;
1379 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1380                    "lhzx $rD, $src", IIC_LdStLoad,
1381                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1382 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1383                    "lwzx $rD, $src", IIC_LdStLoad,
1384                    [(set i32:$rD, (load xaddr:$src))]>;
1385
1386
1387 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1388                    "lhbrx $rD, $src", IIC_LdStLoad,
1389                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1390 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1391                    "lwbrx $rD, $src", IIC_LdStLoad,
1392                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1393
1394 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1395                       "lfsx $frD, $src", IIC_LdStLFD,
1396                       [(set f32:$frD, (load xaddr:$src))]>;
1397 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1398                       "lfdx $frD, $src", IIC_LdStLFD,
1399                       [(set f64:$frD, (load xaddr:$src))]>;
1400
1401 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1402                       "lfiwax $frD, $src", IIC_LdStLFD,
1403                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1404 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1405                       "lfiwzx $frD, $src", IIC_LdStLFD,
1406                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1407 }
1408
1409 // Load Multiple
1410 def LMW : DForm_1<46, (outs gprc:$rD), (ins memri:$src),
1411                   "lmw $rD, $src", IIC_LdStLMW, []>;
1412
1413 //===----------------------------------------------------------------------===//
1414 // PPC32 Store Instructions.
1415 //
1416
1417 // Unindexed (r+i) Stores.
1418 let PPC970_Unit = 2 in {
1419 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1420                    "stb $rS, $src", IIC_LdStStore,
1421                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1422 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1423                    "sth $rS, $src", IIC_LdStStore,
1424                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1425 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1426                    "stw $rS, $src", IIC_LdStStore,
1427                    [(store i32:$rS, iaddr:$src)]>;
1428 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1429                    "stfs $rS, $dst", IIC_LdStSTFD,
1430                    [(store f32:$rS, iaddr:$dst)]>;
1431 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1432                    "stfd $rS, $dst", IIC_LdStSTFD,
1433                    [(store f64:$rS, iaddr:$dst)]>;
1434 }
1435
1436 // Unindexed (r+i) Stores with Update (preinc).
1437 let PPC970_Unit = 2, mayStore = 1 in {
1438 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1439                     "stbu $rS, $dst", IIC_LdStStoreUpd, []>,
1440                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1441 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1442                     "sthu $rS, $dst", IIC_LdStStoreUpd, []>,
1443                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1444 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1445                     "stwu $rS, $dst", IIC_LdStStoreUpd, []>,
1446                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1447 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1448                     "stfsu $rS, $dst", IIC_LdStSTFDU, []>,
1449                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1450 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1451                     "stfdu $rS, $dst", IIC_LdStSTFDU, []>,
1452                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1453 }
1454
1455 // Patterns to match the pre-inc stores.  We can't put the patterns on
1456 // the instruction definitions directly as ISel wants the address base
1457 // and offset to be separate operands, not a single complex operand.
1458 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1459           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1460 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1461           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1462 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1463           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1464 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1465           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1466 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1467           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1468
1469 // Indexed (r+r) Stores.
1470 let PPC970_Unit = 2 in {
1471 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1472                    "stbx $rS, $dst", IIC_LdStStore,
1473                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1474                    PPC970_DGroup_Cracked;
1475 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1476                    "sthx $rS, $dst", IIC_LdStStore,
1477                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1478                    PPC970_DGroup_Cracked;
1479 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1480                    "stwx $rS, $dst", IIC_LdStStore,
1481                    [(store i32:$rS, xaddr:$dst)]>,
1482                    PPC970_DGroup_Cracked;
1483
1484 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1485                    "sthbrx $rS, $dst", IIC_LdStStore,
1486                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1487                    PPC970_DGroup_Cracked;
1488 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1489                    "stwbrx $rS, $dst", IIC_LdStStore,
1490                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1491                    PPC970_DGroup_Cracked;
1492
1493 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1494                      "stfiwx $frS, $dst", IIC_LdStSTFD,
1495                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1496
1497 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1498                      "stfsx $frS, $dst", IIC_LdStSTFD,
1499                      [(store f32:$frS, xaddr:$dst)]>;
1500 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1501                      "stfdx $frS, $dst", IIC_LdStSTFD,
1502                      [(store f64:$frS, xaddr:$dst)]>;
1503 }
1504
1505 // Indexed (r+r) Stores with Update (preinc).
1506 let PPC970_Unit = 2, mayStore = 1 in {
1507 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1508                     "stbux $rS, $dst", IIC_LdStStoreUpd, []>,
1509                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1510                     PPC970_DGroup_Cracked;
1511 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1512                     "sthux $rS, $dst", IIC_LdStStoreUpd, []>,
1513                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1514                     PPC970_DGroup_Cracked;
1515 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1516                     "stwux $rS, $dst", IIC_LdStStoreUpd, []>,
1517                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1518                     PPC970_DGroup_Cracked;
1519 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1520                     "stfsux $rS, $dst", IIC_LdStSTFDU, []>,
1521                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1522                     PPC970_DGroup_Cracked;
1523 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1524                     "stfdux $rS, $dst", IIC_LdStSTFDU, []>,
1525                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1526                     PPC970_DGroup_Cracked;
1527 }
1528
1529 // Patterns to match the pre-inc stores.  We can't put the patterns on
1530 // the instruction definitions directly as ISel wants the address base
1531 // and offset to be separate operands, not a single complex operand.
1532 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1533           (STBUX $rS, $ptrreg, $ptroff)>;
1534 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1535           (STHUX $rS, $ptrreg, $ptroff)>;
1536 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1537           (STWUX $rS, $ptrreg, $ptroff)>;
1538 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1539           (STFSUX $rS, $ptrreg, $ptroff)>;
1540 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1541           (STFDUX $rS, $ptrreg, $ptroff)>;
1542
1543 // Store Multiple
1544 def STMW : DForm_1<47, (outs), (ins gprc:$rS, memri:$dst),
1545                    "stmw $rS, $dst", IIC_LdStLMW, []>;
1546
1547 def SYNC : XForm_24_sync<31, 598, (outs), (ins i32imm:$L),
1548                         "sync $L", IIC_LdStSync, []>;
1549 def : Pat<(int_ppc_sync), (SYNC 0)>;
1550
1551 //===----------------------------------------------------------------------===//
1552 // PPC32 Arithmetic Instructions.
1553 //
1554
1555 let PPC970_Unit = 1 in {  // FXU Operations.
1556 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1557                      "addi $rD, $rA, $imm", IIC_IntSimple,
1558                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1559 let BaseName = "addic" in {
1560 let Defs = [CARRY] in
1561 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1562                      "addic $rD, $rA, $imm", IIC_IntGeneral,
1563                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1564                      RecFormRel, PPC970_DGroup_Cracked;
1565 let Defs = [CARRY, CR0] in
1566 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1567                      "addic. $rD, $rA, $imm", IIC_IntGeneral,
1568                      []>, isDOT, RecFormRel;
1569 }
1570 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s17imm:$imm),
1571                      "addis $rD, $rA, $imm", IIC_IntSimple,
1572                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1573 let isCodeGenOnly = 1 in
1574 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1575                      "la $rD, $sym($rA)", IIC_IntGeneral,
1576                      [(set i32:$rD, (add i32:$rA,
1577                                           (PPClo tglobaladdr:$sym, 0)))]>;
1578 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1579                      "mulli $rD, $rA, $imm", IIC_IntMulLI,
1580                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1581 let Defs = [CARRY] in
1582 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1583                      "subfic $rD, $rA, $imm", IIC_IntGeneral,
1584                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1585
1586 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1587   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1588                        "li $rD, $imm", IIC_IntSimple,
1589                        [(set i32:$rD, imm32SExt16:$imm)]>;
1590   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s17imm:$imm),
1591                        "lis $rD, $imm", IIC_IntSimple,
1592                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1593 }
1594 }
1595
1596 let PPC970_Unit = 1 in {  // FXU Operations.
1597 let Defs = [CR0] in {
1598 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1599                     "andi. $dst, $src1, $src2", IIC_IntGeneral,
1600                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1601                     isDOT;
1602 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1603                     "andis. $dst, $src1, $src2", IIC_IntGeneral,
1604                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1605                     isDOT;
1606 }
1607 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1608                     "ori $dst, $src1, $src2", IIC_IntSimple,
1609                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1610 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1611                     "oris $dst, $src1, $src2", IIC_IntSimple,
1612                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1613 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1614                     "xori $dst, $src1, $src2", IIC_IntSimple,
1615                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1616 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1617                     "xoris $dst, $src1, $src2", IIC_IntSimple,
1618                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1619
1620 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IIC_IntSimple,
1621                          []>;
1622 let isCodeGenOnly = 1 in {
1623 // The POWER6 and POWER7 have special group-terminating nops.
1624 def NOP_GT_PWR6 : DForm_4_fixedreg_zero<24, 1, (outs), (ins),
1625                                         "ori 1, 1, 0", IIC_IntSimple, []>;
1626 def NOP_GT_PWR7 : DForm_4_fixedreg_zero<24, 2, (outs), (ins),
1627                                         "ori 2, 2, 0", IIC_IntSimple, []>;
1628 }
1629
1630 let isCompare = 1, neverHasSideEffects = 1 in {
1631   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1632                           "cmpwi $crD, $rA, $imm", IIC_IntCompare>;
1633   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1634                            "cmplwi $dst, $src1, $src2", IIC_IntCompare>;
1635 }
1636 }
1637
1638 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1639 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1640                      "nand", "$rA, $rS, $rB", IIC_IntSimple,
1641                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1642 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1643                      "and", "$rA, $rS, $rB", IIC_IntSimple,
1644                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1645 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1646                      "andc", "$rA, $rS, $rB", IIC_IntSimple,
1647                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1648 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1649                      "or", "$rA, $rS, $rB", IIC_IntSimple,
1650                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1651 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1652                      "nor", "$rA, $rS, $rB", IIC_IntSimple,
1653                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1654 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1655                      "orc", "$rA, $rS, $rB", IIC_IntSimple,
1656                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1657 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1658                      "eqv", "$rA, $rS, $rB", IIC_IntSimple,
1659                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1660 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1661                      "xor", "$rA, $rS, $rB", IIC_IntSimple,
1662                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1663 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1664                      "slw", "$rA, $rS, $rB", IIC_IntGeneral,
1665                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1666 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1667                      "srw", "$rA, $rS, $rB", IIC_IntGeneral,
1668                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1669 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1670                       "sraw", "$rA, $rS, $rB", IIC_IntShift,
1671                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1672 }
1673
1674 let PPC970_Unit = 1 in {  // FXU Operations.
1675 let neverHasSideEffects = 1 in {
1676 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1677                         "srawi", "$rA, $rS, $SH", IIC_IntShift,
1678                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1679 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1680                         "cntlzw", "$rA, $rS", IIC_IntGeneral,
1681                         [(set i32:$rA, (ctlz i32:$rS))]>;
1682 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1683                         "extsb", "$rA, $rS", IIC_IntSimple,
1684                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1685 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1686                         "extsh", "$rA, $rS", IIC_IntSimple,
1687                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1688 }
1689 let isCompare = 1, neverHasSideEffects = 1 in {
1690   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1691                             "cmpw $crD, $rA, $rB", IIC_IntCompare>;
1692   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1693                             "cmplw $crD, $rA, $rB", IIC_IntCompare>;
1694 }
1695 }
1696 let PPC970_Unit = 3 in {  // FPU Operations.
1697 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1698 //                      "fcmpo $crD, $fA, $fB", IIC_FPCompare>;
1699 let isCompare = 1, neverHasSideEffects = 1 in {
1700   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1701                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1702   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1703                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1704 }
1705
1706 let Uses = [RM] in {
1707   let neverHasSideEffects = 1 in {
1708   defm FCTIW  : XForm_26r<63, 14, (outs f8rc:$frD), (ins f8rc:$frB),
1709                           "fctiw", "$frD, $frB", IIC_FPGeneral,
1710                           []>;
1711   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1712                           "fctiwz", "$frD, $frB", IIC_FPGeneral,
1713                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1714
1715   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1716                           "frsp", "$frD, $frB", IIC_FPGeneral,
1717                           [(set f32:$frD, (fround f64:$frB))]>;
1718
1719   let Interpretation64Bit = 1 in
1720   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1721                           "frin", "$frD, $frB", IIC_FPGeneral,
1722                           [(set f64:$frD, (frnd f64:$frB))]>;
1723   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1724                           "frin", "$frD, $frB", IIC_FPGeneral,
1725                           [(set f32:$frD, (frnd f32:$frB))]>;
1726   }
1727
1728   let neverHasSideEffects = 1 in {
1729   let Interpretation64Bit = 1 in
1730   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1731                           "frip", "$frD, $frB", IIC_FPGeneral,
1732                           [(set f64:$frD, (fceil f64:$frB))]>;
1733   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1734                           "frip", "$frD, $frB", IIC_FPGeneral,
1735                           [(set f32:$frD, (fceil f32:$frB))]>;
1736   let Interpretation64Bit = 1 in
1737   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1738                           "friz", "$frD, $frB", IIC_FPGeneral,
1739                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1740   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1741                           "friz", "$frD, $frB", IIC_FPGeneral,
1742                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1743   let Interpretation64Bit = 1 in
1744   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1745                           "frim", "$frD, $frB", IIC_FPGeneral,
1746                           [(set f64:$frD, (ffloor f64:$frB))]>;
1747   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1748                           "frim", "$frD, $frB", IIC_FPGeneral,
1749                           [(set f32:$frD, (ffloor f32:$frB))]>;
1750
1751   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
1752                           "fsqrt", "$frD, $frB", IIC_FPSqrtD,
1753                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1754   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
1755                           "fsqrts", "$frD, $frB", IIC_FPSqrtS,
1756                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1757   }
1758   }
1759 }
1760
1761 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1762 /// often coalesced away and we don't want the dispatch group builder to think
1763 /// that they will fill slots (which could cause the load of a LSU reject to
1764 /// sneak into a d-group with a store).
1765 let neverHasSideEffects = 1 in
1766 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
1767                        "fmr", "$frD, $frB", IIC_FPGeneral,
1768                        []>,  // (set f32:$frD, f32:$frB)
1769                        PPC970_Unit_Pseudo;
1770
1771 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1772 // These are artificially split into two different forms, for 4/8 byte FP.
1773 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
1774                         "fabs", "$frD, $frB", IIC_FPGeneral,
1775                         [(set f32:$frD, (fabs f32:$frB))]>;
1776 let Interpretation64Bit = 1 in
1777 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
1778                         "fabs", "$frD, $frB", IIC_FPGeneral,
1779                         [(set f64:$frD, (fabs f64:$frB))]>;
1780 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
1781                         "fnabs", "$frD, $frB", IIC_FPGeneral,
1782                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1783 let Interpretation64Bit = 1 in
1784 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
1785                         "fnabs", "$frD, $frB", IIC_FPGeneral,
1786                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1787 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
1788                         "fneg", "$frD, $frB", IIC_FPGeneral,
1789                         [(set f32:$frD, (fneg f32:$frB))]>;
1790 let Interpretation64Bit = 1 in
1791 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
1792                         "fneg", "$frD, $frB", IIC_FPGeneral,
1793                         [(set f64:$frD, (fneg f64:$frB))]>;
1794
1795 defm FCPSGNS : XForm_28r<63, 8, (outs f4rc:$frD), (ins f4rc:$frA, f4rc:$frB),
1796                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
1797                         [(set f32:$frD, (fcopysign f32:$frB, f32:$frA))]>;
1798 let Interpretation64Bit = 1 in
1799 defm FCPSGND : XForm_28r<63, 8, (outs f8rc:$frD), (ins f8rc:$frA, f8rc:$frB),
1800                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
1801                         [(set f64:$frD, (fcopysign f64:$frB, f64:$frA))]>;
1802
1803 // Reciprocal estimates.
1804 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
1805                           "fre", "$frD, $frB", IIC_FPGeneral,
1806                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1807 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
1808                           "fres", "$frD, $frB", IIC_FPGeneral,
1809                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1810 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
1811                           "frsqrte", "$frD, $frB", IIC_FPGeneral,
1812                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1813 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
1814                           "frsqrtes", "$frD, $frB", IIC_FPGeneral,
1815                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1816 }
1817
1818 // XL-Form instructions.  condition register logical ops.
1819 //
1820 let neverHasSideEffects = 1 in
1821 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
1822                       "mcrf $BF, $BFA", IIC_BrMCR>,
1823              PPC970_DGroup_First, PPC970_Unit_CRU;
1824
1825 def CRAND  : XLForm_1<19, 257, (outs crbitrc:$CRD),
1826                                (ins crbitrc:$CRA, crbitrc:$CRB),
1827                       "crand $CRD, $CRA, $CRB", IIC_BrCR, []>;
1828
1829 def CRNAND : XLForm_1<19, 225, (outs crbitrc:$CRD),
1830                                (ins crbitrc:$CRA, crbitrc:$CRB),
1831                       "crnand $CRD, $CRA, $CRB", IIC_BrCR, []>;
1832
1833 def CROR   : XLForm_1<19, 449, (outs crbitrc:$CRD),
1834                                (ins crbitrc:$CRA, crbitrc:$CRB),
1835                       "cror $CRD, $CRA, $CRB", IIC_BrCR, []>;
1836
1837 def CRXOR  : XLForm_1<19, 193, (outs crbitrc:$CRD),
1838                                (ins crbitrc:$CRA, crbitrc:$CRB),
1839                       "crxor $CRD, $CRA, $CRB", IIC_BrCR, []>;
1840
1841 def CRNOR  : XLForm_1<19, 33, (outs crbitrc:$CRD),
1842                               (ins crbitrc:$CRA, crbitrc:$CRB),
1843                       "crnor $CRD, $CRA, $CRB", IIC_BrCR, []>;
1844
1845 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
1846                                (ins crbitrc:$CRA, crbitrc:$CRB),
1847                       "creqv $CRD, $CRA, $CRB", IIC_BrCR, []>;
1848
1849 def CRANDC : XLForm_1<19, 129, (outs crbitrc:$CRD),
1850                                (ins crbitrc:$CRA, crbitrc:$CRB),
1851                       "crandc $CRD, $CRA, $CRB", IIC_BrCR, []>;
1852
1853 def CRORC  : XLForm_1<19, 417, (outs crbitrc:$CRD),
1854                                (ins crbitrc:$CRA, crbitrc:$CRB),
1855                       "crorc $CRD, $CRA, $CRB", IIC_BrCR, []>;
1856
1857 let isCodeGenOnly = 1 in {
1858 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
1859               "creqv $dst, $dst, $dst", IIC_BrCR,
1860               []>;
1861
1862 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
1863               "crxor $dst, $dst, $dst", IIC_BrCR,
1864               []>;
1865
1866 let Defs = [CR1EQ], CRD = 6 in {
1867 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1868               "creqv 6, 6, 6", IIC_BrCR,
1869               [(PPCcr6set)]>;
1870
1871 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1872               "crxor 6, 6, 6", IIC_BrCR,
1873               [(PPCcr6unset)]>;
1874 }
1875 }
1876
1877 // XFX-Form instructions.  Instructions that deal with SPRs.
1878 //
1879
1880 def MFSPR : XFXForm_1<31, 339, (outs gprc:$RT), (ins i32imm:$SPR),
1881                       "mfspr $RT, $SPR", IIC_SprMFSPR>;
1882 def MTSPR : XFXForm_1<31, 467, (outs), (ins i32imm:$SPR, gprc:$RT),
1883                       "mtspr $SPR, $RT", IIC_SprMTSPR>;
1884
1885 def MFTB : XFXForm_1<31, 371, (outs gprc:$RT), (ins i32imm:$SPR),
1886                      "mftb $RT, $SPR", IIC_SprMFTB>, Deprecated<DeprecatedMFTB>;
1887
1888 let Uses = [CTR] in {
1889 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
1890                           "mfctr $rT", IIC_SprMFSPR>,
1891             PPC970_DGroup_First, PPC970_Unit_FXU;
1892 }
1893 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1894 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1895                           "mtctr $rS", IIC_SprMTSPR>,
1896             PPC970_DGroup_First, PPC970_Unit_FXU;
1897 }
1898 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
1899 let Pattern = [(int_ppc_mtctr i32:$rS)] in
1900 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1901                               "mtctr $rS", IIC_SprMTSPR>,
1902                 PPC970_DGroup_First, PPC970_Unit_FXU;
1903 }
1904
1905 let Defs = [LR] in {
1906 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
1907                           "mtlr $rS", IIC_SprMTSPR>,
1908             PPC970_DGroup_First, PPC970_Unit_FXU;
1909 }
1910 let Uses = [LR] in {
1911 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
1912                           "mflr $rT", IIC_SprMFSPR>,
1913             PPC970_DGroup_First, PPC970_Unit_FXU;
1914 }
1915
1916 let isCodeGenOnly = 1 in {
1917   // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed
1918   // like a GPR on the PPC970.  As such, copies in and out have the same
1919   // performance characteristics as an OR instruction.
1920   def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
1921                                "mtspr 256, $rS", IIC_IntGeneral>,
1922                  PPC970_DGroup_Single, PPC970_Unit_FXU;
1923   def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
1924                                "mfspr $rT, 256", IIC_IntGeneral>,
1925                  PPC970_DGroup_First, PPC970_Unit_FXU;
1926
1927   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1928                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
1929                                 "mtspr 256, $rS", IIC_IntGeneral>,
1930                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1931   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
1932                                 (ins VRSAVERC:$reg),
1933                                 "mfspr $rT, 256", IIC_IntGeneral>,
1934                   PPC970_DGroup_First, PPC970_Unit_FXU;
1935 }
1936
1937 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1938 // so we'll need to scavenge a register for it.
1939 let mayStore = 1 in
1940 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1941                      "#SPILL_VRSAVE", []>;
1942
1943 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1944 // spilled), so we'll need to scavenge a register for it.
1945 let mayLoad = 1 in
1946 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1947                      "#RESTORE_VRSAVE", []>;
1948
1949 let neverHasSideEffects = 1 in {
1950 def MTOCRF: XFXForm_5a<31, 144, (outs crbitm:$FXM), (ins gprc:$ST),
1951                        "mtocrf $FXM, $ST", IIC_BrMCRX>,
1952             PPC970_DGroup_First, PPC970_Unit_CRU;
1953
1954 def MTCRF : XFXForm_5<31, 144, (outs), (ins i32imm:$FXM, gprc:$rS),
1955                       "mtcrf $FXM, $rS", IIC_BrMCRX>,
1956             PPC970_MicroCode, PPC970_Unit_CRU;
1957
1958 let hasExtraSrcRegAllocReq = 1 in // to enable post-ra anti-dep breaking.
1959 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1960                        "mfocrf $rT, $FXM", IIC_SprMFCRF>,
1961             PPC970_DGroup_First, PPC970_Unit_CRU;
1962
1963 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
1964                      "mfcr $rT", IIC_SprMFCR>,
1965                      PPC970_MicroCode, PPC970_Unit_CRU;
1966 } // neverHasSideEffects = 1
1967
1968 // Pseudo instruction to perform FADD in round-to-zero mode.
1969 let usesCustomInserter = 1, Uses = [RM] in {
1970   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
1971                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1972 }
1973
1974 // The above pseudo gets expanded to make use of the following instructions
1975 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1976 let Uses = [RM], Defs = [RM] in {
1977   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1978                         "mtfsb0 $FM", IIC_IntMTFSB0, []>,
1979                PPC970_DGroup_Single, PPC970_Unit_FPU;
1980   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1981                         "mtfsb1 $FM", IIC_IntMTFSB0, []>,
1982                PPC970_DGroup_Single, PPC970_Unit_FPU;
1983   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
1984                        "mtfsf $FM, $rT", IIC_IntMTFSB0, []>,
1985                PPC970_DGroup_Single, PPC970_Unit_FPU;
1986 }
1987 let Uses = [RM] in {
1988   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
1989                          "mffs $rT", IIC_IntMFFS,
1990                          [(set f64:$rT, (PPCmffs))]>,
1991                PPC970_DGroup_Single, PPC970_Unit_FPU;
1992 }
1993
1994
1995 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1996 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1997 //
1998 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1999                        "add", "$rT, $rA, $rB", IIC_IntSimple,
2000                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
2001 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2002                         "addc", "$rT, $rA, $rB", IIC_IntGeneral,
2003                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
2004                         PPC970_DGroup_Cracked;
2005 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2006                        "divw", "$rT, $rA, $rB", IIC_IntDivW,
2007                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
2008                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
2009 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2010                        "divwu", "$rT, $rA, $rB", IIC_IntDivW,
2011                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
2012                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
2013 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2014                        "mulhw", "$rT, $rA, $rB", IIC_IntMulHW,
2015                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
2016 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2017                        "mulhwu", "$rT, $rA, $rB", IIC_IntMulHWU,
2018                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
2019 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2020                        "mullw", "$rT, $rA, $rB", IIC_IntMulHW,
2021                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
2022 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2023                        "subf", "$rT, $rA, $rB", IIC_IntGeneral,
2024                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
2025 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2026                         "subfc", "$rT, $rA, $rB", IIC_IntGeneral,
2027                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
2028                         PPC970_DGroup_Cracked;
2029 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
2030                         "neg", "$rT, $rA", IIC_IntSimple,
2031                         [(set i32:$rT, (ineg i32:$rA))]>;
2032 let Uses = [CARRY] in {
2033 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2034                         "adde", "$rT, $rA, $rB", IIC_IntGeneral,
2035                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
2036 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
2037                          "addme", "$rT, $rA", IIC_IntGeneral,
2038                          [(set i32:$rT, (adde i32:$rA, -1))]>;
2039 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
2040                          "addze", "$rT, $rA", IIC_IntGeneral,
2041                          [(set i32:$rT, (adde i32:$rA, 0))]>;
2042 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2043                         "subfe", "$rT, $rA, $rB", IIC_IntGeneral,
2044                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
2045 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
2046                          "subfme", "$rT, $rA", IIC_IntGeneral,
2047                          [(set i32:$rT, (sube -1, i32:$rA))]>;
2048 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
2049                          "subfze", "$rT, $rA", IIC_IntGeneral,
2050                          [(set i32:$rT, (sube 0, i32:$rA))]>;
2051 }
2052 }
2053
2054 // A-Form instructions.  Most of the instructions executed in the FPU are of
2055 // this type.
2056 //
2057 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
2058 let Uses = [RM] in {
2059   defm FMADD : AForm_1r<63, 29,
2060                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2061                       "fmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2062                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
2063   defm FMADDS : AForm_1r<59, 29,
2064                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2065                       "fmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2066                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
2067   defm FMSUB : AForm_1r<63, 28,
2068                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2069                       "fmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2070                       [(set f64:$FRT,
2071                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
2072   defm FMSUBS : AForm_1r<59, 28,
2073                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2074                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2075                       [(set f32:$FRT,
2076                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
2077   defm FNMADD : AForm_1r<63, 31,
2078                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2079                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2080                       [(set f64:$FRT,
2081                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
2082   defm FNMADDS : AForm_1r<59, 31,
2083                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2084                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2085                       [(set f32:$FRT,
2086                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
2087   defm FNMSUB : AForm_1r<63, 30,
2088                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2089                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2090                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
2091                                                  (fneg f64:$FRB))))]>;
2092   defm FNMSUBS : AForm_1r<59, 30,
2093                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2094                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2095                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
2096                                                  (fneg f32:$FRB))))]>;
2097 }
2098 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
2099 // having 4 of these, force the comparison to always be an 8-byte double (code
2100 // should use an FMRSD if the input comparison value really wants to be a float)
2101 // and 4/8 byte forms for the result and operand type..
2102 let Interpretation64Bit = 1 in
2103 defm FSELD : AForm_1r<63, 23,
2104                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2105                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2106                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
2107 defm FSELS : AForm_1r<63, 23,
2108                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2109                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2110                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
2111 let Uses = [RM] in {
2112   defm FADD  : AForm_2r<63, 21,
2113                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2114                         "fadd", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2115                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
2116   defm FADDS : AForm_2r<59, 21,
2117                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2118                         "fadds", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2119                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
2120   defm FDIV  : AForm_2r<63, 18,
2121                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2122                         "fdiv", "$FRT, $FRA, $FRB", IIC_FPDivD,
2123                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
2124   defm FDIVS : AForm_2r<59, 18,
2125                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2126                         "fdivs", "$FRT, $FRA, $FRB", IIC_FPDivS,
2127                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2128   defm FMUL  : AForm_3r<63, 25,
2129                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2130                         "fmul", "$FRT, $FRA, $FRC", IIC_FPFused,
2131                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2132   defm FMULS : AForm_3r<59, 25,
2133                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2134                         "fmuls", "$FRT, $FRA, $FRC", IIC_FPGeneral,
2135                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2136   defm FSUB  : AForm_2r<63, 20,
2137                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2138                         "fsub", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2139                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2140   defm FSUBS : AForm_2r<59, 20,
2141                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2142                         "fsubs", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2143                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2144   }
2145 }
2146
2147 let neverHasSideEffects = 1 in {
2148 let PPC970_Unit = 1 in {  // FXU Operations.
2149   let isSelect = 1 in
2150   def ISEL  : AForm_4<31, 15,
2151                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2152                      "isel $rT, $rA, $rB, $cond", IIC_IntGeneral,
2153                      []>;
2154 }
2155
2156 let PPC970_Unit = 1 in {  // FXU Operations.
2157 // M-Form instructions.  rotate and mask instructions.
2158 //
2159 let isCommutable = 1 in {
2160 // RLWIMI can be commuted if the rotate amount is zero.
2161 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2162                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2163                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME",
2164                        IIC_IntRotate, []>, PPC970_DGroup_Cracked,
2165                        RegConstraint<"$rSi = $rA">, NoEncode<"$rSi">;
2166 }
2167 let BaseName = "rlwinm" in {
2168 def RLWINM : MForm_2<21,
2169                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2170                      "rlwinm $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2171                      []>, RecFormRel;
2172 let Defs = [CR0] in
2173 def RLWINMo : MForm_2<21,
2174                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2175                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2176                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2177 }
2178 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2179                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2180                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IIC_IntGeneral,
2181                        []>;
2182 }
2183 } // neverHasSideEffects = 1
2184
2185 //===----------------------------------------------------------------------===//
2186 // PowerPC Instruction Patterns
2187 //
2188
2189 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2190 def : Pat<(i32 imm:$imm),
2191           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2192
2193 // Implement the 'not' operation with the NOR instruction.
2194 def NOT : Pat<(not i32:$in),
2195               (NOR $in, $in)>;
2196
2197 // ADD an arbitrary immediate.
2198 def : Pat<(add i32:$in, imm:$imm),
2199           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2200 // OR an arbitrary immediate.
2201 def : Pat<(or i32:$in, imm:$imm),
2202           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2203 // XOR an arbitrary immediate.
2204 def : Pat<(xor i32:$in, imm:$imm),
2205           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2206 // SUBFIC
2207 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2208           (SUBFIC $in, imm:$imm)>;
2209
2210 // SHL/SRL
2211 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2212           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2213 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2214           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2215
2216 // ROTL
2217 def : Pat<(rotl i32:$in, i32:$sh),
2218           (RLWNM $in, $sh, 0, 31)>;
2219 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2220           (RLWINM $in, imm:$imm, 0, 31)>;
2221
2222 // RLWNM
2223 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2224           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2225
2226 // Calls
2227 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2228           (BL tglobaladdr:$dst)>;
2229 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2230           (BL texternalsym:$dst)>;
2231
2232
2233 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2234           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2235
2236 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2237           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2238
2239 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2240           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2241
2242
2243
2244 // Hi and Lo for Darwin Global Addresses.
2245 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2246 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2247 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2248 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2249 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2250 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2251 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2252 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2253 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2254           (ADDIS $in, tglobaltlsaddr:$g)>;
2255 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2256           (ADDI $in, tglobaltlsaddr:$g)>;
2257 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2258           (ADDIS $in, tglobaladdr:$g)>;
2259 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2260           (ADDIS $in, tconstpool:$g)>;
2261 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2262           (ADDIS $in, tjumptable:$g)>;
2263 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2264           (ADDIS $in, tblockaddress:$g)>;
2265
2266 // Standard shifts.  These are represented separately from the real shifts above
2267 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2268 // amounts.
2269 def : Pat<(sra i32:$rS, i32:$rB),
2270           (SRAW $rS, $rB)>;
2271 def : Pat<(srl i32:$rS, i32:$rB),
2272           (SRW $rS, $rB)>;
2273 def : Pat<(shl i32:$rS, i32:$rB),
2274           (SLW $rS, $rB)>;
2275
2276 def : Pat<(zextloadi1 iaddr:$src),
2277           (LBZ iaddr:$src)>;
2278 def : Pat<(zextloadi1 xaddr:$src),
2279           (LBZX xaddr:$src)>;
2280 def : Pat<(extloadi1 iaddr:$src),
2281           (LBZ iaddr:$src)>;
2282 def : Pat<(extloadi1 xaddr:$src),
2283           (LBZX xaddr:$src)>;
2284 def : Pat<(extloadi8 iaddr:$src),
2285           (LBZ iaddr:$src)>;
2286 def : Pat<(extloadi8 xaddr:$src),
2287           (LBZX xaddr:$src)>;
2288 def : Pat<(extloadi16 iaddr:$src),
2289           (LHZ iaddr:$src)>;
2290 def : Pat<(extloadi16 xaddr:$src),
2291           (LHZX xaddr:$src)>;
2292 def : Pat<(f64 (extloadf32 iaddr:$src)),
2293           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2294 def : Pat<(f64 (extloadf32 xaddr:$src)),
2295           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2296
2297 def : Pat<(f64 (fextend f32:$src)),
2298           (COPY_TO_REGCLASS $src, F8RC)>;
2299
2300 def : Pat<(atomic_fence (imm), (imm)), (SYNC 0)>;
2301
2302 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2303 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2304           (FNMSUB $A, $C, $B)>;
2305 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2306           (FNMSUB $A, $C, $B)>;
2307 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2308           (FNMSUBS $A, $C, $B)>;
2309 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2310           (FNMSUBS $A, $C, $B)>;
2311
2312 // FCOPYSIGN's operand types need not agree.
2313 def : Pat<(fcopysign f64:$frB, f32:$frA),
2314           (FCPSGND (COPY_TO_REGCLASS $frA, F8RC), $frB)>;
2315 def : Pat<(fcopysign f32:$frB, f64:$frA),
2316           (FCPSGNS (COPY_TO_REGCLASS $frA, F4RC), $frB)>;
2317
2318 include "PPCInstrAltivec.td"
2319 include "PPCInstr64Bit.td"
2320
2321
2322 //===----------------------------------------------------------------------===//
2323 // PowerPC Instructions used for assembler/disassembler only
2324 //
2325
2326 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
2327                          "isync", IIC_SprISYNC, []>;
2328
2329 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
2330                     "icbi $src", IIC_LdStICBI, []>;
2331
2332 def EIEIO : XForm_24_eieio<31, 854, (outs), (ins),
2333                            "eieio", IIC_LdStLoad, []>;
2334
2335 def WAIT : XForm_24_sync<31, 62, (outs), (ins i32imm:$L),
2336                          "wait $L", IIC_LdStLoad, []>;
2337
2338 def MTMSR: XForm_mtmsr<31, 146, (outs), (ins gprc:$RS, i32imm:$L),
2339                     "mtmsr $RS, $L", IIC_SprMTMSR>;
2340
2341 def MFMSR : XForm_rs<31, 83, (outs gprc:$RT), (ins),
2342                   "mfmsr $RT", IIC_SprMFMSR, []>;
2343
2344 def MTMSRD : XForm_mtmsr<31, 178, (outs), (ins gprc:$RS, i32imm:$L),
2345                     "mtmsrd $RS, $L", IIC_SprMTMSRD>;
2346
2347 def SLBIE : XForm_16b<31, 434, (outs), (ins gprc:$RB),
2348                         "slbie $RB", IIC_SprSLBIE, []>;
2349
2350 def SLBMTE : XForm_26<31, 402, (outs), (ins gprc:$RS, gprc:$RB),
2351                     "slbmte $RS, $RB", IIC_SprSLBMTE, []>;
2352
2353 def SLBMFEE : XForm_26<31, 915, (outs gprc:$RT), (ins gprc:$RB),
2354                        "slbmfee $RT, $RB", IIC_SprSLBMFEE, []>;
2355
2356 def SLBIA : XForm_0<31, 498, (outs), (ins), "slbia", IIC_SprSLBIA, []>;
2357
2358 def TLBSYNC : XForm_0<31, 566, (outs), (ins),
2359                         "tlbsync", IIC_SprTLBSYNC, []>;
2360
2361 def TLBIEL : XForm_16b<31, 274, (outs), (ins gprc:$RB),
2362                           "tlbiel $RB", IIC_SprTLBIEL, []>;
2363
2364 def TLBIE : XForm_26<31, 306, (outs), (ins gprc:$RS, gprc:$RB),
2365                           "tlbie $RB,$RS", IIC_SprTLBIE, []>;
2366
2367 //===----------------------------------------------------------------------===//
2368 // PowerPC Assembler Instruction Aliases
2369 //
2370
2371 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
2372 // These are aliases that require C++ handling to convert to the target
2373 // instruction, while InstAliases can be handled directly by tblgen.
2374 class PPCAsmPseudo<string asm, dag iops>
2375   : Instruction {
2376   let Namespace = "PPC";
2377   bit PPC64 = 0;  // Default value, override with isPPC64
2378
2379   let OutOperandList = (outs);
2380   let InOperandList = iops;
2381   let Pattern = [];
2382   let AsmString = asm;
2383   let isAsmParserOnly = 1;
2384   let isPseudo = 1;
2385 }
2386
2387 def : InstAlias<"sc", (SC 0)>;
2388
2389 def : InstAlias<"sync", (SYNC 0)>;
2390 def : InstAlias<"msync", (SYNC 0)>;
2391 def : InstAlias<"lwsync", (SYNC 1)>;
2392 def : InstAlias<"ptesync", (SYNC 2)>;
2393
2394 def : InstAlias<"wait", (WAIT 0)>;
2395 def : InstAlias<"waitrsv", (WAIT 1)>;
2396 def : InstAlias<"waitimpl", (WAIT 2)>;
2397
2398 def : InstAlias<"crset $bx", (CREQV crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2399 def : InstAlias<"crclr $bx", (CRXOR crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2400 def : InstAlias<"crmove $bx, $by", (CROR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2401 def : InstAlias<"crnot $bx, $by", (CRNOR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2402
2403 def : InstAlias<"mtxer $Rx", (MTSPR 1, gprc:$Rx)>;
2404 def : InstAlias<"mfxer $Rx", (MFSPR gprc:$Rx, 1)>;
2405
2406 def : InstAlias<"mftb $Rx", (MFTB gprc:$Rx, 268)>;
2407 def : InstAlias<"mftbu $Rx", (MFTB gprc:$Rx, 269)>;
2408
2409 def : InstAlias<"xnop", (XORI R0, R0, 0)>;
2410
2411 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2412 def : InstAlias<"mr. $rA, $rB", (OR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2413
2414 def : InstAlias<"not $rA, $rB", (NOR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2415 def : InstAlias<"not. $rA, $rB", (NOR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2416
2417 def : InstAlias<"mtcr $rA", (MTCRF8 255, g8rc:$rA)>;
2418
2419 def LAx : PPCAsmPseudo<"la $rA, $addr", (ins gprc:$rA, memri:$addr)>;
2420
2421 def SUBI : PPCAsmPseudo<"subi $rA, $rB, $imm",
2422                         (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2423 def SUBIS : PPCAsmPseudo<"subis $rA, $rB, $imm",
2424                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2425 def SUBIC : PPCAsmPseudo<"subic $rA, $rB, $imm",
2426                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2427 def SUBICo : PPCAsmPseudo<"subic. $rA, $rB, $imm",
2428                           (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2429
2430 def : InstAlias<"sub $rA, $rB, $rC", (SUBF8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2431 def : InstAlias<"sub. $rA, $rB, $rC", (SUBF8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2432 def : InstAlias<"subc $rA, $rB, $rC", (SUBFC8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2433 def : InstAlias<"subc. $rA, $rB, $rC", (SUBFC8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2434
2435 def : InstAlias<"mtmsrd $RS", (MTMSRD gprc:$RS, 0)>;
2436 def : InstAlias<"mtmsr $RS", (MTMSR gprc:$RS, 0)>;
2437
2438 def : InstAlias<"mfsprg $RT, 0", (MFSPR gprc:$RT, 272)>;
2439 def : InstAlias<"mfsprg $RT, 1", (MFSPR gprc:$RT, 273)>;
2440 def : InstAlias<"mfsprg $RT, 2", (MFSPR gprc:$RT, 274)>;
2441 def : InstAlias<"mfsprg $RT, 3", (MFSPR gprc:$RT, 275)>;
2442
2443 def : InstAlias<"mfsprg0 $RT", (MFSPR gprc:$RT, 272)>;
2444 def : InstAlias<"mfsprg1 $RT", (MFSPR gprc:$RT, 273)>;
2445 def : InstAlias<"mfsprg2 $RT", (MFSPR gprc:$RT, 274)>;
2446 def : InstAlias<"mfsprg3 $RT", (MFSPR gprc:$RT, 275)>;
2447
2448 def : InstAlias<"mtsprg 0, $RT", (MTSPR 272, gprc:$RT)>;
2449 def : InstAlias<"mtsprg 1, $RT", (MTSPR 273, gprc:$RT)>;
2450 def : InstAlias<"mtsprg 2, $RT", (MTSPR 274, gprc:$RT)>;
2451 def : InstAlias<"mtsprg 3, $RT", (MTSPR 275, gprc:$RT)>;
2452
2453 def : InstAlias<"mtsprg0 $RT", (MTSPR 272, gprc:$RT)>;
2454 def : InstAlias<"mtsprg1 $RT", (MTSPR 273, gprc:$RT)>;
2455 def : InstAlias<"mtsprg2 $RT", (MTSPR 274, gprc:$RT)>;
2456 def : InstAlias<"mtsprg3 $RT", (MTSPR 275, gprc:$RT)>;
2457
2458 def : InstAlias<"mtasr $RS", (MTSPR 280, gprc:$RS)>;
2459
2460 def : InstAlias<"mfdec $RT", (MFSPR gprc:$RT, 22)>;
2461 def : InstAlias<"mtdec $RT", (MTSPR 22, gprc:$RT)>;
2462
2463 def : InstAlias<"mfpvr $RT", (MFSPR gprc:$RT, 287)>;
2464
2465 def : InstAlias<"mfsdr1 $RT", (MFSPR gprc:$RT, 25)>;
2466 def : InstAlias<"mtsdr1 $RT", (MTSPR 25, gprc:$RT)>;
2467
2468 def : InstAlias<"mfsrr0 $RT", (MFSPR gprc:$RT, 26)>;
2469 def : InstAlias<"mfsrr1 $RT", (MFSPR gprc:$RT, 27)>;
2470 def : InstAlias<"mtsrr0 $RT", (MTSPR 26, gprc:$RT)>;
2471 def : InstAlias<"mtsrr1 $RT", (MTSPR 27, gprc:$RT)>;
2472
2473 def : InstAlias<"tlbie $RB", (TLBIE R0, gprc:$RB)>;
2474
2475 def EXTLWI : PPCAsmPseudo<"extlwi $rA, $rS, $n, $b",
2476                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2477 def EXTLWIo : PPCAsmPseudo<"extlwi. $rA, $rS, $n, $b",
2478                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2479 def EXTRWI : PPCAsmPseudo<"extrwi $rA, $rS, $n, $b",
2480                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2481 def EXTRWIo : PPCAsmPseudo<"extrwi. $rA, $rS, $n, $b",
2482                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2483 def INSLWI : PPCAsmPseudo<"inslwi $rA, $rS, $n, $b",
2484                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2485 def INSLWIo : PPCAsmPseudo<"inslwi. $rA, $rS, $n, $b",
2486                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2487 def INSRWI : PPCAsmPseudo<"insrwi $rA, $rS, $n, $b",
2488                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2489 def INSRWIo : PPCAsmPseudo<"insrwi. $rA, $rS, $n, $b",
2490                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2491 def ROTRWI : PPCAsmPseudo<"rotrwi $rA, $rS, $n",
2492                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2493 def ROTRWIo : PPCAsmPseudo<"rotrwi. $rA, $rS, $n",
2494                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2495 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
2496                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2497 def SLWIo : PPCAsmPseudo<"slwi. $rA, $rS, $n",
2498                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2499 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
2500                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2501 def SRWIo : PPCAsmPseudo<"srwi. $rA, $rS, $n",
2502                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2503 def CLRRWI : PPCAsmPseudo<"clrrwi $rA, $rS, $n",
2504                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2505 def CLRRWIo : PPCAsmPseudo<"clrrwi. $rA, $rS, $n",
2506                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2507 def CLRLSLWI : PPCAsmPseudo<"clrlslwi $rA, $rS, $b, $n",
2508                             (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2509 def CLRLSLWIo : PPCAsmPseudo<"clrlslwi. $rA, $rS, $b, $n",
2510                              (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2511
2512 def : InstAlias<"rotlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2513 def : InstAlias<"rotlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2514 def : InstAlias<"rotlw $rA, $rS, $rB", (RLWNM gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2515 def : InstAlias<"rotlw. $rA, $rS, $rB", (RLWNMo gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2516 def : InstAlias<"clrlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2517 def : InstAlias<"clrlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2518
2519 def EXTLDI : PPCAsmPseudo<"extldi $rA, $rS, $n, $b",
2520                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2521 def EXTLDIo : PPCAsmPseudo<"extldi. $rA, $rS, $n, $b",
2522                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2523 def EXTRDI : PPCAsmPseudo<"extrdi $rA, $rS, $n, $b",
2524                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2525 def EXTRDIo : PPCAsmPseudo<"extrdi. $rA, $rS, $n, $b",
2526                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2527 def INSRDI : PPCAsmPseudo<"insrdi $rA, $rS, $n, $b",
2528                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2529 def INSRDIo : PPCAsmPseudo<"insrdi. $rA, $rS, $n, $b",
2530                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2531 def ROTRDI : PPCAsmPseudo<"rotrdi $rA, $rS, $n",
2532                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2533 def ROTRDIo : PPCAsmPseudo<"rotrdi. $rA, $rS, $n",
2534                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2535 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
2536                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2537 def SLDIo : PPCAsmPseudo<"sldi. $rA, $rS, $n",
2538                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2539 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
2540                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2541 def SRDIo : PPCAsmPseudo<"srdi. $rA, $rS, $n",
2542                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2543 def CLRRDI : PPCAsmPseudo<"clrrdi $rA, $rS, $n",
2544                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2545 def CLRRDIo : PPCAsmPseudo<"clrrdi. $rA, $rS, $n",
2546                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2547 def CLRLSLDI : PPCAsmPseudo<"clrlsldi $rA, $rS, $b, $n",
2548                             (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2549 def CLRLSLDIo : PPCAsmPseudo<"clrlsldi. $rA, $rS, $b, $n",
2550                              (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2551
2552 def : InstAlias<"rotldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2553 def : InstAlias<"rotldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2554 def : InstAlias<"rotld $rA, $rS, $rB", (RLDCL g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2555 def : InstAlias<"rotld. $rA, $rS, $rB", (RLDCLo g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2556 def : InstAlias<"clrldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2557 def : InstAlias<"clrldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2558
2559 // These generic branch instruction forms are used for the assembler parser only.
2560 // Defs and Uses are conservative, since we don't know the BO value.
2561 let PPC970_Unit = 7 in {
2562   let Defs = [CTR], Uses = [CTR, RM] in {
2563     def gBC : BForm_3<16, 0, 0, (outs),
2564                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2565                       "bc $bo, $bi, $dst">;
2566     def gBCA : BForm_3<16, 1, 0, (outs),
2567                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2568                        "bca $bo, $bi, $dst">;
2569   }
2570   let Defs = [LR, CTR], Uses = [CTR, RM] in {
2571     def gBCL : BForm_3<16, 0, 1, (outs),
2572                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2573                        "bcl $bo, $bi, $dst">;
2574     def gBCLA : BForm_3<16, 1, 1, (outs),
2575                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2576                         "bcla $bo, $bi, $dst">;
2577   }
2578   let Defs = [CTR], Uses = [CTR, LR, RM] in
2579     def gBCLR : XLForm_2<19, 16, 0, (outs),
2580                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2581                          "bclr $bo, $bi, $bh", IIC_BrB, []>;
2582   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2583     def gBCLRL : XLForm_2<19, 16, 1, (outs),
2584                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2585                           "bclrl $bo, $bi, $bh", IIC_BrB, []>;
2586   let Defs = [CTR], Uses = [CTR, LR, RM] in
2587     def gBCCTR : XLForm_2<19, 528, 0, (outs),
2588                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2589                           "bcctr $bo, $bi, $bh", IIC_BrB, []>;
2590   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2591     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
2592                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2593                            "bcctrl $bo, $bi, $bh", IIC_BrB, []>;
2594 }
2595 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
2596 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
2597 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
2598 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
2599
2600 multiclass BranchSimpleMnemonic1<string name, string pm, int bo> {
2601   def : InstAlias<"b"#name#pm#" $bi, $dst", (gBC bo, crbitrc:$bi, condbrtarget:$dst)>;
2602   def : InstAlias<"b"#name#"a"#pm#" $bi, $dst", (gBCA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2603   def : InstAlias<"b"#name#"lr"#pm#" $bi", (gBCLR bo, crbitrc:$bi, 0)>;
2604   def : InstAlias<"b"#name#"l"#pm#" $bi, $dst", (gBCL bo, crbitrc:$bi, condbrtarget:$dst)>;
2605   def : InstAlias<"b"#name#"la"#pm#" $bi, $dst", (gBCLA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2606   def : InstAlias<"b"#name#"lrl"#pm#" $bi", (gBCLRL bo, crbitrc:$bi, 0)>;
2607 }
2608 multiclass BranchSimpleMnemonic2<string name, string pm, int bo>
2609   : BranchSimpleMnemonic1<name, pm, bo> {
2610   def : InstAlias<"b"#name#"ctr"#pm#" $bi", (gBCCTR bo, crbitrc:$bi, 0)>;
2611   def : InstAlias<"b"#name#"ctrl"#pm#" $bi", (gBCCTRL bo, crbitrc:$bi, 0)>;
2612 }
2613 defm : BranchSimpleMnemonic2<"t", "", 12>;
2614 defm : BranchSimpleMnemonic2<"f", "", 4>;
2615 defm : BranchSimpleMnemonic2<"t", "-", 14>;
2616 defm : BranchSimpleMnemonic2<"f", "-", 6>;
2617 defm : BranchSimpleMnemonic2<"t", "+", 15>;
2618 defm : BranchSimpleMnemonic2<"f", "+", 7>;
2619 defm : BranchSimpleMnemonic1<"dnzt", "", 8>;
2620 defm : BranchSimpleMnemonic1<"dnzf", "", 0>;
2621 defm : BranchSimpleMnemonic1<"dzt", "", 10>;
2622 defm : BranchSimpleMnemonic1<"dzf", "", 2>;
2623
2624 multiclass BranchExtendedMnemonicPM<string name, string pm, int bibo> {
2625   def : InstAlias<"b"#name#pm#" $cc, $dst",
2626                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
2627   def : InstAlias<"b"#name#pm#" $dst",
2628                   (BCC bibo, CR0, condbrtarget:$dst)>;
2629
2630   def : InstAlias<"b"#name#"a"#pm#" $cc, $dst",
2631                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2632   def : InstAlias<"b"#name#"a"#pm#" $dst",
2633                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
2634
2635   def : InstAlias<"b"#name#"lr"#pm#" $cc",
2636                   (BCLR bibo, crrc:$cc)>;
2637   def : InstAlias<"b"#name#"lr"#pm,
2638                   (BCLR bibo, CR0)>;
2639
2640   def : InstAlias<"b"#name#"ctr"#pm#" $cc",
2641                   (BCCTR bibo, crrc:$cc)>;
2642   def : InstAlias<"b"#name#"ctr"#pm,
2643                   (BCCTR bibo, CR0)>;
2644
2645   def : InstAlias<"b"#name#"l"#pm#" $cc, $dst",
2646                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
2647   def : InstAlias<"b"#name#"l"#pm#" $dst",
2648                   (BCCL bibo, CR0, condbrtarget:$dst)>;
2649
2650   def : InstAlias<"b"#name#"la"#pm#" $cc, $dst",
2651                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2652   def : InstAlias<"b"#name#"la"#pm#" $dst",
2653                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
2654
2655   def : InstAlias<"b"#name#"lrl"#pm#" $cc",
2656                   (BCLRL bibo, crrc:$cc)>;
2657   def : InstAlias<"b"#name#"lrl"#pm,
2658                   (BCLRL bibo, CR0)>;
2659
2660   def : InstAlias<"b"#name#"ctrl"#pm#" $cc",
2661                   (BCCTRL bibo, crrc:$cc)>;
2662   def : InstAlias<"b"#name#"ctrl"#pm,
2663                   (BCCTRL bibo, CR0)>;
2664 }
2665 multiclass BranchExtendedMnemonic<string name, int bibo> {
2666   defm : BranchExtendedMnemonicPM<name, "", bibo>;
2667   defm : BranchExtendedMnemonicPM<name, "-", !add(bibo, 2)>;
2668   defm : BranchExtendedMnemonicPM<name, "+", !add(bibo, 3)>;
2669 }
2670 defm : BranchExtendedMnemonic<"lt", 12>;
2671 defm : BranchExtendedMnemonic<"gt", 44>;
2672 defm : BranchExtendedMnemonic<"eq", 76>;
2673 defm : BranchExtendedMnemonic<"un", 108>;
2674 defm : BranchExtendedMnemonic<"so", 108>;
2675 defm : BranchExtendedMnemonic<"ge", 4>;
2676 defm : BranchExtendedMnemonic<"nl", 4>;
2677 defm : BranchExtendedMnemonic<"le", 36>;
2678 defm : BranchExtendedMnemonic<"ng", 36>;
2679 defm : BranchExtendedMnemonic<"ne", 68>;
2680 defm : BranchExtendedMnemonic<"nu", 100>;
2681 defm : BranchExtendedMnemonic<"ns", 100>;
2682
2683 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
2684 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
2685 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
2686 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
2687 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm:$imm)>;
2688 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
2689 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm:$imm)>;
2690 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
2691
2692 def : InstAlias<"cmpi $bf, 0, $rA, $imm", (CMPWI crrc:$bf, gprc:$rA, s16imm:$imm)>;
2693 def : InstAlias<"cmp $bf, 0, $rA, $rB", (CMPW crrc:$bf, gprc:$rA, gprc:$rB)>;
2694 def : InstAlias<"cmpli $bf, 0, $rA, $imm", (CMPLWI crrc:$bf, gprc:$rA, u16imm:$imm)>;
2695 def : InstAlias<"cmpl $bf, 0, $rA, $rB", (CMPLW crrc:$bf, gprc:$rA, gprc:$rB)>;
2696 def : InstAlias<"cmpi $bf, 1, $rA, $imm", (CMPDI crrc:$bf, g8rc:$rA, s16imm:$imm)>;
2697 def : InstAlias<"cmp $bf, 1, $rA, $rB", (CMPD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
2698 def : InstAlias<"cmpli $bf, 1, $rA, $imm", (CMPLDI crrc:$bf, g8rc:$rA, u16imm:$imm)>;
2699 def : InstAlias<"cmpl $bf, 1, $rA, $rB", (CMPLD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
2700
2701 multiclass TrapExtendedMnemonic<string name, int to> {
2702   def : InstAlias<"td"#name#"i $rA, $imm", (TDI to, g8rc:$rA, s16imm:$imm)>;
2703   def : InstAlias<"td"#name#" $rA, $rB", (TD to, g8rc:$rA, g8rc:$rB)>;
2704   def : InstAlias<"tw"#name#"i $rA, $imm", (TWI to, gprc:$rA, s16imm:$imm)>;
2705   def : InstAlias<"tw"#name#" $rA, $rB", (TW to, gprc:$rA, gprc:$rB)>;
2706 }
2707 defm : TrapExtendedMnemonic<"lt", 16>;
2708 defm : TrapExtendedMnemonic<"le", 20>;
2709 defm : TrapExtendedMnemonic<"eq", 4>;
2710 defm : TrapExtendedMnemonic<"ge", 12>;
2711 defm : TrapExtendedMnemonic<"gt", 8>;
2712 defm : TrapExtendedMnemonic<"nl", 12>;
2713 defm : TrapExtendedMnemonic<"ne", 24>;
2714 defm : TrapExtendedMnemonic<"ng", 20>;
2715 defm : TrapExtendedMnemonic<"llt", 2>;
2716 defm : TrapExtendedMnemonic<"lle", 6>;
2717 defm : TrapExtendedMnemonic<"lge", 5>;
2718 defm : TrapExtendedMnemonic<"lgt", 1>;
2719 defm : TrapExtendedMnemonic<"lnl", 5>;
2720 defm : TrapExtendedMnemonic<"lng", 6>;
2721 defm : TrapExtendedMnemonic<"u", 31>;
2722