lib/Target/PowerPC/PPCRegisterInfo.cpp

   1 //===- PPCRegisterInfo.cpp - PowerPC Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the PowerPC implementation of the MRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "reginfo"
  15 #include "PPC.h"
  16 #include "PPCInstrBuilder.h"
  17 #include "PPCMachineFunctionInfo.h"
  18 #include "PPCRegisterInfo.h"
  19 #include "PPCFrameInfo.h"
  20 #include "PPCSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Type.h"
  23 #include "llvm/CodeGen/ValueTypes.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineModuleInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/CodeGen/SelectionDAGNodes.h"
  30 #include "llvm/Target/TargetFrameInfo.h"
  31 #include "llvm/Target/TargetInstrInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/ADT/BitVector.h"
  38 #include "llvm/ADT/STLExtras.h"
  39 #include <cstdlib>
  40 using namespace llvm;
  41
  42 /// getRegisterNumbering - Given the enum value for some register, e.g.
  43 /// PPC::F14, return the number that it corresponds to (e.g. 14).
  44 unsigned PPCRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  45   using namespace PPC;
  46   switch (RegEnum) {
  47   case R0 :  case X0 :  case F0 :  case V0 : case CR0:  return  0;
  48   case R1 :  case X1 :  case F1 :  case V1 : case CR1:  return  1;
  49   case R2 :  case X2 :  case F2 :  case V2 : case CR2:  return  2;
  50   case R3 :  case X3 :  case F3 :  case V3 : case CR3:  return  3;
  51   case R4 :  case X4 :  case F4 :  case V4 : case CR4:  return  4;
  52   case R5 :  case X5 :  case F5 :  case V5 : case CR5:  return  5;
  53   case R6 :  case X6 :  case F6 :  case V6 : case CR6:  return  6;
  54   case R7 :  case X7 :  case F7 :  case V7 : case CR7:  return  7;
  55   case R8 :  case X8 :  case F8 :  case V8 : return  8;
  56   case R9 :  case X9 :  case F9 :  case V9 : return  9;
  57   case R10:  case X10:  case F10:  case V10: return 10;
  58   case R11:  case X11:  case F11:  case V11: return 11;
  59   case R12:  case X12:  case F12:  case V12: return 12;
  60   case R13:  case X13:  case F13:  case V13: return 13;
  61   case R14:  case X14:  case F14:  case V14: return 14;
  62   case R15:  case X15:  case F15:  case V15: return 15;
  63   case R16:  case X16:  case F16:  case V16: return 16;
  64   case R17:  case X17:  case F17:  case V17: return 17;
  65   case R18:  case X18:  case F18:  case V18: return 18;
  66   case R19:  case X19:  case F19:  case V19: return 19;
  67   case R20:  case X20:  case F20:  case V20: return 20;
  68   case R21:  case X21:  case F21:  case V21: return 21;
  69   case R22:  case X22:  case F22:  case V22: return 22;
  70   case R23:  case X23:  case F23:  case V23: return 23;
  71   case R24:  case X24:  case F24:  case V24: return 24;
  72   case R25:  case X25:  case F25:  case V25: return 25;
  73   case R26:  case X26:  case F26:  case V26: return 26;
  74   case R27:  case X27:  case F27:  case V27: return 27;
  75   case R28:  case X28:  case F28:  case V28: return 28;
  76   case R29:  case X29:  case F29:  case V29: return 29;
  77   case R30:  case X30:  case F30:  case V30: return 30;
  78   case R31:  case X31:  case F31:  case V31: return 31;
  79   default:
  80     cerr << "Unhandled reg in PPCRegisterInfo::getRegisterNumbering!\n";
  81     abort();
  82   }
  83 }
  84
  85 PPCRegisterInfo::PPCRegisterInfo(const PPCSubtarget &ST,
  86                                  const TargetInstrInfo &tii)
  87   : PPCGenRegisterInfo(PPC::ADJCALLSTACKDOWN, PPC::ADJCALLSTACKUP),
  88     Subtarget(ST), TII(tii) {
  89   ImmToIdxMap[PPC::LD]   = PPC::LDX;    ImmToIdxMap[PPC::STD]  = PPC::STDX;
  90   ImmToIdxMap[PPC::LBZ]  = PPC::LBZX;   ImmToIdxMap[PPC::STB]  = PPC::STBX;
  91   ImmToIdxMap[PPC::LHZ]  = PPC::LHZX;   ImmToIdxMap[PPC::LHA]  = PPC::LHAX;
  92   ImmToIdxMap[PPC::LWZ]  = PPC::LWZX;   ImmToIdxMap[PPC::LWA]  = PPC::LWAX;
  93   ImmToIdxMap[PPC::LFS]  = PPC::LFSX;   ImmToIdxMap[PPC::LFD]  = PPC::LFDX;
  94   ImmToIdxMap[PPC::STH]  = PPC::STHX;   ImmToIdxMap[PPC::STW]  = PPC::STWX;
  95   ImmToIdxMap[PPC::STFS] = PPC::STFSX;  ImmToIdxMap[PPC::STFD] = PPC::STFDX;
  96   ImmToIdxMap[PPC::ADDI] = PPC::ADD4;
  97
  98   // 64-bit
  99   ImmToIdxMap[PPC::LHA8] = PPC::LHAX8; ImmToIdxMap[PPC::LBZ8] = PPC::LBZX8;
 100   ImmToIdxMap[PPC::LHZ8] = PPC::LHZX8; ImmToIdxMap[PPC::LWZ8] = PPC::LWZX8;
 101   ImmToIdxMap[PPC::STB8] = PPC::STBX8; ImmToIdxMap[PPC::STH8] = PPC::STHX8;
 102   ImmToIdxMap[PPC::STW8] = PPC::STWX8; ImmToIdxMap[PPC::STDU] = PPC::STDUX;
 103   ImmToIdxMap[PPC::ADDI8] = PPC::ADD8; ImmToIdxMap[PPC::STD_32] = PPC::STDX_32;
 104 }
 105
 106 static void StoreRegToStackSlot(const TargetInstrInfo &TII,
 107                                 unsigned SrcReg, int FrameIdx,
 108                                 const TargetRegisterClass *RC,
 109                                 SmallVector<MachineInstr*, 4> &NewMIs) {
 110   if (RC == PPC::GPRCRegisterClass) {
 111     if (SrcReg != PPC::LR) {
 112       NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::STW))
 113                                 .addReg(SrcReg, false, false, true), FrameIdx));
 114     } else {
 115       // FIXME: this spills LR immediately to memory in one step.  To do this,
 116       // we use R11, which we know cannot be used in the prolog/epilog.  This is
 117       // a hack.
 118       NewMIs.push_back(BuildMI(TII.get(PPC::MFLR), PPC::R11));
 119       NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::STW))
 120                               .addReg(PPC::R11, false, false, true), FrameIdx));
 121     }
 122   } else if (RC == PPC::G8RCRegisterClass) {
 123     if (SrcReg != PPC::LR8) {
 124       NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::STD))
 125                                 .addReg(SrcReg, false, false, true), FrameIdx));
 126     } else {
 127       // FIXME: this spills LR immediately to memory in one step.  To do this,
 128       // we use R11, which we know cannot be used in the prolog/epilog.  This is
 129       // a hack.
 130       NewMIs.push_back(BuildMI(TII.get(PPC::MFLR8), PPC::X11));
 131       NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::STD))
 132                               .addReg(PPC::X11, false, false, true), FrameIdx));
 133     }
 134   } else if (RC == PPC::F8RCRegisterClass) {
 135     NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::STFD))
 136                                 .addReg(SrcReg, false, false, true), FrameIdx));
 137   } else if (RC == PPC::F4RCRegisterClass) {
 138     NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::STFS))
 139                                 .addReg(SrcReg, false, false, true), FrameIdx));
 140   } else if (RC == PPC::CRRCRegisterClass) {
 141     // FIXME: We use R0 here, because it isn't available for RA.
 142     // We need to store the CR in the low 4-bits of the saved value.  First,
 143     // issue a MFCR to save all of the CRBits.
 144     NewMIs.push_back(BuildMI(TII.get(PPC::MFCR), PPC::R0));
 145
 146     // If the saved register wasn't CR0, shift the bits left so that they are in
 147     // CR0's slot.
 148     if (SrcReg != PPC::CR0) {
 149       unsigned ShiftBits = PPCRegisterInfo::getRegisterNumbering(SrcReg)*4;
 150       // rlwinm r0, r0, ShiftBits, 0, 31.
 151       NewMIs.push_back(BuildMI(TII.get(PPC::RLWINM), PPC::R0)
 152                        .addReg(PPC::R0).addImm(ShiftBits).addImm(0).addImm(31));
 153     }
 154
 155     NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::STW))
 156                                .addReg(PPC::R0, false, false, true), FrameIdx));
 157   } else if (RC == PPC::VRRCRegisterClass) {
 158     // We don't have indexed addressing for vector loads.  Emit:
 159     // R0 = ADDI FI#
 160     // STVX VAL, 0, R0
 161     //
 162     // FIXME: We use R0 here, because it isn't available for RA.
 163     NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::ADDI), PPC::R0),
 164                                        FrameIdx, 0, 0));
 165     NewMIs.push_back(BuildMI(TII.get(PPC::STVX))
 166            .addReg(SrcReg, false, false, true).addReg(PPC::R0).addReg(PPC::R0));
 167   } else {
 168     assert(0 && "Unknown regclass!");
 169     abort();
 170   }
 171 }
 172
 173 void
 174 PPCRegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 175                                      MachineBasicBlock::iterator MI,
 176                                      unsigned SrcReg, int FrameIdx,
 177                                      const TargetRegisterClass *RC) const {
 178   SmallVector<MachineInstr*, 4> NewMIs;
 179   StoreRegToStackSlot(TII, SrcReg, FrameIdx, RC, NewMIs);
 180   for (unsigned i = 0, e = NewMIs.size(); i != e; ++i)
 181     MBB.insert(MI, NewMIs[i]);
 182 }
 183
 184 void PPCRegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 185                                      SmallVector<MachineOperand,4> Addr,
 186                                      const TargetRegisterClass *RC,
 187                                   SmallVector<MachineInstr*, 4> &NewMIs) const {
 188   if (Addr[0].isFrameIndex()) {
 189     StoreRegToStackSlot(TII, SrcReg, Addr[0].getFrameIndex(), RC, NewMIs);
 190     return;
 191   }
 192
 193   unsigned Opc = 0;
 194   if (RC == PPC::GPRCRegisterClass) {
 195     Opc = PPC::STW;
 196   } else if (RC == PPC::G8RCRegisterClass) {
 197     Opc = PPC::STD;
 198   } else if (RC == PPC::F8RCRegisterClass) {
 199     Opc = PPC::STFD;
 200   } else if (RC == PPC::F4RCRegisterClass) {
 201     Opc = PPC::STFS;
 202   } else if (RC == PPC::VRRCRegisterClass) {
 203     Opc = PPC::STVX;
 204   } else {
 205     assert(0 && "Unknown regclass!");
 206     abort();
 207   }
 208   MachineInstrBuilder MIB = BuildMI(TII.get(Opc))
 209     .addReg(SrcReg, false, false, true);
 210   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 211     MachineOperand &MO = Addr[i];
 212     if (MO.isRegister())
 213       MIB.addReg(MO.getReg());
 214     else if (MO.isImmediate())
 215       MIB.addImm(MO.getImmedValue());
 216     else
 217       MIB.addFrameIndex(MO.getFrameIndex());
 218   }
 219   NewMIs.push_back(MIB);
 220   return;
 221 }
 222
 223 static void LoadRegFromStackSlot(const TargetInstrInfo &TII,
 224                                  unsigned DestReg, int FrameIdx,
 225                                  const TargetRegisterClass *RC,
 226                                  SmallVector<MachineInstr*, 4> &NewMIs) {
 227   if (RC == PPC::GPRCRegisterClass) {
 228     if (DestReg != PPC::LR) {
 229       NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::LWZ), DestReg),
 230                                          FrameIdx));
 231     } else {
 232       NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::LWZ), PPC::R11),
 233                                          FrameIdx));
 234       NewMIs.push_back(BuildMI(TII.get(PPC::MTLR)).addReg(PPC::R11));
 235     }
 236   } else if (RC == PPC::G8RCRegisterClass) {
 237     if (DestReg != PPC::LR8) {
 238       NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::LD), DestReg),
 239                                          FrameIdx));
 240     } else {
 241       NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::LD), PPC::R11),
 242                                          FrameIdx));
 243       NewMIs.push_back(BuildMI(TII.get(PPC::MTLR8)).addReg(PPC::R11));
 244     }
 245   } else if (RC == PPC::F8RCRegisterClass) {
 246     NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::LFD), DestReg),
 247                                        FrameIdx));
 248   } else if (RC == PPC::F4RCRegisterClass) {
 249     NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::LFS), DestReg),
 250                                        FrameIdx));
 251   } else if (RC == PPC::CRRCRegisterClass) {
 252     // FIXME: We use R0 here, because it isn't available for RA.
 253     NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::LWZ), PPC::R0),
 254                                        FrameIdx));
 255
 256     // If the reloaded register isn't CR0, shift the bits right so that they are
 257     // in the right CR's slot.
 258     if (DestReg != PPC::CR0) {
 259       unsigned ShiftBits = PPCRegisterInfo::getRegisterNumbering(DestReg)*4;
 260       // rlwinm r11, r11, 32-ShiftBits, 0, 31.
 261       NewMIs.push_back(BuildMI(TII.get(PPC::RLWINM), PPC::R0)
 262                     .addReg(PPC::R0).addImm(32-ShiftBits).addImm(0).addImm(31));
 263     }
 264
 265     NewMIs.push_back(BuildMI(TII.get(PPC::MTCRF), DestReg).addReg(PPC::R0));
 266   } else if (RC == PPC::VRRCRegisterClass) {
 267     // We don't have indexed addressing for vector loads.  Emit:
 268     // R0 = ADDI FI#
 269     // Dest = LVX 0, R0
 270     //
 271     // FIXME: We use R0 here, because it isn't available for RA.
 272     NewMIs.push_back(addFrameReference(BuildMI(TII.get(PPC::ADDI), PPC::R0),
 273                                        FrameIdx, 0, 0));
 274     NewMIs.push_back(BuildMI(TII.get(PPC::LVX),DestReg).addReg(PPC::R0)
 275                      .addReg(PPC::R0));
 276   } else {
 277     assert(0 && "Unknown regclass!");
 278     abort();
 279   }
 280 }
 281
 282 void
 283 PPCRegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 284                                       MachineBasicBlock::iterator MI,
 285                                       unsigned DestReg, int FrameIdx,
 286                                       const TargetRegisterClass *RC) const {
 287   SmallVector<MachineInstr*, 4> NewMIs;
 288   LoadRegFromStackSlot(TII, DestReg, FrameIdx, RC, NewMIs);
 289   for (unsigned i = 0, e = NewMIs.size(); i != e; ++i)
 290     MBB.insert(MI, NewMIs[i]);
 291 }
 292
 293 void PPCRegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 294                                       SmallVector<MachineOperand,4> Addr,
 295                                       const TargetRegisterClass *RC,
 296                                   SmallVector<MachineInstr*, 4> &NewMIs) const {
 297   if (Addr[0].isFrameIndex()) {
 298     LoadRegFromStackSlot(TII, DestReg, Addr[0].getFrameIndex(), RC, NewMIs);
 299     return;
 300   }
 301
 302   unsigned Opc = 0;
 303   if (RC == PPC::GPRCRegisterClass) {
 304     assert(DestReg != PPC::LR && "Can't handle this yet!");
 305     Opc = PPC::LWZ;
 306   } else if (RC == PPC::G8RCRegisterClass) {
 307     assert(DestReg != PPC::LR8 && "Can't handle this yet!");
 308     Opc = PPC::LD;
 309   } else if (RC == PPC::F8RCRegisterClass) {
 310     Opc = PPC::LFD;
 311   } else if (RC == PPC::F4RCRegisterClass) {
 312     Opc = PPC::LFS;
 313   } else if (RC == PPC::VRRCRegisterClass) {
 314     Opc = PPC::LVX;
 315   } else {
 316     assert(0 && "Unknown regclass!");
 317     abort();
 318   }
 319   MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 320   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 321     MachineOperand &MO = Addr[i];
 322     if (MO.isRegister())
 323       MIB.addReg(MO.getReg());
 324     else if (MO.isImmediate())
 325       MIB.addImm(MO.getImmedValue());
 326     else
 327       MIB.addFrameIndex(MO.getFrameIndex());
 328   }
 329   NewMIs.push_back(MIB);
 330   return;
 331 }
 332
 333 void PPCRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 334                                    MachineBasicBlock::iterator MI,
 335                                    unsigned DestReg, unsigned SrcReg,
 336                                    const TargetRegisterClass *DestRC,
 337                                    const TargetRegisterClass *SrcRC) const {
 338   if (DestRC != SrcRC) {
 339     cerr << "Not yet supported!";
 340     abort();
 341   }
 342
 343   if (DestRC == PPC::GPRCRegisterClass) {
 344     BuildMI(MBB, MI, TII.get(PPC::OR), DestReg).addReg(SrcReg).addReg(SrcReg);
 345   } else if (DestRC == PPC::G8RCRegisterClass) {
 346     BuildMI(MBB, MI, TII.get(PPC::OR8), DestReg).addReg(SrcReg).addReg(SrcReg);
 347   } else if (DestRC == PPC::F4RCRegisterClass) {
 348     BuildMI(MBB, MI, TII.get(PPC::FMRS), DestReg).addReg(SrcReg);
 349   } else if (DestRC == PPC::F8RCRegisterClass) {
 350     BuildMI(MBB, MI, TII.get(PPC::FMRD), DestReg).addReg(SrcReg);
 351   } else if (DestRC == PPC::CRRCRegisterClass) {
 352     BuildMI(MBB, MI, TII.get(PPC::MCRF), DestReg).addReg(SrcReg);
 353   } else if (DestRC == PPC::VRRCRegisterClass) {
 354     BuildMI(MBB, MI, TII.get(PPC::VOR), DestReg).addReg(SrcReg).addReg(SrcReg);
 355   } else {
 356     cerr << "Attempt to copy register that is not GPR or FPR";
 357     abort();
 358   }
 359 }
 360
 361 void PPCRegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 362                                     MachineBasicBlock::iterator I,
 363                                     unsigned DestReg,
 364                                     const MachineInstr *Orig) const {
 365   MachineInstr *MI = Orig->clone();
 366   MI->getOperand(0).setReg(DestReg);
 367   MBB.insert(I, MI);
 368 }
 369
 370 const unsigned*
 371 PPCRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 372   // 32-bit Darwin calling convention.
 373   static const unsigned Macho32_CalleeSavedRegs[] = {
 374               PPC::R13, PPC::R14, PPC::R15,
 375     PPC::R16, PPC::R17, PPC::R18, PPC::R19,
 376     PPC::R20, PPC::R21, PPC::R22, PPC::R23,
 377     PPC::R24, PPC::R25, PPC::R26, PPC::R27,
 378     PPC::R28, PPC::R29, PPC::R30, PPC::R31,
 379
 380     PPC::F14, PPC::F15, PPC::F16, PPC::F17,
 381     PPC::F18, PPC::F19, PPC::F20, PPC::F21,
 382     PPC::F22, PPC::F23, PPC::F24, PPC::F25,
 383     PPC::F26, PPC::F27, PPC::F28, PPC::F29,
 384     PPC::F30, PPC::F31,
 385
 386     PPC::CR2, PPC::CR3, PPC::CR4,
 387     PPC::V20, PPC::V21, PPC::V22, PPC::V23,
 388     PPC::V24, PPC::V25, PPC::V26, PPC::V27,
 389     PPC::V28, PPC::V29, PPC::V30, PPC::V31,
 390
 391     PPC::LR,  0
 392   };
 393
 394   static const unsigned ELF32_CalleeSavedRegs[] = {
 395               PPC::R13, PPC::R14, PPC::R15,
 396     PPC::R16, PPC::R17, PPC::R18, PPC::R19,
 397     PPC::R20, PPC::R21, PPC::R22, PPC::R23,
 398     PPC::R24, PPC::R25, PPC::R26, PPC::R27,
 399     PPC::R28, PPC::R29, PPC::R30, PPC::R31,
 400
 401                                   PPC::F9,
 402     PPC::F10, PPC::F11, PPC::F12, PPC::F13,
 403     PPC::F14, PPC::F15, PPC::F16, PPC::F17,
 404     PPC::F18, PPC::F19, PPC::F20, PPC::F21,
 405     PPC::F22, PPC::F23, PPC::F24, PPC::F25,
 406     PPC::F26, PPC::F27, PPC::F28, PPC::F29,
 407     PPC::F30, PPC::F31,
 408
 409     PPC::CR2, PPC::CR3, PPC::CR4,
 410     PPC::V20, PPC::V21, PPC::V22, PPC::V23,
 411     PPC::V24, PPC::V25, PPC::V26, PPC::V27,
 412     PPC::V28, PPC::V29, PPC::V30, PPC::V31,
 413
 414     PPC::LR,  0
 415   };
 416   // 64-bit Darwin calling convention.
 417   static const unsigned Macho64_CalleeSavedRegs[] = {
 418     PPC::X14, PPC::X15,
 419     PPC::X16, PPC::X17, PPC::X18, PPC::X19,
 420     PPC::X20, PPC::X21, PPC::X22, PPC::X23,
 421     PPC::X24, PPC::X25, PPC::X26, PPC::X27,
 422     PPC::X28, PPC::X29, PPC::X30, PPC::X31,
 423
 424     PPC::F14, PPC::F15, PPC::F16, PPC::F17,
 425     PPC::F18, PPC::F19, PPC::F20, PPC::F21,
 426     PPC::F22, PPC::F23, PPC::F24, PPC::F25,
 427     PPC::F26, PPC::F27, PPC::F28, PPC::F29,
 428     PPC::F30, PPC::F31,
 429
 430     PPC::CR2, PPC::CR3, PPC::CR4,
 431     PPC::V20, PPC::V21, PPC::V22, PPC::V23,
 432     PPC::V24, PPC::V25, PPC::V26, PPC::V27,
 433     PPC::V28, PPC::V29, PPC::V30, PPC::V31,
 434
 435     PPC::LR8,  0
 436   };
 437
 438   if (Subtarget.isMachoABI())
 439     return Subtarget.isPPC64() ? Macho64_CalleeSavedRegs :
 440                                  Macho32_CalleeSavedRegs;
 441
 442   // ELF 32.
 443   return ELF32_CalleeSavedRegs;
 444 }
 445
 446 const TargetRegisterClass* const*
 447 PPCRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 448   // 32-bit Macho calling convention.
 449   static const TargetRegisterClass * const Macho32_CalleeSavedRegClasses[] = {
 450                        &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 451     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 452     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 453     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 454     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 455
 456     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 457     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 458     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 459     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 460     &PPC::F8RCRegClass,&PPC::F8RCRegClass,
 461
 462     &PPC::CRRCRegClass,&PPC::CRRCRegClass,&PPC::CRRCRegClass,
 463
 464     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
 465     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
 466     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
 467
 468     &PPC::GPRCRegClass, 0
 469   };
 470
 471   static const TargetRegisterClass * const ELF32_CalleeSavedRegClasses[] = {
 472                        &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 473     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 474     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 475     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 476     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
 477
 478                                                              &PPC::F8RCRegClass,
 479     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 480     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 481     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 482     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 483     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 484     &PPC::F8RCRegClass,&PPC::F8RCRegClass,
 485
 486     &PPC::CRRCRegClass,&PPC::CRRCRegClass,&PPC::CRRCRegClass,
 487
 488     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
 489     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
 490     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
 491
 492     &PPC::GPRCRegClass, 0
 493   };
 494
 495   // 64-bit Macho calling convention.
 496   static const TargetRegisterClass * const Macho64_CalleeSavedRegClasses[] = {
 497     &PPC::G8RCRegClass,&PPC::G8RCRegClass,
 498     &PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,
 499     &PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,
 500     &PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,
 501     &PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,
 502
 503     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 504     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 505     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 506     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
 507     &PPC::F8RCRegClass,&PPC::F8RCRegClass,
 508
 509     &PPC::CRRCRegClass,&PPC::CRRCRegClass,&PPC::CRRCRegClass,
 510
 511     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
 512     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
 513     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
 514
 515     &PPC::G8RCRegClass, 0
 516   };
 517
 518   if (Subtarget.isMachoABI())
 519     return Subtarget.isPPC64() ? Macho64_CalleeSavedRegClasses :
 520                                  Macho32_CalleeSavedRegClasses;
 521
 522   // ELF 32.
 523   return ELF32_CalleeSavedRegClasses;
 524 }
 525
 526 // needsFP - Return true if the specified function should have a dedicated frame
 527 // pointer register.  This is true if the function has variable sized allocas or
 528 // if frame pointer elimination is disabled.
 529 //
 530 static bool needsFP(const MachineFunction &MF) {
 531   const MachineFrameInfo *MFI = MF.getFrameInfo();
 532   return NoFramePointerElim || MFI->hasVarSizedObjects();
 533 }
 534
 535 BitVector PPCRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 536   BitVector Reserved(getNumRegs());
 537   Reserved.set(PPC::R0);
 538   Reserved.set(PPC::R1);
 539   Reserved.set(PPC::LR);
 540   // In Linux, r2 is reserved for the OS.
 541   if (!Subtarget.isDarwin())
 542     Reserved.set(PPC::R2);
 543   // On PPC64, r13 is the thread pointer.  Never allocate this register.
 544   // Note that this is overconservative, as it also prevents allocation of
 545   // R31 when the FP is not needed.
 546   if (Subtarget.isPPC64()) {
 547     Reserved.set(PPC::R13);
 548     Reserved.set(PPC::R31);
 549   }
 550   if (needsFP(MF))
 551     Reserved.set(PPC::R31);
 552   return Reserved;
 553 }
 554
 555 /// foldMemoryOperand - PowerPC (like most RISC's) can only fold spills into
 556 /// copy instructions, turning them into load/store instructions.
 557 MachineInstr *PPCRegisterInfo::foldMemoryOperand(MachineInstr *MI,
 558                                                  unsigned OpNum,
 559                                                  int FrameIndex) const {
 560   // Make sure this is a reg-reg copy.  Note that we can't handle MCRF, because
 561   // it takes more than one instruction to store it.
 562   unsigned Opc = MI->getOpcode();
 563
 564   MachineInstr *NewMI = NULL;
 565   if ((Opc == PPC::OR &&
 566        MI->getOperand(1).getReg() == MI->getOperand(2).getReg())) {
 567     if (OpNum == 0) {  // move -> store
 568       unsigned InReg = MI->getOperand(1).getReg();
 569       NewMI = addFrameReference(BuildMI(TII.get(PPC::STW)).addReg(InReg),
 570                                 FrameIndex);
 571     } else {           // move -> load
 572       unsigned OutReg = MI->getOperand(0).getReg();
 573       NewMI = addFrameReference(BuildMI(TII.get(PPC::LWZ), OutReg),
 574                                 FrameIndex);
 575     }
 576   } else if ((Opc == PPC::OR8 &&
 577               MI->getOperand(1).getReg() == MI->getOperand(2).getReg())) {
 578     if (OpNum == 0) {  // move -> store
 579       unsigned InReg = MI->getOperand(1).getReg();
 580       NewMI = addFrameReference(BuildMI(TII.get(PPC::STD)).addReg(InReg),
 581                                 FrameIndex);
 582     } else {           // move -> load
 583       unsigned OutReg = MI->getOperand(0).getReg();
 584       NewMI = addFrameReference(BuildMI(TII.get(PPC::LD), OutReg), FrameIndex);
 585     }
 586   } else if (Opc == PPC::FMRD) {
 587     if (OpNum == 0) {  // move -> store
 588       unsigned InReg = MI->getOperand(1).getReg();
 589       NewMI = addFrameReference(BuildMI(TII.get(PPC::STFD)).addReg(InReg),
 590                                 FrameIndex);
 591     } else {           // move -> load
 592       unsigned OutReg = MI->getOperand(0).getReg();
 593       NewMI = addFrameReference(BuildMI(TII.get(PPC::LFD), OutReg), FrameIndex);
 594     }
 595   } else if (Opc == PPC::FMRS) {
 596     if (OpNum == 0) {  // move -> store
 597       unsigned InReg = MI->getOperand(1).getReg();
 598       NewMI = addFrameReference(BuildMI(TII.get(PPC::STFS)).addReg(InReg),
 599                                 FrameIndex);
 600     } else {           // move -> load
 601       unsigned OutReg = MI->getOperand(0).getReg();
 602       NewMI = addFrameReference(BuildMI(TII.get(PPC::LFS), OutReg), FrameIndex);
 603     }
 604   }
 605
 606   if (NewMI)
 607     NewMI->copyKillDeadInfo(MI);
 608   return NewMI;
 609 }
 610
 611 //===----------------------------------------------------------------------===//
 612 // Stack Frame Processing methods
 613 //===----------------------------------------------------------------------===//
 614
 615 // hasFP - Return true if the specified function actually has a dedicated frame
 616 // pointer register.  This is true if the function needs a frame pointer and has
 617 // a non-zero stack size.
 618 bool PPCRegisterInfo::hasFP(const MachineFunction &MF) const {
 619   const MachineFrameInfo *MFI = MF.getFrameInfo();
 620   return MFI->getStackSize() && needsFP(MF);
 621 }
 622
 623 /// usesLR - Returns if the link registers (LR) has been used in the function.
 624 ///
 625 bool PPCRegisterInfo::usesLR(MachineFunction &MF) const {
 626   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
 627   return FI->usesLR();
 628 }
 629
 630 void PPCRegisterInfo::
 631 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 632                               MachineBasicBlock::iterator I) const {
 633   // Simply discard ADJCALLSTACKDOWN, ADJCALLSTACKUP instructions.
 634   MBB.erase(I);
 635 }
 636
 637 /// LowerDynamicAlloc - Generate the code for allocating an object in the
 638 /// current frame.  The sequence of code with be in the general form
 639 ///
 640 ///   addi   R0, SP, #frameSize ; get the address of the previous frame
 641 ///   stwxu  R0, SP, Rnegsize   ; add and update the SP with the negated size
 642 ///   addi   Rnew, SP, #maxCalFrameSize ; get the top of the allocation
 643 ///
 644 void PPCRegisterInfo::lowerDynamicAlloc(MachineBasicBlock::iterator II) const {
 645   // Get the instruction.
 646   MachineInstr &MI = *II;
 647   // Get the instruction's basic block.
 648   MachineBasicBlock &MBB = *MI.getParent();
 649   // Get the basic block's function.
 650   MachineFunction &MF = *MBB.getParent();
 651   // Get the frame info.
 652   MachineFrameInfo *MFI = MF.getFrameInfo();
 653   // Determine whether 64-bit pointers are used.
 654   bool LP64 = Subtarget.isPPC64();
 655
 656   // Get the maximum call stack size.
 657   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 658   // Get the total frame size.
 659   unsigned FrameSize = MFI->getStackSize();
 660
 661   // Get stack alignments.
 662   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 663   unsigned MaxAlign = MFI->getMaxAlignment();
 664   assert(MaxAlign <= TargetAlign &&
 665          "Dynamic alloca with large aligns not supported");
 666
 667   // Determine the previous frame's address.  If FrameSize can't be
 668   // represented as 16 bits or we need special alignment, then we load the
 669   // previous frame's address from 0(SP).  Why not do an addis of the hi?
 670   // Because R0 is our only safe tmp register and addi/addis treat R0 as zero.
 671   // Constructing the constant and adding would take 3 instructions.
 672   // Fortunately, a frame greater than 32K is rare.
 673   if (MaxAlign < TargetAlign && isInt16(FrameSize)) {
 674     BuildMI(MBB, II, TII.get(PPC::ADDI), PPC::R0)
 675       .addReg(PPC::R31)
 676       .addImm(FrameSize);
 677   } else if (LP64) {
 678     BuildMI(MBB, II, TII.get(PPC::LD), PPC::X0)
 679       .addImm(0)
 680       .addReg(PPC::X1);
 681   } else {
 682     BuildMI(MBB, II, TII.get(PPC::LWZ), PPC::R0)
 683       .addImm(0)
 684       .addReg(PPC::R1);
 685   }
 686
 687   // Grow the stack and update the stack pointer link, then
 688   // determine the address of new allocated space.
 689   if (LP64) {
 690     BuildMI(MBB, II, TII.get(PPC::STDUX))
 691       .addReg(PPC::X0)
 692       .addReg(PPC::X1)
 693       .addReg(MI.getOperand(1).getReg());
 694     BuildMI(MBB, II, TII.get(PPC::ADDI8), MI.getOperand(0).getReg())
 695       .addReg(PPC::X1)
 696       .addImm(maxCallFrameSize);
 697   } else {
 698     BuildMI(MBB, II, TII.get(PPC::STWUX))
 699       .addReg(PPC::R0)
 700       .addReg(PPC::R1)
 701       .addReg(MI.getOperand(1).getReg());
 702     BuildMI(MBB, II, TII.get(PPC::ADDI), MI.getOperand(0).getReg())
 703       .addReg(PPC::R1)
 704       .addImm(maxCallFrameSize);
 705   }
 706
 707   // Discard the DYNALLOC instruction.
 708   MBB.erase(II);
 709 }
 710
 711 void PPCRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 712                                           int SPAdj, RegScavenger *RS) const {
 713   assert(SPAdj == 0 && "Unexpected");
 714
 715   // Get the instruction.
 716   MachineInstr &MI = *II;
 717   // Get the instruction's basic block.
 718   MachineBasicBlock &MBB = *MI.getParent();
 719   // Get the basic block's function.
 720   MachineFunction &MF = *MBB.getParent();
 721   // Get the frame info.
 722   MachineFrameInfo *MFI = MF.getFrameInfo();
 723
 724   // Find out which operand is the frame index.
 725   unsigned i = 0;
 726   while (!MI.getOperand(i).isFrameIndex()) {
 727     ++i;
 728     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 729   }
 730   // Take into account whether it's an add or mem instruction
 731   unsigned OffIdx = (i == 2) ? 1 : 2;
 732   if (MI.getOpcode() == TargetInstrInfo::INLINEASM)
 733     OffIdx = i-1;
 734
 735   // Get the frame index.
 736   int FrameIndex = MI.getOperand(i).getFrameIndex();
 737
 738   // Get the frame pointer save index.  Users of this index are primarily
 739   // DYNALLOC instructions.
 740   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
 741   int FPSI = FI->getFramePointerSaveIndex();
 742   // Get the instruction opcode.
 743   unsigned OpC = MI.getOpcode();
 744
 745   // Special case for dynamic alloca.
 746   if (FPSI && FrameIndex == FPSI &&
 747       (OpC == PPC::DYNALLOC || OpC == PPC::DYNALLOC8)) {
 748     lowerDynamicAlloc(II);
 749     return;
 750   }
 751
 752   // Replace the FrameIndex with base register with GPR1 (SP) or GPR31 (FP).
 753   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? PPC::R31 : PPC::R1, false);
 754
 755   // Figure out if the offset in the instruction is shifted right two bits. This
 756   // is true for instructions like "STD", which the machine implicitly adds two
 757   // low zeros to.
 758   bool isIXAddr = false;
 759   switch (OpC) {
 760   case PPC::LWA:
 761   case PPC::LD:
 762   case PPC::STD:
 763   case PPC::STD_32:
 764     isIXAddr = true;
 765     break;
 766   }
 767
 768   // Now add the frame object offset to the offset from r1.
 769   int Offset = MFI->getObjectOffset(FrameIndex);
 770
 771   if (!isIXAddr)
 772     Offset += MI.getOperand(OffIdx).getImmedValue();
 773   else
 774     Offset += MI.getOperand(OffIdx).getImmedValue() << 2;
 775
 776   // If we're not using a Frame Pointer that has been set to the value of the
 777   // SP before having the stack size subtracted from it, then add the stack size
 778   // to Offset to get the correct offset.
 779   Offset += MFI->getStackSize();
 780
 781   if (!isInt16(Offset)) {
 782     // Insert a set of r0 with the full offset value before the ld, st, or add
 783     BuildMI(MBB, II, TII.get(PPC::LIS), PPC::R0).addImm(Offset >> 16);
 784     BuildMI(MBB, II, TII.get(PPC::ORI), PPC::R0).addReg(PPC::R0).addImm(Offset);
 785
 786     // convert into indexed form of the instruction
 787     // sth 0:rA, 1:imm 2:(rB) ==> sthx 0:rA, 2:rB, 1:r0
 788     // addi 0:rA 1:rB, 2, imm ==> add 0:rA, 1:rB, 2:r0
 789     assert(ImmToIdxMap.count(OpC) &&
 790            "No indexed form of load or store available!");
 791     unsigned NewOpcode = ImmToIdxMap.find(OpC)->second;
 792     MI.setInstrDescriptor(TII.get(NewOpcode));
 793     MI.getOperand(1).ChangeToRegister(MI.getOperand(i).getReg(), false);
 794     MI.getOperand(2).ChangeToRegister(PPC::R0, false);
 795   } else {
 796     if (isIXAddr) {
 797       assert((Offset & 3) == 0 && "Invalid frame offset!");
 798       Offset >>= 2;    // The actual encoded value has the low two bits zero.
 799     }
 800     MI.getOperand(OffIdx).ChangeToImmediate(Offset);
 801   }
 802 }
 803
 804 /// VRRegNo - Map from a numbered VR register to its enum value.
 805 ///
 806 static const unsigned short VRRegNo[] = {
 807  PPC::V0 , PPC::V1 , PPC::V2 , PPC::V3 , PPC::V4 , PPC::V5 , PPC::V6 , PPC::V7 ,
 808  PPC::V8 , PPC::V9 , PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15,
 809  PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23,
 810  PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31
 811 };
 812
 813 /// RemoveVRSaveCode - We have found that this function does not need any code
 814 /// to manipulate the VRSAVE register, even though it uses vector registers.
 815 /// This can happen when the only registers used are known to be live in or out
 816 /// of the function.  Remove all of the VRSAVE related code from the function.
 817 static void RemoveVRSaveCode(MachineInstr *MI) {
 818   MachineBasicBlock *Entry = MI->getParent();
 819   MachineFunction *MF = Entry->getParent();
 820
 821   // We know that the MTVRSAVE instruction immediately follows MI.  Remove it.
 822   MachineBasicBlock::iterator MBBI = MI;
 823   ++MBBI;
 824   assert(MBBI != Entry->end() && MBBI->getOpcode() == PPC::MTVRSAVE);
 825   MBBI->eraseFromParent();
 826
 827   bool RemovedAllMTVRSAVEs = true;
 828   // See if we can find and remove the MTVRSAVE instruction from all of the
 829   // epilog blocks.
 830   const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
 831   for (MachineFunction::iterator I = MF->begin(), E = MF->end(); I != E; ++I) {
 832     // If last instruction is a return instruction, add an epilogue
 833     if (!I->empty() && TII.isReturn(I->back().getOpcode())) {
 834       bool FoundIt = false;
 835       for (MBBI = I->end(); MBBI != I->begin(); ) {
 836         --MBBI;
 837         if (MBBI->getOpcode() == PPC::MTVRSAVE) {
 838           MBBI->eraseFromParent();  // remove it.
 839           FoundIt = true;
 840           break;
 841         }
 842       }
 843       RemovedAllMTVRSAVEs &= FoundIt;
 844     }
 845   }
 846
 847   // If we found and removed all MTVRSAVE instructions, remove the read of
 848   // VRSAVE as well.
 849   if (RemovedAllMTVRSAVEs) {
 850     MBBI = MI;
 851     assert(MBBI != Entry->begin() && "UPDATE_VRSAVE is first instr in block?");
 852     --MBBI;
 853     assert(MBBI->getOpcode() == PPC::MFVRSAVE && "VRSAVE instrs wandered?");
 854     MBBI->eraseFromParent();
 855   }
 856
 857   // Finally, nuke the UPDATE_VRSAVE.
 858   MI->eraseFromParent();
 859 }
 860
 861 // HandleVRSaveUpdate - MI is the UPDATE_VRSAVE instruction introduced by the
 862 // instruction selector.  Based on the vector registers that have been used,
 863 // transform this into the appropriate ORI instruction.
 864 static void HandleVRSaveUpdate(MachineInstr *MI, const TargetInstrInfo &TII) {
 865   MachineFunction *MF = MI->getParent()->getParent();
 866
 867   unsigned UsedRegMask = 0;
 868   for (unsigned i = 0; i != 32; ++i)
 869     if (MF->isPhysRegUsed(VRRegNo[i]))
 870       UsedRegMask |= 1 << (31-i);
 871
 872   // Live in and live out values already must be in the mask, so don't bother
 873   // marking them.
 874   for (MachineFunction::livein_iterator I =
 875        MF->livein_begin(), E = MF->livein_end(); I != E; ++I) {
 876     unsigned RegNo = PPCRegisterInfo::getRegisterNumbering(I->first);
 877     if (VRRegNo[RegNo] == I->first)        // If this really is a vector reg.
 878       UsedRegMask &= ~(1 << (31-RegNo));   // Doesn't need to be marked.
 879   }
 880   for (MachineFunction::liveout_iterator I =
 881        MF->liveout_begin(), E = MF->liveout_end(); I != E; ++I) {
 882     unsigned RegNo = PPCRegisterInfo::getRegisterNumbering(*I);
 883     if (VRRegNo[RegNo] == *I)              // If this really is a vector reg.
 884       UsedRegMask &= ~(1 << (31-RegNo));   // Doesn't need to be marked.
 885   }
 886
 887   unsigned SrcReg = MI->getOperand(1).getReg();
 888   unsigned DstReg = MI->getOperand(0).getReg();
 889   // If no registers are used, turn this into a copy.
 890   if (UsedRegMask == 0) {
 891     // Remove all VRSAVE code.
 892     RemoveVRSaveCode(MI);
 893     return;
 894   } else if ((UsedRegMask & 0xFFFF) == UsedRegMask) {
 895     BuildMI(*MI->getParent(), MI, TII.get(PPC::ORI), DstReg)
 896         .addReg(SrcReg).addImm(UsedRegMask);
 897   } else if ((UsedRegMask & 0xFFFF0000) == UsedRegMask) {
 898     BuildMI(*MI->getParent(), MI, TII.get(PPC::ORIS), DstReg)
 899         .addReg(SrcReg).addImm(UsedRegMask >> 16);
 900   } else {
 901     BuildMI(*MI->getParent(), MI, TII.get(PPC::ORIS), DstReg)
 902        .addReg(SrcReg).addImm(UsedRegMask >> 16);
 903     BuildMI(*MI->getParent(), MI, TII.get(PPC::ORI), DstReg)
 904       .addReg(DstReg).addImm(UsedRegMask & 0xFFFF);
 905   }
 906
 907   // Remove the old UPDATE_VRSAVE instruction.
 908   MI->eraseFromParent();
 909 }
 910
 911 /// determineFrameLayout - Determine the size of the frame and maximum call
 912 /// frame size.
 913 void PPCRegisterInfo::determineFrameLayout(MachineFunction &MF) const {
 914   MachineFrameInfo *MFI = MF.getFrameInfo();
 915
 916   // Get the number of bytes to allocate from the FrameInfo
 917   unsigned FrameSize = MFI->getStackSize();
 918
 919   // Get the alignments provided by the target, and the maximum alignment
 920   // (if any) of the fixed frame objects.
 921   unsigned MaxAlign = MFI->getMaxAlignment();
 922   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 923   unsigned AlignMask = TargetAlign - 1;  //
 924
 925   // If we are a leaf function, and use up to 224 bytes of stack space,
 926   // don't have a frame pointer, calls, or dynamic alloca then we do not need
 927   // to adjust the stack pointer (we fit in the Red Zone).
 928   if (FrameSize <= 224 &&             // Fits in red zone.
 929       !MFI->hasVarSizedObjects() &&   // No dynamic alloca.
 930       !MFI->hasCalls() &&             // No calls.
 931       MaxAlign <= TargetAlign) {      // No special alignment.
 932     // No need for frame
 933     MFI->setStackSize(0);
 934     return;
 935   }
 936
 937   // Get the maximum call frame size of all the calls.
 938   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 939
 940   // Maximum call frame needs to be at least big enough for linkage and 8 args.
 941   unsigned minCallFrameSize =
 942     PPCFrameInfo::getMinCallFrameSize(Subtarget.isPPC64(),
 943                                       Subtarget.isMachoABI());
 944   maxCallFrameSize = std::max(maxCallFrameSize, minCallFrameSize);
 945
 946   // If we have dynamic alloca then maxCallFrameSize needs to be aligned so
 947   // that allocations will be aligned.
 948   if (MFI->hasVarSizedObjects())
 949     maxCallFrameSize = (maxCallFrameSize + AlignMask) & ~AlignMask;
 950
 951   // Update maximum call frame size.
 952   MFI->setMaxCallFrameSize(maxCallFrameSize);
 953
 954   // Include call frame size in total.
 955   FrameSize += maxCallFrameSize;
 956
 957   // Make sure the frame is aligned.
 958   FrameSize = (FrameSize + AlignMask) & ~AlignMask;
 959
 960   // Update frame info.
 961   MFI->setStackSize(FrameSize);
 962 }
 963
 964 void PPCRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 965                                                            RegScavenger *RS)
 966   const {
 967   //  Save and clear the LR state.
 968   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
 969   unsigned LR = getRARegister();
 970   FI->setUsesLR(MF.isPhysRegUsed(LR));
 971   MF.setPhysRegUnused(LR);
 972
 973   //  Save R31 if necessary
 974   int FPSI = FI->getFramePointerSaveIndex();
 975   bool IsPPC64 = Subtarget.isPPC64();
 976   bool IsELF32_ABI = Subtarget.isELF32_ABI();
 977   bool IsMachoABI  = Subtarget.isMachoABI();
 978   const MachineFrameInfo *MFI = MF.getFrameInfo();
 979
 980   // If the frame pointer save index hasn't been defined yet.
 981   if (!FPSI &&  (NoFramePointerElim || MFI->hasVarSizedObjects())
 982                                                   && IsELF32_ABI) {
 983     // Find out what the fix offset of the frame pointer save area.
 984     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64,
 985                                                            IsMachoABI);
 986     // Allocate the frame index for frame pointer save area.
 987     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
 988     // Save the result.
 989     FI->setFramePointerSaveIndex(FPSI);
 990   }
 991
 992 }
 993
 994 void PPCRegisterInfo::emitPrologue(MachineFunction &MF) const {
 995   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
 996   MachineBasicBlock::iterator MBBI = MBB.begin();
 997   MachineFrameInfo *MFI = MF.getFrameInfo();
 998   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
 999
1000   // Prepare for frame info.
1001   unsigned FrameLabelId = 0;
1002
1003   // Scan the prolog, looking for an UPDATE_VRSAVE instruction.  If we find it,
1004   // process it.
1005   for (unsigned i = 0; MBBI != MBB.end(); ++i, ++MBBI) {
1006     if (MBBI->getOpcode() == PPC::UPDATE_VRSAVE) {
1007       HandleVRSaveUpdate(MBBI, TII);
1008       break;
1009     }
1010   }
1011
1012   // Move MBBI back to the beginning of the function.
1013   MBBI = MBB.begin();
1014
1015   // Work out frame sizes.
1016   determineFrameLayout(MF);
1017   unsigned FrameSize = MFI->getStackSize();
1018
1019   int NegFrameSize = -FrameSize;
1020
1021   // Get processor type.
1022   bool IsPPC64 = Subtarget.isPPC64();
1023   // Get operating system
1024   bool IsMachoABI = Subtarget.isMachoABI();
1025   // Check if the link register (LR) has been used.
1026   bool UsesLR = MFI->hasCalls() || usesLR(MF);
1027   // Do we have a frame pointer for this function?
1028   bool HasFP = hasFP(MF) && FrameSize;
1029
1030   int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, IsMachoABI);
1031   int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, IsMachoABI);
1032
1033   if (IsPPC64) {
1034     if (UsesLR)
1035       BuildMI(MBB, MBBI, TII.get(PPC::MFLR8), PPC::X0);
1036
1037     if (HasFP)
1038       BuildMI(MBB, MBBI, TII.get(PPC::STD))
1039          .addReg(PPC::X31).addImm(FPOffset/4).addReg(PPC::X1);
1040
1041     if (UsesLR)
1042       BuildMI(MBB, MBBI, TII.get(PPC::STD))
1043          .addReg(PPC::X0).addImm(LROffset/4).addReg(PPC::X1);
1044   } else {
1045     if (UsesLR)
1046       BuildMI(MBB, MBBI, TII.get(PPC::MFLR), PPC::R0);
1047
1048     if (HasFP)
1049       BuildMI(MBB, MBBI, TII.get(PPC::STW))
1050         .addReg(PPC::R31).addImm(FPOffset).addReg(PPC::R1);
1051
1052     if (UsesLR)
1053       BuildMI(MBB, MBBI, TII.get(PPC::STW))
1054         .addReg(PPC::R0).addImm(LROffset).addReg(PPC::R1);
1055   }
1056
1057   // Skip if a leaf routine.
1058   if (!FrameSize) return;
1059
1060   // Get stack alignments.
1061   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
1062   unsigned MaxAlign = MFI->getMaxAlignment();
1063
1064   if (MMI && MMI->needsFrameInfo()) {
1065     // Mark effective beginning of when frame pointer becomes valid.
1066     FrameLabelId = MMI->NextLabelID();
1067     BuildMI(MBB, MBBI, TII.get(PPC::LABEL)).addImm(FrameLabelId);
1068   }
1069
1070   // Adjust stack pointer: r1 += NegFrameSize.
1071   // If there is a preferred stack alignment, align R1 now
1072   if (!IsPPC64) {
1073     // PPC32.
1074     if (MaxAlign > TargetAlign) {
1075       assert(isPowerOf2_32(MaxAlign)&&isInt16(MaxAlign)&&"Invalid alignment!");
1076       assert(isInt16(NegFrameSize) && "Unhandled stack size and alignment!");
1077       BuildMI(MBB, MBBI, TII.get(PPC::RLWINM), PPC::R0)
1078         .addReg(PPC::R1).addImm(0).addImm(32-Log2_32(MaxAlign)).addImm(31);
1079       BuildMI(MBB, MBBI, TII.get(PPC::SUBFIC) ,PPC::R0).addReg(PPC::R0)
1080         .addImm(NegFrameSize);
1081       BuildMI(MBB, MBBI, TII.get(PPC::STWUX))
1082         .addReg(PPC::R1).addReg(PPC::R1).addReg(PPC::R0);
1083     } else if (isInt16(NegFrameSize)) {
1084       BuildMI(MBB, MBBI, TII.get(PPC::STWU),
1085               PPC::R1).addReg(PPC::R1).addImm(NegFrameSize).addReg(PPC::R1);
1086     } else {
1087       BuildMI(MBB, MBBI, TII.get(PPC::LIS), PPC::R0).addImm(NegFrameSize >> 16);
1088       BuildMI(MBB, MBBI, TII.get(PPC::ORI), PPC::R0).addReg(PPC::R0)
1089         .addImm(NegFrameSize & 0xFFFF);
1090       BuildMI(MBB, MBBI, TII.get(PPC::STWUX)).addReg(PPC::R1).addReg(PPC::R1)
1091         .addReg(PPC::R0);
1092     }
1093   } else {    // PPC64.
1094     if (MaxAlign > TargetAlign) {
1095       assert(isPowerOf2_32(MaxAlign)&&isInt16(MaxAlign)&&"Invalid alignment!");
1096       assert(isInt16(NegFrameSize) && "Unhandled stack size and alignment!");
1097       BuildMI(MBB, MBBI, TII.get(PPC::RLDICL), PPC::X0)
1098         .addReg(PPC::X1).addImm(0).addImm(64-Log2_32(MaxAlign));
1099       BuildMI(MBB, MBBI, TII.get(PPC::SUBFIC8), PPC::X0).addReg(PPC::X0)
1100         .addImm(NegFrameSize);
1101       BuildMI(MBB, MBBI, TII.get(PPC::STDUX))
1102         .addReg(PPC::X1).addReg(PPC::X1).addReg(PPC::X0);
1103     } else if (isInt16(NegFrameSize)) {
1104       BuildMI(MBB, MBBI, TII.get(PPC::STDU), PPC::X1)
1105              .addReg(PPC::X1).addImm(NegFrameSize/4).addReg(PPC::X1);
1106     } else {
1107       BuildMI(MBB, MBBI, TII.get(PPC::LIS8), PPC::X0).addImm(NegFrameSize >>16);
1108       BuildMI(MBB, MBBI, TII.get(PPC::ORI8), PPC::X0).addReg(PPC::X0)
1109         .addImm(NegFrameSize & 0xFFFF);
1110       BuildMI(MBB, MBBI, TII.get(PPC::STDUX)).addReg(PPC::X1).addReg(PPC::X1)
1111         .addReg(PPC::X0);
1112     }
1113   }
1114
1115   if (MMI && MMI->needsFrameInfo()) {
1116     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1117
1118     if (NegFrameSize) {
1119       // Show update of SP.
1120       MachineLocation SPDst(MachineLocation::VirtualFP);
1121       MachineLocation SPSrc(MachineLocation::VirtualFP, NegFrameSize);
1122       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1123     } else {
1124       MachineLocation SP(IsPPC64 ? PPC::X31 : PPC::R31);
1125       Moves.push_back(MachineMove(FrameLabelId, SP, SP));
1126     }
1127
1128     if (HasFP) {
1129       MachineLocation FPDst(MachineLocation::VirtualFP, FPOffset);
1130       MachineLocation FPSrc(IsPPC64 ? PPC::X31 : PPC::R31);
1131       Moves.push_back(MachineMove(FrameLabelId, FPDst, FPSrc));
1132     }
1133
1134     // Add callee saved registers to move list.
1135     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1136     for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
1137       int Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1138       unsigned Reg = CSI[I].getReg();
1139       if (Reg == PPC::LR || Reg == PPC::LR8) continue;
1140       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1141       MachineLocation CSSrc(Reg);
1142       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1143     }
1144
1145     MachineLocation LRDst(MachineLocation::VirtualFP, LROffset);
1146     MachineLocation LRSrc(IsPPC64 ? PPC::LR8 : PPC::LR);
1147     Moves.push_back(MachineMove(FrameLabelId, LRDst, LRSrc));
1148
1149     // Mark effective beginning of when frame pointer is ready.
1150     unsigned ReadyLabelId = MMI->NextLabelID();
1151     BuildMI(MBB, MBBI, TII.get(PPC::LABEL)).addImm(ReadyLabelId);
1152
1153     MachineLocation FPDst(HasFP ? (IsPPC64 ? PPC::X31 : PPC::R31) :
1154                                   (IsPPC64 ? PPC::X1 : PPC::R1));
1155     MachineLocation FPSrc(MachineLocation::VirtualFP);
1156     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1157   }
1158
1159   // If there is a frame pointer, copy R1 into R31
1160   if (HasFP) {
1161     if (!IsPPC64) {
1162       BuildMI(MBB, MBBI, TII.get(PPC::OR), PPC::R31).addReg(PPC::R1)
1163         .addReg(PPC::R1);
1164     } else {
1165       BuildMI(MBB, MBBI, TII.get(PPC::OR8), PPC::X31).addReg(PPC::X1)
1166         .addReg(PPC::X1);
1167     }
1168   }
1169 }
1170
1171 void PPCRegisterInfo::emitEpilogue(MachineFunction &MF,
1172                                    MachineBasicBlock &MBB) const {
1173   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1174   assert(MBBI->getOpcode() == PPC::BLR &&
1175          "Can only insert epilog into returning blocks");
1176
1177   // Get alignment info so we know how to restore r1
1178   const MachineFrameInfo *MFI = MF.getFrameInfo();
1179   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
1180   unsigned MaxAlign = MFI->getMaxAlignment();
1181
1182   // Get the number of bytes allocated from the FrameInfo.
1183   unsigned FrameSize = MFI->getStackSize();
1184
1185   // Get processor type.
1186   bool IsPPC64 = Subtarget.isPPC64();
1187   // Get operating system
1188   bool IsMachoABI = Subtarget.isMachoABI();
1189   // Check if the link register (LR) has been used.
1190   bool UsesLR = MFI->hasCalls() || usesLR(MF);
1191   // Do we have a frame pointer for this function?
1192   bool HasFP = hasFP(MF) && FrameSize;
1193
1194   int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, IsMachoABI);
1195   int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, IsMachoABI);
1196
1197   if (FrameSize) {
1198     // The loaded (or persistent) stack pointer value is offset by the 'stwu'
1199     // on entry to the function.  Add this offset back now.
1200     if (!Subtarget.isPPC64()) {
1201       if (isInt16(FrameSize) && TargetAlign >= MaxAlign &&
1202             !MFI->hasVarSizedObjects()) {
1203           BuildMI(MBB, MBBI, TII.get(PPC::ADDI), PPC::R1)
1204               .addReg(PPC::R1).addImm(FrameSize);
1205       } else {
1206         BuildMI(MBB, MBBI, TII.get(PPC::LWZ),PPC::R1).addImm(0).addReg(PPC::R1);
1207       }
1208     } else {
1209       if (isInt16(FrameSize) && TargetAlign >= MaxAlign &&
1210             !MFI->hasVarSizedObjects()) {
1211         BuildMI(MBB, MBBI, TII.get(PPC::ADDI8), PPC::X1)
1212            .addReg(PPC::X1).addImm(FrameSize);
1213       } else {
1214         BuildMI(MBB, MBBI, TII.get(PPC::LD), PPC::X1).addImm(0).addReg(PPC::X1);
1215       }
1216     }
1217   }
1218
1219   if (IsPPC64) {
1220     if (UsesLR)
1221       BuildMI(MBB, MBBI, TII.get(PPC::LD), PPC::X0)
1222         .addImm(LROffset/4).addReg(PPC::X1);
1223
1224     if (HasFP)
1225       BuildMI(MBB, MBBI, TII.get(PPC::LD), PPC::X31)
1226         .addImm(FPOffset/4).addReg(PPC::X1);
1227
1228     if (UsesLR)
1229       BuildMI(MBB, MBBI, TII.get(PPC::MTLR8)).addReg(PPC::X0);
1230   } else {
1231     if (UsesLR)
1232       BuildMI(MBB, MBBI, TII.get(PPC::LWZ), PPC::R0)
1233           .addImm(LROffset).addReg(PPC::R1);
1234
1235     if (HasFP)
1236       BuildMI(MBB, MBBI, TII.get(PPC::LWZ), PPC::R31)
1237           .addImm(FPOffset).addReg(PPC::R1);
1238
1239     if (UsesLR)
1240       BuildMI(MBB, MBBI, TII.get(PPC::MTLR)).addReg(PPC::R0);
1241   }
1242 }
1243
1244 unsigned PPCRegisterInfo::getRARegister() const {
1245   return !Subtarget.isPPC64() ? PPC::LR : PPC::LR8;
1246 }
1247
1248 unsigned PPCRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1249   if (!Subtarget.isPPC64())
1250     return hasFP(MF) ? PPC::R31 : PPC::R1;
1251   else
1252     return hasFP(MF) ? PPC::X31 : PPC::X1;
1253 }
1254
1255 void PPCRegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
1256                                                                          const {
1257   // Initial state of the frame pointer is R1.
1258   MachineLocation Dst(MachineLocation::VirtualFP);
1259   MachineLocation Src(PPC::R1, 0);
1260   Moves.push_back(MachineMove(0, Dst, Src));
1261 }
1262
1263 unsigned PPCRegisterInfo::getEHExceptionRegister() const {
1264   return !Subtarget.isPPC64() ? PPC::R3 : PPC::X3;
1265 }
1266
1267 unsigned PPCRegisterInfo::getEHHandlerRegister() const {
1268   return !Subtarget.isPPC64() ? PPC::R4 : PPC::X4;
1269 }
1270
1271 #include "PPCGenRegisterInfo.inc"
1272