Checking in first round of scheduling tablegen files. Not tied in as yet.
[oota-llvm.git] / lib / Target / PowerPC / PPCScheduleG3.td
1 //===- PPCScheduleG3.td - PPC G3 Scheduling Definitions ----*- tablegen -*-===//
2 // 
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file was developed by James M. Laskey and is distributed under
6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
7 // 
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the itinerary class data for the G3 (750) processor.
11 //
12 //===----------------------------------------------------------------------===//
13
14
15 def G3Itineraries : ProcessorItineraries<G3, [
16   InstrItinData<IntGeneral  , [InstrStage<1, [IU1, IU2]>]>,
17   InstrItinData<IntCompare  , [InstrStage<1, [IU1, IU2]>]>,
18   InstrItinData<IntDivD     , [InstrStage<0, [NoUnit]>]>,
19   InstrItinData<IntDivW     , [InstrStage<19, [IU1]>]>,
20   InstrItinData<IntMFFS     , [InstrStage<1, [FPU1]>]>,
21   InstrItinData<IntMFVSCR   , [InstrStage<0, [NoUnit]>]>,
22   InstrItinData<IntMTFSB0   , [InstrStage<3, [FPU1]>]>,
23   InstrItinData<IntMTSRD    , [InstrStage<0, [NoUnit]>]>,
24   InstrItinData<IntMulHD    , [InstrStage<0, [NoUnit]>]>,
25   InstrItinData<IntMulHW    , [InstrStage<5, [IU1]>]>,
26   InstrItinData<IntMulHWU   , [InstrStage<6, [IU1]>]>,
27   InstrItinData<IntMulLI    , [InstrStage<3, [IU1]>]>,
28   InstrItinData<IntRFID     , [InstrStage<0, [NoUnit]>]>,
29   InstrItinData<IntRotateD  , [InstrStage<0, [NoUnit]>]>,
30   InstrItinData<IntRotate   , [InstrStage<1, [IU1, IU2]>]>,
31   InstrItinData<IntShift    , [InstrStage<1, [IU1, IU2]>]>,
32   InstrItinData<IntTrapD    , [InstrStage<0, [NoUnit]>]>,
33   InstrItinData<IntTrapW    , [InstrStage<2, [IU1, IU2]>]>,
34   InstrItinData<BrB         , [InstrStage<1, [BPU]>]>,
35   InstrItinData<BrCR        , [InstrStage<1, [SRU]>]>,
36   InstrItinData<BrMCR       , [InstrStage<1, [SRU]>]>,
37   InstrItinData<BrMCRX      , [InstrStage<1, [SRU]>]>,
38   InstrItinData<LdStDCBA    , [InstrStage<2, [SLU]>]>,
39   InstrItinData<LdStDCBF    , [InstrStage<3, [SLU]>]>,
40   InstrItinData<LdStDCBI    , [InstrStage<3, [SLU]>]>,
41   InstrItinData<LdStDCBT    , [InstrStage<2, [SLU]>]>,
42   InstrItinData<LdStDSS     , [InstrStage<0, [NoUnit]>]>,
43   InstrItinData<LdStICBI    , [InstrStage<3, [SLU]>]>,
44   InstrItinData<LdStLBZUX   , [InstrStage<2, [SLU]>]>,
45   InstrItinData<LdStLD      , [InstrStage<0, [NoUnit]>]>,
46   InstrItinData<LdStLDARX   , [InstrStage<0, [NoUnit]>]>,
47   InstrItinData<LdStLFD     , [InstrStage<2, [SLU]>]>,
48   InstrItinData<LdStLFDU    , [InstrStage<2, [SLU]>]>,
49   InstrItinData<LdStLHA     , [InstrStage<2, [SLU]>]>,
50   InstrItinData<LdStLMW     , [InstrStage<34, [SLU]>]>,
51   InstrItinData<LdStLVEBX   , [InstrStage<0, [NoUnit]>]>,
52   InstrItinData<LdStLWA     , [InstrStage<0, [NoUnit]>]>,
53   InstrItinData<LdStLWARX   , [InstrStage<3, [SLU]>]>,
54   InstrItinData<LdStSLBIA   , [InstrStage<0, [NoUnit]>]>,
55   InstrItinData<LdStSLBIE   , [InstrStage<0, [NoUnit]>]>,
56   InstrItinData<LdStSTD     , [InstrStage<0, [NoUnit]>]>,
57   InstrItinData<LdStSTDCX   , [InstrStage<0, [NoUnit]>]>,
58   InstrItinData<LdStSTVEBX  , [InstrStage<0, [NoUnit]>]>,
59   InstrItinData<LdStSTWCX   , [InstrStage<8, [SLU]>]>,
60   InstrItinData<LdStSync    , [InstrStage<3, [SLU]>]>,
61   InstrItinData<SprISYNC    , [InstrStage<2, [SRU]>]>,
62   InstrItinData<SprMFSR     , [InstrStage<3, [SRU]>]>,
63   InstrItinData<SprMTMSR    , [InstrStage<1, [SRU]>]>,
64   InstrItinData<SprMTSR     , [InstrStage<2, [SRU]>]>,
65   InstrItinData<SprTLBSYNC  , [InstrStage<3, [SRU]>]>,
66   InstrItinData<SprMFCR     , [InstrStage<1, [SRU]>]>,
67   InstrItinData<SprMFMSR    , [InstrStage<1, [SRU]>]>,
68   InstrItinData<SprMFSPR    , [InstrStage<3, [SRU]>]>,
69   InstrItinData<SprMFTB     , [InstrStage<3, [SRU]>]>,
70   InstrItinData<SprMTSPR    , [InstrStage<2, [SRU]>]>,
71   InstrItinData<SprMTSRIN   , [InstrStage<2, [SRU]>]>,
72   InstrItinData<SprRFI      , [InstrStage<2, [SRU]>]>,
73   InstrItinData<SprSC       , [InstrStage<2, [SRU]>]>,
74   InstrItinData<FPGeneral   , [InstrStage<1, [FPU1]>]>,
75   InstrItinData<FPCompare   , [InstrStage<1, [FPU1]>]>,
76   InstrItinData<FPDivD      , [InstrStage<31, [FPU1]>]>,
77   InstrItinData<FPDivS      , [InstrStage<17, [FPU1]>]>,
78   InstrItinData<FPFused     , [InstrStage<2, [FPU1]>]>,
79   InstrItinData<FPRes       , [InstrStage<10, [FPU1]>]>,
80   InstrItinData<FPSqrt      , [InstrStage<0, [NoUnit]>]>,
81   InstrItinData<VecGeneral  , [InstrStage<0, [NoUnit]>]>,
82   InstrItinData<VecFP       , [InstrStage<0, [NoUnit]>]>,
83   InstrItinData<VecFPCompare, [InstrStage<0, [NoUnit]>]>,
84   InstrItinData<VecComplex  , [InstrStage<0, [NoUnit]>]>,
85   InstrItinData<VecPerm     , [InstrStage<0, [NoUnit]>]>,
86   InstrItinData<VecFPRound  , [InstrStage<0, [NoUnit]>]>,
87   InstrItinData<VecVSL      , [InstrStage<0, [NoUnit]>]>,
88   InstrItinData<VecVSR      , [InstrStage<0, [NoUnit]>]>
89 ]>;