lib/Target/PowerPC/PPCScheduleG5.td

   1 //===-- PPCScheduleG5.td - PPC G5 Scheduling Definitions ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the itinerary class data for the G5 (970) processor.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def G5Itineraries : ProcessorItineraries<
  15   [IU1, IU2, SLU, BPU, FPU1, FPU2, VFPU, VIU1, VIU2, VPU], [], [
  16   InstrItinData<IIC_IntSimple   , [InstrStage<2, [IU1, IU2]>]>,
  17   InstrItinData<IIC_IntGeneral  , [InstrStage<2, [IU1, IU2]>]>,
  18   InstrItinData<IIC_IntCompare  , [InstrStage<3, [IU1, IU2]>]>,
  19   InstrItinData<IIC_IntDivD     , [InstrStage<68, [IU1]>]>,
  20   InstrItinData<IIC_IntDivW     , [InstrStage<36, [IU1]>]>,
  21   InstrItinData<IIC_IntMFFS     , [InstrStage<6, [IU2]>]>,
  22   InstrItinData<IIC_IntMFVSCR   , [InstrStage<1, [VFPU]>]>,
  23   InstrItinData<IIC_IntMTFSB0   , [InstrStage<6, [FPU1, FPU2]>]>,
  24   InstrItinData<IIC_IntMulHD    , [InstrStage<7, [IU1, IU2]>]>,
  25   InstrItinData<IIC_IntMulHW    , [InstrStage<5, [IU1, IU2]>]>,
  26   InstrItinData<IIC_IntMulHWU   , [InstrStage<5, [IU1, IU2]>]>,
  27   InstrItinData<IIC_IntMulLI    , [InstrStage<4, [IU1, IU2]>]>,
  28   InstrItinData<IIC_IntRFID     , [InstrStage<1, [IU2]>]>,
  29   InstrItinData<IIC_IntRotateD  , [InstrStage<2, [IU1, IU2]>]>,
  30   InstrItinData<IIC_IntRotateDI , [InstrStage<2, [IU1, IU2]>]>,
  31   InstrItinData<IIC_IntRotate   , [InstrStage<4, [IU1, IU2]>]>,
  32   InstrItinData<IIC_IntShift    , [InstrStage<2, [IU1, IU2]>]>,
  33   InstrItinData<IIC_IntTrapD    , [InstrStage<1, [IU1, IU2]>]>,
  34   InstrItinData<IIC_IntTrapW    , [InstrStage<1, [IU1, IU2]>]>,
  35   InstrItinData<IIC_BrB         , [InstrStage<1, [BPU]>]>,
  36   InstrItinData<IIC_BrCR        , [InstrStage<4, [BPU]>]>,
  37   InstrItinData<IIC_BrMCR       , [InstrStage<2, [BPU]>]>,
  38   InstrItinData<IIC_BrMCRX      , [InstrStage<3, [BPU]>]>,
  39   InstrItinData<IIC_LdStDCBF    , [InstrStage<3, [SLU]>]>,
  40   InstrItinData<IIC_LdStLoad    , [InstrStage<3, [SLU]>]>,
  41   InstrItinData<IIC_LdStLoadUpd , [InstrStage<3, [SLU]>]>,
  42   InstrItinData<IIC_LdStStore   , [InstrStage<3, [SLU]>]>,
  43   InstrItinData<IIC_LdStStoreUpd, [InstrStage<3, [SLU]>]>,
  44   InstrItinData<IIC_LdStDSS     , [InstrStage<10, [SLU]>]>,
  45   InstrItinData<IIC_LdStICBI    , [InstrStage<40, [SLU]>]>,
  46   InstrItinData<IIC_LdStSTFD    , [InstrStage<4, [SLU]>]>,
  47   InstrItinData<IIC_LdStSTFDU   , [InstrStage<4, [SLU]>]>,
  48   InstrItinData<IIC_LdStLD      , [InstrStage<3, [SLU]>]>,
  49   InstrItinData<IIC_LdStLDU     , [InstrStage<3, [SLU]>]>,
  50   InstrItinData<IIC_LdStLDARX   , [InstrStage<11, [SLU]>]>,
  51   InstrItinData<IIC_LdStLFD     , [InstrStage<3, [SLU]>]>,
  52   InstrItinData<IIC_LdStLFDU    , [InstrStage<5, [SLU]>]>,
  53   InstrItinData<IIC_LdStLHA     , [InstrStage<5, [SLU]>]>,
  54   InstrItinData<IIC_LdStLHAU    , [InstrStage<5, [SLU]>]>,
  55   InstrItinData<IIC_LdStLMW     , [InstrStage<64, [SLU]>]>,
  56   InstrItinData<IIC_LdStLVecX   , [InstrStage<3, [SLU]>]>,
  57   InstrItinData<IIC_LdStLWA     , [InstrStage<5, [SLU]>]>,
  58   InstrItinData<IIC_LdStLWARX   , [InstrStage<11, [SLU]>]>,
  59   InstrItinData<IIC_LdStSLBIA   , [InstrStage<40, [SLU]>]>, // needs work
  60   InstrItinData<IIC_LdStSLBIE   , [InstrStage<2, [SLU]>]>,
  61   InstrItinData<IIC_LdStSTD     , [InstrStage<3, [SLU]>]>,
  62   InstrItinData<IIC_LdStSTDU    , [InstrStage<3, [SLU]>]>,
  63   InstrItinData<IIC_LdStSTDCX   , [InstrStage<11, [SLU]>]>,
  64   InstrItinData<IIC_LdStSTVEBX  , [InstrStage<5, [SLU]>]>,
  65   InstrItinData<IIC_LdStSTWCX   , [InstrStage<11, [SLU]>]>,
  66   InstrItinData<IIC_LdStSync    , [InstrStage<35, [SLU]>]>,
  67   InstrItinData<IIC_SprISYNC    , [InstrStage<40, [SLU]>]>, // needs work
  68   InstrItinData<IIC_SprMFSR     , [InstrStage<3, [SLU]>]>,
  69   InstrItinData<IIC_SprMTMSR    , [InstrStage<3, [SLU]>]>,
  70   InstrItinData<IIC_SprMTSR     , [InstrStage<3, [SLU]>]>,
  71   InstrItinData<IIC_SprTLBSYNC  , [InstrStage<3, [SLU]>]>,
  72   InstrItinData<IIC_SprMFCR     , [InstrStage<2, [IU2]>]>,
  73   InstrItinData<IIC_SprMFMSR    , [InstrStage<3, [IU2]>]>,
  74   InstrItinData<IIC_SprMFSPR    , [InstrStage<3, [IU2]>]>,
  75   InstrItinData<IIC_SprMFTB     , [InstrStage<10, [IU2]>]>,
  76   InstrItinData<IIC_SprMTSPR    , [InstrStage<8, [IU2]>]>,
  77   InstrItinData<IIC_SprSC       , [InstrStage<1, [IU2]>]>,
  78   InstrItinData<IIC_FPGeneral   , [InstrStage<6, [FPU1, FPU2]>]>,
  79   InstrItinData<IIC_FPAddSub    , [InstrStage<6, [FPU1, FPU2]>]>,
  80   InstrItinData<IIC_FPCompare   , [InstrStage<8, [FPU1, FPU2]>]>,
  81   InstrItinData<IIC_FPDivD      , [InstrStage<33, [FPU1, FPU2]>]>,
  82   InstrItinData<IIC_FPDivS      , [InstrStage<33, [FPU1, FPU2]>]>,
  83   InstrItinData<IIC_FPFused     , [InstrStage<6, [FPU1, FPU2]>]>,
  84   InstrItinData<IIC_FPRes       , [InstrStage<6, [FPU1, FPU2]>]>,
  85   InstrItinData<IIC_FPSqrt      , [InstrStage<40, [FPU1, FPU2]>]>,
  86   InstrItinData<IIC_VecGeneral  , [InstrStage<2, [VIU1]>]>,
  87   InstrItinData<IIC_VecFP       , [InstrStage<8, [VFPU]>]>,
  88   InstrItinData<IIC_VecFPCompare, [InstrStage<2, [VFPU]>]>,
  89   InstrItinData<IIC_VecComplex  , [InstrStage<5, [VIU2]>]>,
  90   InstrItinData<IIC_VecPerm     , [InstrStage<3, [VPU]>]>,
  91   InstrItinData<IIC_VecFPRound  , [InstrStage<8, [VFPU]>]>,
  92   InstrItinData<IIC_VecVSL      , [InstrStage<2, [VIU1]>]>,
  93   InstrItinData<IIC_VecVSR      , [InstrStage<3, [VPU]>]>
  94 ]>;
  95
  96 // ===---------------------------------------------------------------------===//
  97 // e5500 machine model for scheduling and other instruction cost heuristics.
  98
  99 def G5Model : SchedMachineModel {
 100   let IssueWidth = 4;  // 4 (non-branch) instructions are dispatched per cycle.
 101   let MinLatency = 0;  // Out-of-order dispatch.
 102   let LoadLatency = 3; // Optimistic load latency assuming bypass.
 103                        // This is overriden by OperandCycles if the
 104                        // Itineraries are queried instead.
 105   let MispredictPenalty = 16;
 106
 107   let Itineraries = G5Itineraries;
 108 }
 109