lib/Target/PowerPC/README_ALTIVEC.txt

   1 //===- README_ALTIVEC.txt - Notes for improving Altivec code gen ----------===//
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   3 Implement PPCInstrInfo::isLoadFromStackSlot/isStoreToStackSlot for vector
   4 registers, to generate better spill code.
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   6 //===----------------------------------------------------------------------===//
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   8 Altivec support.  The first should be a single lvx from the constant pool, the
   9 second should be a xor/stvx:
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  11 void foo(void) {
  12   int x[8] __attribute__((aligned(128))) = { 1, 1, 1, 1, 1, 1, 1, 1 };
  13   bar (x);
  14 }
  15
  16 #include <string.h>
  17 void foo(void) {
  18   int x[8] __attribute__((aligned(128)));
  19   memset (x, 0, sizeof (x));
  20   bar (x);
  21 }
  22
  23 //===----------------------------------------------------------------------===//
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  25 Altivec: Codegen'ing MUL with vector FMADD should add -0.0, not 0.0:
  26 http://gcc.gnu.org/bugzilla/show_bug.cgi?id=8763
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  28 When -ffast-math is on, we can use 0.0.
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  30 //===----------------------------------------------------------------------===//
  31
  32   Consider this:
  33   v4f32 Vector;
  34   v4f32 Vector2 = { Vector.X, Vector.X, Vector.X, Vector.X };
  35
  36 Since we know that "Vector" is 16-byte aligned and we know the element offset
  37 of ".X", we should change the load into a lve*x instruction, instead of doing
  38 a load/store/lve*x sequence.
  39
  40 //===----------------------------------------------------------------------===//
  41
  42 There are a wide range of vector constants we can generate with combinations of
  43 altivec instructions.  Examples
  44  GCC does: "t=vsplti*, r = t+t"  for constants it can't generate with one vsplti
  45
  46  -0.0 (sign bit):  vspltisw v0,-1 / vslw v0,v0,v0
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  48 //===----------------------------------------------------------------------===//
  49
  50 FABS/FNEG can be codegen'd with the appropriate and/xor of -0.0.
  51
  52 //===----------------------------------------------------------------------===//
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  54 Codegen the constant here with something better than a constant pool load.
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  56 void %test_f(<4 x float>* %P, <4 x float>* %Q, float %X) {
  57         %tmp = load <4 x float>* %Q
  58         %tmp = cast <4 x float> %tmp to <4 x int>
  59         %tmp1 = and <4 x int> %tmp, < int 2147483647, int 2147483647, int 2147483647, int 2147483647 >
  60         %tmp2 = cast <4 x int> %tmp1 to <4 x float>
  61         store <4 x float> %tmp2, <4 x float>* %P
  62         ret void
  63 }
  64
  65 //===----------------------------------------------------------------------===//
  66
  67 For functions that use altivec AND have calls, we are VRSAVE'ing all call
  68 clobbered regs.
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  70 //===----------------------------------------------------------------------===//
  71
  72 Implement passing/returning vectors by value.
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  74 //===----------------------------------------------------------------------===//
  75
  76 GCC apparently tries to codegen { C1, C2, Variable, C3 } as a constant pool load
  77 of C1/C2/C3, then a load and vperm of Variable.
  78
  79 //===----------------------------------------------------------------------===//
  80
  81 We currently codegen SCALAR_TO_VECTOR as a store of the scalar to a 16-byte
  82 aligned stack slot, followed by a lve*x/vperm.  We should probably just store it
  83 to a scalar stack slot, then use lvsl/vperm to load it.  If the value is already
  84 in memory, this is a huge win.
  85
  86 //===----------------------------------------------------------------------===//
  87
  88 Do not generate the MFCR/RLWINM sequence for predicate compares when the
  89 predicate compare is used immediately by a branch.  Just branch on the right
  90 cond code on CR6.
  91
  92 //===----------------------------------------------------------------------===//
  93
  94 SROA should turn "vector unions" into the appropriate insert/extract element
  95 instructions.
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  97 //===----------------------------------------------------------------------===//
  98
  99 We need an LLVM 'shuffle' instruction, that corresponds to the VECTOR_SHUFFLE
 100 node.
 101
 102 //===----------------------------------------------------------------------===//
 103
 104 We need a way to teach tblgen that some operands of an intrinsic are required to
 105 be constants.  The verifier should enforce this constraint.
 106
 107 //===----------------------------------------------------------------------===//
 108
 109 Instead of writting a pattern for type-agnostic operations (e.g. gen-zero, load,
 110 store, and, ...) in every supported type, make legalize do the work.  We should
 111 have a canonical type that we want operations changed to (e.g. v4i32 for
 112 build_vector) and legalize should change non-identical types to thse.  This is
 113 similar to what it does for operations that are only supported in some types,
 114 e.g. x86 cmov (not supported on bytes).
 115
 116 This would fix two problems:
 117 1. Writing patterns multiple times.
 118 2. Identical operations in different types are not getting CSE'd (e.g.
 119    { 0U, 0U, 0U, 0U } and {0.0, 0.0, 0.0, 0.0}.
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 121 //===----------------------------------------------------------------------===//
 122
 123 Implement multiply for vector integer types, to avoid the horrible scalarized
 124 code produced by legalize.
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 126 void test(vector int *X, vector int *Y) {
 127   *X = *X * *Y;
 128 }
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 130 //===----------------------------------------------------------------------===//
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 132 Lower "merges" in the front-end to shuffles, reconstruct in the backend.
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 134 //===----------------------------------------------------------------------===//