lib/Target/R600/AMDGPUISelDAGToDAG.cpp

   1 //===-- AMDILISelDAGToDAG.cpp - A dag to dag inst selector for AMDIL ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //==-----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Defines an instruction selector for the AMDGPU target.
  12 //
  13 //===----------------------------------------------------------------------===//
  14 #include "AMDGPUInstrInfo.h"
  15 #include "AMDGPUISelLowering.h" // For AMDGPUISD
  16 #include "AMDGPURegisterInfo.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "R600InstrInfo.h"
  19 #include "SIDefines.h"
  20 #include "SIISelLowering.h"
  21 #include "SIMachineFunctionInfo.h"
  22 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  23 #include "llvm/CodeGen/PseudoSourceValue.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/SelectionDAGISel.h"
  28 #include "llvm/IR/Function.h"
  29
  30 using namespace llvm;
  31
  32 //===----------------------------------------------------------------------===//
  33 // Instruction Selector Implementation
  34 //===----------------------------------------------------------------------===//
  35
  36 namespace {
  37 /// AMDGPU specific code to select AMDGPU machine instructions for
  38 /// SelectionDAG operations.
  39 class AMDGPUDAGToDAGISel : public SelectionDAGISel {
  40   // Subtarget - Keep a pointer to the AMDGPU Subtarget around so that we can
  41   // make the right decision when generating code for different targets.
  42   const AMDGPUSubtarget &Subtarget;
  43 public:
  44   AMDGPUDAGToDAGISel(TargetMachine &TM);
  45   virtual ~AMDGPUDAGToDAGISel();
  46
  47   SDNode *Select(SDNode *N) override;
  48   const char *getPassName() const override;
  49   void PostprocessISelDAG() override;
  50
  51 private:
  52   bool isInlineImmediate(SDNode *N) const;
  53   inline SDValue getSmallIPtrImm(unsigned Imm);
  54   bool FoldOperand(SDValue &Src, SDValue &Sel, SDValue &Neg, SDValue &Abs,
  55                    const R600InstrInfo *TII);
  56   bool FoldOperands(unsigned, const R600InstrInfo *, std::vector<SDValue> &);
  57   bool FoldDotOperands(unsigned, const R600InstrInfo *, std::vector<SDValue> &);
  58
  59   // Complex pattern selectors
  60   bool SelectADDRParam(SDValue Addr, SDValue& R1, SDValue& R2);
  61   bool SelectADDR(SDValue N, SDValue &R1, SDValue &R2);
  62   bool SelectADDR64(SDValue N, SDValue &R1, SDValue &R2);
  63
  64   static bool checkType(const Value *ptr, unsigned int addrspace);
  65   static bool checkPrivateAddress(const MachineMemOperand *Op);
  66
  67   static bool isGlobalStore(const StoreSDNode *N);
  68   static bool isFlatStore(const StoreSDNode *N);
  69   static bool isPrivateStore(const StoreSDNode *N);
  70   static bool isLocalStore(const StoreSDNode *N);
  71   static bool isRegionStore(const StoreSDNode *N);
  72
  73   bool isCPLoad(const LoadSDNode *N) const;
  74   bool isConstantLoad(const LoadSDNode *N, int cbID) const;
  75   bool isGlobalLoad(const LoadSDNode *N) const;
  76   bool isFlatLoad(const LoadSDNode *N) const;
  77   bool isParamLoad(const LoadSDNode *N) const;
  78   bool isPrivateLoad(const LoadSDNode *N) const;
  79   bool isLocalLoad(const LoadSDNode *N) const;
  80   bool isRegionLoad(const LoadSDNode *N) const;
  81
  82   const TargetRegisterClass *getOperandRegClass(SDNode *N, unsigned OpNo) const;
  83   bool SelectGlobalValueConstantOffset(SDValue Addr, SDValue& IntPtr);
  84   bool SelectGlobalValueVariableOffset(SDValue Addr, SDValue &BaseReg,
  85                                        SDValue& Offset);
  86   bool SelectADDRVTX_READ(SDValue Addr, SDValue &Base, SDValue &Offset);
  87   bool SelectADDRIndirect(SDValue Addr, SDValue &Base, SDValue &Offset);
  88   bool isDSOffsetLegal(const SDValue &Base, unsigned Offset,
  89                        unsigned OffsetBits) const;
  90   bool SelectDS1Addr1Offset(SDValue Ptr, SDValue &Base, SDValue &Offset) const;
  91   bool SelectDS64Bit4ByteAligned(SDValue Ptr, SDValue &Base, SDValue &Offset0,
  92                                  SDValue &Offset1) const;
  93   void SelectMUBUF(SDValue Addr, SDValue &SRsrc, SDValue &VAddr,
  94                    SDValue &SOffset, SDValue &Offset, SDValue &Offen,
  95                    SDValue &Idxen, SDValue &Addr64, SDValue &GLC, SDValue &SLC,
  96                    SDValue &TFE) const;
  97   bool SelectMUBUFAddr64(SDValue Addr, SDValue &SRsrc, SDValue &VAddr,
  98                          SDValue &Offset) const;
  99   bool SelectMUBUFScratch(SDValue Addr, SDValue &RSrc, SDValue &VAddr,
 100                           SDValue &SOffset, SDValue &ImmOffset) const;
 101   bool SelectMUBUFOffset(SDValue Addr, SDValue &SRsrc, SDValue &SOffset,
 102                          SDValue &Offset, SDValue &GLC, SDValue &SLC,
 103                          SDValue &TFE) const;
 104   SDNode *SelectAddrSpaceCast(SDNode *N);
 105   bool SelectVOP3Mods(SDValue In, SDValue &Src, SDValue &SrcMods) const;
 106   bool SelectVOP3Mods0(SDValue In, SDValue &Src, SDValue &SrcMods,
 107                        SDValue &Clamp, SDValue &Omod) const;
 108
 109   SDNode *SelectADD_SUB_I64(SDNode *N);
 110   SDNode *SelectDIV_SCALE(SDNode *N);
 111
 112   // Include the pieces autogenerated from the target description.
 113 #include "AMDGPUGenDAGISel.inc"
 114 };
 115 }  // end anonymous namespace
 116
 117 /// \brief This pass converts a legalized DAG into a AMDGPU-specific
 118 // DAG, ready for instruction scheduling.
 119 FunctionPass *llvm::createAMDGPUISelDag(TargetMachine &TM) {
 120   return new AMDGPUDAGToDAGISel(TM);
 121 }
 122
 123 AMDGPUDAGToDAGISel::AMDGPUDAGToDAGISel(TargetMachine &TM)
 124   : SelectionDAGISel(TM), Subtarget(TM.getSubtarget<AMDGPUSubtarget>()) {
 125 }
 126
 127 AMDGPUDAGToDAGISel::~AMDGPUDAGToDAGISel() {
 128 }
 129
 130 bool AMDGPUDAGToDAGISel::isInlineImmediate(SDNode *N) const {
 131   const SITargetLowering *TL
 132       = static_cast<const SITargetLowering *>(getTargetLowering());
 133   return TL->analyzeImmediate(N) == 0;
 134 }
 135
 136 /// \brief Determine the register class for \p OpNo
 137 /// \returns The register class of the virtual register that will be used for
 138 /// the given operand number \OpNo or NULL if the register class cannot be
 139 /// determined.
 140 const TargetRegisterClass *AMDGPUDAGToDAGISel::getOperandRegClass(SDNode *N,
 141                                                           unsigned OpNo) const {
 142   if (!N->isMachineOpcode())
 143     return nullptr;
 144
 145   switch (N->getMachineOpcode()) {
 146   default: {
 147     const MCInstrDesc &Desc =
 148         TM.getSubtargetImpl()->getInstrInfo()->get(N->getMachineOpcode());
 149     unsigned OpIdx = Desc.getNumDefs() + OpNo;
 150     if (OpIdx >= Desc.getNumOperands())
 151       return nullptr;
 152     int RegClass = Desc.OpInfo[OpIdx].RegClass;
 153     if (RegClass == -1)
 154       return nullptr;
 155
 156     return TM.getSubtargetImpl()->getRegisterInfo()->getRegClass(RegClass);
 157   }
 158   case AMDGPU::REG_SEQUENCE: {
 159     unsigned RCID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
 160     const TargetRegisterClass *SuperRC =
 161         TM.getSubtargetImpl()->getRegisterInfo()->getRegClass(RCID);
 162
 163     SDValue SubRegOp = N->getOperand(OpNo + 1);
 164     unsigned SubRegIdx = cast<ConstantSDNode>(SubRegOp)->getZExtValue();
 165     return TM.getSubtargetImpl()->getRegisterInfo()->getSubClassWithSubReg(
 166         SuperRC, SubRegIdx);
 167   }
 168   }
 169 }
 170
 171 SDValue AMDGPUDAGToDAGISel::getSmallIPtrImm(unsigned int Imm) {
 172   return CurDAG->getTargetConstant(Imm, MVT::i32);
 173 }
 174
 175 bool AMDGPUDAGToDAGISel::SelectADDRParam(
 176   SDValue Addr, SDValue& R1, SDValue& R2) {
 177
 178   if (Addr.getOpcode() == ISD::FrameIndex) {
 179     if (FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Addr)) {
 180       R1 = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
 181       R2 = CurDAG->getTargetConstant(0, MVT::i32);
 182     } else {
 183       R1 = Addr;
 184       R2 = CurDAG->getTargetConstant(0, MVT::i32);
 185     }
 186   } else if (Addr.getOpcode() == ISD::ADD) {
 187     R1 = Addr.getOperand(0);
 188     R2 = Addr.getOperand(1);
 189   } else {
 190     R1 = Addr;
 191     R2 = CurDAG->getTargetConstant(0, MVT::i32);
 192   }
 193   return true;
 194 }
 195
 196 bool AMDGPUDAGToDAGISel::SelectADDR(SDValue Addr, SDValue& R1, SDValue& R2) {
 197   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
 198       Addr.getOpcode() == ISD::TargetGlobalAddress) {
 199     return false;
 200   }
 201   return SelectADDRParam(Addr, R1, R2);
 202 }
 203
 204
 205 bool AMDGPUDAGToDAGISel::SelectADDR64(SDValue Addr, SDValue& R1, SDValue& R2) {
 206   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
 207       Addr.getOpcode() == ISD::TargetGlobalAddress) {
 208     return false;
 209   }
 210
 211   if (Addr.getOpcode() == ISD::FrameIndex) {
 212     if (FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Addr)) {
 213       R1 = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i64);
 214       R2 = CurDAG->getTargetConstant(0, MVT::i64);
 215     } else {
 216       R1 = Addr;
 217       R2 = CurDAG->getTargetConstant(0, MVT::i64);
 218     }
 219   } else if (Addr.getOpcode() == ISD::ADD) {
 220     R1 = Addr.getOperand(0);
 221     R2 = Addr.getOperand(1);
 222   } else {
 223     R1 = Addr;
 224     R2 = CurDAG->getTargetConstant(0, MVT::i64);
 225   }
 226   return true;
 227 }
 228
 229 SDNode *AMDGPUDAGToDAGISel::Select(SDNode *N) {
 230   unsigned int Opc = N->getOpcode();
 231   if (N->isMachineOpcode()) {
 232     N->setNodeId(-1);
 233     return nullptr;   // Already selected.
 234   }
 235
 236   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
 237   switch (Opc) {
 238   default: break;
 239   // We are selecting i64 ADD here instead of custom lower it during
 240   // DAG legalization, so we can fold some i64 ADDs used for address
 241   // calculation into the LOAD and STORE instructions.
 242   case ISD::ADD:
 243   case ISD::SUB: {
 244     if (N->getValueType(0) != MVT::i64 ||
 245         ST.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS)
 246       break;
 247
 248     return SelectADD_SUB_I64(N);
 249   }
 250   case ISD::SCALAR_TO_VECTOR:
 251   case AMDGPUISD::BUILD_VERTICAL_VECTOR:
 252   case ISD::BUILD_VECTOR: {
 253     unsigned RegClassID;
 254     const AMDGPURegisterInfo *TRI = static_cast<const AMDGPURegisterInfo *>(
 255         TM.getSubtargetImpl()->getRegisterInfo());
 256     const SIRegisterInfo *SIRI = static_cast<const SIRegisterInfo *>(
 257         TM.getSubtargetImpl()->getRegisterInfo());
 258     EVT VT = N->getValueType(0);
 259     unsigned NumVectorElts = VT.getVectorNumElements();
 260     EVT EltVT = VT.getVectorElementType();
 261     assert(EltVT.bitsEq(MVT::i32));
 262     if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 263       bool UseVReg = true;
 264       for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 265                                                     U != E; ++U) {
 266         if (!U->isMachineOpcode()) {
 267           continue;
 268         }
 269         const TargetRegisterClass *RC = getOperandRegClass(*U, U.getOperandNo());
 270         if (!RC) {
 271           continue;
 272         }
 273         if (SIRI->isSGPRClass(RC)) {
 274           UseVReg = false;
 275         }
 276       }
 277       switch(NumVectorElts) {
 278       case 1: RegClassID = UseVReg ? AMDGPU::VReg_32RegClassID :
 279                                      AMDGPU::SReg_32RegClassID;
 280         break;
 281       case 2: RegClassID = UseVReg ? AMDGPU::VReg_64RegClassID :
 282                                      AMDGPU::SReg_64RegClassID;
 283         break;
 284       case 4: RegClassID = UseVReg ? AMDGPU::VReg_128RegClassID :
 285                                      AMDGPU::SReg_128RegClassID;
 286         break;
 287       case 8: RegClassID = UseVReg ? AMDGPU::VReg_256RegClassID :
 288                                      AMDGPU::SReg_256RegClassID;
 289         break;
 290       case 16: RegClassID = UseVReg ? AMDGPU::VReg_512RegClassID :
 291                                       AMDGPU::SReg_512RegClassID;
 292         break;
 293       default: llvm_unreachable("Do not know how to lower this BUILD_VECTOR");
 294       }
 295     } else {
 296       // BUILD_VECTOR was lowered into an IMPLICIT_DEF + 4 INSERT_SUBREG
 297       // that adds a 128 bits reg copy when going through TwoAddressInstructions
 298       // pass. We want to avoid 128 bits copies as much as possible because they
 299       // can't be bundled by our scheduler.
 300       switch(NumVectorElts) {
 301       case 2: RegClassID = AMDGPU::R600_Reg64RegClassID; break;
 302       case 4:
 303         if (Opc == AMDGPUISD::BUILD_VERTICAL_VECTOR)
 304           RegClassID = AMDGPU::R600_Reg128VerticalRegClassID;
 305         else
 306           RegClassID = AMDGPU::R600_Reg128RegClassID;
 307         break;
 308       default: llvm_unreachable("Do not know how to lower this BUILD_VECTOR");
 309       }
 310     }
 311
 312     SDValue RegClass = CurDAG->getTargetConstant(RegClassID, MVT::i32);
 313
 314     if (NumVectorElts == 1) {
 315       return CurDAG->SelectNodeTo(N, AMDGPU::COPY_TO_REGCLASS, EltVT,
 316                                   N->getOperand(0), RegClass);
 317     }
 318
 319     assert(NumVectorElts <= 16 && "Vectors with more than 16 elements not "
 320                                   "supported yet");
 321     // 16 = Max Num Vector Elements
 322     // 2 = 2 REG_SEQUENCE operands per element (value, subreg index)
 323     // 1 = Vector Register Class
 324     SmallVector<SDValue, 16 * 2 + 1> RegSeqArgs(NumVectorElts * 2 + 1);
 325
 326     RegSeqArgs[0] = CurDAG->getTargetConstant(RegClassID, MVT::i32);
 327     bool IsRegSeq = true;
 328     unsigned NOps = N->getNumOperands();
 329     for (unsigned i = 0; i < NOps; i++) {
 330       // XXX: Why is this here?
 331       if (dyn_cast<RegisterSDNode>(N->getOperand(i))) {
 332         IsRegSeq = false;
 333         break;
 334       }
 335       RegSeqArgs[1 + (2 * i)] = N->getOperand(i);
 336       RegSeqArgs[1 + (2 * i) + 1] =
 337               CurDAG->getTargetConstant(TRI->getSubRegFromChannel(i), MVT::i32);
 338     }
 339
 340     if (NOps != NumVectorElts) {
 341       // Fill in the missing undef elements if this was a scalar_to_vector.
 342       assert(Opc == ISD::SCALAR_TO_VECTOR && NOps < NumVectorElts);
 343
 344       MachineSDNode *ImpDef = CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
 345                                                      SDLoc(N), EltVT);
 346       for (unsigned i = NOps; i < NumVectorElts; ++i) {
 347         RegSeqArgs[1 + (2 * i)] = SDValue(ImpDef, 0);
 348         RegSeqArgs[1 + (2 * i) + 1] =
 349           CurDAG->getTargetConstant(TRI->getSubRegFromChannel(i), MVT::i32);
 350       }
 351     }
 352
 353     if (!IsRegSeq)
 354       break;
 355     return CurDAG->SelectNodeTo(N, AMDGPU::REG_SEQUENCE, N->getVTList(),
 356                                 RegSeqArgs);
 357   }
 358   case ISD::BUILD_PAIR: {
 359     SDValue RC, SubReg0, SubReg1;
 360     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 361       break;
 362     }
 363     if (N->getValueType(0) == MVT::i128) {
 364       RC = CurDAG->getTargetConstant(AMDGPU::SReg_128RegClassID, MVT::i32);
 365       SubReg0 = CurDAG->getTargetConstant(AMDGPU::sub0_sub1, MVT::i32);
 366       SubReg1 = CurDAG->getTargetConstant(AMDGPU::sub2_sub3, MVT::i32);
 367     } else if (N->getValueType(0) == MVT::i64) {
 368       RC = CurDAG->getTargetConstant(AMDGPU::SReg_64RegClassID, MVT::i32);
 369       SubReg0 = CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32);
 370       SubReg1 = CurDAG->getTargetConstant(AMDGPU::sub1, MVT::i32);
 371     } else {
 372       llvm_unreachable("Unhandled value type for BUILD_PAIR");
 373     }
 374     const SDValue Ops[] = { RC, N->getOperand(0), SubReg0,
 375                             N->getOperand(1), SubReg1 };
 376     return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE,
 377                                   SDLoc(N), N->getValueType(0), Ops);
 378   }
 379
 380   case ISD::Constant:
 381   case ISD::ConstantFP: {
 382     const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
 383     if (ST.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS ||
 384         N->getValueType(0).getSizeInBits() != 64 || isInlineImmediate(N))
 385       break;
 386
 387     uint64_t Imm;
 388     if (ConstantFPSDNode *FP = dyn_cast<ConstantFPSDNode>(N))
 389       Imm = FP->getValueAPF().bitcastToAPInt().getZExtValue();
 390     else {
 391       ConstantSDNode *C = cast<ConstantSDNode>(N);
 392       Imm = C->getZExtValue();
 393     }
 394
 395     SDNode *Lo = CurDAG->getMachineNode(AMDGPU::S_MOV_B32, SDLoc(N), MVT::i32,
 396                                 CurDAG->getConstant(Imm & 0xFFFFFFFF, MVT::i32));
 397     SDNode *Hi = CurDAG->getMachineNode(AMDGPU::S_MOV_B32, SDLoc(N), MVT::i32,
 398                                 CurDAG->getConstant(Imm >> 32, MVT::i32));
 399     const SDValue Ops[] = {
 400       CurDAG->getTargetConstant(AMDGPU::SReg_64RegClassID, MVT::i32),
 401       SDValue(Lo, 0), CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32),
 402       SDValue(Hi, 0), CurDAG->getTargetConstant(AMDGPU::sub1, MVT::i32)
 403     };
 404
 405     return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE, SDLoc(N),
 406                                   N->getValueType(0), Ops);
 407   }
 408
 409   case AMDGPUISD::REGISTER_LOAD: {
 410     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 411       break;
 412     SDValue Addr, Offset;
 413
 414     SelectADDRIndirect(N->getOperand(1), Addr, Offset);
 415     const SDValue Ops[] = {
 416       Addr,
 417       Offset,
 418       CurDAG->getTargetConstant(0, MVT::i32),
 419       N->getOperand(0),
 420     };
 421     return CurDAG->getMachineNode(AMDGPU::SI_RegisterLoad, SDLoc(N),
 422                                   CurDAG->getVTList(MVT::i32, MVT::i64, MVT::Other),
 423                                   Ops);
 424   }
 425   case AMDGPUISD::REGISTER_STORE: {
 426     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 427       break;
 428     SDValue Addr, Offset;
 429     SelectADDRIndirect(N->getOperand(2), Addr, Offset);
 430     const SDValue Ops[] = {
 431       N->getOperand(1),
 432       Addr,
 433       Offset,
 434       CurDAG->getTargetConstant(0, MVT::i32),
 435       N->getOperand(0),
 436     };
 437     return CurDAG->getMachineNode(AMDGPU::SI_RegisterStorePseudo, SDLoc(N),
 438                                         CurDAG->getVTList(MVT::Other),
 439                                         Ops);
 440   }
 441
 442   case AMDGPUISD::BFE_I32:
 443   case AMDGPUISD::BFE_U32: {
 444     if (ST.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS)
 445       break;
 446
 447     // There is a scalar version available, but unlike the vector version which
 448     // has a separate operand for the offset and width, the scalar version packs
 449     // the width and offset into a single operand. Try to move to the scalar
 450     // version if the offsets are constant, so that we can try to keep extended
 451     // loads of kernel arguments in SGPRs.
 452
 453     // TODO: Technically we could try to pattern match scalar bitshifts of
 454     // dynamic values, but it's probably not useful.
 455     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
 456     if (!Offset)
 457       break;
 458
 459     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
 460     if (!Width)
 461       break;
 462
 463     bool Signed = Opc == AMDGPUISD::BFE_I32;
 464
 465     // Transformation function, pack the offset and width of a BFE into
 466     // the format expected by the S_BFE_I32 / S_BFE_U32. In the second
 467     // source, bits [5:0] contain the offset and bits [22:16] the width.
 468
 469     uint32_t OffsetVal = Offset->getZExtValue();
 470     uint32_t WidthVal = Width->getZExtValue();
 471
 472     uint32_t PackedVal = OffsetVal | WidthVal << 16;
 473
 474     SDValue PackedOffsetWidth = CurDAG->getTargetConstant(PackedVal, MVT::i32);
 475     return CurDAG->getMachineNode(Signed ? AMDGPU::S_BFE_I32 : AMDGPU::S_BFE_U32,
 476                                   SDLoc(N),
 477                                   MVT::i32,
 478                                   N->getOperand(0),
 479                                   PackedOffsetWidth);
 480
 481   }
 482   case AMDGPUISD::DIV_SCALE: {
 483     return SelectDIV_SCALE(N);
 484   }
 485   case ISD::ADDRSPACECAST:
 486     return SelectAddrSpaceCast(N);
 487   }
 488   return SelectCode(N);
 489 }
 490
 491
 492 bool AMDGPUDAGToDAGISel::checkType(const Value *Ptr, unsigned AS) {
 493   assert(AS != 0 && "Use checkPrivateAddress instead.");
 494   if (!Ptr)
 495     return false;
 496
 497   return Ptr->getType()->getPointerAddressSpace() == AS;
 498 }
 499
 500 bool AMDGPUDAGToDAGISel::checkPrivateAddress(const MachineMemOperand *Op) {
 501   if (Op->getPseudoValue())
 502     return true;
 503
 504   if (PointerType *PT = dyn_cast<PointerType>(Op->getValue()->getType()))
 505     return PT->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS;
 506
 507   return false;
 508 }
 509
 510 bool AMDGPUDAGToDAGISel::isGlobalStore(const StoreSDNode *N) {
 511   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::GLOBAL_ADDRESS);
 512 }
 513
 514 bool AMDGPUDAGToDAGISel::isPrivateStore(const StoreSDNode *N) {
 515   const Value *MemVal = N->getMemOperand()->getValue();
 516   return (!checkType(MemVal, AMDGPUAS::LOCAL_ADDRESS) &&
 517           !checkType(MemVal, AMDGPUAS::GLOBAL_ADDRESS) &&
 518           !checkType(MemVal, AMDGPUAS::REGION_ADDRESS));
 519 }
 520
 521 bool AMDGPUDAGToDAGISel::isLocalStore(const StoreSDNode *N) {
 522   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::LOCAL_ADDRESS);
 523 }
 524
 525 bool AMDGPUDAGToDAGISel::isFlatStore(const StoreSDNode *N) {
 526   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::FLAT_ADDRESS);
 527 }
 528
 529 bool AMDGPUDAGToDAGISel::isRegionStore(const StoreSDNode *N) {
 530   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::REGION_ADDRESS);
 531 }
 532
 533 bool AMDGPUDAGToDAGISel::isConstantLoad(const LoadSDNode *N, int CbId) const {
 534   const Value *MemVal = N->getMemOperand()->getValue();
 535   if (CbId == -1)
 536     return checkType(MemVal, AMDGPUAS::CONSTANT_ADDRESS);
 537
 538   return checkType(MemVal, AMDGPUAS::CONSTANT_BUFFER_0 + CbId);
 539 }
 540
 541 bool AMDGPUDAGToDAGISel::isGlobalLoad(const LoadSDNode *N) const {
 542   if (N->getAddressSpace() == AMDGPUAS::CONSTANT_ADDRESS) {
 543     const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
 544     if (ST.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS ||
 545         N->getMemoryVT().bitsLT(MVT::i32)) {
 546       return true;
 547     }
 548   }
 549   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::GLOBAL_ADDRESS);
 550 }
 551
 552 bool AMDGPUDAGToDAGISel::isParamLoad(const LoadSDNode *N) const {
 553   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::PARAM_I_ADDRESS);
 554 }
 555
 556 bool AMDGPUDAGToDAGISel::isLocalLoad(const  LoadSDNode *N) const {
 557   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::LOCAL_ADDRESS);
 558 }
 559
 560 bool AMDGPUDAGToDAGISel::isFlatLoad(const  LoadSDNode *N) const {
 561   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::FLAT_ADDRESS);
 562 }
 563
 564 bool AMDGPUDAGToDAGISel::isRegionLoad(const  LoadSDNode *N) const {
 565   return checkType(N->getMemOperand()->getValue(), AMDGPUAS::REGION_ADDRESS);
 566 }
 567
 568 bool AMDGPUDAGToDAGISel::isCPLoad(const LoadSDNode *N) const {
 569   MachineMemOperand *MMO = N->getMemOperand();
 570   if (checkPrivateAddress(N->getMemOperand())) {
 571     if (MMO) {
 572       const PseudoSourceValue *PSV = MMO->getPseudoValue();
 573       if (PSV && PSV == PseudoSourceValue::getConstantPool()) {
 574         return true;
 575       }
 576     }
 577   }
 578   return false;
 579 }
 580
 581 bool AMDGPUDAGToDAGISel::isPrivateLoad(const LoadSDNode *N) const {
 582   if (checkPrivateAddress(N->getMemOperand())) {
 583     // Check to make sure we are not a constant pool load or a constant load
 584     // that is marked as a private load
 585     if (isCPLoad(N) || isConstantLoad(N, -1)) {
 586       return false;
 587     }
 588   }
 589
 590   const Value *MemVal = N->getMemOperand()->getValue();
 591   if (!checkType(MemVal, AMDGPUAS::LOCAL_ADDRESS) &&
 592       !checkType(MemVal, AMDGPUAS::GLOBAL_ADDRESS) &&
 593       !checkType(MemVal, AMDGPUAS::FLAT_ADDRESS) &&
 594       !checkType(MemVal, AMDGPUAS::REGION_ADDRESS) &&
 595       !checkType(MemVal, AMDGPUAS::CONSTANT_ADDRESS) &&
 596       !checkType(MemVal, AMDGPUAS::PARAM_D_ADDRESS) &&
 597       !checkType(MemVal, AMDGPUAS::PARAM_I_ADDRESS)) {
 598     return true;
 599   }
 600   return false;
 601 }
 602
 603 const char *AMDGPUDAGToDAGISel::getPassName() const {
 604   return "AMDGPU DAG->DAG Pattern Instruction Selection";
 605 }
 606
 607 #ifdef DEBUGTMP
 608 #undef INT64_C
 609 #endif
 610 #undef DEBUGTMP
 611
 612 //===----------------------------------------------------------------------===//
 613 // Complex Patterns
 614 //===----------------------------------------------------------------------===//
 615
 616 bool AMDGPUDAGToDAGISel::SelectGlobalValueConstantOffset(SDValue Addr,
 617                                                          SDValue& IntPtr) {
 618   if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Addr)) {
 619     IntPtr = CurDAG->getIntPtrConstant(Cst->getZExtValue() / 4, true);
 620     return true;
 621   }
 622   return false;
 623 }
 624
 625 bool AMDGPUDAGToDAGISel::SelectGlobalValueVariableOffset(SDValue Addr,
 626     SDValue& BaseReg, SDValue &Offset) {
 627   if (!isa<ConstantSDNode>(Addr)) {
 628     BaseReg = Addr;
 629     Offset = CurDAG->getIntPtrConstant(0, true);
 630     return true;
 631   }
 632   return false;
 633 }
 634
 635 bool AMDGPUDAGToDAGISel::SelectADDRVTX_READ(SDValue Addr, SDValue &Base,
 636                                            SDValue &Offset) {
 637   ConstantSDNode *IMMOffset;
 638
 639   if (Addr.getOpcode() == ISD::ADD
 640       && (IMMOffset = dyn_cast<ConstantSDNode>(Addr.getOperand(1)))
 641       && isInt<16>(IMMOffset->getZExtValue())) {
 642
 643       Base = Addr.getOperand(0);
 644       Offset = CurDAG->getTargetConstant(IMMOffset->getZExtValue(), MVT::i32);
 645       return true;
 646   // If the pointer address is constant, we can move it to the offset field.
 647   } else if ((IMMOffset = dyn_cast<ConstantSDNode>(Addr))
 648              && isInt<16>(IMMOffset->getZExtValue())) {
 649     Base = CurDAG->getCopyFromReg(CurDAG->getEntryNode(),
 650                                   SDLoc(CurDAG->getEntryNode()),
 651                                   AMDGPU::ZERO, MVT::i32);
 652     Offset = CurDAG->getTargetConstant(IMMOffset->getZExtValue(), MVT::i32);
 653     return true;
 654   }
 655
 656   // Default case, no offset
 657   Base = Addr;
 658   Offset = CurDAG->getTargetConstant(0, MVT::i32);
 659   return true;
 660 }
 661
 662 bool AMDGPUDAGToDAGISel::SelectADDRIndirect(SDValue Addr, SDValue &Base,
 663                                             SDValue &Offset) {
 664   ConstantSDNode *C;
 665
 666   if ((C = dyn_cast<ConstantSDNode>(Addr))) {
 667     Base = CurDAG->getRegister(AMDGPU::INDIRECT_BASE_ADDR, MVT::i32);
 668     Offset = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
 669   } else if ((Addr.getOpcode() == ISD::ADD || Addr.getOpcode() == ISD::OR) &&
 670             (C = dyn_cast<ConstantSDNode>(Addr.getOperand(1)))) {
 671     Base = Addr.getOperand(0);
 672     Offset = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
 673   } else {
 674     Base = Addr;
 675     Offset = CurDAG->getTargetConstant(0, MVT::i32);
 676   }
 677
 678   return true;
 679 }
 680
 681 SDNode *AMDGPUDAGToDAGISel::SelectADD_SUB_I64(SDNode *N) {
 682   SDLoc DL(N);
 683   SDValue LHS = N->getOperand(0);
 684   SDValue RHS = N->getOperand(1);
 685
 686   bool IsAdd = (N->getOpcode() == ISD::ADD);
 687
 688   SDValue Sub0 = CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32);
 689   SDValue Sub1 = CurDAG->getTargetConstant(AMDGPU::sub1, MVT::i32);
 690
 691   SDNode *Lo0 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
 692                                        DL, MVT::i32, LHS, Sub0);
 693   SDNode *Hi0 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
 694                                        DL, MVT::i32, LHS, Sub1);
 695
 696   SDNode *Lo1 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
 697                                        DL, MVT::i32, RHS, Sub0);
 698   SDNode *Hi1 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
 699                                        DL, MVT::i32, RHS, Sub1);
 700
 701   SDVTList VTList = CurDAG->getVTList(MVT::i32, MVT::Glue);
 702   SDValue AddLoArgs[] = { SDValue(Lo0, 0), SDValue(Lo1, 0) };
 703
 704
 705   unsigned Opc = IsAdd ? AMDGPU::S_ADD_U32 : AMDGPU::S_SUB_U32;
 706   unsigned CarryOpc = IsAdd ? AMDGPU::S_ADDC_U32 : AMDGPU::S_SUBB_U32;
 707
 708   SDNode *AddLo = CurDAG->getMachineNode( Opc, DL, VTList, AddLoArgs);
 709   SDValue Carry(AddLo, 1);
 710   SDNode *AddHi
 711     = CurDAG->getMachineNode(CarryOpc, DL, MVT::i32,
 712                              SDValue(Hi0, 0), SDValue(Hi1, 0), Carry);
 713
 714   SDValue Args[5] = {
 715     CurDAG->getTargetConstant(AMDGPU::SReg_64RegClassID, MVT::i32),
 716     SDValue(AddLo,0),
 717     Sub0,
 718     SDValue(AddHi,0),
 719     Sub1,
 720   };
 721   return CurDAG->SelectNodeTo(N, AMDGPU::REG_SEQUENCE, MVT::i64, Args);
 722 }
 723
 724 SDNode *AMDGPUDAGToDAGISel::SelectDIV_SCALE(SDNode *N) {
 725   SDLoc SL(N);
 726   EVT VT = N->getValueType(0);
 727
 728   assert(VT == MVT::f32 || VT == MVT::f64);
 729
 730   unsigned Opc
 731     = (VT == MVT::f64) ? AMDGPU::V_DIV_SCALE_F64 : AMDGPU::V_DIV_SCALE_F32;
 732
 733   const SDValue Zero = CurDAG->getTargetConstant(0, MVT::i32);
 734
 735   SDValue Ops[] = {
 736     N->getOperand(0),
 737     N->getOperand(1),
 738     N->getOperand(2),
 739     Zero,
 740     Zero,
 741     Zero,
 742     Zero
 743   };
 744
 745   return CurDAG->SelectNodeTo(N, Opc, VT, MVT::i1, Ops);
 746 }
 747
 748 bool AMDGPUDAGToDAGISel::isDSOffsetLegal(const SDValue &Base, unsigned Offset,
 749                                          unsigned OffsetBits) const {
 750   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
 751   if ((OffsetBits == 16 && !isUInt<16>(Offset)) ||
 752       (OffsetBits == 8 && !isUInt<8>(Offset)))
 753     return false;
 754
 755   if (ST.getGeneration() >= AMDGPUSubtarget::SEA_ISLANDS)
 756     return true;
 757
 758   // On Southern Islands instruction with a negative base value and an offset
 759   // don't seem to work.
 760   return CurDAG->SignBitIsZero(Base);
 761 }
 762
 763 bool AMDGPUDAGToDAGISel::SelectDS1Addr1Offset(SDValue Addr, SDValue &Base,
 764                                               SDValue &Offset) const {
 765   if (CurDAG->isBaseWithConstantOffset(Addr)) {
 766     SDValue N0 = Addr.getOperand(0);
 767     SDValue N1 = Addr.getOperand(1);
 768     ConstantSDNode *C1 = cast<ConstantSDNode>(N1);
 769     if (isDSOffsetLegal(N0, C1->getSExtValue(), 16)) {
 770       // (add n0, c0)
 771       Base = N0;
 772       Offset = N1;
 773       return true;
 774     }
 775   }
 776
 777   // default case
 778   Base = Addr;
 779   Offset = CurDAG->getTargetConstant(0, MVT::i16);
 780   return true;
 781 }
 782
 783 bool AMDGPUDAGToDAGISel::SelectDS64Bit4ByteAligned(SDValue Addr, SDValue &Base,
 784                                                    SDValue &Offset0,
 785                                                    SDValue &Offset1) const {
 786   if (CurDAG->isBaseWithConstantOffset(Addr)) {
 787     SDValue N0 = Addr.getOperand(0);
 788     SDValue N1 = Addr.getOperand(1);
 789     ConstantSDNode *C1 = cast<ConstantSDNode>(N1);
 790     unsigned DWordOffset0 = C1->getZExtValue() / 4;
 791     unsigned DWordOffset1 = DWordOffset0 + 1;
 792     // (add n0, c0)
 793     if (isDSOffsetLegal(N0, DWordOffset1, 8)) {
 794       Base = N0;
 795       Offset0 = CurDAG->getTargetConstant(DWordOffset0, MVT::i8);
 796       Offset1 = CurDAG->getTargetConstant(DWordOffset1, MVT::i8);
 797       return true;
 798     }
 799   }
 800
 801   // default case
 802   Base = Addr;
 803   Offset0 = CurDAG->getTargetConstant(0, MVT::i8);
 804   Offset1 = CurDAG->getTargetConstant(1, MVT::i8);
 805   return true;
 806 }
 807
 808 static SDValue wrapAddr64Rsrc(SelectionDAG *DAG, SDLoc DL, SDValue Ptr) {
 809   return SDValue(DAG->getMachineNode(AMDGPU::SI_ADDR64_RSRC, DL, MVT::v4i32,
 810                                      Ptr), 0);
 811 }
 812
 813 static bool isLegalMUBUFImmOffset(const ConstantSDNode *Imm) {
 814   return isUInt<12>(Imm->getZExtValue());
 815 }
 816
 817 void AMDGPUDAGToDAGISel::SelectMUBUF(SDValue Addr, SDValue &Ptr,
 818                                      SDValue &VAddr, SDValue &SOffset,
 819                                      SDValue &Offset, SDValue &Offen,
 820                                      SDValue &Idxen, SDValue &Addr64,
 821                                      SDValue &GLC, SDValue &SLC,
 822                                      SDValue &TFE) const {
 823   SDLoc DL(Addr);
 824
 825   GLC = CurDAG->getTargetConstant(0, MVT::i1);
 826   SLC = CurDAG->getTargetConstant(0, MVT::i1);
 827   TFE = CurDAG->getTargetConstant(0, MVT::i1);
 828
 829   Idxen = CurDAG->getTargetConstant(0, MVT::i1);
 830   Offen = CurDAG->getTargetConstant(0, MVT::i1);
 831   Addr64 = CurDAG->getTargetConstant(0, MVT::i1);
 832   SOffset = CurDAG->getTargetConstant(0, MVT::i32);
 833
 834   if (CurDAG->isBaseWithConstantOffset(Addr)) {
 835     SDValue N0 = Addr.getOperand(0);
 836     SDValue N1 = Addr.getOperand(1);
 837     ConstantSDNode *C1 = cast<ConstantSDNode>(N1);
 838
 839     if (isLegalMUBUFImmOffset(C1)) {
 840
 841       if (N0.getOpcode() == ISD::ADD) {
 842         // (add (add N2, N3), C1) -> addr64
 843         SDValue N2 = N0.getOperand(0);
 844         SDValue N3 = N0.getOperand(1);
 845         Addr64 = CurDAG->getTargetConstant(1, MVT::i1);
 846         Ptr = N2;
 847         VAddr = N3;
 848         Offset = CurDAG->getTargetConstant(C1->getZExtValue(), MVT::i16);
 849         return;
 850       }
 851
 852       // (add N0, C1) -> offset
 853       VAddr = CurDAG->getTargetConstant(0, MVT::i32);
 854       Ptr = N0;
 855       Offset = CurDAG->getTargetConstant(C1->getZExtValue(), MVT::i16);
 856       return;
 857     }
 858   }
 859   if (Addr.getOpcode() == ISD::ADD) {
 860     // (add N0, N1) -> addr64
 861     SDValue N0 = Addr.getOperand(0);
 862     SDValue N1 = Addr.getOperand(1);
 863     Addr64 = CurDAG->getTargetConstant(1, MVT::i1);
 864     Ptr = N0;
 865     VAddr = N1;
 866     Offset = CurDAG->getTargetConstant(0, MVT::i16);
 867     return;
 868   }
 869
 870   // default case -> offset
 871   VAddr = CurDAG->getTargetConstant(0, MVT::i32);
 872   Ptr = Addr;
 873   Offset = CurDAG->getTargetConstant(0, MVT::i16);
 874
 875 }
 876
 877 bool AMDGPUDAGToDAGISel::SelectMUBUFAddr64(SDValue Addr, SDValue &SRsrc,
 878                                            SDValue &VAddr,
 879                                            SDValue &Offset) const {
 880   SDValue Ptr, SOffset, Offen, Idxen, Addr64, GLC, SLC, TFE;
 881
 882   SelectMUBUF(Addr, Ptr, VAddr, SOffset, Offset, Offen, Idxen, Addr64,
 883               GLC, SLC, TFE);
 884
 885   ConstantSDNode *C = cast<ConstantSDNode>(Addr64);
 886   if (C->getSExtValue()) {
 887     SDLoc DL(Addr);
 888     SRsrc = wrapAddr64Rsrc(CurDAG, DL, Ptr);
 889     return true;
 890   }
 891   return false;
 892 }
 893
 894 static SDValue buildRSRC(SelectionDAG *DAG, SDLoc DL, SDValue Ptr,
 895                          uint32_t RsrcDword1, uint64_t RsrcDword2And3) {
 896
 897   SDValue PtrLo = DAG->getTargetExtractSubreg(AMDGPU::sub0, DL, MVT::i32, Ptr);
 898   SDValue PtrHi = DAG->getTargetExtractSubreg(AMDGPU::sub1, DL, MVT::i32, Ptr);
 899   if (RsrcDword1)
 900     PtrHi = SDValue(DAG->getMachineNode(AMDGPU::S_OR_B32, DL, MVT::i32, PtrHi,
 901                                     DAG->getConstant(RsrcDword1, MVT::i32)), 0);
 902
 903   SDValue DataLo = DAG->getTargetConstant(
 904       RsrcDword2And3 & APInt::getAllOnesValue(32).getZExtValue(), MVT::i32);
 905   SDValue DataHi = DAG->getTargetConstant(RsrcDword2And3 >> 32, MVT::i32);
 906
 907   const SDValue Ops[] = { PtrLo, PtrHi, DataLo, DataHi };
 908   return SDValue(DAG->getMachineNode(AMDGPU::SI_BUFFER_RSRC, DL,
 909                                      MVT::v4i32, Ops), 0);
 910 }
 911
 912 /// \brief Return a resource descriptor with the 'Add TID' bit enabled
 913 ///        The TID (Thread ID) is multipled by the stride value (bits [61:48]
 914 ///        of the resource descriptor) to create an offset, which is added to the
 915 ///        resource ponter.
 916 static SDValue buildScratchRSRC(SelectionDAG *DAG, SDLoc DL, SDValue Ptr) {
 917
 918   uint64_t Rsrc = AMDGPU::RSRC_DATA_FORMAT | AMDGPU::RSRC_TID_ENABLE |
 919                   0xffffffff; // Size
 920
 921   return buildRSRC(DAG, DL, Ptr, 0, Rsrc);
 922 }
 923
 924 bool AMDGPUDAGToDAGISel::SelectMUBUFScratch(SDValue Addr, SDValue &Rsrc,
 925                                             SDValue &VAddr, SDValue &SOffset,
 926                                             SDValue &ImmOffset) const {
 927
 928   SDLoc DL(Addr);
 929   MachineFunction &MF = CurDAG->getMachineFunction();
 930   const SIRegisterInfo *TRI =
 931       static_cast<const SIRegisterInfo *>(MF.getSubtarget().getRegisterInfo());
 932   MachineRegisterInfo &MRI = MF.getRegInfo();
 933   const SITargetLowering& Lowering =
 934     *static_cast<const SITargetLowering*>(getTargetLowering());
 935
 936   unsigned ScratchPtrReg =
 937       TRI->getPreloadedValue(MF, SIRegisterInfo::SCRATCH_PTR);
 938   unsigned ScratchOffsetReg =
 939       TRI->getPreloadedValue(MF, SIRegisterInfo::SCRATCH_WAVE_OFFSET);
 940   Lowering.CreateLiveInRegister(*CurDAG, &AMDGPU::SReg_32RegClass,
 941                                 ScratchOffsetReg, MVT::i32);
 942
 943   Rsrc = buildScratchRSRC(CurDAG, DL,
 944       CurDAG->getCopyFromReg(CurDAG->getEntryNode(), DL,
 945                              MRI.getLiveInVirtReg(ScratchPtrReg), MVT::i64));
 946   SOffset = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), DL,
 947       MRI.getLiveInVirtReg(ScratchOffsetReg), MVT::i32);
 948
 949   // (add n0, c1)
 950   if (CurDAG->isBaseWithConstantOffset(Addr)) {
 951     SDValue N1 = Addr.getOperand(1);
 952     ConstantSDNode *C1 = cast<ConstantSDNode>(N1);
 953
 954     if (isLegalMUBUFImmOffset(C1)) {
 955       VAddr = Addr.getOperand(0);
 956       ImmOffset = CurDAG->getTargetConstant(C1->getZExtValue(), MVT::i16);
 957       return true;
 958     }
 959   }
 960
 961   // (add FI, n0)
 962   if ((Addr.getOpcode() == ISD::ADD || Addr.getOpcode() == ISD::OR) &&
 963        isa<FrameIndexSDNode>(Addr.getOperand(0))) {
 964     VAddr = Addr.getOperand(1);
 965     ImmOffset = Addr.getOperand(0);
 966     return true;
 967   }
 968
 969   // (FI)
 970   if (isa<FrameIndexSDNode>(Addr)) {
 971     VAddr = SDValue(CurDAG->getMachineNode(AMDGPU::V_MOV_B32_e32, DL, MVT::i32,
 972                                           CurDAG->getConstant(0, MVT::i32)), 0);
 973     ImmOffset = Addr;
 974     return true;
 975   }
 976
 977   // (node)
 978   VAddr = Addr;
 979   ImmOffset = CurDAG->getTargetConstant(0, MVT::i16);
 980   return true;
 981 }
 982
 983 bool AMDGPUDAGToDAGISel::SelectMUBUFOffset(SDValue Addr, SDValue &SRsrc,
 984                                            SDValue &SOffset, SDValue &Offset,
 985                                            SDValue &GLC, SDValue &SLC,
 986                                            SDValue &TFE) const {
 987   SDValue Ptr, VAddr, Offen, Idxen, Addr64;
 988
 989   SelectMUBUF(Addr, Ptr, VAddr, SOffset, Offset, Offen, Idxen, Addr64,
 990               GLC, SLC, TFE);
 991
 992   if (!cast<ConstantSDNode>(Offen)->getSExtValue() &&
 993       !cast<ConstantSDNode>(Idxen)->getSExtValue() &&
 994       !cast<ConstantSDNode>(Addr64)->getSExtValue()) {
 995     uint64_t Rsrc = AMDGPU::RSRC_DATA_FORMAT |
 996                     APInt::getAllOnesValue(32).getZExtValue(); // Size
 997     SDLoc DL(Addr);
 998     SRsrc = buildRSRC(CurDAG, DL, Ptr, 0, Rsrc);
 999     return true;
1000   }
1001   return false;
1002 }
1003
1004 // FIXME: This is incorrect and only enough to be able to compile.
1005 SDNode *AMDGPUDAGToDAGISel::SelectAddrSpaceCast(SDNode *N) {
1006   AddrSpaceCastSDNode *ASC = cast<AddrSpaceCastSDNode>(N);
1007   SDLoc DL(N);
1008
1009   assert(Subtarget.hasFlatAddressSpace() &&
1010          "addrspacecast only supported with flat address space!");
1011
1012   assert((ASC->getSrcAddressSpace() != AMDGPUAS::CONSTANT_ADDRESS &&
1013           ASC->getDestAddressSpace() != AMDGPUAS::CONSTANT_ADDRESS) &&
1014          "Cannot cast address space to / from constant address!");
1015
1016   assert((ASC->getSrcAddressSpace() == AMDGPUAS::FLAT_ADDRESS ||
1017           ASC->getDestAddressSpace() == AMDGPUAS::FLAT_ADDRESS) &&
1018          "Can only cast to / from flat address space!");
1019
1020   // The flat instructions read the address as the index of the VGPR holding the
1021   // address, so casting should just be reinterpreting the base VGPR, so just
1022   // insert trunc / bitcast / zext.
1023
1024   SDValue Src = ASC->getOperand(0);
1025   EVT DestVT = ASC->getValueType(0);
1026   EVT SrcVT = Src.getValueType();
1027
1028   unsigned SrcSize = SrcVT.getSizeInBits();
1029   unsigned DestSize = DestVT.getSizeInBits();
1030
1031   if (SrcSize > DestSize) {
1032     assert(SrcSize == 64 && DestSize == 32);
1033     return CurDAG->getMachineNode(
1034       TargetOpcode::EXTRACT_SUBREG,
1035       DL,
1036       DestVT,
1037       Src,
1038       CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32));
1039   }
1040
1041
1042   if (DestSize > SrcSize) {
1043     assert(SrcSize == 32 && DestSize == 64);
1044
1045     SDValue RC = CurDAG->getTargetConstant(AMDGPU::VSrc_64RegClassID, MVT::i32);
1046
1047     const SDValue Ops[] = {
1048       RC,
1049       Src,
1050       CurDAG->getTargetConstant(AMDGPU::sub0, MVT::i32),
1051       SDValue(CurDAG->getMachineNode(AMDGPU::S_MOV_B32, SDLoc(N), MVT::i32,
1052                                      CurDAG->getConstant(0, MVT::i32)), 0),
1053       CurDAG->getTargetConstant(AMDGPU::sub1, MVT::i32)
1054     };
1055
1056     return CurDAG->getMachineNode(TargetOpcode::REG_SEQUENCE,
1057                                   SDLoc(N), N->getValueType(0), Ops);
1058   }
1059
1060   assert(SrcSize == 64 && DestSize == 64);
1061   return CurDAG->getNode(ISD::BITCAST, DL, DestVT, Src).getNode();
1062 }
1063
1064 bool AMDGPUDAGToDAGISel::SelectVOP3Mods(SDValue In, SDValue &Src,
1065                                         SDValue &SrcMods) const {
1066
1067   unsigned Mods = 0;
1068
1069   Src = In;
1070
1071   if (Src.getOpcode() == ISD::FNEG) {
1072     Mods |= SISrcMods::NEG;
1073     Src = Src.getOperand(0);
1074   }
1075
1076   if (Src.getOpcode() == ISD::FABS) {
1077     Mods |= SISrcMods::ABS;
1078     Src = Src.getOperand(0);
1079   }
1080
1081   SrcMods = CurDAG->getTargetConstant(Mods, MVT::i32);
1082
1083   return true;
1084 }
1085
1086 bool AMDGPUDAGToDAGISel::SelectVOP3Mods0(SDValue In, SDValue &Src,
1087                                          SDValue &SrcMods, SDValue &Clamp,
1088                                          SDValue &Omod) const {
1089   // FIXME: Handle Clamp and Omod
1090   Clamp = CurDAG->getTargetConstant(0, MVT::i32);
1091   Omod = CurDAG->getTargetConstant(0, MVT::i32);
1092
1093   return SelectVOP3Mods(In, Src, SrcMods);
1094 }
1095
1096 void AMDGPUDAGToDAGISel::PostprocessISelDAG() {
1097   const AMDGPUTargetLowering& Lowering =
1098     *static_cast<const AMDGPUTargetLowering*>(getTargetLowering());
1099   bool IsModified = false;
1100   do {
1101     IsModified = false;
1102     // Go over all selected nodes and try to fold them a bit more
1103     for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
1104          E = CurDAG->allnodes_end(); I != E; ++I) {
1105
1106       SDNode *Node = I;
1107
1108       MachineSDNode *MachineNode = dyn_cast<MachineSDNode>(I);
1109       if (!MachineNode)
1110         continue;
1111
1112       SDNode *ResNode = Lowering.PostISelFolding(MachineNode, *CurDAG);
1113       if (ResNode != Node) {
1114         ReplaceUses(Node, ResNode);
1115         IsModified = true;
1116       }
1117     }
1118     CurDAG->RemoveDeadNodes();
1119   } while (IsModified);
1120 }