lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 131   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 132
 133   setOperationAction(ISD::FREM, MVT::f32, Custom);
 134   setOperationAction(ISD::FREM, MVT::f64, Custom);
 135
 136   // Lower floating point store/load to integer store/load to reduce the number
 137   // of patterns in tablegen.
 138   setOperationAction(ISD::STORE, MVT::f32, Promote);
 139   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 140
 141   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 142   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 143
 144   setOperationAction(ISD::STORE, MVT::i64, Promote);
 145   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 146
 147   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 152
 153   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 155
 156   setOperationAction(ISD::STORE, MVT::f64, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 158
 159   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 160   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 161
 162   // Custom lowering of vector stores is required for local address space
 163   // stores.
 164   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 165   // XXX: Native v2i32 local address space stores are possible, but not
 166   // currently implemented.
 167   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 168
 169   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 170   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 171   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 172
 173   // XXX: This can be change to Custom, once ExpandVectorStores can
 174   // handle 64-bit stores.
 175   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 176
 177   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 178   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 179   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 180   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 181   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 182
 183
 184   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 185   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 186
 187   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::i64, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::i64, MVT::v2i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 201
 202   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 204
 205   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 206   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 207
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 211   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 217   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 218
 219   for (MVT VT : MVT::integer_vector_valuetypes()) {
 220     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Expand);
 221     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Expand);
 222     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i8, Expand);
 223     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Expand);
 224     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Expand);
 225     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i8, Expand);
 226     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Expand);
 227     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Expand);
 228     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i16, Expand);
 229     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Expand);
 230     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Expand);
 231     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i16, Expand);
 232   }
 233
 234   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 235
 236   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 237     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 238     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 239     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 240     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 241   }
 242
 243   if (!Subtarget->hasBFI()) {
 244     // fcopysign can be done in a single instruction with BFI.
 245     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 246     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 247   }
 248
 249   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 250
 251   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 252   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 253   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 254   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 255
 256   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 257   for (MVT VT : ScalarIntVTs) {
 258     setOperationAction(ISD::SREM, VT, Expand);
 259     setOperationAction(ISD::SDIV, VT, Expand);
 260
 261     // GPU does not have divrem function for signed or unsigned.
 262     setOperationAction(ISD::SDIVREM, VT, Custom);
 263     setOperationAction(ISD::UDIVREM, VT, Custom);
 264
 265     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 266     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 267     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 268
 269     setOperationAction(ISD::BSWAP, VT, Expand);
 270     setOperationAction(ISD::CTTZ, VT, Expand);
 271     setOperationAction(ISD::CTLZ, VT, Expand);
 272   }
 273
 274   if (!Subtarget->hasBCNT(32))
 275     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 276
 277   if (!Subtarget->hasBCNT(64))
 278     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 279
 280   // The hardware supports 32-bit ROTR, but not ROTL.
 281   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 282   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 283   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 284
 285   setOperationAction(ISD::MUL, MVT::i64, Expand);
 286   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 287   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 288   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 289   setOperationAction(ISD::UREM, MVT::i32, Expand);
 290   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 291   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 292   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 293   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 294   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 295
 296   if (!Subtarget->hasFFBH())
 297     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 298
 299   if (!Subtarget->hasFFBL())
 300     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 301
 302   static const MVT::SimpleValueType VectorIntTypes[] = {
 303     MVT::v2i32, MVT::v4i32
 304   };
 305
 306   for (MVT VT : VectorIntTypes) {
 307     // Expand the following operations for the current type by default.
 308     setOperationAction(ISD::ADD,  VT, Expand);
 309     setOperationAction(ISD::AND,  VT, Expand);
 310     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 311     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 312     setOperationAction(ISD::MUL,  VT, Expand);
 313     setOperationAction(ISD::OR,   VT, Expand);
 314     setOperationAction(ISD::SHL,  VT, Expand);
 315     setOperationAction(ISD::SRA,  VT, Expand);
 316     setOperationAction(ISD::SRL,  VT, Expand);
 317     setOperationAction(ISD::ROTL, VT, Expand);
 318     setOperationAction(ISD::ROTR, VT, Expand);
 319     setOperationAction(ISD::SUB,  VT, Expand);
 320     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 321     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 322     setOperationAction(ISD::SDIV, VT, Expand);
 323     setOperationAction(ISD::UDIV, VT, Expand);
 324     setOperationAction(ISD::SREM, VT, Expand);
 325     setOperationAction(ISD::UREM, VT, Expand);
 326     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 327     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 328     setOperationAction(ISD::SDIVREM, VT, Custom);
 329     setOperationAction(ISD::UDIVREM, VT, Custom);
 330     setOperationAction(ISD::ADDC, VT, Expand);
 331     setOperationAction(ISD::SUBC, VT, Expand);
 332     setOperationAction(ISD::ADDE, VT, Expand);
 333     setOperationAction(ISD::SUBE, VT, Expand);
 334     setOperationAction(ISD::SELECT, VT, Expand);
 335     setOperationAction(ISD::VSELECT, VT, Expand);
 336     setOperationAction(ISD::SELECT_CC, VT, Expand);
 337     setOperationAction(ISD::XOR,  VT, Expand);
 338     setOperationAction(ISD::BSWAP, VT, Expand);
 339     setOperationAction(ISD::CTPOP, VT, Expand);
 340     setOperationAction(ISD::CTTZ, VT, Expand);
 341     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 342     setOperationAction(ISD::CTLZ, VT, Expand);
 343     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 344     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 345   }
 346
 347   static const MVT::SimpleValueType FloatVectorTypes[] = {
 348     MVT::v2f32, MVT::v4f32
 349   };
 350
 351   for (MVT VT : FloatVectorTypes) {
 352     setOperationAction(ISD::FABS, VT, Expand);
 353     setOperationAction(ISD::FMINNUM, VT, Expand);
 354     setOperationAction(ISD::FMAXNUM, VT, Expand);
 355     setOperationAction(ISD::FADD, VT, Expand);
 356     setOperationAction(ISD::FCEIL, VT, Expand);
 357     setOperationAction(ISD::FCOS, VT, Expand);
 358     setOperationAction(ISD::FDIV, VT, Expand);
 359     setOperationAction(ISD::FEXP2, VT, Expand);
 360     setOperationAction(ISD::FLOG2, VT, Expand);
 361     setOperationAction(ISD::FREM, VT, Expand);
 362     setOperationAction(ISD::FPOW, VT, Expand);
 363     setOperationAction(ISD::FFLOOR, VT, Expand);
 364     setOperationAction(ISD::FTRUNC, VT, Expand);
 365     setOperationAction(ISD::FMUL, VT, Expand);
 366     setOperationAction(ISD::FMA, VT, Expand);
 367     setOperationAction(ISD::FRINT, VT, Expand);
 368     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 369     setOperationAction(ISD::FSQRT, VT, Expand);
 370     setOperationAction(ISD::FSIN, VT, Expand);
 371     setOperationAction(ISD::FSUB, VT, Expand);
 372     setOperationAction(ISD::FNEG, VT, Expand);
 373     setOperationAction(ISD::SELECT, VT, Expand);
 374     setOperationAction(ISD::VSELECT, VT, Expand);
 375     setOperationAction(ISD::SELECT_CC, VT, Expand);
 376     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 377     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 378   }
 379
 380   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 381   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 382
 383   setTargetDAGCombine(ISD::MUL);
 384   setTargetDAGCombine(ISD::SELECT);
 385   setTargetDAGCombine(ISD::SELECT_CC);
 386   setTargetDAGCombine(ISD::STORE);
 387
 388   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 389   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 390
 391   setSchedulingPreference(Sched::RegPressure);
 392   setJumpIsExpensive(true);
 393
 394   // SI at least has hardware support for floating point exceptions, but no way
 395   // of using or handling them is implemented. They are also optional in OpenCL
 396   // (Section 7.3)
 397   setHasFloatingPointExceptions(false);
 398
 399   setSelectIsExpensive(false);
 400   PredictableSelectIsExpensive = false;
 401
 402   // There are no integer divide instructions, and these expand to a pretty
 403   // large sequence of instructions.
 404   setIntDivIsCheap(false);
 405   setPow2SDivIsCheap(false);
 406   setFsqrtIsCheap(true);
 407
 408   // FIXME: Need to really handle these.
 409   MaxStoresPerMemcpy  = 4096;
 410   MaxStoresPerMemmove = 4096;
 411   MaxStoresPerMemset  = 4096;
 412 }
 413
 414 //===----------------------------------------------------------------------===//
 415 // Target Information
 416 //===----------------------------------------------------------------------===//
 417
 418 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 419   return MVT::i32;
 420 }
 421
 422 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 423   return true;
 424 }
 425
 426 // The backend supports 32 and 64 bit floating point immediates.
 427 // FIXME: Why are we reporting vectors of FP immediates as legal?
 428 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 429   EVT ScalarVT = VT.getScalarType();
 430   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 431 }
 432
 433 // We don't want to shrink f64 / f32 constants.
 434 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 435   EVT ScalarVT = VT.getScalarType();
 436   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 437 }
 438
 439 bool AMDGPUTargetLowering::shouldReduceLoadWidth(SDNode *N,
 440                                                  ISD::LoadExtType,
 441                                                  EVT NewVT) const {
 442
 443   unsigned NewSize = NewVT.getStoreSizeInBits();
 444
 445   // If we are reducing to a 32-bit load, this is always better.
 446   if (NewSize == 32)
 447     return true;
 448
 449   EVT OldVT = N->getValueType(0);
 450   unsigned OldSize = OldVT.getStoreSizeInBits();
 451
 452   // Don't produce extloads from sub 32-bit types. SI doesn't have scalar
 453   // extloads, so doing one requires using a buffer_load. In cases where we
 454   // still couldn't use a scalar load, using the wider load shouldn't really
 455   // hurt anything.
 456
 457   // If the old size already had to be an extload, there's no harm in continuing
 458   // to reduce the width.
 459   return (OldSize < 32);
 460 }
 461
 462 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 463                                                    EVT CastTy) const {
 464   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 465     return true;
 466
 467   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 468   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 469
 470   return ((LScalarSize <= CastScalarSize) ||
 471           (CastScalarSize >= 32) ||
 472           (LScalarSize < 32));
 473 }
 474
 475 // SI+ has instructions for cttz / ctlz for 32-bit values. This is probably also
 476 // profitable with the expansion for 64-bit since it's generally good to
 477 // speculate things.
 478 // FIXME: These should really have the size as a parameter.
 479 bool AMDGPUTargetLowering::isCheapToSpeculateCttz() const {
 480   return true;
 481 }
 482
 483 bool AMDGPUTargetLowering::isCheapToSpeculateCtlz() const {
 484   return true;
 485 }
 486
 487 //===---------------------------------------------------------------------===//
 488 // Target Properties
 489 //===---------------------------------------------------------------------===//
 490
 491 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 492   assert(VT.isFloatingPoint());
 493   return VT == MVT::f32 || VT == MVT::f64;
 494 }
 495
 496 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 497   assert(VT.isFloatingPoint());
 498   return VT == MVT::f32 || VT == MVT::f64;
 499 }
 500
 501 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 502   // Truncate is just accessing a subregister.
 503   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 504 }
 505
 506 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 507   // Truncate is just accessing a subregister.
 508   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 509          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 510 }
 511
 512 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 513   const DataLayout *DL = getDataLayout();
 514   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 515   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 516
 517   return SrcSize == 32 && DestSize == 64;
 518 }
 519
 520 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 521   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 522   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 523   // this will enable reducing 64-bit operations the 32-bit, which is always
 524   // good.
 525   return Src == MVT::i32 && Dest == MVT::i64;
 526 }
 527
 528 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 529   return isZExtFree(Val.getValueType(), VT2);
 530 }
 531
 532 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 533   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 534   // limited number of native 64-bit operations. Shrinking an operation to fit
 535   // in a single 32-bit register should always be helpful. As currently used,
 536   // this is much less general than the name suggests, and is only used in
 537   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 538   // not profitable, and may actually be harmful.
 539   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 540 }
 541
 542 //===---------------------------------------------------------------------===//
 543 // TargetLowering Callbacks
 544 //===---------------------------------------------------------------------===//
 545
 546 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 547                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 548
 549   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 550 }
 551
 552 SDValue AMDGPUTargetLowering::LowerReturn(
 553                                      SDValue Chain,
 554                                      CallingConv::ID CallConv,
 555                                      bool isVarArg,
 556                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 557                                      const SmallVectorImpl<SDValue> &OutVals,
 558                                      SDLoc DL, SelectionDAG &DAG) const {
 559   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 560 }
 561
 562 //===---------------------------------------------------------------------===//
 563 // Target specific lowering
 564 //===---------------------------------------------------------------------===//
 565
 566 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 567                                         SmallVectorImpl<SDValue> &InVals) const {
 568   SDValue Callee = CLI.Callee;
 569   SelectionDAG &DAG = CLI.DAG;
 570
 571   const Function &Fn = *DAG.getMachineFunction().getFunction();
 572
 573   StringRef FuncName("<unknown>");
 574
 575   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 576     FuncName = G->getSymbol();
 577   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 578     FuncName = G->getGlobal()->getName();
 579
 580   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 581   DAG.getContext()->diagnose(NoCalls);
 582   return SDValue();
 583 }
 584
 585 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 586                                              SelectionDAG &DAG) const {
 587   switch (Op.getOpcode()) {
 588   default:
 589     Op.getNode()->dump();
 590     llvm_unreachable("Custom lowering code for this"
 591                      "instruction is not implemented yet!");
 592     break;
 593   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 594   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 595   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 596   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 597   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 598   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 599   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 600   case ISD::FREM: return LowerFREM(Op, DAG);
 601   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 602   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 603   case ISD::FRINT: return LowerFRINT(Op, DAG);
 604   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 605   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 606   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 607   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 608   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 609   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 610   }
 611   return Op;
 612 }
 613
 614 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 615                                               SmallVectorImpl<SDValue> &Results,
 616                                               SelectionDAG &DAG) const {
 617   switch (N->getOpcode()) {
 618   case ISD::SIGN_EXTEND_INREG:
 619     // Different parts of legalization seem to interpret which type of
 620     // sign_extend_inreg is the one to check for custom lowering. The extended
 621     // from type is what really matters, but some places check for custom
 622     // lowering of the result type. This results in trying to use
 623     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 624     // nothing here and let the illegal result integer be handled normally.
 625     return;
 626   case ISD::LOAD: {
 627     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 628     if (!Node)
 629       return;
 630
 631     Results.push_back(SDValue(Node, 0));
 632     Results.push_back(SDValue(Node, 1));
 633     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 634     // function
 635     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 636     return;
 637   }
 638   case ISD::STORE: {
 639     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 640     if (Lowered.getNode())
 641       Results.push_back(Lowered);
 642     return;
 643   }
 644   default:
 645     return;
 646   }
 647 }
 648
 649 // FIXME: This implements accesses to initialized globals in the constant
 650 // address space by copying them to private and accessing that. It does not
 651 // properly handle illegal types or vectors. The private vector loads are not
 652 // scalarized, and the illegal scalars hit an assertion. This technique will not
 653 // work well with large initializers, and this should eventually be
 654 // removed. Initialized globals should be placed into a data section that the
 655 // runtime will load into a buffer before the kernel is executed. Uses of the
 656 // global need to be replaced with a pointer loaded from an implicit kernel
 657 // argument into this buffer holding the copy of the data, which will remove the
 658 // need for any of this.
 659 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 660                                                        const GlobalValue *GV,
 661                                                        const SDValue &InitPtr,
 662                                                        SDValue Chain,
 663                                                        SelectionDAG &DAG) const {
 664   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 665   SDLoc DL(InitPtr);
 666   Type *InitTy = Init->getType();
 667
 668   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 669     EVT VT = EVT::getEVT(InitTy);
 670     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 671     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 672                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 673                         TD->getPrefTypeAlignment(InitTy));
 674   }
 675
 676   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 677     EVT VT = EVT::getEVT(CFP->getType());
 678     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 679     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 680                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 681                  TD->getPrefTypeAlignment(CFP->getType()));
 682   }
 683
 684   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 685     const StructLayout *SL = TD->getStructLayout(ST);
 686
 687     EVT PtrVT = InitPtr.getValueType();
 688     SmallVector<SDValue, 8> Chains;
 689
 690     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 691       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 692       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 693
 694       Constant *Elt = Init->getAggregateElement(I);
 695       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 696     }
 697
 698     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 699   }
 700
 701   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 702     EVT PtrVT = InitPtr.getValueType();
 703
 704     unsigned NumElements;
 705     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 706       NumElements = AT->getNumElements();
 707     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 708       NumElements = VT->getNumElements();
 709     else
 710       llvm_unreachable("Unexpected type");
 711
 712     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 713     SmallVector<SDValue, 8> Chains;
 714     for (unsigned i = 0; i < NumElements; ++i) {
 715       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 716       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 717
 718       Constant *Elt = Init->getAggregateElement(i);
 719       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 720     }
 721
 722     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 723   }
 724
 725   if (isa<UndefValue>(Init)) {
 726     EVT VT = EVT::getEVT(InitTy);
 727     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 728     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 729                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 730                         TD->getPrefTypeAlignment(InitTy));
 731   }
 732
 733   Init->dump();
 734   llvm_unreachable("Unhandled constant initializer");
 735 }
 736
 737 static bool hasDefinedInitializer(const GlobalValue *GV) {
 738   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 739   if (!GVar || !GVar->hasInitializer())
 740     return false;
 741
 742   if (isa<UndefValue>(GVar->getInitializer()))
 743     return false;
 744
 745   return true;
 746 }
 747
 748 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 749                                                  SDValue Op,
 750                                                  SelectionDAG &DAG) const {
 751
 752   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 753   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 754   const GlobalValue *GV = G->getGlobal();
 755
 756   switch (G->getAddressSpace()) {
 757   case AMDGPUAS::LOCAL_ADDRESS: {
 758     // XXX: What does the value of G->getOffset() mean?
 759     assert(G->getOffset() == 0 &&
 760          "Do not know what to do with an non-zero offset");
 761
 762     // TODO: We could emit code to handle the initialization somewhere.
 763     if (hasDefinedInitializer(GV))
 764       break;
 765
 766     unsigned Offset;
 767     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 768       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 769       Offset = MFI->LDSSize;
 770       MFI->LocalMemoryObjects[GV] = Offset;
 771       // XXX: Account for alignment?
 772       MFI->LDSSize += Size;
 773     } else {
 774       Offset = MFI->LocalMemoryObjects[GV];
 775     }
 776
 777     return DAG.getConstant(Offset, getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 778   }
 779   case AMDGPUAS::CONSTANT_ADDRESS: {
 780     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 781     Type *EltType = GV->getType()->getElementType();
 782     unsigned Size = TD->getTypeAllocSize(EltType);
 783     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 784
 785     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 786     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 787
 788     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 789     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 790
 791     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 792     if (!Var->hasInitializer()) {
 793       // This has no use, but bugpoint will hit it.
 794       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 795     }
 796
 797     const Constant *Init = Var->getInitializer();
 798     SmallVector<SDNode*, 8> WorkList;
 799
 800     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 801                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 802       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 803         continue;
 804       WorkList.push_back(*I);
 805     }
 806     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 807     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 808                                            E = WorkList.end(); I != E; ++I) {
 809       SmallVector<SDValue, 8> Ops;
 810       Ops.push_back(Chain);
 811       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 812         Ops.push_back((*I)->getOperand(i));
 813       }
 814       DAG.UpdateNodeOperands(*I, Ops);
 815     }
 816     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 817   }
 818   }
 819
 820   const Function &Fn = *DAG.getMachineFunction().getFunction();
 821   DiagnosticInfoUnsupported BadInit(Fn,
 822                                     "initializer for address space");
 823   DAG.getContext()->diagnose(BadInit);
 824   return SDValue();
 825 }
 826
 827 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 828                                                   SelectionDAG &DAG) const {
 829   SmallVector<SDValue, 8> Args;
 830   SDValue A = Op.getOperand(0);
 831   SDValue B = Op.getOperand(1);
 832
 833   DAG.ExtractVectorElements(A, Args);
 834   DAG.ExtractVectorElements(B, Args);
 835
 836   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 837 }
 838
 839 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 840                                                      SelectionDAG &DAG) const {
 841
 842   SmallVector<SDValue, 8> Args;
 843   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 844   EVT VT = Op.getValueType();
 845   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 846                             VT.getVectorNumElements());
 847
 848   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 849 }
 850
 851 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 852                                               SelectionDAG &DAG) const {
 853
 854   MachineFunction &MF = DAG.getMachineFunction();
 855   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
 856       getTargetMachine().getSubtargetImpl()->getFrameLowering());
 857
 858   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 859
 860   unsigned FrameIndex = FIN->getIndex();
 861   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 862   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 863                          Op.getValueType());
 864 }
 865
 866 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 867     SelectionDAG &DAG) const {
 868   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 869   SDLoc DL(Op);
 870   EVT VT = Op.getValueType();
 871
 872   switch (IntrinsicID) {
 873     default: return Op;
 874     case AMDGPUIntrinsic::AMDGPU_abs:
 875     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 876       return LowerIntrinsicIABS(Op, DAG);
 877     case AMDGPUIntrinsic::AMDGPU_lrp:
 878       return LowerIntrinsicLRP(Op, DAG);
 879     case AMDGPUIntrinsic::AMDGPU_fract:
 880     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 881       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 882
 883     case AMDGPUIntrinsic::AMDGPU_clamp:
 884     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 885       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 886                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 887
 888     case Intrinsic::AMDGPU_div_scale: {
 889       // 3rd parameter required to be a constant.
 890       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 891       if (!Param)
 892         return DAG.getUNDEF(VT);
 893
 894       // Translate to the operands expected by the machine instruction. The
 895       // first parameter must be the same as the first instruction.
 896       SDValue Numerator = Op.getOperand(1);
 897       SDValue Denominator = Op.getOperand(2);
 898
 899       // Note this order is opposite of the machine instruction's operations,
 900       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 901       // intrinsic has the numerator as the first operand to match a normal
 902       // division operation.
 903
 904       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 905
 906       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 907                          Denominator, Numerator);
 908     }
 909
 910     case Intrinsic::AMDGPU_div_fmas:
 911       // FIXME: Dropping bool parameter. Work is needed to support the implicit
 912       // read from VCC.
 913       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 914                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 915
 916     case Intrinsic::AMDGPU_div_fixup:
 917       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 918                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 919
 920     case Intrinsic::AMDGPU_trig_preop:
 921       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 922                          Op.getOperand(1), Op.getOperand(2));
 923
 924     case Intrinsic::AMDGPU_rcp:
 925       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 926
 927     case Intrinsic::AMDGPU_rsq:
 928       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 929
 930     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 931       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 932
 933     case Intrinsic::AMDGPU_rsq_clamped:
 934       if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 935         Type *Type = VT.getTypeForEVT(*DAG.getContext());
 936         APFloat Max = APFloat::getLargest(Type->getFltSemantics());
 937         APFloat Min = APFloat::getLargest(Type->getFltSemantics(), true);
 938
 939         SDValue Rsq = DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 940         SDValue Tmp = DAG.getNode(ISD::FMINNUM, DL, VT, Rsq,
 941                                   DAG.getConstantFP(Max, VT));
 942         return DAG.getNode(ISD::FMAXNUM, DL, VT, Tmp,
 943                            DAG.getConstantFP(Min, VT));
 944       } else {
 945         return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 946       }
 947
 948     case Intrinsic::AMDGPU_ldexp:
 949       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 950                                                    Op.getOperand(2));
 951
 952     case AMDGPUIntrinsic::AMDGPU_imax:
 953       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 954                                                   Op.getOperand(2));
 955     case AMDGPUIntrinsic::AMDGPU_umax:
 956       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 957                                                   Op.getOperand(2));
 958     case AMDGPUIntrinsic::AMDGPU_imin:
 959       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 960                                                   Op.getOperand(2));
 961     case AMDGPUIntrinsic::AMDGPU_umin:
 962       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 963                                                   Op.getOperand(2));
 964
 965     case AMDGPUIntrinsic::AMDGPU_umul24:
 966       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 967                          Op.getOperand(1), Op.getOperand(2));
 968
 969     case AMDGPUIntrinsic::AMDGPU_imul24:
 970       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 971                          Op.getOperand(1), Op.getOperand(2));
 972
 973     case AMDGPUIntrinsic::AMDGPU_umad24:
 974       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 975                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 976
 977     case AMDGPUIntrinsic::AMDGPU_imad24:
 978       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 979                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 980
 981     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 982       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 983
 984     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 985       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 986
 987     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 988       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 989
 990     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 991       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 992
 993     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 994       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 995                          Op.getOperand(1),
 996                          Op.getOperand(2),
 997                          Op.getOperand(3));
 998
 999     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
1000       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
1001                          Op.getOperand(1),
1002                          Op.getOperand(2),
1003                          Op.getOperand(3));
1004
1005     case AMDGPUIntrinsic::AMDGPU_bfi:
1006       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
1007                          Op.getOperand(1),
1008                          Op.getOperand(2),
1009                          Op.getOperand(3));
1010
1011     case AMDGPUIntrinsic::AMDGPU_bfm:
1012       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
1013                          Op.getOperand(1),
1014                          Op.getOperand(2));
1015
1016     case AMDGPUIntrinsic::AMDGPU_brev:
1017       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
1018
1019   case Intrinsic::AMDGPU_class:
1020     return DAG.getNode(AMDGPUISD::FP_CLASS, DL, VT,
1021                        Op.getOperand(1), Op.getOperand(2));
1022
1023     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
1024       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
1025
1026     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
1027       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
1028     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
1029       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
1030   }
1031 }
1032
1033 ///IABS(a) = SMAX(sub(0, a), a)
1034 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
1035                                                  SelectionDAG &DAG) const {
1036   SDLoc DL(Op);
1037   EVT VT = Op.getValueType();
1038   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1039                                               Op.getOperand(1));
1040
1041   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
1042 }
1043
1044 /// Linear Interpolation
1045 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
1046 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
1047                                                 SelectionDAG &DAG) const {
1048   SDLoc DL(Op);
1049   EVT VT = Op.getValueType();
1050   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
1051                                 DAG.getConstantFP(1.0f, MVT::f32),
1052                                 Op.getOperand(1));
1053   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
1054                                                     Op.getOperand(3));
1055   return DAG.getNode(ISD::FADD, DL, VT,
1056       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1057       OneSubAC);
1058 }
1059
1060 /// \brief Generate Min/Max node
1061 SDValue AMDGPUTargetLowering::CombineFMinMaxLegacy(SDLoc DL,
1062                                                    EVT VT,
1063                                                    SDValue LHS,
1064                                                    SDValue RHS,
1065                                                    SDValue True,
1066                                                    SDValue False,
1067                                                    SDValue CC,
1068                                                    DAGCombinerInfo &DCI) const {
1069   if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1070     return SDValue();
1071
1072   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1073     return SDValue();
1074
1075   SelectionDAG &DAG = DCI.DAG;
1076   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1077   switch (CCOpcode) {
1078   case ISD::SETOEQ:
1079   case ISD::SETONE:
1080   case ISD::SETUNE:
1081   case ISD::SETNE:
1082   case ISD::SETUEQ:
1083   case ISD::SETEQ:
1084   case ISD::SETFALSE:
1085   case ISD::SETFALSE2:
1086   case ISD::SETTRUE:
1087   case ISD::SETTRUE2:
1088   case ISD::SETUO:
1089   case ISD::SETO:
1090     break;
1091   case ISD::SETULE:
1092   case ISD::SETULT: {
1093     if (LHS == True)
1094       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1095     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1096   }
1097   case ISD::SETOLE:
1098   case ISD::SETOLT:
1099   case ISD::SETLE:
1100   case ISD::SETLT: {
1101     // Ordered. Assume ordered for undefined.
1102
1103     // Only do this after legalization to avoid interfering with other combines
1104     // which might occur.
1105     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1106         !DCI.isCalledByLegalizer())
1107       return SDValue();
1108
1109     // We need to permute the operands to get the correct NaN behavior. The
1110     // selected operand is the second one based on the failing compare with NaN,
1111     // so permute it based on the compare type the hardware uses.
1112     if (LHS == True)
1113       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1114     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1115   }
1116   case ISD::SETUGE:
1117   case ISD::SETUGT: {
1118     if (LHS == True)
1119       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1120     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1121   }
1122   case ISD::SETGT:
1123   case ISD::SETGE:
1124   case ISD::SETOGE:
1125   case ISD::SETOGT: {
1126     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1127         !DCI.isCalledByLegalizer())
1128       return SDValue();
1129
1130     if (LHS == True)
1131       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1132     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1133   }
1134   case ISD::SETCC_INVALID:
1135     llvm_unreachable("Invalid setcc condcode!");
1136   }
1137   return SDValue();
1138 }
1139
1140 /// \brief Generate Min/Max node
1141 SDValue AMDGPUTargetLowering::CombineIMinMax(SDLoc DL,
1142                                              EVT VT,
1143                                              SDValue LHS,
1144                                              SDValue RHS,
1145                                              SDValue True,
1146                                              SDValue False,
1147                                              SDValue CC,
1148                                              SelectionDAG &DAG) const {
1149   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1150     return SDValue();
1151
1152   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1153   switch (CCOpcode) {
1154   case ISD::SETULE:
1155   case ISD::SETULT: {
1156     unsigned Opc = (LHS == True) ? AMDGPUISD::UMIN : AMDGPUISD::UMAX;
1157     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1158   }
1159   case ISD::SETLE:
1160   case ISD::SETLT: {
1161     unsigned Opc = (LHS == True) ? AMDGPUISD::SMIN : AMDGPUISD::SMAX;
1162     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1163   }
1164   case ISD::SETGT:
1165   case ISD::SETGE: {
1166     unsigned Opc = (LHS == True) ? AMDGPUISD::SMAX : AMDGPUISD::SMIN;
1167     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1168   }
1169   case ISD::SETUGE:
1170   case ISD::SETUGT: {
1171     unsigned Opc = (LHS == True) ? AMDGPUISD::UMAX : AMDGPUISD::UMIN;
1172     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1173   }
1174   default:
1175     return SDValue();
1176   }
1177 }
1178
1179 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1180                                                   SelectionDAG &DAG) const {
1181   LoadSDNode *Load = cast<LoadSDNode>(Op);
1182   EVT MemVT = Load->getMemoryVT();
1183   EVT MemEltVT = MemVT.getVectorElementType();
1184
1185   EVT LoadVT = Op.getValueType();
1186   EVT EltVT = LoadVT.getVectorElementType();
1187   EVT PtrVT = Load->getBasePtr().getValueType();
1188
1189   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1190   SmallVector<SDValue, 8> Loads;
1191   SmallVector<SDValue, 8> Chains;
1192
1193   SDLoc SL(Op);
1194   unsigned MemEltSize = MemEltVT.getStoreSize();
1195   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1196
1197   for (unsigned i = 0; i < NumElts; ++i) {
1198     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1199                               DAG.getConstant(i * MemEltSize, PtrVT));
1200
1201     SDValue NewLoad
1202       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1203                        Load->getChain(), Ptr,
1204                        SrcValue.getWithOffset(i * MemEltSize),
1205                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1206                        Load->isInvariant(), Load->getAlignment());
1207     Loads.push_back(NewLoad.getValue(0));
1208     Chains.push_back(NewLoad.getValue(1));
1209   }
1210
1211   SDValue Ops[] = {
1212     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1213     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1214   };
1215
1216   return DAG.getMergeValues(Ops, SL);
1217 }
1218
1219 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1220                                               SelectionDAG &DAG) const {
1221   EVT VT = Op.getValueType();
1222
1223   // If this is a 2 element vector, we really want to scalarize and not create
1224   // weird 1 element vectors.
1225   if (VT.getVectorNumElements() == 2)
1226     return ScalarizeVectorLoad(Op, DAG);
1227
1228   LoadSDNode *Load = cast<LoadSDNode>(Op);
1229   SDValue BasePtr = Load->getBasePtr();
1230   EVT PtrVT = BasePtr.getValueType();
1231   EVT MemVT = Load->getMemoryVT();
1232   SDLoc SL(Op);
1233   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1234
1235   EVT LoVT, HiVT;
1236   EVT LoMemVT, HiMemVT;
1237   SDValue Lo, Hi;
1238
1239   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1240   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1241   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1242   SDValue LoLoad
1243     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1244                      Load->getChain(), BasePtr,
1245                      SrcValue,
1246                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1247                      Load->isInvariant(), Load->getAlignment());
1248
1249   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1250                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1251
1252   SDValue HiLoad
1253     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1254                      Load->getChain(), HiPtr,
1255                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1256                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1257                      Load->isInvariant(), Load->getAlignment());
1258
1259   SDValue Ops[] = {
1260     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1261     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1262                 LoLoad.getValue(1), HiLoad.getValue(1))
1263   };
1264
1265   return DAG.getMergeValues(Ops, SL);
1266 }
1267
1268 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1269                                                SelectionDAG &DAG) const {
1270   StoreSDNode *Store = cast<StoreSDNode>(Op);
1271   EVT MemVT = Store->getMemoryVT();
1272   unsigned MemBits = MemVT.getSizeInBits();
1273
1274   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1275   // truncating store into an i32 store.
1276   // XXX: We could also handle optimize other vector bitwidths.
1277   if (!MemVT.isVector() || MemBits > 32) {
1278     return SDValue();
1279   }
1280
1281   SDLoc DL(Op);
1282   SDValue Value = Store->getValue();
1283   EVT VT = Value.getValueType();
1284   EVT ElemVT = VT.getVectorElementType();
1285   SDValue Ptr = Store->getBasePtr();
1286   EVT MemEltVT = MemVT.getVectorElementType();
1287   unsigned MemEltBits = MemEltVT.getSizeInBits();
1288   unsigned MemNumElements = MemVT.getVectorNumElements();
1289   unsigned PackedSize = MemVT.getStoreSizeInBits();
1290   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1291
1292   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1293
1294   SDValue PackedValue;
1295   for (unsigned i = 0; i < MemNumElements; ++i) {
1296     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1297                               DAG.getConstant(i, MVT::i32));
1298     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1299     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1300
1301     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1302     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1303
1304     if (i == 0) {
1305       PackedValue = Elt;
1306     } else {
1307       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1308     }
1309   }
1310
1311   if (PackedSize < 32) {
1312     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1313     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1314                              Store->getMemOperand()->getPointerInfo(),
1315                              PackedVT,
1316                              Store->isNonTemporal(), Store->isVolatile(),
1317                              Store->getAlignment());
1318   }
1319
1320   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1321                       Store->getMemOperand()->getPointerInfo(),
1322                       Store->isVolatile(),  Store->isNonTemporal(),
1323                       Store->getAlignment());
1324 }
1325
1326 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1327                                                    SelectionDAG &DAG) const {
1328   StoreSDNode *Store = cast<StoreSDNode>(Op);
1329   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1330   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1331   EVT PtrVT = Store->getBasePtr().getValueType();
1332   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1333   SDLoc SL(Op);
1334
1335   SmallVector<SDValue, 8> Chains;
1336
1337   unsigned EltSize = MemEltVT.getStoreSize();
1338   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1339
1340   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1341     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1342                               Store->getValue(),
1343                               DAG.getConstant(i, MVT::i32));
1344
1345     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), PtrVT);
1346     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1347     SDValue NewStore =
1348       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1349                         SrcValue.getWithOffset(i * EltSize),
1350                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1351                         Store->getAlignment());
1352     Chains.push_back(NewStore);
1353   }
1354
1355   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1356 }
1357
1358 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1359                                                SelectionDAG &DAG) const {
1360   StoreSDNode *Store = cast<StoreSDNode>(Op);
1361   SDValue Val = Store->getValue();
1362   EVT VT = Val.getValueType();
1363
1364   // If this is a 2 element vector, we really want to scalarize and not create
1365   // weird 1 element vectors.
1366   if (VT.getVectorNumElements() == 2)
1367     return ScalarizeVectorStore(Op, DAG);
1368
1369   EVT MemVT = Store->getMemoryVT();
1370   SDValue Chain = Store->getChain();
1371   SDValue BasePtr = Store->getBasePtr();
1372   SDLoc SL(Op);
1373
1374   EVT LoVT, HiVT;
1375   EVT LoMemVT, HiMemVT;
1376   SDValue Lo, Hi;
1377
1378   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1379   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1380   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1381
1382   EVT PtrVT = BasePtr.getValueType();
1383   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1384                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1385
1386   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1387   SDValue LoStore
1388     = DAG.getTruncStore(Chain, SL, Lo,
1389                         BasePtr,
1390                         SrcValue,
1391                         LoMemVT,
1392                         Store->isNonTemporal(),
1393                         Store->isVolatile(),
1394                         Store->getAlignment());
1395   SDValue HiStore
1396     = DAG.getTruncStore(Chain, SL, Hi,
1397                         HiPtr,
1398                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1399                         HiMemVT,
1400                         Store->isNonTemporal(),
1401                         Store->isVolatile(),
1402                         Store->getAlignment());
1403
1404   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1405 }
1406
1407
1408 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1409   SDLoc DL(Op);
1410   LoadSDNode *Load = cast<LoadSDNode>(Op);
1411   ISD::LoadExtType ExtType = Load->getExtensionType();
1412   EVT VT = Op.getValueType();
1413   EVT MemVT = Load->getMemoryVT();
1414
1415   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1416     // We can do the extload to 32-bits, and then need to separately extend to
1417     // 64-bits.
1418
1419     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1420                                        Load->getChain(),
1421                                        Load->getBasePtr(),
1422                                        MemVT,
1423                                        Load->getMemOperand());
1424
1425     SDValue Ops[] = {
1426       DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32),
1427       ExtLoad32.getValue(1)
1428     };
1429
1430     return DAG.getMergeValues(Ops, DL);
1431   }
1432
1433   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1434     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1435     // FIXME: Copied from PPC
1436     // First, load into 32 bits, then truncate to 1 bit.
1437
1438     SDValue Chain = Load->getChain();
1439     SDValue BasePtr = Load->getBasePtr();
1440     MachineMemOperand *MMO = Load->getMemOperand();
1441
1442     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1443                                    BasePtr, MVT::i8, MMO);
1444
1445     SDValue Ops[] = {
1446       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1447       NewLD.getValue(1)
1448     };
1449
1450     return DAG.getMergeValues(Ops, DL);
1451   }
1452
1453   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1454       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1455       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1456     return SDValue();
1457
1458
1459   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1460                             DAG.getConstant(2, MVT::i32));
1461   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1462                             Load->getChain(), Ptr,
1463                             DAG.getTargetConstant(0, MVT::i32),
1464                             Op.getOperand(2));
1465   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1466                                 Load->getBasePtr(),
1467                                 DAG.getConstant(0x3, MVT::i32));
1468   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1469                                  DAG.getConstant(3, MVT::i32));
1470
1471   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1472
1473   EVT MemEltVT = MemVT.getScalarType();
1474   if (ExtType == ISD::SEXTLOAD) {
1475     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1476
1477     SDValue Ops[] = {
1478       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1479       Load->getChain()
1480     };
1481
1482     return DAG.getMergeValues(Ops, DL);
1483   }
1484
1485   SDValue Ops[] = {
1486     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1487     Load->getChain()
1488   };
1489
1490   return DAG.getMergeValues(Ops, DL);
1491 }
1492
1493 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1494   SDLoc DL(Op);
1495   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1496   if (Result.getNode()) {
1497     return Result;
1498   }
1499
1500   StoreSDNode *Store = cast<StoreSDNode>(Op);
1501   SDValue Chain = Store->getChain();
1502   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1503        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1504       Store->getValue().getValueType().isVector()) {
1505     return ScalarizeVectorStore(Op, DAG);
1506   }
1507
1508   EVT MemVT = Store->getMemoryVT();
1509   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1510       MemVT.bitsLT(MVT::i32)) {
1511     unsigned Mask = 0;
1512     if (Store->getMemoryVT() == MVT::i8) {
1513       Mask = 0xff;
1514     } else if (Store->getMemoryVT() == MVT::i16) {
1515       Mask = 0xffff;
1516     }
1517     SDValue BasePtr = Store->getBasePtr();
1518     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1519                               DAG.getConstant(2, MVT::i32));
1520     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1521                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1522
1523     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1524                                   DAG.getConstant(0x3, MVT::i32));
1525
1526     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1527                                    DAG.getConstant(3, MVT::i32));
1528
1529     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1530                                     Store->getValue());
1531
1532     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1533
1534     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1535                                        MaskedValue, ShiftAmt);
1536
1537     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1538                                   ShiftAmt);
1539     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1540                           DAG.getConstant(0xffffffff, MVT::i32));
1541     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1542
1543     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1544     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1545                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1546   }
1547   return SDValue();
1548 }
1549
1550 // This is a shortcut for integer division because we have fast i32<->f32
1551 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1552 // float is enough to accurately represent up to a 24-bit integer.
1553 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1554   SDLoc DL(Op);
1555   EVT VT = Op.getValueType();
1556   SDValue LHS = Op.getOperand(0);
1557   SDValue RHS = Op.getOperand(1);
1558   MVT IntVT = MVT::i32;
1559   MVT FltVT = MVT::f32;
1560
1561   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1562   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1563
1564   if (VT.isVector()) {
1565     unsigned NElts = VT.getVectorNumElements();
1566     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1567     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1568   }
1569
1570   unsigned BitSize = VT.getScalarType().getSizeInBits();
1571
1572   SDValue jq = DAG.getConstant(1, IntVT);
1573
1574   if (sign) {
1575     // char|short jq = ia ^ ib;
1576     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1577
1578     // jq = jq >> (bitsize - 2)
1579     jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1580
1581     // jq = jq | 0x1
1582     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1583
1584     // jq = (int)jq
1585     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1586   }
1587
1588   // int ia = (int)LHS;
1589   SDValue ia = sign ?
1590     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1591
1592   // int ib, (int)RHS;
1593   SDValue ib = sign ?
1594     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1595
1596   // float fa = (float)ia;
1597   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1598
1599   // float fb = (float)ib;
1600   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1601
1602   // float fq = native_divide(fa, fb);
1603   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1604                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1605
1606   // fq = trunc(fq);
1607   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1608
1609   // float fqneg = -fq;
1610   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1611
1612   // float fr = mad(fqneg, fb, fa);
1613   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1614                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1615
1616   // int iq = (int)fq;
1617   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1618
1619   // fr = fabs(fr);
1620   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1621
1622   // fb = fabs(fb);
1623   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1624
1625   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1626
1627   // int cv = fr >= fb;
1628   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1629
1630   // jq = (cv ? jq : 0);
1631   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1632
1633   // dst = trunc/extend to legal type
1634   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1635
1636   // dst = iq + jq;
1637   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1638
1639   // Rem needs compensation, it's easier to recompute it
1640   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1641   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1642
1643   SDValue Res[2] = {
1644     Div,
1645     Rem
1646   };
1647   return DAG.getMergeValues(Res, DL);
1648 }
1649
1650 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1651                                       SelectionDAG &DAG,
1652                                       SmallVectorImpl<SDValue> &Results) const {
1653   assert(Op.getValueType() == MVT::i64);
1654
1655   SDLoc DL(Op);
1656   EVT VT = Op.getValueType();
1657   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1658
1659   SDValue one = DAG.getConstant(1, HalfVT);
1660   SDValue zero = DAG.getConstant(0, HalfVT);
1661
1662   //HiLo split
1663   SDValue LHS = Op.getOperand(0);
1664   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1665   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1666
1667   SDValue RHS = Op.getOperand(1);
1668   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1669   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1670
1671   // Get Speculative values
1672   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1673   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1674
1675   SDValue REM_Hi = zero;
1676   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1677
1678   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1679   SDValue DIV_Lo = zero;
1680
1681   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1682
1683   for (unsigned i = 0; i < halfBitWidth; ++i) {
1684     SDValue POS = DAG.getConstant(halfBitWidth - i - 1, HalfVT);
1685     // Get Value of high bit
1686     SDValue HBit;
1687     if (halfBitWidth == 32 && Subtarget->hasBFE()) {
1688       HBit = DAG.getNode(AMDGPUISD::BFE_U32, DL, HalfVT, LHS_Lo, POS, one);
1689     } else {
1690       HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1691       HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1692     }
1693
1694     SDValue Carry = DAG.getNode(ISD::SRL, DL, HalfVT, REM_Lo,
1695       DAG.getConstant(halfBitWidth - 1, HalfVT));
1696     REM_Hi = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Hi, one);
1697     REM_Hi = DAG.getNode(ISD::OR, DL, HalfVT, REM_Hi, Carry);
1698
1699     REM_Lo = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Lo, one);
1700     REM_Lo = DAG.getNode(ISD::OR, DL, HalfVT, REM_Lo, HBit);
1701
1702
1703     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1704
1705     SDValue BIT = DAG.getConstant(1 << (halfBitWidth - i - 1), HalfVT);
1706     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1707
1708     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1709
1710     // Update REM
1711
1712     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1713
1714     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1715     REM_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, zero);
1716     REM_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, one);
1717   }
1718
1719   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1720   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1721   Results.push_back(DIV);
1722   Results.push_back(REM);
1723 }
1724
1725 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1726                                            SelectionDAG &DAG) const {
1727   SDLoc DL(Op);
1728   EVT VT = Op.getValueType();
1729
1730   if (VT == MVT::i64) {
1731     SmallVector<SDValue, 2> Results;
1732     LowerUDIVREM64(Op, DAG, Results);
1733     return DAG.getMergeValues(Results, DL);
1734   }
1735
1736   SDValue Num = Op.getOperand(0);
1737   SDValue Den = Op.getOperand(1);
1738
1739   if (VT == MVT::i32) {
1740     if (DAG.MaskedValueIsZero(Op.getOperand(0), APInt(32, 0xff << 24)) &&
1741         DAG.MaskedValueIsZero(Op.getOperand(1), APInt(32, 0xff << 24))) {
1742       // TODO: We technically could do this for i64, but shouldn't that just be
1743       // handled by something generally reducing 64-bit division on 32-bit
1744       // values to 32-bit?
1745       return LowerDIVREM24(Op, DAG, false);
1746     }
1747   }
1748
1749   // RCP =  URECIP(Den) = 2^32 / Den + e
1750   // e is rounding error.
1751   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1752
1753   // RCP_LO = mul(RCP, Den) */
1754   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1755
1756   // RCP_HI = mulhu (RCP, Den) */
1757   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1758
1759   // NEG_RCP_LO = -RCP_LO
1760   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1761                                                      RCP_LO);
1762
1763   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1764   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1765                                            NEG_RCP_LO, RCP_LO,
1766                                            ISD::SETEQ);
1767   // Calculate the rounding error from the URECIP instruction
1768   // E = mulhu(ABS_RCP_LO, RCP)
1769   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1770
1771   // RCP_A_E = RCP + E
1772   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1773
1774   // RCP_S_E = RCP - E
1775   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1776
1777   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1778   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1779                                      RCP_A_E, RCP_S_E,
1780                                      ISD::SETEQ);
1781   // Quotient = mulhu(Tmp0, Num)
1782   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1783
1784   // Num_S_Remainder = Quotient * Den
1785   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1786
1787   // Remainder = Num - Num_S_Remainder
1788   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1789
1790   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1791   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1792                                                  DAG.getConstant(-1, VT),
1793                                                  DAG.getConstant(0, VT),
1794                                                  ISD::SETUGE);
1795   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1796   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1797                                                   Num_S_Remainder,
1798                                                   DAG.getConstant(-1, VT),
1799                                                   DAG.getConstant(0, VT),
1800                                                   ISD::SETUGE);
1801   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1802   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1803                                                Remainder_GE_Zero);
1804
1805   // Calculate Division result:
1806
1807   // Quotient_A_One = Quotient + 1
1808   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1809                                                          DAG.getConstant(1, VT));
1810
1811   // Quotient_S_One = Quotient - 1
1812   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1813                                                          DAG.getConstant(1, VT));
1814
1815   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1816   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1817                                      Quotient, Quotient_A_One, ISD::SETEQ);
1818
1819   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1820   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1821                             Quotient_S_One, Div, ISD::SETEQ);
1822
1823   // Calculate Rem result:
1824
1825   // Remainder_S_Den = Remainder - Den
1826   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1827
1828   // Remainder_A_Den = Remainder + Den
1829   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1830
1831   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1832   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1833                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1834
1835   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1836   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1837                             Remainder_A_Den, Rem, ISD::SETEQ);
1838   SDValue Ops[2] = {
1839     Div,
1840     Rem
1841   };
1842   return DAG.getMergeValues(Ops, DL);
1843 }
1844
1845 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1846                                            SelectionDAG &DAG) const {
1847   SDLoc DL(Op);
1848   EVT VT = Op.getValueType();
1849
1850   SDValue LHS = Op.getOperand(0);
1851   SDValue RHS = Op.getOperand(1);
1852
1853   if (VT == MVT::i32) {
1854     if (DAG.ComputeNumSignBits(Op.getOperand(0)) > 8 &&
1855         DAG.ComputeNumSignBits(Op.getOperand(1)) > 8) {
1856       // TODO: We technically could do this for i64, but shouldn't that just be
1857       // handled by something generally reducing 64-bit division on 32-bit
1858       // values to 32-bit?
1859       return LowerDIVREM24(Op, DAG, true);
1860     }
1861   }
1862
1863   SDValue Zero = DAG.getConstant(0, VT);
1864   SDValue NegOne = DAG.getConstant(-1, VT);
1865
1866   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1867   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1868   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1869   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1870
1871   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1872   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1873
1874   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1875   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1876
1877   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1878   SDValue Rem = Div.getValue(1);
1879
1880   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1881   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1882
1883   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1884   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1885
1886   SDValue Res[2] = {
1887     Div,
1888     Rem
1889   };
1890   return DAG.getMergeValues(Res, DL);
1891 }
1892
1893 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1894 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1895   SDLoc SL(Op);
1896   EVT VT = Op.getValueType();
1897   SDValue X = Op.getOperand(0);
1898   SDValue Y = Op.getOperand(1);
1899
1900   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1901   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1902   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1903
1904   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1905 }
1906
1907 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1908   SDLoc SL(Op);
1909   SDValue Src = Op.getOperand(0);
1910
1911   // result = trunc(src)
1912   // if (src > 0.0 && src != result)
1913   //   result += 1.0
1914
1915   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1916
1917   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1918   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1919
1920   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1921
1922   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1923   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1924   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1925
1926   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1927   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1928 }
1929
1930 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1931   SDLoc SL(Op);
1932   SDValue Src = Op.getOperand(0);
1933
1934   assert(Op.getValueType() == MVT::f64);
1935
1936   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1937   const SDValue One = DAG.getConstant(1, MVT::i32);
1938
1939   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1940
1941   // Extract the upper half, since this is where we will find the sign and
1942   // exponent.
1943   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1944
1945   const unsigned FractBits = 52;
1946   const unsigned ExpBits = 11;
1947
1948   // Extract the exponent.
1949   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1950                                 Hi,
1951                                 DAG.getConstant(FractBits - 32, MVT::i32),
1952                                 DAG.getConstant(ExpBits, MVT::i32));
1953   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1954                             DAG.getConstant(1023, MVT::i32));
1955
1956   // Extract the sign bit.
1957   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1958   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1959
1960   // Extend back to to 64-bits.
1961   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1962                                   Zero, SignBit);
1963   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1964
1965   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1966   const SDValue FractMask
1967     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1968
1969   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1970   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1971   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1972
1973   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1974
1975   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1976
1977   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1978   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1979
1980   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1981   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1982
1983   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1984 }
1985
1986 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1987   SDLoc SL(Op);
1988   SDValue Src = Op.getOperand(0);
1989
1990   assert(Op.getValueType() == MVT::f64);
1991
1992   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1993   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1994   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1995
1996   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1997   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1998
1999   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
2000
2001   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
2002   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
2003
2004   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
2005   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
2006
2007   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
2008 }
2009
2010 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
2011   // FNEARBYINT and FRINT are the same, except in their handling of FP
2012   // exceptions. Those aren't really meaningful for us, and OpenCL only has
2013   // rint, so just treat them as equivalent.
2014   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
2015 }
2016
2017 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
2018   SDLoc SL(Op);
2019   SDValue Src = Op.getOperand(0);
2020
2021   // result = trunc(src);
2022   // if (src < 0.0 && src != result)
2023   //   result += -1.0.
2024
2025   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2026
2027   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
2028   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
2029
2030   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
2031
2032   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
2033   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
2034   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
2035
2036   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
2037   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
2038 }
2039
2040 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
2041                                                bool Signed) const {
2042   SDLoc SL(Op);
2043   SDValue Src = Op.getOperand(0);
2044
2045   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
2046
2047   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2048                            DAG.getConstant(0, MVT::i32));
2049   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2050                            DAG.getConstant(1, MVT::i32));
2051
2052   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
2053                               SL, MVT::f64, Hi);
2054
2055   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
2056
2057   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
2058                               DAG.getConstant(32, MVT::i32));
2059
2060   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
2061 }
2062
2063 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
2064                                                SelectionDAG &DAG) const {
2065   SDValue S0 = Op.getOperand(0);
2066   if (S0.getValueType() != MVT::i64)
2067     return SDValue();
2068
2069   EVT DestVT = Op.getValueType();
2070   if (DestVT == MVT::f64)
2071     return LowerINT_TO_FP64(Op, DAG, false);
2072
2073   assert(DestVT == MVT::f32);
2074
2075   SDLoc DL(Op);
2076
2077   // f32 uint_to_fp i64
2078   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2079                            DAG.getConstant(0, MVT::i32));
2080   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2081   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2082                            DAG.getConstant(1, MVT::i32));
2083   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2084   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2085                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
2086   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2087 }
2088
2089 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2090                                               SelectionDAG &DAG) const {
2091   SDValue Src = Op.getOperand(0);
2092   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2093     return LowerINT_TO_FP64(Op, DAG, true);
2094
2095   return SDValue();
2096 }
2097
2098 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2099                                                bool Signed) const {
2100   SDLoc SL(Op);
2101
2102   SDValue Src = Op.getOperand(0);
2103
2104   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2105
2106   SDValue K0
2107     = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), MVT::f64);
2108   SDValue K1
2109     = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), MVT::f64);
2110
2111   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2112
2113   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2114
2115
2116   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2117
2118   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2119                            MVT::i32, FloorMul);
2120   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2121
2122   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2123
2124   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2125 }
2126
2127 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2128                                               SelectionDAG &DAG) const {
2129   SDValue Src = Op.getOperand(0);
2130
2131   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2132     return LowerFP64_TO_INT(Op, DAG, true);
2133
2134   return SDValue();
2135 }
2136
2137 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2138                                               SelectionDAG &DAG) const {
2139   SDValue Src = Op.getOperand(0);
2140
2141   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2142     return LowerFP64_TO_INT(Op, DAG, false);
2143
2144   return SDValue();
2145 }
2146
2147 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2148                                                      SelectionDAG &DAG) const {
2149   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2150   MVT VT = Op.getSimpleValueType();
2151   MVT ScalarVT = VT.getScalarType();
2152
2153   if (!VT.isVector())
2154     return SDValue();
2155
2156   SDValue Src = Op.getOperand(0);
2157   SDLoc DL(Op);
2158
2159   // TODO: Don't scalarize on Evergreen?
2160   unsigned NElts = VT.getVectorNumElements();
2161   SmallVector<SDValue, 8> Args;
2162   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2163
2164   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2165   for (unsigned I = 0; I < NElts; ++I)
2166     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2167
2168   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2169 }
2170
2171 //===----------------------------------------------------------------------===//
2172 // Custom DAG optimizations
2173 //===----------------------------------------------------------------------===//
2174
2175 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2176   APInt KnownZero, KnownOne;
2177   EVT VT = Op.getValueType();
2178   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2179
2180   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2181 }
2182
2183 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2184   EVT VT = Op.getValueType();
2185
2186   // In order for this to be a signed 24-bit value, bit 23, must
2187   // be a sign bit.
2188   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2189                                      // as unsigned 24-bit values.
2190          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2191 }
2192
2193 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2194
2195   SelectionDAG &DAG = DCI.DAG;
2196   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2197   EVT VT = Op.getValueType();
2198
2199   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2200   APInt KnownZero, KnownOne;
2201   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2202   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2203     DCI.CommitTargetLoweringOpt(TLO);
2204 }
2205
2206 template <typename IntTy>
2207 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2208                                uint32_t Offset, uint32_t Width) {
2209   if (Width + Offset < 32) {
2210     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2211     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2212     return DAG.getConstant(Result, MVT::i32);
2213   }
2214
2215   return DAG.getConstant(Src0 >> Offset, MVT::i32);
2216 }
2217
2218 static bool usesAllNormalStores(SDNode *LoadVal) {
2219   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2220     if (!ISD::isNormalStore(*I))
2221       return false;
2222   }
2223
2224   return true;
2225 }
2226
2227 // If we have a copy of an illegal type, replace it with a load / store of an
2228 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2229 // instructions emitted when handling extloads and truncstores. Ideally we could
2230 // recognize the pack / unpack pattern to eliminate it.
2231 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2232                                                   DAGCombinerInfo &DCI) const {
2233   if (!DCI.isBeforeLegalize())
2234     return SDValue();
2235
2236   StoreSDNode *SN = cast<StoreSDNode>(N);
2237   SDValue Value = SN->getValue();
2238   EVT VT = Value.getValueType();
2239
2240   if (isTypeLegal(VT) || SN->isVolatile() ||
2241       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2242     return SDValue();
2243
2244   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2245   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2246     return SDValue();
2247
2248   EVT MemVT = LoadVal->getMemoryVT();
2249
2250   SDLoc SL(N);
2251   SelectionDAG &DAG = DCI.DAG;
2252   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2253
2254   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2255                                 LoadVT, SL,
2256                                 LoadVal->getChain(),
2257                                 LoadVal->getBasePtr(),
2258                                 LoadVal->getOffset(),
2259                                 LoadVT,
2260                                 LoadVal->getMemOperand());
2261
2262   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2263   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2264
2265   return DAG.getStore(SN->getChain(), SL, NewLoad,
2266                       SN->getBasePtr(), SN->getMemOperand());
2267 }
2268
2269 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2270                                                 DAGCombinerInfo &DCI) const {
2271   EVT VT = N->getValueType(0);
2272
2273   if (VT.isVector() || VT.getSizeInBits() > 32)
2274     return SDValue();
2275
2276   SelectionDAG &DAG = DCI.DAG;
2277   SDLoc DL(N);
2278
2279   SDValue N0 = N->getOperand(0);
2280   SDValue N1 = N->getOperand(1);
2281   SDValue Mul;
2282
2283   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2284     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2285     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2286     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2287   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2288     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2289     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2290     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2291   } else {
2292     return SDValue();
2293   }
2294
2295   // We need to use sext even for MUL_U24, because MUL_U24 is used
2296   // for signed multiply of 8 and 16-bit types.
2297   return DAG.getSExtOrTrunc(Mul, DL, VT);
2298 }
2299
2300 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2301                                                 DAGCombinerInfo &DCI) const {
2302   SelectionDAG &DAG = DCI.DAG;
2303   SDLoc DL(N);
2304
2305   switch(N->getOpcode()) {
2306     default: break;
2307     case ISD::MUL:
2308       return performMulCombine(N, DCI);
2309     case AMDGPUISD::MUL_I24:
2310     case AMDGPUISD::MUL_U24: {
2311       SDValue N0 = N->getOperand(0);
2312       SDValue N1 = N->getOperand(1);
2313       simplifyI24(N0, DCI);
2314       simplifyI24(N1, DCI);
2315       return SDValue();
2316     }
2317   case ISD::SELECT: {
2318     SDValue Cond = N->getOperand(0);
2319     if (Cond.getOpcode() == ISD::SETCC && Cond.hasOneUse()) {
2320       SDLoc DL(N);
2321       EVT VT = N->getValueType(0);
2322       SDValue LHS = Cond.getOperand(0);
2323       SDValue RHS = Cond.getOperand(1);
2324       SDValue CC = Cond.getOperand(2);
2325
2326       SDValue True = N->getOperand(1);
2327       SDValue False = N->getOperand(2);
2328
2329       if (VT == MVT::f32)
2330         return CombineFMinMaxLegacy(DL, VT, LHS, RHS, True, False, CC, DCI);
2331
2332       // TODO: Implement min / max Evergreen instructions.
2333       if (VT == MVT::i32 &&
2334           Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
2335         return CombineIMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2336       }
2337     }
2338
2339     break;
2340   }
2341   case AMDGPUISD::BFE_I32:
2342   case AMDGPUISD::BFE_U32: {
2343     assert(!N->getValueType(0).isVector() &&
2344            "Vector handling of BFE not implemented");
2345     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2346     if (!Width)
2347       break;
2348
2349     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2350     if (WidthVal == 0)
2351       return DAG.getConstant(0, MVT::i32);
2352
2353     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2354     if (!Offset)
2355       break;
2356
2357     SDValue BitsFrom = N->getOperand(0);
2358     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2359
2360     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2361
2362     if (OffsetVal == 0) {
2363       // This is already sign / zero extended, so try to fold away extra BFEs.
2364       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2365
2366       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2367       if (OpSignBits >= SignBits)
2368         return BitsFrom;
2369
2370       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2371       if (Signed) {
2372         // This is a sign_extend_inreg. Replace it to take advantage of existing
2373         // DAG Combines. If not eliminated, we will match back to BFE during
2374         // selection.
2375
2376         // TODO: The sext_inreg of extended types ends, although we can could
2377         // handle them in a single BFE.
2378         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2379                            DAG.getValueType(SmallVT));
2380       }
2381
2382       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2383     }
2384
2385     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2386       if (Signed) {
2387         return constantFoldBFE<int32_t>(DAG,
2388                                         CVal->getSExtValue(),
2389                                         OffsetVal,
2390                                         WidthVal);
2391       }
2392
2393       return constantFoldBFE<uint32_t>(DAG,
2394                                        CVal->getZExtValue(),
2395                                        OffsetVal,
2396                                        WidthVal);
2397     }
2398
2399     if ((OffsetVal + WidthVal) >= 32) {
2400       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2401       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2402                          BitsFrom, ShiftVal);
2403     }
2404
2405     if (BitsFrom.hasOneUse()) {
2406       APInt Demanded = APInt::getBitsSet(32,
2407                                          OffsetVal,
2408                                          OffsetVal + WidthVal);
2409
2410       APInt KnownZero, KnownOne;
2411       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2412                                             !DCI.isBeforeLegalizeOps());
2413       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2414       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2415           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2416                                    KnownZero, KnownOne, TLO)) {
2417         DCI.CommitTargetLoweringOpt(TLO);
2418       }
2419     }
2420
2421     break;
2422   }
2423
2424   case ISD::STORE:
2425     return performStoreCombine(N, DCI);
2426   }
2427   return SDValue();
2428 }
2429
2430 //===----------------------------------------------------------------------===//
2431 // Helper functions
2432 //===----------------------------------------------------------------------===//
2433
2434 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2435                                SelectionDAG &DAG,
2436                                const Function *F,
2437                                const SmallVectorImpl<ISD::InputArg> &Ins,
2438                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2439
2440   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2441     if (Ins[i].ArgVT == Ins[i].VT) {
2442       OrigIns.push_back(Ins[i]);
2443       continue;
2444     }
2445
2446     EVT VT;
2447     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2448       // Vector has been split into scalars.
2449       VT = Ins[i].ArgVT.getVectorElementType();
2450     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2451                Ins[i].ArgVT.getVectorElementType() !=
2452                Ins[i].VT.getVectorElementType()) {
2453       // Vector elements have been promoted
2454       VT = Ins[i].ArgVT;
2455     } else {
2456       // Vector has been spilt into smaller vectors.
2457       VT = Ins[i].VT;
2458     }
2459
2460     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2461                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2462     OrigIns.push_back(Arg);
2463   }
2464 }
2465
2466 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2467   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2468     return CFP->isExactlyValue(1.0);
2469   }
2470   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2471     return C->isAllOnesValue();
2472   }
2473   return false;
2474 }
2475
2476 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2477   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2478     return CFP->getValueAPF().isZero();
2479   }
2480   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2481     return C->isNullValue();
2482   }
2483   return false;
2484 }
2485
2486 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2487                                                   const TargetRegisterClass *RC,
2488                                                    unsigned Reg, EVT VT) const {
2489   MachineFunction &MF = DAG.getMachineFunction();
2490   MachineRegisterInfo &MRI = MF.getRegInfo();
2491   unsigned VirtualRegister;
2492   if (!MRI.isLiveIn(Reg)) {
2493     VirtualRegister = MRI.createVirtualRegister(RC);
2494     MRI.addLiveIn(Reg, VirtualRegister);
2495   } else {
2496     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2497   }
2498   return DAG.getRegister(VirtualRegister, VT);
2499 }
2500
2501 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2502
2503 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2504   switch (Opcode) {
2505   default: return nullptr;
2506   // AMDIL DAG nodes
2507   NODE_NAME_CASE(CALL);
2508   NODE_NAME_CASE(UMUL);
2509   NODE_NAME_CASE(RET_FLAG);
2510   NODE_NAME_CASE(BRANCH_COND);
2511
2512   // AMDGPU DAG nodes
2513   NODE_NAME_CASE(DWORDADDR)
2514   NODE_NAME_CASE(FRACT)
2515   NODE_NAME_CASE(CLAMP)
2516   NODE_NAME_CASE(MAD)
2517   NODE_NAME_CASE(FMAX_LEGACY)
2518   NODE_NAME_CASE(SMAX)
2519   NODE_NAME_CASE(UMAX)
2520   NODE_NAME_CASE(FMIN_LEGACY)
2521   NODE_NAME_CASE(SMIN)
2522   NODE_NAME_CASE(UMIN)
2523   NODE_NAME_CASE(FMAX3)
2524   NODE_NAME_CASE(SMAX3)
2525   NODE_NAME_CASE(UMAX3)
2526   NODE_NAME_CASE(FMIN3)
2527   NODE_NAME_CASE(SMIN3)
2528   NODE_NAME_CASE(UMIN3)
2529   NODE_NAME_CASE(URECIP)
2530   NODE_NAME_CASE(DIV_SCALE)
2531   NODE_NAME_CASE(DIV_FMAS)
2532   NODE_NAME_CASE(DIV_FIXUP)
2533   NODE_NAME_CASE(TRIG_PREOP)
2534   NODE_NAME_CASE(RCP)
2535   NODE_NAME_CASE(RSQ)
2536   NODE_NAME_CASE(RSQ_LEGACY)
2537   NODE_NAME_CASE(RSQ_CLAMPED)
2538   NODE_NAME_CASE(LDEXP)
2539   NODE_NAME_CASE(FP_CLASS)
2540   NODE_NAME_CASE(DOT4)
2541   NODE_NAME_CASE(BFE_U32)
2542   NODE_NAME_CASE(BFE_I32)
2543   NODE_NAME_CASE(BFI)
2544   NODE_NAME_CASE(BFM)
2545   NODE_NAME_CASE(BREV)
2546   NODE_NAME_CASE(MUL_U24)
2547   NODE_NAME_CASE(MUL_I24)
2548   NODE_NAME_CASE(MAD_U24)
2549   NODE_NAME_CASE(MAD_I24)
2550   NODE_NAME_CASE(EXPORT)
2551   NODE_NAME_CASE(CONST_ADDRESS)
2552   NODE_NAME_CASE(REGISTER_LOAD)
2553   NODE_NAME_CASE(REGISTER_STORE)
2554   NODE_NAME_CASE(LOAD_CONSTANT)
2555   NODE_NAME_CASE(LOAD_INPUT)
2556   NODE_NAME_CASE(SAMPLE)
2557   NODE_NAME_CASE(SAMPLEB)
2558   NODE_NAME_CASE(SAMPLED)
2559   NODE_NAME_CASE(SAMPLEL)
2560   NODE_NAME_CASE(CVT_F32_UBYTE0)
2561   NODE_NAME_CASE(CVT_F32_UBYTE1)
2562   NODE_NAME_CASE(CVT_F32_UBYTE2)
2563   NODE_NAME_CASE(CVT_F32_UBYTE3)
2564   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2565   NODE_NAME_CASE(CONST_DATA_PTR)
2566   NODE_NAME_CASE(STORE_MSKOR)
2567   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2568   }
2569 }
2570
2571 SDValue AMDGPUTargetLowering::getRsqrtEstimate(SDValue Operand,
2572                                                DAGCombinerInfo &DCI,
2573                                                unsigned &RefinementSteps,
2574                                                bool &UseOneConstNR) const {
2575   SelectionDAG &DAG = DCI.DAG;
2576   EVT VT = Operand.getValueType();
2577
2578   if (VT == MVT::f32) {
2579     RefinementSteps = 0;
2580     return DAG.getNode(AMDGPUISD::RSQ, SDLoc(Operand), VT, Operand);
2581   }
2582
2583   // TODO: There is also f64 rsq instruction, but the documentation is less
2584   // clear on its precision.
2585
2586   return SDValue();
2587 }
2588
2589 SDValue AMDGPUTargetLowering::getRecipEstimate(SDValue Operand,
2590                                                DAGCombinerInfo &DCI,
2591                                                unsigned &RefinementSteps) const {
2592   SelectionDAG &DAG = DCI.DAG;
2593   EVT VT = Operand.getValueType();
2594
2595   if (VT == MVT::f32) {
2596     // Reciprocal, < 1 ulp error.
2597     //
2598     // This reciprocal approximation converges to < 0.5 ulp error with one
2599     // newton rhapson performed with two fused multiple adds (FMAs).
2600
2601     RefinementSteps = 0;
2602     return DAG.getNode(AMDGPUISD::RCP, SDLoc(Operand), VT, Operand);
2603   }
2604
2605   // TODO: There is also f64 rcp instruction, but the documentation is less
2606   // clear on its precision.
2607
2608   return SDValue();
2609 }
2610
2611 static void computeKnownBitsForMinMax(const SDValue Op0,
2612                                       const SDValue Op1,
2613                                       APInt &KnownZero,
2614                                       APInt &KnownOne,
2615                                       const SelectionDAG &DAG,
2616                                       unsigned Depth) {
2617   APInt Op0Zero, Op0One;
2618   APInt Op1Zero, Op1One;
2619   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2620   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2621
2622   KnownZero = Op0Zero & Op1Zero;
2623   KnownOne = Op0One & Op1One;
2624 }
2625
2626 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2627   const SDValue Op,
2628   APInt &KnownZero,
2629   APInt &KnownOne,
2630   const SelectionDAG &DAG,
2631   unsigned Depth) const {
2632
2633   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2634
2635   APInt KnownZero2;
2636   APInt KnownOne2;
2637   unsigned Opc = Op.getOpcode();
2638
2639   switch (Opc) {
2640   default:
2641     break;
2642   case ISD::INTRINSIC_WO_CHAIN: {
2643     // FIXME: The intrinsic should just use the node.
2644     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2645     case AMDGPUIntrinsic::AMDGPU_imax:
2646     case AMDGPUIntrinsic::AMDGPU_umax:
2647     case AMDGPUIntrinsic::AMDGPU_imin:
2648     case AMDGPUIntrinsic::AMDGPU_umin:
2649       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2650                                 KnownZero, KnownOne, DAG, Depth);
2651       break;
2652     default:
2653       break;
2654     }
2655
2656     break;
2657   }
2658   case AMDGPUISD::SMAX:
2659   case AMDGPUISD::UMAX:
2660   case AMDGPUISD::SMIN:
2661   case AMDGPUISD::UMIN:
2662     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2663                               KnownZero, KnownOne, DAG, Depth);
2664     break;
2665
2666   case AMDGPUISD::BFE_I32:
2667   case AMDGPUISD::BFE_U32: {
2668     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2669     if (!CWidth)
2670       return;
2671
2672     unsigned BitWidth = 32;
2673     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2674
2675     if (Opc == AMDGPUISD::BFE_U32)
2676       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2677
2678     break;
2679   }
2680   }
2681 }
2682
2683 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2684   SDValue Op,
2685   const SelectionDAG &DAG,
2686   unsigned Depth) const {
2687   switch (Op.getOpcode()) {
2688   case AMDGPUISD::BFE_I32: {
2689     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2690     if (!Width)
2691       return 1;
2692
2693     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2694     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2695     if (!Offset || !Offset->isNullValue())
2696       return SignBits;
2697
2698     // TODO: Could probably figure something out with non-0 offsets.
2699     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2700     return std::max(SignBits, Op0SignBits);
2701   }
2702
2703   case AMDGPUISD::BFE_U32: {
2704     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2705     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2706   }
2707
2708   default:
2709     return 1;
2710   }
2711 }