lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPURegisterInfo.h"
  20 #include "AMDGPUSubtarget.h"
  21 #include "AMDILIntrinsicInfo.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/Analysis/ValueTracking.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  30 #include "llvm/IR/DataLayout.h"
  31
  32 using namespace llvm;
  33 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  34                       CCValAssign::LocInfo LocInfo,
  35                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  36   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  37                                         ArgFlags.getOrigAlign());
  38   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  39
  40   return true;
  41 }
  42
  43 #include "AMDGPUGenCallingConv.inc"
  44
  45 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
  46   TargetLowering(TM, new TargetLoweringObjectFileELF()) {
  47
  48   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
  49
  50   // Initialize target lowering borrowed from AMDIL
  51   InitAMDILLowering();
  52
  53   // We need to custom lower some of the intrinsics
  54   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
  55
  56   // Library functions.  These default to Expand, but we have instructions
  57   // for them.
  58   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
  59   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
  60   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
  61   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
  62   setOperationAction(ISD::FABS,   MVT::f32, Legal);
  63   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
  64   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
  65   setOperationAction(ISD::FROUND, MVT::f32, Legal);
  66   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
  67
  68   // The hardware supports ROTR, but not ROTL
  69   setOperationAction(ISD::ROTL, MVT::i32, Expand);
  70
  71   // Lower floating point store/load to integer store/load to reduce the number
  72   // of patterns in tablegen.
  73   setOperationAction(ISD::STORE, MVT::f32, Promote);
  74   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
  75
  76   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
  77   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
  78
  79   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
  80   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
  81
  82   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
  83   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
  84
  85   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
  86   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
  87
  88   setOperationAction(ISD::STORE, MVT::f64, Promote);
  89   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
  90
  91   // Custom lowering of vector stores is required for local address space
  92   // stores.
  93   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
  94   // XXX: Native v2i32 local address space stores are possible, but not
  95   // currently implemented.
  96   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
  97
  98   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
  99   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 100   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 101
 102   // XXX: This can be change to Custom, once ExpandVectorStores can
 103   // handle 64-bit stores.
 104   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 105
 106   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 107   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 108   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 109
 110
 111   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 112   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 113
 114   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 115   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 116
 117   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 118   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 119
 120   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 121   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 122
 123   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 124   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 125
 126   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 127   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 128
 129   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 130   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 131   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 132   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 133   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 134   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 135   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 136   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 137   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 138   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 139
 140   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 141   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 142   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 143   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 144   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 145   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 146   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 147   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 148   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 149   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 150   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 151   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 152
 153   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 154
 155   setOperationAction(ISD::FNEG, MVT::v2f32, Expand);
 156   setOperationAction(ISD::FNEG, MVT::v4f32, Expand);
 157
 158   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 159
 160   setOperationAction(ISD::MUL, MVT::i64, Expand);
 161
 162   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 163   setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 164   setOperationAction(ISD::UREM, MVT::i32, Expand);
 165   setOperationAction(ISD::VSELECT, MVT::v2f32, Expand);
 166   setOperationAction(ISD::VSELECT, MVT::v4f32, Expand);
 167
 168   static const MVT::SimpleValueType IntTypes[] = {
 169     MVT::v2i32, MVT::v4i32
 170   };
 171   const size_t NumIntTypes = array_lengthof(IntTypes);
 172
 173   for (unsigned int x  = 0; x < NumIntTypes; ++x) {
 174     MVT::SimpleValueType VT = IntTypes[x];
 175     //Expand the following operations for the current type by default
 176     setOperationAction(ISD::ADD,  VT, Expand);
 177     setOperationAction(ISD::AND,  VT, Expand);
 178     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 179     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 180     setOperationAction(ISD::MUL,  VT, Expand);
 181     setOperationAction(ISD::OR,   VT, Expand);
 182     setOperationAction(ISD::SHL,  VT, Expand);
 183     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 184     setOperationAction(ISD::SRL,  VT, Expand);
 185     setOperationAction(ISD::SRA,  VT, Expand);
 186     setOperationAction(ISD::SUB,  VT, Expand);
 187     setOperationAction(ISD::UDIV, VT, Expand);
 188     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 189     setOperationAction(ISD::UREM, VT, Expand);
 190     setOperationAction(ISD::SELECT, VT, Expand);
 191     setOperationAction(ISD::VSELECT, VT, Expand);
 192     setOperationAction(ISD::XOR,  VT, Expand);
 193   }
 194
 195   static const MVT::SimpleValueType FloatTypes[] = {
 196     MVT::v2f32, MVT::v4f32
 197   };
 198   const size_t NumFloatTypes = array_lengthof(FloatTypes);
 199
 200   for (unsigned int x = 0; x < NumFloatTypes; ++x) {
 201     MVT::SimpleValueType VT = FloatTypes[x];
 202     setOperationAction(ISD::FABS, VT, Expand);
 203     setOperationAction(ISD::FADD, VT, Expand);
 204     setOperationAction(ISD::FDIV, VT, Expand);
 205     setOperationAction(ISD::FPOW, VT, Expand);
 206     setOperationAction(ISD::FFLOOR, VT, Expand);
 207     setOperationAction(ISD::FTRUNC, VT, Expand);
 208     setOperationAction(ISD::FMUL, VT, Expand);
 209     setOperationAction(ISD::FRINT, VT, Expand);
 210     setOperationAction(ISD::FSQRT, VT, Expand);
 211     setOperationAction(ISD::FSUB, VT, Expand);
 212     setOperationAction(ISD::SELECT, VT, Expand);
 213   }
 214
 215   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Custom);
 216   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i1, Custom);
 217   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i1, Custom);
 218
 219   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Custom);
 220   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i8, Custom);
 221   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i8, Custom);
 222
 223   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Custom);
 224   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i16, Custom);
 225   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Custom);
 226
 227   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Custom);
 228
 229   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::Other, Custom);
 230 }
 231
 232 //===----------------------------------------------------------------------===//
 233 // Target Information
 234 //===----------------------------------------------------------------------===//
 235
 236 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 237   return MVT::i32;
 238 }
 239
 240 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 241                                                    EVT CastTy) const {
 242   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 243     return true;
 244
 245   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 246   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 247
 248   return ((LScalarSize <= CastScalarSize) ||
 249           (CastScalarSize >= 32) ||
 250           (LScalarSize < 32));
 251 }
 252
 253 //===---------------------------------------------------------------------===//
 254 // Target Properties
 255 //===---------------------------------------------------------------------===//
 256
 257 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 258   assert(VT.isFloatingPoint());
 259   return VT == MVT::f32;
 260 }
 261
 262 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 263   assert(VT.isFloatingPoint());
 264   return VT == MVT::f32;
 265 }
 266
 267 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 268   // Truncate is just accessing a subregister.
 269   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 270 }
 271
 272 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 273   // Truncate is just accessing a subregister.
 274   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 275          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 276 }
 277
 278 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 279   const DataLayout *DL = getDataLayout();
 280   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 281   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 282
 283   return SrcSize == 32 && DestSize == 64;
 284 }
 285
 286 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 287   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 288   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 289   // this will enable reducing 64-bit operations the 32-bit, which is always
 290   // good.
 291   return Src == MVT::i32 && Dest == MVT::i64;
 292 }
 293
 294 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 295   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 296   // limited number of native 64-bit operations. Shrinking an operation to fit
 297   // in a single 32-bit register should always be helpful. As currently used,
 298   // this is much less general than the name suggests, and is only used in
 299   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 300   // not profitable, and may actually be harmful.
 301   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 302 }
 303
 304 //===---------------------------------------------------------------------===//
 305 // TargetLowering Callbacks
 306 //===---------------------------------------------------------------------===//
 307
 308 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 309                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 310
 311   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 312 }
 313
 314 SDValue AMDGPUTargetLowering::LowerReturn(
 315                                      SDValue Chain,
 316                                      CallingConv::ID CallConv,
 317                                      bool isVarArg,
 318                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 319                                      const SmallVectorImpl<SDValue> &OutVals,
 320                                      SDLoc DL, SelectionDAG &DAG) const {
 321   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 322 }
 323
 324 //===---------------------------------------------------------------------===//
 325 // Target specific lowering
 326 //===---------------------------------------------------------------------===//
 327
 328 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG)
 329     const {
 330   switch (Op.getOpcode()) {
 331   default:
 332     Op.getNode()->dump();
 333     llvm_unreachable("Custom lowering code for this"
 334                      "instruction is not implemented yet!");
 335     break;
 336   // AMDIL DAG lowering
 337   case ISD::SDIV: return LowerSDIV(Op, DAG);
 338   case ISD::SREM: return LowerSREM(Op, DAG);
 339   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 340   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
 341   // AMDGPU DAG lowering
 342   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 343   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 344   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 345   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 346   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 347   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 348   }
 349   return Op;
 350 }
 351
 352 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 353                                               SmallVectorImpl<SDValue> &Results,
 354                                               SelectionDAG &DAG) const {
 355   switch (N->getOpcode()) {
 356   case ISD::SIGN_EXTEND_INREG:
 357     // Different parts of legalization seem to interpret which type of
 358     // sign_extend_inreg is the one to check for custom lowering. The extended
 359     // from type is what really matters, but some places check for custom
 360     // lowering of the result type. This results in trying to use
 361     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 362     // nothing here and let the illegal result integer be handled normally.
 363     return;
 364
 365   default:
 366     return;
 367   }
 368 }
 369
 370 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 371                                                        const GlobalValue *GV,
 372                                                        const SDValue &InitPtr,
 373                                                        SDValue Chain,
 374                                                        SelectionDAG &DAG) const {
 375   const DataLayout *TD = getTargetMachine().getDataLayout();
 376   SDLoc DL(InitPtr);
 377   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 378     EVT VT = EVT::getEVT(CI->getType());
 379     PointerType *PtrTy = PointerType::get(CI->getType(), 0);
 380     return DAG.getStore(Chain, DL,  DAG.getConstant(*CI, VT), InitPtr,
 381                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 382                  TD->getPrefTypeAlignment(CI->getType()));
 383   } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 384     EVT VT = EVT::getEVT(CFP->getType());
 385     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 386     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 387                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 388                  TD->getPrefTypeAlignment(CFP->getType()));
 389   } else if (Init->getType()->isAggregateType()) {
 390     EVT PtrVT = InitPtr.getValueType();
 391     unsigned NumElements = Init->getType()->getArrayNumElements();
 392     SmallVector<SDValue, 8> Chains;
 393     for (unsigned i = 0; i < NumElements; ++i) {
 394       SDValue Offset = DAG.getConstant(i * TD->getTypeAllocSize(
 395           Init->getType()->getArrayElementType()), PtrVT);
 396       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 397       Chains.push_back(LowerConstantInitializer(Init->getAggregateElement(i),
 398                        GV, Ptr, Chain, DAG));
 399     }
 400     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, &Chains[0],
 401                        Chains.size());
 402   } else {
 403     Init->dump();
 404     llvm_unreachable("Unhandled constant initializer");
 405   }
 406 }
 407
 408 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 409                                                  SDValue Op,
 410                                                  SelectionDAG &DAG) const {
 411
 412   const DataLayout *TD = getTargetMachine().getDataLayout();
 413   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 414   const GlobalValue *GV = G->getGlobal();
 415
 416   switch (G->getAddressSpace()) {
 417   default: llvm_unreachable("Global Address lowering not implemented for this "
 418                             "address space");
 419   case AMDGPUAS::LOCAL_ADDRESS: {
 420     // XXX: What does the value of G->getOffset() mean?
 421     assert(G->getOffset() == 0 &&
 422          "Do not know what to do with an non-zero offset");
 423
 424     unsigned Offset;
 425     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 426       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 427       Offset = MFI->LDSSize;
 428       MFI->LocalMemoryObjects[GV] = Offset;
 429       // XXX: Account for alignment?
 430       MFI->LDSSize += Size;
 431     } else {
 432       Offset = MFI->LocalMemoryObjects[GV];
 433     }
 434
 435     return DAG.getConstant(Offset, getPointerTy(G->getAddressSpace()));
 436   }
 437   case AMDGPUAS::CONSTANT_ADDRESS: {
 438     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 439     Type *EltType = GV->getType()->getElementType();
 440     unsigned Size = TD->getTypeAllocSize(EltType);
 441     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 442
 443     const GlobalVariable *Var = dyn_cast<GlobalVariable>(GV);
 444     const Constant *Init = Var->getInitializer();
 445     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 446     SDValue InitPtr = DAG.getFrameIndex(FI,
 447         getPointerTy(AMDGPUAS::PRIVATE_ADDRESS));
 448     SmallVector<SDNode*, 8> WorkList;
 449
 450     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 451                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 452       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 453         continue;
 454       WorkList.push_back(*I);
 455     }
 456     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 457     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 458                                            E = WorkList.end(); I != E; ++I) {
 459       SmallVector<SDValue, 8> Ops;
 460       Ops.push_back(Chain);
 461       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 462         Ops.push_back((*I)->getOperand(i));
 463       }
 464       DAG.UpdateNodeOperands(*I, &Ops[0], Ops.size());
 465     }
 466     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op),
 467         getPointerTy(AMDGPUAS::CONSTANT_ADDRESS));
 468   }
 469   }
 470 }
 471
 472 void AMDGPUTargetLowering::ExtractVectorElements(SDValue Op, SelectionDAG &DAG,
 473                                          SmallVectorImpl<SDValue> &Args,
 474                                          unsigned Start,
 475                                          unsigned Count) const {
 476   EVT VT = Op.getValueType();
 477   for (unsigned i = Start, e = Start + Count; i != e; ++i) {
 478     Args.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(Op),
 479                                VT.getVectorElementType(),
 480                                Op, DAG.getConstant(i, MVT::i32)));
 481   }
 482 }
 483
 484 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 485                                                   SelectionDAG &DAG) const {
 486   SmallVector<SDValue, 8> Args;
 487   SDValue A = Op.getOperand(0);
 488   SDValue B = Op.getOperand(1);
 489
 490   ExtractVectorElements(A, DAG, Args, 0,
 491                         A.getValueType().getVectorNumElements());
 492   ExtractVectorElements(B, DAG, Args, 0,
 493                         B.getValueType().getVectorNumElements());
 494
 495   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(),
 496                      &Args[0], Args.size());
 497 }
 498
 499 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 500                                                      SelectionDAG &DAG) const {
 501
 502   SmallVector<SDValue, 8> Args;
 503   EVT VT = Op.getValueType();
 504   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 505   ExtractVectorElements(Op.getOperand(0), DAG, Args, Start,
 506                         VT.getVectorNumElements());
 507
 508   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(),
 509                      &Args[0], Args.size());
 510 }
 511
 512 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 513                                               SelectionDAG &DAG) const {
 514
 515   MachineFunction &MF = DAG.getMachineFunction();
 516   const AMDGPUFrameLowering *TFL =
 517    static_cast<const AMDGPUFrameLowering*>(getTargetMachine().getFrameLowering());
 518
 519   FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op);
 520   assert(FIN);
 521
 522   unsigned FrameIndex = FIN->getIndex();
 523   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 524   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 525                          Op.getValueType());
 526 }
 527
 528 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 529     SelectionDAG &DAG) const {
 530   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 531   SDLoc DL(Op);
 532   EVT VT = Op.getValueType();
 533
 534   switch (IntrinsicID) {
 535     default: return Op;
 536     case AMDGPUIntrinsic::AMDIL_abs:
 537       return LowerIntrinsicIABS(Op, DAG);
 538     case AMDGPUIntrinsic::AMDIL_exp:
 539       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 540     case AMDGPUIntrinsic::AMDGPU_lrp:
 541       return LowerIntrinsicLRP(Op, DAG);
 542     case AMDGPUIntrinsic::AMDIL_fraction:
 543       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 544     case AMDGPUIntrinsic::AMDIL_max:
 545       return DAG.getNode(AMDGPUISD::FMAX, DL, VT, Op.getOperand(1),
 546                                                   Op.getOperand(2));
 547     case AMDGPUIntrinsic::AMDGPU_imax:
 548       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 549                                                   Op.getOperand(2));
 550     case AMDGPUIntrinsic::AMDGPU_umax:
 551       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 552                                                   Op.getOperand(2));
 553     case AMDGPUIntrinsic::AMDIL_min:
 554       return DAG.getNode(AMDGPUISD::FMIN, DL, VT, Op.getOperand(1),
 555                                                   Op.getOperand(2));
 556     case AMDGPUIntrinsic::AMDGPU_imin:
 557       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 558                                                   Op.getOperand(2));
 559     case AMDGPUIntrinsic::AMDGPU_umin:
 560       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 561                                                   Op.getOperand(2));
 562     case AMDGPUIntrinsic::AMDIL_round_nearest:
 563       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 564   }
 565 }
 566
 567 ///IABS(a) = SMAX(sub(0, a), a)
 568 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 569     SelectionDAG &DAG) const {
 570
 571   SDLoc DL(Op);
 572   EVT VT = Op.getValueType();
 573   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 574                                               Op.getOperand(1));
 575
 576   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 577 }
 578
 579 /// Linear Interpolation
 580 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 581 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 582     SelectionDAG &DAG) const {
 583   SDLoc DL(Op);
 584   EVT VT = Op.getValueType();
 585   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 586                                 DAG.getConstantFP(1.0f, MVT::f32),
 587                                 Op.getOperand(1));
 588   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 589                                                     Op.getOperand(3));
 590   return DAG.getNode(ISD::FADD, DL, VT,
 591       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 592       OneSubAC);
 593 }
 594
 595 /// \brief Generate Min/Max node
 596 SDValue AMDGPUTargetLowering::LowerMinMax(SDValue Op,
 597     SelectionDAG &DAG) const {
 598   SDLoc DL(Op);
 599   EVT VT = Op.getValueType();
 600
 601   SDValue LHS = Op.getOperand(0);
 602   SDValue RHS = Op.getOperand(1);
 603   SDValue True = Op.getOperand(2);
 604   SDValue False = Op.getOperand(3);
 605   SDValue CC = Op.getOperand(4);
 606
 607   if (VT != MVT::f32 ||
 608       !((LHS == True && RHS == False) || (LHS == False && RHS == True))) {
 609     return SDValue();
 610   }
 611
 612   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
 613   switch (CCOpcode) {
 614   case ISD::SETOEQ:
 615   case ISD::SETONE:
 616   case ISD::SETUNE:
 617   case ISD::SETNE:
 618   case ISD::SETUEQ:
 619   case ISD::SETEQ:
 620   case ISD::SETFALSE:
 621   case ISD::SETFALSE2:
 622   case ISD::SETTRUE:
 623   case ISD::SETTRUE2:
 624   case ISD::SETUO:
 625   case ISD::SETO:
 626     llvm_unreachable("Operation should already be optimised!");
 627   case ISD::SETULE:
 628   case ISD::SETULT:
 629   case ISD::SETOLE:
 630   case ISD::SETOLT:
 631   case ISD::SETLE:
 632   case ISD::SETLT: {
 633     if (LHS == True)
 634       return DAG.getNode(AMDGPUISD::FMIN, DL, VT, LHS, RHS);
 635     else
 636       return DAG.getNode(AMDGPUISD::FMAX, DL, VT, LHS, RHS);
 637   }
 638   case ISD::SETGT:
 639   case ISD::SETGE:
 640   case ISD::SETUGE:
 641   case ISD::SETOGE:
 642   case ISD::SETUGT:
 643   case ISD::SETOGT: {
 644     if (LHS == True)
 645       return DAG.getNode(AMDGPUISD::FMAX, DL, VT, LHS, RHS);
 646     else
 647       return DAG.getNode(AMDGPUISD::FMIN, DL, VT, LHS, RHS);
 648   }
 649   case ISD::SETCC_INVALID:
 650     llvm_unreachable("Invalid setcc condcode!");
 651   }
 652   return Op;
 653 }
 654
 655 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue &Op,
 656                                               SelectionDAG &DAG) const {
 657   LoadSDNode *Load = dyn_cast<LoadSDNode>(Op);
 658   EVT MemEltVT = Load->getMemoryVT().getVectorElementType();
 659   EVT EltVT = Op.getValueType().getVectorElementType();
 660   EVT PtrVT = Load->getBasePtr().getValueType();
 661   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
 662   SmallVector<SDValue, 8> Loads;
 663   SDLoc SL(Op);
 664
 665   for (unsigned i = 0, e = NumElts; i != e; ++i) {
 666     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
 667                     DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8), PtrVT));
 668     Loads.push_back(DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
 669                         Load->getChain(), Ptr,
 670                         MachinePointerInfo(Load->getMemOperand()->getValue()),
 671                         MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
 672                         Load->getAlignment()));
 673   }
 674   return DAG.getNode(ISD::BUILD_VECTOR, SL, Op.getValueType(),
 675                      Loads.data(), Loads.size());
 676 }
 677
 678 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
 679                                                SelectionDAG &DAG) const {
 680   StoreSDNode *Store = dyn_cast<StoreSDNode>(Op);
 681   EVT MemVT = Store->getMemoryVT();
 682   unsigned MemBits = MemVT.getSizeInBits();
 683
 684   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
 685   // truncating store into an i32 store.
 686   // XXX: We could also handle optimize other vector bitwidths.
 687   if (!MemVT.isVector() || MemBits > 32) {
 688     return SDValue();
 689   }
 690
 691   SDLoc DL(Op);
 692   const SDValue &Value = Store->getValue();
 693   EVT VT = Value.getValueType();
 694   const SDValue &Ptr = Store->getBasePtr();
 695   EVT MemEltVT = MemVT.getVectorElementType();
 696   unsigned MemEltBits = MemEltVT.getSizeInBits();
 697   unsigned MemNumElements = MemVT.getVectorNumElements();
 698   EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), MemVT.getSizeInBits());
 699   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, PackedVT);
 700
 701   SDValue PackedValue;
 702   for (unsigned i = 0; i < MemNumElements; ++i) {
 703     EVT ElemVT = VT.getVectorElementType();
 704     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
 705                               DAG.getConstant(i, MVT::i32));
 706     Elt = DAG.getZExtOrTrunc(Elt, DL, PackedVT);
 707     Elt = DAG.getNode(ISD::AND, DL, PackedVT, Elt, Mask);
 708     SDValue Shift = DAG.getConstant(MemEltBits * i, PackedVT);
 709     Elt = DAG.getNode(ISD::SHL, DL, PackedVT, Elt, Shift);
 710     if (i == 0) {
 711       PackedValue = Elt;
 712     } else {
 713       PackedValue = DAG.getNode(ISD::OR, DL, PackedVT, PackedValue, Elt);
 714     }
 715   }
 716   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
 717                       MachinePointerInfo(Store->getMemOperand()->getValue()),
 718                       Store->isVolatile(),  Store->isNonTemporal(),
 719                       Store->getAlignment());
 720 }
 721
 722 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
 723                                             SelectionDAG &DAG) const {
 724   StoreSDNode *Store = cast<StoreSDNode>(Op);
 725   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
 726   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
 727   EVT PtrVT = Store->getBasePtr().getValueType();
 728   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
 729   SDLoc SL(Op);
 730
 731   SmallVector<SDValue, 8> Chains;
 732
 733   for (unsigned i = 0, e = NumElts; i != e; ++i) {
 734     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
 735                               Store->getValue(), DAG.getConstant(i, MVT::i32));
 736     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT,
 737                               Store->getBasePtr(),
 738                             DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8),
 739                                             PtrVT));
 740     Chains.push_back(DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
 741                          MachinePointerInfo(Store->getMemOperand()->getValue()),
 742                          MemEltVT, Store->isVolatile(), Store->isNonTemporal(),
 743                          Store->getAlignment()));
 744   }
 745   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, &Chains[0], NumElts);
 746 }
 747
 748 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
 749   SDLoc DL(Op);
 750   LoadSDNode *Load = cast<LoadSDNode>(Op);
 751   ISD::LoadExtType ExtType = Load->getExtensionType();
 752   EVT VT = Op.getValueType();
 753   EVT MemVT = Load->getMemoryVT();
 754
 755   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
 756     // We can do the extload to 32-bits, and then need to separately extend to
 757     // 64-bits.
 758
 759     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
 760                                        Load->getChain(),
 761                                        Load->getBasePtr(),
 762                                        MemVT,
 763                                        Load->getMemOperand());
 764     return DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32);
 765   }
 766
 767   // Lower loads constant address space global variable loads
 768   if (Load->getAddressSpace() == AMDGPUAS::CONSTANT_ADDRESS &&
 769       isa<GlobalVariable>(GetUnderlyingObject(Load->getPointerInfo().V))) {
 770
 771     SDValue Ptr = DAG.getZExtOrTrunc(Load->getBasePtr(), DL,
 772         getPointerTy(AMDGPUAS::PRIVATE_ADDRESS));
 773     Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Ptr,
 774         DAG.getConstant(2, MVT::i32));
 775     return DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
 776                        Load->getChain(), Ptr,
 777                        DAG.getTargetConstant(0, MVT::i32), Op.getOperand(2));
 778   }
 779
 780   if (Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
 781       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
 782     return SDValue();
 783
 784
 785   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
 786                             DAG.getConstant(2, MVT::i32));
 787   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
 788                             Load->getChain(), Ptr,
 789                             DAG.getTargetConstant(0, MVT::i32),
 790                             Op.getOperand(2));
 791   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
 792                                 Load->getBasePtr(),
 793                                 DAG.getConstant(0x3, MVT::i32));
 794   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
 795                                  DAG.getConstant(3, MVT::i32));
 796
 797   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
 798
 799   EVT MemEltVT = MemVT.getScalarType();
 800   if (ExtType == ISD::SEXTLOAD) {
 801     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
 802     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode);
 803   }
 804
 805   return DAG.getZeroExtendInReg(Ret, DL, MemEltVT);
 806 }
 807
 808 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
 809   SDLoc DL(Op);
 810   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
 811   if (Result.getNode()) {
 812     return Result;
 813   }
 814
 815   StoreSDNode *Store = cast<StoreSDNode>(Op);
 816   SDValue Chain = Store->getChain();
 817   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
 818        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
 819       Store->getValue().getValueType().isVector()) {
 820     return SplitVectorStore(Op, DAG);
 821   }
 822
 823   EVT MemVT = Store->getMemoryVT();
 824   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
 825       MemVT.bitsLT(MVT::i32)) {
 826     unsigned Mask = 0;
 827     if (Store->getMemoryVT() == MVT::i8) {
 828       Mask = 0xff;
 829     } else if (Store->getMemoryVT() == MVT::i16) {
 830       Mask = 0xffff;
 831     }
 832     SDValue BasePtr = Store->getBasePtr();
 833     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
 834                               DAG.getConstant(2, MVT::i32));
 835     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
 836                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
 837
 838     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
 839                                   DAG.getConstant(0x3, MVT::i32));
 840
 841     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
 842                                    DAG.getConstant(3, MVT::i32));
 843
 844     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
 845                                     Store->getValue());
 846
 847     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
 848
 849     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
 850                                        MaskedValue, ShiftAmt);
 851
 852     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
 853                                   ShiftAmt);
 854     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
 855                           DAG.getConstant(0xffffffff, MVT::i32));
 856     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
 857
 858     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
 859     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
 860                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
 861   }
 862   return SDValue();
 863 }
 864
 865 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
 866     SelectionDAG &DAG) const {
 867   SDLoc DL(Op);
 868   EVT VT = Op.getValueType();
 869
 870   SDValue Num = Op.getOperand(0);
 871   SDValue Den = Op.getOperand(1);
 872
 873   SmallVector<SDValue, 8> Results;
 874
 875   // RCP =  URECIP(Den) = 2^32 / Den + e
 876   // e is rounding error.
 877   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
 878
 879   // RCP_LO = umulo(RCP, Den) */
 880   SDValue RCP_LO = DAG.getNode(ISD::UMULO, DL, VT, RCP, Den);
 881
 882   // RCP_HI = mulhu (RCP, Den) */
 883   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
 884
 885   // NEG_RCP_LO = -RCP_LO
 886   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 887                                                      RCP_LO);
 888
 889   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
 890   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
 891                                            NEG_RCP_LO, RCP_LO,
 892                                            ISD::SETEQ);
 893   // Calculate the rounding error from the URECIP instruction
 894   // E = mulhu(ABS_RCP_LO, RCP)
 895   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
 896
 897   // RCP_A_E = RCP + E
 898   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
 899
 900   // RCP_S_E = RCP - E
 901   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
 902
 903   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
 904   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
 905                                      RCP_A_E, RCP_S_E,
 906                                      ISD::SETEQ);
 907   // Quotient = mulhu(Tmp0, Num)
 908   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
 909
 910   // Num_S_Remainder = Quotient * Den
 911   SDValue Num_S_Remainder = DAG.getNode(ISD::UMULO, DL, VT, Quotient, Den);
 912
 913   // Remainder = Num - Num_S_Remainder
 914   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
 915
 916   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
 917   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
 918                                                  DAG.getConstant(-1, VT),
 919                                                  DAG.getConstant(0, VT),
 920                                                  ISD::SETUGE);
 921   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
 922   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
 923                                                   Num_S_Remainder,
 924                                                   DAG.getConstant(-1, VT),
 925                                                   DAG.getConstant(0, VT),
 926                                                   ISD::SETUGE);
 927   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
 928   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
 929                                                Remainder_GE_Zero);
 930
 931   // Calculate Division result:
 932
 933   // Quotient_A_One = Quotient + 1
 934   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
 935                                                          DAG.getConstant(1, VT));
 936
 937   // Quotient_S_One = Quotient - 1
 938   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
 939                                                          DAG.getConstant(1, VT));
 940
 941   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
 942   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
 943                                      Quotient, Quotient_A_One, ISD::SETEQ);
 944
 945   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
 946   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
 947                             Quotient_S_One, Div, ISD::SETEQ);
 948
 949   // Calculate Rem result:
 950
 951   // Remainder_S_Den = Remainder - Den
 952   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
 953
 954   // Remainder_A_Den = Remainder + Den
 955   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
 956
 957   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
 958   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
 959                                     Remainder, Remainder_S_Den, ISD::SETEQ);
 960
 961   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
 962   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
 963                             Remainder_A_Den, Rem, ISD::SETEQ);
 964   SDValue Ops[2];
 965   Ops[0] = Div;
 966   Ops[1] = Rem;
 967   return DAG.getMergeValues(Ops, 2, DL);
 968 }
 969
 970 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
 971                                                SelectionDAG &DAG) const {
 972   SDValue S0 = Op.getOperand(0);
 973   SDLoc DL(Op);
 974   if (Op.getValueType() != MVT::f32 || S0.getValueType() != MVT::i64)
 975     return SDValue();
 976
 977   // f32 uint_to_fp i64
 978   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
 979                            DAG.getConstant(0, MVT::i32));
 980   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
 981   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
 982                            DAG.getConstant(1, MVT::i32));
 983   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
 984   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
 985                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
 986   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
 987
 988 }
 989
 990 SDValue AMDGPUTargetLowering::ExpandSIGN_EXTEND_INREG(SDValue Op,
 991                                                       unsigned BitsDiff,
 992                                                       SelectionDAG &DAG) const {
 993   MVT VT = Op.getSimpleValueType();
 994   SDLoc DL(Op);
 995   SDValue Shift = DAG.getConstant(BitsDiff, VT);
 996   // Shift left by 'Shift' bits.
 997   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Op.getOperand(0), Shift);
 998   // Signed shift Right by 'Shift' bits.
 999   return DAG.getNode(ISD::SRA, DL, VT, Shl, Shift);
1000 }
1001
1002 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
1003                                                      SelectionDAG &DAG) const {
1004   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1005   MVT VT = Op.getSimpleValueType();
1006   MVT ScalarVT = VT.getScalarType();
1007
1008   unsigned SrcBits = ExtraVT.getScalarType().getSizeInBits();
1009   unsigned DestBits = ScalarVT.getSizeInBits();
1010   unsigned BitsDiff = DestBits - SrcBits;
1011
1012   if (!Subtarget->hasBFE())
1013     return ExpandSIGN_EXTEND_INREG(Op, BitsDiff, DAG);
1014
1015   SDValue Src = Op.getOperand(0);
1016   if (VT.isVector()) {
1017     SDLoc DL(Op);
1018     // Need to scalarize this, and revisit each of the scalars later.
1019     // TODO: Don't scalarize on Evergreen?
1020     unsigned NElts = VT.getVectorNumElements();
1021     SmallVector<SDValue, 8> Args;
1022     ExtractVectorElements(Src, DAG, Args, 0, NElts);
1023
1024     SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
1025     for (unsigned I = 0; I < NElts; ++I)
1026       Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
1027
1028     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args.data(), Args.size());
1029   }
1030
1031   if (SrcBits == 32) {
1032     SDLoc DL(Op);
1033
1034     // If the source is 32-bits, this is really half of a 2-register pair, and
1035     // we need to discard the unused half of the pair.
1036     SDValue TruncSrc = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Src);
1037     return DAG.getNode(ISD::SIGN_EXTEND, DL, VT, TruncSrc);
1038   }
1039
1040   unsigned NElts = VT.isVector() ? VT.getVectorNumElements() : 1;
1041
1042   // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
1043   // might not be worth the effort, and will need to expand to shifts when
1044   // fixing SGPR copies.
1045   if (SrcBits < 32 && DestBits <= 32) {
1046     SDLoc DL(Op);
1047     MVT ExtVT = (NElts == 1) ? MVT::i32 : MVT::getVectorVT(MVT::i32, NElts);
1048
1049     if (DestBits != 32)
1050       Src = DAG.getNode(ISD::ZERO_EXTEND, DL, ExtVT, Src);
1051
1052     // FIXME: This should use TargetConstant, but that hits assertions for
1053     // Evergreen.
1054     SDValue Ext = DAG.getNode(AMDGPUISD::BFE_I32, DL, ExtVT,
1055                               Op.getOperand(0), // Operand
1056                               DAG.getConstant(0, ExtVT), // Offset
1057                               DAG.getConstant(SrcBits, ExtVT)); // Width
1058
1059     // Truncate to the original type if necessary.
1060     if (ScalarVT == MVT::i32)
1061       return Ext;
1062     return DAG.getNode(ISD::TRUNCATE, DL, VT, Ext);
1063   }
1064
1065   // For small types, extend to 32-bits first.
1066   if (SrcBits < 32) {
1067     SDLoc DL(Op);
1068     MVT ExtVT = (NElts == 1) ? MVT::i32 : MVT::getVectorVT(MVT::i32, NElts);
1069
1070     SDValue TruncSrc = DAG.getNode(ISD::TRUNCATE, DL, ExtVT, Src);
1071     SDValue Ext32 = DAG.getNode(AMDGPUISD::BFE_I32,
1072                                 DL,
1073                                 ExtVT,
1074                                 TruncSrc, // Operand
1075                                 DAG.getConstant(0, ExtVT), // Offset
1076                                 DAG.getConstant(SrcBits, ExtVT)); // Width
1077
1078     return DAG.getNode(ISD::SIGN_EXTEND, DL, VT, Ext32);
1079   }
1080
1081   // For everything else, use the standard bitshift expansion.
1082   return ExpandSIGN_EXTEND_INREG(Op, BitsDiff, DAG);
1083 }
1084
1085 //===----------------------------------------------------------------------===//
1086 // Helper functions
1087 //===----------------------------------------------------------------------===//
1088
1089 void AMDGPUTargetLowering::getOriginalFunctionArgs(
1090                                SelectionDAG &DAG,
1091                                const Function *F,
1092                                const SmallVectorImpl<ISD::InputArg> &Ins,
1093                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
1094
1095   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
1096     if (Ins[i].ArgVT == Ins[i].VT) {
1097       OrigIns.push_back(Ins[i]);
1098       continue;
1099     }
1100
1101     EVT VT;
1102     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
1103       // Vector has been split into scalars.
1104       VT = Ins[i].ArgVT.getVectorElementType();
1105     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
1106                Ins[i].ArgVT.getVectorElementType() !=
1107                Ins[i].VT.getVectorElementType()) {
1108       // Vector elements have been promoted
1109       VT = Ins[i].ArgVT;
1110     } else {
1111       // Vector has been spilt into smaller vectors.
1112       VT = Ins[i].VT;
1113     }
1114
1115     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
1116                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
1117     OrigIns.push_back(Arg);
1118   }
1119 }
1120
1121 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
1122   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
1123     return CFP->isExactlyValue(1.0);
1124   }
1125   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
1126     return C->isAllOnesValue();
1127   }
1128   return false;
1129 }
1130
1131 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
1132   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
1133     return CFP->getValueAPF().isZero();
1134   }
1135   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
1136     return C->isNullValue();
1137   }
1138   return false;
1139 }
1140
1141 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
1142                                                   const TargetRegisterClass *RC,
1143                                                    unsigned Reg, EVT VT) const {
1144   MachineFunction &MF = DAG.getMachineFunction();
1145   MachineRegisterInfo &MRI = MF.getRegInfo();
1146   unsigned VirtualRegister;
1147   if (!MRI.isLiveIn(Reg)) {
1148     VirtualRegister = MRI.createVirtualRegister(RC);
1149     MRI.addLiveIn(Reg, VirtualRegister);
1150   } else {
1151     VirtualRegister = MRI.getLiveInVirtReg(Reg);
1152   }
1153   return DAG.getRegister(VirtualRegister, VT);
1154 }
1155
1156 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
1157
1158 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
1159   switch (Opcode) {
1160   default: return 0;
1161   // AMDIL DAG nodes
1162   NODE_NAME_CASE(CALL);
1163   NODE_NAME_CASE(UMUL);
1164   NODE_NAME_CASE(DIV_INF);
1165   NODE_NAME_CASE(RET_FLAG);
1166   NODE_NAME_CASE(BRANCH_COND);
1167
1168   // AMDGPU DAG nodes
1169   NODE_NAME_CASE(DWORDADDR)
1170   NODE_NAME_CASE(FRACT)
1171   NODE_NAME_CASE(FMAX)
1172   NODE_NAME_CASE(SMAX)
1173   NODE_NAME_CASE(UMAX)
1174   NODE_NAME_CASE(FMIN)
1175   NODE_NAME_CASE(SMIN)
1176   NODE_NAME_CASE(UMIN)
1177   NODE_NAME_CASE(BFE_U32)
1178   NODE_NAME_CASE(BFE_I32)
1179   NODE_NAME_CASE(BFI)
1180   NODE_NAME_CASE(BFM)
1181   NODE_NAME_CASE(URECIP)
1182   NODE_NAME_CASE(DOT4)
1183   NODE_NAME_CASE(EXPORT)
1184   NODE_NAME_CASE(CONST_ADDRESS)
1185   NODE_NAME_CASE(REGISTER_LOAD)
1186   NODE_NAME_CASE(REGISTER_STORE)
1187   NODE_NAME_CASE(LOAD_CONSTANT)
1188   NODE_NAME_CASE(LOAD_INPUT)
1189   NODE_NAME_CASE(SAMPLE)
1190   NODE_NAME_CASE(SAMPLEB)
1191   NODE_NAME_CASE(SAMPLED)
1192   NODE_NAME_CASE(SAMPLEL)
1193   NODE_NAME_CASE(STORE_MSKOR)
1194   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
1195   }
1196 }
1197
1198 void AMDGPUTargetLowering::computeMaskedBitsForTargetNode(
1199   const SDValue Op,
1200   APInt &KnownZero,
1201   APInt &KnownOne,
1202   const SelectionDAG &DAG,
1203   unsigned Depth) const {
1204   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
1205 }