lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 131   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 132
 133   setOperationAction(ISD::FREM, MVT::f32, Custom);
 134   setOperationAction(ISD::FREM, MVT::f64, Custom);
 135
 136   // Lower floating point store/load to integer store/load to reduce the number
 137   // of patterns in tablegen.
 138   setOperationAction(ISD::STORE, MVT::f32, Promote);
 139   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 140
 141   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 142   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 143
 144   setOperationAction(ISD::STORE, MVT::i64, Promote);
 145   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 146
 147   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 152
 153   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 155
 156   setOperationAction(ISD::STORE, MVT::f64, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 158
 159   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 160   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 161
 162   // Custom lowering of vector stores is required for local address space
 163   // stores.
 164   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 165   // XXX: Native v2i32 local address space stores are possible, but not
 166   // currently implemented.
 167   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 168
 169   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 170   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 171   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 172
 173   // XXX: This can be change to Custom, once ExpandVectorStores can
 174   // handle 64-bit stores.
 175   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 176
 177   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 178   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 179   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 180   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 181   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 182
 183
 184   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 185   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 186
 187   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::i64, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::i64, MVT::v2i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 201
 202   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 204
 205   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 206   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 207
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 211   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 217   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 218
 219   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 220   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 221   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 222   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 223   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 224   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 226   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 227   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 228   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 229   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 230   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 231
 232   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 233
 234   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 235     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 236     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 237     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 238     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 239   }
 240
 241   if (!Subtarget->hasBFI()) {
 242     // fcopysign can be done in a single instruction with BFI.
 243     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 244     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 245   }
 246
 247   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 248
 249   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 250   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 251   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 252
 253   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 254   for (MVT VT : ScalarIntVTs) {
 255     setOperationAction(ISD::SREM, VT, Expand);
 256     setOperationAction(ISD::SDIV, VT, Expand);
 257
 258     // GPU does not have divrem function for signed or unsigned.
 259     setOperationAction(ISD::SDIVREM, VT, Custom);
 260     setOperationAction(ISD::UDIVREM, VT, Custom);
 261
 262     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 263     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 264     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 265
 266     setOperationAction(ISD::BSWAP, VT, Expand);
 267     setOperationAction(ISD::CTTZ, VT, Expand);
 268     setOperationAction(ISD::CTLZ, VT, Expand);
 269   }
 270
 271   if (!Subtarget->hasBCNT(32))
 272     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 273
 274   if (!Subtarget->hasBCNT(64))
 275     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 276
 277   // The hardware supports 32-bit ROTR, but not ROTL.
 278   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 279   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 280   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 281
 282   setOperationAction(ISD::MUL, MVT::i64, Expand);
 283   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 284   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 285   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 286   setOperationAction(ISD::UREM, MVT::i32, Expand);
 287   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 288   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 289   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 290   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 291   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 292
 293   if (!Subtarget->hasFFBH())
 294     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 295
 296   if (!Subtarget->hasFFBL())
 297     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 298
 299   static const MVT::SimpleValueType VectorIntTypes[] = {
 300     MVT::v2i32, MVT::v4i32
 301   };
 302
 303   for (MVT VT : VectorIntTypes) {
 304     // Expand the following operations for the current type by default.
 305     setOperationAction(ISD::ADD,  VT, Expand);
 306     setOperationAction(ISD::AND,  VT, Expand);
 307     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 308     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 309     setOperationAction(ISD::MUL,  VT, Expand);
 310     setOperationAction(ISD::OR,   VT, Expand);
 311     setOperationAction(ISD::SHL,  VT, Expand);
 312     setOperationAction(ISD::SRA,  VT, Expand);
 313     setOperationAction(ISD::SRL,  VT, Expand);
 314     setOperationAction(ISD::ROTL, VT, Expand);
 315     setOperationAction(ISD::ROTR, VT, Expand);
 316     setOperationAction(ISD::SUB,  VT, Expand);
 317     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 318     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 319     setOperationAction(ISD::SDIV, VT, Expand);
 320     setOperationAction(ISD::UDIV, VT, Expand);
 321     setOperationAction(ISD::SREM, VT, Expand);
 322     setOperationAction(ISD::UREM, VT, Expand);
 323     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 324     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325     setOperationAction(ISD::SDIVREM, VT, Custom);
 326     setOperationAction(ISD::UDIVREM, VT, Custom);
 327     setOperationAction(ISD::ADDC, VT, Expand);
 328     setOperationAction(ISD::SUBC, VT, Expand);
 329     setOperationAction(ISD::ADDE, VT, Expand);
 330     setOperationAction(ISD::SUBE, VT, Expand);
 331     setOperationAction(ISD::SELECT, VT, Expand);
 332     setOperationAction(ISD::VSELECT, VT, Expand);
 333     setOperationAction(ISD::SELECT_CC, VT, Expand);
 334     setOperationAction(ISD::XOR,  VT, Expand);
 335     setOperationAction(ISD::BSWAP, VT, Expand);
 336     setOperationAction(ISD::CTPOP, VT, Expand);
 337     setOperationAction(ISD::CTTZ, VT, Expand);
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 339     setOperationAction(ISD::CTLZ, VT, Expand);
 340     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 341     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 342   }
 343
 344   static const MVT::SimpleValueType FloatVectorTypes[] = {
 345     MVT::v2f32, MVT::v4f32
 346   };
 347
 348   for (MVT VT : FloatVectorTypes) {
 349     setOperationAction(ISD::FABS, VT, Expand);
 350     setOperationAction(ISD::FMINNUM, VT, Expand);
 351     setOperationAction(ISD::FMAXNUM, VT, Expand);
 352     setOperationAction(ISD::FADD, VT, Expand);
 353     setOperationAction(ISD::FCEIL, VT, Expand);
 354     setOperationAction(ISD::FCOS, VT, Expand);
 355     setOperationAction(ISD::FDIV, VT, Expand);
 356     setOperationAction(ISD::FEXP2, VT, Expand);
 357     setOperationAction(ISD::FLOG2, VT, Expand);
 358     setOperationAction(ISD::FREM, VT, Expand);
 359     setOperationAction(ISD::FPOW, VT, Expand);
 360     setOperationAction(ISD::FFLOOR, VT, Expand);
 361     setOperationAction(ISD::FTRUNC, VT, Expand);
 362     setOperationAction(ISD::FMUL, VT, Expand);
 363     setOperationAction(ISD::FMA, VT, Expand);
 364     setOperationAction(ISD::FRINT, VT, Expand);
 365     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 366     setOperationAction(ISD::FSQRT, VT, Expand);
 367     setOperationAction(ISD::FSIN, VT, Expand);
 368     setOperationAction(ISD::FSUB, VT, Expand);
 369     setOperationAction(ISD::FNEG, VT, Expand);
 370     setOperationAction(ISD::SELECT, VT, Expand);
 371     setOperationAction(ISD::VSELECT, VT, Expand);
 372     setOperationAction(ISD::SELECT_CC, VT, Expand);
 373     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 374     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 375   }
 376
 377   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 378   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 379
 380   setTargetDAGCombine(ISD::MUL);
 381   setTargetDAGCombine(ISD::SELECT);
 382   setTargetDAGCombine(ISD::SELECT_CC);
 383   setTargetDAGCombine(ISD::STORE);
 384
 385   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 386   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 387
 388   setSchedulingPreference(Sched::RegPressure);
 389   setJumpIsExpensive(true);
 390
 391   // SI at least has hardware support for floating point exceptions, but no way
 392   // of using or handling them is implemented. They are also optional in OpenCL
 393   // (Section 7.3)
 394   setHasFloatingPointExceptions(false);
 395
 396   setSelectIsExpensive(false);
 397   PredictableSelectIsExpensive = false;
 398
 399   // There are no integer divide instructions, and these expand to a pretty
 400   // large sequence of instructions.
 401   setIntDivIsCheap(false);
 402   setPow2SDivIsCheap(false);
 403
 404   // FIXME: Need to really handle these.
 405   MaxStoresPerMemcpy  = 4096;
 406   MaxStoresPerMemmove = 4096;
 407   MaxStoresPerMemset  = 4096;
 408 }
 409
 410 //===----------------------------------------------------------------------===//
 411 // Target Information
 412 //===----------------------------------------------------------------------===//
 413
 414 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 415   return MVT::i32;
 416 }
 417
 418 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 419   return true;
 420 }
 421
 422 // The backend supports 32 and 64 bit floating point immediates.
 423 // FIXME: Why are we reporting vectors of FP immediates as legal?
 424 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 425   EVT ScalarVT = VT.getScalarType();
 426   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 427 }
 428
 429 // We don't want to shrink f64 / f32 constants.
 430 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 431   EVT ScalarVT = VT.getScalarType();
 432   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 433 }
 434
 435 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 436                                                    EVT CastTy) const {
 437   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 438     return true;
 439
 440   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 441   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 442
 443   return ((LScalarSize <= CastScalarSize) ||
 444           (CastScalarSize >= 32) ||
 445           (LScalarSize < 32));
 446 }
 447
 448 //===---------------------------------------------------------------------===//
 449 // Target Properties
 450 //===---------------------------------------------------------------------===//
 451
 452 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 453   assert(VT.isFloatingPoint());
 454   return VT == MVT::f32 || VT == MVT::f64;
 455 }
 456
 457 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 458   assert(VT.isFloatingPoint());
 459   return VT == MVT::f32 || VT == MVT::f64;
 460 }
 461
 462 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 463   // Truncate is just accessing a subregister.
 464   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 465 }
 466
 467 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 468   // Truncate is just accessing a subregister.
 469   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 470          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 471 }
 472
 473 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 474   const DataLayout *DL = getDataLayout();
 475   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 476   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 477
 478   return SrcSize == 32 && DestSize == 64;
 479 }
 480
 481 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 482   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 483   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 484   // this will enable reducing 64-bit operations the 32-bit, which is always
 485   // good.
 486   return Src == MVT::i32 && Dest == MVT::i64;
 487 }
 488
 489 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 490   return isZExtFree(Val.getValueType(), VT2);
 491 }
 492
 493 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 494   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 495   // limited number of native 64-bit operations. Shrinking an operation to fit
 496   // in a single 32-bit register should always be helpful. As currently used,
 497   // this is much less general than the name suggests, and is only used in
 498   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 499   // not profitable, and may actually be harmful.
 500   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 501 }
 502
 503 //===---------------------------------------------------------------------===//
 504 // TargetLowering Callbacks
 505 //===---------------------------------------------------------------------===//
 506
 507 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 508                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 509
 510   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 511 }
 512
 513 SDValue AMDGPUTargetLowering::LowerReturn(
 514                                      SDValue Chain,
 515                                      CallingConv::ID CallConv,
 516                                      bool isVarArg,
 517                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 518                                      const SmallVectorImpl<SDValue> &OutVals,
 519                                      SDLoc DL, SelectionDAG &DAG) const {
 520   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 521 }
 522
 523 //===---------------------------------------------------------------------===//
 524 // Target specific lowering
 525 //===---------------------------------------------------------------------===//
 526
 527 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 528                                         SmallVectorImpl<SDValue> &InVals) const {
 529   SDValue Callee = CLI.Callee;
 530   SelectionDAG &DAG = CLI.DAG;
 531
 532   const Function &Fn = *DAG.getMachineFunction().getFunction();
 533
 534   StringRef FuncName("<unknown>");
 535
 536   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 537     FuncName = G->getSymbol();
 538   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 539     FuncName = G->getGlobal()->getName();
 540
 541   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 542   DAG.getContext()->diagnose(NoCalls);
 543   return SDValue();
 544 }
 545
 546 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 547                                              SelectionDAG &DAG) const {
 548   switch (Op.getOpcode()) {
 549   default:
 550     Op.getNode()->dump();
 551     llvm_unreachable("Custom lowering code for this"
 552                      "instruction is not implemented yet!");
 553     break;
 554   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 555   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 556   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 557   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 558   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 559   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 560   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 561   case ISD::FREM: return LowerFREM(Op, DAG);
 562   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 563   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 564   case ISD::FRINT: return LowerFRINT(Op, DAG);
 565   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 566   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 567   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 568   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 569   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 570   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 571   }
 572   return Op;
 573 }
 574
 575 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 576                                               SmallVectorImpl<SDValue> &Results,
 577                                               SelectionDAG &DAG) const {
 578   switch (N->getOpcode()) {
 579   case ISD::SIGN_EXTEND_INREG:
 580     // Different parts of legalization seem to interpret which type of
 581     // sign_extend_inreg is the one to check for custom lowering. The extended
 582     // from type is what really matters, but some places check for custom
 583     // lowering of the result type. This results in trying to use
 584     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 585     // nothing here and let the illegal result integer be handled normally.
 586     return;
 587   case ISD::LOAD: {
 588     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 589     if (!Node)
 590       return;
 591
 592     Results.push_back(SDValue(Node, 0));
 593     Results.push_back(SDValue(Node, 1));
 594     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 595     // function
 596     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 597     return;
 598   }
 599   case ISD::STORE: {
 600     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 601     if (Lowered.getNode())
 602       Results.push_back(Lowered);
 603     return;
 604   }
 605   default:
 606     return;
 607   }
 608 }
 609
 610 // FIXME: This implements accesses to initialized globals in the constant
 611 // address space by copying them to private and accessing that. It does not
 612 // properly handle illegal types or vectors. The private vector loads are not
 613 // scalarized, and the illegal scalars hit an assertion. This technique will not
 614 // work well with large initializers, and this should eventually be
 615 // removed. Initialized globals should be placed into a data section that the
 616 // runtime will load into a buffer before the kernel is executed. Uses of the
 617 // global need to be replaced with a pointer loaded from an implicit kernel
 618 // argument into this buffer holding the copy of the data, which will remove the
 619 // need for any of this.
 620 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 621                                                        const GlobalValue *GV,
 622                                                        const SDValue &InitPtr,
 623                                                        SDValue Chain,
 624                                                        SelectionDAG &DAG) const {
 625   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 626   SDLoc DL(InitPtr);
 627   Type *InitTy = Init->getType();
 628
 629   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 630     EVT VT = EVT::getEVT(InitTy);
 631     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 632     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 633                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 634                         TD->getPrefTypeAlignment(InitTy));
 635   }
 636
 637   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 638     EVT VT = EVT::getEVT(CFP->getType());
 639     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 640     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 641                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 642                  TD->getPrefTypeAlignment(CFP->getType()));
 643   }
 644
 645   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 646     const StructLayout *SL = TD->getStructLayout(ST);
 647
 648     EVT PtrVT = InitPtr.getValueType();
 649     SmallVector<SDValue, 8> Chains;
 650
 651     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 652       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 653       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 654
 655       Constant *Elt = Init->getAggregateElement(I);
 656       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 657     }
 658
 659     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 660   }
 661
 662   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 663     EVT PtrVT = InitPtr.getValueType();
 664
 665     unsigned NumElements;
 666     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 667       NumElements = AT->getNumElements();
 668     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 669       NumElements = VT->getNumElements();
 670     else
 671       llvm_unreachable("Unexpected type");
 672
 673     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 674     SmallVector<SDValue, 8> Chains;
 675     for (unsigned i = 0; i < NumElements; ++i) {
 676       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 677       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 678
 679       Constant *Elt = Init->getAggregateElement(i);
 680       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 681     }
 682
 683     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 684   }
 685
 686   if (isa<UndefValue>(Init)) {
 687     EVT VT = EVT::getEVT(InitTy);
 688     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 689     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 690                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 691                         TD->getPrefTypeAlignment(InitTy));
 692   }
 693
 694   Init->dump();
 695   llvm_unreachable("Unhandled constant initializer");
 696 }
 697
 698 static bool hasDefinedInitializer(const GlobalValue *GV) {
 699   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 700   if (!GVar || !GVar->hasInitializer())
 701     return false;
 702
 703   if (isa<UndefValue>(GVar->getInitializer()))
 704     return false;
 705
 706   return true;
 707 }
 708
 709 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 710                                                  SDValue Op,
 711                                                  SelectionDAG &DAG) const {
 712
 713   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 714   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 715   const GlobalValue *GV = G->getGlobal();
 716
 717   switch (G->getAddressSpace()) {
 718   case AMDGPUAS::LOCAL_ADDRESS: {
 719     // XXX: What does the value of G->getOffset() mean?
 720     assert(G->getOffset() == 0 &&
 721          "Do not know what to do with an non-zero offset");
 722
 723     // TODO: We could emit code to handle the initialization somewhere.
 724     if (hasDefinedInitializer(GV))
 725       break;
 726
 727     unsigned Offset;
 728     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 729       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 730       Offset = MFI->LDSSize;
 731       MFI->LocalMemoryObjects[GV] = Offset;
 732       // XXX: Account for alignment?
 733       MFI->LDSSize += Size;
 734     } else {
 735       Offset = MFI->LocalMemoryObjects[GV];
 736     }
 737
 738     return DAG.getConstant(Offset, getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 739   }
 740   case AMDGPUAS::CONSTANT_ADDRESS: {
 741     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 742     Type *EltType = GV->getType()->getElementType();
 743     unsigned Size = TD->getTypeAllocSize(EltType);
 744     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 745
 746     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 747     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 748
 749     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 750     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 751
 752     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 753     if (!Var->hasInitializer()) {
 754       // This has no use, but bugpoint will hit it.
 755       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 756     }
 757
 758     const Constant *Init = Var->getInitializer();
 759     SmallVector<SDNode*, 8> WorkList;
 760
 761     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 762                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 763       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 764         continue;
 765       WorkList.push_back(*I);
 766     }
 767     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 768     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 769                                            E = WorkList.end(); I != E; ++I) {
 770       SmallVector<SDValue, 8> Ops;
 771       Ops.push_back(Chain);
 772       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 773         Ops.push_back((*I)->getOperand(i));
 774       }
 775       DAG.UpdateNodeOperands(*I, Ops);
 776     }
 777     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 778   }
 779   }
 780
 781   const Function &Fn = *DAG.getMachineFunction().getFunction();
 782   DiagnosticInfoUnsupported BadInit(Fn,
 783                                     "initializer for address space");
 784   DAG.getContext()->diagnose(BadInit);
 785   return SDValue();
 786 }
 787
 788 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 789                                                   SelectionDAG &DAG) const {
 790   SmallVector<SDValue, 8> Args;
 791   SDValue A = Op.getOperand(0);
 792   SDValue B = Op.getOperand(1);
 793
 794   DAG.ExtractVectorElements(A, Args);
 795   DAG.ExtractVectorElements(B, Args);
 796
 797   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 798 }
 799
 800 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 801                                                      SelectionDAG &DAG) const {
 802
 803   SmallVector<SDValue, 8> Args;
 804   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 805   EVT VT = Op.getValueType();
 806   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 807                             VT.getVectorNumElements());
 808
 809   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 810 }
 811
 812 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 813                                               SelectionDAG &DAG) const {
 814
 815   MachineFunction &MF = DAG.getMachineFunction();
 816   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
 817       getTargetMachine().getSubtargetImpl()->getFrameLowering());
 818
 819   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 820
 821   unsigned FrameIndex = FIN->getIndex();
 822   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 823   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 824                          Op.getValueType());
 825 }
 826
 827 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 828     SelectionDAG &DAG) const {
 829   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 830   SDLoc DL(Op);
 831   EVT VT = Op.getValueType();
 832
 833   switch (IntrinsicID) {
 834     default: return Op;
 835     case AMDGPUIntrinsic::AMDGPU_abs:
 836     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 837       return LowerIntrinsicIABS(Op, DAG);
 838     case AMDGPUIntrinsic::AMDGPU_lrp:
 839       return LowerIntrinsicLRP(Op, DAG);
 840     case AMDGPUIntrinsic::AMDGPU_fract:
 841     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 842       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 843
 844     case AMDGPUIntrinsic::AMDGPU_clamp:
 845     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 846       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 847                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 848
 849     case Intrinsic::AMDGPU_div_scale: {
 850       // 3rd parameter required to be a constant.
 851       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 852       if (!Param)
 853         return DAG.getUNDEF(VT);
 854
 855       // Translate to the operands expected by the machine instruction. The
 856       // first parameter must be the same as the first instruction.
 857       SDValue Numerator = Op.getOperand(1);
 858       SDValue Denominator = Op.getOperand(2);
 859
 860       // Note this order is opposite of the machine instruction's operations,
 861       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 862       // intrinsic has the numerator as the first operand to match a normal
 863       // division operation.
 864
 865       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 866
 867       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 868                          Denominator, Numerator);
 869     }
 870
 871     case Intrinsic::AMDGPU_div_fmas:
 872       // FIXME: Dropping bool parameter. Work is needed to support the implicit
 873       // read from VCC.
 874       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 875                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 876
 877     case Intrinsic::AMDGPU_div_fixup:
 878       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 879                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 880
 881     case Intrinsic::AMDGPU_trig_preop:
 882       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 883                          Op.getOperand(1), Op.getOperand(2));
 884
 885     case Intrinsic::AMDGPU_rcp:
 886       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 887
 888     case Intrinsic::AMDGPU_rsq:
 889       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 890
 891     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 892       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 893
 894     case Intrinsic::AMDGPU_rsq_clamped:
 895       return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 896
 897     case Intrinsic::AMDGPU_ldexp:
 898       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 899                                                    Op.getOperand(2));
 900
 901     case AMDGPUIntrinsic::AMDGPU_imax:
 902       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 903                                                   Op.getOperand(2));
 904     case AMDGPUIntrinsic::AMDGPU_umax:
 905       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 906                                                   Op.getOperand(2));
 907     case AMDGPUIntrinsic::AMDGPU_imin:
 908       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 909                                                   Op.getOperand(2));
 910     case AMDGPUIntrinsic::AMDGPU_umin:
 911       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 912                                                   Op.getOperand(2));
 913
 914     case AMDGPUIntrinsic::AMDGPU_umul24:
 915       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 916                          Op.getOperand(1), Op.getOperand(2));
 917
 918     case AMDGPUIntrinsic::AMDGPU_imul24:
 919       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 920                          Op.getOperand(1), Op.getOperand(2));
 921
 922     case AMDGPUIntrinsic::AMDGPU_umad24:
 923       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 924                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 925
 926     case AMDGPUIntrinsic::AMDGPU_imad24:
 927       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 928                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 929
 930     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 931       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 932
 933     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 934       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 935
 936     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 937       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 938
 939     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 940       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 941
 942     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 943       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 944                          Op.getOperand(1),
 945                          Op.getOperand(2),
 946                          Op.getOperand(3));
 947
 948     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 949       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 950                          Op.getOperand(1),
 951                          Op.getOperand(2),
 952                          Op.getOperand(3));
 953
 954     case AMDGPUIntrinsic::AMDGPU_bfi:
 955       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 956                          Op.getOperand(1),
 957                          Op.getOperand(2),
 958                          Op.getOperand(3));
 959
 960     case AMDGPUIntrinsic::AMDGPU_bfm:
 961       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 962                          Op.getOperand(1),
 963                          Op.getOperand(2));
 964
 965     case AMDGPUIntrinsic::AMDGPU_brev:
 966       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
 967
 968     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
 969       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 970
 971     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
 972       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 973     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
 974       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
 975   }
 976 }
 977
 978 ///IABS(a) = SMAX(sub(0, a), a)
 979 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 980                                                  SelectionDAG &DAG) const {
 981   SDLoc DL(Op);
 982   EVT VT = Op.getValueType();
 983   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 984                                               Op.getOperand(1));
 985
 986   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 987 }
 988
 989 /// Linear Interpolation
 990 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 991 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 992                                                 SelectionDAG &DAG) const {
 993   SDLoc DL(Op);
 994   EVT VT = Op.getValueType();
 995   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 996                                 DAG.getConstantFP(1.0f, MVT::f32),
 997                                 Op.getOperand(1));
 998   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 999                                                     Op.getOperand(3));
1000   return DAG.getNode(ISD::FADD, DL, VT,
1001       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1002       OneSubAC);
1003 }
1004
1005 /// \brief Generate Min/Max node
1006 SDValue AMDGPUTargetLowering::CombineFMinMax(SDLoc DL,
1007                                              EVT VT,
1008                                              SDValue LHS,
1009                                              SDValue RHS,
1010                                              SDValue True,
1011                                              SDValue False,
1012                                              SDValue CC,
1013                                              SelectionDAG &DAG) const {
1014   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1015     return SDValue();
1016
1017   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1018   switch (CCOpcode) {
1019   case ISD::SETOEQ:
1020   case ISD::SETONE:
1021   case ISD::SETUNE:
1022   case ISD::SETNE:
1023   case ISD::SETUEQ:
1024   case ISD::SETEQ:
1025   case ISD::SETFALSE:
1026   case ISD::SETFALSE2:
1027   case ISD::SETTRUE:
1028   case ISD::SETTRUE2:
1029   case ISD::SETUO:
1030   case ISD::SETO:
1031     break;
1032   case ISD::SETULE:
1033   case ISD::SETULT:
1034   case ISD::SETOLE:
1035   case ISD::SETOLT:
1036   case ISD::SETLE:
1037   case ISD::SETLT: {
1038     // We need to permute the operands to get the correct NaN behavior. The
1039     // selected operand is the second one based on the failing compare with NaN,
1040     // so permute it based on the compare type the hardware uses.
1041     if (LHS == True)
1042       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1043     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1044   }
1045   case ISD::SETGT:
1046   case ISD::SETGE:
1047   case ISD::SETUGE:
1048   case ISD::SETOGE:
1049   case ISD::SETUGT:
1050   case ISD::SETOGT: {
1051     if (LHS == True)
1052       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1053     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1054   }
1055   case ISD::SETCC_INVALID:
1056     llvm_unreachable("Invalid setcc condcode!");
1057   }
1058   return SDValue();
1059 }
1060
1061 /// \brief Generate Min/Max node
1062 SDValue AMDGPUTargetLowering::CombineIMinMax(SDLoc DL,
1063                                              EVT VT,
1064                                              SDValue LHS,
1065                                              SDValue RHS,
1066                                              SDValue True,
1067                                              SDValue False,
1068                                              SDValue CC,
1069                                              SelectionDAG &DAG) const {
1070   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1071     return SDValue();
1072
1073   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1074   switch (CCOpcode) {
1075   case ISD::SETULE:
1076   case ISD::SETULT: {
1077     unsigned Opc = (LHS == True) ? AMDGPUISD::UMIN : AMDGPUISD::UMAX;
1078     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1079   }
1080   case ISD::SETLE:
1081   case ISD::SETLT: {
1082     unsigned Opc = (LHS == True) ? AMDGPUISD::SMIN : AMDGPUISD::SMAX;
1083     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1084   }
1085   case ISD::SETGT:
1086   case ISD::SETGE: {
1087     unsigned Opc = (LHS == True) ? AMDGPUISD::SMAX : AMDGPUISD::SMIN;
1088     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1089   }
1090   case ISD::SETUGE:
1091   case ISD::SETUGT: {
1092     unsigned Opc = (LHS == True) ? AMDGPUISD::UMAX : AMDGPUISD::UMIN;
1093     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1094   }
1095   default:
1096     return SDValue();
1097   }
1098 }
1099
1100 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1101                                                   SelectionDAG &DAG) const {
1102   LoadSDNode *Load = cast<LoadSDNode>(Op);
1103   EVT MemVT = Load->getMemoryVT();
1104   EVT MemEltVT = MemVT.getVectorElementType();
1105
1106   EVT LoadVT = Op.getValueType();
1107   EVT EltVT = LoadVT.getVectorElementType();
1108   EVT PtrVT = Load->getBasePtr().getValueType();
1109
1110   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1111   SmallVector<SDValue, 8> Loads;
1112   SmallVector<SDValue, 8> Chains;
1113
1114   SDLoc SL(Op);
1115   unsigned MemEltSize = MemEltVT.getStoreSize();
1116   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1117
1118   for (unsigned i = 0; i < NumElts; ++i) {
1119     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1120                               DAG.getConstant(i * MemEltSize, PtrVT));
1121
1122     SDValue NewLoad
1123       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1124                        Load->getChain(), Ptr,
1125                        SrcValue.getWithOffset(i * MemEltSize),
1126                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1127                        Load->isInvariant(), Load->getAlignment());
1128     Loads.push_back(NewLoad.getValue(0));
1129     Chains.push_back(NewLoad.getValue(1));
1130   }
1131
1132   SDValue Ops[] = {
1133     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1134     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1135   };
1136
1137   return DAG.getMergeValues(Ops, SL);
1138 }
1139
1140 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1141                                               SelectionDAG &DAG) const {
1142   EVT VT = Op.getValueType();
1143
1144   // If this is a 2 element vector, we really want to scalarize and not create
1145   // weird 1 element vectors.
1146   if (VT.getVectorNumElements() == 2)
1147     return ScalarizeVectorLoad(Op, DAG);
1148
1149   LoadSDNode *Load = cast<LoadSDNode>(Op);
1150   SDValue BasePtr = Load->getBasePtr();
1151   EVT PtrVT = BasePtr.getValueType();
1152   EVT MemVT = Load->getMemoryVT();
1153   SDLoc SL(Op);
1154   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1155
1156   EVT LoVT, HiVT;
1157   EVT LoMemVT, HiMemVT;
1158   SDValue Lo, Hi;
1159
1160   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1161   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1162   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1163   SDValue LoLoad
1164     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1165                      Load->getChain(), BasePtr,
1166                      SrcValue,
1167                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1168                      Load->isInvariant(), Load->getAlignment());
1169
1170   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1171                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1172
1173   SDValue HiLoad
1174     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1175                      Load->getChain(), HiPtr,
1176                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1177                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1178                      Load->isInvariant(), Load->getAlignment());
1179
1180   SDValue Ops[] = {
1181     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1182     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1183                 LoLoad.getValue(1), HiLoad.getValue(1))
1184   };
1185
1186   return DAG.getMergeValues(Ops, SL);
1187 }
1188
1189 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1190                                                SelectionDAG &DAG) const {
1191   StoreSDNode *Store = cast<StoreSDNode>(Op);
1192   EVT MemVT = Store->getMemoryVT();
1193   unsigned MemBits = MemVT.getSizeInBits();
1194
1195   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1196   // truncating store into an i32 store.
1197   // XXX: We could also handle optimize other vector bitwidths.
1198   if (!MemVT.isVector() || MemBits > 32) {
1199     return SDValue();
1200   }
1201
1202   SDLoc DL(Op);
1203   SDValue Value = Store->getValue();
1204   EVT VT = Value.getValueType();
1205   EVT ElemVT = VT.getVectorElementType();
1206   SDValue Ptr = Store->getBasePtr();
1207   EVT MemEltVT = MemVT.getVectorElementType();
1208   unsigned MemEltBits = MemEltVT.getSizeInBits();
1209   unsigned MemNumElements = MemVT.getVectorNumElements();
1210   unsigned PackedSize = MemVT.getStoreSizeInBits();
1211   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1212
1213   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1214
1215   SDValue PackedValue;
1216   for (unsigned i = 0; i < MemNumElements; ++i) {
1217     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1218                               DAG.getConstant(i, MVT::i32));
1219     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1220     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1221
1222     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1223     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1224
1225     if (i == 0) {
1226       PackedValue = Elt;
1227     } else {
1228       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1229     }
1230   }
1231
1232   if (PackedSize < 32) {
1233     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1234     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1235                              Store->getMemOperand()->getPointerInfo(),
1236                              PackedVT,
1237                              Store->isNonTemporal(), Store->isVolatile(),
1238                              Store->getAlignment());
1239   }
1240
1241   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1242                       Store->getMemOperand()->getPointerInfo(),
1243                       Store->isVolatile(),  Store->isNonTemporal(),
1244                       Store->getAlignment());
1245 }
1246
1247 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1248                                                    SelectionDAG &DAG) const {
1249   StoreSDNode *Store = cast<StoreSDNode>(Op);
1250   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1251   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1252   EVT PtrVT = Store->getBasePtr().getValueType();
1253   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1254   SDLoc SL(Op);
1255
1256   SmallVector<SDValue, 8> Chains;
1257
1258   unsigned EltSize = MemEltVT.getStoreSize();
1259   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1260
1261   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1262     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1263                               Store->getValue(),
1264                               DAG.getConstant(i, MVT::i32));
1265
1266     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), PtrVT);
1267     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1268     SDValue NewStore =
1269       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1270                         SrcValue.getWithOffset(i * EltSize),
1271                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1272                         Store->getAlignment());
1273     Chains.push_back(NewStore);
1274   }
1275
1276   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1277 }
1278
1279 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1280                                                SelectionDAG &DAG) const {
1281   StoreSDNode *Store = cast<StoreSDNode>(Op);
1282   SDValue Val = Store->getValue();
1283   EVT VT = Val.getValueType();
1284
1285   // If this is a 2 element vector, we really want to scalarize and not create
1286   // weird 1 element vectors.
1287   if (VT.getVectorNumElements() == 2)
1288     return ScalarizeVectorStore(Op, DAG);
1289
1290   EVT MemVT = Store->getMemoryVT();
1291   SDValue Chain = Store->getChain();
1292   SDValue BasePtr = Store->getBasePtr();
1293   SDLoc SL(Op);
1294
1295   EVT LoVT, HiVT;
1296   EVT LoMemVT, HiMemVT;
1297   SDValue Lo, Hi;
1298
1299   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1300   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1301   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1302
1303   EVT PtrVT = BasePtr.getValueType();
1304   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1305                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1306
1307   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1308   SDValue LoStore
1309     = DAG.getTruncStore(Chain, SL, Lo,
1310                         BasePtr,
1311                         SrcValue,
1312                         LoMemVT,
1313                         Store->isNonTemporal(),
1314                         Store->isVolatile(),
1315                         Store->getAlignment());
1316   SDValue HiStore
1317     = DAG.getTruncStore(Chain, SL, Hi,
1318                         HiPtr,
1319                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1320                         HiMemVT,
1321                         Store->isNonTemporal(),
1322                         Store->isVolatile(),
1323                         Store->getAlignment());
1324
1325   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1326 }
1327
1328
1329 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1330   SDLoc DL(Op);
1331   LoadSDNode *Load = cast<LoadSDNode>(Op);
1332   ISD::LoadExtType ExtType = Load->getExtensionType();
1333   EVT VT = Op.getValueType();
1334   EVT MemVT = Load->getMemoryVT();
1335
1336   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1337     // We can do the extload to 32-bits, and then need to separately extend to
1338     // 64-bits.
1339
1340     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1341                                        Load->getChain(),
1342                                        Load->getBasePtr(),
1343                                        MemVT,
1344                                        Load->getMemOperand());
1345
1346     SDValue Ops[] = {
1347       DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32),
1348       ExtLoad32.getValue(1)
1349     };
1350
1351     return DAG.getMergeValues(Ops, DL);
1352   }
1353
1354   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1355     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1356     // FIXME: Copied from PPC
1357     // First, load into 32 bits, then truncate to 1 bit.
1358
1359     SDValue Chain = Load->getChain();
1360     SDValue BasePtr = Load->getBasePtr();
1361     MachineMemOperand *MMO = Load->getMemOperand();
1362
1363     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1364                                    BasePtr, MVT::i8, MMO);
1365
1366     SDValue Ops[] = {
1367       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1368       NewLD.getValue(1)
1369     };
1370
1371     return DAG.getMergeValues(Ops, DL);
1372   }
1373
1374   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1375       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1376       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1377     return SDValue();
1378
1379
1380   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1381                             DAG.getConstant(2, MVT::i32));
1382   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1383                             Load->getChain(), Ptr,
1384                             DAG.getTargetConstant(0, MVT::i32),
1385                             Op.getOperand(2));
1386   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1387                                 Load->getBasePtr(),
1388                                 DAG.getConstant(0x3, MVT::i32));
1389   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1390                                  DAG.getConstant(3, MVT::i32));
1391
1392   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1393
1394   EVT MemEltVT = MemVT.getScalarType();
1395   if (ExtType == ISD::SEXTLOAD) {
1396     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1397
1398     SDValue Ops[] = {
1399       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1400       Load->getChain()
1401     };
1402
1403     return DAG.getMergeValues(Ops, DL);
1404   }
1405
1406   SDValue Ops[] = {
1407     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1408     Load->getChain()
1409   };
1410
1411   return DAG.getMergeValues(Ops, DL);
1412 }
1413
1414 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1415   SDLoc DL(Op);
1416   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1417   if (Result.getNode()) {
1418     return Result;
1419   }
1420
1421   StoreSDNode *Store = cast<StoreSDNode>(Op);
1422   SDValue Chain = Store->getChain();
1423   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1424        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1425       Store->getValue().getValueType().isVector()) {
1426     return ScalarizeVectorStore(Op, DAG);
1427   }
1428
1429   EVT MemVT = Store->getMemoryVT();
1430   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1431       MemVT.bitsLT(MVT::i32)) {
1432     unsigned Mask = 0;
1433     if (Store->getMemoryVT() == MVT::i8) {
1434       Mask = 0xff;
1435     } else if (Store->getMemoryVT() == MVT::i16) {
1436       Mask = 0xffff;
1437     }
1438     SDValue BasePtr = Store->getBasePtr();
1439     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1440                               DAG.getConstant(2, MVT::i32));
1441     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1442                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1443
1444     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1445                                   DAG.getConstant(0x3, MVT::i32));
1446
1447     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1448                                    DAG.getConstant(3, MVT::i32));
1449
1450     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1451                                     Store->getValue());
1452
1453     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1454
1455     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1456                                        MaskedValue, ShiftAmt);
1457
1458     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1459                                   ShiftAmt);
1460     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1461                           DAG.getConstant(0xffffffff, MVT::i32));
1462     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1463
1464     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1465     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1466                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1467   }
1468   return SDValue();
1469 }
1470
1471 // This is a shortcut for integer division because we have fast i32<->f32
1472 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1473 // float is enough to accurately represent up to a 24-bit integer.
1474 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1475   SDLoc DL(Op);
1476   EVT VT = Op.getValueType();
1477   SDValue LHS = Op.getOperand(0);
1478   SDValue RHS = Op.getOperand(1);
1479   MVT IntVT = MVT::i32;
1480   MVT FltVT = MVT::f32;
1481
1482   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1483   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1484
1485   if (VT.isVector()) {
1486     unsigned NElts = VT.getVectorNumElements();
1487     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1488     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1489   }
1490
1491   unsigned BitSize = VT.getScalarType().getSizeInBits();
1492
1493   SDValue jq = DAG.getConstant(1, IntVT);
1494
1495   if (sign) {
1496     // char|short jq = ia ^ ib;
1497     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1498
1499     // jq = jq >> (bitsize - 2)
1500     jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1501
1502     // jq = jq | 0x1
1503     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1504
1505     // jq = (int)jq
1506     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1507   }
1508
1509   // int ia = (int)LHS;
1510   SDValue ia = sign ?
1511     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1512
1513   // int ib, (int)RHS;
1514   SDValue ib = sign ?
1515     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1516
1517   // float fa = (float)ia;
1518   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1519
1520   // float fb = (float)ib;
1521   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1522
1523   // float fq = native_divide(fa, fb);
1524   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1525                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1526
1527   // fq = trunc(fq);
1528   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1529
1530   // float fqneg = -fq;
1531   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1532
1533   // float fr = mad(fqneg, fb, fa);
1534   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1535                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1536
1537   // int iq = (int)fq;
1538   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1539
1540   // fr = fabs(fr);
1541   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1542
1543   // fb = fabs(fb);
1544   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1545
1546   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1547
1548   // int cv = fr >= fb;
1549   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1550
1551   // jq = (cv ? jq : 0);
1552   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1553
1554   // dst = trunc/extend to legal type
1555   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1556
1557   // dst = iq + jq;
1558   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1559
1560   // Rem needs compensation, it's easier to recompute it
1561   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1562   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1563
1564   SDValue Res[2] = {
1565     Div,
1566     Rem
1567   };
1568   return DAG.getMergeValues(Res, DL);
1569 }
1570
1571 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1572                                       SelectionDAG &DAG,
1573                                       SmallVectorImpl<SDValue> &Results) const {
1574   assert(Op.getValueType() == MVT::i64);
1575
1576   SDLoc DL(Op);
1577   EVT VT = Op.getValueType();
1578   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1579
1580   SDValue one = DAG.getConstant(1, HalfVT);
1581   SDValue zero = DAG.getConstant(0, HalfVT);
1582
1583   //HiLo split
1584   SDValue LHS = Op.getOperand(0);
1585   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1586   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1587
1588   SDValue RHS = Op.getOperand(1);
1589   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1590   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1591
1592   // Get Speculative values
1593   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1594   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1595
1596   SDValue REM_Hi = zero;
1597   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1598
1599   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1600   SDValue DIV_Lo = zero;
1601
1602   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1603
1604   for (unsigned i = 0; i < halfBitWidth; ++i) {
1605     SDValue POS = DAG.getConstant(halfBitWidth - i - 1, HalfVT);
1606     // Get Value of high bit
1607     SDValue HBit;
1608     if (halfBitWidth == 32 && Subtarget->hasBFE()) {
1609       HBit = DAG.getNode(AMDGPUISD::BFE_U32, DL, HalfVT, LHS_Lo, POS, one);
1610     } else {
1611       HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1612       HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1613     }
1614
1615     SDValue Carry = DAG.getNode(ISD::SRL, DL, HalfVT, REM_Lo,
1616       DAG.getConstant(halfBitWidth - 1, HalfVT));
1617     REM_Hi = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Hi, one);
1618     REM_Hi = DAG.getNode(ISD::OR, DL, HalfVT, REM_Hi, Carry);
1619
1620     REM_Lo = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Lo, one);
1621     REM_Lo = DAG.getNode(ISD::OR, DL, HalfVT, REM_Lo, HBit);
1622
1623
1624     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1625
1626     SDValue BIT = DAG.getConstant(1 << (halfBitWidth - i - 1), HalfVT);
1627     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1628
1629     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1630
1631     // Update REM
1632
1633     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1634
1635     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1636     REM_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, zero);
1637     REM_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, one);
1638   }
1639
1640   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1641   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1642   Results.push_back(DIV);
1643   Results.push_back(REM);
1644 }
1645
1646 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1647                                            SelectionDAG &DAG) const {
1648   SDLoc DL(Op);
1649   EVT VT = Op.getValueType();
1650
1651   if (VT == MVT::i64) {
1652     SmallVector<SDValue, 2> Results;
1653     LowerUDIVREM64(Op, DAG, Results);
1654     return DAG.getMergeValues(Results, DL);
1655   }
1656
1657   SDValue Num = Op.getOperand(0);
1658   SDValue Den = Op.getOperand(1);
1659
1660   if (VT == MVT::i32) {
1661     if (DAG.MaskedValueIsZero(Op.getOperand(0), APInt(32, 0xff << 24)) &&
1662         DAG.MaskedValueIsZero(Op.getOperand(1), APInt(32, 0xff << 24))) {
1663       // TODO: We technically could do this for i64, but shouldn't that just be
1664       // handled by something generally reducing 64-bit division on 32-bit
1665       // values to 32-bit?
1666       return LowerDIVREM24(Op, DAG, false);
1667     }
1668   }
1669
1670   // RCP =  URECIP(Den) = 2^32 / Den + e
1671   // e is rounding error.
1672   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1673
1674   // RCP_LO = mul(RCP, Den) */
1675   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1676
1677   // RCP_HI = mulhu (RCP, Den) */
1678   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1679
1680   // NEG_RCP_LO = -RCP_LO
1681   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1682                                                      RCP_LO);
1683
1684   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1685   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1686                                            NEG_RCP_LO, RCP_LO,
1687                                            ISD::SETEQ);
1688   // Calculate the rounding error from the URECIP instruction
1689   // E = mulhu(ABS_RCP_LO, RCP)
1690   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1691
1692   // RCP_A_E = RCP + E
1693   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1694
1695   // RCP_S_E = RCP - E
1696   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1697
1698   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1699   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1700                                      RCP_A_E, RCP_S_E,
1701                                      ISD::SETEQ);
1702   // Quotient = mulhu(Tmp0, Num)
1703   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1704
1705   // Num_S_Remainder = Quotient * Den
1706   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1707
1708   // Remainder = Num - Num_S_Remainder
1709   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1710
1711   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1712   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1713                                                  DAG.getConstant(-1, VT),
1714                                                  DAG.getConstant(0, VT),
1715                                                  ISD::SETUGE);
1716   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1717   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1718                                                   Num_S_Remainder,
1719                                                   DAG.getConstant(-1, VT),
1720                                                   DAG.getConstant(0, VT),
1721                                                   ISD::SETUGE);
1722   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1723   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1724                                                Remainder_GE_Zero);
1725
1726   // Calculate Division result:
1727
1728   // Quotient_A_One = Quotient + 1
1729   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1730                                                          DAG.getConstant(1, VT));
1731
1732   // Quotient_S_One = Quotient - 1
1733   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1734                                                          DAG.getConstant(1, VT));
1735
1736   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1737   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1738                                      Quotient, Quotient_A_One, ISD::SETEQ);
1739
1740   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1741   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1742                             Quotient_S_One, Div, ISD::SETEQ);
1743
1744   // Calculate Rem result:
1745
1746   // Remainder_S_Den = Remainder - Den
1747   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1748
1749   // Remainder_A_Den = Remainder + Den
1750   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1751
1752   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1753   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1754                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1755
1756   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1757   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1758                             Remainder_A_Den, Rem, ISD::SETEQ);
1759   SDValue Ops[2] = {
1760     Div,
1761     Rem
1762   };
1763   return DAG.getMergeValues(Ops, DL);
1764 }
1765
1766 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1767                                            SelectionDAG &DAG) const {
1768   SDLoc DL(Op);
1769   EVT VT = Op.getValueType();
1770
1771   SDValue LHS = Op.getOperand(0);
1772   SDValue RHS = Op.getOperand(1);
1773
1774   if (VT == MVT::i32) {
1775     if (DAG.ComputeNumSignBits(Op.getOperand(0)) > 8 &&
1776         DAG.ComputeNumSignBits(Op.getOperand(1)) > 8) {
1777       // TODO: We technically could do this for i64, but shouldn't that just be
1778       // handled by something generally reducing 64-bit division on 32-bit
1779       // values to 32-bit?
1780       return LowerDIVREM24(Op, DAG, true);
1781     }
1782   }
1783
1784   SDValue Zero = DAG.getConstant(0, VT);
1785   SDValue NegOne = DAG.getConstant(-1, VT);
1786
1787   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1788   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1789   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1790   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1791
1792   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1793   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1794
1795   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1796   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1797
1798   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1799   SDValue Rem = Div.getValue(1);
1800
1801   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1802   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1803
1804   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1805   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1806
1807   SDValue Res[2] = {
1808     Div,
1809     Rem
1810   };
1811   return DAG.getMergeValues(Res, DL);
1812 }
1813
1814 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1815 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1816   SDLoc SL(Op);
1817   EVT VT = Op.getValueType();
1818   SDValue X = Op.getOperand(0);
1819   SDValue Y = Op.getOperand(1);
1820
1821   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1822   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1823   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1824
1825   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1826 }
1827
1828 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1829   SDLoc SL(Op);
1830   SDValue Src = Op.getOperand(0);
1831
1832   // result = trunc(src)
1833   // if (src > 0.0 && src != result)
1834   //   result += 1.0
1835
1836   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1837
1838   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1839   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1840
1841   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1842
1843   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1844   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1845   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1846
1847   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1848   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1849 }
1850
1851 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1852   SDLoc SL(Op);
1853   SDValue Src = Op.getOperand(0);
1854
1855   assert(Op.getValueType() == MVT::f64);
1856
1857   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1858   const SDValue One = DAG.getConstant(1, MVT::i32);
1859
1860   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1861
1862   // Extract the upper half, since this is where we will find the sign and
1863   // exponent.
1864   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1865
1866   const unsigned FractBits = 52;
1867   const unsigned ExpBits = 11;
1868
1869   // Extract the exponent.
1870   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1871                                 Hi,
1872                                 DAG.getConstant(FractBits - 32, MVT::i32),
1873                                 DAG.getConstant(ExpBits, MVT::i32));
1874   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1875                             DAG.getConstant(1023, MVT::i32));
1876
1877   // Extract the sign bit.
1878   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1879   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1880
1881   // Extend back to to 64-bits.
1882   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1883                                   Zero, SignBit);
1884   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1885
1886   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1887   const SDValue FractMask
1888     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1889
1890   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1891   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1892   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1893
1894   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1895
1896   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1897
1898   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1899   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1900
1901   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1902   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1903
1904   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1905 }
1906
1907 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1908   SDLoc SL(Op);
1909   SDValue Src = Op.getOperand(0);
1910
1911   assert(Op.getValueType() == MVT::f64);
1912
1913   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1914   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1915   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1916
1917   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1918   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1919
1920   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1921
1922   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
1923   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
1924
1925   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1926   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1927
1928   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1929 }
1930
1931 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
1932   // FNEARBYINT and FRINT are the same, except in their handling of FP
1933   // exceptions. Those aren't really meaningful for us, and OpenCL only has
1934   // rint, so just treat them as equivalent.
1935   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
1936 }
1937
1938 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1939   SDLoc SL(Op);
1940   SDValue Src = Op.getOperand(0);
1941
1942   // result = trunc(src);
1943   // if (src < 0.0 && src != result)
1944   //   result += -1.0.
1945
1946   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1947
1948   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1949   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
1950
1951   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1952
1953   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
1954   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1955   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1956
1957   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
1958   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1959 }
1960
1961 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
1962                                                bool Signed) const {
1963   SDLoc SL(Op);
1964   SDValue Src = Op.getOperand(0);
1965
1966   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1967
1968   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
1969                            DAG.getConstant(0, MVT::i32));
1970   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
1971                            DAG.getConstant(1, MVT::i32));
1972
1973   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
1974                               SL, MVT::f64, Hi);
1975
1976   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
1977
1978   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
1979                               DAG.getConstant(32, MVT::i32));
1980
1981   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
1982 }
1983
1984 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1985                                                SelectionDAG &DAG) const {
1986   SDValue S0 = Op.getOperand(0);
1987   if (S0.getValueType() != MVT::i64)
1988     return SDValue();
1989
1990   EVT DestVT = Op.getValueType();
1991   if (DestVT == MVT::f64)
1992     return LowerINT_TO_FP64(Op, DAG, false);
1993
1994   assert(DestVT == MVT::f32);
1995
1996   SDLoc DL(Op);
1997
1998   // f32 uint_to_fp i64
1999   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2000                            DAG.getConstant(0, MVT::i32));
2001   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2002   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2003                            DAG.getConstant(1, MVT::i32));
2004   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2005   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2006                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
2007   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2008 }
2009
2010 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2011                                               SelectionDAG &DAG) const {
2012   SDValue Src = Op.getOperand(0);
2013   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2014     return LowerINT_TO_FP64(Op, DAG, true);
2015
2016   return SDValue();
2017 }
2018
2019 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2020                                                bool Signed) const {
2021   SDLoc SL(Op);
2022
2023   SDValue Src = Op.getOperand(0);
2024
2025   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2026
2027   SDValue K0
2028     = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), MVT::f64);
2029   SDValue K1
2030     = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), MVT::f64);
2031
2032   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2033
2034   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2035
2036
2037   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2038
2039   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2040                            MVT::i32, FloorMul);
2041   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2042
2043   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2044
2045   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2046 }
2047
2048 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2049                                               SelectionDAG &DAG) const {
2050   SDValue Src = Op.getOperand(0);
2051
2052   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2053     return LowerFP64_TO_INT(Op, DAG, true);
2054
2055   return SDValue();
2056 }
2057
2058 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2059                                               SelectionDAG &DAG) const {
2060   SDValue Src = Op.getOperand(0);
2061
2062   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2063     return LowerFP64_TO_INT(Op, DAG, false);
2064
2065   return SDValue();
2066 }
2067
2068 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2069                                                      SelectionDAG &DAG) const {
2070   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2071   MVT VT = Op.getSimpleValueType();
2072   MVT ScalarVT = VT.getScalarType();
2073
2074   if (!VT.isVector())
2075     return SDValue();
2076
2077   SDValue Src = Op.getOperand(0);
2078   SDLoc DL(Op);
2079
2080   // TODO: Don't scalarize on Evergreen?
2081   unsigned NElts = VT.getVectorNumElements();
2082   SmallVector<SDValue, 8> Args;
2083   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2084
2085   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2086   for (unsigned I = 0; I < NElts; ++I)
2087     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2088
2089   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2090 }
2091
2092 //===----------------------------------------------------------------------===//
2093 // Custom DAG optimizations
2094 //===----------------------------------------------------------------------===//
2095
2096 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2097   APInt KnownZero, KnownOne;
2098   EVT VT = Op.getValueType();
2099   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2100
2101   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2102 }
2103
2104 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2105   EVT VT = Op.getValueType();
2106
2107   // In order for this to be a signed 24-bit value, bit 23, must
2108   // be a sign bit.
2109   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2110                                      // as unsigned 24-bit values.
2111          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2112 }
2113
2114 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2115
2116   SelectionDAG &DAG = DCI.DAG;
2117   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2118   EVT VT = Op.getValueType();
2119
2120   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2121   APInt KnownZero, KnownOne;
2122   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2123   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2124     DCI.CommitTargetLoweringOpt(TLO);
2125 }
2126
2127 template <typename IntTy>
2128 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2129                                uint32_t Offset, uint32_t Width) {
2130   if (Width + Offset < 32) {
2131     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2132     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2133     return DAG.getConstant(Result, MVT::i32);
2134   }
2135
2136   return DAG.getConstant(Src0 >> Offset, MVT::i32);
2137 }
2138
2139 static bool usesAllNormalStores(SDNode *LoadVal) {
2140   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2141     if (!ISD::isNormalStore(*I))
2142       return false;
2143   }
2144
2145   return true;
2146 }
2147
2148 // If we have a copy of an illegal type, replace it with a load / store of an
2149 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2150 // instructions emitted when handling extloads and truncstores. Ideally we could
2151 // recognize the pack / unpack pattern to eliminate it.
2152 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2153                                                   DAGCombinerInfo &DCI) const {
2154   if (!DCI.isBeforeLegalize())
2155     return SDValue();
2156
2157   StoreSDNode *SN = cast<StoreSDNode>(N);
2158   SDValue Value = SN->getValue();
2159   EVT VT = Value.getValueType();
2160
2161   if (isTypeLegal(VT) || SN->isVolatile() ||
2162       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2163     return SDValue();
2164
2165   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2166   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2167     return SDValue();
2168
2169   EVT MemVT = LoadVal->getMemoryVT();
2170
2171   SDLoc SL(N);
2172   SelectionDAG &DAG = DCI.DAG;
2173   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2174
2175   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2176                                 LoadVT, SL,
2177                                 LoadVal->getChain(),
2178                                 LoadVal->getBasePtr(),
2179                                 LoadVal->getOffset(),
2180                                 LoadVT,
2181                                 LoadVal->getMemOperand());
2182
2183   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2184   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2185
2186   return DAG.getStore(SN->getChain(), SL, NewLoad,
2187                       SN->getBasePtr(), SN->getMemOperand());
2188 }
2189
2190 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2191                                                 DAGCombinerInfo &DCI) const {
2192   EVT VT = N->getValueType(0);
2193
2194   if (VT.isVector() || VT.getSizeInBits() > 32)
2195     return SDValue();
2196
2197   SelectionDAG &DAG = DCI.DAG;
2198   SDLoc DL(N);
2199
2200   SDValue N0 = N->getOperand(0);
2201   SDValue N1 = N->getOperand(1);
2202   SDValue Mul;
2203
2204   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2205     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2206     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2207     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2208   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2209     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2210     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2211     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2212   } else {
2213     return SDValue();
2214   }
2215
2216   // We need to use sext even for MUL_U24, because MUL_U24 is used
2217   // for signed multiply of 8 and 16-bit types.
2218   return DAG.getSExtOrTrunc(Mul, DL, VT);
2219 }
2220
2221 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2222                                                 DAGCombinerInfo &DCI) const {
2223   SelectionDAG &DAG = DCI.DAG;
2224   SDLoc DL(N);
2225
2226   switch(N->getOpcode()) {
2227     default: break;
2228     case ISD::MUL:
2229       return performMulCombine(N, DCI);
2230     case AMDGPUISD::MUL_I24:
2231     case AMDGPUISD::MUL_U24: {
2232       SDValue N0 = N->getOperand(0);
2233       SDValue N1 = N->getOperand(1);
2234       simplifyI24(N0, DCI);
2235       simplifyI24(N1, DCI);
2236       return SDValue();
2237     }
2238   case ISD::SELECT_CC: {
2239     SDLoc DL(N);
2240     EVT VT = N->getValueType(0);
2241
2242     if (VT == MVT::f32 ||
2243         (VT == MVT::f64 &&
2244          Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)) {
2245       SDValue LHS = N->getOperand(0);
2246       SDValue RHS = N->getOperand(1);
2247       SDValue True = N->getOperand(2);
2248       SDValue False = N->getOperand(3);
2249       SDValue CC = N->getOperand(4);
2250
2251       return CombineFMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2252     }
2253
2254     break;
2255   }
2256   case ISD::SELECT: {
2257     SDValue Cond = N->getOperand(0);
2258     if (Cond.getOpcode() == ISD::SETCC) {
2259       SDLoc DL(N);
2260       EVT VT = N->getValueType(0);
2261       SDValue LHS = Cond.getOperand(0);
2262       SDValue RHS = Cond.getOperand(1);
2263       SDValue CC = Cond.getOperand(2);
2264
2265       SDValue True = N->getOperand(1);
2266       SDValue False = N->getOperand(2);
2267
2268       if (VT == MVT::f32 ||
2269           (VT == MVT::f64 &&
2270            Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)) {
2271         return CombineFMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2272       }
2273
2274       // TODO: Implement min / max Evergreen instructions.
2275       if (VT == MVT::i32 &&
2276           Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
2277         return CombineIMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2278       }
2279     }
2280
2281     break;
2282   }
2283   case AMDGPUISD::BFE_I32:
2284   case AMDGPUISD::BFE_U32: {
2285     assert(!N->getValueType(0).isVector() &&
2286            "Vector handling of BFE not implemented");
2287     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2288     if (!Width)
2289       break;
2290
2291     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2292     if (WidthVal == 0)
2293       return DAG.getConstant(0, MVT::i32);
2294
2295     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2296     if (!Offset)
2297       break;
2298
2299     SDValue BitsFrom = N->getOperand(0);
2300     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2301
2302     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2303
2304     if (OffsetVal == 0) {
2305       // This is already sign / zero extended, so try to fold away extra BFEs.
2306       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2307
2308       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2309       if (OpSignBits >= SignBits)
2310         return BitsFrom;
2311
2312       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2313       if (Signed) {
2314         // This is a sign_extend_inreg. Replace it to take advantage of existing
2315         // DAG Combines. If not eliminated, we will match back to BFE during
2316         // selection.
2317
2318         // TODO: The sext_inreg of extended types ends, although we can could
2319         // handle them in a single BFE.
2320         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2321                            DAG.getValueType(SmallVT));
2322       }
2323
2324       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2325     }
2326
2327     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2328       if (Signed) {
2329         return constantFoldBFE<int32_t>(DAG,
2330                                         CVal->getSExtValue(),
2331                                         OffsetVal,
2332                                         WidthVal);
2333       }
2334
2335       return constantFoldBFE<uint32_t>(DAG,
2336                                        CVal->getZExtValue(),
2337                                        OffsetVal,
2338                                        WidthVal);
2339     }
2340
2341     if ((OffsetVal + WidthVal) >= 32) {
2342       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2343       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2344                          BitsFrom, ShiftVal);
2345     }
2346
2347     if (BitsFrom.hasOneUse()) {
2348       APInt Demanded = APInt::getBitsSet(32,
2349                                          OffsetVal,
2350                                          OffsetVal + WidthVal);
2351
2352       APInt KnownZero, KnownOne;
2353       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2354                                             !DCI.isBeforeLegalizeOps());
2355       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2356       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2357           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2358                                    KnownZero, KnownOne, TLO)) {
2359         DCI.CommitTargetLoweringOpt(TLO);
2360       }
2361     }
2362
2363     break;
2364   }
2365
2366   case ISD::STORE:
2367     return performStoreCombine(N, DCI);
2368   }
2369   return SDValue();
2370 }
2371
2372 //===----------------------------------------------------------------------===//
2373 // Helper functions
2374 //===----------------------------------------------------------------------===//
2375
2376 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2377                                SelectionDAG &DAG,
2378                                const Function *F,
2379                                const SmallVectorImpl<ISD::InputArg> &Ins,
2380                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2381
2382   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2383     if (Ins[i].ArgVT == Ins[i].VT) {
2384       OrigIns.push_back(Ins[i]);
2385       continue;
2386     }
2387
2388     EVT VT;
2389     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2390       // Vector has been split into scalars.
2391       VT = Ins[i].ArgVT.getVectorElementType();
2392     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2393                Ins[i].ArgVT.getVectorElementType() !=
2394                Ins[i].VT.getVectorElementType()) {
2395       // Vector elements have been promoted
2396       VT = Ins[i].ArgVT;
2397     } else {
2398       // Vector has been spilt into smaller vectors.
2399       VT = Ins[i].VT;
2400     }
2401
2402     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2403                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2404     OrigIns.push_back(Arg);
2405   }
2406 }
2407
2408 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2409   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2410     return CFP->isExactlyValue(1.0);
2411   }
2412   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2413     return C->isAllOnesValue();
2414   }
2415   return false;
2416 }
2417
2418 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2419   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2420     return CFP->getValueAPF().isZero();
2421   }
2422   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2423     return C->isNullValue();
2424   }
2425   return false;
2426 }
2427
2428 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2429                                                   const TargetRegisterClass *RC,
2430                                                    unsigned Reg, EVT VT) const {
2431   MachineFunction &MF = DAG.getMachineFunction();
2432   MachineRegisterInfo &MRI = MF.getRegInfo();
2433   unsigned VirtualRegister;
2434   if (!MRI.isLiveIn(Reg)) {
2435     VirtualRegister = MRI.createVirtualRegister(RC);
2436     MRI.addLiveIn(Reg, VirtualRegister);
2437   } else {
2438     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2439   }
2440   return DAG.getRegister(VirtualRegister, VT);
2441 }
2442
2443 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2444
2445 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2446   switch (Opcode) {
2447   default: return nullptr;
2448   // AMDIL DAG nodes
2449   NODE_NAME_CASE(CALL);
2450   NODE_NAME_CASE(UMUL);
2451   NODE_NAME_CASE(RET_FLAG);
2452   NODE_NAME_CASE(BRANCH_COND);
2453
2454   // AMDGPU DAG nodes
2455   NODE_NAME_CASE(DWORDADDR)
2456   NODE_NAME_CASE(FRACT)
2457   NODE_NAME_CASE(CLAMP)
2458   NODE_NAME_CASE(MAD)
2459   NODE_NAME_CASE(FMAX_LEGACY)
2460   NODE_NAME_CASE(SMAX)
2461   NODE_NAME_CASE(UMAX)
2462   NODE_NAME_CASE(FMIN_LEGACY)
2463   NODE_NAME_CASE(SMIN)
2464   NODE_NAME_CASE(UMIN)
2465   NODE_NAME_CASE(FMAX3)
2466   NODE_NAME_CASE(SMAX3)
2467   NODE_NAME_CASE(UMAX3)
2468   NODE_NAME_CASE(FMIN3)
2469   NODE_NAME_CASE(SMIN3)
2470   NODE_NAME_CASE(UMIN3)
2471   NODE_NAME_CASE(URECIP)
2472   NODE_NAME_CASE(DIV_SCALE)
2473   NODE_NAME_CASE(DIV_FMAS)
2474   NODE_NAME_CASE(DIV_FIXUP)
2475   NODE_NAME_CASE(TRIG_PREOP)
2476   NODE_NAME_CASE(RCP)
2477   NODE_NAME_CASE(RSQ)
2478   NODE_NAME_CASE(RSQ_LEGACY)
2479   NODE_NAME_CASE(RSQ_CLAMPED)
2480   NODE_NAME_CASE(LDEXP)
2481   NODE_NAME_CASE(DOT4)
2482   NODE_NAME_CASE(BFE_U32)
2483   NODE_NAME_CASE(BFE_I32)
2484   NODE_NAME_CASE(BFI)
2485   NODE_NAME_CASE(BFM)
2486   NODE_NAME_CASE(BREV)
2487   NODE_NAME_CASE(MUL_U24)
2488   NODE_NAME_CASE(MUL_I24)
2489   NODE_NAME_CASE(MAD_U24)
2490   NODE_NAME_CASE(MAD_I24)
2491   NODE_NAME_CASE(EXPORT)
2492   NODE_NAME_CASE(CONST_ADDRESS)
2493   NODE_NAME_CASE(REGISTER_LOAD)
2494   NODE_NAME_CASE(REGISTER_STORE)
2495   NODE_NAME_CASE(LOAD_CONSTANT)
2496   NODE_NAME_CASE(LOAD_INPUT)
2497   NODE_NAME_CASE(SAMPLE)
2498   NODE_NAME_CASE(SAMPLEB)
2499   NODE_NAME_CASE(SAMPLED)
2500   NODE_NAME_CASE(SAMPLEL)
2501   NODE_NAME_CASE(CVT_F32_UBYTE0)
2502   NODE_NAME_CASE(CVT_F32_UBYTE1)
2503   NODE_NAME_CASE(CVT_F32_UBYTE2)
2504   NODE_NAME_CASE(CVT_F32_UBYTE3)
2505   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2506   NODE_NAME_CASE(CONST_DATA_PTR)
2507   NODE_NAME_CASE(STORE_MSKOR)
2508   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2509   }
2510 }
2511
2512 static void computeKnownBitsForMinMax(const SDValue Op0,
2513                                       const SDValue Op1,
2514                                       APInt &KnownZero,
2515                                       APInt &KnownOne,
2516                                       const SelectionDAG &DAG,
2517                                       unsigned Depth) {
2518   APInt Op0Zero, Op0One;
2519   APInt Op1Zero, Op1One;
2520   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2521   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2522
2523   KnownZero = Op0Zero & Op1Zero;
2524   KnownOne = Op0One & Op1One;
2525 }
2526
2527 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2528   const SDValue Op,
2529   APInt &KnownZero,
2530   APInt &KnownOne,
2531   const SelectionDAG &DAG,
2532   unsigned Depth) const {
2533
2534   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2535
2536   APInt KnownZero2;
2537   APInt KnownOne2;
2538   unsigned Opc = Op.getOpcode();
2539
2540   switch (Opc) {
2541   default:
2542     break;
2543   case ISD::INTRINSIC_WO_CHAIN: {
2544     // FIXME: The intrinsic should just use the node.
2545     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2546     case AMDGPUIntrinsic::AMDGPU_imax:
2547     case AMDGPUIntrinsic::AMDGPU_umax:
2548     case AMDGPUIntrinsic::AMDGPU_imin:
2549     case AMDGPUIntrinsic::AMDGPU_umin:
2550       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2551                                 KnownZero, KnownOne, DAG, Depth);
2552       break;
2553     default:
2554       break;
2555     }
2556
2557     break;
2558   }
2559   case AMDGPUISD::SMAX:
2560   case AMDGPUISD::UMAX:
2561   case AMDGPUISD::SMIN:
2562   case AMDGPUISD::UMIN:
2563     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2564                               KnownZero, KnownOne, DAG, Depth);
2565     break;
2566
2567   case AMDGPUISD::BFE_I32:
2568   case AMDGPUISD::BFE_U32: {
2569     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2570     if (!CWidth)
2571       return;
2572
2573     unsigned BitWidth = 32;
2574     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2575
2576     if (Opc == AMDGPUISD::BFE_U32)
2577       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2578
2579     break;
2580   }
2581   }
2582 }
2583
2584 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2585   SDValue Op,
2586   const SelectionDAG &DAG,
2587   unsigned Depth) const {
2588   switch (Op.getOpcode()) {
2589   case AMDGPUISD::BFE_I32: {
2590     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2591     if (!Width)
2592       return 1;
2593
2594     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2595     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2596     if (!Offset || !Offset->isNullValue())
2597       return SignBits;
2598
2599     // TODO: Could probably figure something out with non-0 offsets.
2600     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2601     return std::max(SignBits, Op0SignBits);
2602   }
2603
2604   case AMDGPUISD::BFE_U32: {
2605     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2606     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2607   }
2608
2609   default:
2610     return 1;
2611   }
2612 }