lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 131   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 132
 133   setOperationAction(ISD::FREM, MVT::f32, Custom);
 134   setOperationAction(ISD::FREM, MVT::f64, Custom);
 135
 136   // Lower floating point store/load to integer store/load to reduce the number
 137   // of patterns in tablegen.
 138   setOperationAction(ISD::STORE, MVT::f32, Promote);
 139   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 140
 141   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 142   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 143
 144   setOperationAction(ISD::STORE, MVT::i64, Promote);
 145   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 146
 147   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 152
 153   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 155
 156   setOperationAction(ISD::STORE, MVT::f64, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 158
 159   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 160   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 161
 162   // Custom lowering of vector stores is required for local address space
 163   // stores.
 164   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 165   // XXX: Native v2i32 local address space stores are possible, but not
 166   // currently implemented.
 167   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 168
 169   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 170   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 171   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 172
 173   // XXX: This can be change to Custom, once ExpandVectorStores can
 174   // handle 64-bit stores.
 175   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 176
 177   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 178   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 179   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 180   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 181   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 182
 183
 184   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 185   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 186
 187   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::i64, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::i64, MVT::v2i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 201
 202   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 204
 205   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 206   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 207
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 211   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 217   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 218
 219   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 220   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 221   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 222   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 223   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 224   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 226   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 227   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 228   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 229   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 230   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 231
 232   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 233
 234   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 235     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 236     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 237     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 238     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 239   }
 240
 241   if (!Subtarget->hasBFI()) {
 242     // fcopysign can be done in a single instruction with BFI.
 243     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 244     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 245   }
 246
 247   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 248
 249   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 250   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 251   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 252
 253   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 254   for (MVT VT : ScalarIntVTs) {
 255     setOperationAction(ISD::SREM, VT, Expand);
 256     setOperationAction(ISD::SDIV, VT, Expand);
 257
 258     // GPU does not have divrem function for signed or unsigned.
 259     setOperationAction(ISD::SDIVREM, VT, Custom);
 260     setOperationAction(ISD::UDIVREM, VT, Custom);
 261
 262     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 263     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 264     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 265
 266     setOperationAction(ISD::BSWAP, VT, Expand);
 267     setOperationAction(ISD::CTTZ, VT, Expand);
 268     setOperationAction(ISD::CTLZ, VT, Expand);
 269   }
 270
 271   if (!Subtarget->hasBCNT(32))
 272     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 273
 274   if (!Subtarget->hasBCNT(64))
 275     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 276
 277   // The hardware supports 32-bit ROTR, but not ROTL.
 278   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 279   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 280   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 281
 282   setOperationAction(ISD::MUL, MVT::i64, Expand);
 283   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 284   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 285   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 286   setOperationAction(ISD::UREM, MVT::i32, Expand);
 287   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 288   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 289   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 290   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 291   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 292
 293   if (!Subtarget->hasFFBH())
 294     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 295
 296   if (!Subtarget->hasFFBL())
 297     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 298
 299   static const MVT::SimpleValueType VectorIntTypes[] = {
 300     MVT::v2i32, MVT::v4i32
 301   };
 302
 303   for (MVT VT : VectorIntTypes) {
 304     // Expand the following operations for the current type by default.
 305     setOperationAction(ISD::ADD,  VT, Expand);
 306     setOperationAction(ISD::AND,  VT, Expand);
 307     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 308     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 309     setOperationAction(ISD::MUL,  VT, Expand);
 310     setOperationAction(ISD::OR,   VT, Expand);
 311     setOperationAction(ISD::SHL,  VT, Expand);
 312     setOperationAction(ISD::SRA,  VT, Expand);
 313     setOperationAction(ISD::SRL,  VT, Expand);
 314     setOperationAction(ISD::ROTL, VT, Expand);
 315     setOperationAction(ISD::ROTR, VT, Expand);
 316     setOperationAction(ISD::SUB,  VT, Expand);
 317     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 318     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 319     setOperationAction(ISD::SDIV, VT, Expand);
 320     setOperationAction(ISD::UDIV, VT, Expand);
 321     setOperationAction(ISD::SREM, VT, Expand);
 322     setOperationAction(ISD::UREM, VT, Expand);
 323     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 324     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325     setOperationAction(ISD::SDIVREM, VT, Custom);
 326     setOperationAction(ISD::UDIVREM, VT, Custom);
 327     setOperationAction(ISD::ADDC, VT, Expand);
 328     setOperationAction(ISD::SUBC, VT, Expand);
 329     setOperationAction(ISD::ADDE, VT, Expand);
 330     setOperationAction(ISD::SUBE, VT, Expand);
 331     setOperationAction(ISD::SELECT, VT, Expand);
 332     setOperationAction(ISD::VSELECT, VT, Expand);
 333     setOperationAction(ISD::SELECT_CC, VT, Expand);
 334     setOperationAction(ISD::XOR,  VT, Expand);
 335     setOperationAction(ISD::BSWAP, VT, Expand);
 336     setOperationAction(ISD::CTPOP, VT, Expand);
 337     setOperationAction(ISD::CTTZ, VT, Expand);
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 339     setOperationAction(ISD::CTLZ, VT, Expand);
 340     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 341     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 342   }
 343
 344   static const MVT::SimpleValueType FloatVectorTypes[] = {
 345     MVT::v2f32, MVT::v4f32
 346   };
 347
 348   for (MVT VT : FloatVectorTypes) {
 349     setOperationAction(ISD::FABS, VT, Expand);
 350     setOperationAction(ISD::FMINNUM, VT, Expand);
 351     setOperationAction(ISD::FMAXNUM, VT, Expand);
 352     setOperationAction(ISD::FADD, VT, Expand);
 353     setOperationAction(ISD::FCEIL, VT, Expand);
 354     setOperationAction(ISD::FCOS, VT, Expand);
 355     setOperationAction(ISD::FDIV, VT, Expand);
 356     setOperationAction(ISD::FEXP2, VT, Expand);
 357     setOperationAction(ISD::FLOG2, VT, Expand);
 358     setOperationAction(ISD::FREM, VT, Expand);
 359     setOperationAction(ISD::FPOW, VT, Expand);
 360     setOperationAction(ISD::FFLOOR, VT, Expand);
 361     setOperationAction(ISD::FTRUNC, VT, Expand);
 362     setOperationAction(ISD::FMUL, VT, Expand);
 363     setOperationAction(ISD::FMA, VT, Expand);
 364     setOperationAction(ISD::FRINT, VT, Expand);
 365     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 366     setOperationAction(ISD::FSQRT, VT, Expand);
 367     setOperationAction(ISD::FSIN, VT, Expand);
 368     setOperationAction(ISD::FSUB, VT, Expand);
 369     setOperationAction(ISD::FNEG, VT, Expand);
 370     setOperationAction(ISD::SELECT, VT, Expand);
 371     setOperationAction(ISD::VSELECT, VT, Expand);
 372     setOperationAction(ISD::SELECT_CC, VT, Expand);
 373     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 374     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 375   }
 376
 377   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 378   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 379
 380   setTargetDAGCombine(ISD::MUL);
 381   setTargetDAGCombine(ISD::SELECT);
 382   setTargetDAGCombine(ISD::SELECT_CC);
 383   setTargetDAGCombine(ISD::STORE);
 384
 385   setSchedulingPreference(Sched::RegPressure);
 386   setJumpIsExpensive(true);
 387
 388   // SI at least has hardware support for floating point exceptions, but no way
 389   // of using or handling them is implemented. They are also optional in OpenCL
 390   // (Section 7.3)
 391   setHasFloatingPointExceptions(false);
 392
 393   setSelectIsExpensive(false);
 394   PredictableSelectIsExpensive = false;
 395
 396   // There are no integer divide instructions, and these expand to a pretty
 397   // large sequence of instructions.
 398   setIntDivIsCheap(false);
 399   setPow2SDivIsCheap(false);
 400
 401   // FIXME: Need to really handle these.
 402   MaxStoresPerMemcpy  = 4096;
 403   MaxStoresPerMemmove = 4096;
 404   MaxStoresPerMemset  = 4096;
 405 }
 406
 407 //===----------------------------------------------------------------------===//
 408 // Target Information
 409 //===----------------------------------------------------------------------===//
 410
 411 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 412   return MVT::i32;
 413 }
 414
 415 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 416   return true;
 417 }
 418
 419 // The backend supports 32 and 64 bit floating point immediates.
 420 // FIXME: Why are we reporting vectors of FP immediates as legal?
 421 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 422   EVT ScalarVT = VT.getScalarType();
 423   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 424 }
 425
 426 // We don't want to shrink f64 / f32 constants.
 427 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 428   EVT ScalarVT = VT.getScalarType();
 429   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 430 }
 431
 432 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 433                                                    EVT CastTy) const {
 434   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 435     return true;
 436
 437   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 438   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 439
 440   return ((LScalarSize <= CastScalarSize) ||
 441           (CastScalarSize >= 32) ||
 442           (LScalarSize < 32));
 443 }
 444
 445 //===---------------------------------------------------------------------===//
 446 // Target Properties
 447 //===---------------------------------------------------------------------===//
 448
 449 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 450   assert(VT.isFloatingPoint());
 451   return VT == MVT::f32 || VT == MVT::f64;
 452 }
 453
 454 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 455   assert(VT.isFloatingPoint());
 456   return VT == MVT::f32 || VT == MVT::f64;
 457 }
 458
 459 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 460   // Truncate is just accessing a subregister.
 461   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 462 }
 463
 464 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 465   // Truncate is just accessing a subregister.
 466   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 467          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 468 }
 469
 470 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 471   const DataLayout *DL = getDataLayout();
 472   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 473   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 474
 475   return SrcSize == 32 && DestSize == 64;
 476 }
 477
 478 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 479   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 480   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 481   // this will enable reducing 64-bit operations the 32-bit, which is always
 482   // good.
 483   return Src == MVT::i32 && Dest == MVT::i64;
 484 }
 485
 486 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 487   return isZExtFree(Val.getValueType(), VT2);
 488 }
 489
 490 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 491   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 492   // limited number of native 64-bit operations. Shrinking an operation to fit
 493   // in a single 32-bit register should always be helpful. As currently used,
 494   // this is much less general than the name suggests, and is only used in
 495   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 496   // not profitable, and may actually be harmful.
 497   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 498 }
 499
 500 //===---------------------------------------------------------------------===//
 501 // TargetLowering Callbacks
 502 //===---------------------------------------------------------------------===//
 503
 504 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 505                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 506
 507   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 508 }
 509
 510 SDValue AMDGPUTargetLowering::LowerReturn(
 511                                      SDValue Chain,
 512                                      CallingConv::ID CallConv,
 513                                      bool isVarArg,
 514                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 515                                      const SmallVectorImpl<SDValue> &OutVals,
 516                                      SDLoc DL, SelectionDAG &DAG) const {
 517   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 518 }
 519
 520 //===---------------------------------------------------------------------===//
 521 // Target specific lowering
 522 //===---------------------------------------------------------------------===//
 523
 524 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 525                                         SmallVectorImpl<SDValue> &InVals) const {
 526   SDValue Callee = CLI.Callee;
 527   SelectionDAG &DAG = CLI.DAG;
 528
 529   const Function &Fn = *DAG.getMachineFunction().getFunction();
 530
 531   StringRef FuncName("<unknown>");
 532
 533   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 534     FuncName = G->getSymbol();
 535   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 536     FuncName = G->getGlobal()->getName();
 537
 538   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 539   DAG.getContext()->diagnose(NoCalls);
 540   return SDValue();
 541 }
 542
 543 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 544                                              SelectionDAG &DAG) const {
 545   switch (Op.getOpcode()) {
 546   default:
 547     Op.getNode()->dump();
 548     llvm_unreachable("Custom lowering code for this"
 549                      "instruction is not implemented yet!");
 550     break;
 551   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 552   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 553   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 554   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 555   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 556   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 557   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 558   case ISD::FREM: return LowerFREM(Op, DAG);
 559   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 560   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 561   case ISD::FRINT: return LowerFRINT(Op, DAG);
 562   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 563   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 564   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 565   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 566   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 567   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 568   }
 569   return Op;
 570 }
 571
 572 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 573                                               SmallVectorImpl<SDValue> &Results,
 574                                               SelectionDAG &DAG) const {
 575   switch (N->getOpcode()) {
 576   case ISD::SIGN_EXTEND_INREG:
 577     // Different parts of legalization seem to interpret which type of
 578     // sign_extend_inreg is the one to check for custom lowering. The extended
 579     // from type is what really matters, but some places check for custom
 580     // lowering of the result type. This results in trying to use
 581     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 582     // nothing here and let the illegal result integer be handled normally.
 583     return;
 584   case ISD::LOAD: {
 585     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 586     if (!Node)
 587       return;
 588
 589     Results.push_back(SDValue(Node, 0));
 590     Results.push_back(SDValue(Node, 1));
 591     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 592     // function
 593     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 594     return;
 595   }
 596   case ISD::STORE: {
 597     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 598     if (Lowered.getNode())
 599       Results.push_back(Lowered);
 600     return;
 601   }
 602   default:
 603     return;
 604   }
 605 }
 606
 607 // FIXME: This implements accesses to initialized globals in the constant
 608 // address space by copying them to private and accessing that. It does not
 609 // properly handle illegal types or vectors. The private vector loads are not
 610 // scalarized, and the illegal scalars hit an assertion. This technique will not
 611 // work well with large initializers, and this should eventually be
 612 // removed. Initialized globals should be placed into a data section that the
 613 // runtime will load into a buffer before the kernel is executed. Uses of the
 614 // global need to be replaced with a pointer loaded from an implicit kernel
 615 // argument into this buffer holding the copy of the data, which will remove the
 616 // need for any of this.
 617 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 618                                                        const GlobalValue *GV,
 619                                                        const SDValue &InitPtr,
 620                                                        SDValue Chain,
 621                                                        SelectionDAG &DAG) const {
 622   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 623   SDLoc DL(InitPtr);
 624   Type *InitTy = Init->getType();
 625
 626   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 627     EVT VT = EVT::getEVT(InitTy);
 628     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 629     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 630                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 631                         TD->getPrefTypeAlignment(InitTy));
 632   }
 633
 634   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 635     EVT VT = EVT::getEVT(CFP->getType());
 636     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 637     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 638                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 639                  TD->getPrefTypeAlignment(CFP->getType()));
 640   }
 641
 642   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 643     const StructLayout *SL = TD->getStructLayout(ST);
 644
 645     EVT PtrVT = InitPtr.getValueType();
 646     SmallVector<SDValue, 8> Chains;
 647
 648     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 649       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 650       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 651
 652       Constant *Elt = Init->getAggregateElement(I);
 653       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 654     }
 655
 656     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 657   }
 658
 659   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 660     EVT PtrVT = InitPtr.getValueType();
 661
 662     unsigned NumElements;
 663     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 664       NumElements = AT->getNumElements();
 665     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 666       NumElements = VT->getNumElements();
 667     else
 668       llvm_unreachable("Unexpected type");
 669
 670     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 671     SmallVector<SDValue, 8> Chains;
 672     for (unsigned i = 0; i < NumElements; ++i) {
 673       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 674       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 675
 676       Constant *Elt = Init->getAggregateElement(i);
 677       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 678     }
 679
 680     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 681   }
 682
 683   if (isa<UndefValue>(Init)) {
 684     EVT VT = EVT::getEVT(InitTy);
 685     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 686     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 687                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 688                         TD->getPrefTypeAlignment(InitTy));
 689   }
 690
 691   Init->dump();
 692   llvm_unreachable("Unhandled constant initializer");
 693 }
 694
 695 static bool hasDefinedInitializer(const GlobalValue *GV) {
 696   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 697   if (!GVar || !GVar->hasInitializer())
 698     return false;
 699
 700   if (isa<UndefValue>(GVar->getInitializer()))
 701     return false;
 702
 703   return true;
 704 }
 705
 706 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 707                                                  SDValue Op,
 708                                                  SelectionDAG &DAG) const {
 709
 710   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 711   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 712   const GlobalValue *GV = G->getGlobal();
 713
 714   switch (G->getAddressSpace()) {
 715   case AMDGPUAS::LOCAL_ADDRESS: {
 716     // XXX: What does the value of G->getOffset() mean?
 717     assert(G->getOffset() == 0 &&
 718          "Do not know what to do with an non-zero offset");
 719
 720     // TODO: We could emit code to handle the initialization somewhere.
 721     if (hasDefinedInitializer(GV))
 722       break;
 723
 724     unsigned Offset;
 725     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 726       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 727       Offset = MFI->LDSSize;
 728       MFI->LocalMemoryObjects[GV] = Offset;
 729       // XXX: Account for alignment?
 730       MFI->LDSSize += Size;
 731     } else {
 732       Offset = MFI->LocalMemoryObjects[GV];
 733     }
 734
 735     return DAG.getConstant(Offset, getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 736   }
 737   case AMDGPUAS::CONSTANT_ADDRESS: {
 738     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 739     Type *EltType = GV->getType()->getElementType();
 740     unsigned Size = TD->getTypeAllocSize(EltType);
 741     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 742
 743     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 744     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 745
 746     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 747     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 748
 749     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 750     if (!Var->hasInitializer()) {
 751       // This has no use, but bugpoint will hit it.
 752       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 753     }
 754
 755     const Constant *Init = Var->getInitializer();
 756     SmallVector<SDNode*, 8> WorkList;
 757
 758     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 759                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 760       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 761         continue;
 762       WorkList.push_back(*I);
 763     }
 764     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 765     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 766                                            E = WorkList.end(); I != E; ++I) {
 767       SmallVector<SDValue, 8> Ops;
 768       Ops.push_back(Chain);
 769       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 770         Ops.push_back((*I)->getOperand(i));
 771       }
 772       DAG.UpdateNodeOperands(*I, Ops);
 773     }
 774     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 775   }
 776   }
 777
 778   const Function &Fn = *DAG.getMachineFunction().getFunction();
 779   DiagnosticInfoUnsupported BadInit(Fn,
 780                                     "initializer for address space");
 781   DAG.getContext()->diagnose(BadInit);
 782   return SDValue();
 783 }
 784
 785 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 786                                                   SelectionDAG &DAG) const {
 787   SmallVector<SDValue, 8> Args;
 788   SDValue A = Op.getOperand(0);
 789   SDValue B = Op.getOperand(1);
 790
 791   DAG.ExtractVectorElements(A, Args);
 792   DAG.ExtractVectorElements(B, Args);
 793
 794   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 795 }
 796
 797 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 798                                                      SelectionDAG &DAG) const {
 799
 800   SmallVector<SDValue, 8> Args;
 801   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 802   EVT VT = Op.getValueType();
 803   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 804                             VT.getVectorNumElements());
 805
 806   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 807 }
 808
 809 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 810                                               SelectionDAG &DAG) const {
 811
 812   MachineFunction &MF = DAG.getMachineFunction();
 813   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
 814       getTargetMachine().getSubtargetImpl()->getFrameLowering());
 815
 816   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 817
 818   unsigned FrameIndex = FIN->getIndex();
 819   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 820   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 821                          Op.getValueType());
 822 }
 823
 824 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 825     SelectionDAG &DAG) const {
 826   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 827   SDLoc DL(Op);
 828   EVT VT = Op.getValueType();
 829
 830   switch (IntrinsicID) {
 831     default: return Op;
 832     case AMDGPUIntrinsic::AMDGPU_abs:
 833     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 834       return LowerIntrinsicIABS(Op, DAG);
 835     case AMDGPUIntrinsic::AMDGPU_lrp:
 836       return LowerIntrinsicLRP(Op, DAG);
 837     case AMDGPUIntrinsic::AMDGPU_fract:
 838     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 839       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 840
 841     case AMDGPUIntrinsic::AMDGPU_clamp:
 842     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 843       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 844                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 845
 846     case Intrinsic::AMDGPU_div_scale: {
 847       // 3rd parameter required to be a constant.
 848       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 849       if (!Param)
 850         return DAG.getUNDEF(VT);
 851
 852       // Translate to the operands expected by the machine instruction. The
 853       // first parameter must be the same as the first instruction.
 854       SDValue Numerator = Op.getOperand(1);
 855       SDValue Denominator = Op.getOperand(2);
 856
 857       // Note this order is opposite of the machine instruction's operations,
 858       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 859       // intrinsic has the numerator as the first operand to match a normal
 860       // division operation.
 861
 862       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 863
 864       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 865                          Denominator, Numerator);
 866     }
 867
 868     case Intrinsic::AMDGPU_div_fmas:
 869       // FIXME: Dropping bool parameter. Work is needed to support the implicit
 870       // read from VCC.
 871       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 872                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 873
 874     case Intrinsic::AMDGPU_div_fixup:
 875       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 876                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 877
 878     case Intrinsic::AMDGPU_trig_preop:
 879       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 880                          Op.getOperand(1), Op.getOperand(2));
 881
 882     case Intrinsic::AMDGPU_rcp:
 883       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 884
 885     case Intrinsic::AMDGPU_rsq:
 886       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 887
 888     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 889       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 890
 891     case Intrinsic::AMDGPU_rsq_clamped:
 892       return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 893
 894     case Intrinsic::AMDGPU_ldexp:
 895       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 896                                                    Op.getOperand(2));
 897
 898     case AMDGPUIntrinsic::AMDGPU_imax:
 899       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 900                                                   Op.getOperand(2));
 901     case AMDGPUIntrinsic::AMDGPU_umax:
 902       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 903                                                   Op.getOperand(2));
 904     case AMDGPUIntrinsic::AMDGPU_imin:
 905       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 906                                                   Op.getOperand(2));
 907     case AMDGPUIntrinsic::AMDGPU_umin:
 908       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 909                                                   Op.getOperand(2));
 910
 911     case AMDGPUIntrinsic::AMDGPU_umul24:
 912       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 913                          Op.getOperand(1), Op.getOperand(2));
 914
 915     case AMDGPUIntrinsic::AMDGPU_imul24:
 916       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 917                          Op.getOperand(1), Op.getOperand(2));
 918
 919     case AMDGPUIntrinsic::AMDGPU_umad24:
 920       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 921                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 922
 923     case AMDGPUIntrinsic::AMDGPU_imad24:
 924       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 925                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 926
 927     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 928       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 929
 930     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 931       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 932
 933     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 934       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 935
 936     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 937       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 938
 939     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 940       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 941                          Op.getOperand(1),
 942                          Op.getOperand(2),
 943                          Op.getOperand(3));
 944
 945     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 946       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 947                          Op.getOperand(1),
 948                          Op.getOperand(2),
 949                          Op.getOperand(3));
 950
 951     case AMDGPUIntrinsic::AMDGPU_bfi:
 952       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 953                          Op.getOperand(1),
 954                          Op.getOperand(2),
 955                          Op.getOperand(3));
 956
 957     case AMDGPUIntrinsic::AMDGPU_bfm:
 958       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 959                          Op.getOperand(1),
 960                          Op.getOperand(2));
 961
 962     case AMDGPUIntrinsic::AMDGPU_brev:
 963       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
 964
 965     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
 966       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 967
 968     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
 969       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 970     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
 971       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
 972   }
 973 }
 974
 975 ///IABS(a) = SMAX(sub(0, a), a)
 976 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 977                                                  SelectionDAG &DAG) const {
 978   SDLoc DL(Op);
 979   EVT VT = Op.getValueType();
 980   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 981                                               Op.getOperand(1));
 982
 983   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 984 }
 985
 986 /// Linear Interpolation
 987 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 988 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 989                                                 SelectionDAG &DAG) const {
 990   SDLoc DL(Op);
 991   EVT VT = Op.getValueType();
 992   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 993                                 DAG.getConstantFP(1.0f, MVT::f32),
 994                                 Op.getOperand(1));
 995   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 996                                                     Op.getOperand(3));
 997   return DAG.getNode(ISD::FADD, DL, VT,
 998       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 999       OneSubAC);
1000 }
1001
1002 /// \brief Generate Min/Max node
1003 SDValue AMDGPUTargetLowering::CombineFMinMax(SDLoc DL,
1004                                              EVT VT,
1005                                              SDValue LHS,
1006                                              SDValue RHS,
1007                                              SDValue True,
1008                                              SDValue False,
1009                                              SDValue CC,
1010                                              SelectionDAG &DAG) const {
1011   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1012     return SDValue();
1013
1014   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1015   switch (CCOpcode) {
1016   case ISD::SETOEQ:
1017   case ISD::SETONE:
1018   case ISD::SETUNE:
1019   case ISD::SETNE:
1020   case ISD::SETUEQ:
1021   case ISD::SETEQ:
1022   case ISD::SETFALSE:
1023   case ISD::SETFALSE2:
1024   case ISD::SETTRUE:
1025   case ISD::SETTRUE2:
1026   case ISD::SETUO:
1027   case ISD::SETO:
1028     break;
1029   case ISD::SETULE:
1030   case ISD::SETULT:
1031   case ISD::SETOLE:
1032   case ISD::SETOLT:
1033   case ISD::SETLE:
1034   case ISD::SETLT: {
1035     // We need to permute the operands to get the correct NaN behavior. The
1036     // selected operand is the second one based on the failing compare with NaN,
1037     // so permute it based on the compare type the hardware uses.
1038     if (LHS == True)
1039       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1040     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1041   }
1042   case ISD::SETGT:
1043   case ISD::SETGE:
1044   case ISD::SETUGE:
1045   case ISD::SETOGE:
1046   case ISD::SETUGT:
1047   case ISD::SETOGT: {
1048     if (LHS == True)
1049       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1050     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1051   }
1052   case ISD::SETCC_INVALID:
1053     llvm_unreachable("Invalid setcc condcode!");
1054   }
1055   return SDValue();
1056 }
1057
1058 /// \brief Generate Min/Max node
1059 SDValue AMDGPUTargetLowering::CombineIMinMax(SDLoc DL,
1060                                              EVT VT,
1061                                              SDValue LHS,
1062                                              SDValue RHS,
1063                                              SDValue True,
1064                                              SDValue False,
1065                                              SDValue CC,
1066                                              SelectionDAG &DAG) const {
1067   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1068     return SDValue();
1069
1070   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1071   switch (CCOpcode) {
1072   case ISD::SETULE:
1073   case ISD::SETULT: {
1074     unsigned Opc = (LHS == True) ? AMDGPUISD::UMIN : AMDGPUISD::UMAX;
1075     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1076   }
1077   case ISD::SETLE:
1078   case ISD::SETLT: {
1079     unsigned Opc = (LHS == True) ? AMDGPUISD::SMIN : AMDGPUISD::SMAX;
1080     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1081   }
1082   case ISD::SETGT:
1083   case ISD::SETGE: {
1084     unsigned Opc = (LHS == True) ? AMDGPUISD::SMAX : AMDGPUISD::SMIN;
1085     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1086   }
1087   case ISD::SETUGE:
1088   case ISD::SETUGT: {
1089     unsigned Opc = (LHS == True) ? AMDGPUISD::UMAX : AMDGPUISD::UMIN;
1090     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1091   }
1092   default:
1093     return SDValue();
1094   }
1095 }
1096
1097 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1098                                                   SelectionDAG &DAG) const {
1099   LoadSDNode *Load = cast<LoadSDNode>(Op);
1100   EVT MemVT = Load->getMemoryVT();
1101   EVT MemEltVT = MemVT.getVectorElementType();
1102
1103   EVT LoadVT = Op.getValueType();
1104   EVT EltVT = LoadVT.getVectorElementType();
1105   EVT PtrVT = Load->getBasePtr().getValueType();
1106
1107   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1108   SmallVector<SDValue, 8> Loads;
1109   SmallVector<SDValue, 8> Chains;
1110
1111   SDLoc SL(Op);
1112   unsigned MemEltSize = MemEltVT.getStoreSize();
1113   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1114
1115   for (unsigned i = 0; i < NumElts; ++i) {
1116     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1117                               DAG.getConstant(i * MemEltSize, PtrVT));
1118
1119     SDValue NewLoad
1120       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1121                        Load->getChain(), Ptr,
1122                        SrcValue.getWithOffset(i * MemEltSize),
1123                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1124                        Load->isInvariant(), Load->getAlignment());
1125     Loads.push_back(NewLoad.getValue(0));
1126     Chains.push_back(NewLoad.getValue(1));
1127   }
1128
1129   SDValue Ops[] = {
1130     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1131     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1132   };
1133
1134   return DAG.getMergeValues(Ops, SL);
1135 }
1136
1137 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1138                                               SelectionDAG &DAG) const {
1139   EVT VT = Op.getValueType();
1140
1141   // If this is a 2 element vector, we really want to scalarize and not create
1142   // weird 1 element vectors.
1143   if (VT.getVectorNumElements() == 2)
1144     return ScalarizeVectorLoad(Op, DAG);
1145
1146   LoadSDNode *Load = cast<LoadSDNode>(Op);
1147   SDValue BasePtr = Load->getBasePtr();
1148   EVT PtrVT = BasePtr.getValueType();
1149   EVT MemVT = Load->getMemoryVT();
1150   SDLoc SL(Op);
1151   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1152
1153   EVT LoVT, HiVT;
1154   EVT LoMemVT, HiMemVT;
1155   SDValue Lo, Hi;
1156
1157   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1158   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1159   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1160   SDValue LoLoad
1161     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1162                      Load->getChain(), BasePtr,
1163                      SrcValue,
1164                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1165                      Load->isInvariant(), Load->getAlignment());
1166
1167   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1168                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1169
1170   SDValue HiLoad
1171     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1172                      Load->getChain(), HiPtr,
1173                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1174                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1175                      Load->isInvariant(), Load->getAlignment());
1176
1177   SDValue Ops[] = {
1178     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1179     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1180                 LoLoad.getValue(1), HiLoad.getValue(1))
1181   };
1182
1183   return DAG.getMergeValues(Ops, SL);
1184 }
1185
1186 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1187                                                SelectionDAG &DAG) const {
1188   StoreSDNode *Store = cast<StoreSDNode>(Op);
1189   EVT MemVT = Store->getMemoryVT();
1190   unsigned MemBits = MemVT.getSizeInBits();
1191
1192   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1193   // truncating store into an i32 store.
1194   // XXX: We could also handle optimize other vector bitwidths.
1195   if (!MemVT.isVector() || MemBits > 32) {
1196     return SDValue();
1197   }
1198
1199   SDLoc DL(Op);
1200   SDValue Value = Store->getValue();
1201   EVT VT = Value.getValueType();
1202   EVT ElemVT = VT.getVectorElementType();
1203   SDValue Ptr = Store->getBasePtr();
1204   EVT MemEltVT = MemVT.getVectorElementType();
1205   unsigned MemEltBits = MemEltVT.getSizeInBits();
1206   unsigned MemNumElements = MemVT.getVectorNumElements();
1207   unsigned PackedSize = MemVT.getStoreSizeInBits();
1208   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1209
1210   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1211
1212   SDValue PackedValue;
1213   for (unsigned i = 0; i < MemNumElements; ++i) {
1214     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1215                               DAG.getConstant(i, MVT::i32));
1216     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1217     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1218
1219     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1220     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1221
1222     if (i == 0) {
1223       PackedValue = Elt;
1224     } else {
1225       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1226     }
1227   }
1228
1229   if (PackedSize < 32) {
1230     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1231     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1232                              Store->getMemOperand()->getPointerInfo(),
1233                              PackedVT,
1234                              Store->isNonTemporal(), Store->isVolatile(),
1235                              Store->getAlignment());
1236   }
1237
1238   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1239                       Store->getMemOperand()->getPointerInfo(),
1240                       Store->isVolatile(),  Store->isNonTemporal(),
1241                       Store->getAlignment());
1242 }
1243
1244 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1245                                                    SelectionDAG &DAG) const {
1246   StoreSDNode *Store = cast<StoreSDNode>(Op);
1247   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1248   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1249   EVT PtrVT = Store->getBasePtr().getValueType();
1250   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1251   SDLoc SL(Op);
1252
1253   SmallVector<SDValue, 8> Chains;
1254
1255   unsigned EltSize = MemEltVT.getStoreSize();
1256   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1257
1258   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1259     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1260                               Store->getValue(),
1261                               DAG.getConstant(i, MVT::i32));
1262
1263     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), PtrVT);
1264     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1265     SDValue NewStore =
1266       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1267                         SrcValue.getWithOffset(i * EltSize),
1268                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1269                         Store->getAlignment());
1270     Chains.push_back(NewStore);
1271   }
1272
1273   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1274 }
1275
1276 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1277                                                SelectionDAG &DAG) const {
1278   StoreSDNode *Store = cast<StoreSDNode>(Op);
1279   SDValue Val = Store->getValue();
1280   EVT VT = Val.getValueType();
1281
1282   // If this is a 2 element vector, we really want to scalarize and not create
1283   // weird 1 element vectors.
1284   if (VT.getVectorNumElements() == 2)
1285     return ScalarizeVectorStore(Op, DAG);
1286
1287   EVT MemVT = Store->getMemoryVT();
1288   SDValue Chain = Store->getChain();
1289   SDValue BasePtr = Store->getBasePtr();
1290   SDLoc SL(Op);
1291
1292   EVT LoVT, HiVT;
1293   EVT LoMemVT, HiMemVT;
1294   SDValue Lo, Hi;
1295
1296   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1297   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1298   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1299
1300   EVT PtrVT = BasePtr.getValueType();
1301   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1302                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1303
1304   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1305   SDValue LoStore
1306     = DAG.getTruncStore(Chain, SL, Lo,
1307                         BasePtr,
1308                         SrcValue,
1309                         LoMemVT,
1310                         Store->isNonTemporal(),
1311                         Store->isVolatile(),
1312                         Store->getAlignment());
1313   SDValue HiStore
1314     = DAG.getTruncStore(Chain, SL, Hi,
1315                         HiPtr,
1316                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1317                         HiMemVT,
1318                         Store->isNonTemporal(),
1319                         Store->isVolatile(),
1320                         Store->getAlignment());
1321
1322   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1323 }
1324
1325
1326 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1327   SDLoc DL(Op);
1328   LoadSDNode *Load = cast<LoadSDNode>(Op);
1329   ISD::LoadExtType ExtType = Load->getExtensionType();
1330   EVT VT = Op.getValueType();
1331   EVT MemVT = Load->getMemoryVT();
1332
1333   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1334     // We can do the extload to 32-bits, and then need to separately extend to
1335     // 64-bits.
1336
1337     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1338                                        Load->getChain(),
1339                                        Load->getBasePtr(),
1340                                        MemVT,
1341                                        Load->getMemOperand());
1342
1343     SDValue Ops[] = {
1344       DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32),
1345       ExtLoad32.getValue(1)
1346     };
1347
1348     return DAG.getMergeValues(Ops, DL);
1349   }
1350
1351   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1352     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1353     // FIXME: Copied from PPC
1354     // First, load into 32 bits, then truncate to 1 bit.
1355
1356     SDValue Chain = Load->getChain();
1357     SDValue BasePtr = Load->getBasePtr();
1358     MachineMemOperand *MMO = Load->getMemOperand();
1359
1360     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1361                                    BasePtr, MVT::i8, MMO);
1362
1363     SDValue Ops[] = {
1364       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1365       NewLD.getValue(1)
1366     };
1367
1368     return DAG.getMergeValues(Ops, DL);
1369   }
1370
1371   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1372       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1373       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1374     return SDValue();
1375
1376
1377   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1378                             DAG.getConstant(2, MVT::i32));
1379   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1380                             Load->getChain(), Ptr,
1381                             DAG.getTargetConstant(0, MVT::i32),
1382                             Op.getOperand(2));
1383   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1384                                 Load->getBasePtr(),
1385                                 DAG.getConstant(0x3, MVT::i32));
1386   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1387                                  DAG.getConstant(3, MVT::i32));
1388
1389   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1390
1391   EVT MemEltVT = MemVT.getScalarType();
1392   if (ExtType == ISD::SEXTLOAD) {
1393     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1394
1395     SDValue Ops[] = {
1396       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1397       Load->getChain()
1398     };
1399
1400     return DAG.getMergeValues(Ops, DL);
1401   }
1402
1403   SDValue Ops[] = {
1404     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1405     Load->getChain()
1406   };
1407
1408   return DAG.getMergeValues(Ops, DL);
1409 }
1410
1411 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1412   SDLoc DL(Op);
1413   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1414   if (Result.getNode()) {
1415     return Result;
1416   }
1417
1418   StoreSDNode *Store = cast<StoreSDNode>(Op);
1419   SDValue Chain = Store->getChain();
1420   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1421        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1422       Store->getValue().getValueType().isVector()) {
1423     return ScalarizeVectorStore(Op, DAG);
1424   }
1425
1426   EVT MemVT = Store->getMemoryVT();
1427   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1428       MemVT.bitsLT(MVT::i32)) {
1429     unsigned Mask = 0;
1430     if (Store->getMemoryVT() == MVT::i8) {
1431       Mask = 0xff;
1432     } else if (Store->getMemoryVT() == MVT::i16) {
1433       Mask = 0xffff;
1434     }
1435     SDValue BasePtr = Store->getBasePtr();
1436     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1437                               DAG.getConstant(2, MVT::i32));
1438     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1439                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1440
1441     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1442                                   DAG.getConstant(0x3, MVT::i32));
1443
1444     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1445                                    DAG.getConstant(3, MVT::i32));
1446
1447     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1448                                     Store->getValue());
1449
1450     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1451
1452     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1453                                        MaskedValue, ShiftAmt);
1454
1455     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1456                                   ShiftAmt);
1457     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1458                           DAG.getConstant(0xffffffff, MVT::i32));
1459     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1460
1461     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1462     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1463                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1464   }
1465   return SDValue();
1466 }
1467
1468 // This is a shortcut for integer division because we have fast i32<->f32
1469 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1470 // float is enough to accurately represent up to a 24-bit integer.
1471 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1472   SDLoc DL(Op);
1473   EVT VT = Op.getValueType();
1474   SDValue LHS = Op.getOperand(0);
1475   SDValue RHS = Op.getOperand(1);
1476   MVT IntVT = MVT::i32;
1477   MVT FltVT = MVT::f32;
1478
1479   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1480   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1481
1482   if (VT.isVector()) {
1483     unsigned NElts = VT.getVectorNumElements();
1484     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1485     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1486   }
1487
1488   unsigned BitSize = VT.getScalarType().getSizeInBits();
1489
1490   SDValue jq = DAG.getConstant(1, IntVT);
1491
1492   if (sign) {
1493     // char|short jq = ia ^ ib;
1494     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1495
1496     // jq = jq >> (bitsize - 2)
1497     jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1498
1499     // jq = jq | 0x1
1500     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1501
1502     // jq = (int)jq
1503     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1504   }
1505
1506   // int ia = (int)LHS;
1507   SDValue ia = sign ?
1508     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1509
1510   // int ib, (int)RHS;
1511   SDValue ib = sign ?
1512     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1513
1514   // float fa = (float)ia;
1515   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1516
1517   // float fb = (float)ib;
1518   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1519
1520   // float fq = native_divide(fa, fb);
1521   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1522                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1523
1524   // fq = trunc(fq);
1525   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1526
1527   // float fqneg = -fq;
1528   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1529
1530   // float fr = mad(fqneg, fb, fa);
1531   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1532                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1533
1534   // int iq = (int)fq;
1535   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1536
1537   // fr = fabs(fr);
1538   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1539
1540   // fb = fabs(fb);
1541   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1542
1543   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1544
1545   // int cv = fr >= fb;
1546   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1547
1548   // jq = (cv ? jq : 0);
1549   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1550
1551   // dst = trunc/extend to legal type
1552   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1553
1554   // dst = iq + jq;
1555   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1556
1557   // Rem needs compensation, it's easier to recompute it
1558   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1559   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1560
1561   SDValue Res[2] = {
1562     Div,
1563     Rem
1564   };
1565   return DAG.getMergeValues(Res, DL);
1566 }
1567
1568 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1569                                       SelectionDAG &DAG,
1570                                       SmallVectorImpl<SDValue> &Results) const {
1571   assert(Op.getValueType() == MVT::i64);
1572
1573   SDLoc DL(Op);
1574   EVT VT = Op.getValueType();
1575   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1576
1577   SDValue one = DAG.getConstant(1, HalfVT);
1578   SDValue zero = DAG.getConstant(0, HalfVT);
1579
1580   //HiLo split
1581   SDValue LHS = Op.getOperand(0);
1582   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1583   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1584
1585   SDValue RHS = Op.getOperand(1);
1586   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1587   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1588
1589   // Get Speculative values
1590   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1591   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1592
1593   SDValue REM_Hi = zero;
1594   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1595
1596   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1597   SDValue DIV_Lo = zero;
1598
1599   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1600
1601   for (unsigned i = 0; i < halfBitWidth; ++i) {
1602     SDValue POS = DAG.getConstant(halfBitWidth - i - 1, HalfVT);
1603     // Get Value of high bit
1604     SDValue HBit;
1605     if (halfBitWidth == 32 && Subtarget->hasBFE()) {
1606       HBit = DAG.getNode(AMDGPUISD::BFE_U32, DL, HalfVT, LHS_Lo, POS, one);
1607     } else {
1608       HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1609       HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1610     }
1611
1612     SDValue Carry = DAG.getNode(ISD::SRL, DL, HalfVT, REM_Lo,
1613       DAG.getConstant(halfBitWidth - 1, HalfVT));
1614     REM_Hi = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Hi, one);
1615     REM_Hi = DAG.getNode(ISD::OR, DL, HalfVT, REM_Hi, Carry);
1616
1617     REM_Lo = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Lo, one);
1618     REM_Lo = DAG.getNode(ISD::OR, DL, HalfVT, REM_Lo, HBit);
1619
1620
1621     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1622
1623     SDValue BIT = DAG.getConstant(1 << (halfBitWidth - i - 1), HalfVT);
1624     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1625
1626     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1627
1628     // Update REM
1629
1630     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1631
1632     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1633     REM_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, zero);
1634     REM_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, one);
1635   }
1636
1637   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1638   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1639   Results.push_back(DIV);
1640   Results.push_back(REM);
1641 }
1642
1643 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1644                                            SelectionDAG &DAG) const {
1645   SDLoc DL(Op);
1646   EVT VT = Op.getValueType();
1647
1648   if (VT == MVT::i64) {
1649     SmallVector<SDValue, 2> Results;
1650     LowerUDIVREM64(Op, DAG, Results);
1651     return DAG.getMergeValues(Results, DL);
1652   }
1653
1654   SDValue Num = Op.getOperand(0);
1655   SDValue Den = Op.getOperand(1);
1656
1657   if (VT == MVT::i32) {
1658     if (DAG.MaskedValueIsZero(Op.getOperand(0), APInt(32, 0xff << 24)) &&
1659         DAG.MaskedValueIsZero(Op.getOperand(1), APInt(32, 0xff << 24))) {
1660       // TODO: We technically could do this for i64, but shouldn't that just be
1661       // handled by something generally reducing 64-bit division on 32-bit
1662       // values to 32-bit?
1663       return LowerDIVREM24(Op, DAG, false);
1664     }
1665   }
1666
1667   // RCP =  URECIP(Den) = 2^32 / Den + e
1668   // e is rounding error.
1669   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1670
1671   // RCP_LO = mul(RCP, Den) */
1672   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1673
1674   // RCP_HI = mulhu (RCP, Den) */
1675   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1676
1677   // NEG_RCP_LO = -RCP_LO
1678   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1679                                                      RCP_LO);
1680
1681   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1682   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1683                                            NEG_RCP_LO, RCP_LO,
1684                                            ISD::SETEQ);
1685   // Calculate the rounding error from the URECIP instruction
1686   // E = mulhu(ABS_RCP_LO, RCP)
1687   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1688
1689   // RCP_A_E = RCP + E
1690   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1691
1692   // RCP_S_E = RCP - E
1693   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1694
1695   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1696   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1697                                      RCP_A_E, RCP_S_E,
1698                                      ISD::SETEQ);
1699   // Quotient = mulhu(Tmp0, Num)
1700   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1701
1702   // Num_S_Remainder = Quotient * Den
1703   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1704
1705   // Remainder = Num - Num_S_Remainder
1706   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1707
1708   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1709   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1710                                                  DAG.getConstant(-1, VT),
1711                                                  DAG.getConstant(0, VT),
1712                                                  ISD::SETUGE);
1713   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1714   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1715                                                   Num_S_Remainder,
1716                                                   DAG.getConstant(-1, VT),
1717                                                   DAG.getConstant(0, VT),
1718                                                   ISD::SETUGE);
1719   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1720   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1721                                                Remainder_GE_Zero);
1722
1723   // Calculate Division result:
1724
1725   // Quotient_A_One = Quotient + 1
1726   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1727                                                          DAG.getConstant(1, VT));
1728
1729   // Quotient_S_One = Quotient - 1
1730   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1731                                                          DAG.getConstant(1, VT));
1732
1733   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1734   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1735                                      Quotient, Quotient_A_One, ISD::SETEQ);
1736
1737   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1738   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1739                             Quotient_S_One, Div, ISD::SETEQ);
1740
1741   // Calculate Rem result:
1742
1743   // Remainder_S_Den = Remainder - Den
1744   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1745
1746   // Remainder_A_Den = Remainder + Den
1747   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1748
1749   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1750   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1751                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1752
1753   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1754   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1755                             Remainder_A_Den, Rem, ISD::SETEQ);
1756   SDValue Ops[2] = {
1757     Div,
1758     Rem
1759   };
1760   return DAG.getMergeValues(Ops, DL);
1761 }
1762
1763 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1764                                            SelectionDAG &DAG) const {
1765   SDLoc DL(Op);
1766   EVT VT = Op.getValueType();
1767
1768   SDValue LHS = Op.getOperand(0);
1769   SDValue RHS = Op.getOperand(1);
1770
1771   if (VT == MVT::i32) {
1772     if (DAG.ComputeNumSignBits(Op.getOperand(0)) > 8 &&
1773         DAG.ComputeNumSignBits(Op.getOperand(1)) > 8) {
1774       // TODO: We technically could do this for i64, but shouldn't that just be
1775       // handled by something generally reducing 64-bit division on 32-bit
1776       // values to 32-bit?
1777       return LowerDIVREM24(Op, DAG, true);
1778     }
1779   }
1780
1781   SDValue Zero = DAG.getConstant(0, VT);
1782   SDValue NegOne = DAG.getConstant(-1, VT);
1783
1784   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1785   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1786   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1787   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1788
1789   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1790   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1791
1792   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1793   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1794
1795   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1796   SDValue Rem = Div.getValue(1);
1797
1798   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1799   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1800
1801   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1802   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1803
1804   SDValue Res[2] = {
1805     Div,
1806     Rem
1807   };
1808   return DAG.getMergeValues(Res, DL);
1809 }
1810
1811 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1812 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1813   SDLoc SL(Op);
1814   EVT VT = Op.getValueType();
1815   SDValue X = Op.getOperand(0);
1816   SDValue Y = Op.getOperand(1);
1817
1818   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1819   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1820   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1821
1822   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1823 }
1824
1825 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1826   SDLoc SL(Op);
1827   SDValue Src = Op.getOperand(0);
1828
1829   // result = trunc(src)
1830   // if (src > 0.0 && src != result)
1831   //   result += 1.0
1832
1833   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1834
1835   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1836   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1837
1838   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1839
1840   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1841   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1842   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1843
1844   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1845   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1846 }
1847
1848 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1849   SDLoc SL(Op);
1850   SDValue Src = Op.getOperand(0);
1851
1852   assert(Op.getValueType() == MVT::f64);
1853
1854   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1855   const SDValue One = DAG.getConstant(1, MVT::i32);
1856
1857   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1858
1859   // Extract the upper half, since this is where we will find the sign and
1860   // exponent.
1861   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1862
1863   const unsigned FractBits = 52;
1864   const unsigned ExpBits = 11;
1865
1866   // Extract the exponent.
1867   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1868                                 Hi,
1869                                 DAG.getConstant(FractBits - 32, MVT::i32),
1870                                 DAG.getConstant(ExpBits, MVT::i32));
1871   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1872                             DAG.getConstant(1023, MVT::i32));
1873
1874   // Extract the sign bit.
1875   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1876   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1877
1878   // Extend back to to 64-bits.
1879   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1880                                   Zero, SignBit);
1881   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1882
1883   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1884   const SDValue FractMask
1885     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1886
1887   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1888   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1889   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1890
1891   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1892
1893   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1894
1895   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1896   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1897
1898   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1899   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1900
1901   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1902 }
1903
1904 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1905   SDLoc SL(Op);
1906   SDValue Src = Op.getOperand(0);
1907
1908   assert(Op.getValueType() == MVT::f64);
1909
1910   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1911   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1912   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1913
1914   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1915   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1916
1917   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1918
1919   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
1920   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
1921
1922   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1923   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1924
1925   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1926 }
1927
1928 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
1929   // FNEARBYINT and FRINT are the same, except in their handling of FP
1930   // exceptions. Those aren't really meaningful for us, and OpenCL only has
1931   // rint, so just treat them as equivalent.
1932   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
1933 }
1934
1935 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1936   SDLoc SL(Op);
1937   SDValue Src = Op.getOperand(0);
1938
1939   // result = trunc(src);
1940   // if (src < 0.0 && src != result)
1941   //   result += -1.0.
1942
1943   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1944
1945   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1946   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
1947
1948   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1949
1950   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
1951   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1952   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1953
1954   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
1955   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1956 }
1957
1958 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
1959                                                bool Signed) const {
1960   SDLoc SL(Op);
1961   SDValue Src = Op.getOperand(0);
1962
1963   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1964
1965   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
1966                            DAG.getConstant(0, MVT::i32));
1967   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
1968                            DAG.getConstant(1, MVT::i32));
1969
1970   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
1971                               SL, MVT::f64, Hi);
1972
1973   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
1974
1975   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
1976                               DAG.getConstant(32, MVT::i32));
1977
1978   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
1979 }
1980
1981 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1982                                                SelectionDAG &DAG) const {
1983   SDValue S0 = Op.getOperand(0);
1984   if (S0.getValueType() != MVT::i64)
1985     return SDValue();
1986
1987   EVT DestVT = Op.getValueType();
1988   if (DestVT == MVT::f64)
1989     return LowerINT_TO_FP64(Op, DAG, false);
1990
1991   assert(DestVT == MVT::f32);
1992
1993   SDLoc DL(Op);
1994
1995   // f32 uint_to_fp i64
1996   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1997                            DAG.getConstant(0, MVT::i32));
1998   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
1999   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2000                            DAG.getConstant(1, MVT::i32));
2001   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2002   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2003                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
2004   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2005 }
2006
2007 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2008                                               SelectionDAG &DAG) const {
2009   SDValue Src = Op.getOperand(0);
2010   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2011     return LowerINT_TO_FP64(Op, DAG, true);
2012
2013   return SDValue();
2014 }
2015
2016 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2017                                                bool Signed) const {
2018   SDLoc SL(Op);
2019
2020   SDValue Src = Op.getOperand(0);
2021
2022   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2023
2024   SDValue K0
2025     = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), MVT::f64);
2026   SDValue K1
2027     = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), MVT::f64);
2028
2029   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2030
2031   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2032
2033
2034   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2035
2036   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2037                            MVT::i32, FloorMul);
2038   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2039
2040   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2041
2042   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2043 }
2044
2045 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2046                                               SelectionDAG &DAG) const {
2047   SDValue Src = Op.getOperand(0);
2048
2049   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2050     return LowerFP64_TO_INT(Op, DAG, true);
2051
2052   return SDValue();
2053 }
2054
2055 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2056                                               SelectionDAG &DAG) const {
2057   SDValue Src = Op.getOperand(0);
2058
2059   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2060     return LowerFP64_TO_INT(Op, DAG, false);
2061
2062   return SDValue();
2063 }
2064
2065 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2066                                                      SelectionDAG &DAG) const {
2067   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2068   MVT VT = Op.getSimpleValueType();
2069   MVT ScalarVT = VT.getScalarType();
2070
2071   if (!VT.isVector())
2072     return SDValue();
2073
2074   SDValue Src = Op.getOperand(0);
2075   SDLoc DL(Op);
2076
2077   // TODO: Don't scalarize on Evergreen?
2078   unsigned NElts = VT.getVectorNumElements();
2079   SmallVector<SDValue, 8> Args;
2080   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2081
2082   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2083   for (unsigned I = 0; I < NElts; ++I)
2084     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2085
2086   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2087 }
2088
2089 //===----------------------------------------------------------------------===//
2090 // Custom DAG optimizations
2091 //===----------------------------------------------------------------------===//
2092
2093 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2094   APInt KnownZero, KnownOne;
2095   EVT VT = Op.getValueType();
2096   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2097
2098   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2099 }
2100
2101 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2102   EVT VT = Op.getValueType();
2103
2104   // In order for this to be a signed 24-bit value, bit 23, must
2105   // be a sign bit.
2106   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2107                                      // as unsigned 24-bit values.
2108          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2109 }
2110
2111 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2112
2113   SelectionDAG &DAG = DCI.DAG;
2114   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2115   EVT VT = Op.getValueType();
2116
2117   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2118   APInt KnownZero, KnownOne;
2119   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2120   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2121     DCI.CommitTargetLoweringOpt(TLO);
2122 }
2123
2124 template <typename IntTy>
2125 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2126                                uint32_t Offset, uint32_t Width) {
2127   if (Width + Offset < 32) {
2128     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2129     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2130     return DAG.getConstant(Result, MVT::i32);
2131   }
2132
2133   return DAG.getConstant(Src0 >> Offset, MVT::i32);
2134 }
2135
2136 static bool usesAllNormalStores(SDNode *LoadVal) {
2137   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2138     if (!ISD::isNormalStore(*I))
2139       return false;
2140   }
2141
2142   return true;
2143 }
2144
2145 // If we have a copy of an illegal type, replace it with a load / store of an
2146 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2147 // instructions emitted when handling extloads and truncstores. Ideally we could
2148 // recognize the pack / unpack pattern to eliminate it.
2149 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2150                                                   DAGCombinerInfo &DCI) const {
2151   if (!DCI.isBeforeLegalize())
2152     return SDValue();
2153
2154   StoreSDNode *SN = cast<StoreSDNode>(N);
2155   SDValue Value = SN->getValue();
2156   EVT VT = Value.getValueType();
2157
2158   if (isTypeLegal(VT) || SN->isVolatile() || !ISD::isNormalLoad(Value.getNode()))
2159     return SDValue();
2160
2161   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2162   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2163     return SDValue();
2164
2165   EVT MemVT = LoadVal->getMemoryVT();
2166
2167   SDLoc SL(N);
2168   SelectionDAG &DAG = DCI.DAG;
2169   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2170
2171   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2172                                 LoadVT, SL,
2173                                 LoadVal->getChain(),
2174                                 LoadVal->getBasePtr(),
2175                                 LoadVal->getOffset(),
2176                                 LoadVT,
2177                                 LoadVal->getMemOperand());
2178
2179   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2180   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2181
2182   return DAG.getStore(SN->getChain(), SL, NewLoad,
2183                       SN->getBasePtr(), SN->getMemOperand());
2184 }
2185
2186 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2187                                                 DAGCombinerInfo &DCI) const {
2188   EVT VT = N->getValueType(0);
2189
2190   if (VT.isVector() || VT.getSizeInBits() > 32)
2191     return SDValue();
2192
2193   SelectionDAG &DAG = DCI.DAG;
2194   SDLoc DL(N);
2195
2196   SDValue N0 = N->getOperand(0);
2197   SDValue N1 = N->getOperand(1);
2198   SDValue Mul;
2199
2200   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2201     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2202     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2203     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2204   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2205     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2206     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2207     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2208   } else {
2209     return SDValue();
2210   }
2211
2212   // We need to use sext even for MUL_U24, because MUL_U24 is used
2213   // for signed multiply of 8 and 16-bit types.
2214   return DAG.getSExtOrTrunc(Mul, DL, VT);
2215 }
2216
2217 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2218                                                 DAGCombinerInfo &DCI) const {
2219   SelectionDAG &DAG = DCI.DAG;
2220   SDLoc DL(N);
2221
2222   switch(N->getOpcode()) {
2223     default: break;
2224     case ISD::MUL:
2225       return performMulCombine(N, DCI);
2226     case AMDGPUISD::MUL_I24:
2227     case AMDGPUISD::MUL_U24: {
2228       SDValue N0 = N->getOperand(0);
2229       SDValue N1 = N->getOperand(1);
2230       simplifyI24(N0, DCI);
2231       simplifyI24(N1, DCI);
2232       return SDValue();
2233     }
2234   case ISD::SELECT_CC: {
2235     SDLoc DL(N);
2236     EVT VT = N->getValueType(0);
2237
2238     if (VT == MVT::f32 ||
2239         (VT == MVT::f64 &&
2240          Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)) {
2241       SDValue LHS = N->getOperand(0);
2242       SDValue RHS = N->getOperand(1);
2243       SDValue True = N->getOperand(2);
2244       SDValue False = N->getOperand(3);
2245       SDValue CC = N->getOperand(4);
2246
2247       return CombineFMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2248     }
2249
2250     break;
2251   }
2252   case ISD::SELECT: {
2253     SDValue Cond = N->getOperand(0);
2254     if (Cond.getOpcode() == ISD::SETCC) {
2255       SDLoc DL(N);
2256       EVT VT = N->getValueType(0);
2257       SDValue LHS = Cond.getOperand(0);
2258       SDValue RHS = Cond.getOperand(1);
2259       SDValue CC = Cond.getOperand(2);
2260
2261       SDValue True = N->getOperand(1);
2262       SDValue False = N->getOperand(2);
2263
2264       if (VT == MVT::f32 ||
2265           (VT == MVT::f64 &&
2266            Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)) {
2267         return CombineFMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2268       }
2269
2270       // TODO: Implement min / max Evergreen instructions.
2271       if (VT == MVT::i32 &&
2272           Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
2273         return CombineIMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2274       }
2275     }
2276
2277     break;
2278   }
2279   case AMDGPUISD::BFE_I32:
2280   case AMDGPUISD::BFE_U32: {
2281     assert(!N->getValueType(0).isVector() &&
2282            "Vector handling of BFE not implemented");
2283     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2284     if (!Width)
2285       break;
2286
2287     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2288     if (WidthVal == 0)
2289       return DAG.getConstant(0, MVT::i32);
2290
2291     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2292     if (!Offset)
2293       break;
2294
2295     SDValue BitsFrom = N->getOperand(0);
2296     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2297
2298     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2299
2300     if (OffsetVal == 0) {
2301       // This is already sign / zero extended, so try to fold away extra BFEs.
2302       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2303
2304       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2305       if (OpSignBits >= SignBits)
2306         return BitsFrom;
2307
2308       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2309       if (Signed) {
2310         // This is a sign_extend_inreg. Replace it to take advantage of existing
2311         // DAG Combines. If not eliminated, we will match back to BFE during
2312         // selection.
2313
2314         // TODO: The sext_inreg of extended types ends, although we can could
2315         // handle them in a single BFE.
2316         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2317                            DAG.getValueType(SmallVT));
2318       }
2319
2320       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2321     }
2322
2323     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2324       if (Signed) {
2325         return constantFoldBFE<int32_t>(DAG,
2326                                         CVal->getSExtValue(),
2327                                         OffsetVal,
2328                                         WidthVal);
2329       }
2330
2331       return constantFoldBFE<uint32_t>(DAG,
2332                                        CVal->getZExtValue(),
2333                                        OffsetVal,
2334                                        WidthVal);
2335     }
2336
2337     if ((OffsetVal + WidthVal) >= 32) {
2338       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2339       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2340                          BitsFrom, ShiftVal);
2341     }
2342
2343     if (BitsFrom.hasOneUse()) {
2344       APInt Demanded = APInt::getBitsSet(32,
2345                                          OffsetVal,
2346                                          OffsetVal + WidthVal);
2347
2348       APInt KnownZero, KnownOne;
2349       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2350                                             !DCI.isBeforeLegalizeOps());
2351       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2352       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2353           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2354                                    KnownZero, KnownOne, TLO)) {
2355         DCI.CommitTargetLoweringOpt(TLO);
2356       }
2357     }
2358
2359     break;
2360   }
2361
2362   case ISD::STORE:
2363     return performStoreCombine(N, DCI);
2364   }
2365   return SDValue();
2366 }
2367
2368 //===----------------------------------------------------------------------===//
2369 // Helper functions
2370 //===----------------------------------------------------------------------===//
2371
2372 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2373                                SelectionDAG &DAG,
2374                                const Function *F,
2375                                const SmallVectorImpl<ISD::InputArg> &Ins,
2376                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2377
2378   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2379     if (Ins[i].ArgVT == Ins[i].VT) {
2380       OrigIns.push_back(Ins[i]);
2381       continue;
2382     }
2383
2384     EVT VT;
2385     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2386       // Vector has been split into scalars.
2387       VT = Ins[i].ArgVT.getVectorElementType();
2388     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2389                Ins[i].ArgVT.getVectorElementType() !=
2390                Ins[i].VT.getVectorElementType()) {
2391       // Vector elements have been promoted
2392       VT = Ins[i].ArgVT;
2393     } else {
2394       // Vector has been spilt into smaller vectors.
2395       VT = Ins[i].VT;
2396     }
2397
2398     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2399                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2400     OrigIns.push_back(Arg);
2401   }
2402 }
2403
2404 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2405   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2406     return CFP->isExactlyValue(1.0);
2407   }
2408   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2409     return C->isAllOnesValue();
2410   }
2411   return false;
2412 }
2413
2414 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2415   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2416     return CFP->getValueAPF().isZero();
2417   }
2418   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2419     return C->isNullValue();
2420   }
2421   return false;
2422 }
2423
2424 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2425                                                   const TargetRegisterClass *RC,
2426                                                    unsigned Reg, EVT VT) const {
2427   MachineFunction &MF = DAG.getMachineFunction();
2428   MachineRegisterInfo &MRI = MF.getRegInfo();
2429   unsigned VirtualRegister;
2430   if (!MRI.isLiveIn(Reg)) {
2431     VirtualRegister = MRI.createVirtualRegister(RC);
2432     MRI.addLiveIn(Reg, VirtualRegister);
2433   } else {
2434     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2435   }
2436   return DAG.getRegister(VirtualRegister, VT);
2437 }
2438
2439 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2440
2441 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2442   switch (Opcode) {
2443   default: return nullptr;
2444   // AMDIL DAG nodes
2445   NODE_NAME_CASE(CALL);
2446   NODE_NAME_CASE(UMUL);
2447   NODE_NAME_CASE(RET_FLAG);
2448   NODE_NAME_CASE(BRANCH_COND);
2449
2450   // AMDGPU DAG nodes
2451   NODE_NAME_CASE(DWORDADDR)
2452   NODE_NAME_CASE(FRACT)
2453   NODE_NAME_CASE(CLAMP)
2454   NODE_NAME_CASE(MAD)
2455   NODE_NAME_CASE(FMAX_LEGACY)
2456   NODE_NAME_CASE(SMAX)
2457   NODE_NAME_CASE(UMAX)
2458   NODE_NAME_CASE(FMIN_LEGACY)
2459   NODE_NAME_CASE(SMIN)
2460   NODE_NAME_CASE(UMIN)
2461   NODE_NAME_CASE(FMAX3)
2462   NODE_NAME_CASE(SMAX3)
2463   NODE_NAME_CASE(UMAX3)
2464   NODE_NAME_CASE(FMIN3)
2465   NODE_NAME_CASE(SMIN3)
2466   NODE_NAME_CASE(UMIN3)
2467   NODE_NAME_CASE(URECIP)
2468   NODE_NAME_CASE(DIV_SCALE)
2469   NODE_NAME_CASE(DIV_FMAS)
2470   NODE_NAME_CASE(DIV_FIXUP)
2471   NODE_NAME_CASE(TRIG_PREOP)
2472   NODE_NAME_CASE(RCP)
2473   NODE_NAME_CASE(RSQ)
2474   NODE_NAME_CASE(RSQ_LEGACY)
2475   NODE_NAME_CASE(RSQ_CLAMPED)
2476   NODE_NAME_CASE(LDEXP)
2477   NODE_NAME_CASE(DOT4)
2478   NODE_NAME_CASE(BFE_U32)
2479   NODE_NAME_CASE(BFE_I32)
2480   NODE_NAME_CASE(BFI)
2481   NODE_NAME_CASE(BFM)
2482   NODE_NAME_CASE(BREV)
2483   NODE_NAME_CASE(MUL_U24)
2484   NODE_NAME_CASE(MUL_I24)
2485   NODE_NAME_CASE(MAD_U24)
2486   NODE_NAME_CASE(MAD_I24)
2487   NODE_NAME_CASE(EXPORT)
2488   NODE_NAME_CASE(CONST_ADDRESS)
2489   NODE_NAME_CASE(REGISTER_LOAD)
2490   NODE_NAME_CASE(REGISTER_STORE)
2491   NODE_NAME_CASE(LOAD_CONSTANT)
2492   NODE_NAME_CASE(LOAD_INPUT)
2493   NODE_NAME_CASE(SAMPLE)
2494   NODE_NAME_CASE(SAMPLEB)
2495   NODE_NAME_CASE(SAMPLED)
2496   NODE_NAME_CASE(SAMPLEL)
2497   NODE_NAME_CASE(CVT_F32_UBYTE0)
2498   NODE_NAME_CASE(CVT_F32_UBYTE1)
2499   NODE_NAME_CASE(CVT_F32_UBYTE2)
2500   NODE_NAME_CASE(CVT_F32_UBYTE3)
2501   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2502   NODE_NAME_CASE(CONST_DATA_PTR)
2503   NODE_NAME_CASE(STORE_MSKOR)
2504   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2505   }
2506 }
2507
2508 static void computeKnownBitsForMinMax(const SDValue Op0,
2509                                       const SDValue Op1,
2510                                       APInt &KnownZero,
2511                                       APInt &KnownOne,
2512                                       const SelectionDAG &DAG,
2513                                       unsigned Depth) {
2514   APInt Op0Zero, Op0One;
2515   APInt Op1Zero, Op1One;
2516   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2517   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2518
2519   KnownZero = Op0Zero & Op1Zero;
2520   KnownOne = Op0One & Op1One;
2521 }
2522
2523 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2524   const SDValue Op,
2525   APInt &KnownZero,
2526   APInt &KnownOne,
2527   const SelectionDAG &DAG,
2528   unsigned Depth) const {
2529
2530   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2531
2532   APInt KnownZero2;
2533   APInt KnownOne2;
2534   unsigned Opc = Op.getOpcode();
2535
2536   switch (Opc) {
2537   default:
2538     break;
2539   case ISD::INTRINSIC_WO_CHAIN: {
2540     // FIXME: The intrinsic should just use the node.
2541     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2542     case AMDGPUIntrinsic::AMDGPU_imax:
2543     case AMDGPUIntrinsic::AMDGPU_umax:
2544     case AMDGPUIntrinsic::AMDGPU_imin:
2545     case AMDGPUIntrinsic::AMDGPU_umin:
2546       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2547                                 KnownZero, KnownOne, DAG, Depth);
2548       break;
2549     default:
2550       break;
2551     }
2552
2553     break;
2554   }
2555   case AMDGPUISD::SMAX:
2556   case AMDGPUISD::UMAX:
2557   case AMDGPUISD::SMIN:
2558   case AMDGPUISD::UMIN:
2559     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2560                               KnownZero, KnownOne, DAG, Depth);
2561     break;
2562
2563   case AMDGPUISD::BFE_I32:
2564   case AMDGPUISD::BFE_U32: {
2565     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2566     if (!CWidth)
2567       return;
2568
2569     unsigned BitWidth = 32;
2570     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2571
2572     if (Opc == AMDGPUISD::BFE_U32)
2573       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2574
2575     break;
2576   }
2577   }
2578 }
2579
2580 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2581   SDValue Op,
2582   const SelectionDAG &DAG,
2583   unsigned Depth) const {
2584   switch (Op.getOpcode()) {
2585   case AMDGPUISD::BFE_I32: {
2586     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2587     if (!Width)
2588       return 1;
2589
2590     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2591     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2592     if (!Offset || !Offset->isNullValue())
2593       return SignBits;
2594
2595     // TODO: Could probably figure something out with non-0 offsets.
2596     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2597     return std::max(SignBits, Op0SignBits);
2598   }
2599
2600   case AMDGPUISD::BFE_U32: {
2601     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2602     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2603   }
2604
2605   default:
2606     return 1;
2607   }
2608 }