lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPURegisterInfo.h"
  20 #include "AMDGPUSubtarget.h"
  21 #include "AMDILIntrinsicInfo.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/Analysis/ValueTracking.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DiagnosticInfo.h"
  32 #include "llvm/IR/DiagnosticPrinter.h"
  33
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 /// Diagnostic information for unimplemented or unsupported feature reporting.
  39 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  40 private:
  41   const Twine &Description;
  42   const Function &Fn;
  43
  44   static int KindID;
  45
  46   static int getKindID() {
  47     if (KindID == 0)
  48       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  49     return KindID;
  50   }
  51
  52 public:
  53   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  54                           DiagnosticSeverity Severity = DS_Error)
  55     : DiagnosticInfo(getKindID(), Severity),
  56       Description(Desc),
  57       Fn(Fn) { }
  58
  59   const Function &getFunction() const { return Fn; }
  60   const Twine &getDescription() const { return Description; }
  61
  62   void print(DiagnosticPrinter &DP) const override {
  63     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  64   }
  65
  66   static bool classof(const DiagnosticInfo *DI) {
  67     return DI->getKind() == getKindID();
  68   }
  69 };
  70
  71 int DiagnosticInfoUnsupported::KindID = 0;
  72 }
  73
  74
  75 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  76                       CCValAssign::LocInfo LocInfo,
  77                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  78   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  79                                         ArgFlags.getOrigAlign());
  80   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  81
  82   return true;
  83 }
  84
  85 #include "AMDGPUGenCallingConv.inc"
  86
  87 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
  88   TargetLowering(TM, new TargetLoweringObjectFileELF()) {
  89
  90   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
  91
  92   // Initialize target lowering borrowed from AMDIL
  93   InitAMDILLowering();
  94
  95   // We need to custom lower some of the intrinsics
  96   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
  97
  98   // Library functions.  These default to Expand, but we have instructions
  99   // for them.
 100   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 101   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 102   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 103   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 104   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 105   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 106   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 107   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 108   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 109
 110   // The hardware supports ROTR, but not ROTL
 111   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 112
 113   // Lower floating point store/load to integer store/load to reduce the number
 114   // of patterns in tablegen.
 115   setOperationAction(ISD::STORE, MVT::f32, Promote);
 116   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 117
 118   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 119   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 120
 121   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 122   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 123
 124   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 125   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 126
 127   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 128   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 129
 130   setOperationAction(ISD::STORE, MVT::f64, Promote);
 131   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 132
 133   // Custom lowering of vector stores is required for local address space
 134   // stores.
 135   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 136   // XXX: Native v2i32 local address space stores are possible, but not
 137   // currently implemented.
 138   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 139
 140   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 141   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 142   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 143
 144   // XXX: This can be change to Custom, once ExpandVectorStores can
 145   // handle 64-bit stores.
 146   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 147
 148   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 149   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 150   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 151
 152
 153   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 154   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 155
 156   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 157   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 158
 159   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 160   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 161
 162   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 163   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 164
 165   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 166   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 167
 168   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 169   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 170
 171   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 172   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 173   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 174   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 175   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 176   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 177   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 178   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 179   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 180   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 181
 182   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 183   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 184   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 185   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 186   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 187   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 188   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 189   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 190   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 191   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 192   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 193   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 194
 195   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 196
 197   setOperationAction(ISD::FNEG, MVT::v2f32, Expand);
 198   setOperationAction(ISD::FNEG, MVT::v4f32, Expand);
 199
 200   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 201
 202   setOperationAction(ISD::MUL, MVT::i64, Expand);
 203
 204   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 205   setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 206   setOperationAction(ISD::UDIVREM, MVT::i64, Custom);
 207   setOperationAction(ISD::UREM, MVT::i32, Expand);
 208   setOperationAction(ISD::VSELECT, MVT::v2f32, Expand);
 209   setOperationAction(ISD::VSELECT, MVT::v4f32, Expand);
 210
 211   static const MVT::SimpleValueType IntTypes[] = {
 212     MVT::v2i32, MVT::v4i32
 213   };
 214   const size_t NumIntTypes = array_lengthof(IntTypes);
 215
 216   for (unsigned int x  = 0; x < NumIntTypes; ++x) {
 217     MVT::SimpleValueType VT = IntTypes[x];
 218     //Expand the following operations for the current type by default
 219     setOperationAction(ISD::ADD,  VT, Expand);
 220     setOperationAction(ISD::AND,  VT, Expand);
 221     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 222     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 223     setOperationAction(ISD::MUL,  VT, Expand);
 224     setOperationAction(ISD::OR,   VT, Expand);
 225     setOperationAction(ISD::SHL,  VT, Expand);
 226     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 227     setOperationAction(ISD::SRL,  VT, Expand);
 228     setOperationAction(ISD::SRA,  VT, Expand);
 229     setOperationAction(ISD::SUB,  VT, Expand);
 230     setOperationAction(ISD::UDIV, VT, Expand);
 231     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 232     setOperationAction(ISD::UREM, VT, Expand);
 233     setOperationAction(ISD::SELECT, VT, Expand);
 234     setOperationAction(ISD::VSELECT, VT, Expand);
 235     setOperationAction(ISD::XOR,  VT, Expand);
 236   }
 237
 238   static const MVT::SimpleValueType FloatTypes[] = {
 239     MVT::v2f32, MVT::v4f32
 240   };
 241   const size_t NumFloatTypes = array_lengthof(FloatTypes);
 242
 243   for (unsigned int x = 0; x < NumFloatTypes; ++x) {
 244     MVT::SimpleValueType VT = FloatTypes[x];
 245     setOperationAction(ISD::FABS, VT, Expand);
 246     setOperationAction(ISD::FADD, VT, Expand);
 247     setOperationAction(ISD::FDIV, VT, Expand);
 248     setOperationAction(ISD::FPOW, VT, Expand);
 249     setOperationAction(ISD::FFLOOR, VT, Expand);
 250     setOperationAction(ISD::FTRUNC, VT, Expand);
 251     setOperationAction(ISD::FMUL, VT, Expand);
 252     setOperationAction(ISD::FRINT, VT, Expand);
 253     setOperationAction(ISD::FSQRT, VT, Expand);
 254     setOperationAction(ISD::FSUB, VT, Expand);
 255     setOperationAction(ISD::SELECT, VT, Expand);
 256   }
 257
 258   setTargetDAGCombine(ISD::MUL);
 259 }
 260
 261 //===----------------------------------------------------------------------===//
 262 // Target Information
 263 //===----------------------------------------------------------------------===//
 264
 265 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 266   return MVT::i32;
 267 }
 268
 269 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 270                                                    EVT CastTy) const {
 271   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 272     return true;
 273
 274   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 275   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 276
 277   return ((LScalarSize <= CastScalarSize) ||
 278           (CastScalarSize >= 32) ||
 279           (LScalarSize < 32));
 280 }
 281
 282 //===---------------------------------------------------------------------===//
 283 // Target Properties
 284 //===---------------------------------------------------------------------===//
 285
 286 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 287   assert(VT.isFloatingPoint());
 288   return VT == MVT::f32;
 289 }
 290
 291 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 292   assert(VT.isFloatingPoint());
 293   return VT == MVT::f32;
 294 }
 295
 296 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 297   // Truncate is just accessing a subregister.
 298   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 299 }
 300
 301 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 302   // Truncate is just accessing a subregister.
 303   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 304          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 305 }
 306
 307 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 308   const DataLayout *DL = getDataLayout();
 309   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 310   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 311
 312   return SrcSize == 32 && DestSize == 64;
 313 }
 314
 315 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 316   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 317   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 318   // this will enable reducing 64-bit operations the 32-bit, which is always
 319   // good.
 320   return Src == MVT::i32 && Dest == MVT::i64;
 321 }
 322
 323 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 324   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 325   // limited number of native 64-bit operations. Shrinking an operation to fit
 326   // in a single 32-bit register should always be helpful. As currently used,
 327   // this is much less general than the name suggests, and is only used in
 328   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 329   // not profitable, and may actually be harmful.
 330   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 331 }
 332
 333 //===---------------------------------------------------------------------===//
 334 // TargetLowering Callbacks
 335 //===---------------------------------------------------------------------===//
 336
 337 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 338                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 339
 340   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 341 }
 342
 343 SDValue AMDGPUTargetLowering::LowerReturn(
 344                                      SDValue Chain,
 345                                      CallingConv::ID CallConv,
 346                                      bool isVarArg,
 347                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 348                                      const SmallVectorImpl<SDValue> &OutVals,
 349                                      SDLoc DL, SelectionDAG &DAG) const {
 350   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 351 }
 352
 353 //===---------------------------------------------------------------------===//
 354 // Target specific lowering
 355 //===---------------------------------------------------------------------===//
 356
 357 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 358                                         SmallVectorImpl<SDValue> &InVals) const {
 359   SDValue Callee = CLI.Callee;
 360   SelectionDAG &DAG = CLI.DAG;
 361
 362   const Function &Fn = *DAG.getMachineFunction().getFunction();
 363
 364   StringRef FuncName("<unknown>");
 365
 366   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 367     FuncName = G->getSymbol();
 368   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 369     FuncName = G->getGlobal()->getName();
 370
 371   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 372   DAG.getContext()->diagnose(NoCalls);
 373   return SDValue();
 374 }
 375
 376 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG)
 377     const {
 378   switch (Op.getOpcode()) {
 379   default:
 380     Op.getNode()->dump();
 381     llvm_unreachable("Custom lowering code for this"
 382                      "instruction is not implemented yet!");
 383     break;
 384   // AMDIL DAG lowering
 385   case ISD::SDIV: return LowerSDIV(Op, DAG);
 386   case ISD::SREM: return LowerSREM(Op, DAG);
 387   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 388   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
 389   // AMDGPU DAG lowering
 390   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 391   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 392   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 393   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 394   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 395   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 396   }
 397   return Op;
 398 }
 399
 400 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 401                                               SmallVectorImpl<SDValue> &Results,
 402                                               SelectionDAG &DAG) const {
 403   switch (N->getOpcode()) {
 404   case ISD::SIGN_EXTEND_INREG:
 405     // Different parts of legalization seem to interpret which type of
 406     // sign_extend_inreg is the one to check for custom lowering. The extended
 407     // from type is what really matters, but some places check for custom
 408     // lowering of the result type. This results in trying to use
 409     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 410     // nothing here and let the illegal result integer be handled normally.
 411     return;
 412   case ISD::UDIV: {
 413     SDValue Op = SDValue(N, 0);
 414     SDLoc DL(Op);
 415     EVT VT = Op.getValueType();
 416     SDValue UDIVREM = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT),
 417       N->getOperand(0), N->getOperand(1));
 418     Results.push_back(UDIVREM);
 419     break;
 420   }
 421   case ISD::UREM: {
 422     SDValue Op = SDValue(N, 0);
 423     SDLoc DL(Op);
 424     EVT VT = Op.getValueType();
 425     SDValue UDIVREM = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT),
 426       N->getOperand(0), N->getOperand(1));
 427     Results.push_back(UDIVREM.getValue(1));
 428     break;
 429   }
 430   default:
 431     return;
 432   }
 433 }
 434
 435 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 436                                                        const GlobalValue *GV,
 437                                                        const SDValue &InitPtr,
 438                                                        SDValue Chain,
 439                                                        SelectionDAG &DAG) const {
 440   const DataLayout *TD = getTargetMachine().getDataLayout();
 441   SDLoc DL(InitPtr);
 442   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 443     EVT VT = EVT::getEVT(CI->getType());
 444     PointerType *PtrTy = PointerType::get(CI->getType(), 0);
 445     return DAG.getStore(Chain, DL,  DAG.getConstant(*CI, VT), InitPtr,
 446                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 447                  TD->getPrefTypeAlignment(CI->getType()));
 448   } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 449     EVT VT = EVT::getEVT(CFP->getType());
 450     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 451     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 452                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 453                  TD->getPrefTypeAlignment(CFP->getType()));
 454   } else if (Init->getType()->isAggregateType()) {
 455     EVT PtrVT = InitPtr.getValueType();
 456     unsigned NumElements = Init->getType()->getArrayNumElements();
 457     SmallVector<SDValue, 8> Chains;
 458     for (unsigned i = 0; i < NumElements; ++i) {
 459       SDValue Offset = DAG.getConstant(i * TD->getTypeAllocSize(
 460           Init->getType()->getArrayElementType()), PtrVT);
 461       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 462       Chains.push_back(LowerConstantInitializer(Init->getAggregateElement(i),
 463                        GV, Ptr, Chain, DAG));
 464     }
 465     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 466   } else {
 467     Init->dump();
 468     llvm_unreachable("Unhandled constant initializer");
 469   }
 470 }
 471
 472 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 473                                                  SDValue Op,
 474                                                  SelectionDAG &DAG) const {
 475
 476   const DataLayout *TD = getTargetMachine().getDataLayout();
 477   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 478   const GlobalValue *GV = G->getGlobal();
 479
 480   switch (G->getAddressSpace()) {
 481   default: llvm_unreachable("Global Address lowering not implemented for this "
 482                             "address space");
 483   case AMDGPUAS::LOCAL_ADDRESS: {
 484     // XXX: What does the value of G->getOffset() mean?
 485     assert(G->getOffset() == 0 &&
 486          "Do not know what to do with an non-zero offset");
 487
 488     unsigned Offset;
 489     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 490       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 491       Offset = MFI->LDSSize;
 492       MFI->LocalMemoryObjects[GV] = Offset;
 493       // XXX: Account for alignment?
 494       MFI->LDSSize += Size;
 495     } else {
 496       Offset = MFI->LocalMemoryObjects[GV];
 497     }
 498
 499     return DAG.getConstant(Offset, getPointerTy(G->getAddressSpace()));
 500   }
 501   case AMDGPUAS::CONSTANT_ADDRESS: {
 502     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 503     Type *EltType = GV->getType()->getElementType();
 504     unsigned Size = TD->getTypeAllocSize(EltType);
 505     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 506
 507     const GlobalVariable *Var = dyn_cast<GlobalVariable>(GV);
 508     const Constant *Init = Var->getInitializer();
 509     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 510     SDValue InitPtr = DAG.getFrameIndex(FI,
 511         getPointerTy(AMDGPUAS::PRIVATE_ADDRESS));
 512     SmallVector<SDNode*, 8> WorkList;
 513
 514     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 515                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 516       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 517         continue;
 518       WorkList.push_back(*I);
 519     }
 520     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 521     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 522                                            E = WorkList.end(); I != E; ++I) {
 523       SmallVector<SDValue, 8> Ops;
 524       Ops.push_back(Chain);
 525       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 526         Ops.push_back((*I)->getOperand(i));
 527       }
 528       DAG.UpdateNodeOperands(*I, Ops);
 529     }
 530     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op),
 531         getPointerTy(AMDGPUAS::CONSTANT_ADDRESS));
 532   }
 533   }
 534 }
 535
 536 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 537                                                   SelectionDAG &DAG) const {
 538   SmallVector<SDValue, 8> Args;
 539   SDValue A = Op.getOperand(0);
 540   SDValue B = Op.getOperand(1);
 541
 542   DAG.ExtractVectorElements(A, Args);
 543   DAG.ExtractVectorElements(B, Args);
 544
 545   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 546 }
 547
 548 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 549                                                      SelectionDAG &DAG) const {
 550
 551   SmallVector<SDValue, 8> Args;
 552   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 553   EVT VT = Op.getValueType();
 554   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 555                             VT.getVectorNumElements());
 556
 557   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 558 }
 559
 560 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 561                                               SelectionDAG &DAG) const {
 562
 563   MachineFunction &MF = DAG.getMachineFunction();
 564   const AMDGPUFrameLowering *TFL =
 565    static_cast<const AMDGPUFrameLowering*>(getTargetMachine().getFrameLowering());
 566
 567   FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op);
 568   assert(FIN);
 569
 570   unsigned FrameIndex = FIN->getIndex();
 571   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 572   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 573                          Op.getValueType());
 574 }
 575
 576 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 577     SelectionDAG &DAG) const {
 578   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 579   SDLoc DL(Op);
 580   EVT VT = Op.getValueType();
 581
 582   switch (IntrinsicID) {
 583     default: return Op;
 584     case AMDGPUIntrinsic::AMDIL_abs:
 585       return LowerIntrinsicIABS(Op, DAG);
 586     case AMDGPUIntrinsic::AMDIL_exp:
 587       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 588     case AMDGPUIntrinsic::AMDGPU_lrp:
 589       return LowerIntrinsicLRP(Op, DAG);
 590     case AMDGPUIntrinsic::AMDIL_fraction:
 591       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 592     case AMDGPUIntrinsic::AMDIL_max:
 593       return DAG.getNode(AMDGPUISD::FMAX, DL, VT, Op.getOperand(1),
 594                                                   Op.getOperand(2));
 595     case AMDGPUIntrinsic::AMDGPU_imax:
 596       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 597                                                   Op.getOperand(2));
 598     case AMDGPUIntrinsic::AMDGPU_umax:
 599       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 600                                                   Op.getOperand(2));
 601     case AMDGPUIntrinsic::AMDIL_min:
 602       return DAG.getNode(AMDGPUISD::FMIN, DL, VT, Op.getOperand(1),
 603                                                   Op.getOperand(2));
 604     case AMDGPUIntrinsic::AMDGPU_imin:
 605       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 606                                                   Op.getOperand(2));
 607     case AMDGPUIntrinsic::AMDGPU_umin:
 608       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 609                                                   Op.getOperand(2));
 610
 611     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 612       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 613                          Op.getOperand(1),
 614                          Op.getOperand(2),
 615                          Op.getOperand(3));
 616
 617     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 618       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 619                          Op.getOperand(1),
 620                          Op.getOperand(2),
 621                          Op.getOperand(3));
 622
 623     case AMDGPUIntrinsic::AMDGPU_bfi:
 624       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 625                          Op.getOperand(1),
 626                          Op.getOperand(2),
 627                          Op.getOperand(3));
 628
 629     case AMDGPUIntrinsic::AMDGPU_bfm:
 630       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 631                          Op.getOperand(1),
 632                          Op.getOperand(2));
 633
 634     case AMDGPUIntrinsic::AMDIL_round_nearest:
 635       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 636   }
 637 }
 638
 639 ///IABS(a) = SMAX(sub(0, a), a)
 640 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 641     SelectionDAG &DAG) const {
 642
 643   SDLoc DL(Op);
 644   EVT VT = Op.getValueType();
 645   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 646                                               Op.getOperand(1));
 647
 648   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 649 }
 650
 651 /// Linear Interpolation
 652 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 653 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 654     SelectionDAG &DAG) const {
 655   SDLoc DL(Op);
 656   EVT VT = Op.getValueType();
 657   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 658                                 DAG.getConstantFP(1.0f, MVT::f32),
 659                                 Op.getOperand(1));
 660   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 661                                                     Op.getOperand(3));
 662   return DAG.getNode(ISD::FADD, DL, VT,
 663       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 664       OneSubAC);
 665 }
 666
 667 /// \brief Generate Min/Max node
 668 SDValue AMDGPUTargetLowering::LowerMinMax(SDValue Op,
 669     SelectionDAG &DAG) const {
 670   SDLoc DL(Op);
 671   EVT VT = Op.getValueType();
 672
 673   SDValue LHS = Op.getOperand(0);
 674   SDValue RHS = Op.getOperand(1);
 675   SDValue True = Op.getOperand(2);
 676   SDValue False = Op.getOperand(3);
 677   SDValue CC = Op.getOperand(4);
 678
 679   if (VT != MVT::f32 ||
 680       !((LHS == True && RHS == False) || (LHS == False && RHS == True))) {
 681     return SDValue();
 682   }
 683
 684   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
 685   switch (CCOpcode) {
 686   case ISD::SETOEQ:
 687   case ISD::SETONE:
 688   case ISD::SETUNE:
 689   case ISD::SETNE:
 690   case ISD::SETUEQ:
 691   case ISD::SETEQ:
 692   case ISD::SETFALSE:
 693   case ISD::SETFALSE2:
 694   case ISD::SETTRUE:
 695   case ISD::SETTRUE2:
 696   case ISD::SETUO:
 697   case ISD::SETO:
 698     llvm_unreachable("Operation should already be optimised!");
 699   case ISD::SETULE:
 700   case ISD::SETULT:
 701   case ISD::SETOLE:
 702   case ISD::SETOLT:
 703   case ISD::SETLE:
 704   case ISD::SETLT: {
 705     if (LHS == True)
 706       return DAG.getNode(AMDGPUISD::FMIN, DL, VT, LHS, RHS);
 707     else
 708       return DAG.getNode(AMDGPUISD::FMAX, DL, VT, LHS, RHS);
 709   }
 710   case ISD::SETGT:
 711   case ISD::SETGE:
 712   case ISD::SETUGE:
 713   case ISD::SETOGE:
 714   case ISD::SETUGT:
 715   case ISD::SETOGT: {
 716     if (LHS == True)
 717       return DAG.getNode(AMDGPUISD::FMAX, DL, VT, LHS, RHS);
 718     else
 719       return DAG.getNode(AMDGPUISD::FMIN, DL, VT, LHS, RHS);
 720   }
 721   case ISD::SETCC_INVALID:
 722     llvm_unreachable("Invalid setcc condcode!");
 723   }
 724   return Op;
 725 }
 726
 727 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue &Op,
 728                                               SelectionDAG &DAG) const {
 729   LoadSDNode *Load = dyn_cast<LoadSDNode>(Op);
 730   EVT MemEltVT = Load->getMemoryVT().getVectorElementType();
 731   EVT EltVT = Op.getValueType().getVectorElementType();
 732   EVT PtrVT = Load->getBasePtr().getValueType();
 733   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
 734   SmallVector<SDValue, 8> Loads;
 735   SDLoc SL(Op);
 736
 737   for (unsigned i = 0, e = NumElts; i != e; ++i) {
 738     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
 739                     DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8), PtrVT));
 740     Loads.push_back(DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
 741                         Load->getChain(), Ptr,
 742                         MachinePointerInfo(Load->getMemOperand()->getValue()),
 743                         MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
 744                         Load->getAlignment()));
 745   }
 746   return DAG.getNode(ISD::BUILD_VECTOR, SL, Op.getValueType(), Loads);
 747 }
 748
 749 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
 750                                                SelectionDAG &DAG) const {
 751   StoreSDNode *Store = dyn_cast<StoreSDNode>(Op);
 752   EVT MemVT = Store->getMemoryVT();
 753   unsigned MemBits = MemVT.getSizeInBits();
 754
 755   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
 756   // truncating store into an i32 store.
 757   // XXX: We could also handle optimize other vector bitwidths.
 758   if (!MemVT.isVector() || MemBits > 32) {
 759     return SDValue();
 760   }
 761
 762   SDLoc DL(Op);
 763   SDValue Value = Store->getValue();
 764   EVT VT = Value.getValueType();
 765   EVT ElemVT = VT.getVectorElementType();
 766   SDValue Ptr = Store->getBasePtr();
 767   EVT MemEltVT = MemVT.getVectorElementType();
 768   unsigned MemEltBits = MemEltVT.getSizeInBits();
 769   unsigned MemNumElements = MemVT.getVectorNumElements();
 770   unsigned PackedSize = MemVT.getStoreSizeInBits();
 771   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
 772
 773   assert(Value.getValueType().getScalarSizeInBits() >= 32);
 774
 775   SDValue PackedValue;
 776   for (unsigned i = 0; i < MemNumElements; ++i) {
 777     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
 778                               DAG.getConstant(i, MVT::i32));
 779     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
 780     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
 781
 782     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
 783     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
 784
 785     if (i == 0) {
 786       PackedValue = Elt;
 787     } else {
 788       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
 789     }
 790   }
 791
 792   if (PackedSize < 32) {
 793     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
 794     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
 795                              Store->getMemOperand()->getPointerInfo(),
 796                              PackedVT,
 797                              Store->isNonTemporal(), Store->isVolatile(),
 798                              Store->getAlignment());
 799   }
 800
 801   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
 802                       Store->getMemOperand()->getPointerInfo(),
 803                       Store->isVolatile(),  Store->isNonTemporal(),
 804                       Store->getAlignment());
 805 }
 806
 807 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
 808                                             SelectionDAG &DAG) const {
 809   StoreSDNode *Store = cast<StoreSDNode>(Op);
 810   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
 811   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
 812   EVT PtrVT = Store->getBasePtr().getValueType();
 813   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
 814   SDLoc SL(Op);
 815
 816   SmallVector<SDValue, 8> Chains;
 817
 818   for (unsigned i = 0, e = NumElts; i != e; ++i) {
 819     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
 820                               Store->getValue(), DAG.getConstant(i, MVT::i32));
 821     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT,
 822                               Store->getBasePtr(),
 823                             DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8),
 824                                             PtrVT));
 825     Chains.push_back(DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
 826                          MachinePointerInfo(Store->getMemOperand()->getValue()),
 827                          MemEltVT, Store->isVolatile(), Store->isNonTemporal(),
 828                          Store->getAlignment()));
 829   }
 830   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
 831 }
 832
 833 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
 834   SDLoc DL(Op);
 835   LoadSDNode *Load = cast<LoadSDNode>(Op);
 836   ISD::LoadExtType ExtType = Load->getExtensionType();
 837   EVT VT = Op.getValueType();
 838   EVT MemVT = Load->getMemoryVT();
 839
 840   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
 841     // We can do the extload to 32-bits, and then need to separately extend to
 842     // 64-bits.
 843
 844     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
 845                                        Load->getChain(),
 846                                        Load->getBasePtr(),
 847                                        MemVT,
 848                                        Load->getMemOperand());
 849     return DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32);
 850   }
 851
 852   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
 853     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
 854     // FIXME: Copied from PPC
 855     // First, load into 32 bits, then truncate to 1 bit.
 856
 857     SDValue Chain = Load->getChain();
 858     SDValue BasePtr = Load->getBasePtr();
 859     MachineMemOperand *MMO = Load->getMemOperand();
 860
 861     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
 862                                    BasePtr, MVT::i8, MMO);
 863     return DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD);
 864   }
 865
 866   // Lower loads constant address space global variable loads
 867   if (Load->getAddressSpace() == AMDGPUAS::CONSTANT_ADDRESS &&
 868       isa<GlobalVariable>(
 869           GetUnderlyingObject(Load->getMemOperand()->getValue()))) {
 870
 871     SDValue Ptr = DAG.getZExtOrTrunc(Load->getBasePtr(), DL,
 872         getPointerTy(AMDGPUAS::PRIVATE_ADDRESS));
 873     Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Ptr,
 874         DAG.getConstant(2, MVT::i32));
 875     return DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
 876                        Load->getChain(), Ptr,
 877                        DAG.getTargetConstant(0, MVT::i32), Op.getOperand(2));
 878   }
 879
 880   if (Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
 881       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
 882     return SDValue();
 883
 884
 885   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
 886                             DAG.getConstant(2, MVT::i32));
 887   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
 888                             Load->getChain(), Ptr,
 889                             DAG.getTargetConstant(0, MVT::i32),
 890                             Op.getOperand(2));
 891   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
 892                                 Load->getBasePtr(),
 893                                 DAG.getConstant(0x3, MVT::i32));
 894   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
 895                                  DAG.getConstant(3, MVT::i32));
 896
 897   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
 898
 899   EVT MemEltVT = MemVT.getScalarType();
 900   if (ExtType == ISD::SEXTLOAD) {
 901     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
 902     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode);
 903   }
 904
 905   return DAG.getZeroExtendInReg(Ret, DL, MemEltVT);
 906 }
 907
 908 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
 909   SDLoc DL(Op);
 910   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
 911   if (Result.getNode()) {
 912     return Result;
 913   }
 914
 915   StoreSDNode *Store = cast<StoreSDNode>(Op);
 916   SDValue Chain = Store->getChain();
 917   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
 918        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
 919       Store->getValue().getValueType().isVector()) {
 920     return SplitVectorStore(Op, DAG);
 921   }
 922
 923   EVT MemVT = Store->getMemoryVT();
 924   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
 925       MemVT.bitsLT(MVT::i32)) {
 926     unsigned Mask = 0;
 927     if (Store->getMemoryVT() == MVT::i8) {
 928       Mask = 0xff;
 929     } else if (Store->getMemoryVT() == MVT::i16) {
 930       Mask = 0xffff;
 931     }
 932     SDValue BasePtr = Store->getBasePtr();
 933     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
 934                               DAG.getConstant(2, MVT::i32));
 935     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
 936                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
 937
 938     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
 939                                   DAG.getConstant(0x3, MVT::i32));
 940
 941     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
 942                                    DAG.getConstant(3, MVT::i32));
 943
 944     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
 945                                     Store->getValue());
 946
 947     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
 948
 949     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
 950                                        MaskedValue, ShiftAmt);
 951
 952     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
 953                                   ShiftAmt);
 954     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
 955                           DAG.getConstant(0xffffffff, MVT::i32));
 956     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
 957
 958     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
 959     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
 960                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
 961   }
 962   return SDValue();
 963 }
 964
 965 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
 966     SelectionDAG &DAG) const {
 967   SDLoc DL(Op);
 968   EVT VT = Op.getValueType();
 969
 970   SDValue Num = Op.getOperand(0);
 971   SDValue Den = Op.getOperand(1);
 972
 973   // RCP =  URECIP(Den) = 2^32 / Den + e
 974   // e is rounding error.
 975   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
 976
 977   // RCP_LO = umulo(RCP, Den) */
 978   SDValue RCP_LO = DAG.getNode(ISD::UMULO, DL, VT, RCP, Den);
 979
 980   // RCP_HI = mulhu (RCP, Den) */
 981   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
 982
 983   // NEG_RCP_LO = -RCP_LO
 984   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 985                                                      RCP_LO);
 986
 987   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
 988   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
 989                                            NEG_RCP_LO, RCP_LO,
 990                                            ISD::SETEQ);
 991   // Calculate the rounding error from the URECIP instruction
 992   // E = mulhu(ABS_RCP_LO, RCP)
 993   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
 994
 995   // RCP_A_E = RCP + E
 996   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
 997
 998   // RCP_S_E = RCP - E
 999   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1000
1001   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1002   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1003                                      RCP_A_E, RCP_S_E,
1004                                      ISD::SETEQ);
1005   // Quotient = mulhu(Tmp0, Num)
1006   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1007
1008   // Num_S_Remainder = Quotient * Den
1009   SDValue Num_S_Remainder = DAG.getNode(ISD::UMULO, DL, VT, Quotient, Den);
1010
1011   // Remainder = Num - Num_S_Remainder
1012   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1013
1014   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1015   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1016                                                  DAG.getConstant(-1, VT),
1017                                                  DAG.getConstant(0, VT),
1018                                                  ISD::SETUGE);
1019   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1020   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1021                                                   Num_S_Remainder,
1022                                                   DAG.getConstant(-1, VT),
1023                                                   DAG.getConstant(0, VT),
1024                                                   ISD::SETUGE);
1025   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1026   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1027                                                Remainder_GE_Zero);
1028
1029   // Calculate Division result:
1030
1031   // Quotient_A_One = Quotient + 1
1032   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1033                                                          DAG.getConstant(1, VT));
1034
1035   // Quotient_S_One = Quotient - 1
1036   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1037                                                          DAG.getConstant(1, VT));
1038
1039   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1040   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1041                                      Quotient, Quotient_A_One, ISD::SETEQ);
1042
1043   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1044   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1045                             Quotient_S_One, Div, ISD::SETEQ);
1046
1047   // Calculate Rem result:
1048
1049   // Remainder_S_Den = Remainder - Den
1050   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1051
1052   // Remainder_A_Den = Remainder + Den
1053   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1054
1055   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1056   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1057                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1058
1059   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1060   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1061                             Remainder_A_Den, Rem, ISD::SETEQ);
1062   SDValue Ops[2] = {
1063     Div,
1064     Rem
1065   };
1066   return DAG.getMergeValues(Ops, DL);
1067 }
1068
1069 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1070                                                SelectionDAG &DAG) const {
1071   SDValue S0 = Op.getOperand(0);
1072   SDLoc DL(Op);
1073   if (Op.getValueType() != MVT::f32 || S0.getValueType() != MVT::i64)
1074     return SDValue();
1075
1076   // f32 uint_to_fp i64
1077   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1078                            DAG.getConstant(0, MVT::i32));
1079   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
1080   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1081                            DAG.getConstant(1, MVT::i32));
1082   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
1083   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
1084                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
1085   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
1086
1087 }
1088
1089 SDValue AMDGPUTargetLowering::ExpandSIGN_EXTEND_INREG(SDValue Op,
1090                                                       unsigned BitsDiff,
1091                                                       SelectionDAG &DAG) const {
1092   MVT VT = Op.getSimpleValueType();
1093   SDLoc DL(Op);
1094   SDValue Shift = DAG.getConstant(BitsDiff, VT);
1095   // Shift left by 'Shift' bits.
1096   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Op.getOperand(0), Shift);
1097   // Signed shift Right by 'Shift' bits.
1098   return DAG.getNode(ISD::SRA, DL, VT, Shl, Shift);
1099 }
1100
1101 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
1102                                                      SelectionDAG &DAG) const {
1103   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1104   MVT VT = Op.getSimpleValueType();
1105   MVT ScalarVT = VT.getScalarType();
1106
1107   if (!VT.isVector())
1108     return SDValue();
1109
1110   SDValue Src = Op.getOperand(0);
1111   SDLoc DL(Op);
1112
1113   // TODO: Don't scalarize on Evergreen?
1114   unsigned NElts = VT.getVectorNumElements();
1115   SmallVector<SDValue, 8> Args;
1116   DAG.ExtractVectorElements(Src, Args, 0, NElts);
1117
1118   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
1119   for (unsigned I = 0; I < NElts; ++I)
1120     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
1121
1122   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
1123 }
1124
1125 //===----------------------------------------------------------------------===//
1126 // Custom DAG optimizations
1127 //===----------------------------------------------------------------------===//
1128
1129 static bool isU24(SDValue Op, SelectionDAG &DAG) {
1130   APInt KnownZero, KnownOne;
1131   EVT VT = Op.getValueType();
1132   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
1133
1134   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
1135 }
1136
1137 static bool isI24(SDValue Op, SelectionDAG &DAG) {
1138   EVT VT = Op.getValueType();
1139
1140   // In order for this to be a signed 24-bit value, bit 23, must
1141   // be a sign bit.
1142   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
1143                                      // as unsigned 24-bit values.
1144          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
1145 }
1146
1147 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
1148
1149   SelectionDAG &DAG = DCI.DAG;
1150   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1151   EVT VT = Op.getValueType();
1152
1153   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
1154   APInt KnownZero, KnownOne;
1155   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
1156   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
1157     DCI.CommitTargetLoweringOpt(TLO);
1158 }
1159
1160 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
1161                                             DAGCombinerInfo &DCI) const {
1162   SelectionDAG &DAG = DCI.DAG;
1163   SDLoc DL(N);
1164
1165   switch(N->getOpcode()) {
1166     default: break;
1167     case ISD::MUL: {
1168       EVT VT = N->getValueType(0);
1169       SDValue N0 = N->getOperand(0);
1170       SDValue N1 = N->getOperand(1);
1171       SDValue Mul;
1172
1173       // FIXME: Add support for 24-bit multiply with 64-bit output on SI.
1174       if (VT.isVector() || VT.getSizeInBits() > 32)
1175         break;
1176
1177       if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
1178         N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
1179         N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
1180         Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
1181       } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
1182         N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
1183         N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
1184         Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
1185       } else {
1186         break;
1187       }
1188
1189       // We need to use sext even for MUL_U24, because MUL_U24 is used
1190       // for signed multiply of 8 and 16-bit types.
1191       SDValue Reg = DAG.getSExtOrTrunc(Mul, DL, VT);
1192
1193       return Reg;
1194     }
1195     case AMDGPUISD::MUL_I24:
1196     case AMDGPUISD::MUL_U24: {
1197       SDValue N0 = N->getOperand(0);
1198       SDValue N1 = N->getOperand(1);
1199       simplifyI24(N0, DCI);
1200       simplifyI24(N1, DCI);
1201       return SDValue();
1202     }
1203   }
1204   return SDValue();
1205 }
1206
1207 //===----------------------------------------------------------------------===//
1208 // Helper functions
1209 //===----------------------------------------------------------------------===//
1210
1211 void AMDGPUTargetLowering::getOriginalFunctionArgs(
1212                                SelectionDAG &DAG,
1213                                const Function *F,
1214                                const SmallVectorImpl<ISD::InputArg> &Ins,
1215                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
1216
1217   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
1218     if (Ins[i].ArgVT == Ins[i].VT) {
1219       OrigIns.push_back(Ins[i]);
1220       continue;
1221     }
1222
1223     EVT VT;
1224     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
1225       // Vector has been split into scalars.
1226       VT = Ins[i].ArgVT.getVectorElementType();
1227     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
1228                Ins[i].ArgVT.getVectorElementType() !=
1229                Ins[i].VT.getVectorElementType()) {
1230       // Vector elements have been promoted
1231       VT = Ins[i].ArgVT;
1232     } else {
1233       // Vector has been spilt into smaller vectors.
1234       VT = Ins[i].VT;
1235     }
1236
1237     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
1238                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
1239     OrigIns.push_back(Arg);
1240   }
1241 }
1242
1243 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
1244   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
1245     return CFP->isExactlyValue(1.0);
1246   }
1247   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
1248     return C->isAllOnesValue();
1249   }
1250   return false;
1251 }
1252
1253 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
1254   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
1255     return CFP->getValueAPF().isZero();
1256   }
1257   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
1258     return C->isNullValue();
1259   }
1260   return false;
1261 }
1262
1263 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
1264                                                   const TargetRegisterClass *RC,
1265                                                    unsigned Reg, EVT VT) const {
1266   MachineFunction &MF = DAG.getMachineFunction();
1267   MachineRegisterInfo &MRI = MF.getRegInfo();
1268   unsigned VirtualRegister;
1269   if (!MRI.isLiveIn(Reg)) {
1270     VirtualRegister = MRI.createVirtualRegister(RC);
1271     MRI.addLiveIn(Reg, VirtualRegister);
1272   } else {
1273     VirtualRegister = MRI.getLiveInVirtReg(Reg);
1274   }
1275   return DAG.getRegister(VirtualRegister, VT);
1276 }
1277
1278 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
1279
1280 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
1281   switch (Opcode) {
1282   default: return nullptr;
1283   // AMDIL DAG nodes
1284   NODE_NAME_CASE(CALL);
1285   NODE_NAME_CASE(UMUL);
1286   NODE_NAME_CASE(DIV_INF);
1287   NODE_NAME_CASE(RET_FLAG);
1288   NODE_NAME_CASE(BRANCH_COND);
1289
1290   // AMDGPU DAG nodes
1291   NODE_NAME_CASE(DWORDADDR)
1292   NODE_NAME_CASE(FRACT)
1293   NODE_NAME_CASE(FMAX)
1294   NODE_NAME_CASE(SMAX)
1295   NODE_NAME_CASE(UMAX)
1296   NODE_NAME_CASE(FMIN)
1297   NODE_NAME_CASE(SMIN)
1298   NODE_NAME_CASE(UMIN)
1299   NODE_NAME_CASE(BFE_U32)
1300   NODE_NAME_CASE(BFE_I32)
1301   NODE_NAME_CASE(BFI)
1302   NODE_NAME_CASE(BFM)
1303   NODE_NAME_CASE(MUL_U24)
1304   NODE_NAME_CASE(MUL_I24)
1305   NODE_NAME_CASE(URECIP)
1306   NODE_NAME_CASE(DOT4)
1307   NODE_NAME_CASE(EXPORT)
1308   NODE_NAME_CASE(CONST_ADDRESS)
1309   NODE_NAME_CASE(REGISTER_LOAD)
1310   NODE_NAME_CASE(REGISTER_STORE)
1311   NODE_NAME_CASE(LOAD_CONSTANT)
1312   NODE_NAME_CASE(LOAD_INPUT)
1313   NODE_NAME_CASE(SAMPLE)
1314   NODE_NAME_CASE(SAMPLEB)
1315   NODE_NAME_CASE(SAMPLED)
1316   NODE_NAME_CASE(SAMPLEL)
1317   NODE_NAME_CASE(STORE_MSKOR)
1318   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
1319   }
1320 }
1321
1322 static void computeMaskedBitsForMinMax(const SDValue Op0,
1323                                        const SDValue Op1,
1324                                        APInt &KnownZero,
1325                                        APInt &KnownOne,
1326                                        const SelectionDAG &DAG,
1327                                        unsigned Depth) {
1328   APInt Op0Zero, Op0One;
1329   APInt Op1Zero, Op1One;
1330   DAG.ComputeMaskedBits(Op0, Op0Zero, Op0One, Depth);
1331   DAG.ComputeMaskedBits(Op1, Op1Zero, Op1One, Depth);
1332
1333   KnownZero = Op0Zero & Op1Zero;
1334   KnownOne = Op0One & Op1One;
1335 }
1336
1337 void AMDGPUTargetLowering::computeMaskedBitsForTargetNode(
1338   const SDValue Op,
1339   APInt &KnownZero,
1340   APInt &KnownOne,
1341   const SelectionDAG &DAG,
1342   unsigned Depth) const {
1343
1344   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
1345   unsigned Opc = Op.getOpcode();
1346   switch (Opc) {
1347   case ISD::INTRINSIC_WO_CHAIN: {
1348     // FIXME: The intrinsic should just use the node.
1349     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
1350     case AMDGPUIntrinsic::AMDGPU_imax:
1351     case AMDGPUIntrinsic::AMDGPU_umax:
1352     case AMDGPUIntrinsic::AMDGPU_imin:
1353     case AMDGPUIntrinsic::AMDGPU_umin:
1354       computeMaskedBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
1355                                  KnownZero, KnownOne, DAG, Depth);
1356       break;
1357     default:
1358       break;
1359     }
1360
1361     break;
1362   }
1363   case AMDGPUISD::SMAX:
1364   case AMDGPUISD::UMAX:
1365   case AMDGPUISD::SMIN:
1366   case AMDGPUISD::UMIN:
1367     computeMaskedBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
1368                                KnownZero, KnownOne, DAG, Depth);
1369     break;
1370   default:
1371     break;
1372   }
1373 }