lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class MachineRegisterInfo;
  25
  26 class AMDGPUTargetLowering : public TargetLowering {
  27 private:
  28   void ExtractVectorElements(SDValue Op, SelectionDAG &DAG,
  29                              SmallVectorImpl<SDValue> &Args,
  30                              unsigned Start, unsigned Count) const;
  31   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  32                                    const SDValue &InitPtr,
  33                                    SDValue Chain,
  34                                    SelectionDAG &DAG) const;
  35   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  36   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  39   /// \brief Lower vector stores by merging the vector elements into an integer
  40   /// of the same bitwidth.
  41   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  42   /// \brief Split a vector store into multiple scalar stores.
  43   /// \returns The resulting chain.
  44   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  45   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  46
  47 protected:
  48
  49   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
  50   /// MachineFunction.
  51   ///
  52   /// \returns a RegisterSDNode representing Reg.
  53   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
  54                                        const TargetRegisterClass *RC,
  55                                        unsigned Reg, EVT VT) const;
  56   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  57                              SelectionDAG &DAG) const;
  58   /// \brief Split a vector load into multiple scalar loads.
  59   SDValue SplitVectorLoad(const SDValue &Op, SelectionDAG &DAG) const;
  60   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  61   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  62   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  63   bool isHWTrueValue(SDValue Op) const;
  64   bool isHWFalseValue(SDValue Op) const;
  65
  66   /// The SelectionDAGBuilder will automatically promote function arguments
  67   /// with illegal types.  However, this does not work for the AMDGPU targets
  68   /// since the function arguments are stored in memory as these illegal types.
  69   /// In order to handle this properly we need to get the origianl types sizes
  70   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  71   /// passing them to AnalyzeFormalArguments()
  72   void getOriginalFunctionArgs(SelectionDAG &DAG,
  73                                const Function *F,
  74                                const SmallVectorImpl<ISD::InputArg> &Ins,
  75                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
  76   void AnalyzeFormalArguments(CCState &State,
  77                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
  78
  79 public:
  80   AMDGPUTargetLowering(TargetMachine &TM);
  81
  82   virtual bool isFAbsFree(EVT VT) const;
  83   virtual bool isFNegFree(EVT VT) const;
  84   virtual bool isTruncateFree(EVT Src, EVT Dest) const LLVM_OVERRIDE;
  85   virtual MVT getVectorIdxTy() const;
  86   virtual bool isLoadBitCastBeneficial(EVT, EVT) const LLVM_OVERRIDE;
  87   virtual SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
  88                               bool isVarArg,
  89                               const SmallVectorImpl<ISD::OutputArg> &Outs,
  90                               const SmallVectorImpl<SDValue> &OutVals,
  91                               SDLoc DL, SelectionDAG &DAG) const;
  92   virtual SDValue LowerCall(CallLoweringInfo &CLI,
  93                             SmallVectorImpl<SDValue> &InVals) const {
  94     CLI.Callee.dump();
  95     llvm_unreachable("Undefined function");
  96   }
  97
  98   virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
  99   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 100   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 101   SDValue LowerMinMax(SDValue Op, SelectionDAG &DAG) const;
 102   virtual const char* getTargetNodeName(unsigned Opcode) const;
 103
 104   virtual SDNode *PostISelFolding(MachineSDNode *N, SelectionDAG &DAG) const {
 105     return N;
 106   }
 107
 108 // Functions defined in AMDILISelLowering.cpp
 109 public:
 110
 111   /// \brief Determine which of the bits specified in \p Mask are known to be
 112   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 113   /// bitsets.
 114   virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 115                                               APInt &KnownZero,
 116                                               APInt &KnownOne,
 117                                               const SelectionDAG &DAG,
 118                                               unsigned Depth = 0) const;
 119
 120   virtual bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 121                                   const CallInst &I, unsigned Intrinsic) const;
 122
 123   /// We want to mark f32/f64 floating point values as legal.
 124   bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 125
 126   /// We don't want to shrink f64/f32 constants.
 127   bool ShouldShrinkFPConstant(EVT VT) const;
 128
 129 private:
 130   void InitAMDILLowering();
 131   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
 132   SDValue LowerSREM8(SDValue Op, SelectionDAG &DAG) const;
 133   SDValue LowerSREM16(SDValue Op, SelectionDAG &DAG) const;
 134   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
 135   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
 136   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
 137   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
 138   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
 139   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
 140   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 141   EVT genIntType(uint32_t size = 32, uint32_t numEle = 1) const;
 142   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 143   SDValue LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
 144 };
 145
 146 namespace AMDGPUISD {
 147
 148 enum {
 149   // AMDIL ISD Opcodes
 150   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 151   CALL,        // Function call based on a single integer
 152   UMUL,        // 32bit unsigned multiplication
 153   DIV_INF,      // Divide with infinity returned on zero divisor
 154   RET_FLAG,
 155   BRANCH_COND,
 156   // End AMDIL ISD Opcodes
 157   DWORDADDR,
 158   FRACT,
 159   COS_HW,
 160   SIN_HW,
 161   FMAX,
 162   SMAX,
 163   UMAX,
 164   FMIN,
 165   SMIN,
 166   UMIN,
 167   URECIP,
 168   DOT4,
 169   TEXTURE_FETCH,
 170   EXPORT,
 171   CONST_ADDRESS,
 172   REGISTER_LOAD,
 173   REGISTER_STORE,
 174   LOAD_INPUT,
 175   SAMPLE,
 176   SAMPLEB,
 177   SAMPLED,
 178   SAMPLEL,
 179   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 180   STORE_MSKOR,
 181   LOAD_CONSTANT,
 182   TBUFFER_STORE_FORMAT,
 183   LAST_AMDGPU_ISD_NUMBER
 184 };
 185
 186
 187 } // End namespace AMDGPUISD
 188
 189 } // End namespace llvm
 190
 191 #endif // AMDGPUISELLOWERING_H