lib/Target/R600/AMDGPUInstrInfo.td

   1 //===-- AMDGPUInstrInfo.td - AMDGPU DAG nodes --------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains DAG node defintions for the AMDGPU target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // AMDGPU DAG Profiles
  16 //===----------------------------------------------------------------------===//
  17
  18 def AMDGPUDTIntTernaryOp : SDTypeProfile<1, 3, [
  19   SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>, SDTCisInt<0>, SDTCisInt<3>
  20 ]>;
  21
  22 //===----------------------------------------------------------------------===//
  23 // AMDGPU DAG Nodes
  24 //
  25
  26 // This argument to this node is a dword address.
  27 def AMDGPUdwordaddr : SDNode<"AMDGPUISD::DWORDADDR", SDTIntUnaryOp>;
  28
  29 // out = a - floor(a)
  30 def AMDGPUfract : SDNode<"AMDGPUISD::FRACT", SDTFPUnaryOp>;
  31
  32 // out = max(a, b) a and b are floats
  33 def AMDGPUfmax : SDNode<"AMDGPUISD::FMAX", SDTFPBinOp,
  34   [SDNPCommutative, SDNPAssociative]
  35 >;
  36
  37 // out = max(a, b) a and b are signed ints
  38 def AMDGPUsmax : SDNode<"AMDGPUISD::SMAX", SDTIntBinOp,
  39   [SDNPCommutative, SDNPAssociative]
  40 >;
  41
  42 // out = max(a, b) a and b are unsigned ints
  43 def AMDGPUumax : SDNode<"AMDGPUISD::UMAX", SDTIntBinOp,
  44   [SDNPCommutative, SDNPAssociative]
  45 >;
  46
  47 // out = min(a, b) a and b are floats
  48 def AMDGPUfmin : SDNode<"AMDGPUISD::FMIN", SDTFPBinOp,
  49   [SDNPCommutative, SDNPAssociative]
  50 >;
  51
  52 // out = min(a, b) a snd b are signed ints
  53 def AMDGPUsmin : SDNode<"AMDGPUISD::SMIN", SDTIntBinOp,
  54   [SDNPCommutative, SDNPAssociative]
  55 >;
  56
  57 // out = min(a, b) a and b are unsigned ints
  58 def AMDGPUumin : SDNode<"AMDGPUISD::UMIN", SDTIntBinOp,
  59   [SDNPCommutative, SDNPAssociative]
  60 >;
  61
  62
  63 def AMDGPUcvt_f32_ubyte0 : SDNode<"AMDGPUISD::CVT_F32_UBYTE0",
  64   SDTIntToFPOp, []>;
  65 def AMDGPUcvt_f32_ubyte1 : SDNode<"AMDGPUISD::CVT_F32_UBYTE1",
  66   SDTIntToFPOp, []>;
  67 def AMDGPUcvt_f32_ubyte2 : SDNode<"AMDGPUISD::CVT_F32_UBYTE2",
  68   SDTIntToFPOp, []>;
  69 def AMDGPUcvt_f32_ubyte3 : SDNode<"AMDGPUISD::CVT_F32_UBYTE3",
  70   SDTIntToFPOp, []>;
  71
  72
  73 // urecip - This operation is a helper for integer division, it returns the
  74 // result of 1 / a as a fractional unsigned integer.
  75 // out = (2^32 / a) + e
  76 // e is rounding error
  77 def AMDGPUurecip : SDNode<"AMDGPUISD::URECIP", SDTIntUnaryOp>;
  78
  79 def AMDGPUregister_load : SDNode<"AMDGPUISD::REGISTER_LOAD",
  80                           SDTypeProfile<1, 2, [SDTCisPtrTy<1>, SDTCisInt<2>]>,
  81                           [SDNPHasChain, SDNPMayLoad]>;
  82
  83 def AMDGPUregister_store : SDNode<"AMDGPUISD::REGISTER_STORE",
  84                            SDTypeProfile<0, 3, [SDTCisPtrTy<1>, SDTCisInt<2>]>,
  85                            [SDNPHasChain, SDNPMayStore]>;
  86
  87 // MSKOR instructions are atomic memory instructions used mainly for storing
  88 // 8-bit and 16-bit values.  The definition is:
  89 //
  90 // MSKOR(dst, mask, src) MEM[dst] = ((MEM[dst] & ~mask) | src)
  91 //
  92 // src0: vec4(src, 0, 0, mask)
  93 // src1: dst - rat offset (aka pointer) in dwords
  94 def AMDGPUstore_mskor : SDNode<"AMDGPUISD::STORE_MSKOR",
  95                         SDTypeProfile<0, 2, []>,
  96                         [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
  97
  98 def AMDGPUround : SDNode<"ISD::FROUND",
  99                          SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>>;
 100
 101 def AMDGPUbfe_u32 : SDNode<"AMDGPUISD::BFE_U32", AMDGPUDTIntTernaryOp>;
 102 def AMDGPUbfe_i32 : SDNode<"AMDGPUISD::BFE_I32", AMDGPUDTIntTernaryOp>;
 103 def AMDGPUbfi : SDNode<"AMDGPUISD::BFI", AMDGPUDTIntTernaryOp>;
 104 def AMDGPUbfm : SDNode<"AMDGPUISD::BFM", SDTIntBinOp>;
 105
 106 // Signed and unsigned 24-bit mulitply.  The highest 8-bits are ignore when
 107 // performing the mulitply.  The result is a 32-bit value.
 108 def AMDGPUmul_u24 : SDNode<"AMDGPUISD::MUL_U24", SDTIntBinOp,
 109   [SDNPCommutative]
 110 >;
 111 def AMDGPUmul_i24 : SDNode<"AMDGPUISD::MUL_I24", SDTIntBinOp,
 112   [SDNPCommutative]
 113 >;
 114
 115 def AMDGPUmad_u24 : SDNode<"AMDGPUISD::MAD_U24", AMDGPUDTIntTernaryOp,
 116   []
 117 >;
 118 def AMDGPUmad_i24 : SDNode<"AMDGPUISD::MAD_I24", AMDGPUDTIntTernaryOp,
 119   []
 120 >;