lib/Target/R600/AMDGPUInstrInfo.td

   1 //===-- AMDGPUInstrInfo.td - AMDGPU DAG nodes --------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains DAG node defintions for the AMDGPU target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // AMDGPU DAG Profiles
  16 //===----------------------------------------------------------------------===//
  17
  18 def AMDGPUDTIntTernaryOp : SDTypeProfile<1, 3, [
  19   SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>, SDTCisInt<0>, SDTCisInt<3>
  20 ]>;
  21
  22 def AMDGPUTrigPreOp : SDTypeProfile<1, 2,
  23   [SDTCisSameAs<0, 1>, SDTCisFP<0>, SDTCisInt<2>]
  24 >;
  25
  26 def AMDGPUDivScaleOp : SDTypeProfile<2, 3,
  27   [SDTCisFP<0>, SDTCisInt<1>, SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>, SDTCisSameAs<0, 4>]
  28 >;
  29
  30 //===----------------------------------------------------------------------===//
  31 // AMDGPU DAG Nodes
  32 //
  33
  34 // This argument to this node is a dword address.
  35 def AMDGPUdwordaddr : SDNode<"AMDGPUISD::DWORDADDR", SDTIntUnaryOp>;
  36
  37 // out = a - floor(a)
  38 def AMDGPUfract : SDNode<"AMDGPUISD::FRACT", SDTFPUnaryOp>;
  39
  40 // out = 1.0 / a
  41 def AMDGPUrcp : SDNode<"AMDGPUISD::RCP", SDTFPUnaryOp>;
  42
  43 // out = 1.0 / sqrt(a)
  44 def AMDGPUrsq : SDNode<"AMDGPUISD::RSQ", SDTFPUnaryOp>;
  45
  46 // out = max(a, b) a and b are floats
  47 def AMDGPUfmax : SDNode<"AMDGPUISD::FMAX", SDTFPBinOp,
  48   [SDNPCommutative, SDNPAssociative]
  49 >;
  50
  51 def AMDGPUclamp : SDNode<"AMDGPUISD::CLAMP", SDTFPTernaryOp, []>;
  52
  53 // out = max(a, b) a and b are signed ints
  54 def AMDGPUsmax : SDNode<"AMDGPUISD::SMAX", SDTIntBinOp,
  55   [SDNPCommutative, SDNPAssociative]
  56 >;
  57
  58 // out = max(a, b) a and b are unsigned ints
  59 def AMDGPUumax : SDNode<"AMDGPUISD::UMAX", SDTIntBinOp,
  60   [SDNPCommutative, SDNPAssociative]
  61 >;
  62
  63 // out = min(a, b) a and b are floats
  64 def AMDGPUfmin : SDNode<"AMDGPUISD::FMIN", SDTFPBinOp,
  65   [SDNPCommutative, SDNPAssociative]
  66 >;
  67
  68 // out = min(a, b) a snd b are signed ints
  69 def AMDGPUsmin : SDNode<"AMDGPUISD::SMIN", SDTIntBinOp,
  70   [SDNPCommutative, SDNPAssociative]
  71 >;
  72
  73 // out = min(a, b) a and b are unsigned ints
  74 def AMDGPUumin : SDNode<"AMDGPUISD::UMIN", SDTIntBinOp,
  75   [SDNPCommutative, SDNPAssociative]
  76 >;
  77
  78
  79 def AMDGPUcvt_f32_ubyte0 : SDNode<"AMDGPUISD::CVT_F32_UBYTE0",
  80   SDTIntToFPOp, []>;
  81 def AMDGPUcvt_f32_ubyte1 : SDNode<"AMDGPUISD::CVT_F32_UBYTE1",
  82   SDTIntToFPOp, []>;
  83 def AMDGPUcvt_f32_ubyte2 : SDNode<"AMDGPUISD::CVT_F32_UBYTE2",
  84   SDTIntToFPOp, []>;
  85 def AMDGPUcvt_f32_ubyte3 : SDNode<"AMDGPUISD::CVT_F32_UBYTE3",
  86   SDTIntToFPOp, []>;
  87
  88
  89 // urecip - This operation is a helper for integer division, it returns the
  90 // result of 1 / a as a fractional unsigned integer.
  91 // out = (2^32 / a) + e
  92 // e is rounding error
  93 def AMDGPUurecip : SDNode<"AMDGPUISD::URECIP", SDTIntUnaryOp>;
  94
  95 // Special case divide preop and flags.
  96 def AMDGPUdiv_scale : SDNode<"AMDGPUISD::DIV_SCALE", AMDGPUDivScaleOp>;
  97
  98 //  Special case divide FMA with scale and flags (src0 = Quotient,
  99 //  src1 = Denominator, src2 = Numerator).
 100 def AMDGPUdiv_fmas : SDNode<"AMDGPUISD::DIV_FMAS", SDTFPTernaryOp>;
 101
 102 // Single or double precision division fixup.
 103 // Special case divide fixup and flags(src0 = Quotient, src1 =
 104 // Denominator, src2 = Numerator).
 105 def AMDGPUdiv_fixup : SDNode<"AMDGPUISD::DIV_FIXUP", SDTFPTernaryOp>;
 106
 107 // Look Up 2.0 / pi src0 with segment select src1[4:0]
 108 def AMDGPUtrig_preop : SDNode<"AMDGPUISD::TRIG_PREOP", AMDGPUTrigPreOp>;
 109
 110 def AMDGPUregister_load : SDNode<"AMDGPUISD::REGISTER_LOAD",
 111                           SDTypeProfile<1, 2, [SDTCisPtrTy<1>, SDTCisInt<2>]>,
 112                           [SDNPHasChain, SDNPMayLoad]>;
 113
 114 def AMDGPUregister_store : SDNode<"AMDGPUISD::REGISTER_STORE",
 115                            SDTypeProfile<0, 3, [SDTCisPtrTy<1>, SDTCisInt<2>]>,
 116                            [SDNPHasChain, SDNPMayStore]>;
 117
 118 // MSKOR instructions are atomic memory instructions used mainly for storing
 119 // 8-bit and 16-bit values.  The definition is:
 120 //
 121 // MSKOR(dst, mask, src) MEM[dst] = ((MEM[dst] & ~mask) | src)
 122 //
 123 // src0: vec4(src, 0, 0, mask)
 124 // src1: dst - rat offset (aka pointer) in dwords
 125 def AMDGPUstore_mskor : SDNode<"AMDGPUISD::STORE_MSKOR",
 126                         SDTypeProfile<0, 2, []>,
 127                         [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 128
 129 def AMDGPUround : SDNode<"ISD::FROUND",
 130                          SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>>;
 131
 132 def AMDGPUbfe_u32 : SDNode<"AMDGPUISD::BFE_U32", AMDGPUDTIntTernaryOp>;
 133 def AMDGPUbfe_i32 : SDNode<"AMDGPUISD::BFE_I32", AMDGPUDTIntTernaryOp>;
 134 def AMDGPUbfi : SDNode<"AMDGPUISD::BFI", AMDGPUDTIntTernaryOp>;
 135 def AMDGPUbfm : SDNode<"AMDGPUISD::BFM", SDTIntBinOp>;
 136
 137 def AMDGPUbrev : SDNode<"AMDGPUISD::BREV", SDTIntUnaryOp>;
 138
 139 // Signed and unsigned 24-bit mulitply.  The highest 8-bits are ignore when
 140 // performing the mulitply.  The result is a 32-bit value.
 141 def AMDGPUmul_u24 : SDNode<"AMDGPUISD::MUL_U24", SDTIntBinOp,
 142   [SDNPCommutative]
 143 >;
 144 def AMDGPUmul_i24 : SDNode<"AMDGPUISD::MUL_I24", SDTIntBinOp,
 145   [SDNPCommutative]
 146 >;
 147
 148 def AMDGPUmad_u24 : SDNode<"AMDGPUISD::MAD_U24", AMDGPUDTIntTernaryOp,
 149   []
 150 >;
 151 def AMDGPUmad_i24 : SDNode<"AMDGPUISD::MAD_I24", AMDGPUDTIntTernaryOp,
 152   []
 153 >;
 154
 155 //===----------------------------------------------------------------------===//
 156 // Flow Control Profile Types
 157 //===----------------------------------------------------------------------===//
 158 // Branch instruction where second and third are basic blocks
 159 def SDTIL_BRCond : SDTypeProfile<0, 2, [
 160     SDTCisVT<0, OtherVT>
 161     ]>;
 162
 163 //===----------------------------------------------------------------------===//
 164 // Flow Control DAG Nodes
 165 //===----------------------------------------------------------------------===//
 166 def IL_brcond      : SDNode<"AMDGPUISD::BRANCH_COND", SDTIL_BRCond, [SDNPHasChain]>;
 167
 168 //===----------------------------------------------------------------------===//
 169 // Call/Return DAG Nodes
 170 //===----------------------------------------------------------------------===//
 171 def IL_retflag       : SDNode<"AMDGPUISD::RET_FLAG", SDTNone,
 172     [SDNPHasChain, SDNPOptInGlue]>;