lib/Target/R600/AMDGPUTargetMachine.cpp

   1 //===-- AMDGPUTargetMachine.cpp - TargetMachine for hw codegen targets-----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief The AMDGPU target machine contains all of the hardware specific
  12 /// information  needed to emit code for R600 and SI GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUTargetMachine.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUTargetTransformInfo.h"
  19 #include "R600ISelLowering.h"
  20 #include "R600InstrInfo.h"
  21 #include "R600MachineScheduler.h"
  22 #include "SIISelLowering.h"
  23 #include "SIInstrInfo.h"
  24 #include "llvm/Analysis/Passes.h"
  25 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  26 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  27 #include "llvm/CodeGen/MachineModuleInfo.h"
  28 #include "llvm/CodeGen/Passes.h"
  29 #include "llvm/IR/Verifier.h"
  30 #include "llvm/MC/MCAsmInfo.h"
  31 #include "llvm/PassManager.h"
  32 #include "llvm/Support/TargetRegistry.h"
  33 #include "llvm/Support/raw_os_ostream.h"
  34 #include "llvm/Transforms/IPO.h"
  35 #include "llvm/Transforms/Scalar.h"
  36 #include <llvm/CodeGen/Passes.h>
  37
  38 using namespace llvm;
  39
  40 extern "C" void LLVMInitializeR600Target() {
  41   // Register the target
  42   RegisterTargetMachine<AMDGPUTargetMachine> X(TheAMDGPUTarget);
  43   RegisterTargetMachine<GCNTargetMachine> Y(TheGCNTarget);
  44 }
  45
  46 static ScheduleDAGInstrs *createR600MachineScheduler(MachineSchedContext *C) {
  47   return new ScheduleDAGMILive(C, make_unique<R600SchedStrategy>());
  48 }
  49
  50 static MachineSchedRegistry
  51 SchedCustomRegistry("r600", "Run R600's custom scheduler",
  52                     createR600MachineScheduler);
  53
  54 static std::string computeDataLayout(StringRef TT) {
  55   Triple Triple(TT);
  56   std::string Ret = "e-p:32:32";
  57
  58   if (Triple.getArch() == Triple::amdgcn) {
  59     // 32-bit private, local, and region pointers. 64-bit global and constant.
  60     Ret += "-p1:64:64-p2:64:64-p3:32:32-p4:64:64-p5:32:32-p24:64:64";
  61   }
  62
  63   Ret += "-i64:64-v16:16-v24:32-v32:32-v48:64-v96:128-v192:256-v256:256"
  64          "-v512:512-v1024:1024-v2048:2048-n32:64";
  65
  66   return Ret;
  67 }
  68
  69 AMDGPUTargetMachine::AMDGPUTargetMachine(const Target &T, StringRef TT,
  70                                          StringRef CPU, StringRef FS,
  71                                          TargetOptions Options, Reloc::Model RM,
  72                                          CodeModel::Model CM,
  73                                          CodeGenOpt::Level OptLevel)
  74     : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OptLevel),
  75       DL(computeDataLayout(TT)),
  76       TLOF(new TargetLoweringObjectFileELF()),
  77       Subtarget(TT, CPU, FS, *this), IntrinsicInfo() {
  78   setRequiresStructuredCFG(true);
  79   initAsmInfo();
  80 }
  81
  82 AMDGPUTargetMachine::~AMDGPUTargetMachine() {
  83   delete TLOF;
  84 }
  85
  86 namespace {
  87 class AMDGPUPassConfig : public TargetPassConfig {
  88 public:
  89   AMDGPUPassConfig(AMDGPUTargetMachine *TM, PassManagerBase &PM)
  90     : TargetPassConfig(TM, PM) {}
  91
  92   AMDGPUTargetMachine &getAMDGPUTargetMachine() const {
  93     return getTM<AMDGPUTargetMachine>();
  94   }
  95
  96   ScheduleDAGInstrs *
  97   createMachineScheduler(MachineSchedContext *C) const override {
  98     const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
  99     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 100       return createR600MachineScheduler(C);
 101     return nullptr;
 102   }
 103
 104   void addIRPasses() override;
 105   void addCodeGenPrepare() override;
 106   bool addPreISel() override;
 107   bool addInstSelector() override;
 108   void addPreRegAlloc() override;
 109   void addPostRegAlloc() override;
 110   void addPreSched2() override;
 111   void addPreEmitPass() override;
 112 };
 113 } // End of anonymous namespace
 114
 115 TargetPassConfig *AMDGPUTargetMachine::createPassConfig(PassManagerBase &PM) {
 116   return new AMDGPUPassConfig(this, PM);
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 // AMDGPU Pass Setup
 121 //===----------------------------------------------------------------------===//
 122
 123 TargetIRAnalysis AMDGPUTargetMachine::getTargetIRAnalysis() {
 124   return TargetIRAnalysis(
 125       [this](Function &F) { return TargetTransformInfo(AMDGPUTTIImpl(this)); });
 126 }
 127
 128 void AMDGPUPassConfig::addIRPasses() {
 129   // Function calls are not supported, so make sure we inline everything.
 130   addPass(createAMDGPUAlwaysInlinePass());
 131   addPass(createAlwaysInlinerPass());
 132   // We need to add the barrier noop pass, otherwise adding the function
 133   // inlining pass will cause all of the PassConfigs passes to be run
 134   // one function at a time, which means if we have a nodule with two
 135   // functions, then we will generate code for the first function
 136   // without ever running any passes on the second.
 137   addPass(createBarrierNoopPass());
 138   TargetPassConfig::addIRPasses();
 139 }
 140
 141 void AMDGPUPassConfig::addCodeGenPrepare() {
 142   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 143   if (ST.isPromoteAllocaEnabled()) {
 144     addPass(createAMDGPUPromoteAlloca(ST));
 145     addPass(createSROAPass());
 146   }
 147
 148   TargetPassConfig::addCodeGenPrepare();
 149 }
 150
 151 bool
 152 AMDGPUPassConfig::addPreISel() {
 153   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 154   addPass(createFlattenCFGPass());
 155   if (ST.IsIRStructurizerEnabled())
 156     addPass(createStructurizeCFGPass());
 157   if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 158     addPass(createSinkingPass());
 159     addPass(createSITypeRewriter());
 160     addPass(createSIAnnotateControlFlowPass());
 161   } else {
 162     addPass(createR600TextureIntrinsicsReplacer());
 163   }
 164   return false;
 165 }
 166
 167 bool AMDGPUPassConfig::addInstSelector() {
 168   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 169
 170   addPass(createAMDGPUISelDag(getAMDGPUTargetMachine()));
 171
 172   if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 173     addPass(createSILowerI1CopiesPass());
 174     addPass(createSIFixSGPRCopiesPass(*TM));
 175     addPass(createSIFoldOperandsPass());
 176   }
 177
 178   return false;
 179 }
 180
 181 void AMDGPUPassConfig::addPreRegAlloc() {
 182   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 183
 184   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 185     addPass(createR600VectorRegMerger(*TM));
 186   } else {
 187      if (getOptLevel() > CodeGenOpt::None && ST.loadStoreOptEnabled()) {
 188       // Don't do this with no optimizations since it throws away debug info by
 189       // merging nonadjacent loads.
 190
 191       // This should be run after scheduling, but before register allocation. It
 192       // also need extra copies to the address operand to be eliminated.
 193       initializeSILoadStoreOptimizerPass(*PassRegistry::getPassRegistry());
 194       insertPass(&MachineSchedulerID, &SILoadStoreOptimizerID);
 195     }
 196
 197     addPass(createSIShrinkInstructionsPass(), false);
 198     addPass(createSIFixSGPRLiveRangesPass(), false);
 199   }
 200 }
 201
 202 void AMDGPUPassConfig::addPostRegAlloc() {
 203   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 204
 205   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 206     addPass(createSIPrepareScratchRegs(), false);
 207     addPass(createSIShrinkInstructionsPass(), false);
 208   }
 209 }
 210
 211 void AMDGPUPassConfig::addPreSched2() {
 212   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 213
 214   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 215     addPass(createR600EmitClauseMarkers(), false);
 216   if (ST.isIfCvtEnabled())
 217     addPass(&IfConverterID, false);
 218   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 219     addPass(createR600ClauseMergePass(*TM), false);
 220   if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 221     addPass(createSIInsertWaits(*TM), false);
 222   }
 223 }
 224
 225 void AMDGPUPassConfig::addPreEmitPass() {
 226   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 227   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 228     addPass(createAMDGPUCFGStructurizerPass(), false);
 229     addPass(createR600ExpandSpecialInstrsPass(*TM), false);
 230     addPass(&FinalizeMachineBundlesID, false);
 231     addPass(createR600Packetizer(*TM), false);
 232     addPass(createR600ControlFlowFinalizer(*TM), false);
 233   } else {
 234     addPass(createSILowerControlFlowPass(*TM), false);
 235   }
 236 }
 237
 238
 239 //===----------------------------------------------------------------------===//
 240 // GCN Target Machine (SI+)
 241 //===----------------------------------------------------------------------===//
 242
 243 GCNTargetMachine::GCNTargetMachine(const Target &T, StringRef TT, StringRef FS,
 244                     StringRef CPU, TargetOptions Options, Reloc::Model RM,
 245                     CodeModel::Model CM, CodeGenOpt::Level OL) :
 246     AMDGPUTargetMachine(T, TT, FS, CPU, Options, RM, CM, OL) { }