lib/Target/R600/AMDGPUTargetMachine.cpp

   1 //===-- AMDGPUTargetMachine.cpp - TargetMachine for hw codegen targets-----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief The AMDGPU target machine contains all of the hardware specific
  12 /// information  needed to emit code for R600 and SI GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUTargetMachine.h"
  17 #include "AMDGPU.h"
  18 #include "R600ISelLowering.h"
  19 #include "R600InstrInfo.h"
  20 #include "R600MachineScheduler.h"
  21 #include "SIISelLowering.h"
  22 #include "SIInstrInfo.h"
  23 #include "llvm/Analysis/Passes.h"
  24 #include "llvm/Analysis/Verifier.h"
  25 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  26 #include "llvm/CodeGen/MachineModuleInfo.h"
  27 #include "llvm/CodeGen/Passes.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/PassManager.h"
  30 #include "llvm/Support/TargetRegistry.h"
  31 #include "llvm/Support/raw_os_ostream.h"
  32 #include "llvm/Transforms/IPO.h"
  33 #include "llvm/Transforms/Scalar.h"
  34 #include <llvm/CodeGen/Passes.h>
  35
  36 using namespace llvm;
  37
  38 extern "C" void LLVMInitializeR600Target() {
  39   // Register the target
  40   RegisterTargetMachine<AMDGPUTargetMachine> X(TheAMDGPUTarget);
  41 }
  42
  43 static ScheduleDAGInstrs *createR600MachineScheduler(MachineSchedContext *C) {
  44   return new ScheduleDAGMI(C, new R600SchedStrategy());
  45 }
  46
  47 static MachineSchedRegistry
  48 SchedCustomRegistry("r600", "Run R600's custom scheduler",
  49                     createR600MachineScheduler);
  50
  51 AMDGPUTargetMachine::AMDGPUTargetMachine(const Target &T, StringRef TT,
  52     StringRef CPU, StringRef FS,
  53   TargetOptions Options,
  54   Reloc::Model RM, CodeModel::Model CM,
  55   CodeGenOpt::Level OptLevel
  56 )
  57 :
  58   LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OptLevel),
  59   Subtarget(TT, CPU, FS),
  60   Layout(Subtarget.getDataLayout()),
  61   FrameLowering(TargetFrameLowering::StackGrowsUp, 16 // Stack Alignment
  62                                                  , 0),
  63   IntrinsicInfo(this),
  64   InstrItins(&Subtarget.getInstrItineraryData()) {
  65   // TLInfo uses InstrInfo so it must be initialized after.
  66   if (Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
  67     InstrInfo.reset(new R600InstrInfo(*this));
  68     TLInfo.reset(new R600TargetLowering(*this));
  69   } else {
  70     InstrInfo.reset(new SIInstrInfo(*this));
  71     TLInfo.reset(new SITargetLowering(*this));
  72   }
  73   initAsmInfo();
  74 }
  75
  76 AMDGPUTargetMachine::~AMDGPUTargetMachine() {
  77 }
  78
  79 namespace {
  80 class AMDGPUPassConfig : public TargetPassConfig {
  81 public:
  82   AMDGPUPassConfig(AMDGPUTargetMachine *TM, PassManagerBase &PM)
  83     : TargetPassConfig(TM, PM) {}
  84
  85   AMDGPUTargetMachine &getAMDGPUTargetMachine() const {
  86     return getTM<AMDGPUTargetMachine>();
  87   }
  88
  89   virtual ScheduleDAGInstrs *
  90   createMachineScheduler(MachineSchedContext *C) const {
  91     const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
  92     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
  93       return createR600MachineScheduler(C);
  94     return 0;
  95   }
  96
  97   virtual bool addPreISel();
  98   virtual bool addInstSelector();
  99   virtual bool addPreRegAlloc();
 100   virtual bool addPostRegAlloc();
 101   virtual bool addPreSched2();
 102   virtual bool addPreEmitPass();
 103 };
 104 } // End of anonymous namespace
 105
 106 TargetPassConfig *AMDGPUTargetMachine::createPassConfig(PassManagerBase &PM) {
 107   return new AMDGPUPassConfig(this, PM);
 108 }
 109
 110 //===----------------------------------------------------------------------===//
 111 // AMDGPU Analysis Pass Setup
 112 //===----------------------------------------------------------------------===//
 113
 114 void AMDGPUTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 115   // Add first the target-independent BasicTTI pass, then our AMDGPU pass. This
 116   // allows the AMDGPU pass to delegate to the target independent layer when
 117   // appropriate.
 118   PM.add(createBasicTargetTransformInfoPass(this));
 119   PM.add(createAMDGPUTargetTransformInfoPass(this));
 120 }
 121
 122 bool
 123 AMDGPUPassConfig::addPreISel() {
 124   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 125   addPass(createFlattenCFGPass());
 126   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 127     addPass(createSITypeRewriter());
 128     addPass(createStructurizeCFGPass());
 129     addPass(createSIAnnotateControlFlowPass());
 130   } else {
 131     addPass(createR600TextureIntrinsicsReplacer());
 132   }
 133   return false;
 134 }
 135
 136 bool AMDGPUPassConfig::addInstSelector() {
 137   addPass(createAMDGPUISelDag(getAMDGPUTargetMachine()));
 138
 139   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 140   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 141     // This callbacks this pass uses are not implemented yet on SI.
 142     addPass(createAMDGPUIndirectAddressingPass(*TM));
 143   }
 144   return false;
 145 }
 146
 147 bool AMDGPUPassConfig::addPreRegAlloc() {
 148   addPass(createAMDGPUConvertToISAPass(*TM));
 149   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 150
 151   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 152     addPass(createR600VectorRegMerger(*TM));
 153   } else {
 154     addPass(createSIFixSGPRCopiesPass(*TM));
 155   }
 156   return false;
 157 }
 158
 159 bool AMDGPUPassConfig::addPostRegAlloc() {
 160   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 161
 162   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 163     addPass(createSIInsertWaits(*TM));
 164   }
 165   return false;
 166 }
 167
 168 bool AMDGPUPassConfig::addPreSched2() {
 169   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 170
 171   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 172     addPass(createR600EmitClauseMarkers(*TM));
 173   addPass(&IfConverterID);
 174   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 175     addPass(createR600ClauseMergePass(*TM));
 176   return false;
 177 }
 178
 179 bool AMDGPUPassConfig::addPreEmitPass() {
 180   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 181   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 182     addPass(createAMDGPUCFGStructurizerPass(*TM));
 183     addPass(createR600ExpandSpecialInstrsPass(*TM));
 184     addPass(&FinalizeMachineBundlesID);
 185     addPass(createR600Packetizer(*TM));
 186     addPass(createR600ControlFlowFinalizer(*TM));
 187   } else {
 188     addPass(createSILowerControlFlowPass(*TM));
 189   }
 190
 191   return false;
 192 }