lib/Target/R600/AMDGPUTargetMachine.cpp

   1 //===-- AMDGPUTargetMachine.cpp - TargetMachine for hw codegen targets-----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief The AMDGPU target machine contains all of the hardware specific
  12 /// information  needed to emit code for R600 and SI GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUTargetMachine.h"
  17 #include "AMDGPU.h"
  18 #include "R600ISelLowering.h"
  19 #include "R600InstrInfo.h"
  20 #include "R600MachineScheduler.h"
  21 #include "SIISelLowering.h"
  22 #include "SIInstrInfo.h"
  23 #include "llvm/Analysis/Passes.h"
  24 #include "llvm/Analysis/Verifier.h"
  25 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  26 #include "llvm/CodeGen/MachineModuleInfo.h"
  27 #include "llvm/CodeGen/Passes.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/PassManager.h"
  30 #include "llvm/Support/TargetRegistry.h"
  31 #include "llvm/Support/raw_os_ostream.h"
  32 #include "llvm/Transforms/IPO.h"
  33 #include "llvm/Transforms/Scalar.h"
  34 #include <llvm/CodeGen/Passes.h>
  35
  36
  37 using namespace llvm;
  38
  39 extern "C" void LLVMInitializeR600Target() {
  40   // Register the target
  41   RegisterTargetMachine<AMDGPUTargetMachine> X(TheAMDGPUTarget);
  42 }
  43
  44 static ScheduleDAGInstrs *createR600MachineScheduler(MachineSchedContext *C) {
  45   return new ScheduleDAGMI(C, new R600SchedStrategy());
  46 }
  47
  48 static MachineSchedRegistry
  49 SchedCustomRegistry("r600", "Run R600's custom scheduler",
  50                     createR600MachineScheduler);
  51
  52 static std::string computeDataLayout(const AMDGPUSubtarget &ST) {
  53   std::string Ret = "e";
  54
  55   if (!ST.is64bit())
  56     Ret += "-p:32:32";
  57
  58   if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)
  59     Ret += "-p3:32:32";
  60
  61   Ret += "-i64:64-v16:16-v24:32-v32:32-v48:64-v96:128-v192:256-v256:256"
  62          "-v512:512-v1024:1024-v2048:2048-n32:64";
  63
  64   return Ret;
  65 }
  66
  67 AMDGPUTargetMachine::AMDGPUTargetMachine(const Target &T, StringRef TT,
  68     StringRef CPU, StringRef FS,
  69   TargetOptions Options,
  70   Reloc::Model RM, CodeModel::Model CM,
  71   CodeGenOpt::Level OptLevel
  72 )
  73 :
  74   LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OptLevel),
  75   Subtarget(TT, CPU, FS),
  76   Layout(computeDataLayout(Subtarget)),
  77   FrameLowering(TargetFrameLowering::StackGrowsUp,
  78                 64 * 16 // Maximum stack alignment (long16)
  79                , 0),
  80   IntrinsicInfo(this),
  81   InstrItins(&Subtarget.getInstrItineraryData()) {
  82   // TLInfo uses InstrInfo so it must be initialized after.
  83   if (Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
  84     InstrInfo.reset(new R600InstrInfo(*this));
  85     TLInfo.reset(new R600TargetLowering(*this));
  86   } else {
  87     InstrInfo.reset(new SIInstrInfo(*this));
  88     TLInfo.reset(new SITargetLowering(*this));
  89   }
  90   setRequiresStructuredCFG(true);
  91   initAsmInfo();
  92 }
  93
  94 AMDGPUTargetMachine::~AMDGPUTargetMachine() {
  95 }
  96
  97 namespace {
  98 class AMDGPUPassConfig : public TargetPassConfig {
  99 public:
 100   AMDGPUPassConfig(AMDGPUTargetMachine *TM, PassManagerBase &PM)
 101     : TargetPassConfig(TM, PM) {}
 102
 103   AMDGPUTargetMachine &getAMDGPUTargetMachine() const {
 104     return getTM<AMDGPUTargetMachine>();
 105   }
 106
 107   virtual ScheduleDAGInstrs *
 108   createMachineScheduler(MachineSchedContext *C) const {
 109     const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 110     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 111       return createR600MachineScheduler(C);
 112     return 0;
 113   }
 114
 115   virtual bool addPreISel();
 116   virtual bool addInstSelector();
 117   virtual bool addPreRegAlloc();
 118   virtual bool addPostRegAlloc();
 119   virtual bool addPreSched2();
 120   virtual bool addPreEmitPass();
 121 };
 122 } // End of anonymous namespace
 123
 124 TargetPassConfig *AMDGPUTargetMachine::createPassConfig(PassManagerBase &PM) {
 125   return new AMDGPUPassConfig(this, PM);
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // AMDGPU Analysis Pass Setup
 130 //===----------------------------------------------------------------------===//
 131
 132 void AMDGPUTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 133   // Add first the target-independent BasicTTI pass, then our AMDGPU pass. This
 134   // allows the AMDGPU pass to delegate to the target independent layer when
 135   // appropriate.
 136   PM.add(createBasicTargetTransformInfoPass(this));
 137   PM.add(createAMDGPUTargetTransformInfoPass(this));
 138 }
 139
 140 bool
 141 AMDGPUPassConfig::addPreISel() {
 142   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 143   addPass(createFlattenCFGPass());
 144   if (ST.IsIRStructurizerEnabled())
 145     addPass(createStructurizeCFGPass());
 146   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 147     addPass(createSinkingPass());
 148     addPass(createSITypeRewriter());
 149     addPass(createSIAnnotateControlFlowPass());
 150   } else {
 151     addPass(createR600TextureIntrinsicsReplacer());
 152   }
 153   return false;
 154 }
 155
 156 bool AMDGPUPassConfig::addInstSelector() {
 157   addPass(createAMDGPUISelDag(getAMDGPUTargetMachine()));
 158   return false;
 159 }
 160
 161 bool AMDGPUPassConfig::addPreRegAlloc() {
 162   addPass(createAMDGPUConvertToISAPass(*TM));
 163   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 164
 165   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 166     addPass(createR600VectorRegMerger(*TM));
 167   } else {
 168     addPass(createSIFixSGPRCopiesPass(*TM));
 169   }
 170   return false;
 171 }
 172
 173 bool AMDGPUPassConfig::addPostRegAlloc() {
 174   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 175
 176   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 177     addPass(createSIInsertWaits(*TM));
 178   }
 179   return false;
 180 }
 181
 182 bool AMDGPUPassConfig::addPreSched2() {
 183   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 184
 185   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 186     addPass(createR600EmitClauseMarkers());
 187   if (ST.isIfCvtEnabled())
 188     addPass(&IfConverterID);
 189   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 190     addPass(createR600ClauseMergePass(*TM));
 191   return false;
 192 }
 193
 194 bool AMDGPUPassConfig::addPreEmitPass() {
 195   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 196   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 197     addPass(createAMDGPUCFGStructurizerPass());
 198     addPass(createR600ExpandSpecialInstrsPass(*TM));
 199     addPass(&FinalizeMachineBundlesID);
 200     addPass(createR600Packetizer(*TM));
 201     addPass(createR600ControlFlowFinalizer(*TM));
 202   } else {
 203     addPass(createSILowerControlFlowPass(*TM));
 204   }
 205
 206   return false;
 207 }