lib/Target/R600/AMDGPUTargetMachine.cpp

   1 //===-- AMDGPUTargetMachine.cpp - TargetMachine for hw codegen targets-----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief The AMDGPU target machine contains all of the hardware specific
  12 /// information  needed to emit code for R600 and SI GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUTargetMachine.h"
  17 #include "AMDGPU.h"
  18 #include "R600ISelLowering.h"
  19 #include "R600InstrInfo.h"
  20 #include "R600MachineScheduler.h"
  21 #include "SIISelLowering.h"
  22 #include "SIInstrInfo.h"
  23 #include "llvm/Analysis/Passes.h"
  24 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  25 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  26 #include "llvm/CodeGen/MachineModuleInfo.h"
  27 #include "llvm/CodeGen/Passes.h"
  28 #include "llvm/IR/Verifier.h"
  29 #include "llvm/MC/MCAsmInfo.h"
  30 #include "llvm/PassManager.h"
  31 #include "llvm/Support/TargetRegistry.h"
  32 #include "llvm/Support/raw_os_ostream.h"
  33 #include "llvm/Transforms/IPO.h"
  34 #include "llvm/Transforms/Scalar.h"
  35 #include <llvm/CodeGen/Passes.h>
  36
  37 using namespace llvm;
  38
  39 extern "C" void LLVMInitializeR600Target() {
  40   // Register the target
  41   RegisterTargetMachine<AMDGPUTargetMachine> X(TheAMDGPUTarget);
  42   RegisterTargetMachine<GCNTargetMachine> Y(TheGCNTarget);
  43 }
  44
  45 static ScheduleDAGInstrs *createR600MachineScheduler(MachineSchedContext *C) {
  46   return new ScheduleDAGMILive(C, make_unique<R600SchedStrategy>());
  47 }
  48
  49 static MachineSchedRegistry
  50 SchedCustomRegistry("r600", "Run R600's custom scheduler",
  51                     createR600MachineScheduler);
  52
  53 static std::string computeDataLayout(StringRef TT) {
  54   Triple Triple(TT);
  55   std::string Ret = "e-p:32:32";
  56
  57   if (Triple.getArch() == Triple::amdgcn) {
  58     // 32-bit private, local, and region pointers. 64-bit global and constant.
  59     Ret += "-p1:64:64-p2:64:64-p3:32:32-p4:64:64-p5:32:32-p24:64:64";
  60   }
  61
  62   Ret += "-i64:64-v16:16-v24:32-v32:32-v48:64-v96:128-v192:256-v256:256"
  63          "-v512:512-v1024:1024-v2048:2048-n32:64";
  64
  65   return Ret;
  66 }
  67
  68 AMDGPUTargetMachine::AMDGPUTargetMachine(const Target &T, StringRef TT,
  69                                          StringRef CPU, StringRef FS,
  70                                          TargetOptions Options, Reloc::Model RM,
  71                                          CodeModel::Model CM,
  72                                          CodeGenOpt::Level OptLevel)
  73     : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OptLevel),
  74       DL(computeDataLayout(TT)),
  75       TLOF(new TargetLoweringObjectFileELF()),
  76       Subtarget(TT, CPU, FS, *this), IntrinsicInfo() {
  77   setRequiresStructuredCFG(true);
  78   initAsmInfo();
  79 }
  80
  81 AMDGPUTargetMachine::~AMDGPUTargetMachine() {
  82   delete TLOF;
  83 }
  84
  85 namespace {
  86 class AMDGPUPassConfig : public TargetPassConfig {
  87 public:
  88   AMDGPUPassConfig(AMDGPUTargetMachine *TM, PassManagerBase &PM)
  89     : TargetPassConfig(TM, PM) {}
  90
  91   AMDGPUTargetMachine &getAMDGPUTargetMachine() const {
  92     return getTM<AMDGPUTargetMachine>();
  93   }
  94
  95   ScheduleDAGInstrs *
  96   createMachineScheduler(MachineSchedContext *C) const override {
  97     const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
  98     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
  99       return createR600MachineScheduler(C);
 100     return nullptr;
 101   }
 102
 103   void addIRPasses() override;
 104   void addCodeGenPrepare() override;
 105   bool addPreISel() override;
 106   bool addInstSelector() override;
 107   void addPreRegAlloc() override;
 108   void addPostRegAlloc() override;
 109   void addPreSched2() override;
 110   void addPreEmitPass() override;
 111 };
 112 } // End of anonymous namespace
 113
 114 TargetPassConfig *AMDGPUTargetMachine::createPassConfig(PassManagerBase &PM) {
 115   return new AMDGPUPassConfig(this, PM);
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // AMDGPU Analysis Pass Setup
 120 //===----------------------------------------------------------------------===//
 121
 122 void AMDGPUTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 123   // Add first the target-independent BasicTTI pass, then our AMDGPU pass. This
 124   // allows the AMDGPU pass to delegate to the target independent layer when
 125   // appropriate.
 126   PM.add(createBasicTargetTransformInfoPass(this));
 127   PM.add(createAMDGPUTargetTransformInfoPass(this));
 128 }
 129
 130 void AMDGPUPassConfig::addIRPasses() {
 131   // Function calls are not supported, so make sure we inline everything.
 132   addPass(createAMDGPUAlwaysInlinePass());
 133   addPass(createAlwaysInlinerPass());
 134   // We need to add the barrier noop pass, otherwise adding the function
 135   // inlining pass will cause all of the PassConfigs passes to be run
 136   // one function at a time, which means if we have a nodule with two
 137   // functions, then we will generate code for the first function
 138   // without ever running any passes on the second.
 139   addPass(createBarrierNoopPass());
 140   TargetPassConfig::addIRPasses();
 141 }
 142
 143 void AMDGPUPassConfig::addCodeGenPrepare() {
 144   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 145   if (ST.isPromoteAllocaEnabled()) {
 146     addPass(createAMDGPUPromoteAlloca(ST));
 147     addPass(createSROAPass());
 148   }
 149
 150   TargetPassConfig::addCodeGenPrepare();
 151 }
 152
 153 bool
 154 AMDGPUPassConfig::addPreISel() {
 155   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 156   addPass(createFlattenCFGPass());
 157   if (ST.IsIRStructurizerEnabled())
 158     addPass(createStructurizeCFGPass());
 159   if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 160     addPass(createSinkingPass());
 161     addPass(createSITypeRewriter());
 162     addPass(createSIAnnotateControlFlowPass());
 163   } else {
 164     addPass(createR600TextureIntrinsicsReplacer());
 165   }
 166   return false;
 167 }
 168
 169 bool AMDGPUPassConfig::addInstSelector() {
 170   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 171
 172   addPass(createAMDGPUISelDag(getAMDGPUTargetMachine()));
 173
 174   if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 175     addPass(createSILowerI1CopiesPass());
 176     addPass(createSIFixSGPRCopiesPass(*TM));
 177     addPass(createSIFoldOperandsPass());
 178   }
 179
 180   return false;
 181 }
 182
 183 void AMDGPUPassConfig::addPreRegAlloc() {
 184   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 185
 186   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 187     addPass(createR600VectorRegMerger(*TM));
 188   } else {
 189      if (getOptLevel() > CodeGenOpt::None && ST.loadStoreOptEnabled()) {
 190       // Don't do this with no optimizations since it throws away debug info by
 191       // merging nonadjacent loads.
 192
 193       // This should be run after scheduling, but before register allocation. It
 194       // also need extra copies to the address operand to be eliminated.
 195       initializeSILoadStoreOptimizerPass(*PassRegistry::getPassRegistry());
 196       insertPass(&MachineSchedulerID, &SILoadStoreOptimizerID);
 197     }
 198
 199     addPass(createSIShrinkInstructionsPass(), false);
 200     addPass(createSIFixSGPRLiveRangesPass(), false);
 201   }
 202 }
 203
 204 void AMDGPUPassConfig::addPostRegAlloc() {
 205   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 206
 207   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 208     addPass(createSIPrepareScratchRegs(), false);
 209     addPass(createSIShrinkInstructionsPass(), false);
 210   }
 211 }
 212
 213 void AMDGPUPassConfig::addPreSched2() {
 214   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 215
 216   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 217     addPass(createR600EmitClauseMarkers(), false);
 218   if (ST.isIfCvtEnabled())
 219     addPass(&IfConverterID, false);
 220   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 221     addPass(createR600ClauseMergePass(*TM), false);
 222   if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 223     addPass(createSIInsertWaits(*TM), false);
 224   }
 225 }
 226
 227 void AMDGPUPassConfig::addPreEmitPass() {
 228   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 229   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 230     addPass(createAMDGPUCFGStructurizerPass(), false);
 231     addPass(createR600ExpandSpecialInstrsPass(*TM), false);
 232     addPass(&FinalizeMachineBundlesID, false);
 233     addPass(createR600Packetizer(*TM), false);
 234     addPass(createR600ControlFlowFinalizer(*TM), false);
 235   } else {
 236     addPass(createSILowerControlFlowPass(*TM), false);
 237   }
 238 }
 239
 240
 241 //===----------------------------------------------------------------------===//
 242 // GCN Target Machine (SI+)
 243 //===----------------------------------------------------------------------===//
 244
 245 GCNTargetMachine::GCNTargetMachine(const Target &T, StringRef TT, StringRef FS,
 246                     StringRef CPU, TargetOptions Options, Reloc::Model RM,
 247                     CodeModel::Model CM, CodeGenOpt::Level OL) :
 248     AMDGPUTargetMachine(T, TT, FS, CPU, Options, RM, CM, OL) { }