lib/Target/R600/AMDGPUTargetMachine.cpp

   1 //===-- AMDGPUTargetMachine.cpp - TargetMachine for hw codegen targets-----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief The AMDGPU target machine contains all of the hardware specific
  12 /// information  needed to emit code for R600 and SI GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUTargetMachine.h"
  17 #include "AMDGPU.h"
  18 #include "R600ISelLowering.h"
  19 #include "R600InstrInfo.h"
  20 #include "R600MachineScheduler.h"
  21 #include "SIISelLowering.h"
  22 #include "SIInstrInfo.h"
  23 #include "llvm/Analysis/Passes.h"
  24 #include "llvm/Analysis/Verifier.h"
  25 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  26 #include "llvm/CodeGen/MachineModuleInfo.h"
  27 #include "llvm/CodeGen/Passes.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/PassManager.h"
  30 #include "llvm/Support/TargetRegistry.h"
  31 #include "llvm/Support/raw_os_ostream.h"
  32 #include "llvm/Transforms/IPO.h"
  33 #include "llvm/Transforms/Scalar.h"
  34 #include <llvm/CodeGen/Passes.h>
  35
  36 using namespace llvm;
  37
  38 extern "C" void LLVMInitializeR600Target() {
  39   // Register the target
  40   RegisterTargetMachine<AMDGPUTargetMachine> X(TheAMDGPUTarget);
  41 }
  42
  43 static ScheduleDAGInstrs *createR600MachineScheduler(MachineSchedContext *C) {
  44   return new ScheduleDAGMI(C, new R600SchedStrategy());
  45 }
  46
  47 static MachineSchedRegistry
  48 SchedCustomRegistry("r600", "Run R600's custom scheduler",
  49                     createR600MachineScheduler);
  50
  51 AMDGPUTargetMachine::AMDGPUTargetMachine(const Target &T, StringRef TT,
  52     StringRef CPU, StringRef FS,
  53   TargetOptions Options,
  54   Reloc::Model RM, CodeModel::Model CM,
  55   CodeGenOpt::Level OptLevel
  56 )
  57 :
  58   LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OptLevel),
  59   Subtarget(TT, CPU, FS),
  60   Layout(Subtarget.getDataLayout()),
  61   FrameLowering(TargetFrameLowering::StackGrowsUp, 16 // Stack Alignment
  62                                                  , 0),
  63   IntrinsicInfo(this),
  64   InstrItins(&Subtarget.getInstrItineraryData()) {
  65   // TLInfo uses InstrInfo so it must be initialized after.
  66   if (Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
  67     InstrInfo.reset(new R600InstrInfo(*this));
  68     TLInfo.reset(new R600TargetLowering(*this));
  69   } else {
  70     InstrInfo.reset(new SIInstrInfo(*this));
  71     TLInfo.reset(new SITargetLowering(*this));
  72   }
  73   initAsmInfo();
  74 }
  75
  76 AMDGPUTargetMachine::~AMDGPUTargetMachine() {
  77 }
  78
  79 namespace {
  80 class AMDGPUPassConfig : public TargetPassConfig {
  81 public:
  82   AMDGPUPassConfig(AMDGPUTargetMachine *TM, PassManagerBase &PM)
  83     : TargetPassConfig(TM, PM) {
  84     const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
  85     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
  86       enablePass(&MachineSchedulerID);
  87       MachineSchedRegistry::setDefault(createR600MachineScheduler);
  88     }
  89   }
  90
  91   AMDGPUTargetMachine &getAMDGPUTargetMachine() const {
  92     return getTM<AMDGPUTargetMachine>();
  93   }
  94   virtual bool addPreISel();
  95   virtual bool addInstSelector();
  96   virtual bool addPreRegAlloc();
  97   virtual bool addPostRegAlloc();
  98   virtual bool addPreSched2();
  99   virtual bool addPreEmitPass();
 100 };
 101 } // End of anonymous namespace
 102
 103 TargetPassConfig *AMDGPUTargetMachine::createPassConfig(PassManagerBase &PM) {
 104   return new AMDGPUPassConfig(this, PM);
 105 }
 106
 107 //===----------------------------------------------------------------------===//
 108 // AMDGPU Analysis Pass Setup
 109 //===----------------------------------------------------------------------===//
 110
 111 void AMDGPUTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 112   // Add first the target-independent BasicTTI pass, then our AMDGPU pass. This
 113   // allows the AMDGPU pass to delegate to the target independent layer when
 114   // appropriate.
 115   PM.add(createBasicTargetTransformInfoPass(this));
 116   PM.add(createAMDGPUTargetTransformInfoPass(this));
 117 }
 118
 119 bool
 120 AMDGPUPassConfig::addPreISel() {
 121   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 122   addPass(createFlattenCFGPass());
 123   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 124     addPass(createSITypeRewriter());
 125     addPass(createStructurizeCFGPass());
 126     addPass(createSIAnnotateControlFlowPass());
 127   } else {
 128     addPass(createR600TextureIntrinsicsReplacer());
 129   }
 130   return false;
 131 }
 132
 133 bool AMDGPUPassConfig::addInstSelector() {
 134   addPass(createAMDGPUISelDag(getAMDGPUTargetMachine()));
 135
 136   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 137   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 138     // This callbacks this pass uses are not implemented yet on SI.
 139     addPass(createAMDGPUIndirectAddressingPass(*TM));
 140   }
 141   return false;
 142 }
 143
 144 bool AMDGPUPassConfig::addPreRegAlloc() {
 145   addPass(createAMDGPUConvertToISAPass(*TM));
 146   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 147
 148   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 149     addPass(createR600VectorRegMerger(*TM));
 150   } else {
 151     addPass(createSIFixSGPRCopiesPass(*TM));
 152   }
 153   return false;
 154 }
 155
 156 bool AMDGPUPassConfig::addPostRegAlloc() {
 157   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 158
 159   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 160     addPass(createSIInsertWaits(*TM));
 161   }
 162   return false;
 163 }
 164
 165 bool AMDGPUPassConfig::addPreSched2() {
 166   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 167
 168   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 169     addPass(createR600EmitClauseMarkers(*TM));
 170   }
 171   addPass(&IfConverterID);
 172   return false;
 173 }
 174
 175 bool AMDGPUPassConfig::addPreEmitPass() {
 176   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 177   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 178     addPass(createAMDGPUCFGStructurizerPass(*TM));
 179     addPass(createR600ExpandSpecialInstrsPass(*TM));
 180     addPass(&FinalizeMachineBundlesID);
 181     addPass(createR600Packetizer(*TM));
 182     addPass(createR600ControlFlowFinalizer(*TM));
 183   } else {
 184     addPass(createSILowerControlFlowPass(*TM));
 185   }
 186
 187   return false;
 188 }
 189